JP2018006391A - 半導体装置およびその製造方法 - Google Patents
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- H01L2224/03—Manufacturing methods
- H01L2224/039—Methods of manufacturing bonding areas involving a specific sequence of method steps
- H01L2224/03914—Methods of manufacturing bonding areas involving a specific sequence of method steps the bonding area, e.g. under bump metallisation [UBM], being used as a mask for patterning other parts
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- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
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- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05075—Plural internal layers
- H01L2224/0508—Plural internal layers being stacked
- H01L2224/05082—Two-layer arrangements
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- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05075—Plural internal layers
- H01L2224/0508—Plural internal layers being stacked
- H01L2224/05083—Three-layer arrangements
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- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05099—Material
- H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
- H01L2224/05124—Aluminium [Al] as principal constituent
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- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
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- H01L2224/05099—Material
- H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/05147—Copper [Cu] as principal constituent
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- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
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- H01L2224/05099—Material
- H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
- H01L2224/05166—Titanium [Ti] as principal constituent
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- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
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- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0556—Disposition
- H01L2224/05567—Disposition the external layer being at least partially embedded in the surface
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- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
- H01L2224/061—Disposition
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- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
- H01L2224/061—Disposition
- H01L2224/0612—Layout
- H01L2224/0613—Square or rectangular array
- H01L2224/06134—Square or rectangular array covering only portions of the surface to be connected
- H01L2224/06135—Covering only the peripheral area of the surface to be connected, i.e. peripheral arrangements
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/1012—Auxiliary members for bump connectors, e.g. spacers
- H01L2224/10122—Auxiliary members for bump connectors, e.g. spacers being formed on the semiconductor or solid-state body to be connected
- H01L2224/10145—Flow barriers
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- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
- H01L2224/113—Manufacturing methods by local deposition of the material of the bump connector
- H01L2224/1133—Manufacturing methods by local deposition of the material of the bump connector in solid form
- H01L2224/11334—Manufacturing methods by local deposition of the material of the bump connector in solid form using preformed bumps
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- H01L2224/11—Manufacturing methods
- H01L2224/114—Manufacturing methods by blanket deposition of the material of the bump connector
- H01L2224/1146—Plating
- H01L2224/11462—Electroplating
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- H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
- H01L2224/13111—Tin [Sn] as principal constituent
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- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
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- H01L2224/13099—Material
- H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/13139—Silver [Ag] as principal constituent
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- H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/13144—Gold [Au] as principal constituent
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- H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/13147—Copper [Cu] as principal constituent
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- H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/13163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
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- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
- H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/13163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
- H01L2224/13164—Palladium [Pd] as principal constituent
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- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
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- H01L2224/1356—Disposition
- H01L2224/13563—Only on parts of the surface of the core, i.e. partial coating
- H01L2224/13565—Only outside the bonding interface of the bump connector
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- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/1354—Coating
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- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/1354—Coating
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- H01L2224/13686—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
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- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16112—Disposition the bump connector being at least partially embedded in the surface
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- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/16237—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
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- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/731—Location prior to the connecting process
- H01L2224/73101—Location prior to the connecting process on the same surface
- H01L2224/73103—Bump and layer connectors
- H01L2224/73104—Bump and layer connectors the bump connector being embedded into the layer connector
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- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
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- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/8119—Arrangement of the bump connectors prior to mounting
- H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
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Abstract
【課題】半導体装置の信頼性を向上する。
【解決手段】半導体装置は、半導体基板1と、半導体基板1上に形成され、上面および下面を有する導体層RMと、導体層RMの上面に形成され、上面、下面および側壁を有する導体柱CPと、導体層RMの上面を覆い、導体柱CPの上面および側壁を露出する開口16aを有する保護膜16と、導体柱CPの側壁を覆う保護膜SWと、を有する。そして、平面視にて、保護膜16の開口16aは、導体柱CPの上面よりも広く、導体柱CPの上面の全域を露出している。
【選択図】図16
【解決手段】半導体装置は、半導体基板1と、半導体基板1上に形成され、上面および下面を有する導体層RMと、導体層RMの上面に形成され、上面、下面および側壁を有する導体柱CPと、導体層RMの上面を覆い、導体柱CPの上面および側壁を露出する開口16aを有する保護膜16と、導体柱CPの側壁を覆う保護膜SWと、を有する。そして、平面視にて、保護膜16の開口16aは、導体柱CPの上面よりも広く、導体柱CPの上面の全域を露出している。
【選択図】図16
Description
本発明は、半導体装置およびその製造方法に関し、例えば、再配線(再配置配線)を有する半導体チップを含む半導体装置およびその製造方法に適用して有効な技術に関する。
米国特許第8441124号明細書(特許文献1)には、UBM層の上に形成されたCuピラーの酸化防止およびUBM層のアンダーカット防止のために、Cuピラーの側壁上に保護膜を形成するとともに、UBM層の幅をCuピラーの幅よりも大きくすることが開示されている。
本願発明者が検討している半導体チップのバンプ電極は、以下のように形成される。
半導体基板上の配線層で形成されたパッド電極上に、シード膜を形成した後、シード膜上にバンプ電極を形成する領域を開口するレジスト膜を形成して、めっき法により、Cuメッキ膜からなる円柱形状のポスト電極(導体柱、Cuピラー)を形成し、レジスト膜を除去した後に、ポスト電極の外側に延びたシード膜をエッチング除去する。次に、ポスト電極上に球状の半田ボールを供給し、バンプ電極形成用リフローを施すことで、半田ボールを溶融し、ポスト電極の上面に半田ボール電極を形成して、半導体チップのバンプ電極が完成する。
さらに、配線基板の端子上にプレ半田(迎え半田)を設けた後、半導体チップを配線基板上に搭載する。プレ半田を介して、バンプ電極が、配線基板の端子上に配置された状態で、実装用のリフロー(熱処理)を施すことにより、バンプ電極が端子に接合して、バンプ電極を有する半導体チップを含む半導体装置が完成する。
本願発明者は、上記の半導体装置の検討段階において、以下の課題を認識するに至った。
シリコン等からなる半導体チップは、ガラスエポキシ樹脂で形成された配線基板上に搭載されているが、半導体装置の設置環境または半導体チップの動作時の発熱により、両者間を接続しているバンプ電極に応力が加わり、後述する半導体チップの表面保護膜又は層間絶縁膜等にクラックが発生している。特に、層間絶縁膜として低誘電率のLow−k材を用いた場合には、その脆弱性の為にクラック発生の確率が高い。
本発明者の検討によれば、実装用のリフローを施すと、半田ボールまたはプレ半田またはその両者を構成する半田(特に、錫(Sn))が、ポスト電極の側壁に流れ出し、半導体チップのパッド電極に達することが判明した。錫(Sn)は、銅(Cu)よりも硬度が高く、ポスト電極の側壁に流れ出した半田は、部分的に側壁に存在する為、パッド電極に対して局所的に応力が集中する現象が発生し、半導体チップの表面保護膜又は層間絶縁膜等にクラックが発生し、耐湿性が低下する、または、配線が断線するなどの問題が発生することが分かった。
つまり、バンプ電極を有する半導体装置において、信頼性の向上または性能の向上が求められている。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態における半導体装置は、半導体基板と、半導体基板上に形成され、第1上面および第1下面を有する導体層と、導体層の第1上面に形成され、第2上面、第2下面および側壁を有する導体柱と、導体層の第1上面を覆い、導体柱の第2上面および側壁を露出する開口を有する絶縁膜と、導体柱の側壁を覆う保護膜と、を有する。そして、平面視にて、絶縁膜の開口は、導体柱の第2上面よりも広く、第2上面の全域を露出している。
一実施の形態によれば、半導体装置の信頼性を向上することができる。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
(実施の形態)
<半導体装置の構造>
図1は、本実施の形態における半導体装置の上面図である。図2は、本実施の形態における半導体装置の側面図である。図3は、本実施の形態における半導体装置の下面図である。図4は、本実施の形態における半導体装置の部分断面図である。図5は、本実施の形態の半導体チップの平面図である。図6は、図5のA部の拡大平面図である。図16は、図6のA−A線に沿う断面図である。
<半導体装置の構造>
図1は、本実施の形態における半導体装置の上面図である。図2は、本実施の形態における半導体装置の側面図である。図3は、本実施の形態における半導体装置の下面図である。図4は、本実施の形態における半導体装置の部分断面図である。図5は、本実施の形態の半導体チップの平面図である。図6は、図5のA部の拡大平面図である。図16は、図6のA−A線に沿う断面図である。
図1に示すように、本実施の形態における半導体装置SAは、矩形(例えば、正方形)の配線基板WBを有し、この配線基板WBの中央部に封止材(アンダーフィル)UFを介して、矩形(例えば、長方形)の半導体チップCHPが搭載されている。図1に示すように、半導体チップCHPのサイズは、配線基板WBのサイズよりも小さくなっている。
次に、図2に示すように、本実施の形態における半導体装置SAは、配線基板WBを有し、この配線基板WBの裏面(下面)に複数の基板用半田ボールSBが形成されている。一方、配線基板WBの表面(主面、上面)には、半導体チップCHPが搭載されており、この半導体チップCHPには、複数のバンプ電極BE2が形成されている。このバンプ電極BE2の高さは、例えば、40μm〜200μm程度である。そして、これらのバンプ電極BE2によって、半導体チップCHPと配線基板WBが電気的に接続される。なお、図2に示すように、バンプ電極BE2が存在することによって生じる半導体チップCHPと配線基板WBとの間の隙間には、封止材UFが充填されている。封止材UFは、半導体チップCHPの主面、配線基板WBの表面、および、バンプ電極BE2の側面(表面)に接触している。
続いて、図3に示すように、配線基板WBの裏面には、複数の基板用半田ボールSBがアレイ状に配置されている。図3では、例えば、配線基板WBの外周部(外縁部)に沿って、4列で基板用半田ボールSBが配置されている例が示されている。これらの基板用半田ボールSBは、半導体装置SAを外部機器と接続するための外部接続端子として機能する。すなわち、基板用半田ボールSBは、半導体装置SAを、例えば、マザーボードに代表される回路基板に搭載する際に使用される。基板用半田ボールSBは、配線基板WBの裏面の前面にわたって、マトリックス状に配置することも出来る。
図4は、本実施の形態における半導体装置SAの部分断面図である。配線基板WBは、多層配線構造をしているが、図4では、コア層CLと、コア層CLの表面側の配線WL1と裏面側の配線WL2を、それぞれ一層のみ示している。コア層CLの表面側に形成された配線WL1は、その上面および側面をソルダレジスト膜SR1で被覆されている。配線WL1の一部に形成された端子TAは、ソルダレジスト膜SR1に設けられた開口部で、ソルダレジスト膜SR1から露出しており、その開口部で、バンプ電極BE2が端子TAに接続されている。コア層CLの裏面側に形成された配線WL2は、その上面および側面をソルダレジスト膜SR2で被覆されている。配線WL2の一部に形成されたランドLNDは、ソルダレジスト膜SR2に設けられた開口部で、ソルダレジスト膜SR2から露出しており、その開口部で、基板用半田ボールSBがランドLNDに接続されている。表面の配線WL1は、コア層CLを貫通するヴィア内に設けられた配線WL3によって、裏面の配線WL2と接続されている。ソルダレジスト膜SR1およびSR2は、絶縁性の樹脂からなる絶縁膜であり、コア層CLは、例えば、ガラスエポキシ樹脂などを絶縁層とする樹脂基板からなる。
配線基板WB上には、半導体チップCHPが搭載されており、半導体チップCHPの主面に形成された導体層(再配線、再配置配線)RMに接続しているバンプ電極BE2は、ソルダレジスト膜SR1から露出した端子TAと接続されている。そして、半導体チップCHPと配線基板WBとの隙間には封止材UFが充填されている。つまり、半導体チップCHPの主面が配線基板WBの表面と対向するように、半導体チップCHPは、バンプ電極BE2を介して、配線基板WBの表面上に搭載されている。そして、半導体チップCHPの主面と配線基板WBの表面との間は、封止材UFで完全に埋められており、複数のバンプ電極BE2間も封止材UFで完全に埋められている。つまり、バンプ電極BE2の側壁(側面、表面)は、全周囲において、封止材UFに接触している。封止材UFは、たとえば、バンプ電極BE2と端子TAの接合部にかかる応力を緩和するために設けられており、たとえば、エポキシ樹脂などの絶縁性樹脂膜からなる。バンプ電極BE2は、半導体チップCHPが配線基板WBに接続された状態におけるバンプ電極を表している。一方、図5および図6で示すように、半導体チップCHPを配線基板WBに接続する前に、半導体チップCHPの主面に形成されたバンプ電極は、バンプ電極BE1としている。バンプ電極BE1とBE2は、平面視にて、対応した位置にある。
図5に示す半導体チップCHPの主面には、その周縁部に1列にパッド電極PAが配置されている。長方形からなる主面の2つの長辺および2つの短辺の夫々に沿って、パッド電極PAが1列に配置されており、環状のパッド電極PAの列が構成されている。そして、環状のパッド電極PAの列の内側には、複数のバンプ電極BE1がX方向およびY方向に行列状に配置され、全体でバンプ電極BE1の群を構成している。その各々が円形を有する複数のバンプ電極BE1は、X方向またはY方向において、それぞれ等しいピッチで配置されている。図5の丸印は、すべてバンプ電極BE1である。パッド電極PAは、各辺に沿って2列に、または、2列の千鳥配置に、配置することも出来る。半導体チップCHPは、正方形としても良い。
各々のパッド電極PAとバンプ電極BE1とは、図示しない導体層RMで接続されており、導体層RMは、半導体チップCHPの周縁部から中央部に向かって延在している。つまり、導体層RMを用いて、半導体チップCHPの周縁部に配置されたパッド電極PAを、半導体チップCHPの中央部にエリア配置されたバンプ電極BE1に再配置している。隣接するバンプ電極BE1のピッチは、隣接するパッド電極PAのピッチよりも大となっている。ここで、隣接するバンプ電極BE1のピッチおよび隣接するパッド電極PAのピッチとは、それぞれ最小のものを対象としている。半導体チップCHPの外部接続端子として機能するバンプ電極BE1のピッチを、パッド電極PAのピッチよりも拡げることにより、前述の配線基板WBとの接続を容易にしている。
図6は、図5のA部のパッド電極PAとバンプ電極BE1を示している。図6に示すように、パッド電極PAは、導体層RMを介してバンプ電極BE1に接続されている。バンプ電極BE1は、導体柱CPおよび半田ボール電極SBCを有している。
導体層RMは、パッド電極との接続部である第1領域P1、バンプ電極との接続部である第3領域P3、および、第1領域P1および第3領域P3を連結する第2領域P2で構成されている。
導体層RMの一端である第1領域P1では、導体層RMは、正方形の開口10aおよび11aを介してパッド電極PAに接続されている。後述するが、断面視にて、パッド電極PAと導体層PMとの間には、表面保護膜10および保護膜11が介在しており、開口10aは表面保護膜10に形成され、開口11aは保護膜11に形成されている。第1領域P1において、導体層RMの一端は、正方形となっており、その一辺は、開口10aおよび11aの一辺よりも大きい。また、導体層RMの一端ならびに開口10aおよび11aは、円形としても良いが、導体層RMの一端の直径は、開口10aおよび11aの直径よりも大きいことが肝要である。
導体層RMの他端である第3領域P3では、導体層RMには、保護膜16の開口16a内にバンプ電極BE1が接続されている。後述するが、断面視にて、導体層RMは、保護膜16で覆われているが、その一部は、開口16aを介して保護膜16から露出している。そして、開口16a内において、導体層RM上に導体柱CPが配置されている。
図6に示すように、第3領域P3では、導体層は、直径(φ3)の円形となっており、保護膜16の開口16aは、直径(φ2)の円形、導体柱CPは、直径(φ1)の円形となっている。そして、直径(φ3)>直径(φ2)>直径(φ1)の関係にすることが肝要である。導体柱CPの側壁上には全周にわたって膜厚(t)の保護膜SWが形成されており、後述するが、保護膜SWは、導体柱CPの高さ方向でも全域にわたって、導体柱CPの側壁上に形成されている。導体柱CPの側壁上に保護膜SWを形成するためには、直径(φ2)>直径(φ1)とすることが肝要であり、さらには、直径(φ2)>直径(φ1)+tの関係にすることが肝要である。つまり、図6に示すように、平面視にて、導体柱CPおよび保護膜SWの全域は、開口16aの内部に位置しており、保護膜16から完全に露出している。
また、第3領域P3において、導体層RMの外周は、全周にわたって保護膜16で覆われていることが望ましく、直径(φ3)>直径(φ2)の関係とすることが肝要である。そして、直径(φ3)>直径(φ2)の関係を維持するためには、保護膜16の加工マージン等を加味して、導体層RMの直径(φ3)を、導体柱CPの直径(φ1)より10μm以上大きくすることが望ましい。
以上から、例えば、φ1=70μm、φ2=76μm、φ3=80μmとすることができる。
また、導体柱CP上に配置された球形の半田ボール電極SBCの直径は、導体柱CPの直径(φ1)よりも大きく、開口16aの直径(φ2)よりも小としているが、開口16aの直径(φ2)または導体層RMの直径(φ1)よりも大きくしても良い。
第1領域P1および第3領域P3を連結する第2領域P2では、導体層RMの幅(図6のY方向)は、第1領域P1および第3領域P3の導体層RMの幅(図6のY方向)よりも狭い。第2領域P2と第3領域P3の境界で、第2領域P2から第3領域P3に向けて、徐々にまたは階段状に、導体層RMの幅(図6のY方向)を増加させても良い。
前述のように、導体層RMは、保護膜16で覆われているが、図6では、導体層RMを実線で示している。
次に、図16を用いて、本実施の形態の半導体装置の断面構造を説明する。図16は、図6のA−A線に沿う断面図を示している。
図16に示すように、半導体基板1上にパッド電極PAが形成されており、半導体基板1およびパッド電極PA上には表面保護膜10および保護膜11が形成されている。表面保護膜10および保護膜11は、パッド電極PAの一部を露出する開口10aおよび11aを有している。開口11aは、開口10aよりも大径であり、開口10aの全域を開口している。
パッド電極PAは、例えば、アルミニウム膜、アルミニウム合金膜(AlSi膜、AlCu膜またはAlSiCu膜等)または銅膜からなる導体膜で構成されている。パッド電極PAをアルミニウム膜またはアルミニウム合金膜で形成する場合、アルミニウム膜またはアルミニウム合金膜の上下に金属バリア膜を設けても良い。例えば、パッド電極PAは、下層から、Ti膜/TiN膜/AlCu膜/TiN膜の積層構造とすることができる。また、パッド電極PAを銅膜で形成する場合、銅膜の下に金属バリア膜、銅膜の上に酸化防止用の金属バリア膜を設けても良い。例えば、パッド電極PAは、下層からTaN膜/Cu膜/Ni膜の積層構造とすることができる。
表面保護膜10は、無機絶縁膜からなり、たとえば、酸化シリコン膜、窒化シリコン膜、または、両者の積層膜等で構成されている。因みに、積層膜の場合、下層から酸化シリコン膜、窒化シリコン膜の順に積層されている。表面保護膜10の膜厚は、例えば、1μm以下とするのが好適である。
保護膜11は、有機絶縁膜からなり、例えば、膜厚が3〜5μm程度のポリイミド膜で構成されている。保護膜11は、バンプ電極BE1および導体層RMに加わった応力が表面保護膜10、半導体チップCHP等に伝播するのを防止する応力緩和機能を備えている。
図16に示すように、表面保護膜10および保護膜11上には、導体層RMが形成されており、導体層RMは、表面保護膜10および保護膜11の開口10aおよび11aを介してパッド電極PAに接触し、接続されている。つまり、表面保護膜10および保護膜11の開口10aおよび11a内で、導体層RMの下面が、パッド電極PAの上面と接触している。導体層RMは、シード層12、メッキ膜14および15の積層膜で構成されており、メッキ膜14および15は、平面視で等しい形状を有する。シード層12も、平面視でメッキ膜14および15とほぼ等しい形状を有するが、後述するように、シード層12の端部は、メッキ膜14の端部からわずかに内側(パッド電極PA側)に後退した形状を有する。つまり、シード層12には、メッキ膜14に対してアンダーカットが入っている。図示していないが、シード層12は、パッド電極PAと導体層RMの反応を防止するバリア層と電解メッキの際のメッキシード層との積層構造となっている。バリア層は、例えば、下から順に、チタン(Ti)膜、窒化チタン(TiN)膜およびチタン(Ti)膜の積層膜で構成され、それらの膜厚は、順に、10nm、50nmおよび10nmとする。メッキシード層は、バリア層上に形成されており、銅膜からなり、その膜厚は100〜500nmとする。メッキ膜14は、銅膜からなり、その膜厚は5〜20μm程度、メッキ膜15は、ニッケル膜からなり、その膜厚は、2〜3μmとする。また、シード層12を構成するバリア層として、チタン(Ti)膜、窒化チタン(TiN)膜、チタンタングステン(TiW)膜、クロム(Cr)膜、タンタル(Ta)膜、タングステン(W)膜、窒化タングステン(WN)膜、高融点金属膜、貴金属膜(Pd、Ru、Pt、Niなど)を用いても良い。
導体層RMは、非常に低抵抗の配線であり、パッド電極PAの膜厚よりも厚い(大きい)膜厚を有している。そして、導体層RMの膜厚は、パッド電極PAの膜厚の5〜10倍またはそれ以上であることが好適である。
また、図16に示すように、導体層RMは、その上面(主面)および側壁(側面)を保護膜16で覆われている。保護膜16には、導体層RMの上面の一部を露出する開口16aが形成されている。保護膜16は、導体層RMの上面および側壁を覆っており、導体層RMの肩部などが露出しないことが重要であり、有機絶縁膜、例えば、ポリイミド膜で構成され、その膜厚は5〜8μmとする。開口16aの直径(φ2)は、保護膜16から露出した導体層RMの上面の長さである。
保護膜16に設けられた開口16a内において、導体層RMには導体柱CPが接続されており、導体柱CPの下面の全域は、導体層RMの上面(ニッケルメッキ膜15)に接触している。つまり、開口16aは、導体柱CPの上面および側壁(側面)を、完全に露出している。開口16a内において、導体柱CPの周囲には、導体柱CPの全周にわたって、保護膜16から露出した導体層RMの上面が存在する。導体柱CPは、銅メッキ膜で構成されており、その膜厚は、20μm程度である。
図16および図6に示すように、導体柱CPの側壁上には保護膜SWが形成されており、保護膜SWは、導体柱CPの側壁を完全に覆っている。つまり、平面視にて円形の導体柱CPの高さ方向および円周方向において、側壁の全域を覆っている。保護膜SWは、銅(Cu)を含有する有機膜であり、その膜厚は、100nm程度である。また、保護膜SWは、銅(Cu)、炭素(C)、窒素(N)、水素(H)および酸素(O)を含んでいる。保護膜SWは、イミドとCu2Oの混合層である。保護膜SWは、例えば、半田ボール電極SBCまたは後述するプレ半田19に含まれる半田(例えば、Sn)が導体柱CPの側壁に付着するのを防止する機能を有する。
図16に示すように、導体柱CPの上面には、バリア層BFを介して半田ボール電極SBCが形成されている。半田ボール電極SBCは、たとえば、3元系の錫(Sn)−銀(Ag)−銅(Cu)からなる鉛フリー半田材である。具体的には、Sn−1.0Ag−0.5Cuの組成比を有する半田材を用いることができる。また、半田材には、適宜、組成比の変更や、ビスマス(Bi)又はその他の添加剤を含有させても良い。
また、バリア層BFは、金(Au)、銀(Ag)、パラジウム(Pd)等の貴金属で構成する。つまり、導体柱CPの上面は、貴金属からなるバリア層BFで覆われている。導体柱CPの上面を貴金属からなるバリア層BFで覆っておくことで、導体柱CPの側壁に保護膜SWを形成する際に、導体柱CPの上面に保護膜SWが形成されるのを防止することができる。バリア層BFとして、貴金属に代えて、例えば、Pd合金、Au合金、Ag合金等の貴金属合金を用いることができる。また、半田ボール電極SBCまたは後述するプレ半田19に含まれる半田(例えば、Sn)が導体柱CPに拡散するのを防止する為に、バリア層BFを、拡散防止膜と、貴金属または貴金属合金膜との積層構造とするのが好適である。拡散防止膜は、貴金属または貴金属合金膜と導体柱CPの間に介在させるのが好適である。拡散防止膜としては、ニッケル(Ni)、ニッケル合金を用いることができる。
また、図16に示すように、バンプ電極BE1は、導体柱CP、バリア層BF、および、半田ボール電極SBCで構成されている。
<半導体装置の製造方法>
次に、図7〜図19を用いて、本実施の形態の半導体装置の製造方法を説明する。図7および図14は、本実施の形態の半導体装置の製造工程中の一工程の詳細を示すプロセスフロー図である。図8〜図13および図15〜図19は、本実施の形態の半導体装置の製造工程中の要部断面図である。
次に、図7〜図19を用いて、本実施の形態の半導体装置の製造方法を説明する。図7および図14は、本実施の形態の半導体装置の製造工程中の一工程の詳細を示すプロセスフロー図である。図8〜図13および図15〜図19は、本実施の形態の半導体装置の製造工程中の要部断面図である。
図8に示すように、表面にパッド電極PAが形成された半導体チップCHPを用意(準備)する(図7のステップS1)。
図8に示すように、例えばp型の単結晶シリコンからなる半導体基板1にはp型ウエル2P、n型ウエル2Nおよび素子分離溝3が形成されており、素子分離溝3の内部には、例えば酸化シリコン膜からなる素子分離膜3aが埋め込まれている。
上記p型ウエル2P内にはnチャネル型MISトランジスタ(Qn)が形成されている。nチャネル型MISトランジスタ(Qn)は、素子分離溝3で規定された活性領域に形成され、p型ウエル2P内に形成されたソース領域nsおよびドレイン領域ndと、p型ウエル2P上にゲート絶縁膜niを介して形成されたゲート電極ngとを有している。また、上記n型ウエル2N内にはpチャネル型MISトランジスタ(Qp)が形成されており、pチャネル型MISトランジスタ(Qp)は、ソース領域psおよびドレイン領域pdと、n型ウエル2N上にゲート絶縁膜piを介して形成されたゲート電極pgとを有している。
上記nチャネル型MISトランジスタ(Qn)およびpチャネル型MISトランジスタ(Qp)の上部には、半導体素子間を接続する金属膜からなる配線が形成されている。半導体素子間を接続する配線は、一般に3層〜10層程度の多層配線構造を有しているが、図8には、多層配線の一例として、銅合金を主体とする金属膜で構成された2層の配線層(第1層Cu配線5、第2層Cu配線7)とAl合金を主体とする金属膜で構成された1層の配線層(第3層Al配線9)が示されている。配線層とは、各配線層で形成された複数の配線を纏めて表す場合に使用する。配線層の膜厚は、第2層の配線層は第1層の配線層より厚く、第3層の配線層は第2層の配線層よりも厚い。
nチャネル型MISトランジスタ(Qn)およびpチャネル型MISトランジスタ(Qp)と第1層Cu配線5との間、第1層Cu配線5と第2層Cu配線7との間、および、第2層Cu配線7と第3層Al配線9との間には、それぞれ酸化シリコン膜などからなる層間絶縁膜4、6、8と、3層の配線間を電気的に接続するプラグp1、p2、p3が形成されている。
上記層間絶縁膜4は、例えば半導体素子を覆うように、半導体基板1上に形成され、第1層Cu配線5は、この層間絶縁膜4上の絶縁膜5a内に形成される。第1層Cu配線5は、例えば層間絶縁膜4に形成されたプラグp1を介して半導体素子であるnチャネル型MISトランジスタ(Qn)のソース領域ns、ドレイン領域nd、ゲート電極ngに電気的に接続される。また、第1層Cu配線5は、層間絶縁膜4に形成されたプラグp1を介して半導体素子であるpチャネル型MISトランジスタ(Qp)のソース領域ps、ドレイン領域pd、ゲート電極pgに電気的に接続される。ゲート電極ng、pgと第1層Cu配線5との接続は図示していない。プラグp1、p2、p3は金属膜、例えばW(タングステン)膜で構成される。第1層Cu配線5は、絶縁膜5aの配線溝にダマシン法で形成されており、第1層Cu配線5は、バリア導体膜と、その上層の銅を主体とする導体膜の積層構造で構成されている。バリア導体膜は、タンタル(Ta)、チタン(Ti)、ルテニウム(Ru)、タングステン(W)、マンガン(Mn)およびこれらの窒化物や窒化珪化物、または、これらの積層膜から構成されている。銅を主体とする導体膜は、銅(Cu)または銅合金(銅(Cu)とアルミニウム(Al)、マグネシウム(Mg)、チタン(Ti)、マンガン(Mn)、鉄(Fe)、亜鉛(Zn)、ジルコニウム(Zr)、ニオブ(Nb)、モリブデン(Mo)、ルテニウム(Ru)、パラジウム(Pd)、銀(Ag)、金(Au)、In(インジウム)、ランタノイド系金属、または、アクチノイド系金属などの合金)から形成される。
第2層Cu配線7は、例えば層間絶縁膜6に形成されたプラグp2を介して第1層Cu配線5に電気的に接続される。第3層Al配線9は、例えば層間絶縁膜8に形成されたプラグp3を介して第2層Cu配線7に電気的に接続される。プラグp3は金属膜、例えばW(タングステン)膜で構成される。
第2層Cu配線7は、プラグp2と一体に層間絶縁膜6に形成されており、第2層Cu配線7およびプラグp2は、バリア導体膜と、その上層の銅を主体とする導体膜の積層構造で構成されている。そして、バリア導体膜と銅を主体とする導体膜は、第1層Cu配線5と同様の材料からなる。
また、第1層Cu配線5と層間絶縁膜6との間、および、第2層Cu配線7と層間絶縁膜8との間には、層間絶縁膜6または8への銅の拡散を防止するバリア絶縁膜を設けるのが好適であり、バリア絶縁膜は、SiCN膜またはSiCNとSiCO膜との積層膜を用いることができる。
また、第3層Al配線9は、アルミニウム合金膜(例えば、SiおよびCuを添加したAl膜)からなるが、Cu配線としても良い。
また、層間絶縁膜4は、酸化シリコン膜(SiO2)からなるが、炭素を含む酸化シリコン膜(SiOC膜)、窒素と炭素を含む酸化シリコン膜(SiCON膜)、フッ素を含む酸化シリコン膜(SiOF膜)の単層膜または積層膜で構成してよいことは勿論である。
多層配線の最上層の配線層である上記第3層Al配線9の上部には、ファイナルパッシベーション膜として、例えば酸化シリコン膜、窒化シリコン膜などの単層膜、あるいはこれらの2層膜からなる表面保護膜(保護膜、絶縁膜)10が形成されている。そして、この表面保護膜10に形成されたパッド開口(開口)10aの底部に露出した最上層の配線層である第3層Al配線9は、パッド電極(パッド、電極パッド)PAを構成している。
次に、図9に示すように、表面保護膜10上に保護膜(有機絶縁膜)11を形成する(図7のステップS2)。なお、図9以降では、パッド電極PAより下の配線層、トランジスタ等は省略している。保護膜11として感光性ポリイミド樹脂を用いる。表面保護膜10上の感光性ポリイミドを塗布、露光および現像して開口10aおよびパッド電極PAを露出させた後、キュア(熱処理)を行い硬化させる。つまり、感光性ポリイミド樹脂膜をパターニングすることにより、開口10aおよびパッド電極PAより大きい開口11aを有する保護膜11を形成する。平面視において、開口10aおよび11aは、正方形である。なお、開口10aおよび11aは、円形としても良い。
次に、図10に示すように、保護膜11上にシード層12を形成する(図7のステップS3)。シード層12は、バリア層と、バリア層上のメッキシード膜との積層構造からなる。バリア層は、たとえば、チタン膜(Ti膜)、窒化チタン膜(TiN膜)、および、チタン膜(Ti膜)をスパッタ法またはCVD(Chemical Vapor Deposition)法で形成し、その膜厚は10nm、50nm、10nmとし、メッキシード膜は、たとえば、銅(Cu)膜をスパッタ法で形成し、その膜厚は200nmとする。シード層12は、パッド電極PAの上面に接触し、開口10aおよび11aを構成する表面保護膜10の側壁および保護膜11の側壁、ならびに、表面保護膜10の上面および保護膜11の上面に形成される。
次に、図10に示すように、シード層12上にマスク層(絶縁膜、有機絶縁膜)13aを形成する(図7のステップS4)。マスク層13aとして、液状レジストまたはドライフィルムレジストを用いることができ、その膜厚は、たとえば、10〜30μmとする。マスク層13aは開口13aaを有しており、マスク層13aの開口13aaは、開口11aおよび10aを内包する。マスク層13aから露出された開口13aaの内部に導体層RMが形成される。
次に、図10に示すように、メッキ膜14および15を形成する(図7のステップS5)。電解メッキ法により、マスク層13aの開口13aa内に、メッキ膜14および15を形成する。この電解メッキ工程で、シード層12は、シード層として機能する。メッキ膜14は、銅(Cu)メッキ膜とし、メッキ膜15は、ニッケル(Ni)メッキ膜とする。第1メッキ膜14は、開口10aおよび11aを完全に埋める。メッキ膜15形成後にマスク層13aを除去する。
次に、図11に示すように、導体層RM上にマスク層(絶縁膜、有機絶縁膜)13bを形成する(図7のステップS6)。マスク層13bとして、液状レジストまたはドライフィルムレジストを用いることができ、その膜厚は、たとえば、30〜40μmとする。マスク層13bは開口13bbを有しており、マスク層13bの開口13bbは、開口11aおよび10aを内包する。
次に、図11に示すように、導体柱CPおよびバリア層BFを形成する(図7のステップS7)。電解メッキ法により、開口13bbの内部である、マスク層13bから露出した導体層RMの上面の一部分に、導体柱CP用の銅(Cu)メッキ膜、ならびに、バリア層BF用のニッケル(Ni)メッキ膜およびパラジウム(Pd)メッキ膜を順次形成する。この電解メッキ工程で、シード層12は、シード層として機能する。バリア層BF用のメッキ膜を形成後に、マスク層13bを除去する。
次に、図12に示すように、シード層12を除去する(図7のステップS8)。前述のマスク層13bを除去して露出されたシード層12に、たとえば、ウェットエッチング処理を施し、メッキ膜14および15から露出した領域のシード層12を除去する。こうして、メッキ膜15、メッキ膜14およびシード層12で構成された導体層RMが形成される。この工程では、メッキ膜14および15から露出した領域のシード層12を完全に除去する為にオーバーエッチが必要となる。その為、シード層12にはアンダーカットUCが形成されてしまう。つまり、シード層12の端部は、メッキ膜14および15の端部から内側方向(パッド電極PAの方向)に後退するため、保護膜11上にメッキ膜14および15の庇が形成される。シード層12のアンダーカットUCは、導体層RMの全周にわたって形成される。
次に、図13に示すように、保護膜16を形成する(図7のステップS9)。なお、この工程の詳細は、図14のプロセスフロー図を用いて説明する。図13に示すように、保護膜16は、導体層RMの上面および側壁を覆っている。保護膜16は、導体層RMの上面の一部分を露出する開口16aを有している。また、保護膜16の形成工程において、導体柱CPの側壁上に保護膜SWが形成される。導体柱CPの上面は、バリア層BFで覆われているため、導体柱CPの上面(バリア層BFの上面)には、保護膜SWは形成されない。
まず、導体層RMおよび導体柱CPを覆うように、半導体基板1上に感光性ポリイミドワニスを塗布する(図14のステップS9a)。そして、感光性ポリイミドワニス層を形成する。感光性ポリイミドワニスは、ポリイミドの前駆体であるポリアミック酸溶液である。
次に、感光性ポリイミドワニス層にプリベーク工程を実施する(図14のステップS9b)。プリベークは、90〜100℃、270〜300秒の熱処理を行う。
次に、感光性ポリイミドワニス層に露光工程を実施する(図14のステップS9c)。例えば、図13の開口16aに対応する領域に光を照射する露光工程を行う。
次に、感光性ポリイミドワニス層にポストベーク工程を実施する(図14のステップS9d)。ポストベークは、100〜110℃、60〜70秒の熱処理を行う。
次に、感光性ポリイミドワニス層に現像工程を実施する(図14のステップS9e)。現像工程では、露光領域の感光性ポリイミドワニスが除去される。
次に、感光性ポリイミドワニス層に硬化ベーク工程を実施する(図14のステップS9f)。硬化ベークは、340〜350℃、180〜200秒の熱処理を行う。
こうして、ポリイミドからなる開口16aを有する保護膜16を形成する。なお、感光性ポリイミドワニスに含まれるカルボキシル基の作用により、プリベークおよびポストベークの工程で、導体柱CPの銅がイオン化して、感光性ポリイミドワニスに溶出することで、ポリアミック酸との錯体(Cuカルボキシレート錯体)が形成される。現像工程では、Cuカルボキシレート錯体は、導体柱CPの側壁上に残存している。そして、硬化ベーク工程における脱水作用で、イミドとCu2Oに分解し変質した混合層が形成され、保護膜SWとなる。
なお、保護膜SWは、硬化ベークの後にO2アッシングを実施しても除去されずに残り、後述する半田リフローの工程で、半田(Sn)と導体柱CPを構成する銅との反応を阻害することが確認されている。
また、保護膜16の形成工程で、導体柱CPの上面は、ポリアミック酸には無反応な貴金属からなるバリア層BFで覆われているため、導体柱CPの上面には、保護膜SWは形成されない。これは、バリア層により、プリベークおよびポストベークの工程における銅の溶出を防止しているためである。
次に、図15に示すように、プローブ検査を実施する(図7のステップS10)。導体柱CP上に形成されたバリア層BFにプローブ針PBを当て、半導体装置に要求される電気特性を検査する。また、半田ボール電極SBCを形成する前に、プローブ検査を実施するため、例えば、250〜300℃の高温環境下で長時間ベークを実施するメモリ保持テストなども可能となる。
次に、図16に示すように、半田ボール電極SBCを形成する(図7のステップS11)。バリア層BF上に球状の半田ボールを供給した後、例えば、275℃のリフロー処理(熱処理)を施すことにより、半田ボールを溶融し、導体柱CP上にバリア層BFを介して半田ボール電極SBCを形成する。こうして、導体柱CP、バリア層BF、および、半田ボール電極SBCからなるバンプ電極BE1を形成する。
次に、図17および図18に示すように基板実装を実施する(図7のステップS12)。まず、図17に示すように、半導体チップCHPの主面に形成されたバンプ電極BE1が、配線基板WBの表面に形成された端子TAと対向するように、配線基板WB上に半導体チップCHPを配置する。配線基板WBの端子TAの表面には、プレ半田19が形成されている。プレ半田19としても、3元系の錫(Sn)−銀(Ag)−銅(Cu)からなる鉛フリー半田材を用いることができる。そして、端子TA上のプレ半田19とバンプ電極BE1とを接触させる。
次に、図18に半導体チップCHPおよび配線基板WBに、例えば、270〜280℃のリフローを施し、バンプ電極BE1およびプレ半田19を溶融させて半田層20を形成する。こうして導体柱CP、バリア層BFおよび半田層20で構成されるバンプ電極BE2を形成し、このバンプ電極BE2で導体層RMと端子TAとを接続する。つまり、バンプ電極BE2で半導体チップCHPを配線基板WBに接続する。
導体柱CPの側壁が保護膜SWで覆われているため、半田層20が導体柱CPの側壁に回り込むのを防止することができる。また、半田濡れ(導体柱CPの銅(Cu)と半田が合金を形成すること)を防止することができる。
次に、図19に示すように、封止材UFを充填する(図7のステップS13)。半導体チップCHPの主面と配線基板WBの表面との間であって、複数のバンプ電極BE2の間に封止材UFを流し込み、その後、熱処理を加えて溶剤をとばすことで、半導体チップCHPと配線基板WBとの間を封止材UFで埋める。封止材UFは、半導体チップCHPの保護膜16の全表面および開口16aから露出した導体層RM、ならびに、配線基板WBのソルダレジスト膜SR1の全表面と接触している。そして、封止材UFは、バンプ電極BE2の全周囲に接触して、バンプ電極BE2を包み込むように覆っている。ただし、導体柱CPの全周は、保護膜SWを介して、封止材UFで覆われている。導体柱CPの周囲では、保護膜SWが封止材UFと接触している。つまり、封止材UFは、バンプ電極BE2の側面を、完全に覆っている。封止材UFは、半導体チップCHP、配線基板WBおよびバンプ電極BE2で形成された空間を、隙間またはボイドがないように埋めている。
ここで、導体柱CPの側壁が、有機膜からなる保護膜SWで覆われているため、導体柱CPと封止材UFとの接着性を向上させることができる。
上記の製法を経て、本実施の形態の半導体装置SAが完成する。
<本実施の形態の半導体装置およびその製造方法の特徴>
導体柱CPの側壁が保護膜SWで覆われているため、導体柱CPの上部に形成された半田ボールSBCまたは半田材20が、導体柱CPの側壁に回り込むのを防止できる。また、導体柱CPの側壁の半田濡れを防止できる。従って、導体柱CPの側壁に対する半田の回り込みに起因する半導体チップの表面保護膜又は層間絶縁膜等にクラック並びに配線の断線を防止できる。
導体柱CPの側壁が保護膜SWで覆われているため、導体柱CPの上部に形成された半田ボールSBCまたは半田材20が、導体柱CPの側壁に回り込むのを防止できる。また、導体柱CPの側壁の半田濡れを防止できる。従って、導体柱CPの側壁に対する半田の回り込みに起因する半導体チップの表面保護膜又は層間絶縁膜等にクラック並びに配線の断線を防止できる。
導体柱CPが、パッド電極PAよりも膜厚の厚い導体層RM上に形成されており、導体柱CPの下面の全域が導体層RM上に位置しているため、バンプ電極BE2が受ける応力を、導体層RMで緩和することができる。
また、導体柱CPの下面全域が、導体層RMの上面に接触しているため、導体柱CPと導体層RM間の接触抵抗を低減できる。
また、導体柱CPの下面全域が、導体層RMの上面に接触しており、界面にシード層が形成されていない。シード層12は、導体層RMの下に形成されている。その為、導体層RMと導体柱CPの界面にシード層が有った場合に発生する問題点である、「シード層のアンダーカットに起因する導体柱CPの幅(径)の減縮」を防止できる。
さらに、導体層RMと表面保護膜10の間にポリイミド膜からなる保護膜11が介在しており、平面視にて、導体柱CPの全域が保護膜11上に位置しているため、バンプ電極BE2が受ける応力が、保護膜11で緩和される。
導体柱CPの側壁が保護膜SWで覆われており、その周囲を封止材UFで覆われている。つまり、導体柱CPと封止材UFとの間に有機膜からなる保護膜SWが介在しているため、導体柱CPと封止材UFとの接着力を向上でき、導体柱CPと封止材UFの界面の剥がれを低減できる。
導体層RMの上面および側壁が有機膜からなる保護膜16で覆われているため、封止材UFとの接着性が向上し、導体層RMと封止材UFの界面の剥がれを低減できる。
導体柱CPの上面は、貴金属からなるバリア層BFで覆われているため、銅(Cu)を含む有機膜からなる保護膜SWが形成されず、半田ボール電極SBCまたは半田材20の濡れ性が向上する。
また、バリア層BFは、半田の拡散を防止する層を含んでいるため、導体柱CPと半田ボール電極SBCまたは半田材20との接着強度を向上できる。
保護膜16の形成工程で、導体柱CPの側壁に保護膜SWを形成するため、製造工程数の削減が可能となり、半導体装置のコスト低減が可能である。
導体柱CPの形成後で、半田ボール電極SBCの形成前に、プローブ検査を実施するため、半田の溶融温度以上の高温プローブ検査が可能となる。また、導体柱CPの上面または導体柱CP上のバリア層BFにプローブ針を当ててプローブ検査を実施する。つまり、半田ボール電極SBCにプローブ針を当てないので、半導体チップCHPの面内における半田ボール電極SBCの高さバラツキに起因する半導体チップCHPと配線基板WB間の接続不良を防止できる。半田ボール電極SBCにプローブ針を当てると、半田ボール電極SBCが傷付いたり、変形するため、複数の半田ボール電極SBC間に高さバラツキが発生して、基板実装工程において、接続不良が発生するという問題が発生する。
また、保護膜16の形成工程で、導体層RMの端部(第3領域P3)において、円形の導体層RMの直径(φ3)を導体柱CPの直径(φ1)よりも10μm以上大きくしたことで、開口16aの加工マージンを充分に確保できる。つまり、平面視にて、導体柱CPを完全に露出する為に、導体柱CPよりも大きい直径(φ2)を有する開口16aを形成したとしても、保護膜16で導体層RMの端部および側壁を覆うことができる。別表現をすれば、平面視にて、導体柱CPは、導電層RMの端部から5μm以上内側に配置されている。
なお、上記実施の形態では、導体柱CPがパッド電極PAから離れた位置に形成されているが、パッド電極PAに重なる位置に、導体柱CPを形成してもよい。つまり、パッド電極PAに重なるように導体層RMを設け、導体層RMに重なるように導体柱CPを配置しても良い。
<変形例1>
変形例1は、上記実施の形態の変形例であり、バリア層に代えて金属層を形成し、プローブ検査後に熱処理工程を実施するものである。上記実施の形態と共通する工程および構成には同様の符号を付している。
変形例1は、上記実施の形態の変形例であり、バリア層に代えて金属層を形成し、プローブ検査後に熱処理工程を実施するものである。上記実施の形態と共通する工程および構成には同様の符号を付している。
図20は、変形例1の半導体装置の製造工程の一部を示すプロセスフロー図である。図21は、変形例1の半導体装置の製造工程中の要部断面図である。
図20に示すステップS1〜S6を実施した後、図20のステップS71を実施する。図21に示すように、電解メッキ法により、開口13bbの内部である、マスク層13bから露出した導体層RMの上面の一部分に、導体柱CP用の銅(Cu)メッキ膜、ならびに、錫(Sn)メッキ膜からなる金属層ML11および銀(Ag)メッキ膜からなる金属層ML12を順次形成する。
図20のステップS8およびS9を実施した後、プローブ検査(ステップS10)では、導体柱CPの上に形成された金属層ML11およびML12にプローブ針を当てて、プローブ検査を実施する。
次に、熱処理工程を実施する(図20のステップS111)。熱処理温度は、例えば、200℃以下で実施し、この熱処理によって、導体柱CP上にはCu3Snからなる第1合金層およびAg3Snからなる第2合金層が形成される。
次に、図20のステップS12およびS13を実施して変形例1の半導体装置が完成する。
基板実装(ステップS12)の前に、熱処理工程(ステップS111)を実施して導体柱CPの上面に合金層を形成したことで、表面の耐酸化性および耐熱性が向上する為、配線基板WB側のプレ半田に対する濡れ性、および半田接続後の良好な半田バリア層として接続部の高耐熱性に優れた構造を得ることができ、車載製品で要求される200℃長期保存耐性の試験においても安定した構造とすることができる。
<変形例2>
変形例2は、上記実施の形態の変形例であり、バリア層に代えて金属層を形成し、プローブ検査後に熱処理工程を実施するものである。上記実施の形態と共通する工程および構成には同様の符号を付している。
変形例2は、上記実施の形態の変形例であり、バリア層に代えて金属層を形成し、プローブ検査後に熱処理工程を実施するものである。上記実施の形態と共通する工程および構成には同様の符号を付している。
図22は、変形例2の半導体装置の製造工程の一部を示すプロセスフロー図である。図23および24は、変形例2の半導体装置の製造工程中の要部断面図である。
図22に示すステップS1〜S6を実施した後、図22のステップS72を実施する。図23に示すように、電解メッキ法により、開口13bbの内部である、マスク層13bから露出した導体層RMの上面の一部分に、導体柱CP用の銅(Cu)メッキ膜、ならびに、ニッケル(Ni)メッキ膜からなる金属層ML21、錫銅合金(Sn0.5Cu)メッキ膜からなる金属層M22、および銀(Ag)メッキ膜からなる金属層ML23を順次形成する。
図22のステップS8およびS9を実施した後、プローブ検査(ステップS10)では、導体柱CPの上に形成された金属層ML23にプローブ針を当てて、プローブ検査を実施する。
次に、熱処理工程を実施する(図22のステップS112)。熱処理温度は、例えば、300℃以上で実施する。この熱処理によって、図24に示すように、導体柱CP上に、金属層ML21を介して半田ボール電極SBC1を形成する。半田ボール電極SBC1は、金属層ML22およびML23の合金層でありその組成は、SnXAg0.5Cuとなる。プローブ検査に対し平坦面で実施後に熱処理工程でバンプ構造にすることで基板側のプレ半田との間の実装の安定化、容易化に寄与することができる。さらに、はんだ工程を新たに追加することなく、両工程において適切な表面構造で対応させることができる。
次に、図22のステップS12およびS13を実施して変形例2の半導体装置が完成する。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
1 半導体基板
2P p型ウエル
2N n型ウエル
3 素子分離溝
3a 素子分離膜
4、6、8 層間絶縁膜
5 第1層Cu配線
5a 絶縁膜
7 第2層Cu配線
9 第3層Al配線
10 表面保護膜
10a 開口
11 保護膜
11a 開口
12 シード層
13a、13b マスク層
13aa、13bb 開口
14、15 メッキ膜
16 保護膜
16a 開口
19 プレ半田(迎え半田)
20 半田層
BE1、BE2 バンプ電極
BF バリア層
CHP 半導体チップ
CL コア層
CP 導体柱
LND ランド
ML11、ML12 金属層
ML21、ML22、ML23 金属層
p1、p2、p3 プラグ
PA パッド電極
PB プローブ針
Qn nチャネル型MISトランジスタ
Qp pチャネル型MISトランジスタ
RM 導体層(再配線)
SA 半導体装置
SB 基板用半田ボール
SBC、SBC1 半田ボール電極
SR1、SR2 ソルダレジスト膜
SW 保護膜
TA 端子
UC アンダーカット
UF 封止材(アンダーフィル)
WB 配線基板
WL1、WL2、WL3 配線
2P p型ウエル
2N n型ウエル
3 素子分離溝
3a 素子分離膜
4、6、8 層間絶縁膜
5 第1層Cu配線
5a 絶縁膜
7 第2層Cu配線
9 第3層Al配線
10 表面保護膜
10a 開口
11 保護膜
11a 開口
12 シード層
13a、13b マスク層
13aa、13bb 開口
14、15 メッキ膜
16 保護膜
16a 開口
19 プレ半田(迎え半田)
20 半田層
BE1、BE2 バンプ電極
BF バリア層
CHP 半導体チップ
CL コア層
CP 導体柱
LND ランド
ML11、ML12 金属層
ML21、ML22、ML23 金属層
p1、p2、p3 プラグ
PA パッド電極
PB プローブ針
Qn nチャネル型MISトランジスタ
Qp pチャネル型MISトランジスタ
RM 導体層(再配線)
SA 半導体装置
SB 基板用半田ボール
SBC、SBC1 半田ボール電極
SR1、SR2 ソルダレジスト膜
SW 保護膜
TA 端子
UC アンダーカット
UF 封止材(アンダーフィル)
WB 配線基板
WL1、WL2、WL3 配線
Claims (15)
- 半導体基板と、
前記半導体基板上に形成され、第1上面および第1下面を有する導体層と、
前記導体層の前記第1上面に形成され、第2上面、第2下面および側壁を有する導体柱と、
前記導体層の前記第1上面を覆い、前記導体柱の前記第2上面および前記側壁を露出する開口を有する第1絶縁膜と、
前記導体柱の前記側壁を覆う保護膜と、
を有し、
平面視にて、前記開口は、前記第2上面よりも広く、前記第2上面の全域を露出する、半導体装置。 - 請求項1に記載の半導体装置において、
前記導体柱は、銅を主体とする金属膜であり、
前記保護膜は、銅を含有する有機膜からなる、半導体装置。 - 請求項1に記載の半導体装置において、
さらに、
前記半導体基板の上であって、かつ、前記導体層の下に形成されたパッド電極、
を有し、
前記導体層の前記第1下面は、前記パッド電極に接続されている、半導体装置。 - 請求項1に記載の半導体装置において、
前記導体層は、シード層と、前記シード層上に形成された銅メッキ膜と、からなる、半導体装置。 - 請求項4に記載の半導体装置において、
前記シード層の端部は、前記銅メッキ膜の端部から後退している、半導体装置。 - 請求項1に記載の半導体装置において、
前記導体柱の前記第2下面は、その全域で、前記導体層の前記第1上面に接触している、半導体装置。 - 請求項6に記載の半導体装置において、
さらに、
平面視にて、前記導体柱の全域と重なるように、前記導体層の下に形成された第2絶縁膜、
を有する、半導体装置。 - 請求項7に記載の半導体装置において、
前記第1絶縁膜および前記第2絶縁膜は、ポリイミド膜からなる、半導体装置。 - 請求項1に記載の半導体装置において、
さらに、
前記導体柱の前記第2上面を覆うバリア層、
を有し、
前記バリア層は、貴金属膜からなる、半導体装置。 - (a)半導体基板上に、シード層を形成する工程、
(b)前記シード層上に、第1開口を有する第1マスク層を形成する工程、
(c)前記第1開口内に、第1メッキ膜を形成する工程、
(d)前記第1メッキ膜の上面を覆い、前記第1メッキ膜の上面の一部を露出する第2開口を有する第2マスク層を形成する工程、
(e)前記第2開口内に、第2メッキ膜を形成する工程、
(f)前記第2マスク層を除去した後、前記第1メッキ膜から露出した前記シード層を除去する工程、
(g)前記第2メッキ膜の上面および側壁を露出する第3開口を有し、前記第1メッキ膜を覆う絶縁膜と、前記第2メッキ膜の側壁を覆う保護膜と、を形成する工程、
を有する、半導体装置の製造方法。 - 請求項10に記載の半導体装置の製造方法において、
前記(g)工程は、
(g1)前記第1メッキ膜および前記第2メッキ膜を覆うように、感光性ポリイミドワニス層を形成する工程、
(g2)前記感光性ポリイミドワニス層に第1ベークを実施する工程、
(g3)前記感光性ポリイミドワニス層に露光処理を実施する工程、
(g4)前記感光性ポリイミドワニス層に現像処理を実施する工程、
(g5)前記感光性ポリイミドワニス層に前記第1ベークよりも高温の第2ベークを実施する工程、
を有し、前記絶縁膜および前記保護膜は、前記(g1)〜(g5)工程により形成される、半導体装置の製造方法。 - 請求項10に記載の半導体装置の製造方法において、
前記第2メッキ膜は、銅膜からなる、半導体装置の製造方法。 - 請求項10に記載の半導体装置の製造方法において、
前記第2メッキ膜は、銅膜と、前記銅膜上のバリア層と、からなる、半導体装置の製造方法。 - 請求項13に記載の半導体装置の製造方法において、
前記バリア層は、貴金属膜からなる、半導体装置の製造方法。 - 請求項13に記載の半導体装置の製造方法において、
前記(g)工程後に、さらに、
(h)前記バリア層にプローブ針を当てて、検査をする工程、
(i)前記バリア層上に半田層を形成する工程、
を有する、半導体装置の製造方法。
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