KR20190004968A - 집적회로 소자 및 그 제조 방법 - Google Patents

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KR20190004968A
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Abstract

집적회로 소자는 기판 상에서 제1 방향으로 연장되는 핀형 활성 영역과, 상기 핀형 활성 영역 상에서 상기 제1 방향과 교차하는 제2 방향으로 연장되는 절연 분리 구조물과, 상기 절연 분리 구조물을 사이에 두고 서로 이격되어 있고 상기 절연 분리 구조물과 일직선상에서 연장되는 한 쌍의 분리 게이트 라인과, 상기 핀형 활성 영역 상에서 상기 절연 분리 구조물을 사이에 두고 이격되어 있는 한 쌍의 소스/드레인 영역과, 상기 한 쌍의 소스/드레인 영역을 상호 연결하도록 상기 절연 분리 구조물의 상부를 통해 상기 한 쌍의 소스/드레인 영역 사이에 연결된 점퍼 콘택을 포함한다.

Description

집적회로 소자 및 그 제조 방법 {Integrated circuit device and method of manufacturing the same}
본 발명의 기술적 사상은 집적회로 소자 및 그 제조 방법에 관한 것으로, 특히 플러그 형태의 콘택을 포함하는 집적회로 소자 및 그 제조 방법에 관한 것이다.
전자 기술의 발달로 인해 집적회로 소자의 다운-스케일링(down-scaling)이 급속도로 진행되고 있다. 고도로 다운-스케일링된 집적회로 소자에서 빠른 동작 속도뿐만 아니라 동작에 관한 정확성도 요구되기 때문에, 비교적 작은 면적 내에서 배선들 및 콘택들이 차지하는 면적을 줄이면서 배선들 및 콘택들간의 절연 거리를 안정적으로 확보할 수 있는 구조를 가지는 집적회로 소자 및 그 구현 방법에 대한 기술 개발이 필요하다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 다운-스케일링에 따라 축소된 면적의 소자 영역을 가지는 집적회로 소자에서 동일 레벨상에 형성되는 배선들 및 콘택들의 밀도가 증가하는 경우에도 소자간 분리 영역이 차지하는 면적을 최소화하면서 콘택들간의 절연 거리를 안정적으로 확보할 수 있는 구조를 가지는 집적회로 소자를 제공하는 것이다.
본 발명의 기술적 사상이 이루고자 하는 다른 기술적 과제는 다운-스케일링에 따라 축소된 면적의 소자 영역을 가지는 집적회로 소자에서 동일 레벨상에 형성되는 배선들 및 콘택들의 밀도가 증가하는 경우에도 소자간 분리 영역이 차지하는 면적을 최소화하면서 콘택들간의 절연 거리를 안정적으로 확보할 수 있는 구조를 가지는 집적회로 소자의 제조 방법을 제공하는 것이다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자는 기판 상에서 제1 방향으로 연장되는 핀형 활성 영역과, 상기 핀형 활성 영역 상에서 상기 제1 방향과 교차하는 제2 방향으로 연장되는 절연 분리 구조물과, 상기 절연 분리 구조물을 사이에 두고 서로 이격되어 있고 상기 절연 분리 구조물과 일직선상에서 연장되는 한 쌍의 분리 게이트 라인과, 상기 핀형 활성 영역 상에서 상기 절연 분리 구조물을 사이에 두고 이격되어 있는 한 쌍의 소스/드레인 영역과, 상기 한 쌍의 소스/드레인 영역을 상호 연결하도록 상기 절연 분리 구조물의 상부를 통해 상기 한 쌍의 소스/드레인 영역 사이에 연결된 점퍼(jumper) 콘택을 포함한다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자는 기판 상에서 제1 방향으로 상호 평행하게 연장되는 복수의 핀형 활성 영역과, 상기 복수의 핀형 활성 영역 상에서 상기 제1 방향과 교차하는 제2 방향으로 연장되는 절연 분리 구조물과, 상기 절연 분리 구조물을 사이에 두고 서로 이격되어 있고 상기 절연 분리 구조물과 일직선상에서 상기 제2 방향으로 연장되는 한 쌍의 분리 게이트 라인과, 상기 복수의 핀형 활성 영역 상에 형성된 복수의 소스/드레인 영역과, 상기 복수의 소스/드레인 영역 중에서 선택되고 상기 절연 분리 구조물을 사이에 두고 서로 이격되어 있는 제1 및 제2 소스/드레인 영역을 상호 연결하도록 상기 제1 및 제2 소스/드레인 영역 사이에서 상기 절연 분리 구조물의 상부를 지나 상기 제1 방향으로 연장되어 있는 점퍼 콘택을 포함한다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자의 제조 방법에서는 기판 상에 제1 방향으로 연장되는 핀형 활성 영역을 형성한다. 상기 핀형 활성 영역 상에 한 쌍의 소스/드레인 영역을 형성한다. 상기 한 쌍의 소스/드레인 영역 사이에서 상기 제1 방향과 교차하는 제2 방향으로 연장되는 절연 분리 구조물과, 상기 절연 분리 구조물을 사이에 두고 서로 이격되어 있고 상기 절연 분리 구조물과 일직선상에서 연장되는 한 쌍의 분리 게이트 라인을 포함하는 구조를 형성한다. 상기 한 쌍의 소스/드레인 영역을 상호 연결하도록 상기 절연 분리 구조물의 상부를 통해 상기 한 쌍의 소스/드레인 영역 사이에 연결된 점퍼 콘택을 형성한다.
본 발명의 기술적 사상에 의한 집적회로 소자는 핀형 활성 영역 상에 게이트 라인과 평행하게 연장되도록 형성된 절연 분리 구조물을 포함하고, 상기 핀형 활성 영역 상에서 한 쌍의 소스/드레인 영역을 연결시키는 점퍼 콘택은 게이트 라인이 아닌 상기 절연 분리 구조물의 상부를 지나는 구조를 가진다. 따라서, 점퍼 콘택과 게이트 라인과의 사이의 단락을 방지할 수 있다. 또한, 소자간 분리 영역에서 상기 한 쌍의 소스/드레인 영역 사이를 지나는 게이트 라인을 컷팅하기 위한 별도의 공정을 생략할 수 있으며, 소자간 분리 영역에서 게이트 라인의 컷팅을 위한 별도의 공간을 확보할 필요가 없다. 따라서, 소자간 분리 영역이 차지하는 면적을 최소화하여 로직 셀의 사이즈를 줄일 수 있으며, 동시에 감소된 사이즈를 가지는 로직 셀 내에서 콘택들간의 절연 거리를 안정적으로 확보할 수 있다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자를 설명하기 위한 평면 레이아웃 다이어그램이다.
도 2a 내지 도 2d는 도 1의 X1 - X1' 선 단면도이고, 도 2b는 도 1의 X2 - X2' 선 단면도이고, 도 2c는 도 1의 Y1 - Y1' 선 단면도이고, 도 2d는 도 1의 Y2 - Y2' 선 단면도이다.
도 3은 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다.
도 4a 및 도 4b는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도들이다.
도 5a 및 도 5b는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도들이다.
도 6a는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 평면 레이아웃 다이어그램이고, 도 6b는 도 6a의 X1 - X1' 선 단면도이고, 도 6c는 도 6a의 Y1 - Y1' 선 단면도이다.
도 7 내지 도 9는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자들을 설명하기 위한 평면 레이아웃 다이어그램들이다.
도 10a 내지 도 10o는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 11a 내지 도 11h는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1과 도 2a 내지 도 2d는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자를 설명하기 위한 도면들로서, 도 1은 집적회로 소자(100)의 주요 구성을 도시한 평면 레이아웃 다이어그램이고, 도 2a는 도 1의 X1 - X1' 선 단면도이고, 도 2b는 도 1의 X2 - X2' 선 단면도이고, 도 2c는 도 1의 Y1 - Y1' 선 단면도이고, 도 2d는 도 1의 Y2 - Y2' 선 단면도이다. 도 1과 도 2a 내지 도 2d에 예시한 집적회로 소자(100)는 FinFET (fin field effect transistor) 소자를 포함하는 논리 셀을 구성할 수 있다.
도 1과 도 2a 내지 도 2d를 참조하면, 집적회로 소자(100)는 기판(110) 상의 셀 바운더리(BN)에 의해 한정되는 영역에 형성된 로직 셀(LC)을 포함한다.
기판(110)은 수평 방향 (X-Y 평면 방향)으로 연장되는 주면(110M)을 가진다. 기판(110)은 Si 또는 Ge와 같은 반도체, 또는 SiGe, SiC, GaAs, InAs, 또는 InP와 같은 화합물 반도체를 포함할 수 있다. 기판(110)은 도전 영역, 예를 들면 불순물이 도핑된 웰(well), 또는 불순물이 도핑된 구조물을 포함할 수 있다.
로직 셀(LC)은 제1 소자 영역(RX1) 및 제2 소자 영역(RX2)을 포함한다. 제1 소자 영역(RX1) 및 제2 소자 영역(RX2)에는 각각 기판(110)으로부터 돌출된 복수의 핀형(fin-type) 활성 영역(FA)이 형성되어 있다. 제1 소자 영역(RX1)과 제2 소자 영역(RX2)과의 사이에 소자간 분리 영역(DTA)이 배치될 수 있다.
복수의 핀형 활성 영역(FA)은 로직 셀(LC)의 폭 방향 (X 방향)을 따라 상호 평행하게 연장될 수 있다. 도 2c에 예시된 바와 같이, 복수의 핀형 활성 영역(FA) 각각의 사이의 영역과 소자간 분리 영역(DTA)에는 기판(110) 상에 소자분리막(112)이 형성될 수 있고, 제1 소자 영역(RX1) 및 제2 소자 영역(RX2)에서 복수의 핀형 활성 영역(FA)이 소자분리막(112) 위로 핀(fin) 형상으로 돌출될 수 있다.
기판(110)상에는 복수의 게이트 절연막(118) 및 복수의 게이트 라인(GL)이 복수의 핀형 활성 영역(FA)과 교차하는 방향인 로직 셀(LC)의 높이 방향 (Y 방향)으로 연장되어 있다. 복수의 게이트 절연막(118) 및 복수의 게이트 라인(GL)은 복수의 핀형 활성 영역(FA) 각각의 상면 및 양 측벽과, 소자분리막(112)의 상면을 덮으면서 연장될 수 있다. 제1 소자 영역(RX1) 및 제2 소자 영역(RX2)에서 복수의 게이트 라인(GL)을 따라 복수의 MOS 트랜지스터가 형성될 수 있다. 상기 복수의 MOS 트랜지스터는 각각 복수의 핀형 활성 영역(FA)의 상면 및 양 측벽에서 채널이 형성되는 3 차원 구조의 MOS 트랜지스터일 수 있다.
셀 바운더리(BN) 중 로직 셀(LC)의 높이 방향 (Y 방향)을 따라 연장되는 부분들을 따라 더미 게이트 라인(DGL)이 연장될 수 있다. 더미 게이트 라인(DGL)은 복수의 게이트 라인(GL)과 동일한 재료로 구성될 수 있으나, 집적회로 소자(100)의 동작중에는 전기적 플로팅(floating) 상태를 유지함으로써, 로직 셀(LC)과 그 주위의 다른 로직 셀과의 사이에서 전기적 분리 영역으로 기능할 수 있다.
복수의 게이트 라인(GL) 및 복수의 더미 게이트 라인(DGL)은 각각 로직 셀(LC)의 폭 방향 (X 방향)에서 동일한 폭을 가지고, 폭 방향 (X 방향)을 따라 일정한 피치로 배열될 수 있다. 즉, 로직 셀(LC)을 구성하는 복수의 게이트 라인(GL) 중 이웃하는 2 개의 게이트 라인(GL) 사이의 폭 방향 (X 방향) 이격 거리와, 더미 게이트 라인(DGL)과 그에 가장 가까운 게이트 라인(GL)과의 사이의 폭 방향 (X 방향) 이격 거리는 동일할 수 있다.
복수의 게이트 절연막(118)은 실리콘 산화막, 고유전막, 또는 이들의 조합으로 이루어질 수 있다. 상기 고유전막은 실리콘 산화막보다 유전 상수가 더 큰 물질로 이루어질 수 있다. 상기 고유전막은 금속 산화물 또는 금속 산화질화물로 이루어질 수 있다. 핀형 활성 영역(FA)과 게이트 절연막(118)과의 사이에 인터페이스막(도시 생략)이 개재될 수 있다. 상기 인터페이스막은 산화막, 질화막, 또는 산화질화막으로 이루어질 수 있다.
복수의 게이트 라인(GL) 및 복수의 더미 게이트 라인(DGL)은 금속 질화물층, 금속층, 도전성 캡핑층, 및 갭필(gap-fill) 금속막이 차례로 적층된 구조를 가질 수 있다. 상기 금속 질화물층 및 상기 금속층은 Ti, Ta, W, Ru, Nb, Mo, 또는 Hf 중에서 선택되는 적어도 하나의 금속을 포함할 수 있다. 상기 갭필 금속막은 W 막 또는 Al 막으로 이루어질 수 있다. 복수의 게이트 라인(GL) 및 복수의 더미 게이트 라인(DGL)은 각각 일함수 금속 함유층을 포함할 수 있다. 상기 일함수 금속 함유층은 Ti, W, Ru, Nb, Mo, Hf, Ni, Co, Pt, Yb, Tb, Dy, Er, 및 Pd 중에서 선택되는 적어도 하나의 금속을 포함할 수 있다. 일부 실시예들에서, 복수의 게이트 라인(GL) 및 복수의 더미 게이트 라인(DGL)은 각각 TiAlC/TiN/W의 적층 구조, TiN/TaN/TiAlC/TiN/W의 적층 구조, 또는 TiN/TaN/TiN/TiAlC/TiN/W의 적층 구조를 포함할 수 있으나, 상기 예시한 바에 한정되는 것은 아니다.
복수의 게이트 라인(GL), 복수의 게이트 절연막(118), 및 복수의 더미 게이트 라인(DGL) 각각의 상면은 게이트 절연 캡핑층(180)으로 덮일 수 있다. 복수의 게이트 절연 캡핑층(180)은 실리콘 질화막으로 이루어질 수 있다. 핀형 활성 영역(FA) 상에 차례로 적층된 게이트 절연막(118), 게이트 라인(GL), 및 게이트 절연 캡핑층(180)은 게이트 구조체(GS)를 구성할 수 있다.
복수의 게이트 라인(GL) 및 복수의 더미 게이트 라인(DGL) 각각의 양 측벽을 덮도록 복수의 절연 스페이서(162)가 로직 셀(LC)의 길이 방향 (Y 방향)을 따라 라인 형상으로 연장될 수 있다. 복수의 절연 스페이서(162)는 실리콘 질화막, SiOCN 막, SiCN 막, 또는 이들의 조합으로 이루어질 수 있다.
기판(110) 상에는 복수의 게이트 구조체(GS) 및 복수의 더미 게이트 라인(DGL)을 덮는 층간절연막(190)이 형성될 수 있다. 층간절연막(190)은 실리콘 산화막, 실리콘 질화막, 또는 이들의 조합으로 이루어질 수 있다.
복수의 핀형 활성 영역(FA) 상에서 복수의 게이트 라인(GL) 각각의 양측에는 복수의 소스/드레인 영역(172)이 형성될 수 있다. 게이트 라인(GL)과 소스/드레인 영역(172)은 게이트 절연막(118) 및 절연 스페이서(162)를 사이에 두고 서로 이격되어 있다. 복수의 소스/드레인 영역(172)은 핀형 활성 영역(FA)에 형성된 복수의 리세스 영역(R1)으로부터 에피택셜 성장된 반도체 에피택셜층, 또는 이들의 조합으로 이루어질 수 있다. 복수의 소스/드레인 영역(172)은 에피택셜 성장된 Si 층, 에피택셜 성장된 SiC 층, 또는 에피택셜 성장된 복수의 SiGe 층을 포함할 수 있다. 복수의 소스/드레인 영역(172) 중 일부 영역은 게이트간 절연막(164)(도 10b 참조)으로 덮일 수 있다. 게이트간 절연막(164)은 실리콘 산화막으로 이루어질 수 있다.
복수의 소스/드레인 영역(172) 상에는 복수의 소스/드레인 콘택 플러그(CA)가 형성되어 있다. 복수의 소스/드레인 영역(172)은 복수의 소스/드레인 콘택 플러그(CA)를 통해 상부의 도전 라인(도시 생략)에 연결될 수 있다.
로직 셀(LC)의 제2 소자 영역(RX2)에 있는 핀형 활성 영역(FA) 상에는 복수의 게이트 라인(GL)과 평행하게 연장되는 적어도 하나의 절연 분리 구조물(120)이 형성될 수 있다. 도 1과 도 2a 내지 도 2d에 예시한 집적회로 소자(100)에는 제2 소자 영역(RX2)에 형성된 1 개의 절연 분리 구조물(120)이 예시되어 있으나, 본 발명의 기술적 사상은 첨부 도면에 예시한 바에 한정되지 않으며 제1 소자 영역(RX1) 및 제2 소자 영역(RX2) 중 선택되는 적어도 하나의 영역에 적어도 하나의 절연 분리 구조물(120)이 형성될 수 있다.
복수의 게이트 라인(GL)은 절연 분리 구조물(120)을 사이에 두고 서로 분리되어 있는 한 쌍의 분리 게이트 라인(GL1, GL2)을 포함한다. 한 쌍의 분리 게이트 라인(GL1, GL2)은 절연 분리 구조물(120)과 함께 로직 셀(LC)의 높이 방향 (Y 방향)을 따라 일직선상에 배치되어 있다.
절연 분리 구조물(120)은 한 쌍의 분리 게이트 라인(GL1, GL2)에 대면하는 측벽(120S)을 포함하며, 측벽(120S)은 한 쌍의 분리 게이트 라인(GL1, GL2) 및 게이트 절연막(118)에 직접 접할 수 있다.
절연 분리 구조물(120)을 사이에 두고 그 양측에는 한 쌍의 소스/드레인 영역(172)이 배치될 수 있으며, 상기 한 쌍의 소스/드레인 영역(172)은 1 개의 점퍼(jumper) 콘택(130)에 의해 상호 연결될 수 있다.
점퍼 콘택(130)은 한 쌍의 소스/드레인 영역(172)에 각각 연결되는 한 쌍의 수직 연장부(132)와, 상기 한 쌍의 수직 연장부(132)에 일체로 연결되고 절연 분리 구조물(120)을 덮도록 절연 분리 구조물(120)의 위에서 핀형 활성 영역(FA)과 평행한 방향으로 연장되는 수평 연장부(134)를 포함할 수 있다. 수평 연장부(134)는 절연 분리 구조물(120)과 수직으로 오버랩되도록 배치될 수 있다. 수평 연장부(134)는 한 쌍의 분리 게이트 라인(GL1, GL2)과는 수직으로 오버랩되지 않도록 배치될 수 있다. 상기 한 쌍의 소스/드레인 영역(172)은 점퍼 콘택(130)을 통해 상부의 도전 라인(도시 생략)에 연결될 수 있다.
점퍼 콘택(130)과 상기 한 쌍의 소스/드레인 영역(172)과의 사이의 연결 부분들에는 각각 금속 실리사이드막(128)이 형성될 수 있다. 또한, 복수의 소스/드레인 영역(172)과 복수의 소스/드레인 콘택 플러그(CA)와의 사이의 연결 부분들에도 각각 금속 실리사이드막(128)이 형성될 수 있다. 금속 실리사이드막(128)은 Ti, W, Ru, Nb, Mo, Hf, Ni, Co, Pt, Yb, Tb, Dy, Er, 또는 Pd를 포함할 수 있다. 예를 들면, 금속 실리사이드막(128)은 티타늄 실리사이드로 이루어질 수 있으나, 상기 예시한 바에 한정되는 것은 아니다.
점퍼 콘택(130), 복수의 소스/드레인 콘택 플러그(CA), 및 복수의 게이트 콘택 플러그(CB) 각각의 측벽들은 절연 라이너(126)로 덮일 수 있다. 절연 라이너(126)는 실리콘 질화막으로 이루어질 수 있다.
도 1에서, 점퍼 콘택(130)의 평면 형상이 대략 장방형인 경우가 예시되어 있으나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들면, 점퍼 콘택(130)은 절연 분리 구조물(120)의 상부를 지나 절연 분리 구조물(120)의 양 측에 있는 한 쌍의 소스/드레인 영역(172)에 연결될 수 있는 구성이라면 특정한 평면 형상에 제한되지 않고 다양한 평면 형상을 가질 수 있다. 점퍼 콘택(130)의 평면 형상의 구체적인 변형예들에 대하여 도 7 내지 도 9를 참조하여 후술한다.
절연 분리 구조물(120)은 제2 소자 영역(RX2)의 내부 및 외부에 걸쳐 연장될 수 있다. 즉, 절연 분리 구조물(120)은 제2 소자 영역(RX2)에 배치된 부분과, 소자간 분리 영역(DTA)에 배치된 부분을 포함할 수 있다. 로직 셀(LC)의 높이 방향 (Y 방향)에서, 점퍼 콘택(130)의 길이는 절연 분리 구조물(120)의 길이보다 더 작을 수 있다. 이와 같이 구성됨으로써, 점퍼 콘택(130)과 한 쌍의 분리 게이트 라인(GL1, GL2)과의 사이에 충분한 이격 거리를 확보할 수 있다.
한 쌍의 분리 게이트 라인(GL1, GL2) 중 제1 소자 영역(RX1)에 배치된 제1 분리 게이트 라인(GL1)은 정상적인 게이트 라인으로 기능할 수 있다. 반면, 제2 소자 영역(RX2)에 배치된 제2 분리 게이트 라인(GL2)은 정상적인 게이트 라인의 기능을 하지 않는 더미 게이트 라인일 수 있다.
복수의 게이트 라인(GL) 상에는 복수의 게이트 콘택 플러그(CB)가 형성될 수 있다. 복수의 게이트 라인(GL)은 복수의 게이트 콘택 플러그(CB)를 통해 상부의 도전 라인(도시 생략)에 연결될 수 있다. 한 쌍의 분리 게이트 라인(GL1, GL2) 중 하나인 제1 분리 게이트 라인(GL1)도 게이트 콘택 플러그(CB)를 통해 상부의 도전 라인(도시 생략)에 연결될 수 있다. 그러나, 한 쌍의 분리 게이트 라인(GL1, GL2) 중 다른 하나인 제2 분리 게이트 라인(GL2)은 상부의 도전 라인(도시 생략)에 연결되지 않을 수 있다.
점퍼 콘택(130)의 상면(130T)의 레벨과, 복수의 소스/드레인 콘택 플러그(CA) 각각의 상면(CAT)의 레벨과, 복수의 게이트 콘택 플러그(CB) 각각의 상면(CBT)의 레벨은 실질적으로 동일한 레벨일 수 있다. 따라서, 기판(110)의 주면(110M)으로부터 점퍼 콘택(130)의 상면(130T)까지의 수직 거리와, 기판(110)의 주면(110M)으로부터 복수의 소스/드레인 콘택 플러그(CA) 각각의 상면(CAT)까지의 수직 거리와, 기판(110)의 주면(110M)으로부터 복수의 게이트 콘택 플러그(CB) 각각의 상면(CBT)까지의 수직 거리는 실질적으로 동일할 수 있다.
핀형 활성 영역(FA) 중 절연 분리 구조물(120)의 위치에 대응하는 위치에는 핀 분리 트렌치(T1)가 형성될 수 있다. 절연 분리 구조물(120)은 핀 분리 트렌치(T1)를 채우는 매립 분리부(120A)와, 매립 분리부(120A)에 일체로 연결되고 핀형 활성 영역(FA)과 멀어지는 방향으로 연장되어 있는 돌출 분리부(120B)를 포함할 수 있다. 돌출 분리부(120B)는 핀형 활성 영역(FA)의 상면(FT) 위로 돌출될 수 있다. 돌출 분리부(120B)는 점퍼 콘택(130)을 구성하는 한 쌍의 수직 연장부(132) 사이에 개재될 수 있다.
절연 분리 구조물(120)의 최저면의 레벨(LV1)은 기판(110)의 주면(110M)의 레벨(LV2)보다 더 높고 핀형 활성 영역(FA)의 상면(FT)의 레벨(LV3)보다 더 낮을 수 있다. 절연 분리 구조물(120)의 최상면의 레벨(LV4)은 게이트 라인(GL)의 최상면의 레벨(LV5)보다 더 높고 게이트 절연 캡핑층(180)의 최상면의 레벨(LV6)보다 더 낮을 수 있다.
돌출 분리부(120B)의 상면(120T)은 둥근 볼록면(rounded convex surface)으로 이루어질 수 있다. 돌출 분리부(120B)의 양 측벽은 한 쌍의 절연 스페이서(162)로 덮일 수 있다. 상기 한 쌍의 절연 스페이서(162)는 각각 돌출 분리부(120B)와 수직 연장부(132)와의 사이에 개재될 수 있다. 돌출 분리부(120B)의 상면과 상기 한 쌍의 절연 스페이서(162) 각각의 상면은 원활하게 연결되어 하나의 둥근 볼록면을 이룰 수 있다. 점퍼 콘택(130) 중 절연 분리 구조물(120)의 상면(120T)에 대면하는 부분인 수평 연장부(134)의 저면은 절연 분리 구조물(120)의 상면(120T)의 둥근 볼록면 프로파일에 대응하는 형상의 둥근 오목면을 포함할 수 있다.
절연 분리 구조물(120)의 저면(120BT)(도 2c 참조)의 레벨은 복수의 소스/드레인 영역(172)의 저면의 레벨보다 더 낮을 수 있다. 도 2c에는 절연 분리 구조물(120)이 Y 방향을 따라 대략 평탄한 저면(120BT)을 가지는 것으로 예시되어 있으나, 이에 한정되는 것은 아니며, 절연 분리 구조물(120)의 저면(120BT) 프로파일은 다양하게 변형될 수 있다. 절연 분리 구조물(120)의 저면(120BT) 프로파일에 대한 보다 구체적인 변형예에 대하여 도 3을 참조하여 후술한다.
일부 실시예들에서, 절연 분리 구조물(120)은 단일 절연막, 또는 복수의 절연막의 조합으로 이루어지는 복합 절연막으로 이루어질 수 있다. 다른 일부 실시예들에서, 절연 분리 구조물(120)은 에어갭(air gap)을 포함할 수 있다. 절연 분리 구조물(120)을 구성하는 절연막은 실리콘 산화막, 실리콘 질화막, SiOCN 막, SiCN 막, 또는 이들의 조합으로 이루어질 수 있으나, 이들에 한정되는 것은 아니다.
점퍼 콘택(130), 복수의 소스/드레인 콘택 플러그(CA), 및 복수의 게이트 콘택 플러그(CB)는 동일한 도전 물질을 포함할 수 있다. 점퍼 콘택(130), 복수의 소스/드레인 콘택 플러그(CA), 및 복수의 게이트 콘택 플러그(CB)는 각각 매립 금속막과 상기 매립 금속막을 포위하는 도전성 배리어막을 포함할 수 있다. 상기 매립 금속막은 Co, Cu, W, Ru, Mn, 또는 이들의 조합으로 이루어지고, 상기 도전성 배리어막은 Ti, Ta, TiN, TaN, 또는 이들의 조합으로 이루어질 수 있다.
점퍼 콘택(130), 복수의 소스/드레인 콘택 플러그(CA), 및 복수의 게이트 콘택 플러그(CB)는 게이트 절연 캡핑층(180), 복수의 절연 스페이서(162), 및 층간절연막(190)에 의해 상호 절연될 수 있다.
로직 셀(LC)에서, 접지선(VSS)은 소스/드레인 콘택 플러그(CA)를 통해 제1 소자 영역(RX1)에 있는 핀형 활성 영역(FA)에 연결되고, 전원선(VDD)은 소스/드레인 콘택 플러그(CA)를 통해 제2 소자 영역(RX2)에 있는 핀형 활성 영역(FA)에 연결될 수 있다. 접지선(VSS) 및 전원선(VDD)은 점퍼 콘택(130), 복수의 소스/드레인 콘택 플러그(CA), 및 복수의 게이트 콘택 플러그(CB) 각각의 상면보다 더 높은 레벨에 형성될 수 있다. 접지선(VSS) 및 전원선(VDD)은 각각 도전성 배리어막과 배선용 도전층으로 이루어질 수 있다. 상기 도전성 배리어막은 Ti, Ta, TiN, TaN, 또는 이들의 조합으로 이루어질 수 있다. 상기 배선용 도전층은 Co, Cu, W, 이들의 합금, 또는 이들의 조합으로 이루어질 수 있다.
도 1과 도 2a 내지 도 2d에 예시한 집적회로 소자(100)에서는 로직 셀(LC)에서 1 개의 절연 분리 구조물(120)과 1 개의 점퍼 콘택(130)을 포함하는 경우를 예로 들어 설명하였으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 예를 들면, 1 개의 로직 셀(LC)은 복수의 절연 분리 구조물(120) 및/또는 복수의 점퍼 콘택(130)을 포함할 수도 있다.
도 1과 도 2a 내지 도 2d에 예시한 집적회로 소자(100)는 로직 셀(LC) 내에서 핀형 활성 영역(FA) 상에 복수의 게이트 라인(GL)과 평행하게 연장되는 절연 분리 구조물(120)과, 절연 분리 구조물(120)을 사이에 두고 그 양 측에 배치된 한 쌍의 소스/드레인 영역(172)을 상호 연결하기 위하여 절연 분리 구조물(120)의 상부에서 절연 분리 구조물(120)과 수직으로 오버랩되도록 배치된 점퍼 콘택(130)을 포함한다. 점퍼 콘택(130)은 절연 분리 구조물(120)의 상부로부터 상기 한 쌍의 소스/드레인 영역(172)을 향해 연장되어 상기 한 쌍의 소스/드레인 영역(172)이 상호 전기적으로 연결 가능한 구조가 되도록 할 수 있다. 점퍼 콘택(130)을 이용하여 상기 한 쌍의 소스/드레인 영역(172)을 상호 연결시키는 데 있어서 점퍼 콘택(130)이 도전성 물질로 이루어지는 게이트 라인(GL)의 상부를 지나지 않고 절연 분리 구조물(120)의 상부를 지나는 구조를 가짐으로써, 점퍼 콘택(130)과 게이트 라인(GL)과의 사이의 단락 가능성을 제거할 수 있다.
비교예로서, 절연 분리 구조물(120)을 포함하지 않는 집적회로 소자에서는 하나의 게이트 라인(GL)의 양측에 형성된 한 쌍의 소스/드레인 영역(172)을 상호 연결하기 위하여 점퍼 콘택(130)이 게이트 라인(GL)의 상부를 지나야 한다. 이 경우, 점퍼 콘택(130)을 형성하는 공정 중에 점퍼 콘택(130)과 그 하부의 게이트 라인(GL)이 단락될 가능성이 크다. 또한, 제1 소자 영역(RX1) 및 제2 소자 영역(RX2) 중 점퍼 콘택(130)이 형성되어 있지 않은 제1 소자 영역(RX1)에서 상기 한 쌍의 소스/드레인 영역(172) 사이를 지나는 게이트 라인(GL)을 정상적인 게이트 라인으로서 사용하기 위하여는 소자간 분리 영역(DTA)에서 상기 한 쌍의 소스/드레인 영역(172) 사이를 지나는 게이트 라인(GL)을 컷팅하는 공정이 수반되어야 한다. 따라서, 집적회로 소자의 제조 공정이 복잡해지고 비교적 큰 면적의 소자간 분리 영역(DTA)을 확보할 필요가 있다. 그러나, 집적회로 소자의 고집적화에 수반하여 소자간 분리 영역(DTA)이 차지하는 면적을 증가시키는 데 한계가 있으며, 집적회로 소자의 고집적화에 따라 동일 레벨상에 형성되는 배선들 및 콘택들의 밀도가 증가하는 경우 고정된 소자간 분리 영역(DTA)의 면적 내에서 콘택들간의 절연 거리를 안정적으로 확보하는 데 어려움이 있을 수 있다.
반면, 본 발명의 기술적 사상에 의한 실시예들에 따르면, 점퍼 콘택(130)이 배치되는 제2 소자 영역(RX2)에서 핀형 활성 영역(FA) 상에 복수의 게이트 라인(GL)과 평행하게 연장되도록 형성된 절연 분리 구조물(120)을 포함하고 있으므로, 점퍼 콘택(130)을 이용하여 한 쌍의 소스/드레인 영역(172)을 연결하고자 할 때 점퍼 콘택(130)이 게이트 라인(GL)이 아닌 절연 분리 구조물(120)의 상부를 지나도록 형성될 수 있다. 따라서, 점퍼 콘택(130)과 그 하부의 게이트 라인(GL)과의 사이의 단락을 방지할 수 있다. 또한, 복수의 게이트 라인(GL) 중 절연 분리 구조물(120)와 일직선상에 배치되어 있는 한 쌍의 분리 게이트 라인(GL1, GL2) 중 제1 소자 영역(RX1)에 배치된 제1 분리 게이트 라인(GL1)은 별도의 게이트 컷팅 공정을 거치지 않고도 정상적인 게이트 라인으로 사용될 수 있다. 따라서, 소자간 분리 영역(DTA)에서 한 쌍의 소스/드레인 영역(172) 사이를 지나는 게이트 라인(GL)을 컷팅하기 위한 별도의 공정을 생략할 수 있고, 소자간 분리 영역(DTA)에서 게이트 라인(GL)의 컷팅을 위한 별도의 공간을 확보할 필요가 없다. 따라서, 소자간 분리 영역(DTA)의 면적을 줄여 로직 셀(LC)의 사이즈를 줄이는 데 기여할 수 있다.
도 3은 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다.
도 3에 예시한 집적회로 소자(200)는 도 2a 내지 도 2d에 예시한 집적회로 소자(100)와 대체로 동일한 구성을 가질 수 있다. 단, 집적회로 소자(200)에서, 절연 분리 구조물(220)은 제1 분리 게이트 라인(GL1)과 일직선상에서 연장되는 메인 분리부(220M)와, 메인 분리부(220M)로부터 기판(110)을 향해 돌출된 적어도 하나의 돌출 분리부(220P)를 포함한다. 도 3에는 핀형 활성 영역(FA)에 형성된 핀 분리 트렌치(T1)를 채우는 복수의 돌출 분리부(220P)가 예시되어 있다. 돌출 분리부(220P)는 핀형 활성 영역(FA)에 대응하는 위치에서 메인 분리부(220M)에 일체로 연결될 수 있다. 돌출 분리부(220P)의 주변에 있는 소자분리막(112) 중 절연 분리 구조물(220)의 저면에 접하는 상면의 높이는 핀 분리 트렌치(T1)의 저면의 높이보다 더 높다. 메인 분리부(220M)로부터 기판(110)을 향해 돌출된 돌출 분리부(220P)로 인해 절연 분리 구조물(220)의 저면은 요철 형상의 프로파일을 가질 수 있다.
절연 분리 구조물(220)에 포함된 돌출 분리부(220P)의 개수는 절연 분리 구조물(220)이 교차되는 핀형 활성 영역(FA)의 개수에 대응할 수 있다. 도 3에는 절연 분리 구조물(220)가 3 개의 핀형 활성 영역(FA)을 교차하여 연장되고, 이에 따라 절연 분리 구조물(220)가 3 개의 돌출 분리부(220P)를 포함하는 구성이 예시되어 있으나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들면, 절연 분리 구조물(220)은 1 개 또는 4 개 이상의 돌출 분리부(220P)를 포함할 수도 있다.
절연 분리 구조물(220)은 한 쌍의 분리 게이트 라인(GL1, GL2)에 대면하는 측벽(220S)을 포함한다. 절연 분리 구조물(220)의 측벽(220S)은 한 쌍의 분리 게이트 라인(GL1, GL2) 및 게이트 절연막(118)에 직접 접할 수 있다.
도 4a 및 도 4b는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 도면들로서, 도 4a는 도 1의 X1 - X1' 선 단면에 대응하는 부분의 단면도이고, 도 4b는 도 1의 Y1 - Y1' 선 단면에 대응하는 부분의 단면도이다. 일부 실시예들에서, 도 4a 및 도 4b에 예시한 집적회로 소자(300)는 도 1에 예시한 집적회로 소자(100)의 평면 레이아웃과 동일한 평면 레이아웃을 가질 수 있다.
도 4a 및 도 4b에 예시한 집적회로 소자(300)는 도 2a 내지 도 2d에 예시한 집적회로 소자(100)와 대체로 동일한 구성을 가질 수 있다. 단, 집적회로 소자(300)에서, 복수의 핀형 활성 영역(FA) 중 절연 분리 구조물(320)이 교차되는 핀형 활성 영역(FT)에는 도 2a 및 도 2c에 예시한 바와 같은 핀 분리 트렌치(T1)가 형성되지 않는다. 절연 분리 구조물(320)은 핀형 활성 영역(FA)의 상부 측벽 및 상면을 덮도록 형성될 수 있다. 절연 분리 구조물(320)은 핀형 활성 영역(FA) 및 소자분리막(112)에 대면하는 저면(320BT)과, 점퍼 콘택(130)에 대면하는 상면(320T)을 가질 수 있다. 절연 분리 구조물(320)의 저면(320BT)의 레벨은 복수의 소스/드레인 영역(172)의 저면의 레벨보다 더 높을 수 있다. 절연 분리 구조물(320)의 저면(320BT)은 더미 게이트 절연막(308)을 사이에 두고 핀형 활성 영역(FA)과 이격될 수 있다. 더미 게이트 절연막(308)은 실리콘 산화막으로 이루어질 수 있다.
도 4a에 예시한 바와 같이, 절연 분리 구조물(320)의 상면(320T)은 둥근 볼록면으로 이루어질 수 있다. 절연 분리 구조물(320)의 양 측벽은 한 쌍의 절연 스페이서(162)로 덮일 수 있다. 상기 한 쌍의 절연 스페이서(162)는 각각 절연 분리 구조물(320)와 수직 연장부(132)와의 사이에 개재되도록 배치될 수 있다. 절연 분리 구조물(320)의 상면(320T)과 상기 한 쌍의 절연 스페이서(162) 각각의 상면은 원활하게 연결되어 하나의 둥근 볼록면을 구성할 수 있다.
점퍼 콘택(130) 중 절연 분리 구조물(320)의 상면(320T)에 대면하는 부분인 수평 연장부(134)의 저면은 절연 분리 구조물(320)의 상면(320T)의 둥근 볼록면 프로파일에 대응하는 형상의 둥근 오목면을 포함할 수 있다.
제1 소자 영역(RX1)에서 핀형 활성 영역(FA)과 제1 분리 게이트 라인(GL1)과의 사이에 개재된 게이트 절연막(318)은 제1 분리 게이트 라인(GL1)과 절연 분리 구조물(320)과의 사이의 공간까지 연장될 수 있다. 절연 분리 구조물(320)의 측벽(320S)은 게이트 절연막(318)에 직접 접할 수 있다. 절연 분리 구조물(320)은 게이트 절연막(318)을 사이에 두고 한 쌍의 분리 게이트 라인(GL1, GL2)과 이격되어 있을 수 있다. 게이트 절연막(318) 및 절연 분리 구조물(320)에 대한 보다 상세한 구성은 도 2a 내지 도 2d를 참조하여 게이트 절연막(118) 및 절연 분리 구조물(120)에 대하여 설명한 바와 대체로 동일하다.
도 5a 및 도 5b는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 도면들로서, 도 5a는 도 1의 X1 - X1' 선 단면에 대응하는 부분의 단면도이고, 도 5b는 도 1의 Y1 - Y1' 선 단면에 대응하는 부분의 단면도이다. 일부 실시예들에서, 도 5a 및 도 5b에 예시한 집적회로 소자(400)는 도 1에 예시한 집적회로 소자(100)의 평면 레이아웃과 동일한 평면 레이아웃을 가질 수 있다.
도 5a 및 도 5b에 예시한 집적회로 소자(400)는 도 4a 및 도 4b에 예시한 집적회로 소자(300)와 대체로 동일한 구성을 가질 수 있다. 단, 집적회로 소자(400)는 도 4a 및 도 4b에 예시한 더미 게이트 절연막(308)을 포함하지 않는다. 절연 분리 구조물(420)은 핀형 활성 영역(FA)에 대면하는 저면(420BT)과, 점퍼 콘택(130)에 대면하는 상면(420T)을 가질 수 있다. 절연 분리 구조물(420)은 복수의 핀형 활성 영역(FA) 중 절연 분리 구조물(420)이 교차되는 핀형 활성 영역(FA)의 상부 측벽 및 상면에 직접 접할 수 있다.
절연 분리 구조물(420)의 상면(420T)은 둥근 볼록면으로 이루어질 수 있다. 절연 분리 구조물(420)의 양 측벽은 한 쌍의 절연 스페이서(162)로 덮일 수 있다. 상기 한 쌍의 절연 스페이서(162)는 각각 절연 분리 구조물(420)와 수직 연장부(132)와의 사이에 개재되도록 배치될 수 있다. 절연 분리 구조물(420)의 상면(420T)과 상기 한 쌍의 절연 스페이서(162) 각각의 상면은 원활하게 연결되어 하나의 둥근 볼록면을 구성할 수 있다. 점퍼 콘택(130) 중 절연 분리 구조물(420)의 상면(420T)에 대면하는 부분인 수평 연장부(134)의 저면은 절연 분리 구조물(420)의 상면(420T)의 둥근 볼록면 프로파일에 대응하는 형상의 둥근 오목면을 포함할 수 있다. 절연 분리 구조물(420)에 대한 보다 상세한 구성은 도 2a 내지 도 2d를 참조하여 절연 분리 구조물(120)에 대하여 설명한 바와 대체로 동일하다.
도 1 내지 도 5b를 참조하여 집적회로 소자(100, 200, 300, 400)의 예시적인 구성에 대하여 설명하였으나, 본 발명의 기술적 사상은 도 1 내지 도 5b에 예시된 바에 한정되지 않으며, 본 발명의 기술적 사상의 범위 내에서 도 1 내지 도 5b에 예시된 구성들로부터 다양한 변형 및 변경이 가능하다.
도 6a는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 평면 레이아웃 다이어그램이다. 도 6b는 도 6a의 X1 - X1' 선 단면도이고, 도 6c는 도 6a의 Y1 - Y1' 선 단면도이다.
도 6a 내지 도 6c를 참조하면, 집적회로 소자(500)는 도 1에 예시한 집적회로 소자(100)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(500)에서는 한 쌍의 수직 연장부(132)와 수평 연장부(134)가 일체로 연결되어 있는 점퍼 콘택(130)과 다른 구조를 가지는 점퍼 콘택(530)을 포함한다. 즉, 점퍼 콘택(530)은 절연 분리 구조물(120)을 사이에 두고 그 양측에 있는 한 쌍의 소스/드레인 영역(172)에 각각 연결되어 있는 한 쌍의 소스/드레인 콘택 플러그(CA1, CA2)와, 절연 분리 구조물(120)의 상부에서 상기 한 쌍의 소스/드레인 콘택 플러그(CA1, CA2) 사이에 연결되어 있는 제1 비아 콘택 플러그(VC1)를 포함한다. 한 쌍의 소스/드레인 콘택 플러그(CA1, CA2)와 제1 비아 콘택 플러그(VC1)는 서로 다른 별도의 공정을 통해 형성될 수 있다.
집적회로 소자(500)는 복수의 게이트 라인(GL) 위에서 복수의 게이트 라인(GL)과 교차하는 방향으로 연장되는 복수의 도전 라인(ML)을 포함한다.
복수의 소스/드레인 영역(172)과 복수의 도전 라인(ML)과의 사이에는 복수의 제1 비아 콘택 플러그(VC1)가 형성되어 있다. 복수의 소스/드레인 영역(172) 중 일부 소스/드레인 영역(172)은 소스/드레인 콘택 플러그(CA) 및 제1 비아 콘택 플러그(VC1)를 통해 복수의 도전 라인(ML) 중에서 선택되는 어느 하나의 도전 라인(ML)에 연결될 수 있다. 절연 분리 구조물(120)을 사이에 두고 그 양측에 있는 한 쌍의 소스/드레인 영역(172)은 한 쌍의 소스/드레인 콘택 플러그(CA1, CA2) 및 이들에 연결된 제1 비아 콘택 플러그(VC1)로 이루어지는 점퍼 콘택(530)을 통해 복수의 도전 라인(ML) 중에서 선택되는 어느 하나의 도전 라인(ML)에 연결될 수 있다. 상기 한 쌍의 소스/드레인 콘택 플러그(CA1, CA2)는 다른 소스/드레인 콘택 플러그(CA)와 실질적으로 동일 또는 유사한 구성을 가질 수 있다.
복수의 제1 비아 콘택 플러그(VC1) 중 일부 제1 비아 콘택 플러그(VC1)는 소스/드레인 콘택 플러그(CA)와 도전 라인(ML)을 연결시키는 역할을 할 수 있다. 복수의 제1 비아 콘택 플러그(VC1) 중 다른 일부 제1 비아 콘택 플러그(VC1)는 점퍼 콘택(530)을 구성할 수 있다. 복수의 제1 비아 콘택 플러그(VC1) 중 점퍼 콘택(530)을 구성하는 제1 비아 콘택 플러그(VC1)는 다른 제1 비아 콘택 플러그(VC1)보다 X 방향에서의 길이가 더 클 수 있다.
복수의 게이트 라인(GL)과 복수의 도전 라인(ML)과의 사이에는 복수의 제2 비아 콘택 플러그(VC2)가 형성되어 있다. 복수의 게이트 라인(GL)은 각각 게이트 콘택 플러그(CB) 및 제2 비아 콘택 플러그(VC2)을 통해 복수의 도전 라인(ML) 중에서 선택되는 어느 하나의 도전 라인(ML)에 연결될 수 있다. 제1 분리 게이트 라인(GL1)과 복수의 도전 라인(ML) 중에서 선택된 하나의 도전 라인(ML)을 상호 연결하기 위하여 제1 분리 게이트 라인(GL1)과 상기 선택된 하나의 도전 라인(ML)과의 사이에 게이트 콘택 플러그(CB) 및 제2 비아 콘택 플러그(VC2)가 차례로 적층될 수 있다.
복수의 도전 라인(ML)은 접지선(VSS) 및 전원선(VDD)과 동일 레벨에 형성될 수 있다. 복수의 도전 라인(ML)은 로직 셀(LC)의 폭 방향 (X 방향)으로 상호 평행하게 연장되는 복수의 단방향 배선층(unidirectional wiring layers)일 수 있다. 복수의 도전 라인(ML), 복수의 제1 비아 콘택 플러그(VC1), 및 복수의 제2 비아 콘택 플러그(VC2)는 각각 층간절연막(198)에 의해 주변의 다른 도전체들과 절연될 수 있다. 복수의 도전 라인(ML)과 그 하부에 있는 복수의 제1 비아 콘택 플러그(VC1) 및 복수의 제2 비아 콘택 플러그(VC2)은 각각 도전성 배리어막과 배선용 도전층을 포함할 수 있다. 상기 도전성 배리어막은 Ti, Ta, TiN, TaN, 또는 이들의 조합으로 이루어질 수 있다. 상기 배선용 도전층은 Co, Cu, W, 이들의 합금, 또는 이들의 조합으로 이루어질 수 있다.
도 6a 내지 도 6c에서는 점퍼 콘택(530)이 한 쌍의 소스/드레인 콘택 플러그(CA1, CA2)와 제1 비아 콘택 플러그(VC1)를 포함하는 구성을 예시하였으나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들면, 점퍼 콘택을 구성하기 위하여 제1 비아 콘택 플러그(VC1) 대신 복수의 도전 라인(ML) 중에서 선택되는 어느 하나의 도전 라인(ML)을 이용할 수 있다. 즉, 절연 분리 구조물(120)을 사이에 두고 그 양측에 있는 한 쌍의 소스/드레인 영역(172)에 각각 연결되어 있는 한 쌍의 소스/드레인 콘택 플러그(CA1, CA2)에 상기 선택된 도전 라인(ML)을 연결시켜 점퍼 콘택(530)과 유사한 점퍼 콘택을 형성할 수도 있다.
도 7 내지 도 9는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자들을 설명하기 위한 평면 레이아웃 다이어그램들이다.
도 7에 예시한 집적회로 소자(600)는 도 1에 예시한 집적회로 소자(100)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(600)는 대략 "H" 자 평면 형상을 가지는 점퍼 콘택(630)을 포함한다.
점퍼 콘택(630)과 수직으로 오버랩되도록 점퍼 콘택(630)의 하부에 배치된 절연 분리 구조물(620)은 제2 소자 영역(RX2)을 벗어나지 않도록 배치될 수 있다. 로직 셀(LC)의 높이 방향 (Y 방향)에서, 점퍼 콘택(630)의 총 길이는 절연 분리 구조물(620)의 길이보다 더 크다. 그러나, 점퍼 콘택(630) 중 절연 분리 구조물(620)의 상부에 있는 부분의 길이는 절연 분리 구조물(620)의 길이보다 더 작다.
도 8에 예시한 집적회로 소자(700)는 도 1에 예시한 집적회로 소자(100)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(700)는 대략 "∩" 형상으로 절곡된 라인 형상의 평면 구조를 가지는 점퍼 콘택(730)을 포함한다. 로직 셀(LC)의 높이 방향 (Y 방향)에서, 점퍼 콘택(730) 중 절연 분리 구조물(120)의 상부에 있는 부분의 길이는 절연 분리 구조물(120)의 길이보다 더 작다.
도 9에 예시한 집적회로 소자(800)는 도 1에 예시한 집적회로 소자(100)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(800)는 대략 "∪" 형상으로 절곡된 라인 형상의 평면 구조를 가지는 점퍼 콘택(830)을 포함한다. 로직 셀(LC)의 높이 방향 (Y 방향)에서, 점퍼 콘택(830) 중 절연 분리 구조물(120)의 상부에 있는 부분의 길이는 절연 분리 구조물(120)의 길이보다 더 작다.
도 7 내지 도 9에 예시한 절연 분리 구조물(620) 및 점퍼 콘택(630, 730, 830)에 대한 보다 상세한 구성은 도 2a 내지 도 2d를 참조하여 절연 분리 구조물(120) 및 점퍼 콘택(130)에 대하여 설명한 바와 대체로 동일하다.
도 1 내지 도 9를 참조하여 설명한 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자(100, 200, 300, 400, 500, 600, 700, 800)는 핀형 활성 영역(FA) 상에 배치된 점퍼 콘택(130, 530, 630, 730, 830)을 포함하고, 핀형 활성 영역(FA)과 점퍼 콘택(130, 530, 630, 730, 830)과의 사이에는 게이트 라인(GL)과 평행하게 연장되는 절연 분리 구조물(120, 220, 320, 420, 620)이 배치되어 있다. 점퍼 콘택(130, 530, 630, 730, 830)은 게이트 라인(GL)이 아닌 절연 분리 구조물(120, 220, 320, 420, 620)의 상부를 지나 핀형 활성 영역(FA) 상에 형성된 한 쌍의 소스/드레인 영역(172)을 상호 연결시키는 구조를 가진다. 따라서, 점퍼 콘택(130, 530, 630, 730, 830)과 게이트 라인(GL)과의 사이의 단락을 방지할 수 있다. 또한, 점퍼 콘택(130, 530, 630, 730, 830)을 통해 상호 연결되는 한 쌍의 소스/드레인 영역(172) 사이에서 연장되는 게이트 라인(GL)의 컷팅을 위한 별도의 공정을 거치지 않고도 한 쌍의 분리 게이트 라인(GL1, GL2) 중 하나를 정상적인 게이트 라인으로 사용할 수 있다. 따라서, 소자간 분리 영역(DTA)에서 게이트 라인(GL)의 컷팅 공정을 위한 별도의 공간을 확보할 필요가 없으므로, 소자간 분리 영역(DTA)의 면적을 줄일 수 있으며, 다운-스케일링에 따라 축소된 면적의 소자 영역을 가지는 집적회로 소자에서 동일 레벨상에 형성되는 배선들 및 콘택들의 밀도가 증가하는 경우에도 소자간 분리 영역(DTA)이 차지하는 면적을 감소시켜 로직 셀(LC)의 사이즈를 줄일 수 있으며, 로직 셀(LC) 내에서 콘택들간의 절연 거리를 안정적으로 확보할 수 있다.
도 10a 내지 도 10o는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 10a 내지 도 10o를 참조하여 도 2a 내지 도 2d에 예시한 집적회로 소자(100)와 도 3에 예시한 집적회로 소자(200)의 제조 방법을 설명한다. 도 10a 내지 도 10o에는 각각 도 1의 X1 - X1' 선 단면에 대응하는 부분의 공정 순서에 따른 단면 구성이 예시되어 있다.
도 10a를 참조하면, 기판(110)의 일부 영역을 식각하여 기판(110)의 주면(110M)으로부터 상측 방향 (Z 방향)으로 돌출되고 일 방향 (X 방향)으로 연장되는 복수의 핀형 활성 영역(FA)을 형성하고, 제1 소자 영역(RX1), 제2 소자 영역(RX2), 및 소자간 분리 영역(DTA)을 정의한다.
기판(110) 상에 핀형 활성 영역(FA)의 하부 양 측벽을 덮는 소자분리막(112)(도 2c 참조)을 형성한다. 소자분리막(112)은 제1 소자 영역(RX1), 제2 소자 영역(RX2), 및 소자간 분리 영역(DTA)에 형성될 수 있다. 제1 소자 영역(RX1) 및 제2 소자 영역(RX2)에서 복수의 핀형 활성 영역(FA)이 소자분리막(112)의 상면 위로 돌출될 수 있다.
도 10b를 참조하면, 복수의 핀형 활성 영역(FA) 위에서 복수의 핀형 활성 영역(FA)에 교차하여 연장되는 복수의 더미 게이트 구조체(DGS)를 형성한다. 복수의 더미 게이트 구조체(DGS)는 각각 핀형 활성 영역(FA) 위에 순차적으로 적층된 더미 게이트 절연막(D14), 더미 게이트 라인(D16), 및 더미 게이트 절연 캡핑층(D18)을 포함할 수 있다. 더미 게이트 절연막(D14)은 실리콘 산화물을 포함하고, 더미 게이트 라인(D16)은 폴리실리콘을 포함하고, 더미 게이트 절연 캡핑층(D18)은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물을 포함할 수 있다.
더미 게이트 구조체(DGS)의 양 측벽에 절연 스페이서(162)를 형성할 수 있다. 일부 실시예들에서, 복수의 절연 스페이서(162)는 실리콘 질화막보다 유전 상수가 더 작은 물질막, 예를 들면 SiOCN 막, SiCN 막, 또는 이들의 조합으로 이루어질 수 있다. 절연 스페이서(162)를 형성하기 위하여, ALD (atomic layer deposition) 또는 CVD (chemical vapor deposition) 공정을 이용할 수 있다.
더미 게이트 구조체(DGS)의 양 측에서 노출되는 핀형 활성 영역(FA)을 일부 식각하여 복수의 리세스 영역(R1)을 형성하고, 복수의 리세스 영역(R1)으로부터 에피택셜 성장 공정에 의해 반도체층들을 형성하여 복수의 소스/드레인 영역(172)을 형성할 수 있다. 복수의 소스/드레인 영역(172)은 핀형 활성 영역(FA)의 상면과 동일하거나 더 높은 레벨의 상면을 가질 수 있다.
복수의 소스/드레인 영역(172), 복수의 더미 게이트 구조체(DGS) 및 절연 스페이서(162)를 덮는 게이트간 절연막(164)을 형성할 수 있다. 게이트간 절연막(164)을 형성하기 위하여, 복수의 더미 게이트 구조체(DGS) 및 복수의 소스/드레인 영역(172)을 포함하는 구조물을 충분한 두께로 덮는 절연막을 형성한 후, 더미 게이트 절연 캡핑층(D18) 상면이 노출되도록 상기 절연막을 평탄화하여 상기 절연막 중 남은 부분으로 이루어지는 게이트간 절연막(164)을 형성할 수 있다.
도 10c를 참조하면, 도 10b의 결과물로부터 복수의 더미 게이트 구조체(DGS)를 제거하여 복수의 게이트 공간(SP1)을 마련한다. 복수의 게이트 공간(SP1)을 통해 절연 스페이서(162), 핀형 활성 영역(FA), 및 소자분리막(112)(도 2c 참조)이 노출될 수 있다.
복수의 더미 게이트 구조체(DGS)를 제거하기 위하여 습식 식각 공정을 이용할 수 있다. 일부 실시예들에서, 상기 습식 식각을 수행하기 위하여 예를 들면, HNO3, DHF (diluted fluoric acid), NH4OH, TMAH (tetramethyl ammonium hydroxide), KOH, 또는 이들의 조합으로 이루어지는 식각액을 사용할 수 있다.
도 10d를 참조하면, 복수의 게이트 공간(SP1)(도 10c 참조) 내에 게이트 절연막(118) 및 게이트 도전층(119)을 형성한다. 게이트 절연막(118)을 형성하기 전에, 복수의 게이트 공간(SP1)을 통해 노출되는 핀형 활성 영역(FA)의 표면에 인터페이스막(도시 생략)을 더 형성할 수 있다. 상기 인터페이스막은 복수의 게이트 공간(SP1)에서 노출되는 핀형 활성 영역(FA)의 일부를 산화시켜 얻어질 수 있다.
게이트 절연막(118) 및 게이트 도전층(119)은 게이트 공간(SP1)의 내부를 채우면서 게이트간 절연막(164)의 상면을 덮도록 형성될 수 있다. 게이트 절연막(118) 및 게이트 도전층(119)은 각각 ALD, CVD, PVD (physical vapor deposition), MOALD (metal organic ALD), 또는 MOCVD (metal organic CVD) 공정에 의해 형성될 수 있다.
도 10e를 참조하면, 게이트간 절연막(164)의 상면이 노출되도록 게이트 절연막(118) 및 게이트 도전층(119)(도 10d 참조)의 불필요한 부분들을 제거한다. 그 결과, 복수의 게이트 절연막(118) 및 게이트 도전층(119)이 복수의 게이트 공간(SP1)(도 10c 참조) 내에만 남게 될 수 있다. 복수의 게이트 공간(SP1) 내에 남아 있는 복수의 게이트 도전층(119)은 복수의 게이트 라인(GL)을 구성할 수 있다.
도 10f를 참조하면, 복수의 게이트 라인(GL) 및 복수의 게이트 절연막(118)을 각각 그 상부로부터 일부 제거하여, 복수의 게이트 공간(SP1) 내에서 복수의 게이트 라인(GL)의 상부에 복수의 캡핑 공간(SP2)을 마련한다.
도 10g를 참조하면, 도 10f의 결과물에서 복수의 캡핑 공간(SP2)을 채우는 복수의 게이트 절연 캡핑층(180)을 형성한다.
게이트 절연 캡핑층(180)을 형성하기 위하여 복수의 캡핑 공간(SP2)을 채우기에 충분한 두께의 절연막을 기판(110) 상에 형성한 후, 게이트간 절연막(164)의 상면이 노출되도록 상기 절연막의 불필요한 부분들을 제거할 수 있다. 상기 절연막은 실리콘 질화막으로 이루어질 수 있다.
도 10h를 참조하면, 복수의 게이트 라인(GL) 중에서 선택된 하나의 게이트 라인(GL)의 위치에 대응하는 위치에 홀(H1)이 형성된 마스크 패턴(M1)을 도 10g의 결과물 상에 형성하고, 마스크 패턴(M1)을 식각 마스크로 이용하여 홀(H1)을 통해 노출되는 게이트 절연 캡핑층(180)을 식각하여 홀(H1)을 통해 상기 선택된 게이트 라인(GL)과 상기 선택된 게이트 라인(GL)의 측벽을 덮는 게이트 절연막(118)을 노출시킨다.
마스크 패턴(M1)은 게이트 절연 캡핑층(180), 게이트 라인(GL), 및 게이트 절연막(118)의 구성 물질들과는 다른 식각 선택비를 가지는 물질로 이루어질 수 있다. 예를 들면, 마스크 패턴(M1)은 산화막, 금속 질화막, SOH (spin on hardmask) 막, SiON 막, 포토레지스트막, 또는 이들의 조합으로 이루어질 수 있으나, 상기 예시한 바에 한정되는 것은 아니다.
도 10i를 참조하면, 마스크 패턴(M1)을 식각 마스크로 이용하여 홀(H1)을 통해 노출되는 상기 선택된 게이트 라인(GL) 및 그 하부의 게이트 절연막(118)을 제거한다. 그 결과, 홀(H1)과 연통되는 분리 공간(S1)이 형성될 수 있다. 홀(H1) 및 분리 공간(S1)을 통해 핀형 활성 영역(FA)의 상면이 노출될 수 있다.
도 10j를 참조하면, 마스크 패턴(M1)을 식각 마스크로 이용하여, 홀(H1) 및 분리 공간(S1)을 통해 노출된 핀형 활성 영역(FA)을 식각하여 핀형 활성 영역(FA)에 분리 공간(S1)과 연통하는 핀 분리 트렌치(T1)를 형성한다.
핀 분리 트렌치(T1)를 형성하는 데 있어서, 도 2c에 예시한 바와 같은 구조를 형성하기 위하여, 핀 분리 트렌치(T1) 형성을 위한 핀형 활성 영역(FA)을 식각하는 동안 핀형 활성 영역(FA)의 양 측벽을 덮는 소자분리막(112)도 함께 식각할 수 있다. 그 결과, 홀(H1)을 통해 노출되는 영역에서 핀 분리 트렌치(T1)의 저면과 소자분리막(112)의 상면이 대략 동일한 레벨에서 연장되는 구조가 얻어질 수 있으며, 분리 공간(S1)은 Y 방향을 따라 대략 평탄하게 연장되는 저면을 가질 수 있다.
이와 달리, 핀 분리 트렌치(T1)를 형성하는 데 있어서, 도 3에 예시한 집적회로 소자(200)를 형성하기 위하여, 핀 분리 트렌치(T1) 형성을 위한 핀형 활성 영역(FA)의 식각 공정시 핀형 활성 영역(FA)과 소자분리막(112)과의 식각 선택비를 필요에 따라 조절하여, 도 3에 예시된 바와 같이 홀(H1)을 통해 노출되는 영역에서 핀 분리 트렌치(T1)의 저면과 소자분리막(112)의 상면이 서로 다른 레벨에서 연장되는 구조를 형성할 수도 있다. 이 경우, 분리 공간(S1)의 저면은 Y 방향을 따라 요철 형상의 프로파일을 가질 수 있다.
도시하지는 않았으나, 핀형 활성 영역(FA)에 핀 분리 트렌치(T1)를 형성하기 위하여 핀형 활성 영역(FA)을 식각하기 전에, 홀(H1)과 연통되는 분리 공간(S1)의 내부에서 노출되는 한 쌍의 절연 스페이서(162)의 측벽을 덮는 절연 라이너(도시 생략)를 형성하는 공정을 더 포함할 수 있다. 상기 절연 라이너는 실리콘 질화막으로 이루어질 수 있다. 이와 같이 상기 절연 라이너를 형성한 후 분리 공간(S1)을 통해 핀형 활성 영역(FA)을 식각하는 경우에는 X 방향에서 핀 분리 트렌치(T1)의 폭이 도 10j에 예시한 것보다 더 작아질 수 있다.
도 10k를 참조하면, 핀 분리 트렌치(T1) 및 분리 공간(S1)(도 10j 참조)을 채우기에 충분한 두께의 매립용 절연막을 형성한 후, 게이트 절연 캡핑층(180)의 상면이 노출되도록 상기 매립용 절연막의 불필요한 부분들을 제거하여 핀 분리 트렌치(T1) 및 분리 공간(S1)을 채우는 절연 분리 구조물(120)을 형성한다.
일부 실시예들에서, 상기 매립용 절연막은 단일 절연막, 또는 복수의 절연막의 조합으로 이루어지는 복합 절연막으로 이루어질 수 있다. 다른 일부 실시예들에서, 상기 매립용 절연막은 에어갭을 포함할 수 있다. 상기 매립용 절연막은 실리콘 산화막, 실리콘 질화막, SiOCN 막, SiCN 막, 또는 이들의 조합으로 이루어질 수 있으나, 이들에 한정되는 것은 아니다.
도 10l을 참조하면, 절연 분리 구조물(120)이 형성된 결과물 상에 평탄화된 층간절연막(190)을 형성한 후, 층간절연막(190) 위에 마스크 패턴(M2)을 형성한다. 마스크 패턴(M2)은 도 1에 예시한 복수의 소스/드레인 콘택 플러그(CA) 및 점퍼 콘택(130)에 대응하는 영역에서 층간절연막(190)의 상면을 노출시키는 복수의 홀(H2)을 포함할 수 있다.
마스크 패턴(M2)은 게이트간 절연막(164) 및 층간절연막(190)의 구성 물질들과는 다른 식각 선택비를 가지는 물질로 이루어질 수 있다. 예를 들면, 마스크 패턴(M2)은 산화막, 금속 질화막, SOH 막, SiON 막, 포토레지스트막, 또는 이들의 조합으로 이루어질 수 있으나, 상기 예시한 바에 한정되는 것은 아니다.
도 10m을 참조하면, 도 10l의 결과물에서 복수의 홀(H2)을 통해 노출되는 층간절연막(190)을 식각하여 복수의 홀(H2)을 통해 게이트간 절연막(164) 및 절연 분리 구조물(120)과 절연 분리 구조물(120)의 양 측벽을 덮는 절연 스페이서(162)를 노출시킨 후, 노출된 게이트간 절연막(164)을 식각하여 복수의 소스/드레인 영역(172)을 노출시키는 복수의 제1 콘택홀(CAH) 및 점퍼 콘택홀(130H)을 형성한다. 그 후, 마스크 패턴(M2)을 제거할 수 있다.
복수의 제1 콘택홀(CAH) 및 점퍼 콘택홀(130H)을 형성하기 전, 또는 복수의 제1 콘택홀(CAH) 및 점퍼 콘택홀(130H)을 형성한 후에, 도 1에 예시한 복수의 게이트 콘택 플러그(CB)에 대응하는 영역에서 층간절연막(190)의 상면을 노출시키는 복수의 홀을 포함하는 마스크 패턴(도시 생략)을 층간절연막(190) 상에 형성하고, 상기 마스크 패턴을 식각 마스크로 이용하여 상기 복수의 홀을 통해 노출되는 층간절연막(190) 및 그 하부의 게이트 절연 캡핑층(180)을 식각하여 게이트 라인(GL)의 상면을 노출시키는 복수의 제2 콘택홀(도시 생략)을 형성할 수 있다. 그리고, 도 10n 및 도 10o를 참조하여 후술하는 공정에서 상기 복수의 제2 콘택홀 내에 도 2c 및 도 2d에 예시한 바와 같은 복수의 게이트 콘택 플러그(CB)를 형성할 수 있다.
다시 도 10m을 참조하면, 복수의 제1 콘택홀(CAH) 및 점퍼 콘택홀(130H) 각각의 내부 측벽에 절연 라이너(126)를 형성할 수 있다.
절연 라이너(126)를 형성하기 위하여, 복수의 제1 콘택홀(CAH) 및 점퍼 콘택홀(130H)이 형성된 결과물의 노출 표면들을 컨포멀(conformal)하게 덮는 절연 박막을 형성한 후, 상기 절연 박막을 에치백하여 복수의 제1 콘택홀(CAH) 및 점퍼 콘택홀(130H)을 통해 복수의 소스/드레인 영역(172)이 노출되도록 할 수 있다. 절연 라이너(126)는 실리콘 질화막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
일부 실시예들에서, 복수의 제1 콘택홀(CAH) 및 점퍼 콘택홀(130H) 각각의 내부 측벽에 절연 라이너(126)를 형성하는 동안, 도 2c 및 도 2d에 예시한 복수의 게이트 콘택 플러그(CB)를 형성하기 위한 복수의 제2 콘택홀(도시 생략) 각각의 내부 측벽에도 절연 라이너(126)를 형성할 수 있다. 다른 일부 실시예들에서, 상기 복수의 제2 콘택홀(도시 생략) 각각의 내부 측벽에 절연 라이너(126)를 형성하는 공정은 복수의 제1 콘택홀(CAH) 및 점퍼 콘택홀(130H) 각각의 내부 측벽에 절연 라이너(126)를 형성하는 공정의 이전 또는 이후에 별도로 수행될 수도 있다.
도 10n을 참조하면, 복수의 제1 콘택홀(CAH) 및 점퍼 콘택홀(130H) 각각의 내부에서 소스/드레인 영역(172)을 덮는 금속 실리사이드막(128)과, 복수의 제1 콘택홀(CAH) 및 점퍼 콘택홀(130H) 각각의 내부를 채우는 도전막(CL)을 형성한다.
도전막(CL)은 복수의 제1 콘택홀(CAH) 및 점퍼 콘택홀(130H) 각각의 내부 측벽과 층간절연막(190)의 상면을 컨포멀하게 덮는 도전성 배리어막(CL1)과, 도전성 배리어막(CL1) 위에서 복수의 제1 콘택홀(CAH) 및 점퍼 콘택홀(130H)을 채우는 매립 금속막(CL2)을 포함할 수 있다. 매립 금속막(CL2)은 복수의 제1 콘택홀(CAH) 및 점퍼 콘택홀(130H) 각각의 내부를 채우면서 층간절연막(190)의 상면 위에서 도전성 배리어막(CL1)을 덮도록 형성될 수 있다. 일부 실시예들에서, 도전성 배리어막(CL1)은 Ti, Ta, TiN, TaN, 또는 이들의 조합으로 이루어지고, 매립 금속막(CL2)은 Co, Cu, W, Ru, Mn, 또는 이들의 조합으로 이루어질 수 있다.
일부 실시예들에서, 금속 실리사이드막(128) 및 도전성 배리어막(CL1)을 형성하기 위하여 다음과 같은 공정들을 수행할 수 있다. 먼저, 복수의 제1 콘택홀(CAH) 및 점퍼 콘택홀(130H) 내부에서 소스/드레인 영역(172)을 덮는 제1 금속막을 형성할 수 있다. 상기 제1 금속막은 Ti, W, Ru, Nb, Mo, Hf, Ni, Co, Pt, Yb, Tb, Dy, Er, Pd, 또는 이들의 조합으로 이루어질 수 있다. 그 후, 상기 제1 금속막의 노출 표면과 복수의 제1 콘택홀(CAH) 및 점퍼 콘택홀(130H) 내부 측벽들을 덮는 도전성 배리어막(CL1)을 형성할 수 있다. 일부 실시예들에서, 도전성 배리어막(CL1)은 도전성 금속 질화막으로 이루어질 수 있다. 예를 들면, 도전성 배리어막(CL1)은 TiN, TaN, AlN, WN, 또는 이들의 조합으로 이루어질 수 있다. 상기 제1 금속막 및 도전성 배리어막(CL1)은 PVD, CVD, 또는 ALD 공정을 이용하여 형성될 수 있다. 그 후, 상기 제1 금속막 및 도전성 배리어막(CL1)이 형성된 결과물을 열처리하여, 소스/드레인 영역(172)을 구성하는 반도체 물질과 상기 제1 금속막을 구성하는 금속과의 반응을 유도하여, 소스/드레인 영역(172)을 덮는 금속 실리사이드막(128)을 형성할 수 있다. 일부 실시예들에서, 금속 실리사이드막(128)이 형성된 후, 상기 제1 금속막의 일부가 금속 실리사이드막(128)과 도전성 배리어막(CL1)과의 사이에 남게 될 수 있다. 다른 일부 실시예들에서, 금속 실리사이드막(128)을 형성하는 동안 상기 제1 금속막이 전부 금속 실리사이드막(128)을 형성하는 데 이용되어, 금속 실리사이드막(128)과 도전성 배리어막(CL1)과의 사이에 상기 제1 금속막이 잔류하지 않을 수 있다.
그 후, 금속 실리사이드막(128) 및 도전성 배리어막(CL1)이 형성된 결과물 상에 복수의 제1 콘택홀(CAH) 및 점퍼 콘택홀(130H) 각각의 내부를 채우기에 충분한 두께의 제2 금속막을 형성하여 매립 금속막(CL2)을 형성할 수 있다. 매립 금속막(CL2)을 형성하기 위하여 CVD, PVD, 또는 전기도금 공정을 이용할 수 있다.
도 10n에는 도시하지 않았으나, 복수의 제1 콘택홀(CAH) 및 점퍼 콘택홀(130H) 내에 도전막(CL)을 형성하는 동안, 도 2c 및 도 2d에 예시한 복수의 게이트 콘택 플러그(CB)를 형성하기 위한 복수의 제2 콘택홀(도시 생략) 내에도 동일하게 도전막(CL)이 형성될 수 있다.
도 10o를 참조하면, 층간절연막(190)의 상면이 노출될 때까지 도전성 배리어막(CL1) 및 매립 금속막(CL2)의 불필요한 부분들을 제거하여, 도전성 배리어막(CL1) 및 매립 금속막(CL2)이 복수의 제1 콘택홀(CAH) 및 점퍼 콘택홀(130H) 내에만 남도록 할 수 있다. 그 결과, 복수의 제1 콘택홀(CAH)내에 남아 있는 도전성 배리어막(CL1) 및 매립 금속막(CL2)으로 이루어지는 복수의 소스/드레인 콘택 플러그(CA)와, 점퍼 콘택홀(130H) 내에 남아 있는 도전성 배리어막(CL1) 및 매립 금속막(CL2)으로 이루어지는 점퍼 콘택(130)이 얻어질 수 있다. 도시하지는 않았으나, 복수의 소스/드레인 콘택 플러그(CA) 및 점퍼 콘택(130)이 형성되는 동안, 도 2c 및 도 2d에 예시한 복수의 게이트 콘택 플러그(CB)도 함께 형성될 수 있으며, 복수의 소스/드레인 콘택 플러그(CA) 및 점퍼 콘택(130)과 유사하게, 복수의 게이트 콘택 플러그(CB)도 도전성 배리어막(CL1) 및 매립 금속막(CL2)을 포함할 수 있다.
도전성 배리어막(CL1) 및 매립 금속막(CL2)의 불필요한 부분들을 제거하기 위하여 CMP(chemical mechanical polishing) 공정을 이용할 수 있다.
도 11a 내지 도 11h는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 11a 내지 도 11h를 참조하여 도 4a 및 도 4b에 예시한 집적회로 소자(200)와 도 5a 및 도 5b에 예시한 집적회로 소자(400)의 제조 방법을 설명한다. 도 11a 내지 도 11h에는 각각 도 1의 X1 - X1' 선 단면에 대응하는 부분의 공정 순서에 따른 단면 구성이 예시되어 있다.
도 11a를 참조하면, 도 10a 및 도 10b를 참조하여 설명한 바와 같은 방법으로 기판(110)의 핀형 활성 영역(FA) 상에 복수의 더미 게이트 구조체(DGS)와, 복수의 더미 게이트 구조체(DGS) 각각의 양 측벽을 덮는 절연 스페이서(162)와, 복수의 소스/드레인 영역(172)과, 게이트간 절연막(164)을 형성하는 공정들을 수행한 후, 복수의 더미 게이트 라인(D16)의 상면이 노출되도록 도 10b의 결과물을 평탄화한다. 그 후, 복수의 더미 게이트 라인(D16)의 상면이 노출되도록 평탄화된 결과물 상에 마스크 패턴(M3)을 형성한다. 마스크 패턴(M3)은 복수의 더미 게이트 구조체(DGS) 중 선택된 더미 게이트 구조체(DGS)의 더미 게이트 라인(D16)을 노출시키는 홀(H3)을 포함할 수 있다.
그 후, 마스크 패턴(M3)을 식각 마스크로 이용하여 홀(H3)을 통해 노출되는 더미 게이트 라인(D16)을 식각하여 홀(H3)을 통해 더미 게이트 절연막(D14)을 노출시키는 절연 공간(S2)을 마련한다. 절연 공간(S2)을 통해 노출된 더미 게이트 절연막(D14)은 도 4a 및 도 4b에 예시한 더미 게이트 절연막(308)을 구성할 수 있다.
다른 일부 실시예들에서, 절연 공간(S2)을 통해 노출된 더미 게이트 라인(D16)을 식각하여 더미 게이트 절연막(D14)을 노출시킨 후, 노출된 더미 게이트 절연막(D14)을 제거하여 절연 공간(S2)을 통해 핀형 활성 영역(FA) 및 소자분리막(112)(도 4a 및 도 4b 참조)을 노출시키고, 절연 공간(S2)을 통해 노출된 핀형 활성 영역(FA)의 표면 위에 새로운 절연막을 형성하여 도 4a 및 도 4b에 예시한 더미 게이트 절연막(308)을 형성할 수도 있다. 상기 새로운 절연막을 형성하기 위하여 노출된 핀형 활성 영역(FA)의 표면으로부터 산화막을 성장시킬 수 있다.
또 다른 일부 실시예들에서, 도 5a 및 도 5b에 예시한 집적회로 소자(400)를 형성하기 위하여, 절연 공간(S2)을 통해 노출되는 더미 게이트 절연막(D14)을 제거하여 절연 공간(S2)을 통해 핀형 활성 영역(FA) 및 소자분리막(112)(도 4a 및 도 4b 참조)을 노출시킨 후, 도 11b를 참조하여 후술하는 공정을 진행할 수 있다.
도 11b를 참조하면, 도 11a의 결과물에서 마스크 패턴(M3)을 제거한 후, 도 10k를 참조하여 설명한 바와 유사한 방법으로 절연 공간(S2)(도 11a 참조)을 채우기에 충분한 두께의 매립용 절연막을 형성하고, 게이트간 절연막(164)의 상면이 노출되도록 상기 매립용 절연막의 불필요한 부분들을 제거하여 절연 공간(S2)을 채우는 절연 분리 구조물(320)을 형성한다. 상기 매립용 절연막에 대한 보다 구체적인 구성은 도 10k를 참조하여 설명한 바와 같다.
도 11c를 참조하면, 도 10c를 참조하여 설명한 바와 유사한 방법으로, 도 11b의 결과물로부터 복수의 더미 게이트 구조체(DGS)의 잔류 부분들을 제거하여 복수의 게이트 공간(SP3)을 마련한다. 복수의 게이트 공간(SP3)을 통해 절연 스페이서(162), 핀형 활성 영역(FA), 및 소자분리막(112)(도 4a 및 도 4b 참조)이 노출될 수 있다.
도 11d를 참조하면, 도 10d를 참조하여 게이트 절연막(118) 및 게이트 도전층(119)의 형성 방법에 대하여 설명한 바와 유사한 방법으로, 복수의 게이트 공간(SP3)(도 11c 참조) 내에 게이트 절연막(318) 및 게이트 도전층(119)을 형성한다. 게이트 절연막(318)을 형성하기 전에, 복수의 게이트 공간(SP3)을 통해 노출되는 핀형 활성 영역(FA)의 표면에 인터페이스막(도시 생략)을 더 형성할 수 있다. 상기 인터페이스막을 형성하기 위하여 복수의 게이트 공간(SP3)에서 노출되는 핀형 활성 영역(FA)의 일부를 산화시킬 수 있다.
도 11e를 참조하면, 도 10e를 참조하여 설명한 바와 유사한 방법으로, 게이트 절연막(318) 및 게이트 도전층(119)(도 11d 참조)의 불필요한 부분들을 제거하여 게이트간 절연막(164)의 상면과 절연 분리 구조물(320)의 상면을 노출시키고, 복수의 게이트 공간(SP3)(도 11c 참조) 내에만 복수의 게이트 절연막(318) 및 게이트 도전층(119)이 남도록 할 수 있다. 복수의 게이트 공간(SP3) 내에 남아 있는 게이트 도전층(119)은 복수의 게이트 라인(GL)을 구성할 수 있다.
도 11f를 참조하면, 도 10f 및 도 10g를 참조하여 설명한 바와 유사한 방법으로, 복수의 게이트 라인(GL) 및 복수의 게이트 절연막(318)을 각각 그 상부로부터 일부 제거하여 복수의 게이트 공간(SP3)의 일부를 비운 후, 복수의 게이트 공간(SP3) 내에서 복수의 게이트 라인(GL) 및 복수의 게이트 절연막(318)을 덮는 복수의 게이트 절연 캡핑층(180)을 형성한다.
도 11g를 참조하면, 도 10l을 참조하여 설명한 바와 유사한 방법으로 절연 분리 구조물(320) 및 복수의 게이트 절연 캡핑층(180)이 형성된 결과물 상에 층간절연막(190)을 형성한 후, 층간절연막(190) 위에 마스크 패턴(M4)을 형성한다. 마스크 패턴(M4)은 도 10l을 참조하여 설명한 마스크 패턴(M2)과 대체로 동일한 구성을 가질 수 있다.
도 11h를 참조하면, 도 11g의 결과물에 대하여 도 10m 내지 도 10o를 참조하여 설명한 공정들을 수행하여 도전성 배리어막(CL1) 및 매립 금속막(CL2)으로 이루어지는 복수의 소스/드레인 콘택 플러그(CA)와 점퍼 콘택(130)을 형성할 수 있다. 복수의 소스/드레인 콘택 플러그(CA) 및 점퍼 콘택(130)이 형성되는 동안, 도 4b에 예시한 게이트 콘택 플러그(CB)도 함께 형성될 수 있다.
이상, 도 10a 내지 도 11h를 참조하여 도 1 내지 도 5b에 예시한 집적회로 소자(100, 200, 300, 400)의 제조 방법에 대하여 설명하였으나, 본 발명의 기술적 사상의 범위 내에서 다양한 변형 및 변경을 가하여, 도 6a 내지 도 9에 예시한 집적회로 소자(500, 600, 700, 800)를 제조할 수 있음을 잘 알 수 있을 것이다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
120, 220, 320, 420, 620: 절연 분리 구조물, 130, 530, 630, 730, 830: 점퍼 콘택, 172: 소스/드레인 영역.

Claims (20)

  1. 기판 상에서 제1 방향으로 연장되는 핀형 활성 영역과,
    상기 핀형 활성 영역 상에서 상기 제1 방향과 교차하는 제2 방향으로 연장되는 절연 분리 구조물과,
    상기 절연 분리 구조물을 사이에 두고 서로 이격되어 있고 상기 절연 분리 구조물과 일직선상에서 연장되는 한 쌍의 분리 게이트 라인과,
    상기 핀형 활성 영역 상에서 상기 절연 분리 구조물을 사이에 두고 이격되어 있는 한 쌍의 소스/드레인 영역과,
    상기 한 쌍의 소스/드레인 영역을 상호 연결하도록 상기 절연 분리 구조물의 상부를 통해 상기 한 쌍의 소스/드레인 영역 사이에 연결된 점퍼(jumper) 콘택을 포함하는 집적회로 소자.
  2. 제1항에 있어서,
    상기 점퍼 콘택은
    상기 한 쌍의 소스/드레인 영역에 각각 연결되는 한 쌍의 수직 연장부와,
    상기 절연 분리 구조물의 위에서 상기 핀형 활성 영역과 평행한 방향으로 연장되는 수평 연장부를 포함하는 집적회로 소자.
  3. 제2항에 있어서,
    상기 수평 연장부는 상기 절연 분리 구조물과 수직으로 오버랩되고 상기 한 쌍의 분리 게이트 라인과 수직으로 오버랩되지 않도록 배치된 집적회로 소자.
  4. 제1항에 있어서,
    상기 핀형 활성 영역은 상기 핀형 활성 영역의 상면보다 더 낮은 레벨의 저면을 가지는 핀 분리 트렌치를 포함하고,
    상기 절연 분리 구조물은 상기 핀 분리 트렌치를 채우는 매립 분리부와, 상기 매립 분리부에 일체로 연결되고 상기 핀형 활성 영역과 멀어지는 방향으로 연장되어 상기 핀형 활성 영역의 상면 위로 돌출된 돌출 분리부를 포함하는 집적회로 소자.
  5. 제1항에 있어서,
    상기 절연 분리 구조물은 상기 핀형 활성 영역의 상면에 대면하는 저면과, 상기 점퍼 콘택에 대면하는 상면을 가지는 집적회로 소자.
  6. 제1항에 있어서,
    상기 절연 분리 구조물의 최저면의 레벨은 상기 한 쌍의 소스/드레인 영역의 저면의 레벨보다 더 낮은 집적회로 소자.
  7. 제1항에 있어서,
    상기 절연 분리 구조물의 최저면의 레벨은 상기 한 쌍의 소스/드레인 영역의 저면의 레벨보다 더 높은 집적회로 소자.
  8. 제1항에 있어서,
    상기 한 쌍의 분리 게이트 라인 중 하나인 제1 분리 게이트 라인은 정상적인 게이트 라인이고, 다른 하나인 제2 분리 게이트 라인은 더미 게이트 라인인 집적회로 소자.
  9. 기판 상에서 제1 방향으로 상호 평행하게 연장되는 복수의 핀형 활성 영역과,
    상기 복수의 핀형 활성 영역 상에서 상기 제1 방향과 교차하는 제2 방향으로 연장되는 절연 분리 구조물과,
    상기 절연 분리 구조물을 사이에 두고 서로 이격되어 있고 상기 절연 분리 구조물과 일직선상에서 상기 제2 방향으로 연장되는 한 쌍의 분리 게이트 라인과,
    상기 복수의 핀형 활성 영역 상에 형성된 복수의 소스/드레인 영역과,
    상기 복수의 소스/드레인 영역 중에서 선택되고 상기 절연 분리 구조물을 사이에 두고 서로 이격되어 있는 제1 및 제2 소스/드레인 영역을 상호 연결하도록 상기 제1 및 제2 소스/드레인 영역 사이에서 상기 절연 분리 구조물의 상부를 지나 상기 제1 방향으로 연장되어 있는 점퍼 콘택을 포함하는 집적회로 소자.
  10. 제9항에 있어서,
    상기 제1 및 제2 소스/드레인 영역과 상기 점퍼 콘택과의 사이에 형성된 복수의 금속 실리사이드막을 더 포함하는 집적회로 소자.
  11. 제9항에 있어서,
    상기 복수의 소스/드레인 영역 중에서 선택되고 상기 제1 및 제2 소스/드레인 영역과 이격된 제3 소스/드레인 영역에 연결되어 있고 상기 제3 소스/드레인 영역으로부터 상기 기판과 멀어지는 방향으로 연장된 소스/드레인 콘택 플러그를 더 포함하고,
    상기 점퍼 콘택의 상면과 상기 소스/드레인 콘택 플러그의 상면은 동일 레벨에 배치되는 집적회로 소자.
  12. 제9항에 있어서,
    상기 기판은 상기 복수의 핀형 활성 영역 중 일부의 핀형 활성 영역들이 배치된 제1 소자 영역과, 상기 복수의 핀형 활성 영역 중 다른 일부의 핀형 활성 영역들이 배치된 제2 소자 영역과, 상기 제1 소자 영역과 상기 제2 소자 영역과의 사이에 개재된 소자간 분리 영역을 포함하고,
    상기 한 쌍의 분리 게이트 라인 중에서 선택되는 제1 분리 게이트 라인은 상기 제1 소자 영역 및 상기 소자간 분리 영역에 위치되고,
    상기 한 쌍의 분리 게이트 라인 중에서 선택되는 제2 분리 게이트 라인, 상기 절연 분리 구조물, 및 상기 점퍼 콘택은 상기 제2 소자 영역에 위치된 집적회로 소자.
  13. 제9항에 있어서,
    상기 제2 방향에서 상기 점퍼 콘택의 제1 길이는 상기 절연 분리 구조물의 제2 길이보다 더 작은 집적회로 소자.
  14. 제9항에 있어서,
    상기 절연 분리 구조물은 둥근 볼록면을 가지는 상면을 포함하고,
    상기 점퍼 콘택은 상기 둥근 볼록면에 대면하고 상기 둥근 볼록면의 프로파일에 대응하는 형상의 둥근 오목면을 가지는 집적회로 소자.
  15. 기판 상에 제1 방향으로 연장되는 핀형 활성 영역을 형성하는 단계와,
    상기 핀형 활성 영역 상에 한 쌍의 소스/드레인 영역을 형성하는 단계와,
    상기 한 쌍의 소스/드레인 영역 사이에서 상기 제1 방향과 교차하는 제2 방향으로 연장되는 절연 분리 구조물과, 상기 절연 분리 구조물을 사이에 두고 서로 이격되어 있고 상기 절연 분리 구조물과 일직선상에서 연장되는 한 쌍의 분리 게이트 라인을 포함하는 구조를 형성하는 단계와,
    상기 한 쌍의 소스/드레인 영역을 상호 연결하도록 상기 절연 분리 구조물의 상부를 통해 상기 한 쌍의 소스/드레인 영역 사이에 연결된 점퍼 콘택을 형성하는 단계를 포함하는 집적회로 소자의 제조 방법.
  16. 제15항에 있어서,
    상기 구조를 형성하는 단계는
    상기 핀형 활성 영역 상에 상기 제2 방향으로 연장되는 게이트 라인을 형성하는 단계와,
    상기 게이트 라인 중 일부 영역을 제거하여 분리 공간을 형성하는 단계와,
    상기 분리 공간을 채우는 절연 분리 구조물을 형성하는 단계를 포함하는 집적회로 소자의 제조 방법.
  17. 제15항에 있어서,
    상기 구조를 형성하는 단계는
    상기 핀형 활성 영역 상에 상기 제2 방향으로 연장되는 게이트 라인을 형성하는 단계와,
    상기 게이트 라인 중 일부 영역을 제거하여 분리 공간을 형성하는 단계와,
    상기 핀형 활성 영역에 상기 분리 공간과 연통하는 핀 분리 트렌치를 형성하는 단계와,
    상기 분리 공간 및 상기 핀 분리 트렌치를 채우는 절연 분리 구조물을 형성하는 단계를 포함하는 집적회로 소자의 제조 방법.
  18. 제15항에 있어서,
    상기 구조를 형성하는 단계는
    상기 핀형 활성 영역 상에 상기 제2 방향으로 연장되는 더미 게이트 라인을 형성하는 단계와,
    상기 더미 게이트 라인 중 일부 영역을 제거하여 분리 공간을 형성하는 단계와,
    상기 분리 공간을 채우는 절연 분리 구조물을 형성하는 단계와,
    상기 더미 게이트 라인의 나머지 일부를 제거하여 상기 핀형 활성 영역 상에 게이트 공간들을 형성하는 단계와,
    상기 게이트 공간들에 상기 한 쌍의 분리 게이트 라인을 형성하는 단계를 포함하는 집적회로 소자의 제조 방법.
  19. 제15항에 있어서,
    상기 점퍼 콘택을 형성하는 단계는
    상기 한 쌍의 소스/드레인 영역 및 상기 절연 분리 구조물을 동시에 노출시키는 점퍼 콘택홀을 형성하는 단계와,
    상기 점퍼 콘택홀 내에 도전층을 형성하는 단계를 포함하는 집적회로 소자의 제조 방법.
  20. 제19항에 있어서,
    상기 점퍼 콘택홀을 형성하는 단계는 상기 절연 분리 구조물의 상면에 둥근 볼록면을 형성하는 단계를 포함하고,
    상기 점퍼 콘택은 상기 둥근 볼록면 대면하는 둥근 오목면을 포함하도록 형성되는 집적회로 소자의 제조 방법.
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