KR20220049652A - 메모리 장치 - Google Patents

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Abstract

본 발명의 실시예에 따른 메모리 장치는, 제1 반도체 기판, 게이트 전극들, 및 채널 구조물들을 포함하는 메모리 셀 영역, 및 메모리 셀 영역의 하부에 배치되는 제2 반도체 기판, 및 제2 반도체 기판의 상부의 제1 높이에 배치되어 상면에 평행한 제2 방향으로 연장되는 복수의 상부 메탈 배선을 포함하는 주변 회로 영역을 포함하고, 제1 반도체 기판은, 제1 반도체 기판의 하면과 복수의 상부 메탈 배선의 상면 사이의 거리가 제1 값을 갖는 제1 영역, 및 제1 값보다 작은 제2 값을 갖는 제2 영역을 포함하며, 복수의 상부 메탈 배선은 제1 영역의 하부에 배치되는 제1 상부 메탈 배선들, 및 제2 영역의 하부에 배치되는 제2 상부 메탈 배선들을 포함하고, 메모리 셀 영역 및 주변 회로 영역을 동작시키기 위한 기준 전압은 제1 상부 메탈 배선들 중 적어도 하나로 전달할 수 있다. 따라서, 본 발명의 일 실시예에 따른 메모리 장치에서 연결부의 길이 및 공통 소스 라인의 저항의 크기를 유지하면서 주요 신호에 대한 커플링 커패시턴스를 감소시킬 수 있고, 나아가 메모리 장치의 불량률을 감소시키고 성능을 향상시킬 수 있다.

Description

메모리 장치{MEMORY DEVICE}
본 발명은 메모리 장치에 관한 것이다.
최근의 메모리 장치는 더욱 많은 데이터를 짧은 시간에 처리하기 위해 높은 수준의 집적도와 함께 높은 속도를 요구하고 있다. 메모리 장치의 속도 증가는 금속 배선의 저항 감소를 이용하여 1차적으로 실현될 수 있다. 다만, 기생 커패시터(parasitic capacitor)에 의한 회로의 RC 지연으로 인해 메모리 장치의 속도를 증가시키는데 한계가 있을 수 있다. 이에 따라, RC 지연과 관련된 커플링 노이즈(coupling noise)를 감소시키기 위한 방법으로써, 디커플링 커패시터를 사용하여 기생 커패시턴스를 감소시키는 방법이 제시되고 있다. 하지만, 구조 상의 문제로 인해 높은 용량의 디커플링 커패시터를 형성하는데 어려움이 있어, 커플링 노이즈를 감소시키기 위한 근본적인 해결책이 요구된다.
본 발명의 기술적 사상이 이루고자 하는 과제 중 하나는, 하부 금속 배선과 마주보는 공통 소스 라인의 하면이 평평하지 않은 메모리 셀 영역을 포함하는 메모리 장치를 이용하여, 중요 신호를 전달하는 금속 배선과 공통 소스 라인 사이의 커플링 커패시턴스를 감소시키고, 나아가 향상된 성능의 메모리 장치를 제공하고자 하는 데에 있다.
본 발명의 일 실시예에 따른 메모리 장치는, 제1 반도체 기판, 상기 제1 반도체 기판 상에 서로 이격되어 상기 제1 반도체 기판의 상면에 수직한 제1 방향으로 적층되는 게이트 전극들, 및 상기 게이트 전극들을 관통하고, 상기 제1 반도체 기판에 연결되는 채널 구조물들을 포함하는 메모리 셀 영역, 및 상기 메모리 셀 영역의 하부에 배치되는 제2 반도체 기판, 및 상기 제2 반도체 기판의 상부의 제1 높이에 배치되어 상기 제2 반도체 기판의 상면에 평행한 제2 방향으로 연장되는 복수의 상부 메탈 배선을 포함하는 주변 회로 영역; 을 포함하고, 상기 제1 반도체 기판은, 상기 제1 반도체 기판의 하면과 상기 복수의 상부 메탈 배선의 상면 사이의 거리가 제1 값을 갖는 제1 영역, 및 상기 제1 값보다 작은 제2 값을 갖는 제2 영역을 포함하며, 상기 복수의 상부 메탈 배선은 상기 제1 영역의 하부에 배치되는 제1 상부 메탈 배선들, 및 상기 제2 영역의 하부에 배치되는 제2 상부 메탈 배선들을 포함하고, 상기 메모리 셀 영역 및 상기 주변 회로 영역을 동작시키기 위한 기준 전압은 상기 제1 상부 메탈 배선들 중 적어도 하나로 전달한다.
본 발명의 일 실시예에 따른 메모리 장치는, 제1 반도체 기판, 상기 제1 반도체 기판 상에 서로 이격되어 상기 제1 반도체 기판의 상면에 수직한 제1 방향으로 적층되는 게이트 전극들, 및 상기 게이트 전극들을 관통하고, 상기 제1 반도체 기판의 일부를 리세스하는 채널 구조물들을 포함하는 메모리 셀 영역, 및 상기 메모리 셀 영역 하부에 배치되는 제2 반도체 기판, 상기 제2 반도체 기판의 상부의 소정의 높이에 배치되어 상기 제2 반도체 기판의 상면에 평행한 제2 방향으로 연장되는 복수의 하부 메탈 배선, 및 상기 복수의 하부 메탈 배선과 상기 제1 반도체 기판 사이에 배치되어 상기 제2 반도체 기판의 상면에 평행하고 상기 제2 방향에 수직한 제3 방향으로 연장되는 복수의 상부 메탈 배선을 포함하는 주변 회로 영역을 포함하고, 상기 제1 반도체 기판은, 상기 제1 반도체 기판의 하면과 상기 복수의 상부 메탈 배선의 상면 사이의 거리가 제1 값을 갖는 제1 영역, 및 상기 제1 값보다 작은 제2 값을 갖는 제2 영역을 포함하며, 상기 제1 영역은 복수의 제1 영역들을 포함하고, 상기 제2 영역은 복수의 제2 영역들을 포함하며, 상기 제1 영역들과 상기 제2 영역들은 상기 제3 방향에서 교대로 배치된다.
본 발명의 일 실시예에 따른 메모리 장치는, 제1 두께를 갖는 제1 영역 및 상기 제1 두께보다 큰 제2 두께를 갖는 제2 영역을 포함하는 제1 반도체 기판, 상기 제1 반도체 기판의 상면에 수직한 제1 방향에서 상기 제1 반도체 기판의 하부에 배치되는 제2 반도체 기판, 상기 제1 반도체 기판과 상기 제2 반도체 기판 사이에 배치되어 상기 제2 반도체 기판의 상면에 평행한 방향으로 연장되고, 밴드갭 레퍼런스 신호를 전달하는 제1 메탈 배선들을 포함하는 복수의 메탈 배선, 상기 제1 반도체 기판 상에 서로 이격되어 상기 제1 방향으로 적층되는 게이트 전극들, 상기 게이트 전극들과 교대로 적층되는 절연층들, 및 상기 게이트 전극들 및 상기 절연층들을 관통하고, 상기 제1 반도체 기판의 일부를 리세스하는 채널 구조물들을 포함하고, 상기 제1 메탈 배선들은 상기 제1 영역의 하부에 배치된다.
본 발명의 일 실시예에 따른 메모리 장치는, 금속 배선과 마주보는 공통 소스 라인의 하면이 갖는 굴곡에 기초하여 공통 소스 라인과 금속 배선 사이의 거리를 조절할 수 있다. 한편, 금속 배선에 인가되는 신호의 중요도에 따라 금속 배선의 배치를 달리할 수 있다. 이에 따라, 중요 신호가 공통 소스 라인으로부터 받을 수 있는 커플링 커패시턴스로 인한 영향을 감소시킬 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본　발명의 일 실시예에 따른 메모리 장치의 블록도이다.
도　2는 본 발명의 일 실시예에 따른 메모리 장치에 적용될 수 있는 3D V-NAND 구조에 대해 설명하기 위한 도면이다.
도 3은　본 발명의 일 실시예에 따른 메모리 장치의 단면도이다.
도　4a 내지 도 4d는 본 발명의 일 실시예들에 따른 메모리 장치에서, 커플링 노이즈를 감소시키는 방법을 설명하기 위한 도면들이다.
도 5는　본 발명의 일 실시예에 따른 메모리 장치의 단면도이다.
도　6은　본 발명의 일 실시예에 따른 메모리 장치에서, 커플링 커패시턴스를 조절하는 방법을 설명하기 위한 도면이다.
도　7 내지 도 11은　본 발명의 일 실시예들에 따른 메모리 장치의 단면도들이다.
도　12 및 도 13은 각각 도 11에 도시된 본 발명의 일 실시예에 따른 메모리 장치의 대략적인 사시도 및 저면도이다.
도　14는 본 발명의 일 실시예에 따른 메모리 장치의 단면도이다.
도　15 및 도 16은 각각 도 14에 도시된 본 발명의 일 실시예에 따른 메모리 장치의 대략적인 사시도 및 저면도이다.
도　17은 본 발명의 일 실시예에 따른 메모리 장치의 단면도이다.
도　18 및 도 19는 각각 도 17에 도시된 본 발명의 일 실시예에 따른 메모리 장치의 대략적인 사시도 및 저면도이다.
도　20 및 도 21은 각각 도 17에 도시된 본 발명의 일 실시예에 따른 메모리 장치의 대략적인 사시도 및 저면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 설명한다.
도 1은 본　발명의 일 실시예에 따른 메모리 장치의 블록도이다.
도 1을 참조하면, 메모리 장치(1)는 제어 로직 회로(20), 메모리 셀 어레이(30), 페이지 버퍼부(40), 전압 생성기(50), 및 로우 디코더(60)를 포함할 수 있다. 도 1에는 도시되지 않았으나, 메모리 장치(1)는 메모리 인터페이스 회로를 더 포함할 수 있고, 또한 컬럼 로직, 프리-디코더, 온도 센서, 커맨드 디코더, 어드레스 디코더 등을 더 포함할 수 있다.
제어 로직 회로(20)는 메모리 장치(1) 내의 각종 동작을 전반적으로 제어할 수 있다. 제어 로직 회로(20)는 메모리 인터페이스 회로로부터의 커맨드(CMD) 및/또는 어드레스(ADDR)에 응답하여 각종 제어 신호들을 출력할 수 있다. 일례로, 제어 로직 회로(20)는 전압 제어 신호(CTRL_vol), 로우 어드레스(X-ADDR), 및 컬럼 어드레스(Y-ADDR)를 출력할 수 있다.
메모리 셀 어레이(30)는 복수의 메모리 블록들(BLK1 내지 BLKz)을 포함할 수 있고(z는 양의 정수), 복수의 메모리 블록들(BLK1 내지 BLKz) 각각은 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀 어레이(30)는 비트 라인들(BL)을 통해 페이지 버퍼부(40)에 연결될 수 있고, 워드 라인들(WL), 스트링 선택 라인들(SSL), 및 접지 선택 라인들(GSL)을 통해 로우 디코더(60)에 연결될 수 있다.
예시적인 실시예에서, 메모리 셀 어레이(30)는 3차원 메모리 셀 어레이를 포함할 수 있고, 3차월 메모리 셀 어레이는 복수의 메모리 셀 스트링들을 포함할 수 있다. 각 메모리 셀 스트링은 기판 위에 수직으로 적층된 워드 라인들에 각각 연결된 메모리 셀들을 포함할 수 있다. 미국 특허공개공보 제7,679,133호, 미국 특허공개공보 제8,553,466호, 미국 특허공개공보 제8,654,587호, 미국 특허공개공보 제8,559,235호, 및 미국 특허출원공개공보 제2011/0233648호는 본 명세서에 인용 형식으로 결합된다. 예시적인 실시 예에서, 메모리 셀 어레이(30)는 2차원 메모리 셀 어레이를 포함할 수 있고, 2차원 메모리 셀 어레이는 행 및 열 방향을 따라 배치된 복수의 메모리 셀 스트링들을 포함할 수 있다.
페이지 버퍼부(40)는 복수의 페이지 버퍼들(PB1 내지 PBn)을 포함할 수 있고(n은 3 이상의 정수), 복수의 페이지 버퍼들(PB1 내지 PBn)은 복수의 비트 라인들(BL)을 통해 메모리 셀들과 각각 연결될 수 있다. 페이지 버퍼부(40)는 컬럼 어드레스(Y-ADDR)에 응답하여 비트 라인들(BL) 중 적어도 하나의 비트 라인을 선택할 수 있다. 페이지 버퍼부(40)는 동작 모드에 따라 기입 드라이버 또는 감지 증폭기로서 동작할 수 있다. 예를 들어, 프로그램 동작 시, 페이지 버퍼부(40)는 선택된 비트 라인으로 프로그램될 데이터에 대응하는 비트 라인 전압을 인가할 수 있다. 리드 동작 시, 페이지 버퍼부(40)는 선택된 비트 라인의 전류 또는 전압을 감지하여 메모리 셀에 저장된 데이터를 감지할 수 있다.
전압 생성기(50)는 전압 제어 신호(CTRL_vol)를 기반으로 프로그램, 리드, 및 소거 동작들을 수행하기 위한 다양한 종류의 전압들을 생성할 수 있다. 예를 들어, 전압 생성기(50)는 워드 라인 전압(VWL)으로서 프로그램 전압, 리드 전압, 프로그램 검증 전압, 소거 전압 등을 생성할 수 있다.
로우 디코더(60)는 로우 어드레스(X-ADDR)에 응답하여 복수의 워드 라인들(WL) 중 하나를 선택할 수 있고, 복수의 스트링 선택 라인들(SSL) 중 하나를 선택할 수 있다. 예를 들어, 프로그램 동작 시, 로우 디코더(60)는 선택된 워드 라인으로 프로그램 전압 및 프로그램 검증 전압을 인가하고, 리드 동작 시, 선택된 워드 라인으로 리드 전압을 인가할 수 있다.
도　2는 본 발명의 일 실시예에 따른 메모리 장치에 적용될 수 있는 3D V-NAND 구조에 대해 설명하기 위한 도면이다.
메모리 장치의 스토리지 모듈이 3D V-NAND 타입의 플래시 메모리로 구현될 경우, 스토리지 모듈을 구성하는 복수의 메모리 블록 각각은 도 2에 도시된 바와 같은 등가 회로로 표현될 수 있다.
도 2에 도시된 메모리 블록(BLKi)은 기판 상에 3차원 구조로 형성되는 3차원 메모리 블록을 나타낸다. 일례로, 메모리 블록(BLKi)에 포함되는 복수의 메모리 셀 스트링들은 상기 기판과 수직한 방향으로 형성될 수 있다.
도 2를 참조하면, 메모리 블록(BLKi)은 비트 라인들(BL1, BL2, BL3)과 공통 소스 라인(CSL) 사이에 연결되는 복수의 메모리 셀 스트링들(NS11~NS33)을 포함할 수 있다. 복수의 메모리 셀 스트링들(NS11~NS33) 각각은 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1, MC2, ..., MC8) 및 접지 선택 트랜지스터(GST)를 포함할 수 있다. 도 2에는 복수의 메모리 셀 스트링들(NS11~NS33) 각각이 직렬로 연결된 8개의 메모리 셀들(MC1, MC2, ..., MC8)을 포함하는 것으로 도시되어 있으나, 반드시 이에 한정되는 것은 아니다.
스트링 선택 트랜지스터(SST)는 상응하는 스트링 선택 라인(SSL1, SSL2, SSL3)에 연결될 수 있다. 복수의 메모리 셀들(MC1, MC2, ..., MC8)은 각각 상응하는 게이트 라인(GTL1, GTL2, ..., GTL8)에 연결될 수 있다. 게이트 라인(GTL1, GTL2, ..., GTL8)은 워드 라인들에 해당할 수 있으며, 게이트 라인(GTL1, GTL2, ..., GTL8)의 일부는 더미 워드 라인에 해당할 수 있다. 접지 선택 트랜지스터(GST)는 상응하는 접지 선택 라인(GSL1, GSL2, GSL3)에 연결될 수 있다. 스트링 선택 트랜지스터(SST)는 상응하는 비트 라인들(BL1, BL2, BL3)에 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결될 수 있다. 본 발명의 일 실시예에 따른 메모리 장치에서, 공통 소스 라인(CSL)은 서로 연결될 수 있다. 이에 따라, 공통 소스 라인(CSL)은 메모리 블록(BLK) 하단에 플레이트 형태로 형성될 수 있다. 일례로, 공통 소스 라인(CSL)은 공통 소스 라인 플레이트(PCSL)를 포함할 수 있다.
동일 높이의 게이트 라인(예를 들면, GTL1)은 공통으로 연결되고, 접지 선택 라인(GSL1, GSL2, GSL3) 및 스트링 선택 라인(SSL1, SSL2, SSL3)은 각각 분리될 수 있다. 도 2에는 메모리 블록(BLK)이 여덟 개의 게이트 라인(GTL1, GTL2, ..., GTL8) 및 세 개의 비트 라인들(BL1, BL2, BL3)에 연결되는 것으로 도시되어 있으나, 반드시 이에 한정되는 것은 아니다.
도 3은　일반적인 메모리 장치의 단면도이다.
도 3을 참조하면, 일반적인 메모리 장치(100)는, 데이터가 저장되는 메모리 셀 영역(CELL)과 메모리 셀 영역(CELL)의 하단에 배치되는 주변 회로 영역(PERI)을 포함할 수 있다.
도 3에 도시된 일반적인 메모리 장치(100)에서, 메모리 셀 영역(CELL)은 제1 반도체 기판(101), 복수의 절연층들(120), 복수의 게이트 전극들(130), 제1 도전층(104), 제2 도전층(105), 채널 구조물들(CH), 및 분리 영역(SR)을 포함할 수 있다.
일 실시예에 따른 메모리 장치(100)에서, 제1 반도체 기판(101)은 x축 방향과 y축 방향으로 연장되는 상면을 가질 수 있다. 일례로, 제1 반도체 기판(101)의 상면에 수직한 방향(예컨대, z 방향)은 제1 방향으로 정의될 수 있고, 제1 반도체 기판(101)의 상면에 평행한 방향(예컨대, y, x 방향)은 각각 제2 방향 및 제3 방향으로 정의될 수 있다. 제1 반도체 기판(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 산화물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 다만, 제1 반도체 기판(101)의 구성은 이에 한정되지 않고, 제1 반도체 기판(101)은 에피택셜층, SOI(Silicon On Insulator)층, 또는 SeOI(Semiconductor On Insulator)층 등으로 제공될 수도 있다.
일 실시예에 따른 메모리 장치(100)는, 제1 반도체 기판(101) 상에 제1 반도체 기판(101)의 상면에 수직한 제1 방향(예컨대, z 방향)으로 이격되어 교대로 적층되는 절연층들(120)과 게이트 전극들(130)을 포함할 수 있다. 절연층들(120)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연성 물질을 포함할 수 있다. 일례로, 절연층들(120) 중 최상단에 위치한 절연층은 나머지 절연층들보다 두꺼울 수 있다. 한편, 게이트 전극들(130)은 제1 반도체 기판(101)의 적어도 일 영역 상에서 서로 다른 길이로 연장될 수 있다.
일 실시예에 따른 메모리 장치(100)에서, 게이트 전극들(130)은 적어도 하나의 하부 게이트 전극, 적어도 하나의 상부 게이트 전극, 및 하부 게이트 전극들과 상부 게이트 전극들의 사이에 배치되는 중간 게이트 전극을 포함할 수 있다. 도 2에 도시된 메모리 블록(BLKi)을 함께 참조하면, 하부 게이트 전극은 접지 선택 라인(GSL1, GSL2, GSL3)에 대응할 수 있고, 상부 게이트 전극은 스트링 선택 라인(SSL1, SSL2, SSL3)에 대응할 수 있다. 일례로, 접지 선택 라인(GSL1, GSL2, GSL3)은 접지 선택 트랜지스터(GST)의 게이트 전극과 연결될 수 있고, 스트링 선택 라인(SSL1, SSL2, SSL3)은 스트링 선택 트랜지스터(SST)의 게이트 전극과 연결될 수 있다.
중간 게이트 전극들 중 적어도 일부는 도 2에 도시된 게이트 라인(GTL1, GTL2, ..., GTL8)에 대응할 수 있다. 한편, 중간 게이트 전극들 중 일부는 더미 게이트 전극일 수 있다. 일례로, 중간 게이트 전극들의 개수는 본 발명의 일 실시예에 따른 메모리 장치(100)의 용량에 따라 결정될 수 있다.
게이트 전극들(130)은 각각 제1 게이트층(130a) 및 제2 게이트층(130b)을 포함할 수 있다. 일례로, 제1 게이트 층(130a)은 텅스텐 질화물(WN), 탄탈륨 질화물(TaN), 티타늄 질화물(TiN) 또는 이들의 조합을 포함할 수 있다. 또한 제2 게이트층(130b)은 금속 물질, 예컨대 텅스텐(W)을 포함할 수 있다. 다만, 게이트 전극들(130)의 구성은 이에 한정되지 않고, 게이트 전극들(130)은 셋 이상의 복수의 층으로 구성될 수도 있으며, 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수도 있다.
한편, 제1 도전층(104) 및 제2 도전층(105)은 제1 반도체 기판(101)의 상면에 순차적으로 적층될 수 있다. 제1 반도체 기판(101), 제1 도전층(104), 및 제2 도전층(105)의 적어도 일부는 본 발명의 일 실시예에 따른 메모리 장치(100)에서 공통 소스 라인으로 기능할 수 있으며, 도 2에 도시된 공통 소스 라인(CSL)에 대응할 수 있다. 전술한 바와 같이 제1 도전층(104) 및 제2 도전층(105)은 플레이트 형태의 도전층일 수 있고, 절연층들(120) 및 게이트 전극들(130)과 제1 반도체 기판(101)의 사이에 배치될 수 있다. 제1 도전층(104) 및 제2 도전층(105)은 반도체 물질을 포함할 수 있으며, 일례로 다결정 실리콘을 포함할 수 있다. 예컨대, 적어도 제1 도전층(104)은 불술물로 도핑될 수 있으며, 제2 도전층(105)은 불순물로 도핑되거나 또는 제1 도전층(104)으로부터 확산된 불순물을 포함할 수 있다. 이하, 제1 반도체 기판(101), 제1 도전층(104), 및 제2 도전층(105)은 공통 소스 라인으로 정의될 수 있다. 또한, 제1 반도체 기판(101)은, 제1 반도체 기판(101)과 인접하도록 배치되어 공통 소스 라인으로써 기능하는 전체 구성을 지칭하는 것으로 정의될 수 있다. 다만, 공통 소스 라인의 구성은 도 3에 도시된 바에 한정되는 것은 아니고, 메모리 셀 영역(CELL)은 실시예에 따라 공통 소스 라인과 인접한 절연층 및/또는 추가 도전층을 더 포함할 수도 있다.
일 실시예에 따른 메모리 장치(100)에서, 채널 구조물들(CH) 각각은 제1 방향으로 연장되며 게이트 전극들(130) 및 절연층들(120)을 관통하도록 배치될 수 있다. 다만, 이는 일 실시예에 불과할 뿐 도 3에 도시된 바로 한정되지 않고, 채널 구조물들(CH)은 제1 반도체 기판(101)의 적어도 일부를 관통하도록 배치될 수도 있다. 한편, 채널 구조물들(CH)은 제1 반도체 기판(101) 상에 행과 열을 이루면서 제1 반도체 기판(101)의 상면에 수평한 방향으로 서로 이격되어 배치될 수 있다. 한편, 채널 구조물들(CH) 각각은 제1 반도체 기판(101)의 상면에 수직한 측면을 갖거나, 또는 종횡비에 따라 제1 반도체 기판(101)에 가까울수록 좁아지는 경사진 측면을 가지는 기둥 형상일 수 있다.
본 발명의 일 실시예에 따른 메모리 장치(100)에서, 채널 구조물들(CH) 각각은 채널층(145), 채널 절연층(150), 및 패드층(155)을 포함할 수 있다. 일례로, 채널 구조물들(CH) 각각은 채널층(145)과 게이트 전극들(130) 사이에 배치되어 전하를 트랩시키기 위한 복수의 층을 포함하는 게이트 유전층(140)을 더 포함할 수 있다. 채널 구조물들(CH) 내에서 채널층(145)은 내부의 채널 절연층(150)을 둘러싸는 환형(annular)으로 형성될 수 있으나, 실시예에 따라 채널 절연층(150) 없이 원기둥 또는 각기둥과 같은 기둥 형상을 가질 수도 있다. 한편, 게이트 유전층(140)은 채널 구조물들(CH) 각각의 하단에서 일부가 제거될 수 있으며, 상기 제거된 영역에서 채널층(145)은 제1 도전층(104)과 전기적으로 연결될 수 있다.
일 실시예에 따른 메모리 장치(100)에서, 채널층(145)은 다결정 실리콘 또는 단결정 실리콘과 같은 반도체 물질을 포함할 수 있다. 채널층(145)에 포함된 반도체 물질은 불순물로 도핑되지 않거나, p형 불순물 또는 n형 불순물로 도핑될 수 있다. 한편, 채널층(145)은 불순물 농도 및/또는 제조 방법에 따라 복수의 영역으로 구분될 수 있다. 도 2에 도시된 메모리 블록(BLKi)을 함께 참조하면, 메모리 장치(100)에서, 채널층(145)을 중심으로 하나의 메모리 셀 스트링(NS11, NS12, NS13)이 구성될 수 있으며, 복수의 메모리 셀 스트링(NS11~NS33)들이 x축 방향과 y축 방향으로 열과 행을 이루며 배열될 수 있다.
일 실시예에 따른 메모리 장치(100)에서, 분리 영역(SR)은 제1 방향으로 연장될 수 있으며, 교대로 적층된 게이트 전극들(130)과 절연층들(120)을 관통할 수 있다. 한편, 분리 영역(SR)은 제1 반도체 기판(101)의 상면에 평행한 제2 방향(예컨대, y 방향)으로 연장될 수 있다. 분리 영역(SR)은 절연성 물질을 포함할 수 있으며, 일례로 실리콘 산화물 등을 포함할 수 있다. 일례로, 게이트 전극들(130)은 분리 영역(SR)에 의해 각각 제3 방향(예컨대, x 방향)에서 분리되어 배치될 수 있다. 복수의 분리 영역(SR) 사이에 배치된 게이트 전극들(130)은 하나의 메모리 블록을 구성할 수 있다. 다만, 이는 일 실시예에 불과할 뿐, 하나의 메모리 블록에 대한 정의는 이에 한정되지 않는다.
또한, 메모리 장치(100)의 메모리 셀 영역(CELL)은 제1 층간 절연층(160), 제2 층간 절연층(165), 채널 구조물들(CH)과 전기적으로 연결되는 콘택 플러그(170), 및 콘택 플러그(170)와 전기적으로 연결되는 비트라인(180)을 더 포함할 수 있다. 일례로, 제1 층간 절연층(160) 및 제2 층간 절연층(165)은 절연층들(120) 및 게이트 전극들(130)을 커버하며, 실리콘 산화물 등과 같은 절연성 물질을 포함할 수 있다. 콘택 플러그(170)는 제1 층간 절연층(160) 및 제2 층간 절연층(165)을 관통하여, 제2 층간 절연층(165) 상에 배치되는 비트라인(180)과 채널 구조물들(CH)을 전기적으로 연결할 수 있다. 도 3에 도시된 비트라인(180)은 도 1의 회로도에 도시된 비트 라인들(BL1, BL2, BL3)에 대응할 수 있다.
일 실시예에 따른 메모리 장치(100)는, 주변 회로 영역(PERI)을 먼저 제조한 후, 주변 회로 영역(PERI)의 상부에 메모리 셀 영역(CELL)의 제1 반도체 기판(101)을 제조함으로써 형성할 수 있다. 제1 반도체 기판(101)은 주변 회로 영역(PERI)의 제2 반도체　기판(102)과 동일한 크기를 갖거나, 제2 반도체　기판(102)보다 작게 형성될 수 있다.
주변 회로 영역(PERI)은 제2 반도체 기판(102), 제2 반도체 기판(102) 상에 배치되며 메모리 셀을 구동하고 제어하는 회로 소자들, 회로 콘택 플러그들, 및 복수의 메탈 배선(LM1, LM2)들을 포함할 수 있다. 일례로, 주변 회로 영역(PERI)에 포함된 회로 소자들은 수평(planar) 트랜지스터들을 포함할 수 있다. 한편, 각각의 회로 소자들은 회로 게이트 유전층, 스페이서층, 및 회로 게이트 전극을 포함할 수 있고, 회로 게이트 전극 양 측의 제2 반도체 기판(102) 내에는 소스/드레인 영역들이 배치될 수 있다.
본 발명의 메모리 장치(100)에서, 복수의 메탈 배선(LM1, LM2)들은 상부 메탈 배선(LM2) 및 하부 메탈 배선(LM1)을 포함할 수 있다. 한편, 복수의 메탈 배선(LM1, LM2)들은 메모리 셀들의 하부에 배치되는 메탈 배선들로, 메모리 셀들의 상부에 배치되는 메탈 배선들과 구별될 수 있다. 일 실시예들에 따라, 메모리 셀들의 하부에 배치되는 복수의 메탈 배선(LM1, LM2) 들 중 메모리 셀에 가까이 배치된 배선들을 상부 메탈 배선(LM2)으로, 메모리 셀에서 멀리 배치된 배선들을 하부 메탈 배선(LM1)으로 정의할 수 있다. 일례로, 상부 메탈 배선(LM2)은 제2 반도체 기판(102) 상부의 제1 높이에 배치될 수 있고, 하부 메탈 배선(LM1)은 제1 높이보다 낮은 제2 높이에 배치될 수 있다. 한편, 상부 메탈 배선(LM2)과 하부 메탈 배선(LM1)은 서로 수직한 방향으로 연장될 수 있다. 일례로, 복수의 메탈 배선(LM1, LM2) 중 적어도 일부는 제1 반도체 기판(101) 및 제2 반도체 기판(102)에 평행한 제2 방향으로 연장될 수 있다. 반면, 복수의 메탈 배선(LM1, LM2) 중 나머지 일부는 제1 반도체 기판(101) 및 제2 반도체 기판(102)에 평행하고 제2 방향과 수직한 제3 방향으로 연장될 수 있다. 다만, 이는 일 실시예에 불과할 뿐 복수의 메탈 배선(LM1, LM2)의 배치 및 형태는 도 3에 도시된 바로 한정되지 않고, 실시예에 따라 복수의 메탈 배선(LM1, LM2)은 하부 메탈 배선(LM1)만을 포함하거나, 제1 높이, 제2 높이 외의 제3 높이에 배치되는 다른 메탈 배선을 더 포함할 수도 있다. 일례로, 메모리 장치(100)는 제2 높이보다 낮은 제3 높이에 배치된 다른 메탈 배선을 더 포함할 수 있고, 다른 메탈 배선은 핀(Pin)으로 사용되는 메탈 구조물을 포함할 수 있다. 또한, 메모리 장치(100)는 그 외에 다양한 높이에 배치되는 복수의 메탈 레이어들을 더 포함할 수도 있다. 다만, 이는 일 실시예에 불과할 뿐 복수의 메탈 배선들이 배치되는 높이 및 복수의 메탈 배선들의 구조 등은 복수의 메탈 배선(LM1, LM2)과 동일하거나 유사한 것으로 한정되지 않을 수 있다.
메모리 셀 영역(CELL) 및 주변 회로 영역(PERI)은 도시되지 않은 영역에서 서로 연결될 수 있다. 예컨대, 본 발명의 일 실시예에 따른 메모리 장치(100)에서, 주변 회로 영역(PERI)은 연결부를 통해 메모리 셀 영역(CELL)과 전기적으로 연결될 수 있다. 본 발명의 일 실시예에 따라, 메모리 셀 영역(CELL)은 연결부 및 복수의 메탈 배선들을 통해 주변 회로 영역(PERI)의 회로 소자들과 전기적으로 연결될 수 있다. 일례로, 연결부는 쓰루홀 비아(Through Hole Via, THV)일 수 있다. 일례로, 연결부는 제1 반도체 기판(101)의 측면에 배치된 공간을 통해 제1 반도체 기판(101) 및 제2 반도체 기판(102)과 수직한 제1 방향으로 연장될 수 있다. 다만, 이는 일 실시예에 불과할 뿐 한정되지 않을 수 있다. 한편, 연결부의 연장 길이는 제1 반도체 기판(101), 제1 도전층(104), 및 제2 도전층(105)으로 정의되는 공통 소스 라인의 상면의 높이에 따라 달라질 수 있다. 일례로, 공통 소스 라인의 상면의 높이가 높아질수록 연결부의 길이는 길어질 수 있다.
도　4a 내지 도 4d는 본 발명의 일 실시예들에 따른 메모리 장치에서, 커플링 노이즈를 감소시키는 방법을 설명하기 위한 도면들이다.
도 4a는 도 3에 도시된 100A 영역을 확대하여 간단히 나타낸 개략도일 수 있다. 한편, 도 4b 내지 도 4d는 커플링 커패시턴스를 감소시키기 위해 도 4a에 도시된 메모리 장치의 일부분을 변형시키는 방법을 설명하기 위한 도면들일 수 있다.
도 4a를 참조하면, 메모리 셀 영역에 포함된 공통 소스 라인(CSL)과 주변 회로 영역에 포함된 복수의 상부 메탈 배선(LM2)은 도전성 물질을 포함할 수 있다. 또한, 공통 소스 라인(CSL)은 플레이트 형태로 구성되어 복수의 상부 메탈 배선(LM2)을 전체적으로 덮는 형태를 가질 수 있다. 이에 따라, 메모리 장치의 동작 과정에서 공통 소스 라인(CSL)에 높은 전압이 인가되고, 복수의 상부 메탈 배선(LM2)에 신호가 전달되는 경우, 공통 소스 라인(CSL)과 복수의 상부 메탈 배선(LM2) 사이에는 커플링 커패시턴스(coupling capacitance)가 형성될 수 있다. 한편, 커플링 커패시턴스는 복수의 상부 메탈 배선(LM2)에 인가되는 신호에 영향을 주어 커플링 노이즈(coupling noise)를 발생시킬 수 있다. 메모리 장치를 포함하는 반도체 칩은, 메모리 장치의 동작 과정에서 발생한 커플링 노이즈에 의해 정상적인 동작을 수행하는 데 문제가 발생할 수 있다.
도 4a 내지 도 4d에 도시된 복수의 상부 메탈 배선(LM2)은 메모리 셀들의 하부에 배치되는 메탈 배선들이 포함된 레이어 중 최상부 레이어에 배치되는 메탈 배선일 수 있다. 일례로, 복수의 상부 메탈 배선(LM2)은 주변 회로 영역에 포함된 제2 반도체 기판의 상면의 제1 높이에 배치될 수 있다. 한편, 복수의 하부 메탈 배선(LM1)은 복수의 상부 메탈 배선(LM2)이 배치된 제1 높이보다 낮은 제2 높이에 배치되는 메탈 배선일 수 있다.
도 4b를 참조하면, 일 실시예에 따른 메모리 장치에서 커플링 노이즈를 감소시키기 위해, 커플링 커패시턴스의 영향을 상대적으로 많이 받는 중요한 신호들에 대하여는 복수의 상부 메탈 배선(LM2) 중 하나를 사용하지 않을 수 있다. 일례로, 중요한 신호들에 대하여는 복수의 상부 메탈 배선(LM2) 대신 복수의 하부 메탈 배선(LM1)을 사용하여 신호를 전달할 수 있다. 이에 따라, 공통 소스 라인(CSL)과 중요한 신호를 전달하는 하부 메탈 배선(LM1) 사이의 간격이 증가할 수 있고, 커플링 커패시턴스의 크기가 감소할 수 있다. 나아가, 커플링 노이즈를 감소시킬 수 있어 메모리 장치의 동작 안정성을 향상시킬 수 있다.
한편, 복수의 메탈 배선(LM1, LM2)에 인가되는 신호는 제1 신호 및 제1 신호와 다른 제2 신호를 포함할 수 있다. 일례로, 제1 신호는 커플링 커패시턴스의 영향을 상대적으로 많이 받는 중요한 신호일 수 있다. 일례로, 제1 신호는 일 실시예에 따른 메모리 장치를 동작시키기 위한 기준 전압(reference voltage)을 포함할 수 있다. 일례로, 제1 신호에 포함된 기준 전압은 밴드갭 레퍼런스(Bandgap reference, BGR) 신호를 포함할 수 있다. BGR 신호는 기준 전압이 인가되는 첫 단계에 해당하는 신호일 수 있다. 이에 따라, 제1 신호에서 커플링 커패시턴스에 의해 발생한 커플링 노이즈는 증폭기를 거치면서 증폭되어, 제2 신호에서 커플링 커패시턴스에 의해 발생한 커플링 노이즈보다 상대적으로 클 수 있다.
다만, 도 4b에 도시된 방법을 이용하여 커플링 노이즈 문제를 해결하고자 하는 경우, 복수의 상부 메탈 배선(LM2)을 사용할 수 없어 레이아웃상 자유도가 저하될 수 있다.
한편, 도 4c를 참조하면, 일 실시예에 따른 메모리 장치에서 커플링 노이즈를 감소시키기 위해, 공통 소스 라인(CSL) 및 복수의 상부 메탈 배선(LM2) 중 적어도 하나를 이동시킴으로써 둘 사이의 간격을 증가시킬 수 있다. 이에 따라, 커플링 커패시턴스의 크기 및 커플링 노이즈를 감소시킬 수 있어 메모리 장치의 동작 안정성을 향상시킬 수 있다.
다만, 도 4c에 도시된 방법을 이용하는 경우, 연결부(THV)의 길이가 증가함에 따라 연결부(THV)의 저항 및 마주보는 연결부(THV)들 사이의 커플링 저항이 증가할 수 있고, 연결부(THV)를 형성하기 위한 공정 난이도가 증가할 수 있다.
도 4d를 참조하면, 일 실시예에 따른 메모리 장치는 도 4b 및 도 4c에서 발생한 연결부(THV)의 길이 증가 문제를 해결하면서 커플링 노이즈를 감소시키기 위해, 공통 소스 라인(CSL)의 두께를 감소시킬 수 있다. 이에 따라, 연결부(THV)의 길이를 그대로 유지하면서 공통 소스 라인(CSL) 및 복수의 상부 메탈 배선(LM2) 사이의 간격을 증가시킬 수 있고, 커플링 커패시턴스의 크기 및 커플링 노이즈를 감소시킬 수 있다.
다만, 도 4d에 도시된 방법을 이용하는 경우, 공통 소스 라인(CSL)의 두께가 감소함에 따라 공통 소스 라인(CSL)의 저항이 증가할 수 있다. 다만, 공통 소스 라인(CSL)의 저항의 크기는 메모리 장치가 포함된 반도체 칩의 성능과 직결되는 부분일 수 있다. 따라서, 공통 소스 라인(CSL)의 저항의 크기를 유지하면서 커플링 커패시턴스의 크기 및 커플링 노이즈를 감소시킬 수 있는 방법이 요구될 수 있다.
도 5는　본 발명의 일 실시예에 따른 메모리 장치의 단면도이다.
도 5를 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(200)는 도 3에 도시된 일반적인 메모리 장치(100)의 각 구성과 대응하는 구성들을 포함할 수 있다. 일례로, 본 발명의 일 실시예에 따른 메모리 장치(200)의 메모리 셀 영역(CELL)은 제1 반도체 기판(201), 복수의 절연층들(220), 복수의 게이트 전극들(230), 제1 도전층(204), 제2 도전층(205), 채널 구조물들(CH), 및 분리 영역(SR)을 포함할 수 있다. 또한, 일반적인 메모리 장치(200)의 주변 회로 영역(PERI)은 제2 반도체 기판(102), 제2 반도체 기판(102) 상에 배치되는 회로 소자들, 회로 콘택 플러그들, 및 복수의 메탈 배선(LM1, LM2)들을 포함할 수 있다.
반면, 본 발명의 일 실시예에 따른 메모리 장치(200)는 도 3에 도시된 일반적인 메모리 장치(100)와 달리, 굴곡이 있는 하면을 갖는 플레이트 형태의 제1 반도체 기판(201)을 포함할 수 있다. 일례로, 제1 반도체 기판(201)은 제1 도전층(204), 및 제2 도전층(205)과 함께 공통 소스 라인으로 기능할 수 있다. 도 3을 함께 참조하면, 일반적인 메모리 장치(100)에서 공통 소스 라인의 하면은 도 5에 도시된 메모리 장치(200)에서의 공통 소스 라인의 기준선(RL)에 대응할 수 있다. 전술한 바와 같이, 제1 반도체 기판(101), 제1 도전층(104), 및 제2 도전층(105)은 공통 소스 라인으로 정의될 수 있다. 또한, 제1 반도체 기판(101)은, 제1 반도체 기판(101)과 인접하도록 배치되어 공통 소스 라인으로써 기능하는 전체 구성을 지칭하는 것으로 정의될 수 있다.
일례로, 메모리 장치(200)에 포함된 제1 반도체 기판(201)은 주변 회로 영역(PERI)의 층간 절연층으로부터 형성될 수 있다. 한편, 제1 반도체 기판(201)은 층간 절연층의 일부를 식각함에 따라 형성되는 두께를 조절할 수 있다. 다만, 이는 일 실시예에 불과할 뿐 한정되지 않을 수 있다. 일례로, 제1 반도체 기판(201)은 제1 방향으로 제1 두께(Z1)를 갖는 제1 영역 및 제1 두께(Z1)보다 두꺼운 제2 두께(Z2)를 갖는 제2 영역을 포함할 수 있다.
본 발명의 일 실시예에 따른 메모리 장치(200)에서, 제1 영역 및 제2 영역은 제1 반도체 기판(201) 및 제2 반도체 기판(202)에 평행한 제3 방향(예컨대, x 방향)에서 교대로 배치될 수 있다. 두께가 상이한 복수의 영역들을 포함하는 제1 반도체 기판(201)에서, 제1 영역은 그 하부에 배치된 복수의 메탈 배선(LM1, LM2)과의 커플링 커패시턴스를 감소시키기 위한 영역일 수 있다. 한편, 제2 영역은 제1 반도체 기판(201)의 전체 저항의 크기를 유지하기 위한 영역일 수 있다. 다시 말해, 제1 반도체 기판(201)의 제1 영역 및 제2 영역의 두께는 제1 반도체 기판(201)의 타겟 저항값에 의해 조정될 수 있다. 일례로, 타겟 저항값은 도 3에 도시된 일반적인 메모리 장치(100)에서 제1 반도체 기판(101)의 하면이 가상선인 기준선(RL)에 위치할 때의 제1 반도체 기판(101)의 저항값일 수 있다. 일례로, 본 발명의 일 실시예에 따른 메모리 장치(200)에서 제1 반도체 기판(201)은 가상의 기준선(RL)과 비교하여 하면이 높이 형성되거나 낮게 형성되는 복수의 영역들을 갖는 하면을 포함할 수 있다.
한편, 도 5에 도시된 메모리 장치(200)에서, 제1 영역과 제1 영역에 인접한 다른 제1 영역 사이의 하부에는 적어도 두 개의 복수의 상부 메탈 배선(LM2)이 배치될 수 있다. 다만, 이는 일 실시예에 불과할 뿐 한정되지 않고, 실시예들에 따라 제1 반도체 기판(201)과 복수의 상부 메탈 배선(LM2)은 다양한 방법으로 배치될 수 있다.
도　6은　본 발명의 일 실시예에 따른 메모리 장치에서, 커플링 커패시턴스를 조절하는 방법을 설명하기 위한 도면이다.
도 6은 도 5에 도시된 200A 영역을 확대하여 간단히 나타낸 개략도일 수 있다. 일례로, 본 발명의 일 실시예에 따른 메모리 장치(200)는 굴곡이 있는 하면을 갖는 공통 소스 라인(CSL)을 포함할 수 있다. 공통 소스 라인(CSL) 하면의 굴곡은 도 4a에 도시된 메모리 장치(100)에 도시된 공통 소스 라인(CSL)의 평평한 하면에 대응하는 기준선(RL)을 기준으로 정의될 수 있다. 한편, 공통 소스 라인(CSL) 하면의 굴곡의 정도는 감소시키고자 하는 커플링 커패시턴스에 따라 결정될 수 있다. 일례로, 중요 신호에 대한 커플링 노이즈를 소정의 레벨 이하로 유지하기 위해서는, 중요 신호가 전달되는 상부 메탈 배선(LM2)과 공통 소스 라인(CSL) 사이에 형성되는 커플링 커패시턴스를 일정 수준 이상 감소시켜야 할 수 있다. 일례로, 커플링 커패시턴스를 많이 감소시키기 위해서는 상부 메탈 배선(LM2)과 공통 소스 라인(CSL) 사이 공간이 더 확보되어야 하고, 이에 따라 굴곡의 정도는 커질 수 있다.
도 6에 도시된 메모리 장치(200)의 확대된 200A 영역에서, 기준선(RL)을 중심으로 제1 영역에서의 공통 소스 라인(CSL)의 두께는 a-a`일 수 있고, 제2 영역에서의 공통 소스 라인(CSL)의 두께는 a+a`일 수 있다. 한편, 그와 수직한 방향에서, 공통 소스 라인(CSL) 전체의 폭은 l일 수 있고, 제1 영역과 제2 영역의 폭은 각각 x×l 및 (1-x)×l일 수 있다. 이 때, 공통 소스 라인(CSL)의 제1 영역 및 제2 영역과 그 하부에 배치되는 상부 메탈 배선(LM2) 사이의 거리는 각각 H1 및 H2일 수 있다. 다시 말해, 전술한 바와 같이 상부 메탈 배선(LM2)은 제2 반도체 기판 상부의 제1 높이에 배치될 수 있으므로, 제1 영역에서 공통 소스 라인(CSL)의 하면과 상부 메탈 배선(LM2)의 상면 사이의 거리는 제1 값(H1)을 가질 수 있다. 한편, 제2 영역에서 공통 소스 라인(CSL)의 하면과 상부 메탈 배선(LM2)의 상면 사이의 거리는 제1 값(H1)보다 큰 제2 값(H2)을 가질 수 있다. 전술한 바와 같이 제1 값(H1) 및 제2 값(H2)과 관계없이 공통 소스 라인(CSL) 전체의 저항의 크기는 일정 수준 이하를 유지해야하므로, 제2 값(H2)이 증가하면 제1 값(H1)은 감소할 수 있다. 반대로, 제2 값(H2)이 감소하면 제1 값(H1)은 증가할 수 있다. 다만, 이는 일 실시예에 불과할 뿐 한정되는 것은 아니고, 제1 영역 및 제2 영역에서 공통 소스 라인(CSL)의 두께 및 폭의 정의는 달라질 수 있다.
본 발명의 일 실시예에 따른 메모리 장치(200)에서, 중요 신호가 전달되는 상부 메탈 배선(LM2)은 공통 소스 라인(CSL)과의 거리가 상대적으로 큰 제1 영역 하부에 배치될 수 있다. 중요 신호가 전달되는 상부 메탈 배선(LM2)과 공통 소스 라인(CSL)의 제1 영역 사이의 커플링 커패시턴스는 그 사이의 거리인 제1 값(H1)에 의해 결정될 수 있다. 제1 값(H1)은 굴곡의 정도를 나타내는 a`에 의해 결정될 수 있고, a`은 요구되는 커플링 커패시턴스의 크기에 따라 결정될 수 있다. 한편, 메모리 장치(200)의 성능을 유지하기 위해서는, 수학식 1과 같이 메모리 장치(200)에 포함된 공통 소스 라인(CSL) 전체의 저항은 도 4a에 도시된 메모리 장치(100)에 포함된 공통 소스 라인(CSL) 전체의 저항보다 작거나 같아야 할 수 있다.
Figure pat00001
본 발명의 일 실시예에 따른 메모리 장치(200)에서, a와 l은 소정의 값을 가질 수 있다. 따라서 a`이 결정되면, 수학식 1로부터 수학식 2를 도출하여 x를 결정할 수 있다.
Figure pat00002
예를 들어, 제1 영역에서 공통 소스 라인(CSL)의 두께(a)를 약 10% 감소시켰을 때, 공통 소스 라인(CSL)과 상부 메탈 배선(LM2) 사이의 거리인 제1 값(H1)은 기존보다 약 11% 증가할 수 있다. 이로 인해, 공통 소스 라인(CSL)에 의해 중요 신호에 발생하는 커플링 노이즈는 약 11% 감소할 수 있다. 이 때, 공통 소스 라인(CSL)의 전체 저항 크기의 증가로 인한 메모리 장치의 성능 저하를 방지하기 위해, 제2 영역에서 공통 소스 라인(CSL)의 두께(a)가 약 10% 증가시킬 수 있고, 공통 소스 라인과 상부 메탈 배선(LM2) 사이의 거리인 제2 값(H2)도 증가할 수 있다. 일례로, x는 0.45일 수 있고, 이 때 공통 소스 라인(CSL)은 전체 폭(l)의 45%인 x×l의 폭을 갖는 제1 영역과 전체 폭(l)의 55%인 (1-x)×l의 폭을 갖는 제2 영역을 포함할 수 있다.
다만, 이는 일 실시예에 불과할 뿐 한정되지 않고, 공통 소스 라인(CSL)의 두께 변화 및 각 영역의 폭은 달라질 수 있다. 또한, 실시예에 따라 x를 결정하는 방법이 달라질 수도 있다. 일례로, 제1 영역에서 두께가 감소하는 정도가 제2 영역에서 두께가 증가하는 정도와 다른 경우, 제1 영역에서 두께가 감소하는 정도가 결정되면 제2 영역에서 두께가 증가하는 정도와 x 사이의 관계를 알 수 있고, 이로부터 x를 결정할 수도 있다.
도　7 내지 도 11은　본 발명의 일 실시예들에 따른 메모리 장치의 단면도들이다.
도 7 내지 도 11을 참조하면, 본 발명의 일 실시예들에 따른 메모리 장치들(300, 400, ..., 700)은 도 5에 도시된 본 발명의 일 실시예에 따른 메모리 장치(200)의 각 구성과 대응하는 구성들을 포함할 수 있다. 일례로, 본 발명의 일 실시예들에 따른 메모리 장치들(300, 400, ..., 700)의 메모리 셀 영역(CELL)은 제1 반도체 기판(301, 401, ..., 701), 복수의 절연층들(320, 420, ..., 720), 복수의 게이트 전극들(330, 430, ..., 730), 제1 도전층(304, 404, ..., 704), 제2 도전층(305, 405, ..., 705), 채널 구조물들(CH), 및 분리 영역(SR)을 포함할 수 있다. 또한, 본 발명의 일 실시예들에 따른 메모리 장치들(300, 400, ..., 700)의 주변 회로 영역(PERI)은 제2 반도체 기판(302, 402, ..., 702), 제2 반도체 기판(302, 402, ..., 702) 상에 배치되는 회로 소자들, 회로 콘택 플러그들, 및 복수의 메탈 배선(LM1, LM2)들을 포함할 수 있다.
또한, 본 발명의 일 실시예들에 따른 메모리 장치들(300, 400, ..., 700)은 도 5에 도시된 메모리 장치(200)와 같이 굴곡이 있는 하면을 갖는 플레이트 형태의 제1 반도체 기판(301, 401, ..., 701)을 포함할 수 있다. 다만, 각 실시예들에 따라 굴곡의 형태는 서로 다를 수 있고, 어떤 굴곡을 갖도록 할 것인지는 공정 난이도 및 성능 개선 정도를 전체적으로 고려하여 결정할 수 있다. 전술한 바와 같이, 제1 반도체 기판(301, 401, ..., 701), 제1 도전층(304, 404, ..., 704), 및 제2 도전층(305, 405, ..., 705)은 공통 소스 라인으로 정의될 수 있다. 또한, 제1 반도체 기판(301, 401, ..., 701)은, 제1 반도체 기판(301, 401, ..., 701)과 인접하도록 배치되어 공통 소스 라인으로써 기능하는 전체 구성을 지칭하는 것으로 정의될 수 있다.
본 발명의 일 실시예들에 따른 메모리 장치들(300, 400, ..., 700)은 제2 반도체 기판(302, 402, ..., 702)에 평행한 제2 방향(예컨대, y 방향)으로 연장되는 복수의 상부 메탈 배선(LM2)을 포함할 수 있다. 복수의 상부 메탈 배선(LM2)은 제2 반도체 기판(302, 402, ..., 702) 상부의 제1 높이에 배치될 수 있고, 제1 높이보다 낮은 제2 높이에는 복수의 하부 메탈 배선(LM1)이 배치될 수 있다. 일례로, 복수의 상부 메탈 배선(LM2)은 제1 신호를 전달하는 제1 메탈 배선들, 및 제1 신호와 다른 제2 신호를 전달하는 제2 메탈 배선들을 포함할 수 있다. 일례로, 제1 신호는 일 실시예들에 따른 메모리 장치들(300, 400, ..., 700)을 동작시키기 위한 기준 전압(reference voltage)을 포함할 수 있다. 일례로, 제1 신호는 밴드갭 레퍼런스 신호를 포함할 수 있다.
한편, 제1 반도체 기판(301, 401, ..., 701)은 그 하면과 복수의 상부 메탈 배선(LM2)의 상면 사이의 거리가 제1 값을 갖는 제1 영역, 및 제1 값보다 작은 제2 값을 갖는 제2 영역을 포함할 수 있다. 다시 말해, 제1 영역의 두께는 제2 영역의 두께보다 얇을 수 있다. 제1 영역은 복수의 제1 영역들을 포함할 수 있고, 제2 영역은 복수의 제2 영역들을 포함할 수 있다. 복수의 제1 영역들과 복수의 제2 영역들은 제3 방향에서 교대로 배치될 수 있다.
복수의 상부 메탈 배선(LM2) 중 제1 신호를 전달하는 제1 메탈 배선들은 제1 영역의 하부에 배치될 수 있다. 제1 반도체 기판(301, 401, ..., 701)과 제1 메탈 배선들 사이에는 제1 커플링 커패시턴스가 형성될 수 있고, 제1 반도체 기판(301, 401, ..., 701)과 제2 메탈 배선들 사이에는 제2 커플링 커패시턴스가 형성될 수 있다. 일례로, 제1 영역 하부에 배치된 제1 메탈 배선들에 대한 제1 커플링 커패시턴스는 제2 메탈 배선들에 대한 제2 커플링 커패시턴스보다 작을 수 있다. 다만, 이는 일 실시예에 불과할 뿐 한정되는 것은 아니고, 제1 커플링 커패시턴스보다 작은 제2 커플링 커패시턴스가 형성될 수도 있다.
도 7을 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(300)에서, 제1 영역들 중에서 제3 방향으로 인접한 한 쌍의 제1 영역들 사이의 간격은, 복수의 상부 메탈 배선(LM2) 중에서 제3 방향으로 인접한 한 쌍의 상부 메탈 배선들 사이의 간격과 동일할 수 있다. 다시 말해, 복수의 상부 메탈 배선(LM2)은 제2 영역과 교대로 배치되는 제1 영역에 각각 하나씩 배치될 수 있으며, 모든 상부 메탈 배선(LM2) 중 적어도 하나가 제1 신호를 전달하는 제1 메탈 배선들일 수 있다. 이에 따라, 모든 상부 메탈 배선(LM2)에 대한 커플링 커패시턴스가 감소할 수 있다. 다만, 제1 반도체 기판(301)의 하면은 도 7에 도시된 바로 한정되는 것은 아니고, 다양한 형상으로 제조될 수 있다. 일례로, 제1 영역들 중에서 서로 인접한 한 쌍의 제1 영역들, 및 제2 영역들 중에서 서로 인접한 한 쌍의 제2 영역들은 각각 제3 방향에서 서로 동일한 길이를 가질 수 있다. 또한, 복수의 제1 영역들의 개수는 복수의 제2 영역들의 개수와 동일할 수 있다. 그 외에 제3 방향에서 복수의 제1 영역들의 길이의 합은 복수의 제2 영역들의 길이의 합과 동일하도록 제조될 수도 있다.
도 8을 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(400)에서, 교대로 배치된 제1 영역 및 제2 영역 중 적어도 일부 영역들은 제3 방향(예컨대, x 방향)에서 서로 다른 길이를 가질 수 있다. 일례로, 도 5에 도시된 실시예에 따른 메모리 장치(200)에서, 제1 영역들 중에서 제3 방향으로 인접한 한 쌍의 제1 영역들 사이의 하부에는 적어도 두 개의 복수의 상부 메탈 배선(LM2)이 배치될 수 있다. 본 발명의 일 실시예에 따른 메모리 장치(400)에서, 제2 영역과 교대로 배치된 제1 영역들은 제3 방향에서 각각 다른 길이를 가질 수 있다. 또한, 제2 영역들도 마찬가지로 각각 다른 길이를 가질 수 있다. 일례로, 제1 영역 및 제2 영역 중 일부는 제3 방향에서 X1의 길이를 가질 수 있고, 다른 일부는 제3 방향에서 X1과 다른 X2의 길이를 가질 수 있다. 이에 따라, 제1 영역들 중 일부의 하부에는 복수의 상부 메탈 배선(LM2) 중 하나가 배치될 수 있고, 제1 영역들 중 다른 일부의 하부에는 적어도 두 개의 복수의 상부 메탈 배선(LM2)이 배치될 수 있다. 한편, 도 8에 도시된 실시예에 따른 메모리 장치(400)에서, 제1 영역은 제3 방향의 제1 측에서 같은 길이를 갖는 제2 영역과 인접하고, 제2 측에서 다른 길이를 갖는 제2 영역과 인접할 수 있다. 다만, 도 8에 도시된 바로 한정되는 것은 아니고, 본 명세서의 내용에 기초하여 다양한 조합과 방법으로 제1 영역 및 제2 영역이 형성될 수 있다.
도 9를 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(500)에서, 인접한 제1 영역과 제2 영역은 제3 방향에서 서로 다른 길이를 가질 수 있다. 일례로, 제1 영역은 기준선(RL)을 중심으로 제1 방향에서 두께가 감소할 수 있고, 제2 영역은 제1 방향에서 두께가 증가할 수 있다. 한편, 도 5 내지 도 8에 도시된 바에 따르면 제1 영역에서 감소하는 두께와 제2 영역에서 증가하는 두께는 동일한 것으로 도시되어 있으나, 이에 한정되지 않을 수 있다. 일례로, 도 6에 대한 설명에서 서술한 바와 같이, 제1 영역 및 제2 영역에서 증감하는 두께와 제3 방향에서 제1 영역 및 제2 영역의 길이는 소정의 관계를 가질 수 있다. 일례로, 제1 영역 및 제2 영역은 제1 반도체 기판(401)의 전체 저항의 크기를 소정의 값보다 같거나 작게 유지하도록 형성될 수 있다.
도 9의 실시예에 따른 메모리 장치(500)에 포함된 제1 반도체 기판(501)은, 제1 영역에서 감소하는 두께(a1)보다 제2 영역에서 증가하는 두께(a2)가 두꺼울 수 있다. 한편, 제3 방향에서 제1 영역의 길이(b1)는 제2 영역의 길이(b2)보다 길 수 있다. 이에 따라, 제1 영역과 제2 영역의 형태는 상이하나 제1 반도체 기판(501) 전체 저항의 크기는 기존과 같거나 작게 유지하도록 형성할 수 있다. 다만, 도 9에 도시된 바로 한정되는 것은 아니고, 제1 영역과 제2 영역은 다양한 형태로 형성될 수 있다.
도 10 및 도 11을 참조하면, 본 발명의 일 실시예들에 따른 메모리 장치들(600, 700)에서, 제1 반도체 기판(601, 701)은 그 하면이 위치한 소정의 높이와 제2 반도체 기판(602, 702) 상부의 제1 높이 사이의 거리가 제1 값 및 제2 값 사이의 제3 값을 갖는 제3 영역을 더 포함할 수 있다. 다시 말해, 제3 영역에서 제1 반도체 기판(601, 701)의 두께는 제1 영역에서의 두께와 제2 영역에서의 두께의 사이의 값을 가질 수 있다. 한편, 제3 영역은 제3 값이 제3 방향에서 연속적으로 변화하도록 형성될 수 있다. 일례로, 도 10의 실시예에 따른 메모리 장치(600)는 제3 값이 일정한 변화율에 기초하여 연속적으로 변화하는 제3 영역을 포함할 수 있다. 이에 따라, 제1 반도체 기판(601)은 제3 영역에서 경사면인 하면을 가질 수 있다. 한편, 도 11의 실시예에 따른 메모리 장치(700)는 제3 값이 물결 모양으로 연속적으로 변화하는 제3 영역을 포함할 수 있다. 일례로, 제1 반도체 기판(701)은 제3 영역에서 굴곡이 있는 하면을 가질 수 있다. 다만, 이는 일 실시예에 불과할 뿐 한정되지 않고, 제3 영역은 공정 난이도 및 메모리 장치의 성능 개선을 전체적으로 고려하여 형성될 수 있다.
도　12 및 도 13은 각각 도 11에 도시된 본 발명의 일 실시예에 따른 메모리 장치의 대략적인 사시도 및 저면도이다.
도 12는 도 11에 도시된 실시예에 따른 메모리 장치(700)에 포함된 공통 소스 라인(CSL)과 그 하부에 배치된 복수의 상부 메탈 배선(l1, l2, ..., l8)을 설명하기 위한 도면일 수 있다. 한편, 도 13은 도 12의 사시도를 A 방향에서 바라본 저면도일 수 있다.
도 12 및 도 13을 참조하면, 복수의 상부 메탈 배선(l1, l2, ..., l8)은 공통 소스 라인(CSL)과의 공간을 최대한 확보할 수 있도록 제1 영역의 하부에 배치될 수 있다. 전술한 바와 같이, 중요 신호를 포함하는 제1 신호에 대한 커플링 노이즈를 최소화하기 위해, 제1 신호를 전달하는 제1 메탈 배선들은 제1 영역의 하부에 배치될 수 있다. 따라서, 복수의 상부 메탈 배선(l1, l2, ..., l8) 중 적어도 어느 하나는 제1 메탈 배선들을 포함할 수 있다. 한편, 복수의 상부 메탈 배선(l1, l2, ..., l8) 중 나머지는 제2 신호를 전달하는 제2 메탈 배선을 포함할 수 있다. 다만, 이는 일 실시예에 불과할 뿐 한정되지 않을 수 있다.
도　14는 본 발명의 일 실시예에 따른 메모리 장치의 단면도이다.
도 14를 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(800)는 도 11에 도시된 본 발명의 일 실시예에 따른 메모리 장치(700)의 각 구성과 대응하는 구성들을 포함할 수 있다. 일례로, 본 발명의 일 실시예에 따른 메모리 장치(800)의 메모리 셀 영역(CELL)은 제1 반도체 기판(801), 복수의 절연층들(820), 복수의 게이트 전극들(830), 제1 도전층(804), 제2 도전층(805), 채널 구조물들(CH), 및 분리 영역(SR)을 포함할 수 있다. 또한, 본 발명의 일 실시예에 따른 메모리 장치(800)의 주변 회로 영역(PERI)은 제2 반도체 기판(802), 제2 반도체 기판(802) 상에 배치되는 회로 소자들, 회로 콘택 플러그들, 및 복수의 메탈 배선(LM1, LM2)들을 포함할 수 있다.
또한, 본 발명의 일 실시예에 따른 메모리 장치(800)는 도 11에 도시된 메모리 장치(700)와 같이 굴곡을 가짐으로써 두께가 연속적으로 변화하는 하면을 갖는 플레이트 형태의 제1 반도체 기판(801)을 포함할 수 있다. 다만, 메모리 장치(700)의 제1 영역과, 인접한 다른 제1 영역 사이의 간격이 복수의 상부 메탈 배선(LM2) 사이의 간격과 동일할 수 있다는 것과 달리, 도 14에 도시된 실시예에 따른 메모리 장치(800)는 제1 영역과, 인접한 다른 제1 영역 사이의 하부에는 적어도 두 개의 복수의 상부 메탈 배선(LM2)이 배치될 수 있다.
도　15 및 도 16은 각각 도 14에 도시된 본 발명의 일 실시예에 따른 메모리 장치의 대략적인 사시도 및 저면도이다.
도 15는 도 14에 도시된 실시예에 따른 메모리 장치(800)에 포함된 공통 소스 라인(CSL)과 그 하부에 배치된 복수의 상부 메탈 배선(m1, m2, ..., m9)을 설명하기 위한 도면일 수 있다. 한편, 도 16은 도 15의 사시도를 A 방향에서 바라본 저면도일 수 있다.
도 15 및 도 16을 참조하면, 복수의 상부 메탈 배선(m1, m2, ..., m8)은 공통 소스 라인(CSL)의 하부에 배치될 수 있다. 다만, 도 11의 실시예에 따른 메모리 장치(700)와는 달리, 복수의 상부 메탈 배선(m1, m2, ..., m8) 중 일부는 제1 영역의 하부에 배치될 수 있고, 복수의 상부 메탈 배선(m1, m2, ..., m8) 중 나머지 일부는 제2 영역, 또는 제3 영역의 하부에 배치될 수 있다. 일례로, 복수의 상부 메탈 배선(m1, m2, ..., m8) 중 제1 영역의 하부에 배치되어 있는 메탈 배선들(m3, m6, m9)은 제1 그룹에 포함될 수 있다. 반면, 복수의 상부 메탈 배선(m1, m2, ..., m8) 중 제2 영역의 하부에 배치되어 있는 메탈 배선들(m1, m2, m4, m5, m7, m8)은 제2 그룹에 포함될 수 있다.
중요 신호를 포함하는 제1 신호에 대한 커플링 노이즈를 최소화하기 위해, 제1 신호를 전달하는 제1 메탈 배선들은 제1 영역의 하부에 배치될 수 있다. 따라서, 제1 그룹에 포함되는 메탈 배선들(m3, m6, m9) 중 적어도 하나는 제1 메탈 배선들을 포함할 수 있다. 한편, 제1 그룹에 포함되는 메탈 배선들(m3, m6, m9) 중 나머지는 제2 신호를 전달하는 제2 메탈 배선을 포함할 수 있다. 또한, 제2 그룹에 포함되는 메탈 배선들(m1, m2, m4, m5, m7, m8) 중 적어도 하나는 제2 신호를 전달하는 제2 메탈 배선을 포함할 수 있다. 다만, 이는 일 실시예에 불과할 뿐 한정되지 않고, 실시예에 따라 제1 메탈 배선들은 제1 영역이 아닌 제3 영역의 일부에 배치될 수 있다. 또한, 복수의 상부 메탈 배선(m1, m2, ..., m8)은 제1 메탈 배선들을 포함하지 않을 수도 있다.
도　17은 본 발명의 일 실시예에 따른 메모리 장치의 단면도이다.
도 17을 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(900)는 도 14에 도시된 본 발명의 일 실시예에 따른 메모리 장치(800)의 각 구성과 대응하는 구성들을 포함할 수 있다. 일례로, 본 발명의 일 실시예에 따른 메모리 장치(900)의 메모리 셀 영역(CELL)은 제1 반도체 기판(901), 복수의 절연층들(920), 복수의 게이트 전극들(930), 제1 도전층(904), 제2 도전층(905), 채널 구조물들(CH), 및 분리 영역(SR)을 포함할 수 있다. 또한, 본 발명의 일 실시예에 따른 메모리 장치(900)의 주변 회로 영역(PERI)은 제2 반도체 기판(902), 제2 반도체 기판(902) 상에 배치되는 회로 소자들, 회로 콘택 플러그들, 및 복수의 메탈 배선(LM1, LM2)들을 포함할 수 있다.
본 발명의 일 실시예에 따른 메모리 장치(900)는 도 14에 도시된 메모리 장치(800)와 같이 굴곡을 가짐으로써 두께가 연속적으로 변화하는 하면을 갖는 플레이트 형태의 제1 반도체 기판(801)을 포함할 수 있다. 다만, 도 14에 도시된 실시예에 따른 메모리 장치(800)에 포함된 복수의 메탈 배선(LM1, LM2)과 도 17에 도시된 실시예에 따른 메모리 장치(900)에 포함된 복수의 메탈 배선(LM1, LM2)의 연장 방향은 서로 수직일 수 있다. 일례로, 도 14에 도시된 실시예에 따른 메모리 장치(800)에서, 복수의 상부 메탈 배선(LM2)은 제2 방향으로 연장될 수 있고, 복수의 하부 메탈 배선(LM1)은 제2 방향에 수직한 제3 방향으로 연장될 수 있다. 반면, 도 17에 도시된 실시예에 따른 메모리 장치(900)에서, 복수의 상부 메탈 배선(LM2)은 제3 방향으로 연장될 수 있고, 복수의 하부 메탈 배선(LM1)은 제2 방향으로 연장될 수 있다.
이에 따라, 서로 인접한 복수의 제1 영역들 사이의 하부에 적어도 두 개 의 복수의 상부 메탈 배선(LM2)이 배치될 수 있는 메모리 장치(800)와 달리, 본 발명의 일 실시예에 따른 메모리 장치(900)는 서로 인접한 복수의 제1 영역들 사이의 하부에 적어도 두 개의 복수의 하부 메탈 배선(LM1)이 배치될 수 있다. 다만, 이는 일 실시예에 불과할 뿐 한정되지 않을 수 있다. 또한, 중요 신호를 포함하는 제1 신호를 전달하는 제1 메탈 배선들은 복수의 메탈 배선(LM1, LM2) 중 적어도 하나에 포함될 수 있으나, 이에 한정되지 않을 수 있다.
도　18 및 도 19는 각각 도 17에 도시된 본 발명의 일 실시예에 따른 메모리 장치의 대략적인 사시도 및 저면도이다.
도 18은 도 17에 도시된 실시예에 따른 메모리 장치(900)에 포함된 공통 소스 라인(CSL)과 그 하부에 배치된 복수의 상부 메탈 배선(n1`, n2`, n3`)을 설명하기 위한 도면일 수 있다. 한편, 도 19는 도 18의 사시도를 A 방향에서 바라본 저면도일 수 있다.
도 18 및 도 19를 참조하면, 복수의 상부 메탈 배선(n1`, n2`, n3`)은 공통 소스 라인(CSL)의 하부에 배치될 수 있다. 다만, 도 11 및 도 14의 실시예들에 따른 메모리 장치들(700, 800)과는 달리, 복수의 상부 메탈 배선(n1`, n2`, n3`)은 제1 영역과 제2 영역이 교대로 배치되는 제3 방향으로 연장될 수 있다. 다시 말해, 복수의 상부 메탈 배선(n1`, n2`, n3`)은 제1 영역, 제2 영역, 및 제3 영역의 하부를 가로지르도록 배치될 수 있다. 이 때, 복수의 상부 메탈 배선(n1`, n2`, n3`) 중 적어도 하나는 제1 신호를 전달하는 제1 메탈 배선을 포함할 수 있다. 한편, 복수의 상부 메탈 배선(n1`, n2`, n3`) 중 나머지는 제2 신호를 전달하는 제2 메탈 배선을 포함할 수 있다. 다만, 이는 일 실시예에 불과할 뿐 한정되지 않고, 복수의 상부 메탈 배선(n1`, n2`, n3`)은 제1 신호를 전달하는 제1 메탈 배선을 포함하지 않을 수도 있다. 일례로, 복수의 상부 메탈 배선(n1`, n2`, n3`)은 모두 제2 신호를 전달하는 제2 메탈 배선일 수도 있다.
한편, 중요 신호를 포함하는 제1 신호에 대한 커플링 노이즈를 최소화하기 위해, 제1 신호를 전달하는 제1 메탈 배선들의 위치는 주변 메탈 배선들 및 소자들의 배치관계를 고려하여 결정될 수 있다. 일례로, 제1 메탈 배선들과 제1 영역 사이에는 제1 커플링 커패시턴스가 형성될 수 있고, 제2 메탈 배선들과 제2 영역 사이에는 제2 커플링 커패시턴스가 형성될 수 있다. 일례로, 제1 커플링 커패시턴스는 제2 커플링 커패시턴스보다 작을 수 있다. 한편, 본 발명의 일 실시예에 따른 메모리 장치(900)는 제1 커플링 커패시턴스를 감소시킴으로써 제1 신호에 대한 커플링 노이즈를 감소시킬 수 있다. 따라서, 주변 메탈 배선들 및 소자들의 배치관계를 고려하였을 때, 복수의 상부 메탈 배선(n1`, n2`, n3`) 중 제1 커플링 커패시턴스를 효과적으로 감소시킬 수 있는 메탈 배선을 제1 메탈 배선으로 할 수 있다.
도　20 및 도 21은 각각 도 17에 도시된 본 발명의 일 실시예에 따른 메모리 장치의 대략적인 사시도 및 저면도이다.
도 20은 도 17에 도시된 실시예에 따른 메모리 장치(900)에 포함된 공통 소스 라인(CSL)과 그 하부에 배치된 복수의 상부 메탈 배선(n1`, n2`, n3`)과 함께, 복수의 상부 메탈 배선(n1`, n2`, n3`)의 하부에 배치된 복수의 하부 메탈 배선(n1, n2, ..., n9)을 설명하기 위한 도면일 수 있다. 한편, 도 21은 도 20의 사시도를 A 방향에서 바라본 저면도일 수 있다.
도 20 및 도 21를 참조하면, 복수의 상부 메탈 배선(n1`, n2`, n3`)은 공통 소스 라인(CSL)의 하부에 배치될 수 있으며, 도 18 및 도 19에 도시된 복수의 상부 메탈 배선(n1`, n2`, n3`)에 대응할 수 있다. 다만, 본 발명의 일 실시예에 따른 메모리 장치(900)는 복수의 상부 메탈 배선(n1`, n2`, n3`)이 배치된 제1 높이보다 낮은 제2 높이에 배치되고, 복수의 상부 메탈 배선(n1`, n2`, n3`)과 수직한 제2 방향으로 연장되는 복수의 하부 메탈 배선(n1, n2, ..., n9)을 더 포함할 수 있다. 일례로, 커플링 노이즈로 인한 메모리 장치의 동작 상 문제가 발생하는 것을 방지하기 위해, 공통 소스 라인(CSL)과 가까이 배치된 복수의 상부 메탈 배선(n1`, n2`, n3`)은 중요 신호를 포함하는 제1 신호를 전달하는 제1 상부 메탈 배선을 포함하지 않을 수 있다. 다만, 이는 일 실시예에 불과할 뿐 복수의 상부 메탈 배선(n1`, n2`, n3`) 중 적어도 하나가 제1 상부 메탈 배선을 포함할 수도 있다.
한편, 복수의 하부 메탈 배선(n1, n2, ..., n9)은 제1 신호를 전달하는 제1 하부 메탈 배선 및 제2 신호를 전달하는 제2 하부 메탈 배선을 포함할 수 있다. 일례로, 제1 하부 메탈 배선은 제1 영역의 하부에 배치될 수 있고, 제2 하부 메탈 배선은 제2 영역, 또는 제3 영역의 하부에 배치될 수 있다. 따라서, 제1 그룹에 포함되는 하부 메탈 배선들(n3, n6, n9) 중 적어도 하나는 제1 하부 메탈 배선을 포함할 수 있다. 제1 그룹에 포함되는 하부 메탈 배선들(n3, n6, n9) 중 나머지는 제2 신호를 전달하는 제2 하부 메탈 배선을 포함할 수 있다. 또한, 제2 그룹에 포함되는 하부 메탈 배선들(m1, m2, m4, m5, m7, m8) 중 적어도 하나는 제2 신호를 전달하는 제2 하부 메탈 배선을 포함할 수 있다. 다만, 이는 일 실시예에 불과할 뿐 한정되지 않고, 실시예에 따라 제1 메탈 배선들은 제1 영역이 아닌 제3 영역의 일부에 배치될 수도 있다.
공통 소스 라인(CSL)과 제1 하부 메탈 배선 사이에 형성되는 제1 커플링 커패시턴스는, 공통 소스 라인(CSL)과 제2 하부 메탈 배선 사이에 형성되는 제2 커플링 커패시턴스보다 작을 수 있다. 한편, 공통 소스 라인(CSL) 하면의 구조와 관련하여 도 20 및 도 21에 도시된 바로 한정되는 것은 아닐 수 있다. 일례로, 교대로 배치된 제1 영역 및 제2 영역 중 적어도 일부 영역들은 복수의 상부 메탈 배선(n1`, n2`, n3`)이 연장되는 제3 방향에서 서로 다른 길이를 가질 수도 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술 분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
1, 100, 200, 300, 400, 500, 600, 700, 800, 900: 메모리 장치
20: 제어 로직 회로 30: 메모리 셀 어레이
40: 페이지 버퍼부 50: 전압 생성기
60: 로우 디코더 CELL: 메모리 셀 영역
PERI: 주변 회로 영역 101: 제1 반도체 기판
102: 제2 반도체 기판 104: 제1 도전층
105: 제2 도전층 CSL: 공통 소스 라인
THV: 연결부 LM1: 하부 메탈 배선
LM2: 상부 메탈 배선 RL: 기준선

Claims (10)

  1. 제1 반도체 기판, 상기 제1 반도체 기판 상에 서로 이격되어 상기 제1 반도체 기판의 상면에 수직한 제1 방향으로 적층되는 게이트 전극들, 및 상기 게이트 전극들을 관통하고, 상기 제1 반도체 기판에 연결되는 채널 구조물들을 포함하는 메모리 셀 영역; 및
    상기 메모리 셀 영역의 하부에 배치되는 제2 반도체 기판, 및 상기 제2 반도체 기판의 상부의 제1 높이에 배치되어 상기 제2 반도체 기판의 상면에 평행한 제2 방향으로 연장되는 복수의 상부 메탈 배선을 포함하는 주변 회로 영역; 을 포함하고,
    상기 제1 반도체 기판은, 상기 제1 반도체 기판의 하면과 상기 복수의 상부 메탈 배선의 상면 사이의 거리가 제1 값을 갖는 제1 영역, 및 상기 제1 값보다 작은 제2 값을 갖는 제2 영역을 포함하며,
    상기 복수의 상부 메탈 배선은 상기 제1 영역의 하부에 배치되는 제1 상부 메탈 배선들, 및 상기 제2 영역의 하부에 배치되는 제2 상부 메탈 배선들을 포함하고, 상기 메모리 셀 영역 및 상기 주변 회로 영역을 동작시키기 위한 기준 전압은 상기 제1 상부 메탈 배선들 중 적어도 하나로 전달되는 메모리 장치.
  2. 제1항에 있어서,
    상기 기준 전압은 밴드갭 레퍼런스(Bandgap reference, BGR) 신호를 포함하는 메모리 장치.
  3. 제1항에 있어서,
    상기 제1 영역은 복수의 제1 영역들을 포함하고, 상기 제2 영역은 복수의 제2 영역들을 포함하며,
    상기 제1 영역들 및 상기 제2 영역들은, 상기 제1 반도체 기판 및 상기 제2 반도체 기판에 평행하고 상기 제2 방향과 수직한 제3 방향에서 교대로 배치되는 메모리 장치.
  4. 제3항에 있어서,
    상기 제1 영역들 중에서 상기 제3 방향으로 인접한 한 쌍의 제1 영역들 사이의 하부에는 적어도 하나의 상기 복수의 상부 메탈 배선이 배치되는 메모리 장치.
  5. 제3항에 있어서,
    상기 제1 영역들 및 상기 제2 영역들 중 적어도 일부 영역들은 상기 제3 방향에서 서로 다른 길이를 갖는 메모리 장치.
  6. 제1항에 있어서,
    상기 제1 영역은 복수의 제1 영역들을 포함하고, 상기 제2 영역은 복수의 제2 영역들을 포함하며,
    상기 제1 영역에 포함된 복수의 제1 영역들의 개수는, 상기 제2 영역에 포함된 복수의 제2 영역들의 개수와 동일한 메모리 장치.
  7. 제1항에 있어서,
    상기 제1 반도체 기판은, 상기 제1 반도체 기판의 하면과 상기 복수의 상부 메탈 배선의 상면 사이의 거리가 상기 제1 값과 상기 제2 값 사이의 제3 값을 갖는 제3 영역을 더 포함하고,
    상기 제1 반도체 기판은 상기 제3 영역에서 굴곡이 있는 하면을 갖는 메모리 장치.
  8. 제1항에 있어서,
    상기 제1 반도체 기판 및 상기 제2 반도체 기판에 평행하고 상기 제2 방향과 수직한 제3 방향에서 상기 제1 영역의 길이는, 상기 제1 값 및 상기 제2 값에 기초하여 결정되는 메모리 장치.

  9. 제1 반도체 기판, 상기 제1 반도체 기판 상에 서로 이격되어 상기 제1 반도체 기판의 상면에 수직한 제1 방향으로 적층되는 게이트 전극들, 및 상기 게이트 전극들을 관통하고, 상기 제1 반도체 기판의 일부를 리세스하는 채널 구조물들을 포함하는 메모리 셀 영역; 및
    상기 메모리 셀 영역 하부에 배치되는 제2 반도체 기판, 상기 제2 반도체 기판의 상부의 소정의 높이에 배치되어 상기 제2 반도체 기판의 상면에 평행한 제2 방향으로 연장되는 복수의 하부 메탈 배선, 및 상기 복수의 하부 메탈 배선과 상기 제1 반도체 기판 사이에 배치되어 상기 제2 반도체 기판의 상면에 평행하고 상기 제2 방향에 수직한 제3 방향으로 연장되는 복수의 상부 메탈 배선을 포함하는 주변 회로 영역; 을 포함하고,
    상기 제1 반도체 기판은, 상기 제1 반도체 기판의 하면과 상기 복수의 상부 메탈 배선의 상면 사이의 거리가 제1 값을 갖는 제1 영역, 및 상기 제1 값보다 작은 제2 값을 갖는 제2 영역을 포함하며,
    상기 제1 영역은 복수의 제1 영역들을 포함하고, 상기 제2 영역은 복수의 제2 영역들을 포함하며, 상기 제1 영역들과 상기 제2 영역들은 상기 제3 방향에서 교대로 배치되는 메모리 장치.
  10. 제1 두께를 갖는 제1 영역 및 상기 제1 두께보다 큰 제2 두께를 갖는 제2 영역을 포함하는 제1 반도체 기판;
    상기 제1 반도체 기판의 상면에 수직한 제1 방향에서 상기 제1 반도체 기판의 하부에 배치되는 제2 반도체 기판;
    상기 제1 반도체 기판과 상기 제2 반도체 기판 사이에 배치되어 상기 제2 반도체 기판의 상면에 평행한 방향으로 연장되고, 밴드갭 레퍼런스 신호를 전달하는 제1 메탈 배선들을 포함하는 복수의 메탈 배선;
    상기 제1 반도체 기판 상에 서로 이격되어 상기 제1 방향으로 적층되는 게이트 전극들;
    상기 게이트 전극들과 교대로 적층되는 절연층들; 및
    상기 게이트 전극들 및 상기 절연층들을 관통하고, 상기 제1 반도체 기판의 일부를 리세스하는 채널 구조물들; 을 포함하고,
    상기 제1 메탈 배선들은 상기 제1 영역의 하부에 배치되는 메모리 장치.
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