CN110379816B - 三维半导体存储器件 - Google Patents

三维半导体存储器件 Download PDF

Info

Publication number
CN110379816B
CN110379816B CN201910279765.6A CN201910279765A CN110379816B CN 110379816 B CN110379816 B CN 110379816B CN 201910279765 A CN201910279765 A CN 201910279765A CN 110379816 B CN110379816 B CN 110379816B
Authority
CN
China
Prior art keywords
gate electrodes
cell array
memory device
cell
semiconductor memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201910279765.6A
Other languages
English (en)
Other versions
CN110379816A (zh
Inventor
白石千
林根元
李奂
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN110379816A publication Critical patent/CN110379816A/zh
Application granted granted Critical
Publication of CN110379816B publication Critical patent/CN110379816B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H01L2224/0901—Structure
    • H01L2224/0903—Bonding areas having different sizes, e.g. different diameters, heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H01L2224/091—Disposition
    • H01L2224/09102—Disposition the bonding areas being at different heights
    • H01L2224/09103—Disposition the bonding areas being at different heights on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H01L2224/091—Disposition
    • H01L2224/0912—Layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

一种三维半导体存储器件可以包括：位于***逻辑结构上的水平半导体层；单元电极结构，所述单元电极结构包括垂直堆叠在所述水平半导体层上的多个单元栅电极；接地选择栅电极，所述接地选择栅电极设置在所述单元电极结构与所述水平半导体层之间并且彼此水平间隔开，每个所述接地选择栅电极均包括第一焊盘和第二焊盘，在俯视图中，所述第一焊盘和所述第二焊盘通过二者之间设置的所述单元电极结构彼此间隔开；第一贯通互连结构，所述第一贯通互连结构将所述接地选择栅电极的所述第一焊盘连接到所述***逻辑结构；以及第二贯通互连结构，所述第二贯通互连结构将所述接地选择栅电极的所述第二焊盘连接到所述***逻辑结构。

Description

三维半导体存储器件
相关申请的交叉引用
本专利申请要求于2018年4月13日在韩国知识产权局提交的韩国专利申请No.10-2018-0043244的优先权，其公开内容通过引用整体并入本文。
技术领域
本发明构思的实施例涉及三维(3D)半导体存储器件，更具体地，涉及具有改善的可靠性和/或集成密度的3D半导体存储器件。
背景技术
半导体器件已经被更高度集成以提供改善的性能和/或更低的制造成本。半导体器件的集成密度直接影响半导体器件的成本，从而导致对高度集成的半导体器件的需求。二维(2D)或平面半导体器件的集成密度可主要由单位存储单元占据的面积决定。因此，2D或平面半导体器件的集成密度会极大地受到形成精细图案的技术的影响。然而，由于需要昂贵的装置来形成精细图案，2D半导体器件的集成密度持续提高但仍受到限制。因此，已经开发出三维(3D)半导体存储器件以克服上述限制。3D半导体存储器件可以包括三维布置的存储单元。
发明内容
本发明构思的实施例可以提供能够改善可靠性和/或集成密度的三维(3D)半导体存储器件。
在一方面，3D半导体存储器件可以包括位于***逻辑结构上的水平半导体层；单元电极结构，所述单元电极结构包括垂直堆叠在所述水平半导体层上的多个单元栅电极；多个接地选择栅电极，所述多个接地选择栅电极位于所述单元电极结构与所述水平半导体层之间并且彼此水平间隔开，其中，所述多个接地选择栅电极中的每一个包括第一焊盘和第二焊盘，当在俯视图中观察时，所述第一焊盘和所述第二焊盘通过二者之间设置的所述单元电极结构彼此间隔开；第一贯通互连结构，所述第一贯通互连结构将所述多个接地选择栅电极的所述第一焊盘连接到所述***逻辑结构；以及第二贯通互连结构，所述第二贯通互连结构将所述多个接地选择栅电极的所述第二焊盘连接到所述***逻辑结构。
在一方面，3D半导体存储器件可以包括：水平半导体层，所述水平半导体层包括单元阵列区域和公共连接区域，所述水平半导体层包括具有在所述公共连接区域中彼此相交的第一侧壁和第二侧壁的开口；单元电极结构，当在俯视图中观察时，所述单元电极结构围绕所述开口，所述单元电极结构包括垂直堆叠在所述水平半导体层上的单元栅电极；以及多个接地选择栅电极，所述多个接地选择栅电极设置在所述单元电极结构与所述水平半导体层之间并且彼此水平间隔开。所述多个接地选择栅电极可以包括：第一栅电极，所述第一栅电极具有与所述开口的所述第一侧壁相邻的第一焊盘；以及第二栅电极，所述第二栅电极具有与所述开口的所述第二侧壁相邻的第一焊盘。
在一方面，3D半导体存储器件可以包括：水平半导体层，所述水平半导体层包括第一单元阵列区域、第二单元阵列区域以及设置在所述第一单元阵列区域和所述第二单元阵列区域之间的公共连接区域，所述水平半导体层包括具有在所述公共连接区域中彼此相交的第一侧壁和第二侧壁的开口；单元电极结构，在俯视图中，所述单元电极结构围绕所述开口，并且在俯视图中，所述单元电极结构从所述第一单元阵列区域延伸到所述第二单元阵列区域，所述单元电极结构包括垂直堆叠在所述水平半导体层上的单元栅电极；以及多个接地选择栅电极，所述多个接地选择栅电极设置在所述单元电极结构和所述水平半导体层之间并且彼此水平间隔开。所述多个接地选择栅电极中的每一个可以包括第一焊盘和第二焊盘，当在俯视图中观察时，所述第一焊盘和所述第二焊盘通过二者之间设置的所述单元电极结构的一部分彼此间隔开。所述多个接地选择栅电极可以包括：第一栅电极，所述第一栅电极的第一焊盘与所述开口的所述第一侧壁相邻设置；以及第二栅电极，所述第二栅电极的第一焊盘与所述开口的所述第二侧壁相邻设置。
附图说明
基于附图和随附的详细描述，本发明构思将变得更加明显。
图1是示出了根据本发明构思的一些实施例的3D半导体存储器件的示意性框图。
图2是示出了根据本发明构思的一些实施例的3D半导体存储器件的单元阵列和行译码器的电路图。
图3是示意性地示出了根据本发明构思的一些实施例的3D半导体存储器件的透视图。
图4是示出了根据本发明构思的一些实施例的3D半导体存储器件的示意性俯视图。
图5是示出了根据本发明构思的一些实施例的电极结构的示意性俯视图。
图6是示出了根据本发明构思的一些实施例的电极结构的透视图。
图7是示出了根据本发明构思的一些实施例的3D半导体存储器件的示意性俯视图。
图8和图9是示出了根据本发明构思的一些实施例的3D半导体存储器件的截面图。
图10是示出了根据本发明构思的一些实施例的电极结构和贯通互连结构的透视图。
图11A和图11B分别是图7的“A”和“B”部分的放大视图。
图11C是示出了单元电极结构和互连结构的俯视图。
图12是沿图11A的线I-I′截取的截面图。
图13A和图13B是图12的“B”部分的放大视图。
图14是示出了根据本发明构思的一些实施例的3D半导体存储器件的示意性俯视图。
图15是示出了图14的3D半导体存储器件的电极结构的透视图。
图16是示出了图14的3D半导体存储器件的截面图。
图17是示出了根据本发明构思的一些实施例的3D半导体存储器件的示意性俯视图。
图18是示出了图17的3D半导体存储器件的电极结构的透视图。
图19是示出了图17的3D半导体存储器件的截面图。
具体实施方式
下面将参照附图详细描述本发明构思的实施例。
图1是示出了根据本发明构思的一些实施例的3D半导体存储器件的示意性框图。
参照图1，三维(3D)半导体存储器件可以包括存储单元阵列1和/或用于控制存储单元阵列1的***电路2。***电路2可以包括行译码器3、页面缓冲器4、列译码器5、电压发生器6和/或控制逻辑电路7。
存储单元阵列1可以包括多个存储块BLK0至BLKn，并且存储块BLK0至BLKn中的每个存储块可以包括多个三维布置的存储单元。在一些实施例中，存储块BLK0至BLKn可以包括多个NAND型单元串。存储块BLK0至BLKn可以通过字线和/或选择线连接到行译码器3。
行译码器3可以对输入的地址信号ADD进行译码以从存储块BLK0至BLKn中选择一个存储块，并从所选择的存储块的字线中选择一条字线。页面缓冲器4可以通过位线连接到存储单元阵列1，以读取存储在存储单元中的数据。列译码器5可以对输入的地址信号进行译码以选择位线中的一条位线。列译码器5可以在页面缓冲器4和外部设备(例如，存储控制器)之间提供数据传输路径。电压发生器6可以由控制逻辑电路7控制，以产生存储单元阵列1的内部操作所需的电压(例如，编程电压、读取电压和擦除电压)。
图2是示出了根据本发明构思的一些实施例的3D半导体存储器件的单元阵列1以及行译码器3a和3b的电路图。
参照图2，在根据本发明构思的一些实施例的3D半导体存储器件中，存储块BLK0至BLKn(参见图1)中的每个存储块可以包括共源线CSL、多条位线BL0至BL2和/或多个连接在共源线CSL和位线BL0至BL2之间的单元串CSTR。
单元串CSTR可以设置在由第一方向D1和第二方向D2限定的平面上，并且可以在第三方向D3上延伸。位线BL0至BL2可以在第一方向D1上彼此间隔开并且可以在第二方向D2上延伸。
多个单元串CSTR可以并联连接位线BL0至BL2中的每条位线。单元串CSTR可以共同连接到共源线CSL。换句话说，多个单元串CSTR可以设置在一条共源线CSL和多条位线BL0至BL2之间。可以提供多条共源线CSL，并且多条共源线CSL可以二维地布置。在一些实施例中，可以将相同的电压施加到多条共源线CSL。在一些实施例中，共源线CSL可以彼此独立地被电控制。
在一些实施例中，每个单元串CSTR可以包括串选择晶体管SST、彼此串联连接的存储单元晶体管MCT和/或接地选择晶体管GST。每个存储单元晶体管MCT可以包括数据存储元件。在一些实施例中，在每个单元串CSTR中，串选择晶体管SST可以连接到位线BL0到BL2中的一条，并且接地选择晶体管GST可以连接到共源线CSL。存储单元晶体管MCT可以串联连接在串选择晶体管SST和接地选择晶体管GST之间。另外，每个单元串CSTR还可以包括虚设单元晶体管DMC，虚设单元晶体管DMC分别连接在串选择晶体管SST与最上面的存储单元晶体管MCT之间以及接地选择晶体管GST与最下面的存储单元晶体管MCT之间。
在一些实施例中，串选择晶体管SST可以由串选择线SSL0至SSL2中的一条控制，存储单元晶体管MCT可以由多条字线WL0至WLn控制，虚设单元晶体管DMC可以由虚设字线DWL控制。另外，接地选择晶体管GST可以由接地选择线GSL0至GSL2中的一条控制。共源线CSL可以共同连接到接地选择晶体管GST的源极。
设置在参照共源线CSL的基本相同水平的存储单元晶体管MCT(或虚设单元晶体管DWC)的栅电极可以共同连接到字线WL0至WLn和DWL中的一条，以便处于等电位状态。接地选择线GSL0至GSL2和串选择线SSL0至SSL2可以在第一方向D1上延伸，并且可以在第二方向D2上彼此间隔开。设置在与共源线CSL基本相同水平的接地选择线GSL0至GSL2可以彼此电隔离，设置在与共源线CSL基本相同水平的串选择线SSL0至SSL2可以彼此电隔离。
行译码器3a和3b可以包括分别连接到选择线SSL0至SSL2和GSL0至GSL2以及字线WL0至WLn和DWL的多个传输晶体管(pass transistor)SPT1、SPT2、WPT、PT1和PT2。传输晶体管SPT1、SPT2、WPT、PT1和PT2可以向所选择的存储块(图1的BLK0至BLKn中的一个)的选择线SSL0至SSL2和GSL0至GSL2以及字线WL0至WLn和DWL提供驱动信号GS0至GS2、SS0至SS2、DS和S0至Sn。在一些实施例中，可以将编程电压、读取电压、传输电压或验证电压提供给字线WL0至WLn，并且可以将地电压、电源电压或阈值电压提供给选择线SSL0至SSL2和GSL0至GSL2。
在一些实施例中，第一接地选择传输晶体管PT1可以连接到接地选择线GSL0到GSL2中的每条接地选择线的第一端，并且第二接地选择传输晶体管PT2可以连接到接地选择线GSL0到GSL2中的每条接地选择线的第二端。接地选择线GSL0至GSL2中的每条接地选择线可以在两个方向上由第一接地选择传输晶体管PT1和第二接地选择传输晶体管PT2驱动。因此，可以减小施加到第一接地选择传输晶体管PT1和第二接地选择传输晶体管PT2的接地选择线GSL0到GSL2中的每条接地选择线的负载。例如，可以减小由第一接地选择传输晶体管PT1和第二接地选择传输晶体管PT2驱动的接地选择线GSL0至GSL2的有效电阻和耦合电容以减小时间常数(τ＝RC)。因此，可以改善接地选择晶体管的运行速度。与接地选择线GSL0至GSL2相类似，串选择线SSL0至SSL2中的每条串选择线可以在两个方向上由串选择传输晶体管SPT1和SPT2驱动。
图3是示意性地示出了根据本发明构思的一些实施例的3D半导体存储器件的透视图。图4是示出了根据本发明构思的一些实施例的3D半导体存储器件的示意性俯视图。
参照图3和图4，根据一些实施例的3D半导体存储器件可以包括***逻辑结构PS、位于***逻辑结构PS上的单元阵列结构CS以及将单元阵列结构CS连接到***逻辑结构PS的贯通互连结构。当在俯视图中观察时，单元阵列结构CS和贯通互连结构TS可以与***逻辑结构PS交叠。在一些实施例中，***逻辑结构PS可以包括参照图1描述的行译码器3和列译码器5、页面缓冲器4和/或控制逻辑电路7。
单元阵列结构CS可以包括多个存储块BLK0至BLKn，每个存储块对应数据擦除单元。存储块BLK0至BLKn中的每个存储块可以包括具有三维结构或垂直结构的存储单元阵列，如参照图2所描述的。更详细地，单元阵列结构CS可以包括设置在水平半导体层100上的多个电极结构ST以及穿透每个电极结构ST的多个垂直结构VS1和VS2。
水平半导体层100可以包括第一存储块区域BLK1和第二存储块区域BLK2。更详细地，水平半导体层100可以包括：在第一方向D1上彼此间隔开的第一连接区域CNR1和第二连接区域CNR2；在第一连接区域CNR1和第二连接区域CNR2之间的第一单元阵列区域CAR1和第二单元阵列区域CAR2；以及在第一单元阵列区域CAR1和第二单元阵列区域CAR2之间的公共连接区域CNR3。第一存储块区域BLK1和第二存储块区域BLK2可以共享公共连接区域CNR3。
电极结构ST可以在第一方向D1上从第一连接区域CNR1延伸到第二连接区域CNR2。电极结构ST可以在与第一方向D1相交的第二方向D2上彼此间隔开。这里，第一方向D1和第二方向D2可以与水平半导体层100的顶表面平行。
贯通互连结构TS可以垂直地穿透水平半导体层100的每个电极结构ST和公共连接区域CNR3。贯通互连结构TS可以包括贯通插塞和连接到贯通插塞的连接线。
图5是示出了根据本发明构思的一些实施例的电极结构的示意性俯视图。图6是示出了根据本发明构思的一些实施例的电极结构的透视图。
参照图5和图6，如上所述，水平半导体层100可以包括第一连接区域CNR1和第二连接区域CNR2、第一单元阵列区域CAR1和第二单元阵列区域CAR2和/或公共连接区域CNR3。水平半导体层100可以在公共连接区域CNR3中具有开口OP。开口OP可以具有彼此相交的第一侧壁S1和第二侧壁S2、面对第一侧壁S1的第三侧壁S3以及面对第二侧壁S2的第四侧壁S4。例如，第一侧壁S1和第三侧壁S3可以平行于第二方向D2，第二侧壁S2和第四侧壁S4可以平行于第一方向D1。然而，开口OP的形状不限于此。
水平半导体层100可以由半导体材料形成。例如，水平半导体层100包括硅(Si)、锗(Ge)、硅-锗(SiGe)、镓-砷(GaAs)、铟-镓-砷(InGaAs)或铝-镓-砷(AlGaAs)中的至少一种。水平半导体层100可以包括掺杂有第一导电型的掺杂剂的半导体材料和/或未掺杂掺杂剂的本征半导体材料。另外，水平半导体层100可以具有晶体结构，晶体结构包括单晶结构、非晶结构或多晶结构中的至少一种。
电极结构ST可以设置在水平半导体层100上。电极结构ST可以包括单元电极结构CST以及设置在单元电极结构CST和水平半导体层100之间的多个接地选择栅电极GGE1a、GGE1b、GGE2a和GGE2b。多个接地选择栅电极GGE1a、GGE1b、GGE2a和GGE2b可以包括设置在第一单元阵列区域CAR1上的多个第一接地选择栅电极GGE1a和GGE1b以及设置在第二单元阵列区域CAR2上的多个第二接地选择栅极GGE2a和GGE2b。另外，电极结构ST还可以包括在最上面的单元栅电极CGE上彼此水平间隔开的多个串选择栅电极(未示出)。
单元电极结构CST可以包括在垂直于第一方向D1和第二方向D2的第三方向D3(例如，垂直方向)上堆叠的多个单元栅电极CGE。单元电极结构CST还可以包括设置在单元栅电极CGE之间的绝缘层(未示出)。
根据一些实施例，接地选择栅电极GGE1a、GGE1b、GGE2a和GGE2b可以用作参照图2所描述的接地选择晶体管GST的栅电极。单元栅电极CGE可以用作参照图2所描述的存储单元晶体管MCT的栅电极。串选择栅电极(未示出)可以用作参照图2所描述的串选择晶体管SST的栅电极。
当在俯视图中观察时，单元电极结构CST可以围绕水平半导体层100的开口OP并且可以从第一连接区域CNR1延伸到第二连接区域CNR2。换句话说，每个单元栅电极CGE可以在公共连接区域CNR3中具有与开口OP交叠的开口。当在俯视图中观察时，公共连接区域CNR3上的单元电极结构CST的一部分可以具有围绕开口OP的环形。换句话说，单元电极结构CST可以不与开口OP交叠。更详细地，单元电极结构CST可以包括设置在第一单元阵列区域CAR1上的第一单元阵列部分C1、设置在第二单元阵列区域CAR2上的第二单元阵列部分C2以及设置在公共连接区域CNR3上并连接第一单元阵列部分C1和第二单元阵列部分C2的连接部分。
当在俯视图中观察时，单元栅电极CGE可以堆叠在水平半导体层100上，以具有围绕水平半导体层100的开口OP的阶梯结构。因此，随着与第一单元阵列区域CAR1和第二单元阵列区域CAR2中的每一者的距离增加，单元电极结构CST的高度可以减小。
每个单元栅电极CGE可以在第一连接区域CNR1和第二连接区域CNR2上具有第一单元焊盘，并且在公共连接区域CNR3上具有第二单元焊盘。单元栅电极CGE的第一单元焊盘和第二单元焊盘可以设置在水平地和/或垂直地彼此不同的位置处。在一些实施例中，单元栅电极CGE的第二单元焊盘可以在公共连接区域CNR3上形成第一阶梯结构、第二阶梯结构、第三阶梯结构和第四阶梯结构。当在俯视图中观察时，第一阶梯结构和第二阶梯结构可以在第一方向D1上彼此面对，并且开口OP设置于它们之间。当在俯视图中观察时，第三阶梯结构和第四阶梯结构可以在第二方向D2上彼此面对，并且开口OP设置于它们之间。单元栅电极CGE的第一单元焊盘可以在第一连接区域CNR1上形成第五阶梯结构，并且可以在第二连接区域CNR2上形成第六阶梯结构。
在一些实施例中，当在俯视图中观察时，单元电极结构CST可以与第一接地选择栅电极GGE1a和GGE1b以及第二接地选择栅电极GGE2a和GGE2b交叠。第一接地选择栅电极GGE1a和GGE1b可以设置在第一连接区域CNR1、第一单元阵列区域CAR1和公共连接区域CNR3上。第二接地选择栅电极GGE2a和GGE2b可以与第一接地选择栅电极GGE1a和GGE1b间隔开，并且可以设置在第二连接区域CNR2、第二单元阵列区域CAR2和公共连接区域CNR3上。
第一接地选择栅电极GGE1a和GGE1b可以在第一方向D1上具有长轴，并且可以在第一单元阵列区域CAR1上在第二方向D2上彼此间隔开。第一接地选择栅电极GGE1a和GGE1b中的每个可以在第一连接区域CNR1上具有第一焊盘P1，并且可以在公共连接区域CNR3上具有第二焊盘P2。当在俯视图中观察时，第一接地选择栅电极GGE1a和GGE1b的第一焊盘P1可以与第一接地选择栅电极GGE1a和GGE1b的第二焊盘P2间隔开，其中单元电极结构CST的第一单元阵列部分C1设置于它们之间。第一接地选择栅电极GGE1a和GGE1b的第一焊盘P1和第二焊盘P2可以不与单元电极结构CST交叠。
第一接地选择栅电极GGE1a和GGE1b可以包括第一栅电极GGE1a和第二栅电极GGE1b，第一栅电极GGE1a的第二焊盘P2与开口OP的第一侧壁S1相邻设置，第二栅电极GGE1b的第二焊盘P2与开口OP的第二侧壁S2相邻设置。每个第一栅电极GGE1a可以具有基本均匀的宽度并且可以在第一方向D1上延伸。每个第二栅电极GGE1b可以包括在第一方向D1上延伸的电极部分和在与第一方向D1相交的第二方向D2上延伸的延伸部分。在每个第二栅电极GGE1b中，电极部分可以具有第一焊盘P1，并且延伸部分可以具有第二焊盘P2。
同样地，第二接地选择栅电极GGE2a和GGE2b可以在第一方向D1上具有长轴，并且可以在第二单元阵列区域CAR2上在第二方向D2上彼此间隔开。第二接地选择栅电极GGE2a和GGE2b可以包括第三栅电极GGE2a和第四栅电极GGE2b，第三栅电极GGE2a的第二焊盘P2与开口OP的第三侧壁S3相邻设置，第四栅电极GGE2b的第二焊盘P2与开口OP的第四侧壁S4相邻设置。
当在俯视图中观察时，第二接地选择栅电极GGE2a和GGE2b与第一接地选择栅电极GGE1a和GGE1b可以是镜像对称的。第二接地选择栅电极GGE2a和GGE2b中的每个可以在第二连接区域CNR2上具有第一焊盘P1，并且可以在公共连接区域CNR3上具有第二焊盘P2。当在俯视图中观察时，第二接地选择栅电极GGE2a和GGE2b的第一焊盘P1可以与第二接地选择栅电极GGE2a和GGE2b的第二焊盘P2间隔开，其中单元电极结构CST的第二单元阵列部分C2设置于它们之间。第二接地选择栅电极GGE2a和GGE2b的第一焊盘P1和第二焊盘P2可以不与单元电极结构CST交叠。
第一接地选择栅电极GGE1a和GGE1b的第一焊盘P1可以与单元电极结构CST的第五阶梯结构相邻，第二接地选择栅电极GGE2a和GGE2b的第一焊盘P1可以与单元电极结构CST的第六阶梯结构相邻。
当在俯视图中观察时，第一接地选择栅电极GGE1a和GGE1b和第二接地选择栅电极GGE2a和GGE2b的第二焊盘P2可以设置为围绕水平半导体层100的开口OP。例如，第一接地选择栅电极GGE1a和GGE1b的一些第二焊盘P2可以与开口OP的第一侧壁S1相邻，第一接地选择栅电极GGE1a和GGE1b的其它第二焊盘P2可以与开口OP的第二侧壁S2和第四侧壁S4相邻。另外，第二接地选择栅电极GGE2a和GGE2b的一些第二焊盘P2可以与开口OP的第三侧壁S3相邻，第二接地选择栅电极GGE2a和GGE2b的其它第二焊盘P2可以与开口OP的第二侧壁S2和第四侧壁S4相邻。
图7是示出了根据本发明构思的一些实施例的3D半导体存储器件的示意性俯视图。图8和图9是示出了根据本发明构思的一些实施例的3D半导体存储器件的截面图。图10是示出了根据本发明构思的一些实施例的电极结构和贯通互连结构的透视图。图11A和图11B分别是图7的“A”和“B”部分的放大视图。图11C是示出了单元电极结构和互连结构的俯视图。图12是沿图11A的线I-I′截取的截面图。图13A和图13B是图12的“B”部分的放大视图。
在下文中，为了易于和便于说明，将省略或简要提及与图5和图6的实施例中相同的技术特征的描述。
参照图7、图8、图9和图10，***逻辑结构PS可以包括集成在半导体衬底10的整个顶表面上的***逻辑电路以及覆盖***逻辑电路的***掩埋绝缘层50。
半导体衬底10可以包括硅衬底、硅-锗衬底、锗衬底或者在单晶硅衬底上生长的单晶外延层。半导体衬底10可以包括掺杂有掺杂剂的阱区以及由器件隔离层11限定的有源区。
***逻辑电路可以包括上面描述的行译码器和列译码器、页面缓冲器和控制逻辑电路，并且可以包括集成在半导体衬底10上的NMOS和PMOS晶体管、低压和高压晶体管以及电阻器。在一些实施例中，***逻辑结构PS可以包括用于控制第一接地选择栅电极GGE1a和GGE1b的第一传输晶体管PT1和第二传输晶体管PT2以及用于控制第二接地选择栅电极GGE2a和GGE2b的第三传输晶体管PT3和第四传输晶体管PT4。
第一传输晶体管PT1至第四传输晶体管PT4中的每一个可以包括设置在半导体衬底10上的***栅电极23以及在***栅电极23的两侧形成在半导体衬底10中的源/漏区25，其中，栅极绝缘层21布置在半导体衬底10与***栅电极23之间。***互连线33可以通过***接触插塞31连接到第一传输晶体管PT1至第四传输晶体管PT4。
***掩埋绝缘层50可以覆盖半导体衬底10上的第一传输晶体管PT1至第四传输晶体管PT4、***接触插塞31和***互连线33。***掩埋绝缘层50可以包括多个堆叠的绝缘层。
单元阵列结构CS可以设置在***掩埋绝缘层50上，并且可以包括水平半导体层100、电极结构ST、垂直结构VS1和VS2以及连接单元阵列结构CS与***逻辑结构PS的贯通互连结构TS1、TS2、TS3和TS4。
如上所述，水平半导体层100可以包括第一连接区域CNR1和第二连接区域CNR2、第一单元阵列区域CAR1和第二单元阵列区域CAR2以及公共连接区域CNR3。水平半导体层100可以在公共连接区域CNR3中具有开口OP，并且开口OP可以暴露***掩埋绝缘层50。
参照图5和图6所描述的电极结构ST可以设置在水平半导体层100上。详细地，多个第一接地选择栅电极GGE1a和GGE1b以及第二接地选择栅电极GGE2a和GGE2b可以设置在水平半导体层100上，其中，多个第一接地选择栅电极GGE1a和GGE1b以及第二接地选择栅电极GGE2a和GGE2b与水平半导体层100之间设置有缓冲绝缘层111。
第一接地选择栅电极GGE1a和GGE1b可以在第一连接区域CNR1上具有第一焊盘P1，并且可以在公共连接区域CNR3上具有第二焊盘P2。同样地，第二接地选择栅电极GGE2a和GGE2b可以在第二连接区域CNR2上具有第一焊盘P1，并且可以在公共连接区域CNR3上具有第二焊盘P2。如上参照图5和图6所描述的，当在俯视图中观察时，第一接地选择栅电极GGE1a和GGE1b以及第二接地选择栅电极GGE2a和GGE2b的第二焊盘P2可以设置为围绕开口OP。
下平坦化绝缘层120可以覆盖第一接地选择栅电极GGE1a和GGE1b以及第二接地选择栅电极GGE2a和GGE2b，并且可以填充水平半导体层100的开口OP。下平坦化绝缘层120可以具有基本平坦的顶表面。
电极结构ST的单元电极结构CST可以设置在下平坦化绝缘层120上。单元电极结构CST可以包括交替地堆叠在下平坦化绝缘层120上的单元栅电极CGE和层间绝缘层ILD。
如上所述，单元电极结构CST可以在第一连接区域CNR1和第二连接区域CNR2以及公共连接区域CNR3上具有各种阶梯结构。当在俯视图中观察时，单元电极结构CST可以在公共连接区域CNR3上具有围绕开口OP的阶梯结构。例如，单元栅电极CGE可以在公共连接区域CNR3上形成第一阶梯结构、第二阶梯结构、第三阶梯结构和第四阶梯结构。另外，单元栅电极CGE可以在第一连接区域CNR1上形成第五阶梯结构，并且可以在第二连接区域CNR2上形成第六阶梯结构。
第一垂直结构VS1可以穿透第一单元阵列区域CAR1上的电极结构ST，第二垂直结构VS2可以穿透第二单元阵列区域CAR2上的电极结构ST。当在俯视图中观察时，第一垂直结构VS1可以沿行和列布置，并且可以以Z字形形式布置。第二垂直结构VS2可以像第一垂直结构VS1一样布置。第一垂直结构VS1和第二垂直结构VS2可以包括诸如硅(Si)、锗(Ge)或它们的组合的半导体材料。包括半导体材料的第一垂直结构VS1和第二垂直结构VS2可以用作参照图2所描述的串选择晶体管SST、接地选择晶体管GST、存储单元晶体管MCT和虚设单元晶体管DMC的沟道。稍后将参照图13A和图13B更详细地描述第一垂直结构VS1和第二垂直结构VS2。
上平坦化绝缘层150可以设置在下平坦化绝缘层120上，以覆盖单元电极结构CST的阶梯结构。上平坦化绝缘层150可以具有基本平坦的顶表面，并且上平坦化绝缘层150的顶表面可以设置在与单元电极结构CST的顶表面基本相同的水平面上。
第一层间绝缘层151和第二层间绝缘层153可以顺序地堆叠在上平坦化绝缘层150上，并且可以覆盖第一垂直结构VS1和第二垂直结构VS2的顶表面。
第一位线BL1可以在第一单元阵列区域CAR1的第二层间绝缘层153上沿第二方向D2延伸，以与电极结构ST相交。第一位线BL1可以通过位线接触插塞电连接到第一垂直结构VS1。第二位线BL2可以在第二单元阵列区域CAR2的第二层间绝缘层153上沿第二方向D2延伸，以与电极结构ST相交。第二位线BL2可以通过位线接触插塞电连接到第二垂直结构VS2。
在一些实施例中，第一贯通互连结构TS1、第二贯通互连结构TS2、第三贯通互连结构TS3和第四贯通互连结构TS4可以将单元阵列结构CS的第一接地选择栅电极GGE1a和GGE1b以及第二接地选择栅电极GGE2a和GGE2b连接到***逻辑结构PS。
在一些实施例中，第一接地选择栅电极GGE1a和GGE1b可以分别通过第一贯通互连结构TS1和第二贯通互连结构TS2连接到第一传输晶体管PT1和第二传输晶体管PT2。第一接地选择栅电极GGE1a和GGE1b可以在两个方向上分别由第一传输晶体管PT1和第二传输晶体管PT2驱动。换句话说，第一传输晶体管PT1和第二传输晶体管PT2可以由公共控制信号控制。
更详细地，第一贯通互连结构TS1可以设置在第一连接区域CNR1上，并且可以将第一接地选择栅电极GGE1a和GGE1b的第一焊盘P1连接到第一传输晶体管PT1。第一贯通互连结构TS1可以包括连接到第一接地选择栅电极GGE1a和GGE1b的第一焊盘P1的第一接触插塞PLG1、穿透上平坦化绝缘层150和下平坦化绝缘层120以及***掩埋绝缘层50以便连接到***互连线33的第一贯通插塞THV1、以及将第一接触插塞PLG1连接到第一贯通插塞THV1的第一连接线CL1。
第二贯通互连结构TS2可以设置在公共连接区域CNR3上，并且可以将第一接地选择栅电极GGE1a和GGE1b的第二焊盘P2连接到第二传输晶体管PT2。第二贯通互连结构TS2可以包括连接到第一接地选择栅电极GGE1a和GGE1b的第二焊盘P2的第二接触插塞PLG2、穿透上平坦化绝缘层150和下平坦化绝缘层120以及***掩埋绝缘层50以便连接到***互连线33的第二贯通插塞THV2、以及将第二接触插塞PLG2连接到第二贯通插塞THV2的第二连接线CL2。
在一些实施例中，第二接地选择栅电极GGE2a和GGE2b可以分别通过第三贯通互连结构TS3和第四贯通互连结构TS4连接到第三传输晶体管PT3和第四传输晶体管PT4。第二接地选择栅电极GGE2a和GGE2b可以在两个方向上分别由第三传输晶体管PT3和第四传输晶体管PT4驱动。
更详细地，第三贯通互连结构TS3可以设置在第二连接区域CNR2上，并且可以将第二接地选择栅电极GGE2a和GGE2b的第一焊盘P1连接到第三传输晶体管PT3。第三贯通互连结构TS3可以包括连接到第二接地选择栅电极GGE2a和GGE2b的第一焊盘P1的第三接触插塞PLG3、穿透上平坦化绝缘层150和下平坦化绝缘层120以及***掩埋绝缘层50以便连接到***互连线33的第三贯通插塞THV3、以及将第三接触插塞PLG3连接到第三贯通插塞THV3的第三连接线CL3。
第四贯通互连结构TS4可以设置在公共连接区域CNR3上，并且可以将第二接地选择栅电极GGE2a和GGE2b的第二焊盘P2连接到第四传输晶体管PT4。第四贯通互连结构TS4可以包括连接到第二接地选择栅电极GGE2a和GGE2b的第二焊盘P2的第四接触插塞PLG4、穿透上平坦化绝缘层150和下平坦化绝缘层120以及***掩埋绝缘层50以便连接到***互连线33的第四贯通插塞THV4、以及将第四接触插塞PLG4连接到第四贯通插塞THV4的第四连接线CL4。
参照图11A、图11B、图11C和图12，根据一些实施例，穿透电极结构ST的栅极分离区域可以设置在第一单元阵列区域CAR1和第二单元阵列区域CAR2上。共源区CSR可以设置在穿透电极结构ST的栅极分离区域下方的水平半导体层100上。共源区CSR可以在第一方向D1上延伸。共源区CSR可以包括导电类型与水平半导体层100的导电类型相反的掺杂剂。例如，共源区CSR可以包括N型掺杂剂(例如，砷(As)或磷(P))。共源插塞CSP可以在填充有绝缘材料的栅极分离区域中形成。共源插塞CSP可以连接到共源区CSR。
栅极分离区域可以在第一方向D1上延伸，并且一些栅极分离区域可以在第一方向D1上具有不同的长度。当在俯视图中观察时，每个单元栅电极CGE可以具有与相邻的接地选择栅电极GGE1a、GGE1b、GGE2a和GGE2b之间的空闲空间交叠的部分。
当在俯视图中观察时，栅极分离区域可以在第一方向D1上从第一连接区域CNR1延伸到公共连接区域CNR3。栅极分离区域可以在第二方向D2上彼此间隔开。
参照图11C和图12，可以提供将单元栅电极CGE连接到***逻辑结构PS的单元贯通互连结构CTS。单元贯通互连结构CTS可以包括连接到单元栅电极CGE的第一单元焊盘和第二单元焊盘的单元接触插塞CPLG、穿透上平坦化绝缘层150和下平坦化绝缘层120以及***掩埋绝缘层50以便连接到***逻辑电路的单元贯通插塞THV、以及分别将单元接触插塞CPLG连接到单元贯通插塞THV的单元连接线CCL。当在俯视图中观察时，单元贯通插塞THV可以设置在水平半导体层100的开口OP中。
由于在俯视图中单元电极结构CST形成为围绕开口OP，所以在俯视图中单元接触插塞CPLG可以在基本所有方向上连接到单元栅电极CGE的单元焊盘，并且在俯视图中单元连接线CCL可以在基本所有方向上连接到单元接触插塞CPLG。在一些实施例中，当在俯视图中观察时，单元连接线CCL可以与开口OP的第一至第四侧壁S1、S2、S3和S4相交。
参照图13A，垂直结构VS1和VS2均可以包括下半导体图案LSP和上半导体图案USP。下半导体图案LSP可以是从水平半导体层100生长的外延图案。下半导体图案LSP可以具有柱形形状，并且下半导体图案LSP的顶表面可以高于与最下层对应的接地选择栅电极GGE的顶表面。上半导体图案USP可以连接到下半导体图案LSP，并且可以包括硅(Si)、锗(Ge)或它们的组合。上半导体图案USP可以具有管或空心形状，其具有封闭的底端并连接到下半导体图案LSP。具有这种形状的上半导体图案USP的内部空间可以用填充绝缘图案VI填充。
在某些实施例中，参照图13B，可以省略图13A的下半导体图案LSP，并且垂直结构VS1可以具有图13A的上半导体图案USP。在这种情况下，垂直结构VS1(即，USP)可以直接连接到水平半导体层100。
另外，参照图13A和图13B，垂直绝缘图案VP可以设置在电极结构ST和垂直结构VS1之间。垂直绝缘图案VP可以具有顶端和底端开放的管状或空心形状。垂直绝缘图案VP可以在第三方向D3上延伸并且可以围绕各个垂直结构VS1和VS2的侧壁。当垂直结构VS1和VS2均包括下半导体图案LSP和上半导体图案USP时，垂直绝缘图案VP可以围绕上半导体图案USP的侧壁。
在一些实施例中，垂直绝缘图案VP可以是NAND闪存器件的数据存储层，并且可以包括隧道绝缘层TIL、电荷存储层CIL和阻挡绝缘层BLK。例如，电荷存储层可以包括陷阱绝缘层、浮置栅电极和/或包括导电纳米点的绝缘层。或者，垂直绝缘图案VP可以包括用于相变存储单元的薄层或用于可变电阻存储单元的薄层。
水平绝缘图案HP可以设置在垂直绝缘图案VP与电极CGE和GGE中的每个电极的一个侧壁之间，并且可以延伸到电极CGE和GGE中的每个电极的顶表面和底表面上。水平绝缘图案HP可以是NAND闪存器件的数据存储层的一部分，并且可以包括阻挡绝缘层。
图14是示出了根据本发明构思的一些实施例的3D半导体存储器件的示意性俯视图。图15是示出了图14的3D半导体存储器件的电极结构的透视图。图16是示出了图14的3D半导体存储器件的截面图。
为了易于和便于说明，将省略或简要提及与上述实施例中的技术特征相同的技术特征的描述，并且在下文中将主要描述本实施例与上述实施例之间的不同之处。
参考图14、图15和图16，第一接地选择栅电极GGE1a和GGE1b以及第二接地选择栅电极GGE2a和GGE2b可以设置在水平半导体层100和单元电极结构CST之间。第一接地选择栅电极GGE1a和GGE1b以及第二接地选择栅电极GGE2a和GGE2b均可以具有第一焊盘P1和第二焊盘P2。第一接地选择栅电极GGE1a和GGE1b的第一焊盘P1可以设置在第一连接区域CNR1上，并且第一接地选择栅电极GGE1a和GGE1b的第二焊盘P2可以设置在公共连接区域CNR3上。第二接地选择栅电极GGE2a和GGE2b的第一焊盘P1可以设置在第二连接区域CNR2上，并且第二接地选择栅电极GGE2a和GGE2b的第二焊盘P2可以设置在公共连接区域CNR3上。
第一接地选择栅电极GGE1a和GGE1b可以包括具有与开口OP的第一侧壁S1相邻的第二焊盘P2的第一栅电极GGE1a，以及具有与开口OP的第二侧壁S2相邻的第二焊盘P2的第二栅电极GGE1b。这里，每个第二栅电极GGE1b可以包括在第一方向D1上延伸的电极部分EP、在俯视图中与开口OP交叠的焊盘部分PP、以及在第二方向D2上延伸并连接电极部分EP和焊盘部分PP的连接部分CP。
第二接地选择栅电极GGE2a和GGE2b可以具有与第一接地选择栅电极GGE1a和GGE1b基本相同的结构，并且可以与第一接地选择栅电极GGE1a和GGE1b镜像对称。
另外，如上所述，贯通互连结构TS1、TS2、TS3和TS4可以连接到第一接地选择栅电极GGE1a和GGE1b以及第二接地选择栅电极GGE2a和GGE2b的第一焊盘P1和第二焊盘P2。
图17是示出了根据本发明构思的一些实施例的3D半导体存储器件的示意性俯视图。图18是示出了图17的3D半导体存储器件的电极结构的透视图。图19是示出了图17的3D半导体存储器件的截面图。为了易于和便于说明，将省略或简要提及与上述实施例中的技术特征相同的技术特征的描述，并且在下文中将主要描述本实施例与上述实施例之间的不同之处。
参照图17、图18和图19，第一接地选择栅电极GGE1a和GGE1b以及第二接地选择栅电极GGE2a和GGE2b可以设置在水平半导体层100和单元电极结构CST之间。第一接地选择栅电极可以包括第一单元阵列区域CAR1上的第一栅电极GGE1a和第二栅电极GGE1b，第二接地选择栅电极可以包括第二单元阵列区域CAR2上的第三栅电极GGE2a和第四栅电极GGE2b。
第一栅电极GGE1a和第二栅电极GGE1b在俯视图中可以具有基本均匀的宽度，并且可以在第一方向D1上延伸。第二栅电极GGE1b的长度可以大于第一栅电极GGE1a的长度。同样地，第四栅电极GGE2b的长度可以大于第三栅电极GGE2a的长度。
第一栅电极GGE1a和第二栅电极GGE1b的第一焊盘P1可以设置在第一连接区域CNR1上，并且第一栅电极GGE1a和第二栅电极GGE1b的第二焊盘P2可以设置在公共连接区域CNR3上。第三栅电极GGE2a和第四栅电极GGE2b的第一焊盘P1可以设置在第二连接区域CNR2上，并且第三栅电极GGE2a和第四栅电极GGE2b的第二焊盘P2可以设置在公共连接区域CNR3上。
第一栅电极GGE1a的第二焊盘P2可以与开口OP的第一侧壁S1相邻设置，并且第三栅电极GGE2a的第二焊盘P2可以与开口OP的第三侧壁S3相邻设置。在本实施例中，当在俯视图中观察时，第二栅电极GGE1b和第四栅电极GGE2b的第二焊盘P2中的至少一些可以与单元电极结构CST交叠。
在一些实施例中，第二贯通互连结构TS2可以包括穿透单元电极结构CST的第二接触插塞PLG2、围绕第二接触插塞PLG2的穿透绝缘间隔物TSP以及在俯视图中布置在开口OP内的第二贯通插塞THV2。这里，第二接触插塞PLG2可以连接到第一接地选择栅电极的第二栅电极GGE1b的第二焊盘P2。
连接到第四栅电极GGE2b的第四贯通互连结构TS4可以包括穿透单元电极结构CST的第四接触插塞PLG4、围绕第四接触插塞PLG4的贯穿绝缘间隔物TSP以及在俯视图中布置在开口OP内的第四贯通插塞THV4。这里，第四接触插塞PLG4可以连接到第二接地选择栅电极的第四栅电极GGE2b的第二焊盘P2。
根据本发明构思的实施例，单元电极结构可以共同设置在第一存储块和第二存储块中，并且连接单元阵列结构和***逻辑结构的贯通互连结构可以设置在第一单元阵列区域和第二单元阵列区域之间的公共连接区域中。这里，设置在单元电极结构和水平半导体层之间的接地选择栅电极可以彼此电隔离。当在俯视图中观察时，贯通互连结构可以在基本所有方向上将第一存储块和第二存储块连接到***电路。因此，可以提高3D半导体存储器件的集成密度，并且还可以提高3D半导体存储器件的互连线的自由度。
尽管已经参照示例实施例描述了本发明构思，但对于本领域技术人员来说显而易见的是，在不脱离本发明构思的精神和范围的情况下，可以进行各种改变和修改。因此，应当理解的是，上述实施例不是限制性的，而是说明性的。因此，本发明构思的范围应由所附权利要求及其等同形式的最宽泛的可允许解释来确定，而不应当受前面的描述限制或限定。

Claims (10)

1.一种三维半导体存储器件，所述三维半导体存储器件包括：
半导体层，所述半导体层包括第一单元阵列区域、第二单元阵列区域和位于所述第一单元阵列区域与所述第二单元阵列区域之间的连接区域；
堆叠结构，所述堆叠结构在俯视图中从所述第一单元阵列区域延伸到所述第二单元阵列区域，所述堆叠结构包括垂直堆叠在所述半导体层上的单元栅电极，其中，所述堆叠结构在所述连接区域中包括具有彼此相交的第一阶梯侧壁和第二阶梯侧壁的开口；以及
至少一个第一接触插塞，所述至少一个第一接触插塞位于所述堆叠结构的所述第一阶梯侧壁上。
2.根据权利要求1所述的三维半导体存储器件，其中，所述第一阶梯侧壁具有与所述第二阶梯侧壁不同的形状。
3.根据权利要求1所述的三维半导体存储器件，所述三维半导体存储器件还包括：
***电路，所述***电路集成在半导体衬底上；
贯通插塞，所述贯通插塞位于所述堆叠结构的所述开口中，并且连接到所述***电路；以及
第一连接线，所述第一连接线将所述至少一个第一接触插塞连接到所述贯通插塞之一。
4.根据权利要求3所述的三维半导体存储器件，所述三维半导体存储器件还包括设置在所述堆叠结构的所述开口中的至少一个绝缘层，
其中，所述贯通插塞穿透所述绝缘层。
5.根据权利要求1所述的三维半导体存储器件，所述三维半导体存储器件还包括：
多个第一接地选择栅电极，所述多个第一接地选择栅电极位于所述堆叠结构与所述半导体层的所述第一单元阵列区域之间；以及
多个第二接地选择栅电极，所述多个第二接地选择栅电极与所述第一接地选择栅电极间隔开并且位于所述堆叠结构与所述半导体层的所述第二单元阵列区域之间。
6.根据权利要求5所述的三维半导体存储器件，其中，所述多个第一接地选择栅电极包括：
第一栅电极，所述第一栅电极具有与所述开口的所述第一阶梯侧壁相邻的第一焊盘；以及
第二栅电极，所述第二栅电极具有与所述开口的所述第二阶梯侧壁相邻的第一焊盘。
7.根据权利要求6所述的三维半导体存储器件，其中，所述多个第一接地选择栅电极和所述多个第二接地选择栅电极在俯视图中是镜像对称的。
8.根据权利要求5所述的三维半导体存储器件，所述三维半导体存储器件还包括：
第一垂直结构，所述第一垂直结构位于所述第一单元阵列区域上并且在所述第一单元阵列区域上穿透所述堆叠结构的第一部分和所述多个第一接地选择栅电极；以及
第二垂直结构，所述第二垂直结构位于所述第二单元阵列区域上并且在所述第二单元阵列区域上穿透所述堆叠结构的第二部分和所述多个第二接地选择栅电极。
9.根据权利要求1所述的三维半导体存储器件，其中，所述第一阶梯侧壁包括多个第一阶梯，每个所述第一阶梯包括所述单元栅电极中的相邻的四个单元栅电极。
10.根据权利要求9所述的三维半导体存储器件，其中，所述相邻的四个单元栅电极的侧壁彼此垂直对齐。
CN201910279765.6A 2018-04-13 2019-04-09 三维半导体存储器件 Active CN110379816B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2018-0043244 2018-04-13
KR1020180043244A KR102639721B1 (ko) 2018-04-13 2018-04-13 3차원 반도체 메모리 장치

Publications (2)

Publication Number Publication Date
CN110379816A CN110379816A (zh) 2019-10-25
CN110379816B true CN110379816B (zh) 2024-01-16

Family

ID=68161951

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910279765.6A Active CN110379816B (zh) 2018-04-13 2019-04-09 三维半导体存储器件

Country Status (3)

Country Link
US (2) US10665606B2 (zh)
KR (1) KR102639721B1 (zh)
CN (1) CN110379816B (zh)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102630926B1 (ko) * 2018-01-26 2024-01-30 삼성전자주식회사 3차원 반도체 메모리 소자
KR20190122431A (ko) * 2018-04-20 2019-10-30 삼성전자주식회사 반도체 메모리 소자
JP7089067B2 (ja) 2018-05-18 2022-06-21 長江存儲科技有限責任公司 ３次元メモリデバイスおよびその形成方法
KR102573272B1 (ko) * 2018-06-22 2023-09-01 삼성전자주식회사 3차원 반도체 메모리 소자
CN109155318B (zh) * 2018-08-10 2019-09-03 长江存储科技有限责任公司 多分割3d nand存储器件
WO2020140190A1 (en) 2019-01-02 2020-07-09 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices having through stair contacts and methods for forming the same
CN114141781A (zh) 2019-01-31 2022-03-04 长江存储科技有限责任公司 三维存储器件中的阶梯形成
JP2020155492A (ja) * 2019-03-18 2020-09-24 キオクシア株式会社 半導体記憶装置および半導体記憶装置の製造方法
US11133252B2 (en) * 2020-02-05 2021-09-28 Sandisk Technologies Llc Three-dimensional memory device containing horizontal and vertical word line interconnections and methods of forming the same
CN111492480B (zh) * 2020-03-23 2021-07-09 长江存储科技有限责任公司 在三维存储器件中的阶梯结构及用于形成其的方法
KR20220009527A (ko) 2020-07-15 2022-01-25 삼성전자주식회사 3차원 반도체 메모리 장치
CN112038346B (zh) * 2020-09-10 2024-05-07 长江存储科技有限责任公司 三维存储器及三维存储器制作方法
KR20220060379A (ko) 2020-11-04 2022-05-11 삼성전자주식회사 반도체 장치 및 이를 포함하는 전자 시스템
KR20220133015A (ko) 2021-03-24 2022-10-04 삼성전자주식회사 저항성 메모리 소자
US11991881B2 (en) * 2021-04-09 2024-05-21 Sandisk Technologies Llc Three-dimensional memory device with off-center or reverse slope staircase regions and methods for forming the same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102468282A (zh) * 2010-11-17 2012-05-23 三星电子株式会社 三维半导体器件及其制造方法
CN105070735A (zh) * 2015-07-10 2015-11-18 清华大学 三维阻变存储器件及其操作方法
CN106910746A (zh) * 2017-03-08 2017-06-30 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法、封装方法

Family Cites Families (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2702455B2 (ja) * 1995-09-18 1998-01-21 九州日本電気株式会社 ピングリッドアレイ型半導体装置
JPH10261772A (ja) 1997-01-14 1998-09-29 Mitsubishi Electric Corp 半導体記憶装置及びその製造方法
CN101257024A (zh) * 2006-09-14 2008-09-03 三星电子株式会社 具有三维排列的存储单元晶体管的与非型闪存器件
US8059443B2 (en) * 2007-10-23 2011-11-15 Hewlett-Packard Development Company, L.P. Three-dimensional memory module architectures
JP2009212280A (ja) * 2008-03-04 2009-09-17 Toshiba Corp 不揮発性半導体記憶装置の製造方法
JP5288936B2 (ja) * 2008-08-12 2013-09-11 株式会社東芝 不揮発性半導体記憶装置
US8395206B2 (en) 2008-10-09 2013-03-12 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same
US20130009274A1 (en) 2009-12-31 2013-01-10 Industry-University Cooperation Foundation Hanyang University Memory having three-dimensional structure and manufacturing method thereof
KR101147526B1 (ko) 2010-04-02 2012-05-21 서울대학교산학협력단 전기적 초기화로 층간 구별되는 3차원 낸드 플래시 메모리 어레이 및 그 제조방법
JP5269022B2 (ja) 2010-09-22 2013-08-21 株式会社東芝 半導体記憶装置
KR101812260B1 (ko) * 2010-10-20 2017-12-28 삼성전자주식회사 3차원 반도체 기억 소자 및 그 제조 방법
US8933502B2 (en) * 2011-11-21 2015-01-13 Sandisk Technologies Inc. 3D non-volatile memory with metal silicide interconnect
US9595533B2 (en) 2012-08-30 2017-03-14 Micron Technology, Inc. Memory array having connections going through control gates
US8891280B2 (en) * 2012-10-12 2014-11-18 Micron Technology, Inc. Interconnection for memory electrodes
KR101977760B1 (ko) * 2012-11-19 2019-05-14 에스케이하이닉스 주식회사 멀티 칩 반도체 장치
US9165937B2 (en) 2013-07-01 2015-10-20 Micron Technology, Inc. Semiconductor devices including stair step structures, and related methods
JP2015056452A (ja) 2013-09-10 2015-03-23 株式会社東芝 半導体記憶装置及びその製造方法
KR102139944B1 (ko) * 2013-11-26 2020-08-03 삼성전자주식회사 3차원 반도체 메모리 장치
US9263461B2 (en) 2014-03-07 2016-02-16 Micron Technology, Inc. Apparatuses including memory arrays with source contacts adjacent edges of sources
US9224747B2 (en) 2014-03-26 2015-12-29 Sandisk Technologies Inc. Vertical NAND device with shared word line steps
US20150371925A1 (en) 2014-06-20 2015-12-24 Intel Corporation Through array routing for non-volatile memory
KR20160045340A (ko) 2014-10-17 2016-04-27 에스케이하이닉스 주식회사 3차원 비휘발성 메모리 장치
KR102259943B1 (ko) 2014-12-08 2021-06-04 삼성전자주식회사 멀티 플래인을 포함하는 불 휘발성 메모리 장치
KR102282138B1 (ko) * 2014-12-09 2021-07-27 삼성전자주식회사 반도체 소자
KR102437779B1 (ko) * 2015-08-11 2022-08-30 삼성전자주식회사 3차원 반도체 메모리 장치
JP6545587B2 (ja) * 2015-09-15 2019-07-17 東芝メモリ株式会社 半導体装置
KR102057283B1 (ko) 2015-11-03 2019-12-18 에스케이하이닉스 주식회사 3 차원 비휘발성 메모리 소자의 초기화 방법 및 이의 프로그래밍 방법
US10049744B2 (en) 2016-01-08 2018-08-14 Samsung Electronics Co., Ltd. Three-dimensional (3D) semiconductor memory devices and methods of manufacturing the same
US9721663B1 (en) 2016-02-18 2017-08-01 Sandisk Technologies Llc Word line decoder circuitry under a three-dimensional memory array
TWI605548B (zh) * 2016-05-04 2017-11-11 旺宏電子股份有限公司 記憶體結構及其製造方法
KR102607749B1 (ko) * 2016-08-02 2023-11-29 에스케이하이닉스 주식회사 3차원 구조의 반도체 메모리 장치
CN106920794B (zh) * 2017-03-08 2018-11-30 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法
CN107068687B (zh) * 2017-03-08 2018-10-12 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法
KR20180122847A (ko) * 2017-05-04 2018-11-14 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US10355012B2 (en) * 2017-06-26 2019-07-16 Sandisk Technologies Llc Multi-tier three-dimensional memory device with stress compensation structures and method of making thereof
KR101825535B1 (ko) * 2017-10-20 2018-02-05 삼성전자주식회사 3차원 반도체 장치 및 그 제조 방법
KR102630926B1 (ko) * 2018-01-26 2024-01-30 삼성전자주식회사 3차원 반도체 메모리 소자
JP7338975B2 (ja) * 2018-02-12 2023-09-05 三星電子株式会社 半導体メモリ素子

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102468282A (zh) * 2010-11-17 2012-05-23 三星电子株式会社 三维半导体器件及其制造方法
CN105070735A (zh) * 2015-07-10 2015-11-18 清华大学 三维阻变存储器件及其操作方法
CN106910746A (zh) * 2017-03-08 2017-06-30 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法、封装方法

Also Published As

Publication number Publication date
US10665606B2 (en) 2020-05-26
US20190319042A1 (en) 2019-10-17
KR20190119811A (ko) 2019-10-23
KR102639721B1 (ko) 2024-02-26
US10861876B2 (en) 2020-12-08
CN110379816A (zh) 2019-10-25
US20200243559A1 (en) 2020-07-30

Similar Documents

Publication Publication Date Title
CN110379816B (zh) 三维半导体存储器件
CN106981494B (zh) 三维半导体存储装置
CN112366206B (zh) 三维半导体存储器件及其制造方法
US11107765B2 (en) Three-dimensional semiconductor device
CN109309095B (zh) 三维半导体器件
CN106558591B (zh) 三维半导体器件
JP7300258B2 (ja) ３次元半導体メモリ装置
CN110634873B (zh) 三维半导体存储器装置
CN107134458B (zh) 包括堆叠电极的半导体装置
KR20180113227A (ko) 3차원 반도체 메모리 장치
KR102629970B1 (ko) 3차원 반도체 메모리 장치 및 그 동작 방법
KR20150060335A (ko) 3차원 반도체 메모리 장치
CN107240588B (zh) 三维半导体装置
CN111326521B (zh) 三维半导体存储器件
CN110571222A (zh) 三维半导体器件
US20220115320A1 (en) Memory device
US11121148B2 (en) Semiconductor device
US10559361B2 (en) Semiconductor device and control method
CN113838860A (zh) 半导体器件
CN113224078A (zh) 三维半导体存储器件
KR20210157027A (ko) 3차원 반도체 메모리 장치

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant