KR20180074786A

KR20180074786A - 게이트 구동 회로 및 디스플레이 장치

Info

Publication number: KR20180074786A
Application number: KR1020187015803A
Authority: KR
Inventors: 성둥 장; 즈진 후; 충웨이 료우; 시지에 초우; 창예이 리
Original assignee: 센젠 차이나 스타 옵토일렉트로닉스 테크놀로지 컴퍼니 리미티드
Priority date: 2015-12-28
Filing date: 2016-01-18
Publication date: 2018-07-03
Also published as: GB201806445D0; KR102057824B1; JP6732911B2; US9972266B2; GB2557842A; CN105469763A; GB2557842B; DE112016004872T5; JP2019501414A; US20180061347A1; WO2017113447A1; CN105469763B

Abstract

게이트 구동 회로(21) 및 디스플레이 장치는, 상기 게이트 구동 회로(21)에 있어서, 제어 모듈(13)을 설치하는 것을 통해, 출력 모듈(12)이 게이트 스트로브 신호를 출력하기 이전 및 게이트 스트로브 신호를 출력하는 기간에 제2 제어 노드(Q₂)의 전위를 로우 레벨(V_L)까지 풀-다운하고, 이로써 제1 로우 레벨 유지 모듈(14)의 제2 풀-다운 제어단을 출력 모듈(12)이 게이트 스트로브 신호를 출력하기 이전 및 게이트 스트로브 신호를 출력하는 기간에 로우 레벨(V_L)까지 풀-다운하여, 제1 로우 레벨 유지 모듈(14)이 차단 상태가 되도록 할 수 있다. 상기 방식을 통해, 제1 로우 레벨 유지 모듈(14)의 누전을 감소할 수 있고, 게이트 신호(V_o, V_o(N-1), V_o(N)) 출력의 지연을 감소하여, 작동 주파수를 향상시킨다.

Description

게이트 구동 회로 및 디스플레이 장치

본 발명은 디스플레이 기술분야에 관한 것으로서, 특히는 게이트 구동 회로 및 디스플레이 장치에 관한 것이다.

평면 패널 디스플레이(FPD, Flat-Panel-Display)는 해상도가 높고, 화면 깜박임이 없으며, 에너지 절약 및 환경 보호 등 장점을 구비하며, 현재 가장 트렌드한 디스플레이로 손 꼽힌다. 근래, 평면 패널 디스플레이는 높은 프레임률, 고해상도, 슬림한 프레임의 방향으로 발전한다.

평면 패널 디스플레이의 구동 방식에 있어서, 예를 들면 평판 액정 디스플레이에 대해, 기존의 구동 방식은 집적 회로(IC)의 방식을 사용하여, 바깥 둘레의 구동 회로를 COG(Chip On Gla_SS, 칩을 유리 기판에 바인딩함) 등 갭슐화 공법으로 액정 패널에 연결시키는데, 이러한 방식은 디스플레이의 슬림화에 유리하지 않고 원가가 높으며, 바깥 둘레의 구동 회로의 핀 갯수가 비교적 많을 경우 디스플레이의 기계 및 전기학적 신빈성에 영향을 일으켜, 특히는 고해상도 디스플레이에 대해, 이러한 흠결은 더욱 뚜렷하게 된다. 집적 디스플레이 구동 회로의 출현은 상기 문제를 훌륭하게 처리하였다. 집적 디스플레이 구동 회로는 디스플레이의 게이트 구동 회로와 데이터 구동 회로 등 바깥 둘레 구동 회로를 박막 트랜지스터(TFT, Thin Film Transistor)의 형식과 픽셀 박막 트랜지스터를 함께 액정 패널에 제작하는 것이다. 기존의 COG 구동 방식과 비교하면, 칩의 갯수 및 그 캡슐화 공정을 감소시킬 수 있어 원가의 감소에 유리하며, 디스플레이 프레임을 더욱 슬림하게 하고, 모듈이 더욱 치밀해져 디스플레이의 기계적 및 전기학적 신빈성을 향상시킬 수 있다.

집적 게이트 구동 회로(Gate Driver on Array, GOA)는 매우 광범하게 연구되었지만, 디스플레이가 높은 프레임률, 고해상도, 슬림한 프레임의 방향으로 발전함에 따라, 집적 게이트 구동 회로의 작동 주파수, 회로 점용 면적에도 더욱 높은 요구가 발생하였다. 집적 게이트 구동 회로에 있어서, 통상적으로 로우 레벨로 트랜지스터를 유지하여 게이트 구동 회로의 출력 신호의 로우 레벨을 유지한다. 그러나 게이트 구동 회로의 구동 단계에서, 기존의 회로 설계 중의 로우 레벨은 트랜지스터의 제어극 전위를 로우 레벨까지 풀-다운하도록 유지할 수 없기에, 누전되는 현상을 초래하였다. 로우 레벨은 트랜지스터의 누전을 유지하고, 게이트 구동 회로의 출력 펄스의 상승, 지연 감소를 증가시켜, 회로의 작동 주파수의 향상을 한정하였다.

본 발명이 주요하게 해결하고자 하는 기술적 과제는 게이트 구동 회로 및 디스플레이 장치를 제공하여, 로우 레벨 유지 모듈의 누전을 감소시켜, 게이트 신호 출력의 지연을 효과적으로 감소하여, 작동 주파수를 향상시키는 것이다.

상기 기술적 과제를 해결하기 위해, 본 발명에서 사용하는 하나의 기술적 해결수단은 액정 패널을 구동하는 게이트 구동 회로를 제공하는 것인 바, 여기서, M개의 캐스케이드 게이트 구동 유닛을 포함하고, 여기서 M은 1보다 큰 정수이며, 매 하나의 상기 게이트 구동 유닛은 입력 모듈, 출력 모듈, 제어 모듈 및 제1 로우 레벨 유지 모듈을 포함하고; 상기 입력 모듈은 제1 펄스 신호를 입력하는 펄스 신호 입력단, 제1 제어 신호를 입력하는 제1 풀-다운 제어단 및 제1 제어 노드에 커플링되는 제어 신호 출력단을 포함하고, 상기 입력 모듈은 상기 제1 펄스 신호와 상기 제1 제어 신호에 따라 상기 제1 제어 노드의 전위를 제어하며; 상기 출력 모듈은 상기 제1 제어 노드에 커플링되는 구동 제어단, 제1 클록 신호를 입력하는 클록 신호 입력단 및 게이트 신호 출력단을 포함하고, 상기 출력 모듈은 상기 제1 제어 노드의 전위의 제어하에서, 상기 게이트 신호 출력단을 통해 게이트 스트로브 신호 또는 게이트 단절 신호를 출력하며; 상기 제어 모듈은 상기 제1 클록 신호를 입력하는 클록 신호 입력단, 제1 입력 신호를 입력하는 제1 입력 신호단, 제2 제어 노드에 커플링되는 제2 풀-다운 제어단, 상기 제1 제어 노드에 커플링되는 제1 제어단 및 로우 레벨 노드에 커플링되는 제1 풀-다운단을 포함하고, 상기 로우 레벨 노드는 로우 레벨 신호를 입력하며, 상기 제어 모듈은 적어도 상기 출력 모듈이 게이트 스트로브 신호를 출력하기 이전 및 게이트 스트로브 신호를 출력하는 기간 상기 제1 제어 노드의 하이 레벨의 제어하에서 상기 제2 제어 노드의 전위를 로우 레벨까지 풀-다운하고; 상기 제1 로우 레벨 유지 모듈은 상기 제2 제어 노드에 커플링되는 제3 풀-다운 제어단, 상기 제1 제어 노드에 커플링되는 제1 단, 상기 출력 모듈의 게이트 신호 출력단에 커플링되는 제2 단 및 상기 로우 레벨 노드에 커플링되는 제3 단을 포함하며, 상기 제1 로우 레벨 유지 모듈은 상기 제2 제어 노드의 로우 레벨의 제어하에서 적어도 상기 출력 모듈이 게이트 스트로브 신호를 출력하기 이전 및 게이트 스트로브 신호를 출력하는 기간에는 차단 상태이고; 여기서 제N 레벨 게이트 구동 유닛의 펄스 신호 입력단은 제N-1 레벨 게이트 구동 유닛의 게이트 신호 출력단에 연결되며, 여기서 N은 정수이고, 값의 범위는 1＜N≤M이며, 또는 제N 레벨 게이트 구동 유닛의 펄스 신호 입력단은 제N-2 레벨 게이트 구동 유닛의 게이트 신호 출력단에 연결되고, 여기서 N은 정수이고, 값의 범위는 2＜N≤M이다.

여기서, 상기 입력 모듈은 제1 트랜지스터 및 제3 트랜지스터를 포함하고, 상기 제1 트랜지스터의 게이트와 상기 제1 트랜지스터의 제1 극은 연결되며, 상기 제1 펄스 신호를 입력하고, 상기 제1 트랜지스터의 제2 극 및 상기 제3 트랜지스터의 제1 극은 상기 제1 제어 노드에 연결되며, 상기 제3 트랜지스터의 게이트는 상기 제1 제어 신호를 입력하고, 상기 제3 트랜지스터의 제2 극은 상기 로우 레벨 노드에 연결되거나 또는 상기 제1 트랜지스터의 제1 극에 연결되고, 상기 제1 제어 신호는 제2 펄스 신호 또는 제2 클록 신호이며, 상기 제1 클록 신호의 하이 레벨과 상기 제2 클록 신호의 하이 레벨은 1/4개의 클록 주기가 중첩되고; 상기 출력 모듈은 제2 트랜지스터를 포함하며, 상기 제2 트랜지스터의 게이트는 상기 제1 제어 노드에 연결되고, 상기 제2 트랜지스터의 제1 극은 상기 제1 클록 신호를 입력하며, 상기 제2 트랜지스터의 제2 극은 상기 게이트 신호 출력단이고; 상기 제어 모듈은 제4 트랜지스터, 제5 트랜지스터, 제8 트랜지스터 및 제2 커패시터를 포함하며, 상기 제4 트랜지스터의 게이트와 상기 제8 트랜지스터의 제1 극 및 상기 제2 커패시터의 일단은 서로 연결되고, 상기 제2 커패시터의 타단은 상기 제1 클록 신호를 입력하며, 상기 제8 트랜지스터의 게이트와 상기 제5 트랜지스터의 게이트는 상기 제1 제어 노드에 연결되고, 상기 제8 트랜지스터의 제2 극과 제5 트랜지스터의 제2 극은 상기 로우 레벨 노드에 연결되며, 상기 제5 트랜지스터의 제1 극과 상기 제4 트랜지스터의 제2 극은 상기 제2 제어 노드에 연결되고, 상기 제4 트랜지스터의 제1 극은 상기 제1 입력 신호를 입력하며; 상기 제1 로우 레벨 유지 모듈은 제6 트랜지스터 및 제7 트랜지스터를 포함하고, 상기 제6 트랜지스터의 게이트와 상기 제7 트랜지스터의 게이트는 상기 제2 제어 노드에 연결되며, 상기 제6 트랜지스터의 제1 극은 상기 제1 제어 노드에 연결되고, 상기 제6 트랜지스터의 제2 극과 상기 제7 트랜지스터의 제2 극은 상기 로우 레벨 노드에 연결되며, 상기 제7 트랜지스터의 제1 극은 상기 제2 트랜지스터의 제2 극에 연결된다.

여기서, 제1 내지 제M-4 레벨 게이트 구동 유닛 중 매 하나의 레벨의 게이트 구동 유닛의 상기 제3 트랜지스터의 제2 극은 상기 로우 레벨 노드에 연결되고 상기 제3 트랜지스터의 게이트가 입력한 상기 제1 제어 신호는 제2 펄스 신호이며; 제M-3 내지 제M 레벨 게이트 구동 유닛 중 매 하나의 레벨의 게이트 구동 유닛의 상기 제3 트랜지스터의 제2 극은 상기 제1 트랜지스터의 제1 극에 연결되고 상기 제3 트랜지스터의 게이트가 입력한 상기 제1 제어 신호는 제2 클록 신호이다.

여기서, 상기 제어 모듈은 제15 트랜지스터를 더 포함하고, 상기 제15 트랜지스터의 게이트는 상기 제1 트랜지스터의 게이트에 연결되며, 상기 제15 트랜지스터의 제1 극은 상기 제2 제어 노드에 연결되며, 상기 제15 트랜지스터의 제2 극은 상기 로우 레벨 노드에 연결된다.

여기서, 제2 로우 레벨 유지 모듈을 더 포함하고, 상기 제어 모듈은 제9 트랜지스터 및 제10 트랜지스터를 더 포함하며, 상기 제2 로우 레벨 유지 유닛은 제11 트랜지스터 및 제12 트랜지스터를 포함하고; 상기 제9 트랜지스터의 게이트는 상기 제4 트랜지스터의 게이트에 연결되며, 상기 제9 트랜지스터의 제1 극은 제3 클록 신호를 입력하고, 상기 제9 트랜지스터의 제2 극은 상기 제10 트랜지스터의 제1 극, 상기 제11 트랜지스터의 게이트 및 상기 제12 트랜지스터의 게이트와 연결되며, 상기 제10 트랜지스터의 게이트와 상기 제8 트랜지스터의 게이트는 상기 제1 제어 노드에 연결되고, 상기 제10 트랜지스터의 제2 극은 상기 로우 레벨 노드에 연결되며, 상기 제11 트랜지스터의 제1 극은 상기 제2 트랜지스터의 제2 극과 연결되고, 상기 제11 트랜지스터의 제2 극과 상기 제12 트랜지스터의 제2 극은 상기 로우 레벨 노드에 연결되며, 상기 제12 트랜지스터의 제1 극은 상기 제1 제어 노드에 연결되고; 상기 제4 트랜지스터의 제1 극이 입력한 상기 제1 입력 신호는 제4 클록 신호이며, 상기 제3 클록 신호와 상기 제4 클록 신호는 두 개의 저주파 클록 신호이다.

여기서, 상기 제어 모듈은 제13 트랜지스터 및 제14 트랜지스터를 더 포함하고, 상기 제13 트랜지스터의 게이트는 상기 제3 클록 신호를 입력하며, 상기 제13 트랜지스터의 제1 극은 상기 제4 트랜지스터의 제1 극에 연결되고, 상기 제13 트랜지스터의 제2 극은 상기 제2 제어 노드에 연결되며, 상기 제14 트랜지스터의 게이트는 상기 제4 클록 신호를 입력하고, 상기 제14 트랜지스터의 제1 극은 상기 제9 트랜지스터의 제1 극에 연결되며, 상기 제14 트랜지스터의 제2 극은 상기 제9 트랜지스터의 제2 극에 연결된다.

여기서, 상기 제어 유닛은 제16 트랜지스터 및 제17 트랜지스터를 더 포함하고, 상기 제16 트랜지스터의 게이트는 상기 제17 트랜지스터의 게이트 및 상기 제1 트랜지스터의 게이트와 연결되며, 상기 제16 트랜지스터의 제1 극은 상기 제9 트랜지스터의 제2 극과 연결되고, 상기 제16 트랜지스터의 제2 극과 상기 제17 트랜지스터의 제2 극은 상기 로우 레벨 노드에 연결되며, 상기 제17 트랜지스터의 제1 극은 상기 제2 제어 노드에 연결된다.

여기서, 매 하나의 상기 게이트 구동 유닛은 제2 로우 레벨 유지 모듈을 더 포함하고, 상기 제2 로우 레벨 유지 모듈은 제18 트랜지스터 및 제19 트랜지스터를 포함하며; 여기서 현재 레벨 게이트 구동 유닛의 상기 제18 트랜지스터의 게이트 및 상기 제19 트랜지스터의 게이트는 이전 레벨 게이트 구동 유닛의 제2 제어 노드에 연결되고, 현재 레벨 게이트 구동 유닛의 상기 제18 트랜지스터의 제1 극은 현재 레벨 게이트 구동 유닛의 제1 제어 노드에 연결되며, 현재 레벨 게이트 구동 유닛의 상기 제18 트랜지스터의 제2 극은 현재 레벨 게이트 구동 유닛의 로우 레벨 노드에 연결되고, 현재 레벨 게이트 구동 유닛의 상기 제19 트랜지스터의 제1 극은 현재 레벨 게이트 구동 유닛의 제2 트랜지스터의 제2 극에 연결되며, 현재 레벨 게이트 구동 유닛의 상기 제19 트랜지스터의 제2 극은 현재 레벨 게이트 구동 유닛의 로우 레벨 노드에 연결되고; 현재 레벨 게이트 구동 유닛의 상기 제4 트랜지스터의 제1 극이 입력한 상기 제1 입력 신호는 제4 클록 신호이다.

여기서, 제1 레벨 게이트 구동 유닛 및 제M-3 내지 제M 레벨 게이트 구동 유닛 중 매 하나의 레벨의 게이트 구동 유닛은 또한 제2 로우 레벨 유지 모듈을 더 포함하고, 제1 레벨 게이트 구동 유닛 및 제M-3 내지 제M 레벨 게이트 구동 유닛 중 매 하나의 레벨의 게이트 구동 유닛의 상기 제어 모듈은 또한 제9 트랜지스터 및 제10 트랜지스터를 더 포함하며, 상기 제2 로우 레벨 유지 유닛은 제11 트랜지스터 및 제12 트랜지스터를 포함하고; 상기 제9 트랜지스터의 게이트는 상기 제4 트랜지스터의 게이트에 연결되며, 상기 제9 트랜지스터의 제1 극은 제3 클록 신호를 입력하고, 상기 제9 트랜지스터의 제2 극은 상기 제10 트랜지스터의 제1 극, 상기 제11 트랜지스터의 게이트 및 상기 제12 트랜지스터의 게이트와 연결되며, 상기 제10 트랜지스터의 게이트와 상기 제8 트랜지스터의 게이트는 상기 제1 제어 노드에 연결되고, 상기 제10 트랜지스터의 제2 극은 상기 로우 레벨 노드에 연결되며, 상기 제11 트랜지스터의 제1 극은 상기 제2 트랜지스터의 제2 극과 연결되고, 상기 제11 트랜지스터의 제2 극과 상기 제12 트랜지스터의 제2 극은 상기 로우 레벨 노드에 연결되며, 상기 제12 트랜지스터의 제1 극은 상기 제1 제어 노드에 연결되고; 상기 제4 트랜지스터의 제1 극이 입력한 상기 제1 입력 신호는 제4 클록 신호이며, 상기 제3 클록 신호와 상기 제4 클록 신호는 두 개의 저주파 클록 신호이고; 여기서 제1 레벨 게이트 구동 유닛의 제3 트랜지스터의 제2 극은 로우 레벨 노드에 연결되고 상기 제3 트랜지스터의 게이트가 입력한 상기 제1 제어 신호는 제2 펄스 신호이며; 상기 제M-3 내지 제M 레벨 게이트 구동 유닛 중 매 하나의 레벨의 게이트 구동 유닛의 제3 트랜지스터의 제2 극은 제1 트랜지스터의 제1 극에 연결되어 제1 펄스 신호를 입력하고 상기 제3 트랜지스터의 게이트가 입력한 상기 제1 제어 신호는 제2 클록 신호이며; 제2 내지 제M-4 레벨 게이트 구동 유닛 중의 매 하나의 레벨의 게이트 구동 유닛은 또한 제18 트랜지스터 및 제19 트랜지스터를 더 포함하고, 여기서 현재 레벨 게이트 구동 유닛의 상기 제18 트랜지스터의 게이트 및 상기 제19 트랜지스터의 게이트는 이전 레벨 게이트 구동 유닛의 제2 제어 노드에 연결되고, 현재 레벨 게이트 구동 유닛의 상기 제18 트랜지스터의 제1 극은 현재 레벨 게이트 구동 유닛의 제1 제어 노드에 연결되며, 현재 레벨 게이트 구동 유닛의 상기 제18 트랜지스터의 제2 극은 현재 레벨 게이트 구동 유닛의 로우 레벨 노드에 연결되고, 현재 레벨 게이트 구동 유닛의 상기 제19 트랜지스터의 제1 극은 현재 레벨 게이트 구동 유닛의 제2 트랜지스터의 제2 극에 연결되며, 현재 레벨 게이트 구동 유닛의 상기 제19 트랜지스터의 제2 극은 현재 레벨 게이트 구동 유닛의 로우 레벨 노드에 연결되고; 현재 레벨 게이트 구동 유닛의 상기 제4 트랜지스터의 제1 극이 입력한 상기 제1 입력 신호는 제4 클록 신호이며; 여기서 제2 내지 제M-4 레벨 게이트 구동 유닛 중 매 하나의 레벨의 게이트 구동 유닛의 제3 트랜지스터의 제2 극은 로우 레벨 노드에 연결되고 상기 제3 트랜지스터의 게이트가 입력한 상기 제1 제어 신호는 제2 펄스 신호이다.

상기 기술적 과제를 해결하기 위해, 본 발명에서 사용하는 다른 하나의 기술적 해결수단은 디스플레이 장치를 제공하는 것인 바, 다수의 스캐닝 라인 및 상기 스캐닝 라인에 게이트 신호를 제공하는 게이트 구동 회로를 포함하고, 여기서 상기 게이트 구동 회로는 M개의 캐스케이드 게이트 구동 유닛을 포함하고, 여기서 M은 1보다 큰 정수이며, 매 하나의 상기 게이트 구동 유닛은 입력 모듈, 출력 모듈, 제어 모듈 및 제1 로우 레벨 유지 모듈을 포함하고; 상기 입력 모듈은 제1 펄스 신호를 입력하는 펄스 신호 입력단, 제1 제어 신호를 입력하는 제1 풀-다운 제어단 및 제1 제어 노드에 커플링되는 제어 신호 출력단을 포함하고, 상기 입력 모듈은 상기 제1 펄스 신호와 상기 제1 제어 신호에 따라 상기 제1 제어 노드의 전위를 제어하며; 상기 출력 모듈은 상기 제1 제어 노드에 커플링되는 구동 제어단, 제1 클록 신호를 입력하는 클록 신호 입력단 및 게이트 신호 출력단을 포함하고, 상기 출력 모듈은 상기 제1 제어 노드의 전위의 제어하에서, 상기 게이트 신호 출력단을 통해 게이트 스트로브 신호 또는 게이트 단절 신호를 출력하며; 상기 제어 모듈은 상기 제1 클록 신호를 입력하는 클록 신호 입력단, 제1 입력 신호를 입력하는 제1 입력 신호단, 제2 제어 노드에 커플링되는 제2 풀-다운 제어단, 상기 제1 제어 노드에 커플링되는 제1 제어단 및 로우 레벨 노드에 커플링되는 제1 풀-다운단을 포함하고, 상기 로우 레벨 노드는 로우 레벨 신호를 입력하며, 상기 제어 모듈은 적어도 상기 출력 모듈이 게이트 스트로브 신호를 출력하기 이전 및 게이트 스트로브 신호를 출력하는 기간 상기 제1 제어 노드의 하이 레벨의 제어하에서 상기 제2 제어 노드의 전위를 로우 레벨까지 풀-다운하고; 상기 제1 로우 레벨 유지 모듈은 상기 제2 제어 노드에 커플링되는 제3 풀-다운 제어단, 상기 제1 제어 노드에 커플링되는 제1 단, 상기 출력 모듈의 게이트 신호 출력단에 커플링되는 제2 단 및 상기 로우 레벨 노드에 커플링되는 제3 단을 포함하며, 상기 제1 로우 레벨 유지 모듈은 상기 제2 제어 노드의 로우 레벨의 제어하에서 적어도 상기 출력 모듈이 게이트 스트로브 신호를 출력하기 이전 및 게이트 스트로브 신호를 출력하는 기간에는 차단 상태이고; 여기서 제N 레벨 게이트 구동 유닛의 펄스 신호 입력단은 제N-1 레벨 게이트 구동 유닛의 게이트 신호 출력단에 연결되며, 여기서 N은 정수이고, 값의 범위는 1＜N≤M이며, 또는 제N 레벨 게이트 구동 유닛의 펄스 신호 입력단은 제N-2 레벨 게이트 구동 유닛의 게이트 신호 출력단에 연결되고, 여기서 N은 정수이고, 값의 범위는 2＜N≤M이다.

여기서, 매 하나의 상기 게이트 구동 유닛은 제2 로우 레벨 유지 모듈을 더 포함하고, 상기 제어 모듈은 제9 트랜지스터 및 제10 트랜지스터를 더 포함하며, 상기 제2 로우 레벨 유지 유닛은 제11 트랜지스터 및 제12 트랜지스터를 포함하고; 상기 제9 트랜지스터의 게이트는 상기 제4 트랜지스터의 게이트에 연결되며, 상기 제9 트랜지스터의 제1 극은 제3 클록 신호를 입력하고, 상기 제9 트랜지스터의 제2 극은 상기 제10 트랜지스터의 제1 극, 상기 제11 트랜지스터의 게이트 및 상기 제12 트랜지스터의 게이트와 연결되며, 상기 제10 트랜지스터의 게이트와 상기 제8 트랜지스터의 게이트는 상기 제1 제어 노드에 연결되고, 상기 제10 트랜지스터의 제2 극은 상기 로우 레벨 노드에 연결되며, 상기 제11 트랜지스터의 제1 극은 상기 제2 트랜지스터의 제2 극과 연결되고, 상기 제11 트랜지스터의 제2 극과 상기 제12 트랜지스터의 제2 극은 상기 로우 레벨 노드에 연결되며, 상기 제12 트랜지스터의 제1 극은 상기 제1 제어 노드에 연결되고; 상기 제4 트랜지스터의 제1 극이 입력한 상기 제1 입력 신호는 제4 클록 신호이며, 상기 제3 클록 신호와 상기 제4 클록 신호는 두 개의 저주파 클록 신호이다.

본 발명의 유익한 효과는 하기와 같다. 선행기술의 상황과 구별되게, 본 발명 제어 모듈을 설치하는 것을 통해, 출력 모듈이 게이트 스트로브 신호를 출력하기 이전 및 게이트 스트로브 신호를 출력하는 기간에 제2 제어 노드의 전위를 로우 레벨에 풀-다운하여, 이로써 로우 레벨 유지 모듈의 제3 풀-다운 제어단이 출력 모듈이 게이트 스트로브 신호를 출력하기 이전 및 게이트 스트로브 신호를 출력하는 기간에 로우 레벨에 풀-다운하여, 로우 레벨 유지 모듈이 차단 상태가 되도록 함으로써, 로우 레벨 유지 모듈의 누전을 감소하여, 출력 모듈이 게이트 스트로브 신호를 출력하는 출력 지연 시간을 효과적으로 감소한다.

도 1은 본 발명의 게이트 구동 유닛의 일 실시예의 구조도이다.
도 2는 본 발명의 게이트 구동 유닛의 일 실시예의 구체적인 회로 구조도이다.
도 3은 도 2에 도시된 게이트 구동 유닛의 일 실시예의 작업 타이밍 다이어그램이다.
도 4는 도 2에 도시된 게이트 구동 유닛의 다른 일 실시예의 작업 타이밍 다이어그램이다.
도 5는 본 발명의 게이트 구동 유닛의 다른 일 실시예의 구체적인 회로 구조도이다.
도 6은 본 발명의 게이트 구동 유닛의 또 다른 일 실시예의 구체적인 회로 구조도이다.
도 7은 도 6에 도시된 게이트 구동 유닛의 일 실시예의 작업 타이밍 다이어그램이다.
도 8은 도 6에 도시된 게이트 구동 유닛의 다른 일 실시예의 작업 타이밍 다이어그램이다.
도 9는 본 발명의 게이트 구동 유닛의 또 다른 일 실시예의 구체적인 회로 구조도이다.
도 10은 본 발명의 게이트 구동 유닛의 또 다른 일 실시예의 구체적인 회로 구조도이다.
도 11은 본 발명의 게이트 구동 유닛의 또 다른 일 실시예의 구체적인 회로 구조도이다.
도 12는 도 11에 도시된 게이트 구동 유닛의 일 실시예의 작업 타이밍 다이어그램이다.
도 13은 도 11에 도시된 게이트 구동 유닛의 다른 일 실시예의 작업 타이밍 다이어그램이다.
도 14는 본 발명의 게이트 구동 유닛의 또 다른 일 실시예의 구체적인 회로 구조도이다.
도 15는 도 14에 도시된 게이트 구동 유닛의 일 실시예의 작업 타이밍 다이어그램이다.
도 16은 본 발명의 게이트 구동 회로의 일 실시예의 구조도이다.
도 17은 본 발명의 게이트 구동 회로의 다른 일 실시예의 구조도이다.
도 18은 본 발명의 게이트 구동 회로의 또 다른 일 실시예의 구조도이다.
도 19는 본 발명의 게이트 구동 회로의 일 실시예의 작업 타이밍 다이어그램이다.
도 20은 본 발명의 디스플레이 장치의 일 실시예의 구조도이다.
도 21은 본 발명의 로우 레벨 유지 모듈의 제3 풀-다운 제어단의 신호 파형과 기존의 게이트 구동 유닛 중의 로우 레벨 유지 모듈의 제어단의 신호 파형 모식도이다.

이하, 도면과 실시예를 결부하여 본 발명을 상세하게 설명하도록 한다.

도 1을 참조하면, 본 발명의 액정 패널을 구동하는 게이트 구동 유닛의 일 실시예에 있어서, 하나의 게이트 구동 유닛은 액정 패널의 하나의 스캐닝 라인에 스캐닝 구동 신호를 입력하고, 입력 모듈(11), 출력 모듈(12), 제어 모듈(13) 및 제1 로우 레벨 유지 모듈(14)을 포함한다.

여기서, 입력 모듈(11)은 제1 펄스 신호(V_i)를 입력하는 펄스 신호 입력단, 제1 제어 신호(V_c)를 입력하는 제1 풀-다운 제어단 및 제1 제어 노드(Q₁)에 커플링되는 제어 신호 출력단을 포함한다. 입력 모듈은 제1 펄스 신호(V_i)과 제1 제어 신호(V_c)에 따라 제1 제어 노드(Q₁)의 전위를 제어한다.

출력 모듈(12)은 제1 제어 노드(Q₁)에 커플링되는 구동 제어단, 제1 클록 신호(CK_A)를 입력하는 클록 신호 입력단 및 게이트 신호 출력단을 포함한다. 여기서 게이트 신호 출력단은 액정 패널의 스캐닝 라인과 연결되기 위한 것이다. 출력 모듈(12)은 제1 제어 노드(Q₁)의 전위의 제어하에서, 게이트 신호 출력단을 통해 게이트 신호(V_o)를 출력하고, 여기서 게이트 신호(V_o)는 게이트 스트로브 신호 및 게이트 단절 신호를 포함한다. 게이트 스트로브 신호는 스캐닝 라인과 연결되는 픽셀 박막 트랜지스터를 도통하는 하이 레벨 스캐닝 신호를 가리키고, 게이트 단절 신호는 스캐닝 라인과 연결되는 픽셀 박막 트랜지스터가 단절하는 로우 레벨 스캐닝 신호를 가리킨다.

제어 모듈(13)은 제1 클록 신호(CK_A)를 입력하는 클록 신호 입력단, 제1 입력 신호(V_ii)를 입력하는 제1 입력 신호단, 제2 제어 노드(Q₂)에 커플링되는 제2 풀-다운 제어단, 제1 제어 노드(Q₁)에 커플링되는 제1 제어단 및 로우 레벨 노드(Q₃)에 커플링되는 제1 풀-다운단을 포함한다. 여기서, 제어 모듈(13)은 적어도 출력 모듈(12)이 게이트 스트로브 신호를 출력하기 이전 및 게이트 스트로브 신호를 출력하는 기간에 제1 제어 노드(Q₁)의 하이 레벨 제어하에서, 제2 제어 노드(Q₂)의 전위를 로우 레벨까지 풀-다운한다.

또한, 제어 모듈(13)은 출력 모듈(12)이 게이트 스트로브 신호를 출력한 이후 제1 제어 노드(Q₁)의 로우 레벨 제어하에서 제2 제어 노드의 전위를 하이 레벨까지 풀-업한다.

제1 로우 레벨 유지 모듈(14)은 제2 제어 노드(Q₂)에 커플링되는 제3 풀-다운 제어단, 제1 제어 노드(Q₁)에 커플링되는 제1 단, 출력 모듈(12)의 게이트 구동 신호 출력단에 커플링되는 제2 단 및 로우 레벨 노드(Q₃)에 커플링되는 제3 단을 포함한다. 제1 로우 레벨 유지 모듈(14)은 제2 제어 노드(Q₂)의 로우 레벨 제어하에서 적어도 출력 모듈(12)이 게이트 스트로브 신호를 출력하기 이전 및 게이트 스트로브 신호 기간에 차단 상태이다.

또한, 제1 로우 레벨 유지 모듈(14)은 출력 모듈(12)이 게이트 스트로브 신호를 출력한 이후 제2 제어 노드(Q₂)의 하이 레벨 제어하에서 도통 상태이고, 출력 모듈(12)의 게이트 신호 출력단의 전위를 로우 레벨까지 풀-다운하기 위한 것이기도 하다.

본 실시예에 있어서, 제1 로우 레벨 유지 모듈(14)의 도통과 턴 오프는 제3 풀-다운 제어단의 전위에 의해 결정되고, 제3 풀-다운 제어단의 전위가 하이 레벨일 경우 제1 로우 레벨 유지 모듈(14)은 도통되어, 출력 모듈(12)의 게이트 신호 출력단을 로우 레벨 노드(Q₃)에 커플링시켜, 출력 모듈(12)의 게이트 신호 출력단이 로우 레벨 상태를 유지하도록 한다. 제3 풀-다운 제어단의 전위가 로우 레벨일 경우 제1 로우 레벨 유지 모듈(14)은 턴 오프된다. 제어 모듈(13)을 설치하는 것을 통해 제2 제어 노드(Q₂)의 전위를 제어하여 제1 로우 레벨 유지 모듈(14)의 제3 풀-다운 제어단의 전위를 제어하고, 출력 모듈(12)이 게이트 스트로브 신호를 출력하기 이전 및 게이트 스트로브 신호를 출력하는 기간에 제2 제어 노드(Q₂)의 전위를 로우 레벨까지 풀-다운하며, 이로써 제1 로우 레벨 유지 모듈(14)의 제3 풀-다운 제어단을 출력 모듈(12)이 게이트 스트로브 신호를 출력하기 이전 및 게이트 스트로브 신호를 출력하는 기간에 로우 레벨까지 풀-다운하여, 제1 로우 레벨 유지 모듈(14)이 차단 상태가 되도록 함으로써, 제1 로우 레벨 유지 모듈(14)의 누전을 감소할 수 있고, 제1 로우 레벨 유지 모듈(14)이 누전 도통으로 인해 출력 모듈(12)의 게이트 신호 출력단의 전위가 풀-다운되는 것을 방지하여, 출력 모듈(12)이 게이트 스트로브 신호를 출력하는 출력 지연이 효과적으로 감소되어, 회로의 작업 효율을 향상시킨다. 이 밖에, 제어 모듈(13)을 출력 모듈(12)이 게이트 스트로브 신호를 출력한 이후 제2 제어 노드(Q₂)의 전위를 하이 레벨로 풀-업하도록 제어하는 것을 통해, 제1 로우 레벨 유지 모듈(14)을 도통시켜, 출력 모듈(12)의 게이트 신호 출력단의 전위를 로우 레벨까지 풀-다운하여, 출력 모듈(12)의 출력단의 전위를 로우 레벨로 유지함으로써, 게이트 신호 출력단과 연결되는 픽셀 박막 트랜지스터의 도통을 방지하여, 신호 쓰기 오류를 방지할 수 있다.

이하 구체적인 회로 구조와 결부하여 본 발명의 실시예의 게이트 구동 유닛을 설명하도록 한다.

실시예 1:

도 2를 참조하면, 본 발명의 게이트 구동 유닛의의 일 구체적인 실시예에 있어서, 입력 모듈(11)은 제1 트랜지스터(T1) 및 제3 트랜지스터(T3)를 포함한다. 여기서, 제1 트랜지스터(T1)의 게이트와 제1 극 쇼트 커넥트는 입력 모듈(11)의 펄스 신호 입력단으로서, 제1 펄스 신호(V_i)를 입력하기 위한 것이고, 제1 트랜지스터(T1)의 제2 극과 제3 트랜지스터(T3)의 제1 극은 제1 제어 노드(Q₁)에 연결되며, 제3 트랜지스터(T3)의 제2 극은 로우 레벨 노드(Q₃)에 연결되고, 제3 트랜지스터(T3)의 게이트는 입력 모듈(11)의 제1 풀-다운 제어단으로서, 제1 제어 신호(V_c)를 입력하기 위한 것이다.

출력 모듈(12)은 제2 트랜지스터(T2)를 포함하고, 또한 제1 커패시터(C1)를 더 포함한다. 여기서, 제2 트랜지스터(T2)의 게이트는 출력 모듈(12)의 구동 제어단으로서, 제1 제어 노드(Q₁)에 연결된다. 제2 트랜지스터(T2)의 제1 극은 출력 모듈(12)의 클록 신호 입력단으로서, 제1 클록 신호(CK_A)를 입력하기 위한 것이다. 제2 트랜지스터(T2)의 제2 극은 출력 모듈(12)의 게이트 신호 출력단으로 한다. 제1 커패시터(C1)의 양단은 제1 제어 노드(Q₁) 및 제2 트랜지스터(T2)의 제2 극에 각각 연결된다.

제어 모듈(13)은 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제8 트랜지스터(T8) 및 제2 커패시터(C2)를 포함한다. 여기서, 제4 트랜지스터(T4)의 게이트는 제8 트랜지스터(T8)의 제1 극 및 제2 커패시터(C2)의 일단과 서로 연결된다. 제2 커패시터(C2)의 타단은 제어 모듈(13)의 클록 신호 입력단으로서, 제1 클록 신호(CK_A)을 입력하기 위한 것이다. 제4 트랜지스터(T4)의 제1 극은 제어 모듈(13)의 제1 입력 신호단으로서 제1 입력 신호를 입력하기 위한 것이다. 제4 트랜지스터(T4)의 제2 극과 제5 트랜지스터(T5)의 제2 극은 서로 연결되고, 제어 모듈(13)의 제2 풀-다운 제어단으로서 제2 제어 노드(Q₂)에 연결된다. 제5 트랜지스터(T5)의 게이트와 제8 트랜지스터(T8)의 게이트는 서로 연결되고, 제어 모듈(13)의 제1 제어단으로서 제1 제어 노드(Q₁)에 연결된다. 제5 트랜지스터(T5)의 제2 극과 제8 트랜지스터(T8)의 제2 극은 서로 연결되고, 제어 모듈(13)의 제1 풀-다운단으로서 로우 레벨 노드(Q₃)에 연결된다.

제1 로우 레벨 유지 모듈(14)은 제6 트랜지스터(T6) 및 제7 트랜지스터(T7)를 포함한다. 여기서, 제6 트랜지스터(T6)의 게이트와 제7 트랜지스터(T7)의 게이트는 서로 연결되고, 제1 로우 레벨 유지 모듈(14)의 제3 풀-다운 제어단으로서 제2 제어 노드(Q₂)에 연결된다. 제6 트랜지스터(T6)의 제1 극으로서 제1 로우 레벨 유지 모듈(14)의 제1 단은 제1 제어 노드(Q₁)에 연결된다. 제7 트랜지스터(T7)의 제1 극은 제1 로우 레벨 유지 모듈(14)의 제2 단으로서 제2 트랜지스터(T2)의 제2 극에 연결된다. 제6 트랜지스터(T6)의 제2 극과 제7 트랜지스터(T7)의 제2 극은 서로 연결되고, 제1 로우 레벨 유지 모듈(14)의 제3 단으로서 로우 레벨 노드(Q₃)에 연결된다.

본 실시예에 있어서, 제1 펄스 신호(V_i)는 두 개 레벨 이전의 게이트 구동 유닛이 출력한 게이트 신호인 바, 예를 들면 현재 레벨 게이트 구동 유닛이 제3 레벨 게이트 구동 유닛이면, 현재 레벨의 제1 펄스 신호(V_i)는 제1 레벨 게이트 구동 유닛이 출력한 게이트 신호이다. 물론, 기타 방식에 있어서, 제1 펄스 신호(V_i)는 이전 레벨 게이트 구동 유닛이 출력한 게이트 신호일 수도 있거나, 또는 단독적인 신호 소스를 사용하여 필요한 제1 펄스 신호(V_i)를 입력할 수도 있다. 제1 클록 신호(CK_A)는 고주파 클록 신호이고, 그 하이 레벨 전압 크기는 V_H1이며, 로우 레벨 전압 크기는 V_L1이다. 제1 제어 신호(V_c)는 제2 펄스 신호이다. 고 전압원(V_DD)은 제4 트랜지스터(T4)의 제1 극에 연결되어 제1 입력 신호를 제공하는 바, 즉 제1 입력 신호는 하이 레벨 신호이며, 그 전압 크기는 V_H2이다. 저 전압원(V_SS)은 로우 레벨 노드(Q₃)에 연결되어 로우 레벨 신호를 제공하는 바, 그 전압 크기는 V_L이다. 여기서, V_H1≥V_H2이고, V_L≥V_L1이다.

도 3과 결부하면, 도 3은 도 2에 도시된 게이트 구동 유닛의 일 실시예의 작업 타이밍 다이어그램이다. 본 실시예에 있어서, 게이트 구동 유닛의 작업 과정은 두 개 단계로 나뉠 수 있는 바, 구동 단계(t1 내지 t4시각) 및 로우 레벨 유지 단계(t5시각이후)이다. 액정 패널은 순차 스캐닝 방식이고, 따라서, 하나의 화면 프레임에서, 게이트 구동 유닛은 단지 스캐닝 시각에서 이에 연결되는 스캐닝 라인에 대해 하나의 하이 레벨 스캐닝 신호를 출력하며, 하이 레벨 스캐닝 신호를 출력한 후 기타 시간 내에 게이트 구동 유닛의 출력단은 로우 레벨 상태를 유지하여, 이와 연결되는 스캐닝 라인에 연결된 픽셀 박막 트랜지스터와 도통되는 것을 방지하여, 신호 쓰기 오류를 방지할 수 있다.

구체적으로는, t1시각에서, 제1 제어 신호(V_c)는 로우 레벨이고, 제3 트랜지스터(T3)를 턴 오프한다. 제1 클록 신호(CK_A)의 전위는 로우 레벨(V_L1)이고, 제1 펄스 신호(V_i)의 전위는 하이 레벨(V_H1)이며, 이때 제1 트랜지스터(T1)가 도통되고, 제1 펄스 신호(V_i)는 제1 트랜지스터(T1)를 통해 제1 제어 노드(Q₁)를 충전하여, 제1 제어 노드(Q₁)의 전위(V_Q1)가 V_H1-V_TH1에 충전되도록 하며, 여기서 V_TH1은 제1 트랜지스터(T1)의 한계 값 전압이고, 이로써 제2 트랜지스터(T2)의 게이트 전위가 하이 레벨(V_H1-V_TH1)이 되도록 함으로써, 제2 트랜지스터(T2)는 도통된다. 제2 트랜지스터(T2)의 도통은, 제2 트랜지스터(T2)의 제2 극이 출력한 게이트 신호(V_o)가 제1 클록 신호(CK_A)의 로우 레벨(V_L1)까지 풀-다운되도록 한다. 이와 동시에, 제1 제어 노드(Q₁)의 전위(V_Q1)는 하이 레벨(V_H1-V_TH1)으로서, 제5 트랜지스터(T5)와 제8 트랜지스터(T8)를 도통시켜, 제4 트랜지스터(T4)의 게이트 전위를 로우 레벨(V_L)까지 풀-다운되도록 하며, 따라서 제4 트랜지스터(T4)는 완전히 턴 오프되어, 이로써 도통되는 제5 트랜지스터(T5)를 통해, 제2 제어 노드(Q₂)의 전위(V_Q2)를 완전히 로우 레벨(V_L)까지 풀-다운할 수 있으며, 제6 트랜지스터(T6)와 제7 트랜지스터(T7)가 턴 오프되도록 하여, 이로써 제1 로우 레벨 유지 모듈(14)이 차단 상태가 되도록 한다.

t2시각에서, 제1 제어 신호(V_c)는 여전히 로우 레벨이다. 제1 펄스 신호(V_i)의 전위는 로우 레벨(V_L1)로 하강되어, 제1 트랜지스터(T1)가 턴 오프되도록 한다. 이 때, 제1 제어 노드(Q₁)의 전위(V_Q1)여전히 하이 레벨을 유지하여, 제2 트랜지스터(T2)가 도통 상태를 유지하도록 하고, 제1 클록 신호(CK_A)의 전위는 로우 레벨(V_L1)로부터 하이 레벨(V_H1)로 상승하며, 도통되는 제2 트랜지스터(T2)를 통해 게이트 신호 출력단을 충전하여, 게이트 신호 출력단의 전위를 신속하게 상승되도록 한다. 제1 트랜지스터(T1), 제3 트랜지스터(T3) 및 제6 트랜지스터(T6)가 오프 상태이기에, 제1 제어 노드(Q₁)(즉 제2 트랜지스터(T2)의 게이트)가 플로팅 상태로 된다. 따라서, 커패시터 부트스트랩 효과의 작용하에서, 게이트 신호 출력단 전압의 상승에 따라, 제1 제어 노드(Q₁)의 전압은 V_H1-V_TH1보다 더욱 높은 전압까지 상승되어, 게이트 신호 출력단은 하이 레벨(V_H1)에 신속하게 충전되어, 하이 레벨의 게이트 신호(V_o)를 출력한다.

t3시각에서, 제1 클록 신호(CK_A)는 하이 레벨(V_H1)로부터 로우 레벨(V_L1)까지 감소하고, 제1 제어 노드(Q₁)의 전위(V_Q1)가 여전히 하이 레벨이기에, 제2 트랜지스터(T2)가 도통 상태를 유지하도록 하고, 따라서 게이트 신호 출력단은 도통되는 제2 트랜지스터(T2)를 통해 방전하여, 게이트 신호 출력단이 출력한 게이트 신호(V_o)의 전위가 로우 레벨(V_L1)까지 신속하게 감소되도록 한다. 커패시터 부트스트랩 효과로 인해, 제1 제어 노드(Q₁)의 전위(V_Q1)는 V_H1-V_TH1로 감소된다.

t4시각에서, 제1 제어 신호(V_c)는 로우 레벨로부터 하이 레벨로 상승하고, 제3 트랜지스터(T3)는 도통되어, 제1 제어 노드(Q₁)의 전위(V_Q1)를 로우 레벨(V_L)까지 풀-다운하여, 제5 트랜지스터(T5)와 제8 트랜지스터(T8)가 턴 오프되도록 한다. 제1 클록 신호(CK_A)가 여전히 로우 레벨(V_L1)이기에, 따라서 제4 트랜지스터(T4)는 여전히 오프 상태이며, 제2 제어 노드(Q₂)의 전위(V_Q2)를 로우 레벨(V_L)로 유지한다.

t5시각에서, 제1 클록 신호(CK_A)는 로우 레벨(V_L1)로부터 하이 레벨(V_H1)로 상승하고, 고전압으로 제2 커패시터(C2)를 제4 트랜지스터(T4)의 게이트에 커플링하는 것을 통해, 제4 트랜지스터(T4)를 도통한다. 고 전압원(V_DD)은 도통되는 제4 트랜지스터(T4)를 통해 제2 제어 노드(Q₂)를 충전하여, 제2 제어 노드(Q₂)의 전위(V_Q2)를 V_H2-V_TH4까지 상승되도록 하고, 여기서 V_TH4는 제4 트랜지스터(T4)의 한계 값 전압이며, 이 때 제6 트랜지스터(T6)와 제7 트랜지스터(T7)는 도통한다. 도통되는 제6 트랜지스터(T6)를 통해, 제1 제어 노드(Q₁)의 전위(V_Q1)가 로우 레벨(V_L)까지 풀-다운되도록 한다. 도통되는 제7 트랜지스터(T7)를 통해, 제2 트랜지스터(T2)의 제2 극의 전위가 로우 레벨(V_L)까지 풀-다운되도록 하며, 즉 게이트 신호 출력단이 출력한 게이트 신호(V_o)는 로우 레벨(V_L)까지 풀-다운된다.

본 실시예에 있어서, 구동 단계의 t1 내지 t3시각 기간에, 제4 트랜지스터(T4)가 완전히 턴 오프되기에, 제2 제어 노드(Q₂)의 전위(V_Q2)는 도통되는 제5 트랜지스터(T5)를 통해 로우 레벨(V_L)까지 풀-다운되며, 이로써 제6 트랜지스터(T6)와 제7 트랜지스터(T7)의 누전을 억제하였고, 게이트 신호 출력단이 출력하는 상승 지연 시간을 감소하는 데 유리하여, 회로의 작업 속도의 향상에 유리하다.

이 밖에, 게이트 신호 출력단이 하이 레벨 스캐닝 신호를 출력한 후, 이에 연결되는 스캐닝 라인은 비 스트로브 상태로 되고, 게이트 구동 유닛의 게이트 신호 출력단은 로우 레벨(V_L)로 유지되어야, 스캐닝 라인에 대응되어 연결되는 픽셀 박막 트랜지스터가 도통되어 신호 쓰기 오류를 초래하는 것을 방지할 수 있다. 이론적으로, 제1 제어 노드(Q₁)(즉 제2 트랜지스터(T2)의 게이트)의 전위(V_Q1)와 게이트 신호 출력단(즉 제2 트랜지스터(T2)의 제2 극)의 전위(V_o)는 반드시 로우 레벨로 유지되어야 하는데, 제2 트랜지스터(T2)의 소스 전극과 드레인 전극 사이에 기생 커패시턴트(C_GD2)가 존재하기에, 제1 클록 신호(CK_A)가 로우 레벨로부터 하이 레벨로 점핑할 경우, 제1 제어 노드(Q₁)에서 커플링 전압(ΔV_Q1)이 산생하게 된다. ΔV_Q1은 제1 클록 신호(CK_A)가 게이트 신호 출력단에 대한 오류 충전을 초래하여, 게이트 신호 출력단이 출력한 게이트 신호(V_o)가 로우 레벨을 유지할 수 없도록 할 수 있다. 본 실시예를 통해, t5시각 이후, 제5 트랜지스터(T5)와 제8 트랜지스터(T8)가 오프 상태이기에, 제4 트랜지스터(T4)는 제1 클록 신호(CK_A)의 하이 레벨 펄스에 따라 주기적으로 도통되고, 제2 제어 노드(Q₂)의 전위(V_Q2)는 시종일관 하이 레벨로 유지되어, 제6 트랜지스터(T6)와 제7 트랜지스터(T7)가 도통 상태를 유지하도록 하며, 이로써 게이트 신호 출력단이 출력한 게이트 신호(V_o)를 로우 레벨 스캐닝 신호로 유지할 수 있다.

도 4를 참조하면, 도 4는 도 2에 도시된 게이트 구동 유닛의 다른 일 실시예의 작업 타이밍 다이어그램이다. 도 3에 도시된 실시예에 있어서, 제1 펄스 신호(V_i)의 하이 레벨과 제1 클록 신호(CK_A)의 로우 레벨은 동시에 일어난다. 도 3에 도시된 실시예와 주요하게 상이한 것은, 도 4에 도시된 작업 타이밍 다이어그램에서, 제1 펄스 신호(V_i)의 하이 레벨과 제1 클록 신호(CK_A)의 하이 레벨은 1/4개의 클록 주기가 중첩된다.

도 4에 도시된 바와 같이, t2 내지 t3시각 기간에, 비록 제1 펄스 신호(V_i)가 여전히 부분적인 시간이 하이 레벨(V_H1)이지만, 제1 제어 노드(Q₁)의 전위(V_Q1)가 V_H1-V_TH1보다 더욱 높은 전위로 신속하게 상승되었기에, 따라서 제1 트랜지스터(T1)는 여전히 차단된 상태를 유지하고, 제1 제어 노드(Q₁)에 대해 부트 스트랩 과정이 산생하지 않을 수 있다. 게이트 구동 유닛은 기타 시각의 작업 과정에서 도 3에 도시된 대응되는 시각의 과정과 서로 유사하기에, 여기서 더 서술하지 않는다.

실시예 2:

도 5를 참조하면, 도 5는 본 발명의 게이트 구동 유닛의 다른 일 실시예의 구체적인 회로 구조도이다. 도 2에 도시된 실시예와 주요하게 상이한 것은, 본 실시예에 있어서, 제어 모듈(13)은 제15 트랜지스터(T15)를 더 포함한다. 여기서, 제15 트랜지스터(T15)의 게이트는 제1 트랜지스터(T1)의 게이트에 연결되고, 제15 트랜지스터(T15)의 제1 극은 제2 제어 노드(Q₂)에 연결되며, 제15 트랜지스터(T15)의 제2 극은 로우 레벨 노드(Q₃)에 연결된다.

제15 트랜지스터(T15)의 게이트는 제1 펄스 신호(V_i)에 의해 제어된다. 제15 트랜지스터(T15)를 증가하는 것을 통해, t1시각에서, 제1 펄스 신호(V_i)의 하이 레벨 제어 신호에서 제15 트랜지스터(T15)는 도통되고, 이로써 제2 제어 노드(Q₂)의 전위(V_Q2)를 로우 레벨(V_L)까지 신속하게 풀-다운할 수 있으며, t1시각에서 제7 트랜지스터(T7)에 존재할 수 있는 누전을 더욱 억제하여, 제2 트랜지스터(T2)의 출력 신호의 상승 지연 시간을 더욱 감소하는 데 유리하며, 회로의 작업 속도를 향상시킨다.

여기서, 본 실시예의 게이트 구동 유닛의 작업 타이밍 다이어그램과 도 2에 도시된 게이트 구동 유닛의 작업 타이밍 다이어그램이 동일하고, 구체적인 작업 과정은 도 3 또는 도 4에 도시된 작업 방식을 참조하여 진행할 수 있기에, 여기서 더 서술하지 않는다.

실시예 3:

도 6을 참조하면, 도 6은 본 발명의 게이트 구동 유닛의 또 다른 일 실시예의 구체적인 회로 구조도이다. 본 실시예에 있어서, 도 2에 도시된 실시예와 주요하게 상이한 것은, 제어 모듈(13)은 제9 트랜지스터(T9) 및 제10 트랜지스터(T10)를 더 포함한다. 게이트 구동 유닛은 제2 로우 레벨 유지 모듈(15)을 더 포함하고, 여기서 제2 로우 레벨 유지 모듈(15)은 제11 트랜지스터(T11) 및 제12 트랜지스터(T12)를 포함한다.

여기서, 제9 트랜지스터(T9)의 게이트는 제4 트랜지스터(T4)의 게이트에 연결되고, 제9 트랜지스터(T9)의 제1 극은 제3 클록 신호(EXCK)를 입력하고, 제9 트랜지스터(T9)의 제2 극과 제10 트랜지스터(T10)의 제1 극, 제11 트랜지스터(T11)의 게이트 및 제12 트랜지스터(T12)의 게이트는 모두 제4 제어 노드(Q₄)에 연결된다. 제10 트랜지스터(T10)의 게이트와 제8 트랜지스터(T8)의 게이트는 제1 제어 노드(Q₁)에 연결되고, 제10 트랜지스터(T10)의 제2 극은 로우 레벨 노드(Q₃)에 연결된다. 제11 트랜지스터(T11)의 제1 극과 제2 트랜지스터(T2)의 제2 극은 연결되는 바, 즉 게이트 신호 출력단에 연결된다. 제11 트랜지스터(T11)의 제2 극과 제12 트랜지스터(T12)의 제2 극은 로우 레벨 노드(Q₃)에 연결된다. 제12 트랜지스터(T12)의 제1 극은 제1 제어 노드(Q₁)에 연결된다.

또한, 본 실시예에 있어서, 제4 트랜지스터(T4)가 입력한 제1 입력 신호는 제4 클록 신호(ECK)이다. 여기서, 제3 클록 신호(EXCK)와 제4 클록 신호(ECK)는 두 개의 저주파 클록 신호이다.

도 2 및 도 5에 도시된 실시예에 있어서, 제1 로우 레벨 유지 모듈(14) 중의 제6 트랜지스터(T6)와 제7 트랜지스터(T7)는 근사한 직류 응력 바이어스 하에 처하게 되고, 장시간 작업한 후 엄중한 한계 값 전압 드리프트가 발생할 수 있다. 한계 값 전압 드리프트 양이 일정한 정도를 초과하면, 회로에는 차질이 생기게 된다. 본 실시예의 게이트 구동 유닛을 통해, 트랜지스터의 한계 값 전압 드리프트를 감소하여, 회로의 신빈성을 증가사킬 수 있다.

구체적으로는, 도 6과 도 7을 결부하면, 도 7은 도 6에 도시된 게이트 구동 유닛의 일 실시예의 작업 타이밍 다이어그램이다. 여기서, 제3 클록 신호(EXCK)는 로우 레벨이고, 전압 크기는 V_L이며, 제4 클록 신호(ECK)는 하이 레벨이고, 전압 크기는 V_H2이다. 제1 펄스 신호(V_i)의 하이 레벨과 제1 클록 신호(CK_A)의 로우 레벨은 동시에 도달한다.

본 실시예의 게이트 구동 유닛이 도 7에 도시된 작업 타이밍 다이어그램에 따라 작업을 진행하는 과정과, 도 2에 도시된 게이트 구동 유닛이 도 3에 도시된 작업 타이밍 다이어그램에 따라 작업을 진행하는 과정의 주요하게 상이한 것은, t5시각에서, 제1 클록 신호(CK_A)는 로우 레벨(V_L1)로부터 하이 레벨(V_H1)로 상승하고, 고전압으로 제2 커패시터(C2)를 제4 트랜지스터(T4)의 게이트에 커플링하는 것을 통해, 제4 트랜지스터(T4)를 도통한다. 제4 클록 신호(ECK)는 하이 레벨이고 신호이기에, 따라서 제4 클록 신호(ECK)는 도통되는 제4 트랜지스터(T4)를 통해 제2 제어 노드(Q₂)를 충전하고, 제2 제어 노드(Q₂)의 전위(V_Q2)를 V_H2-V_TH4까지 상승되도록 하고, 이 때 제6 트랜지스터(T6)와 제7 트랜지스터(T7)는 도통한다. 도통되는 제6 트랜지스터(T6)를 통해, 제1 제어 노드(Q₁)의 전위(V_Q1)가 로우 레벨(V_L)까지 풀-다운되도록 한다. 도통되는 제7 트랜지스터(T7)를 통해, 제2 트랜지스터(T2)의 제2 극의 전위가 로우 레벨(V_L)까지 풀-다운되도록 하며, 즉 게이트 신호 출력단이 출력한 게이트 신호(V_o)는 로우 레벨(V_L)까지 풀-다운된다.

t5시각 이후, 제5 트랜지스터(T5)와 제8 트랜지스터(T8)가 오프 상태이고, 제4 트랜지스터(T4)는 제1 클록 신호(CK_A)의 하이 레벨 제어하에 주기적으로 도통되며, 제2 제어 노드(Q₂)의 전위(V_Q2)는 시종일관 하이 레벨이기에, 제6 트랜지스터(T6)와 제7 트랜지스터(T7)는 도통 상태를 유지하고, 이로써 게이트 신호 출력단이 출력한 게이트 신호(V_o)를 로우 레벨 스캐닝 신호로 유지할 수 있다. 제어 모듈(13)과 제1 로우 레벨 유지 모듈(14)이 기타 시각적인 작업 과정은 상기 실시예를 참조하여 진행할 수 있는 바, 이에 대해 일일이 서술하지 않는다.

여기서, t1 내지 t3시각에서, 제2 제어 노드(Q₂)의 전위(V_Q2)를 로우 레벨로 유지하기에, 따라서 제9 트랜지스터(T9)는 턴 오프 상태이다. t4시각 이후, 즉 제2 트랜지스터(T2)가 하이 레벨의 게이트 신호(V_o)를 출력한 후, 제1 제어 노드(Q₁)의 전위(V_Q1)는 로우 레벨로 풀-다운되고, 제5 트랜지스터(T5), 제8 트랜지스터(T8)와 제10 트랜지스터(T10)가 턴 오프되도록 하여, 제4 트랜지스터(T4)와 제9 트랜지스터(T9)가 제1 클록 신호(CK_A)의 하이 레벨 제어하에서 주기적으로 도통하여, 제2 제어 노드(Q₂)가 하이 레벨로 충전되도록 함으로써, 제1 로우 레벨 유지 모듈(14) 중의 제6 트랜지스터(T6)와 제7 트랜지스터(T7)가 도통 상태에 처하도록 하고, 게이트 신호(V_o)를 로우 레벨 상태로 유지되도록 한다.

제3 클록 신호(EXCK)는 로우 레벨 신호이고, 제10 트랜지스터(T10)의 제2 극은 로우 레벨 노드(Q₃)에 연결되기에, 따라서 제9 트랜지스터(T9)의 도통 또는 제10 트랜지스터(T10)의 도통을 막론하고, 모두 제4 제어 노드(Q₄)의 전위(V_Q4)를 로우 레벨까지 풀-다운하며, 따라서 제4 제어 노드(Q₄)의 전위(V_Q4)는 시종일관 로우 레벨이기에, 제11 트랜지스터(T11)와 제12 트랜지스터(T12)가 턴 오프 상태가 되도록 한다.

따라서, 도 7에 도시된 작업 타이밍 다이어그램에 따라, 게이트 구동 유닛은 제1 로우 레벨 유지 모듈(14)을 통해 게이트 신호 출력단이 출력한 로우 레벨 스캐닝 신호를 유지하고, 제2 로우 레벨 유지 모듈(15)은 오프 상태이다.

도 8을 참조하고, 도 6을 결부하면, 도 8은 도 6에 도시된 게이트 구동 유닛의 다른 일 실시예의 작업 타이밍 다이어그램이다. 여기서, 도 7에 도시된 작업 타이밍 다이어그램과 주요하게 상이한 것은, 도 8에 도시된 타이밍 작업도에서, 제3 클록 신호(EXCK)는 하이 레벨이고, 전압 크기는 V_H2이며, 제4 클록 신호(ECK)는 로우 레벨이고, 전압 크기는 V_L이다. 도 8에 도시된 작업 타이밍 다이어그램에 따르면, 게이트 구동 유닛은 제2 로우 레벨 유지 모듈(15)을 통해 게이트 신호 출력단이 출력한 로우 레벨 스캐닝 신호를 유지하고, 제1 로우 레벨 유지 모듈(14)은 오프 상태이다.

구체적으로는, 제4 클록 신호(ECK)는 로우 레벨이기에, 제5 트랜지스터(T5)의 제2 극은 로우 레벨 노드(Q₃)에 연결되며, 따라서 제4 트랜지스터(T4)의 도통 또는 제5 트랜지스터(T5)의 도통을 막론하고, 모두 제2 제어 노드(Q₂)의 전위(V_Q2)를 로우 레벨까지 풀-다운하며, 따라서 제2 제어 노드(Q₂)의 전위(V_Q2)는 시종일관 로우 레벨이기에, 제6 트랜지스터(T6)와 제7 트랜지스터(T7)가 턴 오프 상태에 처하도록 하며, 즉 회로의 구동 과정에서, 제1 로우 레벨 유지 모듈(14)은 시종일관 턴 오프 상태이다.

t1시각에서, 제1 제어 신호(V_c)는 로우 레벨이고, 제3 트랜지스터(T3)를 턴 오프한다. 제1 클록 신호(CK_A)의 전위는 로우 레벨(V_L1)이고, 제1 펄스 신호(V_i)의 전위는 하이 레벨(V_H1)이며, 이 때 제1 트랜지스터(T1)가 도통되고, 제1 펄스 신호(V_i)는 제1 트랜지스터(T1)를 통해 제1 제어 노드(Q₁)를 충전하여, 제1 제어 노드(Q₁)의 전위(V_Q1)가 V_H1-V_TH1에 충전되도록 하며, 여기서 V_TH1은 제1 트랜지스터(T1)의 한계 값 전압이고, 이로써 제2 트랜지스터(T2)의 게이트 전위가 하이 레벨(V_H1-V_TH1)이 되도록 함으로써, 제2 트랜지스터(T2)는 도통된다. 제2 트랜지스터(T2)의 도통은, 제2 트랜지스터(T2)의 제2 극이 출력한 게이트 신호(V_o)가 제1 클록 신호(CK_A)의 로우 레벨(V_L1)까지 풀-다운되도록 한다. 이와 동시에, 제1 제어 노드(Q₁)의 전위(V_Q1)는 하이 레벨(V_H1-V_TH1)으로서, 제8 트랜지스터(T8)와 제10 트랜지스터(T10)를 도통시켜, 제9 트랜지스터(T9)의 게이트 전위는 로우 레벨(V_L)까지 풀-다운되도록 하며, 따라서 제9 트랜지스터(T9)는 완전히 턴 오프되어, 이로써 제10 트랜지스터(T10)를 도통하는 것을 통해, 제4 제어 노드(Q₄)의 전위(V_Q4)를 완전히 로우 레벨(V_L)까지 풀-다운할 수 있으며, 제11 트랜지스터(T11)와 제12 트랜지스터(T12)가 턴 오프되도록 하여, 이로써 제2 로우 레벨 유지 모듈(15)이 차단 상태가 되도록 한다.

t2시각에서, 제1 제어 신호(V_c)는 여전히 로우 레벨이다. 제1 펄스 신호(V_i)의 전위는 로우 레벨(V_L1)로 하강되어, 제1 트랜지스터(T1)가 턴 오프되도록 한다. 이 때, 제1 제어 노드(Q₁)의 전위(V_Q1) 여전히 하이 레벨을 유지하여, 제2 트랜지스터(T2)가 도통 상태를 유지하도록 하고, 제1 클록 신호(CK_A)의 전위는 로우 레벨(V_L1)로부터 하이 레벨(V_H1)로 상승하며, 도통되는 제2 트랜지스터(T2)를 통해 게이트 신호 출력단을 충전하여, 게이트 신호 출력단의 전위를 신속하게 상승되도록 한다. 제1 트랜지스터(T1), 제3 트랜지스터(T3), 제6 트랜지스터(T6) 및 제12 트랜지스터(T12)가 오프 상태이기에, 제1 제어 노드(Q₁)(즉 제2 트랜지스터(T2)의 게이트)가 플로팅 상태로 된다. 따라서, 커패시터 부트스트랩 효과의 작용하에서, 게이트 신호 출력단 전압의 상승에 따라, 제1 제어 노드(Q₁)의 전압은 V_H1-V_TH1보다 더욱 높은 전압까지 상승되어, 게이트 신호 출력단은 하이 레벨(V_H1)에 신속하게 충전되어, 하이 레벨의 게이트 신호(V_o)를 출력한다.

t4시각에서, 제1 제어 신호(V_c)는 로우 레벨로부터 하이 레벨로 상승하고, 제3 트랜지스터(T3)는 도통되어, 제1 제어 노드(Q₁)의 전위(V_Q1)를 로우 레벨(V_L)까지 풀-다운하여, 제8 트랜지스터(T8)와 제10 트랜지스터(T10)가 턴 오프되도록 한다. 제1 클록 신호(CK_A)가 여전히 로우 레벨(V_L1)이기에, 따라서 제9 트랜지스터(T9)는 여전히 오프 상태이며, 제4 제어 노드(Q₄)의 전위(V_Q4)를 로우 레벨(V_L)로 유지한다.

t5시각에서, 제1 클록 신호(CK_A)는 로우 레벨(V_L1)로부터 하이 레벨(V_H1)로 상승하고, 고전압으로 제2 커패시터(C2)를 제9 트랜지스터(T9)의 게이트에 커플링하는 것을 통해, 제9 트랜지스터(T9)를 도통한다. 제3 클록 신호(EXCK)는 하이 레벨이고 신호이기에, 따라서 제3 클록 신호(EXCK)는 도통되는 제9 트랜지스터(T9)를 통해 제4 제어 노드(Q₄)를 충전하여, 제4 제어 노드(Q₄)의 전위(V_Q2)를 V_H2-V_TH9까지 상승되도록 하고, 여기서 V_TH9는 제9 트랜지스터(T9)의 한계 값 전압이며, 이 때 제11 트랜지스터(T11)와 제12 트랜지스터(T12)는 도통한다. 도통되는 제12 트랜지스터(T12)를 통해, 제1 제어 노드(Q₁)의 전위(V_Q1)가 로우 레벨(V_L)까지 풀-다운되도록 한다. 도통되는 제11 트랜지스터(T11)를 통해, 제2 트랜지스터(T2)의 제2 극의 전위가 로우 레벨(V_L)까지 풀-다운되도록 하며, 즉 게이트 신호 출력단이 출력한 게이트 신호(V_o)는 로우 레벨(V_L)까지 풀-다운된다.

t5시각 이후, 제8 트랜지스터(T8)와 제10 트랜지스터(T10)가 오프 상태이기에, 제9 트랜지스터(T9)가 제1 클록 신호(CK_A)의 하이 레벨 제어하에서 주기적으로 도통하여, 제4 제어 노드(Q₄)의 전위(V_Q4)는 시종일관 하이 레벨이기에, 제11 트랜지스터(T11)와 제12 트랜지스터(T12)가 도통 상태를 유지하도록 하며, 이로써 게이트 신호 출력단이 출력한 게이트 신호(V_o)를 로우 레벨 스캐닝 신호로 유지할 수 있다.

본 실시예를 통해, 클록 신호(EXCK)와 ECK의 지속적인 전환에 따라, 제1 로우 레벨 유지 모듈(14)과 제2 로우 레벨 유지 모듈(15) 중의 트랜지스터는 교체 작업 모드에 처한다. 예를 들면 현재 시각에서 클록 신호(EXCK)는 로우 레벨이고, 클록 신호(ECK)는 하이 레벨이고, 이 때 게이트 구동 유닛은 도 7에 도시된 작업 타이밍 다이어그램에 따라 작업을 진행하며, 제1 로우 레벨 유지 모듈(14) 중의 트랜지스터는 작업 상태에 처하여 게이트 신호 출력단의 로우 레벨을 유지하고, 제2 로우 레벨 유지 모듈(15) 중의 트랜지스터는 오프 상태이다. 다음 시각에 클록 신호(EXCK)를 하이 레벨로 전환하고, 클록 신호(ECK)는 로우 레벨로 전환하며, 이 때 게이트 구동 유닛은 도 8에 도시된 작업 타이밍 다이어그램에 따라 작업을 진행하고, 제2 로우 레벨 유지 모듈(15) 중의 트랜지스터는 작업 상태에 처하여 게이트 신호 출력단의 로우 레벨을 유지하며, 제1 로우 레벨 유지 모듈(14) 중의 트랜지스터는 오프 상태이다. 이로써, 두 개의 로우 레벨 유지 모듈(14, 15)의 교체 작업을 통해, 그 중 하나의 로우 레벨 유지 모듈 중의 트랜지스터가 긴 시간 작업 상태에 처하게 되는 것을 방지할 수 있어, 트랜지스터의 한계 값 전압 드리프트를 억제하는 데 유리하고, 회로의 작업 수명을 제공한다. 이 밖에, 두 개의 로우 레벨 유지 모듈(14, 15)은 하나의 제어 모듈(13)을 공용하여, 회로의 면적을 절약할 수 있다.

실시예 4:

도 9를 참조하면, 도 9는 본 발명의 게이트 구동 유닛의 다른 일 실시예의 구조도이고, 본 실시예의 게이트 구동 유닛의 작업 타이밍 다이어그램과 도 6에 도시된 게이트 구동 유닛의 작업 타이밍 다이어그램은 동일하다. 도 9에 도시된 바와 같이, 본 실시예와 도 6에 도시된 게이트 구동 유닛이 주요하게 상이한 것은, 본 실시예에 있어서, 제어 모듈(13)은 또한 제13 트랜지스터(T13) 및 제14 트랜지스터(T14)를 더 포함한다. 여기서, 제13 트랜지스터(T13)의 게이트는 제3 클록 신호(EXCK)를 입력하기 위한 것으로서, 제13 트랜지스터(T13)의 제1 극은 제4 트랜지스터(T4)의 제1 극에 연결되고, 입력되는 것은 제4 클록 신호(ECK)이며, 제13 트랜지스터(T13)의 제2 극은 제2 제어 노드(Q₂)에 연결된다. 제14 트랜지스터(T14)의 게이트는 제4 클록 신호(ECK)를 입력하기 위한 것으로서, 제14 트랜지스터(T14)의 제1 극은 제9 트랜지스터(T9)의 제1 극에 연결되어, 제3 클록 신호(EXCK)를 입력하며, 제14 트랜지스터(T14)의 제2 극은 제4 제어 노드(Q₄)에 연결된다.

본 실시예에 있어서, 제13 트랜지스터(T13)와 제14 트랜지스터(T14)를 증가하는 것을 통해, 게이트 구동 유닛이 도 7에 도시된 작업 타이밍 다이어그램에 따라 작업을 진행할 경우, 즉 트랜지스터(T6, T7)를 이용하여 게이트 신호 출력단의 로우 레벨에 대해 유지하고, 이 때 제14 트랜지스터(T14)는 도통상태이다. 도통되는 제14 트랜지스터(T14)를 통해 제3 클록 신호(EXCK)을 제4 제어 노드(Q₄)에 커플링할 수 있고, 이로써 제4 제어 노드(Q₄)의 로우 레벨을 더욱 안정시켜, 제4 제어 노드(Q₄)의 로우 레벨이 불안정하여 초래되는 트랜지스터(T11, T12)의 누전을 방지하며, 더욱 안정적인 회로 출력에 유리하다. 게이트 구동 유닛을 도 8에 도시된 작업 타이밍 다이어그램에 따라 작업을 진행할 경우, 즉 트랜지스터(T11, T12)를 이용하여 게이트 신호 출력단의 로우 레벨에 대해 유지하고, 이 때 제13 트랜지스터(T13)는 도통상태이다. 도통되는 제13 트랜지스터(T13)를 통해 제4 클록 신호(ECK)를 제2 제어 노드(Q₂)에 커플링할 수 있고, 이로써 제2 제어 노드(Q₂)의 로우 레벨을 더욱 안정시켜, 제2 제어 노드(Q₂)의 로우 레벨이 불안정하여 초래되는 트랜지스터(T6, T7)의 누전을 방지하며, 더욱 안정적인 회로 출력에 유리하다.

실시예 5:

도 10을 참조하면, 도 10은 본 발명의 게이트 구동 유닛의 다른 일 실시예의 구조도이다. 본 실시예의 게이트 구동 유닛의 작업 타이밍 다이어그램과 도 6에 도시된 게이트 구동 유닛의 작업 타이밍 다이어그램은 동일하다. 도 10에 도시된 바와 같이, 본 실시예와 도 6에 도시된 게이트 구동 유닛이 주요하게 상이한 것은, 본 실시예에 있어서, 제어 모듈(13)은 제16 트랜지스터(T16) 및 제17 트랜지스터(T17)를 더 포함한다.

제16 트랜지스터(T16)의 게이트와 제17 트랜지스터(T17)의 게이트는 모두 제1 트랜지스터(T1)의 게이트에 연결되어, 제1 펄스 신호(V_i)를 입력하고, 제16 트랜지스터(T16)의 제1 극은 제4 제어 노드(Q₄)에 연결되며, 제16 트랜지스터(T16)의 제2 극은 로우 레벨 노드(Q₃)에 연결된다. 제17 트랜지스터(T17)의 제1 극은 제2 제어 노드(Q₂)에 연결되고, 제17 트랜지스터(T17)의 제2 극은 로우 레벨 노드(Q₃)에 연결된다.

제16 트랜지스터(T16)와 제17 트랜지스터(T17)는 제1 펄스 신호(V_i)로 구동되고, 트랜지스터(T16, T17)를 증가하는 것을 통해, 게이트 구동 유닛이 도 7에 도시된 작업 타이밍 다이어그램에 따라 작업을 진행할 경우, t1시각에서, 도통되는 제17 트랜지스터(T17)를 통해 제6 트랜지스터(T6), 제7 트랜지스터(T7)의 게이트를 로우 레벨(V_L)까지 신속하게 풀-다운할 수 있고, 이로써 t1시각에서 트랜지스터(T6, T7)에 의해 산생될 수 있는 누전을 억제하였으며, 회로의 출력 상승 지연을 더욱 감소한다. 게이트 구동 유닛을 도 8에 도시된 작업 타이밍 다이어그램에 따라 작업을 진행할 경우, t1시각에서, 도통되는 제16 트랜지스터(T16)를 통해 제11 트랜지스터(T11)와 제12 트랜지스터(T12)의 게이트를 로우 레벨(V_L)까지 신속하게 풀-다운할 수 있고, 이로써 t1시각에서 트랜지스터(T11, T12)에 의해 산생될 수 있는 누전을 억제하였으며, 회로의 출력 상승 지연을 더욱 감소한다.

실시예 6:

도 11을 참조하면, 도 11은 본 발명의 게이트 구동 유닛의 다른 일 실시예의 구조도이다. 매 하나의 게이트 구동 유닛은 하나의 스캐닝 라인을 구동하기 위한 것으로서, 따라서 액정 패널은 통상적으로 다수의 게이트 구동 유닛으로 구동해야 하며, 다수의 게이트 구동 유닛은 캐스케이드 방식으로 연결되고, 매 하나의 레벨의 게이트 구동 유닛의 게이트 신호 출력단은 하나의 스캐닝 라인에 연결된다.

본 실시예에 있어서, 게이트 구동 유닛이 도 2에 도시된 실시예의 게이트 구동 유닛과 주요하게 상이한 것은, 본 실시예의 게이트 구동 유닛은 제2 로우 레벨 유지 모듈(16)을 더 포함하고, 제2 로우 레벨 유지 모듈(16)은 제18 트랜지스터(T18) 및 제19 트랜지스터(T19)를 포함한다. 현재 레벨 게이트 구동 유닛을 N이라고, 이전 레벨 게이트 구동 유닛을 N-1이라면, 도 11에 도시된 바와 같이, 현재 레벨 게이트 구동 유닛(N)의 제18 트랜지스터(T18)의 게이트와 제19 트랜지스터(T19)의 게이트는 모두 이전 레벨 게이트 구동 유닛(N-1)의 제2 제어 노드(Q₂)에 연결되고, 현재 레벨 게이트 구동 유닛(N)의 제18 트랜지스터(T18)의 제1 극은 현재 레벨 게이트 구동 유닛(N)의 제1 제어 노드(Q₁)에 연결되며, 현재 레벨 게이트 구동 유닛(N)의 제18 트랜지스터(T18)의 제2 극은 현재 레벨 게이트 구동 유닛(N)의 로우 레벨 노드(Q₃)에 연결된다. 현재 레벨 게이트 구동 유닛(N)의 제19 트랜지스터(T19)의 제1 극은 현재 레벨 게이트 구동 유닛(N)의 제2 트랜지스터(T2)의 제2 극에 연결되고, 현재 레벨 게이트 구동 유닛(N)의 제19 트랜지스터(T19)의 제2 극은 현재 레벨 게이트 구동 유닛(N)의 로우 레벨 노드(Q₃)에 연결된다.

여기서, 현재 레벨 게이트 구동 유닛(N)의 제4 트랜지스터(T4)의 제1 극이 입력한 제1 입력 신호는 제4 클록 신호(ECK)이고, 이전 레벨 게이트 구동 유닛(N-1)의 제4 트랜지스터(T4)의 제1 극이 입력한 제1 입력 신호는 제3 클록 신호(EXCK)이다. 본 실시예의 게이트 구동 유닛과 도 6에 도시된 실시예의 게이트 구동 유닛의 작업 과정은 유사하고, 주요하게 상이한 것은 본 실시예의 게이트 구동 유닛의 제2 로우 레벨 유지 모듈(16)은 이전 레벨 게이트 구동 유닛의 제2 제어 노드를 통해 구동한다.

구체적으로는, 도 11과 도 12를 결부하면, 도 12는 도 11에 도시된 게이트 구동 유닛의 일 실시예의 작업 타이밍 다이어그램이다. 제1 펄스 신호(V_i(N))의 하이 레벨과 제1 클록 신호(CK_A _(N))의 로우 레벨은 동시에 일어난다. 제3 클록 신호(ECXK)는 로우 레벨이고, 전압 크기는 V_L이며, 제4 클록 신호(ECK)는 하이 레벨이고, 전압 크기는 V_H2이며, 이러한 정황하에서, 이전 레벨 게이트 구동 유닛(N-1)의 작업 과정과 도 6에 도시된 게이트 구동 유닛이 도 8에 도시된 작업 타이밍 다이어그램에 따라 작업을 진행하는 과정은 유사하기에, 구체적인 작업 과정은 여기서 더 서술하지 않는다. 여기서, 이전 레벨 게이트 구동 유닛(N-1)의 제2 제어 노드(Q_2(N-1))의 전위(V_Q2(N-1))는 도통되는 제5 트랜지스터(T5) 또는 도통되는 제4 트랜지스터(T4)를 통해 로우 레벨(V_L)까지 풀-다운되고, 즉 이전 레벨 게이트 구동 유닛(N-1)의 제2 제어 노드(Q_2(N-1))는 로우 레벨(V_L)을 유지하며, 이전 레벨 게이트 구동 유닛(N-1)은 그 제2 로우 레벨 유지 모듈(16)을 이용하여 대응되는 게이트 신호 출력단의 로우 레벨을 유지하고, 그 제1 로우 레벨 유지 모듈(14)은 제2 제어 노드(Q_2(N-1))의 로우 레벨 제어하에서 오프 상태이다.

현재 레벨 게이트 구동 유닛(N)에 대하여, 제4 클록 신호(ECK)는 하이 레벨이고, 그 작업 과정과 도 6에 도시된 게이트 구동 유닛이 도 7에 도시된 작업 타이밍 다이어그램에 따라 작업을 진행하는 과정이 유사하기에, 구체적인 작업 과정은 여기서 더 서술하지 않는다. 여기서, 현재 레벨 게이트 구동 유닛(N)의 제18 트랜지스터(T18)와 제19 트랜지스터(T19)의 게이트는 이전 레벨 게이트 구동 유닛(N-1)의 제2 제어 노드(Q_2(N-1))에 연결되고, 이전 레벨 게이트 구동 유닛(N-1)의 제2 제어 노드(Q_2(N-1))의 로우 레벨 제어하에서, 현재 레벨 게이트 구동 유닛(N)의 제18 트랜지스터(T18)와 제19 트랜지스터(T19)는 턴 오프 상태이기에, 따라서 현재 레벨 게이트 구동 유닛(N)의 제2 로우 레벨 유지 모듈(16)은 오프 상태이다. t5시각 이후, 현재 레벨 게이트 구동 유닛(N)의 제2 제어 노드(Q_2(N))의 전위(V_Q2(N))는 하이 레벨 상태로 유지되어, 제6 트랜지스터(T6)와 제7 트랜지스터(T7)가 도통 상태에 처하도록 하며, 게이트 신호 출력단에 대응되는 게이트 신호(V_o _(N))를 로우 레벨로 유지하며, 즉 현재 레벨 게이트 구동 유닛(N)은 제1 로우 레벨 유지 모듈(14)을 이용하여 게이트 신호 출력단의 로우 레벨을 유지하고, 그 제2 로우 레벨 유지 모듈(16)은 오프 상태이다.

여기서, 상기 상황에서, 제3 클록 신호(ECXK)는 로우 레벨이고, 제4 클록 신호(ECK)는 하이 레벨이며, 이전 레벨 게이트 구동 유닛(N-1)은 그 제2 로우 레벨 유지 모듈(16)을 이용하여 대응되는 게이트 신호 출력단의 로우 레벨을 유지하고, 현재 레벨 게이트 구동 유닛(N)은 제1 로우 레벨 유지 모듈(14)을 이용하여 게이트 신호 출력단의 로우 레벨을 유지한다. 다른 상황에서, 제3 클록 신호(ECXK)도 하이 레벨일 수 있고, 제4 클록 신호(ECK)도 로우 레벨일 수 있는데, 이 때 이전 레벨 게이트 구동 유닛(N-1)은 그 제1 로우 레벨 유지 모듈(14)을 이용하여 대응되는 게이트 신호 출력단의 로우 레벨에 대해 유지하고, 현재 레벨 게이트 구동 유닛(N)은 제2 로우 레벨 유지 모듈(16)을 이용하여 게이트 신호 출력단의 로우 레벨을 유지하며, 구체적인 분석 과정은 상기 서술을 참조 가능하기에, 이에 대해 일일이 서술하지 않는다.

도 11과 도 13을 결부하면, 도 13은 도 11에 도시된 게이트 구동 유닛의 다른 일 실시예의 작업 타이밍 다이어그램이다. 제1 펄스 신호(V_i(N))의 하이 레벨과 제1 클록 신호(CK_A _(N))의 하이 레벨은 1/4개의 클록 주기가 중첩되고, 제3 클록 신호(ECXK)는 하이 레벨이며, 전압 크기는 V_H2이고, 제4 클록 신호(ECK)는 로우 레벨이며, 전압 크기는 V_L이고, 이러한 상황하에서, 이전 레벨 게이트 구동 유닛(N-1)의 작업 과정과 도 6에 도시된 게이트 구동 유닛이 도 7에 도시된 작업 타이밍 다이어그램에 따라 작업을 진행하는 과정은 유사하기에, 구체적인 작업 과정은 여기서 더 서술하지 않는다. 여기서, t5시각 이후, 이전 레벨 게이트 구동 유닛(N-1)의 제5 트랜지스터(T5)와 제8 트랜지스터(T8)가 턴 오프되고, 제4 트랜지스터(T4)는 제1 클록 신호(CK_A _(N-1))의 하이 레벨 제어하에서 주기적으로 도통되어, 이전 레벨 게이트 구동 유닛(N-1)의 제2 제어 노드(Q_2(N-1))의 전위(V_Q2(N-1))를 하이 레벨(V_H2)로 유지하는 바, 즉 이전 레벨 게이트 구동 유닛(N-1)은 그 제1 로우 레벨 유지 모듈(14)을 이용하여 대응되는 게이트 신호 출력단의 로우 레벨에 대해 유지하고, 그 제2 로우 레벨 유지 모듈(16)은 오프 상태이다.

현재 레벨 게이트 구동 유닛(N)에 대하여, 제4 클록 신호(ECK)는 로우 레벨이고, 그 작업 과정과 도 6에 도시된 게이트 구동 유닛이 도 8에 도시된 작업 타이밍 다이어그램에 따라 작업을 진행하는 과정이 유사하기에, 구체적인 작업 과정은 여기서 더 서술하지 않는다. 여기서, 현재 레벨 게이트 구동 유닛(N)의 제2 제어 노드(Q_2(N))의 전위(V_Q2(N))는 도통되는 제5 트랜지스터(T5) 또는 도통되는 제4 트랜지스터(T4)를 통해 로우 레벨(V_L)까지 풀-다운되는 바, 즉 현재 레벨 게이트 구동 유닛(N)의 제2 제어 노드(Q_2(N))는 로우 레벨(V_L)로 유지되고, 그 제6 트랜지스터(T6)와 제7 트랜지스터(T7)는 턴 오프 상태이기에, 따라서 제1 로우 레벨 유지 모듈(14)는 오프 상태이다. t5시각이후, 현재 레벨 게이트 구동 유닛(N)의 제18 트랜지스터(T18)와 제19 트랜지스터(T19)는 이전 레벨 게이트 구동 유닛의 제2 제어 노드(Q_2(N-1))의 하이 레벨 제어하에서 도통 상태이기에, 따라서 현재 레벨 게이트 구동 유닛(N)의 제2 로우 레벨 유지 모듈(16)은 도통 상태이며, 게이트 신호 출력단에 대응되는 게이트 신호(V_o _(N))를 로우 레벨로 유지하고, 즉 현재 레벨 게이트 구동 유닛(N)은 제2 로우 레벨 유지 모듈(16)을 이용하여 게이트 신호 출력단의 로우 레벨을 유지하며, 그 제1 로우 레벨 유지 모듈(14)은 오프 상태이다.

여기서, 상기 상황에서, 제3 클록 신호(ECXK)는 하이 레벨이며, 제4 클록 신호(ECK)는 로우 레벨이고, 이전 레벨 게이트 구동 유닛(N-1)은 그 제1 로우 레벨 유지 모듈(14)을 이용하여 대응되는 게이트 신호 출력단의 로우 레벨에 대해 유지하고, 현재 레벨 게이트 구동 유닛(N)은 제2 로우 레벨 유지 모듈(16)을 이용하여 게이트 신호 출력단의 로우 레벨을 유지한다. 다른 상황에서, 제3 클록 신호(ECXK)도 로우 레벨일 수 있는데, 제4 클록 신호(ECK)도 하이 레벨일 수 있고, 이 때 이전 레벨 게이트 구동 유닛(N-1)은 그 제2 로우 레벨 유지 모듈(16)을 이용하여 대응되는 게이트 신호 출력단의 로우 레벨을 유지하고, 현재 레벨 게이트 구동 유닛(N)은 제1 로우 레벨 유지 모듈(14)을 이용하여 게이트 신호 출력단의 로우 레벨을 유지하며, 구체적인 분석 과정은 상기 서술을 참조 가능하기에, 이에 대해 일일이 서술하지 않는다.

본 실시예를 통해, 서로 인접한 두 개 레벨의 게이트 구동 유닛이 하나의 제어 모듈을 공용하도록 하는 바, 구체적으로 말하자면, 현재 레벨 게이트 구동 유닛(N)과 이전 레벨 게이트 구동 유닛(N-1)은 하나의 제어 모듈을 공용하여, 회로 중의 트랜지스터의 갯수를 감소하는 데 유리하고, 회로 설계를 간소화하며, 회로의 전체 면적을 감소하는 데 더욱 유리하다.

물론, 기타 실시예에 있어서, 도 11에 도시된 게이트 구동 유닛의 제어 모듈에 제15 트랜지스터(T15)를 더 증가할 수 있는데, 제15 트랜지스터(T15)의 연결 방식은 도 5에 도시된 제15 트랜지스터(T15)의 연결 방식을 참조 가능하기에, 여기서 서술하지 않는다.

실시예 7:

도 14를 참조하면, 본 발명의 게이트 구동 유닛의 또 다른 일 실시예에 있어서, 도 2에 도시된 게이트 구동 유닛과 주요하게 상이한 것은, 제3 트랜지스터(T3)의 제2 극은 제1 트랜지스터(T1)의 게이트에 연결되고, 제1 펄스 신호(V_i)를 입력하며, 제3 트랜지스터(T3)의 게이트가 입력한 제1 제어 신호는 제2 클록 신호(CK_B)이고, 여기서 제1 클록 신호(CK_A)의 하이 레벨과 제2 클록 신호(CK_B)의 하이 레벨은 1/4개의 클록 주기가 중첩되고, 제2 클록 신호(CK_B)는 이전 레벨 게이트 구동 유닛의 제1 클록 신호이기도 하다.

도 15를 결부하면, 도 15는 도 14에 도시된 게이트 구동 유닛의 작업 타이밍 다이어그램이다.

t1시각에서, 제1 펄스 신호(V_i)는 하이 레벨이며, 제2 클록 신호(CK_B)는 하이 레벨이며, 제1 트랜지스터(T1)와 제3 트랜지스터(T3)는 모두 도통 상태이고, 제1 펄스 신호(V_i)는 도통되는 제3 트랜지스터(T3)를 통해 제1 제어 노드(Q₁)를 충전하여, 제1 제어 노드(Q₁)의 전위(V_Q1)를 하이 레벨까지 상승시켜, 제2 트랜지스터(T2)를 도통할 수 있다. 제1 클록 신호(CK_A)는 로우 레벨이기에, 따라서 도통되는 제2 트랜지스터(T2)를 통해 게이트 신호 출력단의 게이트 신호(V_o)를 로우 레벨까지 풀-다운한다. 이와 동시에, 제1 제어 노드(Q₁)의 하이 레벨 제어하에서 제5 트랜지스터(T5)와 제8 트랜지스터(T8)는 도통하며, 제2 제어 노드(Q₂)의 전위(V_Q2)를 로우 레벨까지 풀-다운하여, 제6 트랜지스터(T6)와 제7 트랜지스터(T7)를 차단한다.

t2시각에서, 제1 클록 신호(CK_A)는 하이 레벨이며, 제2 클록 신호(CK_B)와 제1 펄스 신호(V_i)는 전반부 시간에서는 하이 레벨이며, 이 때 제1 제어 노드(Q₁)의 전위(V_Q1)는 하이 레벨로 유지되어, 제2 트랜지스터(T2)가 도통하도록 유지하고, 게이트 신호 출력단의 전위는 신속하게 상승하며, 제1 클록 신호(CK_A)가 게이트 신호 출력단에 대해 충전함에 따라, 커패시터 부트스트랩 효과의 영향하에서 제1 제어 노드(Q₁)의 전위(V_Q1)도 상승되어, 게이트 신호 출력단이 하이 레벨에 신속하게 충전됨으로써, 하이 레벨의 게이트 신호(V_o)를 출력한다. 후반부 시간에서 제2 클록 신호(CK_B)와 제1 펄스 신호(V_i)는 로우 레벨이고, 이 때 제1 트랜지스터(T1)와 제3 트랜지스터(T3)는 턴 오프되지만, 제1 제어 노드(Q₁)의 전위(V_Q1)는 하이 레벨이기에, 따라서 제2 트랜지스터(T2)의 도통을 유지하여, 게이트 신호 출력단이 하이 레벨의 게이트 신호(V_o)를 출력하도록 한다.

t3시각에서, 제1 클록 신호(CK_A)는 하이 레벨(V_H1)로부터 로우 레벨(V_L1)까지 감소하고, 제1 제어 노드(Q₁)의 전위(V_Q1)가 여전히 하이 레벨이기에, 제2 트랜지스터(T2)가 도통 상태를 유지하도록 하고, 따라서 게이트 신호 출력단은 도통되는 제2 트랜지스터(T2)를 통해 방전하여, 게이트 신호 출력단이 출력한 게이트 신호(V_o)의 전위가 로우 레벨까지 신속하게 감소하도록 할 수 있다. 커패시터 부트스트랩 효과로 인해, 제1 제어 노드(Q₁)의 전위(V_Q1)는 V_H1-V_TH1로 감소된다.

t4시각에서, 제2 클록 신호(CK_B)는 로우 레벨로부터 하이 레벨로 상승되고, 제3 트랜지스터(T3)는 도통되어, 제1 제어 노드(Q₁)의 전위(V_Q1)를 제1 펄스 신호(V_i)의 로우 레벨까지 풀-다운하며, 제5 트랜지스터(T5)와 제8 트랜지스터(T8)가 턴 오프되도록 한다. 제1 클록 신호(CK_A)가 여전히 로우 레벨(V_L1)이기에, 따라서 제4 트랜지스터(T4)는 여전히 오프 상태이며, 제2 제어 노드(Q₂)의 전위(V_Q2)를 로우 레벨(V_L)로 유지한다.

t5시각에서, 제1 클록 신호(CK_A)는 로우 레벨(V_L1)로부터 하이 레벨(V_H1)로 상승하고, 고전압으로 제2 커패시터(C2)를 제4 트랜지스터(T4)의 게이트에 커플링하는 것을 통해, 제4 트랜지스터(T4)를 도통한다. 고 전압원(V_DD)은 도통되는 제4 트랜지스터(T4)를 통해 제2 제어 노드(Q₂)를 충전하여, 제2 제어 노드(Q₂)의 전위(V_Q2)를 V_H2-V_TH4까지 상승되도록 하고, 여기서 V_TH4는 제4 트랜지스터(T4)의 한계 값 전압이며, 이 때 제6 트랜지스터(T6)와 제7 트랜지스터(T7)는 도통한다. 도통되는 제6 트랜지스터(T6)를 통해, 제1 제어 노드(Q₁)의 전위(V_Q1)가 로우 레벨(V_L)까지 풀-다운되도록 한다. 도통되는 제7 트랜지스터(T7)를 통해, 제2 트랜지스터(T2)의 제2 극의 전위가 로우 레벨(V_L)까지 풀-다운되도록 하며, 즉 게이트 신호 출력단이 출력한 게이트 신호(V_o)는 로우 레벨(V_L)까지 풀-다운된다. 이 밖에, 제3 트랜지스터(T3)는 제2 클록 신호(CK_B)로 구동되고, 제1 제어 노드(Q₁)의 전위(V_Q1)를 로우 레벨로 더욱 유지할 수 있다.

본 실시예를 통해, 게이트 구동 유닛은 다음 레벨 유닛이 피드백 신호를 제공할 필요가 없다.

본 기술분야의 통상의 기술자가 이해해야 할 것은, 본 발명의 게이트 구동 유닛의 실시예에 있어서, 도 14에 도시된 게이트 구동 유닛 중의 제어 모듈(13)은 도 5, 도 6, 도 9, 도 10 또는 도 11에 도시된 제어 모듈을 사용할 수 있고, 또한 도 6, 도 9, 도 10 또는 도 11에 도시된 제2 로우 레벨 유지 모듈을 증가할 수도 있다.

본 발명은 게이트 구동 회로의 실시예를 더 제공하는 바, 게이트 구동 회로는 M개의 캐스케이드 게이트 구동 유닛을 포함하고, M은 1보다 큰 정수이며, 여기서 게이트 구동 유닛은 상기 임의의 실시예 중 상기의 게이트 구동 유닛이다. 여기서, 제N 레벨 게이트 구동 유닛의 펄스 신호 입력단은 제N-1 레벨 게이트 구동 유닛의 게이트 신호 출력단에 연결되며, 여기서 N은 정수이고, 값의 범위는 1＜N≤M이다. 또는 다른 구현방식에 있어서, 제N 레벨 게이트 구동 유닛의 펄스 신호 입력단은 제N-2 레벨 게이트 구동 유닛의 게이트 신호 출력단에 연결될 수도 있고, 여기서 N은 정수이고, 값의 범위는 2＜N≤M이다.

여기서, M개의 캐스케이드 게이트 구동 유닛에 있어서, 매 하나의 레벨의 게이트 구동 유닛의 구조는 동일할 수 있는 바, 예를 들면 모두 도 2에 도시된 게이트 구동 유닛일 수 있거나, 또는 모두 도 5에 도시된 게이트 구동 유닛일 수 있거나, 또는 모두 도 6에 도시된 게이트 구동 유닛일 수 있거나, 또는 모두 도 9에 도시된 게이트 구동 유닛일 수 있거나, 또는 모두 도 10에 도시된 게이트 구동 유닛일 수 있거나, 또는 모두 도 11에 도시된 게이트 구동 유닛일 수 있거나, 또는 모두 도 14에 도시된 게이트 구동 유닛일 수 있다.

물론, M개의 캐스케이드 게이트 구동 유닛에 있어서, 각 레벨 게이트 구동 유닛의 구조는 상이하거나 또는 부분적으로 동일할 수도 있다.

실시예 8:

도 16을 참조하고, 도 19를 결부하면, 도 19는 도 16에 도시된 게이트 구동 회로 일 실시예의 작업 타이밍 다이어그램이다. 여기서, 게이트 구동 회로는 M개의 캐스케이드 게이트 구동 유닛을 포함하고, 여기서 M은 1보다 큰 정수이다. 매 하나의 게이트 구동 유닛의 게이트 신호 출력단은 하나의 스캐닝 라인에 스캐닝 신호를 제공하기 위한 것이다. 여기서 제N 레벨 게이트 구동 유닛의 펄스 신호 입력단은 제N-1 레벨 게이트 구동 유닛의 게이트 신호 출력단에 연결되며, 이 때 N은 정수이고, 값의 범위는 1＜N≤M이다. 또는 제N 레벨 게이트 구동 유닛의 펄스 신호 입력단도 제N-2 레벨 게이트 구동 유닛의 게이트 신호 출력단에 연결될 수 있으며, 여기서 N은 정수이고, 값의 범위는 2＜N≤M이다.

구체적으로는, 본 실시예에 있어서, 게이트 구동 회로는 다수의 클록 신호 라인을 더 포함하고, 네 개의 클록 신호 라인(CK₁ 내지 CK₄)를 도시하였는 바, 하이 레벨 신호 라인(V_DD), 로우 레벨 신호 라인(V_SS)및 턴-온 신호 라인(ST)을 더 포함한다. 턴-온 신호 라인(ST)은 펄스 신호이다. M개의 캐스케이드 게이트 구동 유닛은 두 개 부분으로 나뉘고, 제1 내지 제M-4 레벨 게이트 구동 유닛은 메인 구동 유닛이며, 제M-3 내지 제M 레벨 게이트 구동 유닛은 부가 게이트 구동 유닛이다.

여기서, 제1 내지 제M-4 레벨 게이트 구동 유닛 중의 매 하나의 레벨의 게이트 구동 유닛은 도 2에 도시된 게이트 구동 유닛일 수 있거나, 또는 도 5에 도시된 게이트 구동 유닛일 수도 있다.

제1 내지 제M-4 레벨 게이트 구동 유닛에 있어서, 제J 레벨 게이트 구동 유닛의 펄스 신호 입력단(V_i)은 제J-2 레벨 게이트 구동 유닛의 게이트 신호 출력단에 연결되고, 여기서 J는 정수이며, 값의 범위는 2＜J≤M-4이다. 제1 레벨 게이트 구동 유닛과 제2 레벨 게이트 구동 유닛의 펄스 신호 입력단은 턴-온 신호 라인(ST)에 연결되며, 턴-온 신호 라인(ST)을 통해 제1 펄스 신호(V_i)를 획득한다. 매 하나의 게이트 구동 유닛의 클록 신호 입력단(CK_A)은 하나의 클록 신호 라인에 연결되고, 제1 풀-다운 제어단(V_c)은 제K+3 레벨 게이트 구동 유닛의 게이트 신호 출력단에 연결되는 바, 즉 매 하나의 게이트 구동 유닛의 제1 제어 신호(V_c)는 제K+3 레벨 게이트 구동 유닛의 게이트 신호 출력단이 출력한 게이트 신호이고, 여기서 K는 정수이며, 값의 범위는 1≤K≤M-4이다. 매 하나의 게이트 구동 유닛의 제1 입력 신호단은 하이 레벨 신호 라인(V_DD)에 연결되고, 로우 레벨 노드(Q₃)는 로우 레벨 신호 라인(V_SS)에 연결된다.

물론, 기타 실시예에 있어서, 제1 내지 제M-4 레벨 게이트 구동 유닛에 있어서, 제J 레벨 게이트 구동 유닛의 펄스 신호 입력단은 제J-1 레벨 게이트 구동 유닛의 게이트 신호 출력단에 연결될 수도 있고, 여기서 J는 정수이고, 값의 범위는 1＜J≤M-4이다.

여기서, 제M-3 내지 제M 레벨 게이트 구동 유닛(즉 제1 내지 제4 부가 레벨) 중의 매 하나의 레벨의 게이트 구동 유닛은 도 14에 도시된 게이트 구동 유닛일 수도 있다. 제M-3 내지 제M 레벨 게이트 구동 유닛에 있어서, 매 하나의 레벨의 게이트 구동 유닛의 펄스 신호 입력단은 이전 레벨의 게이트 구동 유닛의 게이트 신호 출력단에 연결되고, 동일한 게이트 구동 유닛의 클록 신호 입력단(CK_A)과 제1 풀-다운 제어단(CK_B)은 두 개의 상이한 클록 신호 라인에 연결된다.

실시예 9:

도 17을 참조하며, 도 19를 결부하면, 도 19는 도 17에 도시된 게이트 구동 회로 일 실시예의 작업 타이밍 다이어그램이다. 여기서, 게이트 구동 회로는 M개의 캐스케이드 게이트 구동 유닛을 포함하고, 여기서 M은 1보다 큰 정수이다. 매 하나의 게이트 구동 유닛의 게이트 신호 출력단은 하나의 스캐닝 라인에 스캐닝 신호를 제공하기 위한 것이다. 여기서 제N 레벨 게이트 구동 유닛의 펄스 신호 입력단은 제N-1 레벨 게이트 구동 유닛의 게이트 신호 출력단에 연결되며, 이 때 N은 정수이고, 값의 범위는 1＜N≤M이다. 또는 제N 레벨 게이트 구동 유닛의 펄스 신호 입력단은 제N-2 레벨 게이트 구동 유닛의 게이트 신호 출력단에 연결될 수도 있고, 여기서 N은 정수이고, 값의 범위는 2＜N≤M이다.

구체적으로는, 본 실시예에 있어서, 게이트 구동 회로는 다수의 클록 신호 라인을 더 포함하고, 네 개의 클록 신호 라인(CK₁ 내지 CK₄) 및 두 개의 저주파 클록 신호 라인(EXCK, ECK)이 도시되었으며, 하이 레벨 신호 라인(V_DD), 로우 레벨 신호 라인(V_SS) 및 턴-온 신호 라인(ST)을 더 포함한다. 턴-온 신호 라인(ST)은 펄스 신호이다. M개의 캐스케이드 게이트 구동 유닛은 두 개 부분으로 나뉘는 바, 제1 내지 제M-4 레벨 게이트 구동 유닛은 메인 구동 유닛이고, 제M-3 내지 제M 레벨 게이트 구동 유닛은 부가 게이트 구동 유닛이다.

여기서, 제1 내지 제M-4 레벨 게이트 구동 유닛 중의 매 하나의 레벨의 게이트 구동 유닛은 도 6, 도 9 또는 도 10의 임의의 실시예에 도시된 게이트 구동 유닛일 수 있고, 매 하나의 레벨의 게이트 구동 유닛의 펄스 신호 입력단(V_i), 클록 신호 입력단(CK_A) 및 제1 풀-다운 제어단(V_c)의 연결 방식은 도 16에 도시된 게이트 구동 회로의 연결 방식과 동일하기에, 여기서 더 서술하지 않는다. 이 밖에, 제1 내지 제M-4 레벨 게이트 구동 유닛 중의 제4 트랜지스터(T4)의 제1 극은 클록 신호 라인(ECK)에 연결되고, 제13 트랜지스터(T13)의 게이트는 클록 신호 라인(EXCK)에 연결되며, 제9 트랜지스터(T9)의 제1 극은 클록 신호 라인(EXCK)에 연결되고, 제14 트랜지스터(T14)의 게이트는 클록 신호 라인(ECK)에 연결된다.

여기서, 제M-3 내지 제M 레벨 게이트 구동 유닛(즉 제1 내지 제4 부가 레벨) 중의 매 하나의 레벨의 게이트 구동 유닛은 도 14에 도시된 게이트 구동 유닛의 기초상에서, 도 6에 도시된 게이트 구동 유닛 중의 트랜지스터(T9, T10, T11 및 T12)가 획득한 게이트 구동 유닛을 증가하고, 증가된 트랜지스터(T9, T10, T11 및 T12)의 연결 방식과 도 6에 도시된 게이트 구동 유닛의 연결 방식은 동일하며, 여기서 트랜지스터(T4)의 제1 극은 클록 신호 라인(ECK)에 연결되고, 트랜지스터(T9)의 제1 극은 클록 신호 라인(EXCK)에 연결된다.

물론, 제M-3 내지 제M 레벨 게이트 구동 유닛 중의 매 하나의 레벨의 게이트 구동 유닛도 도 14에 도시된 게이트 구동 유닛의 기초상에서, 도 9에 도시된 게이트 구동 유닛 중의 트랜지스터(T9, T10, T11, T12, T13 및 T14)를 증가한 것일 수도 있고, 증가된 트랜지스터(T9, T10, T11, T12, T13 및 T14)의 연결 방식은 도 9에 도시된 게이트 구동 유닛의 연결 방식과 동일하며, 여기서 트랜지스터(T4)의 제1 극은 클록 신호 라인(ECK)에 연결되고, 트랜지스터(T13)의 게이트는 클록 신호 라인(EXCK)에 연결되며, 트랜지스터(T9)의 제1 극은 클록 신호 라인(EXCK)에 연결되고, 트랜지스터(T14)의 게이트는 클록 신호 라인(ECK)에 연결된다. 제M-3 내지 제M 레벨 게이트 구동 유닛 중의 매 하나의 레벨의 게이트 구동 유닛은 도 14에 도시된 게이트 구동 유닛의 기초상에서, 도 10에 도시된 게이트 구동 유닛 중의 트랜지스터(T9, T10, T11, T12, T16 및 T17)를 증가한 것일 수도 있고, 증가된 트랜지스터(T9, T10, T11, T12, T16 및 T17)의 연결 방식과 도 10에 도시된 게이트 구동 유닛의 연결 방식은 동일하다.

실시예 10:

도 18을 참조하고, 도 19와 결부하면, 도 19는 도 18에 도시된 게이트 구동 회로 일 실시예의 작업 타이밍 다이어그램이다. 도 17에 도시된 게이트 구동 회로와 주요하게 상이한 점은, 본 실시예의 제2 내지 M-4 레벨 게이트 구동 유닛은 도 11에 도시된 게이트 구동 유닛의 구조를 사용하고, 즉 제2 내지 M-4 레벨 게이트 구동 유닛에 있어서, 제H 레벨 게이트 구동 유닛의 제2 로우 레벨 유지 모듈(16)의 트랜지스터(T18, T19)의 게이트는 제H-1 레벨 게이트 구동 유닛의 제2 제어 노드(Q₂)에 연결되며, 여기서 H는 정수이고, 값의 범위는 1＜H≤M-4이다. 본 실시예의 제1 레벨 게이트 구동 유닛과 제M-3 내지 제M 레벨 게이트 구동 유닛의 연결 방식은 도 17에 도시된 실시예의 연결 방식과 유사하기에, 여기서 더 서술하지 않는다.

도 20을 참조하면, 본 발명은 디스플레이 장치의 실시예를 더 제공하는 바, 디스플레이 장치는 액정 디스플레이 장치이고, 다수의 스캐닝 라인(G₁ 내지 G_N), 및 다수의 스캐닝 라인(G₁ 내지 G_N)에 게이트 신호를 제공하는 게이트 구동 회로(21)를 포함한다. 여기서, 게이트 구동 회로(21)는 전술한 일 실시예의 상기 게이트 구동 회로이다. 다수의 스캐닝 라인(G₁ 내지 G_N)에 스캐닝 신호를 제공하여 대응되는 픽셀 박막 트랜지스터를 구동하고, 다음 데이터 구동 회로(22)는 턴 온된 픽셀 박막 트랜지스터를 통해 픽셀에 디스플레이 신호를 제공하여, 이로써 디스플레이 장치의 화면 디스플레이를 실현한다.

본 발명의 실시예의 게이트 구동 유닛, 게이트 구동 회로 및 디스플레이 장치를 통해, 로우 레벨 유지 모듈의 제어단을 로우 레벨까지 풀-다운하여, 로우 레벨 유지 모듈의 누전을 감소하여, 회로 작업 속도를 향상시킬 수 있다. 도 21에 도시된 바와 같이, 도 21은 선행기술의 게이트 구동 유닛의 로우 레벨 유지 모듈의 제어단의 신호 파형 및 본 발명의 실시예의 게이트 구동 유닛의 로우 레벨 유지 모듈의 제어단(즉 제3 풀-다운 제어단이고, 즉 제2 제어 노드이기도 함)의 신호 파형을 도시한다. 여기서, 신호 파형(211)은 기존의 로우 레벨 유지 모듈의 제어단의 신호 파형이고, 신호 파형(212)은 본 발명의 실시예의 로우 레벨 유지 모듈의 제어단의 신호 파형이다(즉 제2 제어 노드의 신호 파형이기도 함). 도면에서 보아낼 수 있는 바, 구동 단계에서(즉 t1 내지 t4 시각, 도 21 중의 타원형 점선 부분에 대응됨), 기존의 로우 레벨 유지 모듈과 비교하면, 본 발명의 로우 레벨 유지 모듈의 제어단의 레벨은 완벽하게 V_L까지 풀-다운될 수 있고, 이로써 로우 레벨 유지 모듈의 누전을 효과적으로 감소할 수 있다.

상기 내용은 단지 본 발명의 실시예로서, 본 발명의 특허범위를 한정하기 위한 것이 아니며, 본 발명의 명세서 및 도면의 내용을 이용하여 진행한 동등한 구조 또는 동등한 과정 변화, 또는 기타 관련 기술분야에서의 직접적이거나 간접적인 응용은 모두 본 발명의 특허호보범위에 속한다.

Claims

액정 패널을 구동하는 게이트 구동 회로에 있어서,
M개의 캐스케이드 게이트 구동 유닛을 포함하고, M은 1보다 큰 정수이며, 매 하나의 상기 게이트 구동 유닛은 입력 모듈, 출력 모듈, 제어 모듈 및 제1 로우 레벨 유지 모듈을 포함하고;
상기 입력 모듈은 제1 펄스 신호를 입력하는 펄스 신호 입력단, 제1 제어 신호를 입력하는 제1 풀-다운 제어단 및 제1 제어 노드에 커플링되는 제어 신호 출력단을 포함하고, 상기 입력 모듈은 상기 제1 펄스 신호와 상기 제1 제어 신호에 따라 상기 제1 제어 노드의 전위를 제어하며;
상기 출력 모듈은 상기 제1 제어 노드에 커플링되는 구동 제어단, 제1 클록 신호를 입력하는 클록 신호 입력단 및 게이트 신호 출력단을 포함하고, 상기 출력 모듈은 상기 제1 제어 노드의 전위의 제어하에서, 상기 게이트 신호 출력단을 통해 게이트 스트로브 신호 또는 게이트 단절 신호를 출력하며;
상기 제어 모듈은 상기 제1 클록 신호를 입력하는 클록 신호 입력단, 제1 입력 신호를 입력하는 제1 입력 신호단, 제2 제어 노드에 커플링되는 제2 풀-다운 제어단, 상기 제1 제어 노드에 커플링되는 제1 제어단 및 로우 레벨 노드에 커플링되는 제1 풀-다운단을 포함하고, 상기 로우 레벨 노드는 로우 레벨 신호를 입력하며, 상기 제어 모듈은 적어도 상기 출력 모듈이 게이트 스트로브 신호를 출력하기 이전 및 게이트 스트로브 신호를 출력하는 기간에 상기 제1 제어 노드의 하이 레벨의 제어하에서 상기 제2 제어 노드의 전위를 로우 레벨까지 풀-다운하고;
상기 제1 로우 레벨 유지 모듈은 상기 제2 제어 노드에 커플링되는 제3 풀-다운 제어단, 상기 제1 제어 노드에 커플링되는 제1 단, 상기 출력 모듈의 게이트 신호 출력단에 커플링되는 제2 단 및 상기 로우 레벨 노드에 커플링되는 제3 단을 포함하며, 상기 제1 로우 레벨 유지 모듈은 상기 제2 제어 노드의 로우 레벨의 제어하에서 적어도 상기 출력 모듈이 게이트 스트로브 신호를 출력하기 이전 및 게이트 스트로브 신호를 출력하는 기간에는 차단 상태이고;
제N 레벨 게이트 구동 유닛의 펄스 신호 입력단은 제N-1 레벨 게이트 구동 유닛의 게이트 신호 출력단에 연결되며, 그 중 N은 정수이고, 값의 범위는 1＜N≤M이며, 또는 제N 레벨 게이트 구동 유닛의 펄스 신호 입력단은 제N-2 레벨 게이트 구동 유닛의 게이트 신호 출력단에 연결되고, 그 중 N은 정수이고, 값의 범위는 2＜N≤M인 것을 특징으로 하는 액정 패널을 구동하는 게이트 구동 회로.
제 1항에 있어서,
상기 입력 모듈은 제1 트랜지스터 및 제3 트랜지스터를 포함하고, 상기 제1 트랜지스터의 게이트와 상기 제1 트랜지스터의 제1 극은 연결되며, 상기 제1 펄스 신호를 입력하고, 상기 제1 트랜지스터의 제2 극 및 상기 제3 트랜지스터의 제1 극은 상기 제1 제어 노드에 연결되며, 상기 제3 트랜지스터의 게이트는 상기 제1 제어 신호를 입력하고, 상기 제3 트랜지스터의 제2 극은 상기 로우 레벨 노드에 연결되거나 또는 상기 제1 트랜지스터의 제1 극에 연결되고, 상기 제1 제어 신호는 제2 펄스 신호 또는 제2 클록 신호이며, 상기 제1 클록 신호의 하이 레벨과 상기 제2 클록 신호의 하이 레벨은 1/4개의 클록 주기가 중첩되고;
상기 출력 모듈은 제2 트랜지스터를 포함하며, 상기 제2 트랜지스터의 게이트는 상기 제1 제어 노드에 연결되고, 상기 제2 트랜지스터의 제1 극은 상기 제1 클록 신호를 입력하며, 상기 제2 트랜지스터의 제2 극은 상기 게이트 신호 출력단이고;
상기 제어 모듈은 제4 트랜지스터, 제5 트랜지스터, 제8 트랜지스터 및 제2 커패시터를 포함하며, 상기 제4 트랜지스터의 게이트와 상기 제8 트랜지스터의 제1 극 및 상기 제2 커패시터의 일단은 서로 연결되고, 상기 제2 커패시터의 타단은 상기 제1 클록 신호를 입력하며, 상기 제8 트랜지스터의 게이트와 상기 제5 트랜지스터의 게이트는 상기 제1 제어 노드에 연결되고, 상기 제8 트랜지스터의 제2 극과 제5 트랜지스터의 제2 극은 상기 로우 레벨 노드에 연결되며, 상기 제5 트랜지스터의 제1 극과 상기 제4 트랜지스터의 제2 극은 상기 제2 제어 노드에 연결되고, 상기 제4 트랜지스터의 제1 극은 상기 제1 입력 신호를 입력하며;
상기 제1 로우 레벨 유지 모듈은 제6 트랜지스터 및 제7 트랜지스터를 포함하고, 상기 제6 트랜지스터의 게이트와 상기 제7 트랜지스터의 게이트는 상기 제2 제어 노드에 연결되며, 상기 제6 트랜지스터의 제1 극은 상기 제1 제어 노드에 연결되고, 상기 제6 트랜지스터의 제2 극과 상기 제7 트랜지스터의 제2 극은 상기 로우 레벨 노드에 연결되며, 상기 제7 트랜지스터의 제1 극은 상기 제2 트랜지스터의 제2 극에 연결되는 것을 특징으로 하는 액정 패널을 구동하는 게이트 구동 회로.
제 2항에 있어서,
제1 내지 제M-4 레벨 게이트 구동 유닛 중 매 하나의 레벨의 게이트 구동 유닛의 상기 제3 트랜지스터의 제2 극은 상기 로우 레벨 노드에 연결되고 상기 제3 트랜지스터의 게이트가 입력한 상기 제1 제어 신호는 제2 펄스 신호이며;
제M-3 내지 제M 레벨 게이트 구동 유닛 중 매 하나의 레벨의 게이트 구동 유닛의 상기 제3 트랜지스터의 제2 극은 상기 제1 트랜지스터의 제1 극에 연결되고 상기 제3 트랜지스터의 게이트가 입력한 상기 제1 제어 신호는 제2 클록 신호인 것을 특징으로 하는 액정 패널을 구동하는 게이트 구동 회로.
제 2항에 있어서,
상기 제어 모듈은 제15 트랜지스터를 더 포함하고, 상기 제15 트랜지스터의 게이트는 상기 제1 트랜지스터의 게이트에 연결되며, 상기 제15 트랜지스터의 제1 극은 상기 제2 제어 노드에 연결되며, 상기 제15 트랜지스터의 제2 극은 상기 로우 레벨 노드에 연결되는 것을 특징으로 하는 액정 패널을 구동하는 게이트 구동 회로.
제 2항에 있어서,
매 하나의 상기 게이트 구동 유닛은 제2 로우 레벨 유지 모듈을 더 포함하고, 상기 제어 모듈은 제9 트랜지스터 및 제10 트랜지스터를 더 포함하며, 상기 제2 로우 레벨 유지 유닛은 제11 트랜지스터 및 제12 트랜지스터를 포함하고;
상기 제9 트랜지스터의 게이트는 상기 제4 트랜지스터의 게이트에 연결되며, 상기 제9 트랜지스터의 제1 극은 제3 클록 신호를 입력하고, 상기 제9 트랜지스터의 제2 극은 상기 제10 트랜지스터의 제1 극, 상기 제11 트랜지스터의 게이트 및 상기 제12 트랜지스터의 게이트와 연결되며, 상기 제10 트랜지스터의 게이트와 상기 제8 트랜지스터의 게이트는 상기 제1 제어 노드에 연결되고, 상기 제10 트랜지스터의 제2 극은 상기 로우 레벨 노드에 연결되며, 상기 제11 트랜지스터의 제1 극은 상기 제2 트랜지스터의 제2 극과 연결되고, 상기 제11 트랜지스터의 제2 극과 상기 제12 트랜지스터의 제2 극은 상기 로우 레벨 노드에 연결되며, 상기 제12 트랜지스터의 제1 극은 상기 제1 제어 노드에 연결되고;
상기 제4 트랜지스터의 제1 극이 입력한 상기 제1 입력 신호는 제4 클록 신호이며, 상기 제3 클록 신호와 상기 제4 클록 신호는 두 개의 저주파 클록 신호인 것을 특징으로 하는 액정 패널을 구동하는 게이트 구동 회로.
제 5항에 있어서,
상기 제어 모듈은 제13 트랜지스터 및 제14 트랜지스터를 더 포함하고, 상기 제13 트랜지스터의 게이트는 상기 제3 클록 신호를 입력하며, 상기 제13 트랜지스터의 제1 극은 상기 제4 트랜지스터의 제1 극에 연결되고, 상기 제13 트랜지스터의 제2 극은 상기 제2 제어 노드에 연결되며, 상기 제14 트랜지스터의 게이트는 상기 제4 클록 신호를 입력하고, 상기 제14 트랜지스터의 제1 극은 상기 제9 트랜지스터의 제1 극에 연결되며, 상기 제14 트랜지스터의 제2 극은 상기 제9 트랜지스터의 제2 극에 연결되는 것을 특징으로 하는 액정 패널을 구동하는 게이트 구동 회로.
제 5항에 있어서,
상기 제어 유닛은 제16 트랜지스터 및 제17 트랜지스터를 더 포함하고, 상기 제16 트랜지스터의 게이트는 상기 제17 트랜지스터의 게이트 및 상기 제1 트랜지스터의 게이트와 연결되며, 상기 제16 트랜지스터의 제1 극은 상기 제9 트랜지스터의 제2 극과 연결되고, 상기 제16 트랜지스터의 제2 극과 상기 제17 트랜지스터의 제2 극은 상기 로우 레벨 노드에 연결되며, 상기 제17 트랜지스터의 제1 극은 상기 제2 제어 노드에 연결되는 것을 특징으로 하는 액정 패널을 구동하는 게이트 구동 회로.
제 5항에 있어서,
제1 내지 제M-4 레벨 게이트 구동 유닛 중 매 하나의 레벨의 게이트 구동 유닛의 상기 제3 트랜지스터의 제2 극은 상기 로우 레벨 노드에 연결되고 상기 제3 트랜지스터의 게이트가 입력한 상기 제1 제어 신호는 제2 펄스 신호이며;
제M-3 내지 제M 레벨 게이트 구동 유닛 중 매 하나의 레벨의 게이트 구동 유닛의 상기 제3 트랜지스터의 제2 극은 상기 제1 트랜지스터의 제1 극에 연결되고 상기 제3 트랜지스터의 게이트가 입력한 상기 제1 제어 신호는 제2 클록 신호인 것을 특징으로 하는 액정 패널을 구동하는 게이트 구동 회로.
제 2항에 있어서,
매 하나의 상기 게이트 구동 유닛은 제2 로우 레벨 유지 모듈을 더 포함하고, 상기 제2 로우 레벨 유지 모듈은 제18 트랜지스터 및 제19 트랜지스터를 포함하며;
현재 레벨 게이트 구동 유닛의 상기 제18 트랜지스터의 게이트 및 상기 제19 트랜지스터의 게이트는 이전 레벨 게이트 구동 유닛의 제2 제어 노드에 연결되고, 현재 레벨 게이트 구동 유닛의 상기 제18 트랜지스터의 제1 극은 현재 레벨 게이트 구동 유닛의 제1 제어 노드에 연결되며, 현재 레벨 게이트 구동 유닛의 상기 제18 트랜지스터의 제2 극은 현재 레벨 게이트 구동 유닛의 로우 레벨 노드에 연결되고, 현재 레벨 게이트 구동 유닛의 상기 제19 트랜지스터의 제1 극은 현재 레벨 게이트 구동 유닛의 제2 트랜지스터의 제2 극에 연결되며, 현재 레벨 게이트 구동 유닛의 상기 제19 트랜지스터의 제2 극은 현재 레벨 게이트 구동 유닛의 로우 레벨 노드에 연결되고;
현재 레벨 게이트 구동 유닛의 상기 제4 트랜지스터의 제1 극이 입력한 상기 제1 입력 신호는 제4 클록 신호인 것을 특징으로 하는 액정 패널을 구동하는 게이트 구동 회로.
제 2항에 있어서,
제1 레벨 게이트 구동 유닛 및 제M-3 내지 제M 레벨 게이트 구동 유닛 중 매 하나의 레벨의 게이트 구동 유닛은 또한 제2 로우 레벨 유지 모듈을 더 포함하고, 제1 레벨 게이트 구동 유닛 및 제M-3 내지 제M 레벨 게이트 구동 유닛 중 매 하나의 레벨의 게이트 구동 유닛의 상기 제어 모듈은 또한 제9 트랜지스터 및 제10 트랜지스터를 더 포함하며, 상기 제2 로우 레벨 유지 유닛은 제11 트랜지스터 및 제12 트랜지스터를 포함하고; 상기 제9 트랜지스터의 게이트는 상기 제4 트랜지스터의 게이트에 연결되며, 상기 제9 트랜지스터의 제1 극은 제3 클록 신호를 입력하고, 상기 제9 트랜지스터의 제2 극은 상기 제10 트랜지스터의 제1 극, 상기 제11 트랜지스터의 게이트 및 상기 제12 트랜지스터의 게이트와 연결되며, 상기 제10 트랜지스터의 게이트와 상기 제8 트랜지스터의 게이트는 상기 제1 제어 노드에 연결되고, 상기 제10 트랜지스터의 제2 극은 상기 로우 레벨 노드에 연결되며, 상기 제11 트랜지스터의 제1 극은 상기 제2 트랜지스터의 제2 극과 연결되고, 상기 제11 트랜지스터의 제2 극과 상기 제12 트랜지스터의 제2 극은 상기 로우 레벨 노드에 연결되며, 상기 제12 트랜지스터의 제1 극은 상기 제1 제어 노드에 연결되고; 상기 제4 트랜지스터의 제1 극이 입력한 상기 제1 입력 신호는 제4 클록 신호이며, 상기 제3 클록 신호와 상기 제4 클록 신호는 두 개의 저주파 클록 신호이고;
제1 레벨 게이트 구동 유닛의 제3 트랜지스터의 제2 극은 로우 레벨 노드에 연결되고 상기 제3 트랜지스터의 게이트가 입력한 상기 제1 제어 신호는 제2 펄스 신호이며; 상기 제M-3 내지 제M 레벨 게이트 구동 유닛 중 매 하나의 레벨의 게이트 구동 유닛의 제3 트랜지스터의 제2 극은 제1 트랜지스터의 제1 극에 연결되어 제1 펄스 신호를 입력하고 상기 제3 트랜지스터의 게이트가 입력한 상기 제1 제어 신호는 제2 클록 신호이며;
제2 내지 제M-4 레벨 게이트 구동 유닛 중의 매 하나의 레벨의 게이트 구동 유닛은 또한 제18 트랜지스터 및 제19 트랜지스터를 더 포함하고, 현재 레벨 게이트 구동 유닛의 상기 제18 트랜지스터의 게이트 및 상기 제19 트랜지스터의 게이트는 이전 레벨 게이트 구동 유닛의 제2 제어 노드에 연결되고, 현재 레벨 게이트 구동 유닛의 상기 제18 트랜지스터의 제1 극은 현재 레벨 게이트 구동 유닛의 제1 제어 노드에 연결되며, 현재 레벨 게이트 구동 유닛의 상기 제18 트랜지스터의 제2 극은 현재 레벨 게이트 구동 유닛의 로우 레벨 노드에 연결되고, 현재 레벨 게이트 구동 유닛의 상기 제19 트랜지스터의 제1 극은 현재 레벨 게이트 구동 유닛의 제2 트랜지스터의 제2 극에 연결되며, 현재 레벨 게이트 구동 유닛의 상기 제19 트랜지스터의 제2 극은 현재 레벨 게이트 구동 유닛의 로우 레벨 노드에 연결되고; 현재 레벨 게이트 구동 유닛의 상기 제4 트랜지스터의 제1 극이 입력한 상기 제1 입력 신호는 제4 클록 신호이며;
제2 내지 제M-4 레벨 게이트 구동 유닛 중 매 하나의 레벨의 게이트 구동 유닛의 제3 트랜지스터의 제2 극은 로우 레벨 노드에 연결되고 상기 제3 트랜지스터의 게이트가 입력한 상기 제1 제어 신호는 제2 펄스 신호인 것을 특징으로 하는 액정 패널을 구동하는 게이트 구동 회로.
디스플레이 장치에 있어서,
다수의 스캐닝 라인 및 상기 스캐닝 라인에 게이트 신호를 제공하는 게이트 구동 회로를 포함하고, 상기 게이트 구동 회로는 M개의 캐스케이드 게이트 구동 유닛을 포함하며, 그 중 M은 1보다 큰 정수이며, 매 하나의 상기 게이트 구동 유닛은 입력 모듈, 출력 모듈, 제어 모듈 및 제1 로우 레벨 유지 모듈을 포함하고;
상기 입력 모듈은 제1 펄스 신호를 입력하는 펄스 신호 입력단, 제1 제어 신호를 입력하는 제1 풀-다운 제어단 및 제1 제어 노드에 커플링되는 제어 신호 출력단을 포함하고, 상기 입력 모듈은 상기 제1 펄스 신호와 상기 제1 제어 신호에 따라 상기 제1 제어 노드의 전위를 제어하며;
상기 출력 모듈은 상기 제1 제어 노드에 커플링되는 구동 제어단, 제1 클록 신호를 입력하는 클록 신호 입력단 및 게이트 신호 출력단을 포함하고, 상기 출력 모듈은 상기 제1 제어 노드의 전위의 제어하에서, 상기 게이트 신호 출력단을 통해 게이트 스트로브 신호 또는 게이트 단절 신호를 출력하며;
상기 제어 모듈은 상기 제1 클록 신호를 입력하는 클록 신호 입력단, 제1 입력 신호를 입력하는 제1 입력 신호단, 제2 제어 노드에 커플링되는 제2 풀-다운 제어단, 상기 제1 제어 노드에 커플링되는 제1 제어단 및 로우 레벨 노드에 커플링되는 제1 풀-다운단을 포함하고, 상기 로우 레벨 노드는 로우 레벨 신호를 입력하며, 상기 제어 모듈은 적어도 상기 출력 모듈이 게이트 스트로브 신호를 출력하기 이전 및 게이트 스트로브 신호를 출력하는 기간에 상기 제1 제어 노드의 하이 레벨의 제어하에서 상기 제2 제어 노드의 전위를 로우 레벨까지 풀-다운하고;
상기 제1 로우 레벨 유지 모듈은 상기 제2 제어 노드에 커플링되는 제3 풀-다운 제어단, 상기 제1 제어 노드에 커플링되는 제1 단, 상기 출력 모듈의 게이트 신호 출력단에 커플링되는 제2 단 및 상기 로우 레벨 노드에 커플링되는 제3 단을 포함하며, 상기 제1 로우 레벨 유지 모듈은 상기 제2 제어 노드의 로우 레벨의 제어하에서 적어도 상기 출력 모듈이 게이트 스트로브 신호를 출력하기 이전 및 게이트 스트로브 신호를 출력하는 기간에는 차단 상태이고;
제N 레벨 게이트 구동 유닛의 펄스 신호 입력단은 제N-1 레벨 게이트 구동 유닛의 게이트 신호 출력단에 연결되며, 그 중 N은 정수이고, 값의 범위는 1＜N≤M이며, 또는 제N 레벨 게이트 구동 유닛의 펄스 신호 입력단은 제N-2 레벨 게이트 구동 유닛의 게이트 신호 출력단에 연결되고, 그 중 N은 정수이고, 값의 범위는 2＜N≤M인 것을 특징으로 하는 디스플레이 장치.
제 11항에 있어서,
상기 입력 모듈은 제1 트랜지스터 및 제3 트랜지스터를 포함하고, 상기 제1 트랜지스터의 게이트와 상기 제1 트랜지스터의 제1 극은 연결되며, 상기 제1 펄스 신호를 입력하고, 상기 제1 트랜지스터의 제2 극 및 상기 제3 트랜지스터의 제1 극은 상기 제1 제어 노드에 연결되며, 상기 제3 트랜지스터의 게이트는 상기 제1 제어 신호를 입력하고, 상기 제3 트랜지스터의 제2 극은 상기 로우 레벨 노드에 연결되거나 또는 상기 제1 트랜지스터의 제1 극에 연결되고, 상기 제1 제어 신호는 제2 펄스 신호 또는 제2 클록 신호이며, 상기 제1 클록 신호의 하이 레벨과 상기 제2 클록 신호의 하이 레벨은 1/4개의 클록 주기가 중첩되고;
상기 출력 모듈은 제2 트랜지스터를 포함하며, 상기 제2 트랜지스터의 게이트는 상기 제1 제어 노드에 연결되고, 상기 제2 트랜지스터의 제1 극은 상기 제1 클록 신호를 입력하며, 상기 제2 트랜지스터의 제2 극은 상기 게이트 신호 출력단이고;
상기 제어 모듈은 제4 트랜지스터, 제5 트랜지스터, 제8 트랜지스터 및 제2 커패시터를 포함하며, 상기 제4 트랜지스터의 게이트와 상기 제8 트랜지스터의 제1 극 및 상기 제2 커패시터의 일단은 서로 연결되고, 상기 제2 커패시터의 타단은 상기 제1 클록 신호를 입력하며, 상기 제8 트랜지스터의 게이트와 상기 제5 트랜지스터의 게이트는 상기 제1 제어 노드에 연결되고, 상기 제8 트랜지스터의 제2 극과 제5 트랜지스터의 제2 극은 상기 로우 레벨 노드에 연결되며, 상기 제5 트랜지스터의 제1 극과 상기 제4 트랜지스터의 제2 극은 상기 제2 제어 노드에 연결되고, 상기 제4 트랜지스터의 제1 극은 상기 제1 입력 신호를 입력하며;
상기 제1 로우 레벨 유지 모듈은 제6 트랜지스터 및 제7 트랜지스터를 포함하고, 상기 제6 트랜지스터의 게이트와 상기 제7 트랜지스터의 게이트는 상기 제2 제어 노드에 연결되며, 상기 제6 트랜지스터의 제1 극은 상기 제1 제어 노드에 연결되고, 상기 제6 트랜지스터의 제2 극과 상기 제7 트랜지스터의 제2 극은 상기 로우 레벨 노드에 연결되며, 상기 제7 트랜지스터의 제1 극은 상기 제2 트랜지스터의 제2 극에 연결되는 것을 특징으로 하는 디스플레이 장치.
제 12항에 있어서,
제1 내지 제M-4 레벨 게이트 구동 유닛 중 매 하나의 레벨의 게이트 구동 유닛의 상기 제3 트랜지스터의 제2 극은 상기 로우 레벨 노드에 연결되고 상기 제3 트랜지스터의 게이트가 입력한 상기 제1 제어 신호는 제2 펄스 신호이며;
제M-3 내지 제M 레벨 게이트 구동 유닛 중 매 하나의 레벨의 게이트 구동 유닛의 상기 제3 트랜지스터의 제2 극은 상기 제1 트랜지스터의 제1 극에 연결되고 상기 제3 트랜지스터의 게이트가 입력한 상기 제1 제어 신호는 제2 클록 신호인 것을 특징으로 하는 디스플레이 장치.
제 12항에 있어서,
상기 제어 모듈은 제15 트랜지스터를 더 포함하고, 상기 제15 트랜지스터의 게이트는 상기 제1 트랜지스터의 게이트에 연결되며, 상기 제15 트랜지스터의 제1 극은 상기 제2 제어 노드에 연결되며, 상기 제15 트랜지스터의 제2 극은 상기 로우 레벨 노드에 연결되는 것을 특징으로 하는 디스플레이 장치.
제 12항에 있어서,
매 하나의 상기 게이트 구동 유닛은 제2 로우 레벨 유지 모듈을 더 포함하고, 상기 제어 모듈은 제9 트랜지스터 및 제10 트랜지스터를 더 포함하며, 상기 제2 로우 레벨 유지 유닛은 제11 트랜지스터 및 제12 트랜지스터를 포함하고;
상기 제9 트랜지스터의 게이트는 상기 제4 트랜지스터의 게이트에 연결되며, 상기 제9 트랜지스터의 제1 극은 제3 클록 신호를 입력하고, 상기 제9 트랜지스터의 제2 극은 상기 제10 트랜지스터의 제1 극, 상기 제11 트랜지스터의 게이트 및 상기 제12 트랜지스터의 게이트와 연결되며, 상기 제10 트랜지스터의 게이트와 상기 제8 트랜지스터의 게이트는 상기 제1 제어 노드에 연결되고, 상기 제10 트랜지스터의 제2 극은 상기 로우 레벨 노드에 연결되며, 상기 제11 트랜지스터의 제1 극은 상기 제2 트랜지스터의 제2 극과 연결되고, 상기 제11 트랜지스터의 제2 극과 상기 제12 트랜지스터의 제2 극은 상기 로우 레벨 노드에 연결되며, 상기 제12 트랜지스터의 제1 극은 상기 제1 제어 노드에 연결되고;
상기 제4 트랜지스터의 제1 극이 입력한 상기 제1 입력 신호는 제4 클록 신호이며, 상기 제3 클록 신호와 상기 제4 클록 신호는 두 개의 저주파 클록 신호인 것을 특징으로 하는 디스플레이 장치.
제 15항에 있어서,
상기 제어 모듈은 제13 트랜지스터 및 제14 트랜지스터를 더 포함하고, 상기 제13 트랜지스터의 게이트는 상기 제3 클록 신호를 입력하며, 상기 제13 트랜지스터의 제1 극은 상기 제4 트랜지스터의 제1 극에 연결되고, 상기 제13 트랜지스터의 제2 극은 상기 제2 제어 노드에 연결되며, 상기 제14 트랜지스터의 게이트는 상기 제4 클록 신호를 입력하고, 상기 제14 트랜지스터의 제1 극은 상기 제9 트랜지스터의 제1 극에 연결되며, 상기 제14 트랜지스터의 제2 극은 상기 제9 트랜지스터의 제2 극에 연결되는 것을 특징으로 하는 디스플레이 장치.
제 15항에 있어서,
상기 제어 유닛은 제16 트랜지스터 및 제17 트랜지스터를 더 포함하고, 상기 제16 트랜지스터의 게이트는 상기 제17 트랜지스터의 게이트 및 상기 제1 트랜지스터의 게이트와 연결되며, 상기 제16 트랜지스터의 제1 극은 상기 제9 트랜지스터의 제2 극과 연결되고, 상기 제16 트랜지스터의 제2 극과 상기 제17 트랜지스터의 제2 극은 상기 로우 레벨 노드에 연결되며, 상기 제17 트랜지스터의 제1 극은 상기 제2 제어 노드에 연결되는 것을 특징으로 하는 디스플레이 장치.
제 15항에 있어서,
제1 내지 제M-4 레벨 게이트 구동 유닛 중 매 하나의 레벨의 게이트 구동 유닛의 상기 제3 트랜지스터의 제2 극은 상기 로우 레벨 노드에 연결되고 상기 제3 트랜지스터의 게이트가 입력한 상기 제1 제어 신호는 제2 펄스 신호이며;
제M-3 내지 제M 레벨 게이트 구동 유닛 중 매 하나의 레벨의 게이트 구동 유닛의 상기 제3 트랜지스터의 제2 극은 상기 제1 트랜지스터의 제1 극에 연결되고 상기 제3 트랜지스터의 게이트가 입력한 상기 제1 제어 신호는 제2 클록 신호인 것을 특징으로 하는 디스플레이 장치.
제 12항에 있어서,
매 하나의 상기 게이트 구동 유닛은 제2 로우 레벨 유지 모듈을 더 포함하고, 상기 제2 로우 레벨 유지 모듈은 제18 트랜지스터 및 제19 트랜지스터를 포함하며;
현재 레벨 게이트 구동 유닛의 상기 제18 트랜지스터의 게이트 및 상기 제19 트랜지스터의 게이트는 이전 레벨 게이트 구동 유닛의 제2 제어 노드에 연결되고, 현재 레벨 게이트 구동 유닛의 상기 제18 트랜지스터의 제1 극은 현재 레벨 게이트 구동 유닛의 제1 제어 노드에 연결되며, 현재 레벨 게이트 구동 유닛의 상기 제18 트랜지스터의 제2 극은 현재 레벨 게이트 구동 유닛의 로우 레벨 노드에 연결되고, 현재 레벨 게이트 구동 유닛의 상기 제19 트랜지스터의 제1 극은 현재 레벨 게이트 구동 유닛의 제2 트랜지스터의 제2 극에 연결되며, 현재 레벨 게이트 구동 유닛의 상기 제19 트랜지스터의 제2 극은 현재 레벨 게이트 구동 유닛의 로우 레벨 노드에 연결되고;
현재 레벨 게이트 구동 유닛의 상기 제4 트랜지스터의 제1 극이 입력한 상기 제1 입력 신호는 제4 클록 신호인 것을 특징으로 하는 디스플레이 장치.
제 12항에 있어서,
제1 레벨 게이트 구동 유닛 및 제M-3 내지 제M 레벨 게이트 구동 유닛 중 매 하나의 레벨의 게이트 구동 유닛은 또한 제2 로우 레벨 유지 모듈을 더 포함하고, 제1 레벨 게이트 구동 유닛 및 제M-3 내지 제M 레벨 게이트 구동 유닛 중 매 하나의 레벨의 게이트 구동 유닛의 상기 제어 모듈은 또한 제9 트랜지스터 및 제10 트랜지스터를 더 포함하며, 상기 제2 로우 레벨 유지 유닛은 제11 트랜지스터 및 제12 트랜지스터를 포함하고; 상기 제9 트랜지스터의 게이트는 상기 제4 트랜지스터의 게이트에 연결되며, 상기 제9 트랜지스터의 제1 극은 제3 클록 신호를 입력하고, 상기 제9 트랜지스터의 제2 극은 상기 제10 트랜지스터의 제1 극, 상기 제11 트랜지스터의 게이트 및 상기 제12 트랜지스터의 게이트와 연결되며, 상기 제10 트랜지스터의 게이트와 상기 제8 트랜지스터의 게이트는 상기 제1 제어 노드에 연결되고, 상기 제10 트랜지스터의 제2 극은 상기 로우 레벨 노드에 연결되며, 상기 제11 트랜지스터의 제1 극은 상기 제2 트랜지스터의 제2 극과 연결되고, 상기 제11 트랜지스터의 제2 극과 상기 제12 트랜지스터의 제2 극은 상기 로우 레벨 노드에 연결되며, 상기 제12 트랜지스터의 제1 극은 상기 제1 제어 노드에 연결되고; 상기 제4 트랜지스터의 제1 극이 입력한 상기 제1 입력 신호는 제4 클록 신호이며, 상기 제3 클록 신호와 상기 제4 클록 신호는 두 개의 저주파 클록 신호이고;
제1 레벨 게이트 구동 유닛의 제3 트랜지스터의 제2 극은 로우 레벨 노드에 연결되고 상기 제3 트랜지스터의 게이트가 입력한 상기 제1 제어 신호는 제2 펄스 신호이며; 상기 제M-3 내지 제M 레벨 게이트 구동 유닛 중 매 하나의 레벨의 게이트 구동 유닛의 제3 트랜지스터의 제2 극은 제1 트랜지스터의 제1 극에 연결되어 제1 펄스 신호를 입력하고 상기 제3 트랜지스터의 게이트가 입력한 상기 제1 제어 신호는 제2 클록 신호이며;
제2 내지 제M-4 레벨 게이트 구동 유닛 중의 매 하나의 레벨의 게이트 구동 유닛은 또한 제18 트랜지스터 및 제19 트랜지스터를 더 포함하고, 현재 레벨 게이트 구동 유닛의 상기 제18 트랜지스터의 게이트 및 상기 제19 트랜지스터의 게이트는 이전 레벨 게이트 구동 유닛의 제2 제어 노드에 연결되고, 현재 레벨 게이트 구동 유닛의 상기 제18 트랜지스터의 제1 극은 현재 레벨 게이트 구동 유닛의 제1 제어 노드에 연결되며, 현재 레벨 게이트 구동 유닛의 상기 제18 트랜지스터의 제2 극은 현재 레벨 게이트 구동 유닛의 로우 레벨 노드에 연결되고, 현재 레벨 게이트 구동 유닛의 상기 제19 트랜지스터의 제1 극은 현재 레벨 게이트 구동 유닛의 제2 트랜지스터의 제2 극에 연결되며, 현재 레벨 게이트 구동 유닛의 상기 제19 트랜지스터의 제2 극은 현재 레벨 게이트 구동 유닛의 로우 레벨 노드에 연결되고; 현재 레벨 게이트 구동 유닛의 상기 제4 트랜지스터의 제1 극이 입력한 상기 제1 입력 신호는 제4 클록 신호이며;
제2 내지 제M-4 레벨 게이트 구동 유닛 중 매 하나의 레벨의 게이트 구동 유닛의 제3 트랜지스터의 제2 극은 로우 레벨 노드에 연결되고 상기 제3 트랜지스터의 게이트가 입력한 상기 제1 제어 신호는 제2 펄스 신호인 것을 특징으로 하는 디스플레이 장치.