KR101957067B1 - 자기보상 기능을 구비하는 게이트 전극 구동회로 - Google Patents

자기보상 기능을 구비하는 게이트 전극 구동회로 Download PDF

Info

Publication number
KR101957067B1
KR101957067B1 KR1020177003691A KR20177003691A KR101957067B1 KR 101957067 B1 KR101957067 B1 KR 101957067B1 KR 1020177003691 A KR1020177003691 A KR 1020177003691A KR 20177003691 A KR20177003691 A KR 20177003691A KR 101957067 B1 KR101957067 B1 KR 101957067B1
Authority
KR
South Korea
Prior art keywords
gate electrode
electrically connected
thin film
film transistor
module
Prior art date
Application number
KR1020177003691A
Other languages
English (en)
Other versions
KR20170030604A (ko
Inventor
챠오 다이
Original Assignee
센젠 차이나 스타 옵토일렉트로닉스 테크놀로지 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 센젠 차이나 스타 옵토일렉트로닉스 테크놀로지 컴퍼니 리미티드 filed Critical 센젠 차이나 스타 옵토일렉트로닉스 테크놀로지 컴퍼니 리미티드
Publication of KR20170030604A publication Critical patent/KR20170030604A/ko
Application granted granted Critical
Publication of KR101957067B1 publication Critical patent/KR101957067B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3674—Details of drivers for scan electrodes
    • G09G3/3677—Details of drivers for scan electrodes suitable for active matrices only
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3648—Control of matrices with row and column drivers using an active matrix
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G11C19/18—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages
    • G11C19/182—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages in combination with semiconductor elements, e.g. bipolar transistors, diodes
    • G11C19/184—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages in combination with semiconductor elements, e.g. bipolar transistors, diodes with field-effect transistors, e.g. MOS-FET
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2230/00—Details of flat display driving waveforms
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0286—Details of a shift registers arranged for use in a driving circuit
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/08—Details of timing specific for flat panels, other than clock recovery
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/0209—Crosstalk reduction, i.e. to reduce direct or indirect influences of signals directed to a certain pixel of the displayed image on other pixels of said image, inclusive of influences affecting pixels in different frames or fields or sub-images which constitute a same image, e.g. left and right images of a stereoscopic display
    • G09G2320/0214—Crosstalk reduction, i.e. to reduce direct or indirect influences of signals directed to a certain pixel of the displayed image on other pixels of said image, inclusive of influences affecting pixels in different frames or fields or sub-images which constitute a same image, e.g. left and right images of a stereoscopic display with crosstalk due to leakage current of pixel switch in active matrix panels
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/04—Maintaining the quality of display appearance
    • G09G2320/043—Preventing or counteracting the effects of ageing
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/02—Details of power systems and of start or stop of display operation

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Nonlinear Science (AREA)
  • Power Engineering (AREA)
  • Mathematical Physics (AREA)
  • Optics & Photonics (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Liquid Crystal Display Device Control (AREA)
  • Shift Register Type Memory (AREA)
  • Electronic Switches (AREA)

Abstract

자기보상형 기능을 구비하는 게이트 전극 구동회로에 있어서, 직렬 연결된 복수의 GOA유닛을 포함하며, 제N 단계 GOA유닛이 디스플레이 영역의 제N 단계 수평 스캔라인(G(N))에 대하여 충적하는 것을 지키며, 상기 제N 단계 GOA유닛은 풀업 제어모듈(1), 풀업모듈(2), 하향 전송모듈(3), 제1 풀다운모듈(4), 부트 스트랩 커패시터모듈(5) 및 풀다운 유지모듈(6)을 포함하며; 상기 풀업모듈(2), 제1 풀다운모듈(4), 부트 스트랩 커패시터모듈(5), 풀다운 유지모듈(6)는 각각 제N 단계 게이트 전극 신호점(Q(N)) 및 제N 단계 수평 스캔라인(G(N))과 전기적으로 연결되며, 상기 풀업 제어모듈(1)과 하향 전송모듈(3)은 각각 상기 제N 단계 게이트 전극 신호점(Q(N))과 전기적으로 연결되며, 상기 풀다운 유지모듈(6)은 제1 직류 저전압(VSS1) 및 제2 직류 저전압(VSS2)을 입력한다. 상기 구동회로는 자기보상 기능을 구비하는 풀다운 유지모듈(6)을 통해 케이트 전극 구동회로의 장기조작의 신뢰성을 향상시키고, 한 세트의 직류신호원 (DC)로 제어하는 풀다운 유지모듈(6)로 설계할 수 있으므로 전기회로판의 설계공간을 절약할 뿐만 아니라 회로의 전체적인 전력소모도 낮출 수 있다.

Description

자기보상 기능을 구비하는 게이트 전극 구동회로{GATE DRIVE CIRCUIT HAVING SELF-COMPENSATION FUNCTION}
본 발명은 액정기술분야에 관한 것이며, 특히 자기보상 기능을 구비하는 게이트 전극 구동회로에 관한 것이다.
GOA(Gate Driver on Array, 게이트 드라이버 온 어레이)기술은 게이트 전극 스위치회로인 TFT(Thin Film Transistor, 박막 트랜지스터)를 어레이 기판에 집성하여, 기존 어레이 기판 밖에 설치된 게이트 전극 구동 집적회로 부분을 생략하여 재료원가 및 공정단계 두 측면에서 제품의 원가를 낮춘다. GOA 기술은 현재 TFT-LCD(Thin Film Transistor-Liquid Crystal Display, 박막 트랜지스터 액정 디스플레이 장치)기술분야의 관용적인 게이트 전극 구동회로 기술이며, 그 제작공정은 간단하고, 응용 전망이 아주 좋다. GOA회로의 기능은 주로 전 라인의 게이트 라인출력의 하이 레벨 신호를 이용하여 시프트 레지스터 유닛 중의 커패시터에 대하여 충전함으로 본 라인의 게이트 라인이 하이 레벨 신호를 출력하고, 또한 다음 라인의 게이트 라인이 출력한 하이 레벨 신호를 이용하여 리셋이 되도록 한다.
도 1 참조하면, 도 1은 기존에 자주 사용되는 게이트 전극 구동회로의 구조를 나타내는 모식도이다. 이는 제N 단계 GOA유닛이 디스플레이 영역의 제N 단계 수평 스캔라인(G(N))에 대하여 충전하는 것을 따르는 직렬 연결된 복수의 GOA유닛을 포함하며, 상기 제N 단계 GOA유닛은 풀업 제어모듈(1'), 풀업모듈(2'), 하향 전송모듈(3'), 제1 풀다운모듈(4', key pull-down part), 부트 스트랩 커패시터모듈(5') 및 풀다운 유지모듈(6', pull-down holding part)을 포함한다; 상기 풀업모듈(2'), 제1 풀다운모듈(4'), 부트 스트랩 커패시터모듈(5'), 풀다운 유지모듈(6')는 각각 제N 단계 게이트 전극 신호점(Q(N)) 및 제N 단계 수평 스캔라인(G(N))과 전기적으로 연결되며, 상기 풀업 제어모듈(1')과 하향 전송모듈(3')은 각각 상기 제N 단계 게이트 전극 신호점(Q(N))과 전기적으로 연결되며, 상기 풀다운 유지모듈(6')은 직류 저전압(VSS)을 입력한다.
상기 풀업 제어모듈(1')은, 게이트 전극은 제N-1 단계 GOA 유닛으로부터 받은 하향 전송신호(ST(N-1))를 입력하고, 드레인 전극은 제N-1 단계 수평 스캔라인G(N-l)에 전기적으로 연결되고, 소스 전극은 상기 제N 단계 게이트 전극 신호점(Q(N))에 전기적으로 연결하는 제1 박막 트랜지스터(T1')를 포함하고; 상기 풀업모듈(2')은 게이트 전극은 상기 제N 단계 게이트 전극 신호점(Q(N))에 전기적으로 연결되고, 드레인 전극은 제1 고주파 클럭신호(CK) 또는 제2 고주파 클럭신호(XCK)을 입력하고, 소스 전극은 제N 단계 수평 스캔라인(G(N))에 전기적으로 연결된 제2 박막 트랜지스터(T2')를 포함하고; 상기 하향 전송모듈(3')은, 게이트 전극은 상기 제N 단계 게이트 전극 신호점(Q(N))과 전기적으로 연결되고, 드레인 전극은 제1 고주파 클럭신호(CK) 또는 제2 고주파 클럭신호(XCK)를 입력하고, 소스 전극은 제N 단계 하향 전송신호(ST(N))을 출력하는 제3 박막 트랜지스터(T3')를 포함하며; 상기 제1 풀다운모듈(4')은 게이트 전극은 제N+1 단계 수평 스캔라인(G(N+1))과 전기적으로 연결되고, 드레인 전극은 제N 단계 수평 스캔라인(G(N))에 전기적으로 연결되고, 소스 전극은 직류 저전압(VSS)을 입력하는 제4 박막 트랜지스터(T4'); 게이트 전극은 제N+1 단계 수평 스캔라인(G(N+1))과 전기적으로 연결되고, 드레인 전극은 상기 제N 단계게이트 전극 신호점(Q(N))에 전기적으로 연결되고, 소스 전극은 직류 저전압(VSS) 입력하는 제5 박막 트랜지스터(T5')를 포함하며; 상기 부트 스트랩 커패시터모듈(5')은 부트 스트랩 커패시터(Cb') 를 포함하며; 상기 풀다운 유지모듈(6')은, 게이트 전극은 제1 회로점(P(N)')과 전기적으로 연결되고, 드레인 전극은 제N 단계수평 스캔라인(G(N))과 전기적으로 연결되고, 소스 전극은 직류 저전압(VSS)을 입력하는 제6 박막 트랜지스터(T6'); 게이트 전극은 제1 회로점(P(N)')과 전기적으로 연결되고, 드레인 전극은 상기 제N 단계 게이트 전극 신호점(Q(N)), 소스 전극은 직류 저전압(VSS)을 입력하는 제7 박막 트랜지스터(T7'); 게이트 전극은 제2 회로점(K(N)')과 전기적으로 연결되고, 드레인 전극은 제N 단계수평 스캔라인(G(N))과 전기적으로 연결되고,소스 전극은 직류 저전압(VSS)을 입력하는 제8 박막 트랜지스터(T8'); 게이트 전극은 제2 회로점(K(N)')과 전기적으로 연결되고, 드레인 전극은 상기 제N 단계 게이트 전극 신호점(Q(N))과 전기적으로 연결되고, 소스 전극은 직류 저전압(VSS)을 입력하는 제9 박막 트랜지스터(T9'); 게이트 전극은 제1 저주파 클럭신호(LC1)를 입력 받고, 드레인 전극은 제1 저주파 클럭신호(LC1)를 입력 받고, 소스 전극은 제1 회로점(P(N)')과 전기적으로 연결하는 제10 박막 트랜지스터(T10'); 게이트 전극은 제2 저주파 클럭신호(LC2)를 입력 받고, 드레인 전극은 제1 저주파 클럭신호(LC1)을 입력 받고, 소스 전극은 제1 회로점(P(N)')과 전기적으로 연결하는 제11 박막 트랜지스터(T11'); 게이트 전극은 제2 저주파 클럭신호(LC2)를 입력 받고, 드레인 전극은 제2 저주파 클럭신호(LC2)를 입력하고, 소스 전극은 제2 회로점(K(N)')과 전기적으로 연결하는 제12 박막 트랜지스터(T12'); 게이트 전극은 제1 저주파 클럭신호(LC1)를 입력하고, 드레인 전극은 제2 저주파 클럭신호(LC2)를 입력하고, 소스 전극은 제2 회로점(K(N)')과 전기적으로 연결하는 제13 박막 트랜지스터(T13'); 게이트 전극은 상기 제N 단계 게이트 전극 신호점(Q(N))과 전기적으로 연결되고, 드레인 전극은 제1 회로점(P(N)')과 전기적으로 연결되고, 소스 전극은 직류 저전압(VSS)를 입력하는 제14 박막 트랜지스터(T14'); 게이트 전극은 상기 제N 단계게이트 전극 신호점(Q(N))과 전기적으로 연결하는, 드레인 전극은 제2 회로점(K(N)')과 전기적으로 연결하는, 소스 전극은 직류 저전압(VSS)를 입력하는 제15 박막 트랜지스터(T15')을 포함하고; 여기서, 제6 박막 트랜지스터(T6')와 제8 박막 트랜지스터(T8')는 비 작용기간 내에 제N 단계 수평 스캔라인(G(N))의 저전위를 유지하는 것을 주관하고, 제7 박막 트랜지스터(T7')와 제9 박막 트랜지스터(T9')는 비 작용기간 내에 제N 단계 게이트 전극 신호점(Q(N))의 저전위를 유지하는 것을 주관한다.
전체 회로구조를 보면, 풀다운 유지모듈(6')은 긴 작업상태에 처하였으며, 즉, 제1 회로점(P(N)')과 제2 회로점(K(N)')은 긴 시간동안 정방향의 높은 전위상태에 처하게 될 것이며, 이런 경우, 회로에서 박막 트랜지스터(T6'), 박막 트랜지스터 (T7'), 박막 트랜지스터 (T8'), 박막 트랜지스터 (T9') 몇몇의 부품은 전압응력작용(Stress)을 심하게 받게 된다. 게이트 전극 구동회로의 작동 시간이 증가에 따라, 박막 트랜지스터(T6'), 박막 트랜지스터 (T7'), 박막 트랜지스터 (T8'), 박막 트랜지스터 (T9')의 임계치 전압(Vth)도 점차적으로 증가하며, 온 전류는 점차적으로 감소한다, 이는 제N 단계 수평 스캔라인(G(N))과 제N 단계 게이트 전극 신호점(Q(N))이 안정된 저전위 상태에 잘 유지되도록 할 수 없으며, 또한 이는 게이트 전극 구동회로의 신뢰성을 영향하는 가장 중용한 요소이다.
비정질 실리콘 박막 트랜지스터 게이트 전극 구동회로에 대하여, 풀다운 유지모듈은 없어서는 안된다. 일반적으로 한 세트의 풀다운 유지모듈, 또는 두 세트의 교대로 작용하는 풀다운 유지모듈로 설계할 수 있다. 두 세트의 풀다운 유지모듈로 설계된 주요 목적은 풀다운 유지모듈 중 제1 회로점(P(N)')과 제2 회로점(K(N)')이 제어하는 박막 트랜지스터(T6'), 박막 트랜지스터 (T7'), 박막 트랜지스터 (T8'), 박막 트랜지스터 (T9')가 받는 전압응력작용을 감소시키려는 것이다. 그러나, 실제 측정에 의하면, 두 세트의 풀다운 유지모듈로 설계 되어도 박막 트랜지스터(T6'), 박막 트랜지스터 (T7'), 박막 트랜지스터 (T8'), 박막 트랜지스터 (T9') 이 4개의 박막 트랜지스터는 여전히 전체 게이트 전극 구동회로회로 중 전압응력을 가장 많이 받는 부분인 것을 발견하였다. 즉, 박막 트랜지스터의 임계치 전압(Vth)이 가장 많이 이동하게 된다.
도 2a를 참조하면, 이는 임계치 전압 이동 전후 박막 트랜지스터 전체의 전류대수 및 전압 곡선 관계 변화를 나타낸 모식도이다. 여기서, 실선은 임계치 전압 이동이 발생하지 않은 전류대수 및 전압관계 곡선이고, 점선은 임계치 전압 이동 후의 전류대수 및 전압관계 곡선이다. 도 2a에 의하면, 동일한 게이트 소스 전극 전극전압(Vgs)에서, 임계치 전압 이동이 미발생시의 전류대수(Log(Ids))는 임계치 전압이동 후의 전류대수보다 더 큰 것을 알 수 있다. 도 2b를 참조하면, 이는 임계치 전압 이동 전후 박막 트랜지스터 전체적인 전류 및 전압곡선 관계 변화를 나타낸 모식도이다. 도 2b에 의하면, 동일한 드레인 소스 전극 전류(Ids)에서, 임계치 전압 이동이 미발생시의 게이트 전극 전압(Vgl)은 임계치 전압 이동 후의 게이트 전극전압(Vg2)보다 더 작은 것을 알 수 있다. 즉, 임계치 전압 이동 후, 동등한 드레인 소스 전극 전류(Ids)에 이루기 위하여 더 큰 게이트 전극전압이 필요하다.
도 2a 및 도 2b에 의하면, 임계치 전압(Vth)이 정방향으로 이동하면 박막 트랜지스터의 온 전류(Ion)는 점차적으로 낮춰지고, 임계치 전압(Vth)의 증가에 따라, 박막 트랜지스터의 온 전류(Ion)는 지속적으로 낮춰진다. 그러면 회로에 있어서, 제N 단계 게이트 전극 신호점(Q(N))과 제N 단계 수평 스캔라인(G(N))의 전위의 안정을 잘 유지할 수 없으면, 이는 액정 디스플레이 장치의 화면 디스플레이의 이상을 발생시킨다. 이상에서 설명한 바와 같이, 게이트 전극 구동회로 중에 효력을 가장 쉽게 상실하는 부품은 풀다운 유지모듈의 박막 트랜지스터(T6'), 박막 트랜지스터 (T7'), 박막 트랜지스터 (T8'), 박막 트랜지스터 (T9')이다. 따라서, 게이트 전극 구동회로와 액정디스플레이 패널의 신뢰성을 향상하기 위하여 이 문제는 반드시 해결되어야 한다. 일반 설계적 접근방법은 상기 4 개의 박막 트랜지스터의 크기를 증가하는 것이다. 그러나, 박막 트랜지스터의 크기를 증가하는 동시에 박막 트랜지스터 작동시의 오프 누설전류도 증가하게 되므로 본질적으로 문제를 해결할 수 없다.
본 발명은 자기보상 기능을 구비하는 풀다운 유지모듈을 통해 게이트 전극 구동회로가 장기간 작동시의 신뢰성을 향상시키며, 임계치 전압 이동에 의한 게이트 전극 구동회로의 작동에 대한 영향을 낮추는 자기보상 기능을 구비하는 게이트 전극 구동회로를 제공하는데 그 목적이 있다.
상기 목적을 실현하기 위하여, 본 발명은 자기보상 기능을 구비하는 게이트 전극 구동회로를 제공하며, 이는 제N 단계 GOA유닛이 디스플레이 영역의 제N 단계 수평 스캔라인에 대하여 충적하는 것을 따르는 직렬 연결된 복수의 GOA유닛을 포함하며, 상기 제N 단계 GOA유닛은 풀업 제어모듈, 풀업모듈, 하향 전송모듈, 제1 풀다운모듈, 부트 스트랩 커패시터모듈 및 풀다운 유지모듈을 포함하며; 상기 풀업모듈, 제1 풀다운모듈, 부트 스트랩 커패시터모듈, 풀다운 유지모듈는 각각 제N 단계 게이트 전극 신호점 및 제N 단계 수평 스캔라인과 전기적으로 연결되며, 상기 풀업 제어모듈과 하향 전송모듈은 각각 상기 제N 단계 게이트 전극 신호점과 전기적으로 연결되며, 상기 풀다운 유지모듈은 제1 직류 저전압 및 제2 직류 저전압을 입력하며;
상기 풀다운 유지모듈은 게이트 전극은 제1 회로점(P(N))과 전기적으로 연결되고, 드레인 전극은 제N 단계 수평 스캔라인(G(N))과 전기적으로 연결되고, 소스 전극은 제1 직류 저전압(VSS1)을 입력하는 제1 박막 트랜지스터(T1); 게이트 전극은 제1 회로점(P(N))과 전기적으로 연결되고, 드레인 전극은 제N 단계 게이트 전극 신호점(Q(N))과 전기적으로 연결되고, 소스 전극은 제1 직류 저전압 (VSS1)을 입력하는 제2 박막 트랜지스터(T2); 게이트 전극은 직류 신호원(DC)과 전기적으로 연결되고,드레인 전극은 직류 신호원(DC)과 전기적으로 연결되고, 소스 전극은 제2 회로점(S(N))과 전기적으로 연결하는 제3 박막 트랜지스터(T3); 게이트 전극은 제N 단계 게이트 전극 신호점(Q(N))과 전기적으로 연결되고, 드레인 전극은 제2 회로점(S(N))과 전기적으로 연결되고, 소스 전극은 제1 직류 저전압 (VSS1)을 입력하는 제4 박막 트랜지스터(T4); 게이트 전극은 제N-1 단계 하향 전송신호(ST(N-1))와 전기적으로 연결되고, 드레인 전극은 제1 회로점(P(N))과 전기적으로 연결되고, 소스 전극은 제1 직류 저전압 (VSS1)을 입력하는 제5 박막 트랜지스터(T5); 게이트 전극은 제N+1 단계 수평 스캔라인(G(N+1))과 전기적으로 연결되고, 드레인 전극은 제1 회로점(P(N))과 전기적으로 연결되고, 소스 전극은 제N 단계 게이트 전극 신호점(Q(N))과 전기적으로 연결하는 제6 박막 트랜지스터(T6); 게이트 전극은 제N 단계 하향 전송신호(ST(N))과 전기적으로 연결되고, 드레인 전극은 제1 회로점(P(N))과 전기적으로 연결되고, 소스 전극은 제1 직류 저전압 (VSS1)을 입력하는 제7 박막 트랜지스터(T7); 게이트 전극은 제1 회로점(P(N))과 전기적으로 연결되고, 드레인 전극은 제N 단계 하향 전송신호(ST(N))와 전기적으로 연결되고, 소스 전극은 제2 직류 저전압 (VSS2)을 입력하는 제8 박막 트랜지스터(T8); 상극판은 제2 회로점(S(N))과 전기적으로 연결되고, 하극판은 제1 회로점(P(N))과 전기적으로 연결하는 제1 커패시터(Cstl)를 포함한다.
상기 풀업 제어모듈은 게이트 전극은 제N-1 단계 GOA유닛으로부터의 하향 전송신호(ST(N-1))를 입력하고, 드레인 전극은 제N-1 단계 수평 스캔라인(G(N-1))과 전기적으로 연결되고, 소스 전극은 상기 제N 단계 게이트 전극 신호점(Q(N))과 연결된 제9 박막 트랜지스터(T9)를 포함하며; 상기 풀업모듈은 게이트 전극은 상기 제N 단계 게이트 전극 신호점(Q(N))과 전기적으로 연결되고, 드레인 전극은 제1 고주파 클럭신호(CK) 또는 제2 고주파 클럭신호(XCK)를 입력하고, 소스 전극은 제N 단계 수평 스캔라인(G(N))과 전기적으로 연결하는 제10 박막 트랜지스터(T10)를 포함하며; 상기 하향 전송모듈은 게이트 전극은 상기 제N 단계 게이트 전극 신호점(Q(N))과 전기적으로 연결되고, 드레인 전극은 제1 고주파 클럭신호(CK) 또는 제2 고주파 클럭신호(XCK)를 입력하고, 소스 전극은 제N 단계 하향 전송신호(ST(N))를 출력하는 제11 박막 트랜지스터(T11) 포함하며; 상기 제1 풀다운모듈은 게이트 전극은 제N+2 단계 수평 스캔라인(G(N+2))과 전기적으로 연결되고, 드레인 전극은 제N 단계수평 스캔라인(G(N))과 전기적으로 연결, 소스 전극은 제1 직류 저전압(VSS1)을 입력하는 제12 박막 트랜지스터(T12); 게이트 전극은 제N+2 단계 수평 스캔라인(G(N+2))과 전기적으로 연결되고, 드레인 전극은 상기 제N 단계 게이트 전극 신호점(Q(N))과 전기적으로 연결되고, 소스 전극은 제1 직류 저전압(VSS1)을 입력하는 제13 박막 트랜지스터(T13)를 포함하고; 상기 부트 스트랩 커패시터모듈은 부트 스트랩 커패시터(Cb)를 포함한다.상기 게이트 전극 구동회로의 제1 단계 연결관계에서, 제5 박막 트랜지스터(T5)의 게이트 전극은 회로 작동신호(STV)과 전기적으로 연결하며; 제9 박막 트랜지스터(T9)의 게이트 전극과 드레인 전극 모두 회로 작동신호(STV)와 전기적으로 연결한다.
상기 게이트 전극 구동회로의 마지막 1 단계의 연결관계에서, 제6 박막 트랜지스터(T6)의 게이트 전극은 회로 작동신호(STV)와 전기적으로 연결되고; 제12 박막 트랜지스터(T12)의 게이트 전극은 제2 단계 수평 스캔라인(G(2))과 전기적으로 연결되고; 제13 박막 트랜지스터(T13)의 게이트 전극은 제2 단계 수평 스캔라인(G(2))과 전기적으로 연결한다.
상기 풀다운 유지모듈은 상극판은 제1 회로점(P(N))과 전기적으로 연결되고, 하극판은 제1 직류 저전압(VSS1)을 입력하는 제2 커패시터 (Cst2)를 더 포함한다.
상기 풀다운 유지모듈은 게이트 전극은 제N+1 단계 수평 스캔라인(G(N+1))과 전기적으로 연결되고, 드레인 전극은 제2 회로점(S(N))과 전기적으로 연결되고, 소스 전극은 제1 직류 저전압(VSS1)을 입력하는 제14 박막 트랜지스터(T14)를 더 포함한다.
상기 풀다운 유지모듈은 상극판은 제1 회로점(P(N))과 전기적으로 연결되고, 하극판은 직류 저전압(VSS1)을 입력하는 제2 커패시터(Cst2); 게이트 전극은 제N+1 단계 수평 스캔라인(G(N+1))과 전기적으로 연결되고, 드레인 전극은 제2 회로점(S(N))과 전기적으로 연결, 소스 전극은 제1 직류 저전압을 입력하는 제14 박막 트랜지스터(T14)를 더 포함한다.
상기 제1 고주파 클럭신호(CK)와 제2 고주파 클럭신호(XCK)는 위상이 완전히 반대로 된 두개의 고주파 클럭 신호원이다.
상기 제1 풀다운모듈에는, 제N 단계 게이트 전극 신호점(Q(N))의 전위가 일정한 고전위로 상승하여 일정한 시간을 유지하는 제1 단계, 제1 단계의 기초에서 다시 일정한 고전위로 상승하여 일정한 시간을 유지하는 제2 단계, 제2 단계의 기초에서 제1 단계와 수평을 유지하는 고전위로 하강하는 제3 단계로 3단계를 나타내고, 그 다음 3단계 중의 제3 단계를 이용하여 임계치 전압의 자기보상을 실현하도록 제12 박막 트랜지스터T(12)의 게이트 전극과 제13 박막 트랜지스터T(13)의 게이트 전극은 각각 제N+2 단계 수평 스캔라인(G(N+2))과 전기적으로 연결한다.
상기 제N 단계 게이트 전극 신호점(Q(N))의 전위는 3단계로 나타나며, 그 중 제3 단계의 변화는 주로 제6 박막 트랜지스터(T6)의 영향을 받는다.
상기 제6 박막 트랜지스터(T6)의 게이트 전극은 제N+1 단계 하향 전송신호(ST(N+1))와 전기적으로 연결된다.
상기 제2 직류 저전압(VSS2)은 네거티브 전압원이며, 상기 제2 직류 저전압(VSS2)의 전위는 제1 직류 저전압(VSS1)보다 낮다.
본 발명의 유익한 효과는 다음과 같다. 즉, 본 발명은 자기보상 기능을 구비하는 게이트 전극 구동회로를 제공하며, 커패시터의 부트 스트랩 역할을 이용하여 풀다운 유지모듈의 제1 회로점(P(N))를 제어하며, 박막 트랜지스터의 임계치 전압을 검측하는 기능을 설계하여, 그 임계치 전압을 제1 회로점(P(N))에 저장하여, 제1 회로점(P(N))의 제어 전압이 박막 트랜지스터의 임계치 전압의 이동에 따라 변하는 것을 추가로 구현하였다. 본 발명은 자기보상 기능을 구비하는 풀다운 유지모듈을 통해 게이트 전극 구동회로가 장기간 작동시의 신뢰성을 향상시키며, 임계치 전압의 이동이 게이트 전극 구동회로의 작동에 대한 영향을 낮추었으며; 또한 한 세트의 직류 신호원(DC)으로 직접 제어하는 풀다운 유지모듈로 설계함으로 회로판의 설계공간을 절약할 뿐만 아니라 회로의 전체적인 능률소모를 낮출 수 있다.
본 발명의 기술적 특징과 기술내용을 더 자세하게 이해하기 위하여, 이하 본 발명의 상세 설명과 첨부된 도면을 참조하기를 바랍니다. 그러나 첨부된 도면은 단지 참고 및 설명용으로 사용되며, 본 발명에 대하여 한정하는 것은 아니다.
이하는 첨부되 도면을 결합하여 본 발명의 구체적인 실시방식에 대한 상세설명을 통해 본 발명의 기술방안 및 기타 유익한 효과를 더 명확하도록 한다.
도 1은 기존의 자주 사용된 게이트 전극 구동회로의 구조를 나타내는 모식도이다.
도 2a은 임계치 전압 이동 전후 박막 트랜지스터의 전체적인 전류대수와 전압곡선 관계변화를 나타내는 모식도이다.
도 2b은 임계치 전압 이동 전후 박막 트랜지스터의 전체적인 전류와 전압곡선 관계 변화를 나타내는 모식도이다.
도 3은 본 발명의 자기보상 기능을 구비하는 게이트 전극 구동회로의 단일단계 구조를 나타내는 모식도이다.
도 4는 본 발명의 자기보상 기능을 구비하는 게이트 전극 구동회로의 단일단계 구조의 제1 단계 연결관계를 나타내는 모식도이다.
도 5는 본 발명의 자기보상 기능을 구비하는 게이트 전극 구동회로의 단일단계 구조의 마지막 1 단계의 연결관계를 나타내는 모식도이다.
도 6은 도 3에서 사용된 풀다운 유지모듈의 제1 실시예를 나타내는 회로도이다.
도 7a은 임계치 전압 이동 전 도 3에서 도시된 게이트 전극 구동회로의 순서도이다.
도 7b은 임계치 전압 이동 후 도 3에서 도시된 게이트 전극 구동회로의 순서도이다.
도 8은 도 3에서 사용된 풀다운 유지모듈의 제2 실시예를 나타내는 회로도이다.
도 9는 도 3에세 사용된 풀다운 유지모듈의 제3 실시예를 나타내는 회로도이다.
도 10은 도 3에서 사용된 풀다운 유지모듈의 제4 실시예를 나타내는 회로도이다.
본 발명에서 사용되는 기술수단과 그 효과에 대하여 더 진일보로 설명하기 위하여, 이하에서는 본 발명의 바람직한 실시예 및 그 첨부된 도면을 결합하여 상세한 설명을 진행한다.
도 3을 참조하면, 본 발명의 자기보상 기능을 구비하는 게이트 전극 구동회로의 단일단계 구조를 나타내는 모식도이다. 이는 제N 단계 GOA유닛이 디스플레이 영역의 제N 단계 수평 스캔라인(G(N))에 대하여 충적하는 것을 따르는 직렬 연결된 복수의 GOA유닛을 포함하며, 상기 제N 단계 GOA유닛은 풀업 제어모듈(1), 풀업모듈(2), 하향 전송모듈(3), 제1 풀다운모듈(4), 부트 스트랩 커패시터모듈(5) 및 풀다운 유지모듈(6)을 포함하며; 상기 풀업모듈(2), 제1 풀다운모듈(4), 부트 스트랩 커패시터모듈(5), 풀다운 유지모듈(6)는 각각 제N 단계 게이트 전극 신호점(Q(N)) 및 제N 단계 수평 스캔라인(G(N))과 전기적으로 연결되며, 상기 풀업 제어모듈(1)과 하향 전송모듈(3)은 각각 상기 제N 단계 게이트 전극 신호점(Q(N))과 전기적으로 연결되며, 상기 풀다운 유지모듈(6)은 제1 직류 저전압(VSS1) 및 제2 직류 저전압(VSS2)을 입력한다.
상기 풀다운 유지모듈은 게이트 전극은 제1 회로점(P(N))과 전기적으로 연결되고, 드레인 전극은 제N 단계 수평 스캔라인(G(N))과 전기적으로 연결되고, 소스 전극은 제1 직류 저전압(VSS1)을 입력하는 제1 박막 트랜지스터(T1); 게이트 전극은 제1 회로점(P(N))과 전기적으로 연결되고, 드레인 전극은 제N 단계 게이트 전극 신호점(Q(N))과 전기적으로 연결되고, 소스 전극은 제1 직류 저전압 (VSS1)을 입력하는 제2 박막 트랜지스터(T2); 다이오드 결선법을 이용하여 게이트 전극은 직류 신호원(DC)과 전기적으로 연결되고, 드레인 전극은 직류 신호원(DC)과 전기적으로 연결되고, 소스 전극은 제2 회로점(S(N))과 전기적으로 연결하는 제3 박막 트랜지스터(T3); 게이트 전극은 제N 단계 게이트 전극 신호점(Q(N))과 전기적으로 연결되고, 드레인 전극은 제2 회로점(S(N))과 전기적으로 연결되고, 소스 전극은 제1 직류 저전압 (VSS1)을 입력하는 제4 박막 트랜지스터(T4); 게이트 전극은 제N-1 단계 하향 전송신호(ST(N-1))와 전기적으로 연결되고, 드레인 전극은 제1 회로점(P(N))과 전기적으로 연결되고, 소스 전극은 제1 직류 저전압 (VSS1)을 입력하는 제5 박막 트랜지스터(T5); 게이트 전극은 제N+1 단계 수평 스캔라인(G(N+1))과 전기적으로 연결되고, 드레인 전극은 제1 회로점(P(N))과 전기적으로 연결되고, 소스 전극은 제N 단계 게이트 전극 신호점(Q(N))과 전기적으로 연결하는 제6 박막 트랜지스터(T6); 게이트 전극은 제N 단계 하향 전송신호(ST(N))과 전기적으로 연결되고, 드레인 전극은 제1 회로점(P(N))과 전기적으로 연결되고, 소스 전극은 제1 직류 저전압 (VSS1)을 입력하는 제7 박막 트랜지스터(T7); 게이트 전극은 제1 회로점(P(N))과 전기적으로 연결되고, 드레인 전극은 제N 단계 하향 전송신호(ST(N))와 전기적으로 연결되고, 소스 전극은 제2 직류 저전압 (VSS2)을 입력하는 제8 박막 트랜지스터(T8); 상극판은 제2 회로점(S(N))과 전기적으로 연결되고, 하극판은 제1 회로점(P(N))과 전기적으로 연결하는 제1 커패시터(Cstl)를 포함한다. 상기 제6 박막 트랜지스터(T6)의 제어단에서 제N+1 단계 수평 스캔라인(G(N+1))은 제N+1 단계의 하향 전송신호(ST(N+1))를 받은 것으로 치환할 수도 있다. 즉, 제6 박막 트랜지스터(T6)의 게이트 전극은 제N+1 단계의 하향 전송신호(ST(N+1))에 전기적으로 연결될 수 있으며, 이런 경우에도 제6 박막 트랜지스터(T6)의 누전영향을 낮출 수 있다. 상기 풀업 제어모듈(1)은 게이트 전극은 제N-1 단계 GOA유닛으로부터의 하향 전송신호(ST(N-1))를 입력하고, 드레인 전극은 제N-1 단계 수평 스캔라인(G(N-1))과 전기적으로 연결되고, 소스 전극은 상기 제N 단계 게이트 전극 신호점(Q(N))과 연결된 제9 박막 트랜지스터(T9)를 포함하며; 상기 풀업모듈(2)은 게이트 전극은 상기 제N 단계 게이트 전극 신호점(Q(N))과 전기적으로 연결되고, 드레인 전극은 제1 고주파 클럭신호(CK) 또는 제2 고주파 클럭신호(XCK)를 입력하고, 소스 전극은 제N 단계 수평 스캔라인(G(N))과 전기적으로 연결하는 제10 박막 트랜지스터(T10)를 포함하며; 상기 하향 전송모듈(3)은 게이트 전극은 상기 제N 단계 게이트 전극 신호점(Q(N))과 전기적으로 연결되고, 드레인 전극은 제1 고주파 클럭신호(CK) 또는 제2 고주파 클럭신호(XCK)를 입력하고, 소스 전극은 제N 단계 하향 전송신호(ST(N))를 출력하는 제11 박막 트랜지스터(T11) 포함하며; 상기 제1 풀다운모듈(4)은 게이트 전극은 제N+2 단계 수평 스캔라인(G(N+2))과 전기적으로 연결되고, 드레인 전극은 제N 단계수평 스캔라인(G(N))과 전기적으로 연결, 소스 전극은 제1 직류 저전압(VSS1)을 입력하는 제12 박막 트랜지스터(T12); 게이트 전극은 제N+2 단계 수평 스캔라인(G(N+2))과 전기적으로 연결되고, 드레인 전극은 상기 제N 단계 게이트 전극 신호점(Q(N))과 전기적으로 연결되고, 소스 전극은 제1 직류 저전압(VSS1)을 입력하는 제13 박막 트랜지스터(T13)를 포함하며; 상기 제1 풀다운모듈(4)에는, 제N 단계 게이트 전극 신호점(Q(N))의 전위가 3개의 단계를, 일정한 고전위로 상승하여 일정한 시간을 유지하는 제1 단계, 제1 단계의 기초에서 다시 일정한 고전위로 상승하여 일정한 시간을 유지하는 제2 단계, 제2 단계의 기초에서 제1 단계와 수평을 유지하는 고전위로 하강하는 제3 단계, 이런 3개의 단계를 나타내고, 다음으로 3개의 단계 중의 제3 단계를 이용하여 임계치 전압의 자기보상을 실행하도록 제12 박막 트랜지스터T(12)의 게이트 전극과 제13 박막 트랜지스터T913)의 게이트 전극은 각각 제N+2 단계 수평 스캔라인(G(N+2))과 전기적으로 연결한다; 상기 부트 스트랩 커패시터모듈(5)은 부트 스트랩 커패시터(Cb)를 포함한다.
상기 다 단계 수평 스캔라인 사이의 단계수는 순환되며, 즉, 제N 단계 수평 스캔라인(G(N))중의 N이 마지막 1 단계인 Last인 경우, 제N+2 단계 수평 스캔라인(G(N+2))은 제2 단계 수평 스캔라인(G(2))을 대표하며; 제N 단계수평 스캔라인(G(N)) 중의 N이 마지막으로 제2 단계인 Last-1인 경우, 제N+2 단계 수평 스캔라인(G(N+2))은 제1 단계 수평 스캔라인(G(l))을 대표하며, 이러한 방식으로 유추한다.
도 4와 도 3을 결합하여 참조하면, 도 4는 본 발명의 자기보상 기능을 구비하는 게이트 전극 구동회로의 단일단계 구조의 제1 단계 연결관계를 나타내는 모식도이다. 즉, N이 1인 경우의 게이트 전극 구동회로의 연결관계를 나타낸 모식도이다. 여기서, 제5 박막 트랜지스터(T5)의 게이트 전극은 회로 작동신호(STV)에 전기적으로 연결되고; 제9 박막 트랜지스터(T9)의 게이트 전극과 드레인 전극 각각 회로 작동신호(STV)에 전기적으로 연결된다.
도 5와 도 3을 참조하면, 도 5는 본 발명의 자기보상 기능을 구비하는 게이트 전극 구동회로의 단일단계 구조의 마지막 1 단계의 연결관계를 나타내는 모식도이다. 즉, N이 마지막 1 단계인 Last인 경우의 게이트 전극 구동회로의 연결관계를 나타낸 모식도이다. 여기서, 제6 박막 트랜지스터(T6)의 게이트 전극은 회로 작동신호(STV)에 전기적으로 연결되며; 제12 박막 트랜지스터(T12)의 게이트 전극은 제2 단계 수평 스캔라인(G(2))에 전기적으로 연결되며; 제13 박막 트랜지스터(T13)의 게이트 전극 제2 단계 수평 스캔라인(G(2))에 전기적으로 연결된다.
도 6을 참조하면, 이는 도 3에서 사용하는 풀다운 유지모듈의 제1 실시예를 나타내는 회로도이다. 여기서, 제어신호원은 직류 신호원(DC)만을 사용하였다. 게이트 전극은 제1 회로점(P(N))과 전기적으로 연결되고, 드레인 전극은 제N 단계 수평 스캔라인(G(N))과 전기적으로 연결되고, 소스 전극은 제1 직류 저전압(VSS1)을 입력하는 제1 박막 트랜지스터(T1); 게이트 전극은 제1 회로점(P(N))과 전기적으로 연결되고, 드레인 전극은 제N 단계 게이트 전극 신호점(Q(N))과 전기적으로 연결되고, 소스 전극은 제1 직류 저전압 (VSS1)을 입력하는 제2 박막 트랜지스터(T2); 다이오드 결선법을 이용하여 게이트 전극은 직류 신호원(DC)과 전기적으로 연결되고,드레인 전극은 직류 신호원(DC)과 전기적으로 연결되고, 소스 전극은 제2 회로점(S(N))과 전기적으로 연결하는 제3 박막 트랜지스터(T3); 게이트 전극은 제N 단계 게이트 전극 신호점(Q(N))과 전기적으로 연결되고, 드레인 전극은 제2 회로점(S(N))과 전기적으로 연결되고, 소스 전극은 제1 직류 저전압 (VSS1)을 입력하는 제4 박막 트랜지스터(T4); 게이트 전극은 제N-1 단계 하향 전송신호(ST(N-1))와 전기적으로 연결되고, 드레인 전극은 제1 회로점(P(N))과 전기적으로 연결되고, 소스 전극은 제1 직류 저전압 (VSS1)을 입력하는 제5 박막 트랜지스터(T5); 게이트 전극은 제N+1 단계 수평 스캔라인(G(N+1))과 전기적으로 연결되고, 드레인 전극은 제1 회로점(P(N))과 전기적으로 연결되고, 소스 전극은 제N 단계 게이트 전극 신호점(Q(N))과 전기적으로 연결하는 제6 박막 트랜지스터(T6); 게이트 전극은 제N 단계 하향 전송신호(ST(N))와 전기적으로 연결되고, 드레인 전극은 제1 회로점(P(N))과 전기적으로 연결되고, 소스 전극은 제1 직류 저전압 (VSS1)을 입력하는 제7 박막 트랜지스터(T7); 게이트 전극은 제1 회로점(P(N))과 전기적으로 연결되고, 드레인 전극은 제N 단계 하향 전송신호(ST(N))와 전기적으로 연결되고, 소스 전극은 제2 직류 저전압 (VSS2)을 입력하는 제8 박막 트랜지스터(T8); 상극판은 제2 회로점(S(N))과 전기적으로 연결되고, 하극판은 제1 회로점(P(N))과 전기적으로 연결하는 제1 커패시터(Cstl)를 포함한다. 상기 제4 박막 트랜지스터(T4)의 주요 목적은 작용기간 내에 제2 회로점(S(N))을 풀다운 시키므로 제2 회로점(S(N))을 통한 제1 회로점(P(N))의 전위에 대해 제어를 실현하는 것이다. 상기 제6 박막 트랜지스터(T6)의 제어단의 제N+1 단계 수평 스캔라인(G(N+1))은 제N+1 단계의 하향 전송신호(ST(N+1))를 받은 것으로 치환할 수도 있으며 이런 경우 제6 박막 트랜지스터(T6)의 누전영향을 낮출 수도 있으며; 이렇게 설계한 목적은 제N 단계 게이트 전극 신호점(Q(N))의 3 개의 단계 중의 제3 단계의 전위를 이용하여 임계치 전압의 검측을 진행하여 그 전위를 제1 회로점(P(N))에 저장한다. 상기 제8 박막 트랜지스터(T8)는 주로 제N 단계 하향 전송 신호(ST(N))를 부전위인 제2 직류 저전압 (VSS2)로 풀다운 시키는 것을 주관한다.
상기 제3 박막 트랜지스터(T3)의 게이트 전극은 직류 신호원(DC)과 전기적으로 연결하며, 직류 신호원(DC)을 이용하여 회로 전체적인 에너지 소모를 줄일 수 있으며, 그러나 풀다운 유지모듈(6)의 전압응력 작용도 증가할 수 있다.
도 7a, 도7b 및 도 3을 결합하여 참조하면, 도 7a은 임계치 전압 이동 전후 도 3에서 도시된 게이트 전극 구동회로의 순서도이다. 도 7b은 임계치 전압 이동 후 도 3에서 도시된 게이트 전극 구동회로의 순서도이다. 도 7a과 도 7b에서 (STV)신호는 회로 작동 신호이고, 제1 고주파 클럭신호(CK)와 제2 고주파 클럭신호(XCK)은 위상이 완전 반대인 한 세트의 고주파 클럭 신호원이며, (DC)는 고전위에 있는 한 직류 신호원이며, (G(N-1))는 제N-1 단계 수평 스캔라인, 즉, 전 단계의 스캔 출력 신호이며, (ST(N-1))는 제N-1 단계 하향 전송신호, 즉, 전 단계의 하향 전송 신호이며, Q(N-l)는 제N-1 단계 게이트 전극 신호점, 즉, 전 단계의 게이트 전극 신호점이며, (Q(N))는 제N 단계 게이트 전극 신호점, 즉, 현재 단계의 게이트 전극 신호점이다.
도 7a과 7b에서 도시된 바와 같이, 제N 단계 게이트 전극 신호점(Q(N))전위는 3개의 단계로 나타나며, 여기서 3개의 단계 중의 제3 단계의 변화는 주로 제6 박막 트랜지스터(T6)의 영향을 받게 된다. 도 7a에 의하면, 액정패널 라이트를 켜진 초기시간(T0)에서 임계치 전압(Vth)은 작으며, 즉, 게이트 전극 구동회로가 장기간 조작을 하지않았을 경우, 임계치 전압(Vth)은 이동이 발생하지 않았으며, 제N 단계 게이트 전극 신호점(Q(N))의 제3 단계의 전위는 낮으며, 이과 대응하는 제1 회로점(P(N))의 전위도 낮은 것을 알 수 있다. 도 7b에 의하면, 제N 단계 게이트 전극 신호점(Q(N))의 제3 단계의 전위는 전압응력의 작용에 이해 임계치 전압(Vth) 이동 후 따라 상승하며, 이렇게 하면 이 부분을 이용하여 제1 박막 트랜지스터(Tl)와 제2 박막 트랜지스터(T2)의 임계치 전압을 검측하는 목적을 이루게 될 수 있는 것을 알게 된다.
도 7a과 도 7b에 의하면, 도3에서 도시된 게이트 전극 구동회로의 작동과정은 제N+1 단계 수평 스캔라인(G(N+l))이 도통 되었을 때 제6 박막 트랜지스터(T6)는 턴 온 되어, 이때 제N 단계 게이트 전극 신호점(Q(N))와 제1 회로점(P(N))의 전위 같으며, 제2 박막 트랜지스터(T2)는 다이오드 결선법에 같은 효율을 갖게 된다. 제1 회로점(P(N))은 제N 단계 게이트 전극 신호점(Q(N))의 제3 단계에서 제6 박막 트랜지스터(T6)을 통해 제1 박막 트랜지스터(T1)와 제2 박막 트랜지스터(T2)의 임계치 전압의 값을 저장할 수 있으며, 이는 임계치 전압(Vth)의 이동에 따라, 제N 단계 게이트 전극 신호점(Q(N))의 제3 단계의 전위를 상승시키며, 제1 회로점(P(N))이 저장한 임계치 전압의 전위 값도 상승하게 되며, 다음, 제2 회로점(S(N))은 다시 제1 커패시터(Cstl)를 통해 제1 회로점(P(N))을 상승시키며, 이렇게 하므로 임계치 전압의 변화를 보상할 수 있다.
도 7a과 7b에서 도시된 바와 같이, 임계치 전압이동 전후, 제N 단계 게이트 전극 신호점(Q(N))과 제1 회로점(P(N))의 전위도 현저한 변화가 발생되었다, 특히, 제1 회로점(P(N))의 전위의 증가는 임계치 전압 이동인한 제1 박막 트랜지스터(T1)와 제2 박막 트랜지스터(T2)의 온 전류에 대한 영향을 효율적으로 낮출 수 있다. 따라서, 제N 단계 수평 스캔라인(G(N))과 제N 단계 게이트 전극 신호점(Q(N))은 긴 시간 작업 후에도 여전히 저전위 상태를 양호하게 유지하는 것을 확보할 수 있다.
제1 박막 트랜지스터(T1)와 제2 박막 트랜지스터(T2)의 임계치 전압(Vth)이 정방향이동이 발생되고, 점차적으로 증가하게 되면, 제6 박막 트랜지스터(T6)는 임계치 높은 한 전압 값을 제1 회로점(P(N))에 저장하게 되며, 그러면, 부트 스트랩 이 증가한 후 제1 회로점(P(N))의 전위는 더 높아지게 되며 이를 통해 임계치 전압(Vth)의 증가에 인한 부면 효과를 보상할 수 있어, 풀다운 유지모듈의 자기 보상역할을 실현할 수 있어, 풀다운 유지모듈의 신뢰성을 효율적으로 향상시킬 수 있다; 또한 이러한 자기보상 방식의 풀다운 유지모듈 설계를 사용하므로, 두 개의 교대작업의모듈을 설계할 필요가 없이, 직류 신호원으로 제어되는 풀다운 유지모듈의 설계만으로도 가능하게 된다. 이는 에너지 소모를 감소할 뿐만 아니라 회로도 설계 공간도 절약할 수 있다.
도 8과 도 6을 결합하여 참조하면, 도 8은 도 3에서 사용하는 풀다운 유지모듈의제2 실시예를 나타내는 회로도이다. 도 8은 도 6의 기초상에서 상극판은 제1 회로점P(N;)과 전기적으로 연결되고, 하극판은 제1 직류 저전압(VSS1)를 입력하며, 임계치 전압을 저장하는 주된 역할을 갖는 하나의 제2 커패시터(Cst2)를 추가한 것이다. 제1 박막 트랜지스터(T1)과 제2 박막 트랜지스터(T2) 자체적으로 일정한 기생 커패시터를 갖고 있기 때문에, 제2 커패시터(Cst2)의 역할을 수행할 수 있으며, 따라서 실제 회로설계에서 제2 커패시터(Cst2)는 제거할 수 있다.
도 9와 도 6을 결합하여 참조하면, 도 9는 도 3에서 사용된 풀다운 유지모듈의 제3 실시예를 나타내는 회로도이다. 도 9는 도 6의 기초에서 게이트 전극은 제N+1 단계수평 스캔라인(G(N+1))과 전기적으로 연결되고, 드레인 전극은 제2 회로점(S(N))과 전기적으로 연결하며, 소스 전극은 제1 직류 저전압(VSS1)를 입력하는 제14 박막 트랜지스터(T14)를 추가하는 것이다; 상기 제14 박막 트랜지스터(T14)의 주된 목적은 제N 단계 게이트 전극 신호점(Q(N))의 제1 단계의 전위가 높지 않으므로 제2 회로점(S(N))의 작용기간에 전위를 충분히 낮게 풀다운 할 수 않는 것을 보상하는 것이다.
도 10과 도 6을 결합하여 참조하면, 도 10은 도 3에서 사용되는 풀다운 유지모듈의 제4 실시예를 나타내는 회로도이다. 도 10는 도 6의 기초에서 상극판은 제1 회로점(P(N))과 전기적으로 연결되고, 하극판은 제1 직류 저전압(VSS1)를 입력하는 제2 커패시터(Cst2)과; 게이트 전극은 제N+1 단계 수평 스캔라인(G(N+1))과 전기적으로 연결되고, 드레인 전극은 제2 회로점(S(N))과 전기적으로 연결하며, 소스 전극은 제1 직류 저전압(VSS1)를 입력하는 제14 박막 트랜지스터(T14)를 추가하는 것이다.
도 3에서 도시된 게이트 전극 구동회로의 단일단계 구조 중에 풀다운 유지모듈(6)은 도 6, 도 8, 도 9, 도 10 중의 임의의 풀다운 유지모듈 설계방안으로 치환될 수 있으며, 치환 후의 게이트 전극 구동회로의 순서도는 도 7a,도 7b과 동일하며, 그 작동과정은 도 3에서 도시된 게이트 전극 구동회로와 동일함으로 따라서 중복설명을 하지 않는다.
상기 내용에 의하면, 본 발명은 종래의 게이트 전극 구동회로 구조 중 풀다운 유지모듈이 전압응력으로 영향이 심하여 효력을 가장 쉽게 잃는 문제에 대하여, 커패시터의 부트 스트랩 역할을 이용하여 풀다운 유지모듈의 제1 회로점(P(N))를 제어하여, 박막 트랜지스터의 임계치 전압을 검측할 수 있는 기능을 설계하여, 임계치 전압을 제1 회로점(P(N))에 저장하여, 제1 회로점(P(N))의 제어전압이 박막 트랜지스터의 임계치 전압의 이동에 따라 변화할 수 있는 자기보상 기능을 구비하는 게이트 전극 구동회로를 제공한다. 본 발명은 자기보상 기능을 구비하는 풀다운 유지모듈을 통해 게이트 전극 구동회로가 장기간 작동시의 신뢰성을 향상시키며, 임계치 전압의 이동이 게이트 전극 구동회로의 작동에 대한 영향을 낮추었으며; 또한 한 세트의 직류 신호원(DC)으로 직접 제어하는 풀다운 유지모듈로 설계함으로 회로판의 설계공간을 절약할 뿐만 아니라 회로의 전체적인 능률소모를 낮출 수 있다.
본 기술분야의 기술자는 상기내용을 본 발명의 기술방안과 기술사상에 의하여, 기타 대응된 다양한 개변화 변형을 할 수 있으나, 이러한 개변과 변형은 전부다 본 발명의 청구범위가 보호하는 범위에 속하게 된다.

Claims (13)

  1. 제N 단계 GOA유닛이 디스플레이 영역의 제N 단계 수평 스캔라인에 대하여 충적하는 것을 따르는 직렬 연결된 복수의 GOA유닛을 포함하는 자기보상형 기능을 구비하는 게이트 전극 구동회로에 있어서,
    상기 제N 단계 GOA유닛은 풀업 제어모듈, 풀업모듈, 하향 전송모듈, 제1 풀다운모듈, 부트 스트랩 커패시터모듈, 및 풀다운 유지모듈을 포함하며; 상기 풀업모듈, 제1 풀다운모듈, 부트 스트랩 커패시터모듈, 풀다운 유지모듈는 각각 제N 단계 게이트 전극 신호점 및 제N 단계 수평 스캔라인과 전기적으로 연결되며, 상기 풀업 제어모듈과 하향 전송모듈은 각각 상기 제N 단계 게이트 전극 신호점과 전기적으로 연결되며, 상기 풀다운 유지모듈은 제1 직류 저전압 및 제2 직류 저전압을 입력하며;
    상기 풀다운 유지모듈은,
    게이트 전극은 제1 회로점과 전기적으로 연결되고, 드레인 전극은 제N 단계 수평 스캔라인과 전기적으로 연결되고, 소스 전극은 제1 직류 저전압을 입력하는 제1 박막 트랜지스터;
    게이트 전극은 제1 회로점과 전기적으로 연결되고, 드레인 전극은 제N 단계 게이트 전극 신호점과 전기적으로 연결되고, 소스 전극은 제1 직류 저전압을 입력하는 제2 박막 트랜지스터;
    게이트 전극은 직류 신호원과 전기적으로 연결되고,드레인 전극은 직류 신호원과 전기적으로 연결되고, 소스 전극은 제2 회로점과 전기적으로 연결하는 제3 박막 트랜지스터;
    게이트 전극은 제N 단계 게이트 전극 신호점과 전기적으로 연결되고, 드레인 전극은 제2 회로점과 전기적으로 연결되고, 소스 전극은 제1 직류 저전압을 입력하는 제4 박막 트랜지스터;
    게이트 전극은 제N-1 단계 하향 전송신호와 전기적으로 연결되고, 드레인 전극은 제1 회로점과 전기적으로 연결되고, 소스 전극은 제1 직류 저전압을 입력하는 제5 박막 트랜지스터;
    게이트 전극은 제N+1 단계 수평 스캔라인과 전기적으로 연결되고, 드레인 전극은 제1 회로점과 전기적으로 연결되고, 소스 전극은 제N 단계 게이트 전극 신호점과 전기적으로 연결하는 제6 박막 트랜지스터;
    게이트 전극은 제N 단계 하향 전송신호과 전기적으로 연결되고, 드레인 전극은 제1 회로점과 전기적으로 연결되고, 소스 전극은 제1 직류 저전압을 입력하는 제7 박막 트랜지스터;
    게이트 전극은 제1 회로점과 전기적으로 연결되고, 드레인 전극은 제N 단계 하향 전송신호와 전기적으로 연결되고, 소스 전극은 제2 직류 저전압을 입력하는 제8 박막 트랜지스터;
    상극판은 제2 회로점과 전기적으로 연결되고, 하극판은 제1 회로점과 전기적으로 연결하는 제1 커패시터를 포함하는 것을 특징으로 하는 자기보상기능을 구비하는 게이트 전극 구동회로
  2. 청구항 1에 있어서,상기 풀업 제어모듈은, 게이트 전극은 제N-1 단계 GOA유닛으로부터의 하향 전송신호를 입력하고, 드레인 전극은 제N-1 단계 수평 스캔라인과 전기적으로 연결되고, 소스 전극은 상기 제N 단계 게이트 전극 신호점과 연결된 제9 박막 트랜지스터를 포함하고;
    상기 풀업모듈은, 게이트 전극은 상기 제N 단계 게이트 전극 신호점과 전기적으로 연결되고, 드레인 전극은 제1 고주파 클럭신호 또는 제2 고주파 클럭신호를 입력하고, 소스 전극은 제N 단계수평 스캔라인과 전기적으로 연결하는 제10 박막 트랜지스터 포함하고;
    상기 하향 전송모듈은, 게이트 전극은 상기 제N 단계 게이트 전극 신호점과 전기적으로 연결되고, 드레인 전극은 제1 고주파 클럭신호 또는 제2 고주파 클럭신호를 입력하고, 소스 전극은 제N 단계 하향 전송신호를 출력하는 제11 박막 트랜지스터 포함하고;
    상기 제1 풀다운모듈은, 게이트 전극은 제N+2 단계 수평 스캔라인과 전기적으로 연결되고, 드레인 전극은 제N 단계수평 스캔라인과 전기적으로 연결, 소스 전극은 제1 직류 저전압을 입력하는 제12 박막 트랜지스터;
    게이트 전극은 제N+2 단계 수평 스캔라인과 전기적으로 연결되고, 드레인 전극은 상기 제N 단계 게이트 전극 신호점과 전기적으로 연결되고, 소스 전극은 제1 직류 저전압을 입력하는 제13 박막 트랜지스터를 포함하고;
    상기 부트 스트랩 커패시터모듈은, 부트 스트랩 커패시터를 포함하는 것을 특징으로 하는 자기보상기능을 구비하는 게이트 전극 구동회로
  3. 청구항 2에 있어서,
    상기 게이트 전극 구동회로의 제1 단계 연결관계에서, 제5 박막 트랜지스터의 게이트 전극은 회로 작동신호과 전기적으로 연결하며; 제9 박막 트랜지스터의 게이트 전극과 드레인 전극 모두 회로 작동신호와 전기적으로 연결하는 것을 특징으로 하는 자기보상기능을 구비하는 게이트 전극 구동회로
  4. 청구항 2에 있어서,
    상기 게이트 전극 구동회로의 마지막 1 단계의 연결관계에서, 제6 박막 트랜지스터의 게이트 전극은 회로 작동신호와 전기적으로 연결되고; 제12 박막 트랜지스터의 게이트 전극은 제2 단계 수평 스캔라인과 전기적으로 연결되고; 제13 박막 트랜지스터의 게이트 전극은 제2 단계 수평 스캔라인과 전기적으로 연결하는 것을 특징으로 하는 자기보상기능을 구비하는 게이트 전극 구동회로
  5. 청구항 1에 있어서,
    상기 풀다운 유지모듈은, 상극판은 제1 회로점과 전기적으로 연결되고, 하극판은 제1 직류 저전압을 입력하는 제2 커패시터를 더 포함하는 것을 특징으로 하는 자기보상기능을 구비하는 게이트 전극 구동회로
  6. 청구항 1에 있어서,
    상기 풀다운 유지모듈은, 게이트 전극은 제N+1 단계 수평 스캔라인과 전기적으로 연결되고, 드레인 전극은 제2 회로점과 전기적으로 연결되고, 소스 전극은 제1 직류 저전압을 입력하는 제14 박막 트랜지스터를 더 포함하는 것을 특징으로 하는 자기보상기능을 구비하는 게이트 전극 구동회로
  7. 청구항 1에 있어서,
    상기 풀다운 유지모듈은, 상극판은 제1 회로점과 전기적으로 연결되고, 하극판은 직류 저전압을 입력하는 제2 커패시터; 게이트 전극은 제N+1 단계 수평 스캔라인과 전기적으로 연결되고, 드레인 전극은 제2 회로점과 전기적으로 연결, 소스 전극은 제1 직류 저전압을 입력하는 제14 박막 트랜지스터를 더 포함하는 것을 특징으로 하는 자기보상기능을 구비하는 게이트 전극 구동회로
  8. 청구항 2에 있어서,
    상기 제1 고주파 클럭신호와 제2 고주파 클럭신호는 위상이 완전히 반대인 두개의 고주파 클럭 신호원인 것을 특징으로 하는 자기보상기능을 구비하는 게이트 전극 구동회로
  9. 청구항 2에 있어서,
    상기 제1 풀다운모듈에는, 제N 단계 게이트 전극 신호점의 전위가 일정한 고전위로 상승하여 일정한 시간을 유지하는 제1 단계, 제1 단계의 기초에서 다시 일정한 고전위로 상승하여 일정한 시간을 유지하는 제2 단계, 제2 단계의 기초에서 제1 단계와 수평을 유지하는 고전위로 하강하는 제3 단계로 3단계를 나타내고, 그 다음, 3단계 중의 제3 단계를 이용하여 임계치 전압의 자기보상을 실현하도록 제12 박막 트랜지스터의 게이트 전극과 제13 박막 트랜지스터의 게이트 전극은 각각 제N+2 단계 수평 스캔라인과 전기적으로 연결하는 것을 특징으로 하는 자기보상기능을 구비하는 게이트 전극 구동회로
  10. 청구항 9에 있어서,
    상기 제N 단계 게이트 전극 신호점의 전위는 3개의 단계로 나타나며, 그 중 제3 단계의 변화는 주로 제6 박막 트랜지스터의 영향을 받은 것을 특징으로 하는 자기보상기능을 구비하는 게이트 전극 구동회로
  11. 청구항 1에 있어서,
    상기 제6 박막 트랜지스터의 게이트 전극은 제N+1 단계 하향 전송신호와 전기적으로 연결되는 것을 특징으로 하는 자기보상기능을 구비하는 게이트 전극 구동회로
  12. 청구항 1에 있어서,
    상기 제2 직류 저전압은 네거티브 전압원이며, 상기 제2 직류 저전압의 전위는 제1 직류 저전압보다 낮은 것을 특징으로 하는 자기보상기능을 구비하는 게이트 전극 구동회로
  13. 제N 단계 GOA유닛이 디스플레이 영역의 제N 단계 수평 스캔라인에 대하여 충적하는 것을 따르는 직렬 연결된 복수의 GOA유닛을 포함하는 자기보상형 기능을 구비하는 게이트 전극 구동회로에 있어서,
    상기 제N 단계 GOA유닛은 풀업 제어모듈, 풀업모듈, 하향 전송모듈, 제1 풀다운모듈, 부트 스트랩 커패시터모듈, 및 풀다운 유지모듈을 포함하며; 상기 풀업모듈, 제1 풀다운모듈, 부트 스트랩 커패시터모듈, 풀다운 유지모듈는 각각 제N 단계 게이트 전극 신호점 및 제N 단계 수평 스캔라인과 전기적으로 연결되며, 상기 풀업 제어모듈과 하향 전송모듈은 각각 상기 제N 단계 게이트 전극 신호점과 전기적으로 연결되며, 상기 풀다운 유지모듈은 제1 직류 저전압 및 제2 직류 저전압을 인가하며;
    상기 풀다운 유지모듈은,게이트 전극은 제1 회로점과 전기적으로 연결되고, 드레인 전극은 제N 단계 수평 스캔라인과 전기적으로 연결되고, 소스 전극은 제1 직류 저전압을 입력하는 제1 박막 트랜지스터;
    게이트 전극은 제1 회로점과 전기적으로 연결되고, 드레인 전극은 제N 단계 게이트 전극 신호점과 전기적으로 연결되고, 소스 전극은 제1 직류 저전압을 입력하는 제2 박막 트랜지스터;
    게이트 전극은 직류 신호원과 전기적으로 연결되고, 드레인 전극은 직류 신호원과 전기적으로 연결되고, 소스 전극은 제2 회로점과 전기적으로 연결하는 제3 박막 트랜지스터;
    게이트 전극은 제N 단계 게이트 전극 신호점과 전기적으로 연결되고, 드레인 전극은 제2 회로점과 전기적으로 연결되고, 소스 전극은 제1 직류 저전압을 입력하는 제4 박막 트랜지스터;
    게이트 전극은 제N-1 단계 하향 전송신호와 전기적으로 연결되고, 드레인 전극은 제1 회로점과 전기적으로 연결되고, 소스 전극은 제1 직류 저전압을 입력하는 제5 박막 트랜지스터;
    게이트 전극은 제N+1 단계 수평 스캔라인과 전기적으로 연결되고, 드레인 전극은 제1 회로점과 전기적으로 연결되고, 소스 전극은 제N 단계 게이트 전극 신호점과 전기적으로 연결하는 제6 박막 트랜지스터;
    게이트 전극은 제N 단계 하향 전송신호과 전기적으로 연결되고, 드레인 전극은 제1 회로점과 전기적으로 연결되고, 소스 전극은 제1 직류 저전압을 입력하는 제7 박막 트랜지스터;
    게이트 전극은 제1 회로점과 전기적으로 연결되고, 드레인 전극은 제N 단계 하향 전송신호와 전기적으로 연결되고, 소스 전극은 제2 직류 저전압을 입력하는 제8 박막 트랜지스터;
    상극판은 제2 회로점과 전기적으로 연결되고, 하극판은 제1 회로점과 전기적으로 연결하는 제1 커패시터를 포함하며;
    여기서, 상기 풀업 제어모듈은, 게이트 전극은 제N-1 단계 GOA유닛으로부터의 하향 전송신호를 입력하고, 드레인 전극은 제N-1 단계 수평 스캔라인과 전기적으로 연결되고, 소스 전극은 상기 제N 단계 게이트 전극 신호점과 연결된 제9 박막 트랜지스터를 포함하고;
    상기 풀업모듈은, 게이트 전극은 상기 제N 단계 게이트 전극 신호점과 전기적으로 연결되고, 드레인 전극은 제1 고주파 클럭신호 또는 제2 고주파 클럭신호를 입력하고, 소스 전극은 제N 단계수평 스캔라인과 전기적으로 연결하는 제10 박막 트랜지스터;
    상기 하향 전송모듈은, 게이트 전극은 상기 제N 단계 게이트 전극 신호점과 전기적으로 연결되고, 드레인 전극은 제1 고주파 클럭신호 또는 제2 고주파 클럭신호를 입력하고, 소스 전극은 제N 단계 하향 전송신호를 출력하는 제11 박막 트랜지스터;
    상기 제1 풀다운모듈은, 게이트 전극은 제N+2 단계 수평 스캔라인과 전기적으로 연결되고, 드레인 전극은 제N 단계수평 스캔라인과 전기적으로 연결, 소스 전극은 제1 직류 저전압을 입력하는 제12 박막 트랜지스터;
    게이트 전극은 제N+2 단계 수평 스캔라인과 전기적으로 연결되고, 드레인 전극은 상기 제N 단계 게이트 전극 신호점과 전기적으로 연결되고, 소스 전극은 제1 직류 저전압을 입력하는 제13 박막 트랜지스터를 포함하고;
    상기 부트 스트랩 커패시터모듈은, 부트 스트랩 커패시터를 포함하며;
    여기서, 상기 게이트 전극 구동회로의 제1 단계 연결관계에서, 제5 박막 트랜지스터의 게이트 전극은 회로 작동신호과 전기적으로 연결하며; 제9 박막 트랜지스터의 게이트 전극과 드레인 전극 모두 회로 작동신호와 전기적으로 연결하며;
    여기서, 상기 게이트 전극 구동회로의 마지막 1 단계의 연결관계에서, 제6 박막 트랜지스터의 게이트 전극은 회로 작동신호와 전기적으로 연결되고; 제12 박막 트랜지스터의 게이트 전극은 제2 단계 수평 스캔라인과 전기적으로 연결되고; 제13 박막 트랜지스터의 게이트 전극은 제2 단계 수평 스캔라인과 전기적으로 연결하며; 여기서, 상기 제1 고주파 클럭신호와 제2 고주파 클럭신호는 위상이 완전히 반대인 두개의 고주파 클럭 신호원이며;
    여기서, 상기 제1 풀다운모듈에는, 제N 단계 게이트 전극 신호점의 전위가 일정한 고전위로 상승하여 일정한 시간을 유지하는 제1 단계, 제1 단계의 기초에서 다시 일정한 고전위로 상승하여 일정한 시간을 유지하는 제2 단계, 제2 단계의 기초에서 제1 단계와 수평을 유지하는 고전위로 하강하는 제3 단계로 3단계를 나타내고, 그 다음, 3단계 중의 제3 단계를 이용하여 임계치 전압의 자기보상을 실현하도록 제12 박막 트랜지스터의 게이트 전극과 제13 박막 트랜지스터의 게이트 전극은 각각 제N+2 단계 수평 스캔라인과 전기적으로 연결하며;
    여기서, 상기 제N 단계 게이트 전극 신호점의 전위는 3개의 단계로 나타나며, 그 중 제3 단계의 변화는 주로 제6 박막 트랜지스터의 영향을 받으며;
    여기서, 상기 제6 박막 트랜지스터의 게이트 전극은 제N+1 단계 하향 전송신호와 전기적으로 연결되며; 여기서, 상기 제2 직류 저전압은 네거티브 전압원이며, 상기 제2 직류 저전압의 전위는 제1 직류 저전압보다 낮은 것을 특징으로 하는 자기보상기능을 구비하는 게이트 전극 구동회로
KR1020177003691A 2014-07-17 2014-08-14 자기보상 기능을 구비하는 게이트 전극 구동회로 KR101957067B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
CN201410342374.1 2014-07-17
CN201410342374.1A CN104064159B (zh) 2014-07-17 2014-07-17 具有自我补偿功能的栅极驱动电路
PCT/CN2014/084342 WO2016008191A1 (zh) 2014-07-17 2014-08-14 具有自我补偿功能的栅极驱动电路

Publications (2)

Publication Number Publication Date
KR20170030604A KR20170030604A (ko) 2017-03-17
KR101957067B1 true KR101957067B1 (ko) 2019-03-11

Family

ID=51551839

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020177003691A KR101957067B1 (ko) 2014-07-17 2014-08-14 자기보상 기능을 구비하는 게이트 전극 구동회로

Country Status (6)

Country Link
US (1) US9589520B2 (ko)
JP (1) JP6329691B2 (ko)
KR (1) KR101957067B1 (ko)
CN (1) CN104064159B (ko)
GB (1) GB2542991B (ko)
WO (1) WO2016008191A1 (ko)

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104464656B (zh) * 2014-11-03 2017-02-15 深圳市华星光电技术有限公司 基于低温多晶硅半导体薄膜晶体管的goa电路
CN104464657B (zh) * 2014-11-03 2017-01-18 深圳市华星光电技术有限公司 基于低温多晶硅半导体薄膜晶体管的goa电路
CN104409058B (zh) * 2014-11-14 2017-02-22 深圳市华星光电技术有限公司 一种扫描驱动电路
CN104700801B (zh) * 2015-03-24 2016-11-02 深圳市华星光电技术有限公司 Pmos栅极驱动电路
CN104851403B (zh) * 2015-06-01 2017-04-05 深圳市华星光电技术有限公司 基于氧化物半导体薄膜晶体管的goa电路
CN105304041B (zh) * 2015-11-06 2019-03-22 深圳市华星光电技术有限公司 一种扫描驱动装置
CN105427819B (zh) * 2015-12-24 2017-06-27 深圳市华星光电技术有限公司 栅极驱动架构及其阵列基板
CN105931611B (zh) * 2016-07-08 2018-03-27 深圳市华星光电技术有限公司 一种阵列基板行驱动电路
CN106297704B (zh) 2016-08-31 2019-06-11 深圳市华星光电技术有限公司 一种栅极驱动电路
CN106157914B (zh) * 2016-08-31 2019-05-03 深圳市华星光电技术有限公司 一种栅极驱动电路
CN106526929A (zh) * 2016-12-30 2017-03-22 武汉华星光电技术有限公司 一种goa电路及阵列基板、液晶面板
CN106652953A (zh) * 2016-12-30 2017-05-10 深圳市华星光电技术有限公司 一种goa电路以及液晶显示器
US10290276B2 (en) * 2017-04-07 2019-05-14 Shenzhen China Star Optoelectronics Technology Co., Ltd. GOA drive circuit
CN107039016B (zh) * 2017-06-07 2019-08-13 深圳市华星光电技术有限公司 Goa驱动电路及液晶显示器
CN107369422B (zh) * 2017-08-16 2019-12-03 深圳市华星光电半导体显示技术有限公司 一种goa驱动电路及液晶显示装置
CN107808650B (zh) * 2017-11-07 2023-08-01 深圳市华星光电半导体显示技术有限公司 Goa电路
CN108363248B (zh) * 2018-03-08 2020-02-07 惠科股份有限公司 显示面板及其降低电容负载的方法
CN108962160B (zh) * 2018-07-02 2019-08-13 武汉华星光电半导体显示技术有限公司 具goa电路失效检测功能的显示面板
CN109410820B (zh) * 2018-12-15 2020-05-22 深圳市华星光电半导体显示技术有限公司 Goa电路及显示面板
CN109637424A (zh) * 2019-01-24 2019-04-16 深圳市华星光电半导体显示技术有限公司 Goa电路及显示面板
CN109935188B (zh) * 2019-03-08 2020-11-24 合肥京东方卓印科技有限公司 栅极驱动单元、方法、栅极驱动模组、电路及显示装置
CN110335572B (zh) 2019-06-27 2021-10-01 重庆惠科金渝光电科技有限公司 阵列基板行驱动电路单元与其驱动电路及液晶显示面板
US10977978B1 (en) * 2020-02-26 2021-04-13 Shenzhen China Star Optoelectronics Semiconductor Display Technology Co., Ltd. GOA circuit and TFT substrate
CN114023255A (zh) * 2021-11-22 2022-02-08 惠州视维新技术有限公司 驱动电路、驱动装置和显示装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103928009A (zh) 2014-04-29 2014-07-16 深圳市华星光电技术有限公司 用于窄边框液晶显示器的栅极驱动器

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100281336B1 (ko) * 1998-10-21 2001-03-02 구본준 쉬프트 레지스터 회로
KR101217177B1 (ko) * 2006-06-21 2012-12-31 삼성디스플레이 주식회사 게이트 구동회로 및 이를 갖는 표시 장치
TWI342544B (en) * 2006-06-30 2011-05-21 Wintek Corp Shift register
EP2174316A1 (en) * 2007-07-24 2010-04-14 Koninklijke Philips Electronics N.V. A shift register circuit having threshold voltage compensation
JP5245678B2 (ja) * 2008-09-24 2013-07-24 カシオ計算機株式会社 信号シフト装置、シフトレジスタ、電子機器及び信号シフト装置の駆動方法
KR101341005B1 (ko) * 2008-12-19 2013-12-13 엘지디스플레이 주식회사 쉬프트 레지스터
JP5431125B2 (ja) * 2009-11-16 2014-03-05 ラピスセミコンダクタ株式会社 蛍光表示管用駆動装置、駆動方法
CN102237029B (zh) * 2010-04-23 2013-05-29 北京京东方光电科技有限公司 移位寄存器、液晶显示器栅极驱动装置和数据线驱动装置
CN102467891B (zh) * 2010-10-29 2013-10-09 京东方科技集团股份有限公司 移位寄存器单元、栅极驱动装置及液晶显示器
TWI426486B (zh) * 2010-12-16 2014-02-11 Au Optronics Corp 運用於電荷分享畫素的整合面板型閘極驅動電路
TWI421849B (zh) * 2010-12-30 2014-01-01 Au Optronics Corp 液晶顯示裝置
CN102654986A (zh) * 2011-11-25 2012-09-05 京东方科技集团股份有限公司 移位寄存器的级、栅极驱动器、阵列基板以及显示装置
KR101963595B1 (ko) * 2012-01-12 2019-04-01 삼성디스플레이 주식회사 게이트 구동 회로 및 이를 구비한 표시 장치
CN102651208B (zh) * 2012-03-14 2014-12-03 京东方科技集团股份有限公司 一种栅极驱动电路及显示器
CN102915714B (zh) * 2012-10-11 2015-05-27 京东方科技集团股份有限公司 一种移位寄存器、液晶显示栅极驱动装置和液晶显示装置
TWI511459B (zh) * 2012-10-11 2015-12-01 Au Optronics Corp 可防止漏電之閘極驅動電路
CN102945650B (zh) * 2012-10-30 2015-04-22 合肥京东方光电科技有限公司 一种移位寄存器及阵列基板栅极驱动装置
CN103559867A (zh) * 2013-10-12 2014-02-05 深圳市华星光电技术有限公司 一种栅极驱动电路及其阵列基板和显示面板
CN103680453B (zh) * 2013-12-20 2015-09-16 深圳市华星光电技术有限公司 阵列基板行驱动电路
CN103745700B (zh) * 2013-12-27 2015-10-07 深圳市华星光电技术有限公司 自修复型栅极驱动电路
CN103928008B (zh) * 2014-04-24 2016-10-05 深圳市华星光电技术有限公司 一种用于液晶显示的goa电路及液晶显示装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103928009A (zh) 2014-04-29 2014-07-16 深圳市华星光电技术有限公司 用于窄边框液晶显示器的栅极驱动器

Also Published As

Publication number Publication date
GB2542991A (en) 2017-04-05
US20160284293A1 (en) 2016-09-29
US9589520B2 (en) 2017-03-07
GB201700519D0 (en) 2017-03-01
JP6329691B2 (ja) 2018-05-23
CN104064159A (zh) 2014-09-24
JP2017530379A (ja) 2017-10-12
GB2542991B (en) 2020-09-09
WO2016008191A1 (zh) 2016-01-21
KR20170030604A (ko) 2017-03-17
CN104064159B (zh) 2016-06-15

Similar Documents

Publication Publication Date Title
KR101957067B1 (ko) 자기보상 기능을 구비하는 게이트 전극 구동회로
KR101957066B1 (ko) 자기보상 기능을 구비하는 게이트 전극 구동회로
KR101879144B1 (ko) 자기보상 기능을 구비하는 게이트 전극 구동회로
KR101879145B1 (ko) 자기보상 기능을 구비하는 게이트 전극 구동회로
KR101957068B1 (ko) 자기보상 기능을 구비하는 게이트 전극 구동회로
KR101926284B1 (ko) 자기보상 기능을 구비하는 게이트 전극 구동회로
US10685616B2 (en) Shift register circuit, method for driving the same, gate drive circuit, and display panel
KR101937064B1 (ko) 저온 폴리 실리콘 반도체 박막 트랜지스터 기반 goa회로
US9396813B2 (en) Shift register cell, shift register, gate driver and display panel
US9489907B2 (en) Gate driver circuit basing on IGZO process
CN108091305B (zh) 显示装置
US20160125955A1 (en) Shift Register, Driving Method Thereof and Gate Driving Circuit
KR102015396B1 (ko) 쉬프트 레지스터와 이의 구동방법
KR101937063B1 (ko) 저온 폴리 실리콘 반도체 박막 트랜지스터 기반 goa회로
KR101943234B1 (ko) 저온 폴리 실리콘 반도체 박막 트랜지스터 기반 goa회로
US20160189652A1 (en) Scan driving circuit
KR20140051136A (ko) 시프트 레지스터 유닛, 시프트 레지스터 및 디스플레이 장치
KR101933324B1 (ko) 저온 폴리 실리콘 반도체 박막 트랜지스터 기반 goa회로
CN107112051B (zh) 单位移位寄存器电路、移位寄存器电路、单位移位寄存器电路的控制方法及显示装置
CN108154860B (zh) 一种栅极驱动电路及显示装置
KR101943233B1 (ko) 저온 폴리 실리콘 반도체 박막 트랜지스터 기반 goa회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant