KR20180054019A - 이미지 센서 패키지 - Google Patents

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김재춘
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Abstract

이미지 센서 패키지는 픽셀 어레이 및 배선 구조를 포함하고 외부로부터 제공되는 전원 전압, 접지 전압, 또는 신호들을 수신하도록 구성된 이미지 센서 칩과, 이미지 센서 칩과 수직으로 오버랩되도록 배치되고 이미지 센서 칩으로부터 출력된 화소 신호를 처리하도록 구성되고, 이미지 센서 칩을 통해 전원 전압, 접지 전압, 신호들을 수신하도록 구성된 로직 칩과, 상기 패키지 기판 상에 상기 이미지 센서 칩 및 상기 로직 칩과 수직으로 오버랩되도록 배치되고, 메모리 칩, 상기 메모리 칩의 주위를 포위하는 몰딩부, 및 상기 몰딩부를 수직으로 관통하여 연장되고 상기 로직 칩 및 상기 메모리 칩 중 적어도 하나에 연결된 적어도 하나의 TMV 콘택을 포함하는 메모리 칩 구조체를 포함한다. 상기 메모리 칩은 로직 칩에 의해 처리된 화소 신호와 이미지 센서 칩으로부터 출력된 화소 신호 중 적어도 하나를 저장하도록 구성되고, 이미지 센서 칩 및 상기 로직 칩을 통해 전원 전압, 접지 전압, 또는 신호들을 수신하도록 구성된다.

Description

이미지 센서 패키지 {Image sensor package}
본 발명의 기술적 사상은 이미지 센서 패키지에 관한 것으로, 특히 멀티레벨 적층 구조의 이미지 센서 패키지에 관한 것이다.
피사체를 촬영하여 전기적 신호로 변환하는 이미지 센서는 디지털 카메라, 휴대 전화용 카메라 및 휴대용 캠코더와 같은 일반 소비자용 전자 기기뿐만 아니라, 자동차, 보안장치 및 로봇에 장착되는 카메라에도 사용된다. 이에 따라 고속 동영상 촬영에 필요한 다양한 기능의 칩들을 수직으로 적층한 멀티레벨 적층 구조의 이미지 센서 패키지의 개발이 요구되고 있다. 멀티레벨 적층 구조의 이미지 센서 패키지에서 점차 길어지는 배선 경로와 한정된 배선 공간에 따른 한계를 극복하고 최적화된 PI (power integrity) 특성을 확보하기 위한 새로운 구조를 개발할 필요가 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 최적화된 PI (power integrity) 특성을 확보할 수 있는 구조를 가지는 이미지 센서 패키지를 제공하는 것이다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 이미지 센서의 수광부에서 균일한 온도 분포를 구현함으로써 화질을 개선할 수 있는 이미지 센서 패키지를 제공하는 것이다.
본 발명의 기술적 사상에 의한 일 양태에 따른 이미지 센서 패키지는 패키지 기판 상에 실장되고 픽셀 어레이 및 배선 구조를 포함하고 외부로부터 제공되는 전원 전압, 접지 전압, 또는 신호들을 수신하도록 구성된 이미지 센서 칩과, 상기 패키지 기판 상에 상기 이미지 센서 칩과 수직으로 오버랩되도록 배치되고 상기 이미지 센서 칩으로부터 출력된 화소 신호를 처리하도록 구성되고, 상기 이미지 센서 칩을 통해 상기 전원 전압, 상기 접지 전압, 또는 상기 신호들을 수신하도록 구성된 로직 칩과, 상기 패키지 기판 상에 상기 이미지 센서 칩 및 상기 로직 칩과 수직으로 오버랩되도록 배치되고, 메모리 칩, 상기 메모리 칩의 주위를 포위하는 몰딩부, 및 상기 몰딩부를 수직으로 관통하여 연장되고 상기 로직 칩 및 상기 메모리 칩 중 적어도 하나에 연결된 적어도 하나의 TMV (through mold via) 콘택을 포함하는 메모리 칩 구조체를 포함한다. 상기 메모리 칩은 상기 로직 칩에 의해 처리된 화소 신호와 상기 이미지 센서 칩으로부터 출력된 화소 신호 중 적어도 하나를 저장하도록 구성되고, 상기 이미지 센서 칩 및 상기 로직 칩을 통해 상기 전원 전압, 상기 접지 전압, 또는 상기 신호들을 수신하도록 구성된다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 이미지 센서 패키지는 패키지 기판 상에 실장되고 픽셀 어레이 및 배선 구조를 포함하는 이미지 센서 칩과, 상기 패키지 기판 상에서 상기 이미지 센서 칩과 수직으로 오버랩되도록 배치되고 상기 이미지 센서 칩으로부터 출력된 화소 신호를 처리하도록 구성된 로직 칩과, 상기 패키지 기판 상에서 상기 이미지 센서 칩 및 상기 로직 칩과 수직으로 오버랩되도록 배치되고, 메모리 칩, 상기 메모리 칩의 주위를 포위하는 몰딩부, 및 상기 몰딩부를 수직으로 관통하여 연장되고 상기 로직 칩 및 상기 메모리 칩 중 적어도 하나에 연결된 적어도 하나의 TMV 콘택을 포함하는 메모리 칩 구조체와, 상기 로직 칩 및 상기 메모리 칩 구조체 중 적어도 하나에 포함된 적어도 하나의 재배선 구조과, 상기 로직 칩을 관통하여 연장되고, 상기 이미지 센서 칩의 배선 구조에 연결된 제1 단부와 상기 적어도 하나의 재배선 구조에 연결된 제2 단부를 가지는 TSV (through silicon via) 콘택을 포함하고, 상기 메모리 칩은 상기 로직 칩에 의해 처리된 화소 신호와 상기 이미지 센서 칩으로부터 출력된 화소 신호 중 적어도 하나를 저장하도록 구성되고, 상기 적어도 하나의 재배선 구조를 통해 상기 로직 칩에 연결되고, 상기 적어도 하나의 재배선 구조 및 상기 TSV 콘택을 통해 상기 이미지 센서 칩에 연결되도록 구성되어 있다.
본 발명의 기술적 사상에 의한 이미지 센서 패키지는 로직 칩을 관통하는 제1 TSV 콘택과 메모리 칩 주위의 몰딩부를 관통하는 TMV 콘택을 차례로 경유하는 최단 경로를 통하여 패키지 기판으로 전원 전압 및 접지 전압과 신호들을 제공할 수 있다. 따라서, 고속 동영상 촬영에 필요한 다양한 기능의 칩들을 수직으로 적층한 멀티레벨 적층 구조의 이미지 센서 패키지에서, 최적화된 PI 특성을 확보할 수 있다. 또한, 본 발명의 기술적 사상에 의한 이미지 센서 패키지에서 이미지 센서의 수광부에서 균일한 온도 분포를 구현함으로써 이미지 센서 패키지로부터 얻어지는 화질을 개선할 수 있다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 이미지 센서 패키지의 블록도이다.
도 2a는 본 발명의 기술적 사상의 의한 실시예들에 따른 이미지 센서 패키지에 포함될 수 있는 이미지 센서 칩의 구성 요소인 이미지 센서의 주요 구성을 개략적으로 도시한 평면도이다.
도 2b는 도 2a에 예시한 이미지 센서의 주요 구성들을 보여주는 개략적인 단면도이다.
도 3은 본 발명의 기술적 사상의 의한 실시예들에 따른 이미지 센서 패키지에 포함될 수 있는 로직 칩의 주요 구성을 개략적으로 도시한 단면도이다.
도 4a는 본 발명의 기술적 사상의 의한 실시예들에 따른 이미지 센서 패키지에서 이미지 센서 칩 및 로직 칩이 결합된 예시적인 구조를 설명하기 위한 단면도이다.
도 4b는 본 발명의 기술적 사상의 의한 실시예들에 따른 이미지 센서 패키지에 포함되는 이미지 센서 칩의 예시적인 픽셀 어레이와, 로직 칩의 신호 처리부의 주요 구성들의 예시적인 동작을 설명하기 위한 블록 다이어그램이다.
도 5는 본 발명의 기술적 사상의 의한 실시예들에 따른 이미지 센서 패키지에 포함될 수 있는 메모리 칩을 포함하는 메모리 칩 구조체의 예시적인 구성을 설명하기 위한 단면도이다.
도 6은 본 발명의 기술적 사상의 의한 실시예들에 따른 이미지 센서 패키지에 포함되는 메모리 칩의 예시적인 회로 블록도이다.
도 7은 본 발명의 기술적 사상의 의한 실시예들에 따라 이미지 센서 칩, 로직 칩, 및 메모리 칩이 하나의 패키지로 실장된 예시적인 이미지 센서 패키지의 단면도이다.
도 8은 본 발명의 기술적 사상의 의한 실시예들에 따라 이미지 센서 칩, 로직 칩, 및 메모리 칩이 하나의 패키지로 실장된 다른 예시적인 이미지 센서 패키지의 단면도이다.
도 9a 및 도 9b는 본 발명의 기술적 사상의 의한 실시예들에 따른 이미지 센서 패키지에서 재배선 구조에 포함된 복수의 재배선 라인의 예시적인 일부 구성들을 설명하기 위한 평면도이다.
도 10은 본 발명의 기술적 사상의 의한 실시예들에 따른 이미지 센서 패키지에서 로직 칩에 포함된 파워 소모량이 비교적 높은 IP와, 히터부의 상대적 위치를 예시한 평면도이다.
도 11은 본 발명의 기술적 사상에 의한 실시예들에 따른 이미지 센서 패키지의 제조 방법을 설명하기 위한 플로차트이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 이미지 센서 패키지(1)의 블록도이다. 본 예에서는 이미지 센서 패키지가 CIS (CMOS image sensor)를 포함하는 경우를 예로 들어 설명한다.
이미지 센서 패키지(1)는 이미지 센서 칩(10), 로직 칩(20), 및 메모리 칩(30)을 포함한다. 일부 실시예들에서, 이미지 센서 칩(10), 로직 칩(20), 및 메모리 칩(30)은 패키지 기판상에서 상기 패키지 기판의 연장 방향에 수직으로 상호 오버랩되도록 실장될 수 있다. 예를 들면, 상기 패키지 기판은 도 8에 예시한 패키지 기판(410)일 수 있다.
이미지 센서 패키지(1)는 로직 칩(20) 및 메모리 칩(30) 중 적어도 하나에 포함된 적어도 하나의 재배선 구조(RDL: redistribution layer)를 구비할 수 있다. 일부 실시예들에서, 상기 적어도 하나의 재배선 구조(RDL)는 로직 칩(20)에 포함된 로직 재배선 구조와 메모리 칩(30)에 포함된 메모리 재배선 구조 중 적어도 하나일 수 있다.
이미지 센서 칩(10)은 복수의 단위 픽셀을 포함하는 픽셀 어레이와 배선 구조를 포함한다. 로직 칩(20)은 상기 패키지 기판 상에서 이미지 센서 칩(10)과 수직으로 오버랩되도록 배치되고, 이미지 센서 칩(10)으로부터 출력된 화소 신호를 처리하도록 구성된다. 메모리 칩(30)은 상기 패키지 기판 상에서 이미지 센서 칩(10) 및 로직 칩(20)과 수직으로 오버랩되도록 배치되고, 로직 칩(20)에 의해 처리된 화소 신호와 이미지 센서 칩(10)으로부터 출력된 화소 신호 중 적어도 하나를 저장하도록 구성된다. 메모리 칩(30)은 상기 적어도 하나의 재배선 구조(RDL)를 통해 로직 칩(20)에 연결될 수 있다. 메모리 칩(30)은 상기 적어도 하나의 재배선 구조(RDL)와 로직 칩(20)을 관통하는 TSV (through silicon via) 콘택을 통해 이미지 센서 칩(10)에 연결되도록 구성될 수 있다.
로직 칩(20)은 메모리 칩(30)과 이미지 센서 칩(10)과의 사이에 개재된 상태로 메모리 칩(30) 및 이미지 센서 칩(10)과 수직으로 오버랩될 수 있다.
이미지 센서 패키지(1)에서, 외부로부터 메모리 칩(30) 및 로직 칩(20)으로 제공되는 전원 전압, 접지 전압, 또는 신호들은 각각 이미지 센서 칩(10)에 먼저 제공된 후, 이미지 센서 칩(10)으로부터 로직 칩(20)을 관통하는 TSV 콘택과, 상기 적어도 하나의 재배선 구조(RDL)를 경유하여 메모리 칩(30) 또는 로직 칩(20)으로 제공될 수 있다.
이미지 센서 패키지(1)에서, 외부로부터 패키지 기판, 예를 들면, 도 8에 예시한 패키지 기판(410)으로 제공되는 전원 전압, 접지 전압, 또는 신호들은 이미지 센서 칩(10)에 먼저 제공될 수 있다. 그 후, 로직 칩(20)을 관통하는 TSV 콘택과 메모리 칩(30) 주위의 몰딩부를 관통하는 TMV (through molding via) 콘택, 예를 들면, 도 5의 몰딩부(302)를 관통하는 TMV 콘택(335)을 차례로 경유하여 상기 패키지 기판으로 제공될 수 있다.
로직 칩(20)으로 전원 전압, 접지 전압, 또는 신호들을 제공하기 위한 일 예에서, 외부로부터 로직 칩(20)으로의 전원 전압, 접지 전압, 또는 신호들은 외부로부터 이미지 센서 칩(10)의 배선 구조로 먼저 입력되고, 이미지 센서 칩(10)으로부터, 이미지 센서 칩(10)의 배선 구조에 연결되면서 로직 칩(20)을 관통하는 TSV 콘택과, 로직 칩(20) 중 메모리 칩(30)에 대면하는 백사이드(backside) 측 표면에 형성된 로직 재배선층을 순차적으로 경유하여, 로직 칩(20) 내부로 제공될 수 있다.
로직 칩(20)으로 전원 전압, 접지 전압, 또는 신호들을 제공하기 위한 다른 예에서, 외부로부터 로직 칩(20)으로의 전원 전압, 접지 전압, 또는 신호들은 외부로부터 이미지 센서 칩(10)의 배선 구조로 먼저 입력되고, 이미지 센서 칩(10)의 배선 구조에 연결되면서 로직 칩(20)을 관통하는 TSV 콘택과, 상기 TSV 콘택에 연결되고 메모리 칩(30) 중 로직 칩(20)에 대면하는 표면에 형성된 메모리 재배선층을 순차적으로 경유하여, 다시 로직 칩(20) 내부로 제공될 수 있다.
메모리 칩(30)으로 전원 전압, 접지 전압, 또는 신호들을 제공하기 위한 일 예에서, 외부로부터 메모리 칩(30)으로의 전원 전압, 접지 전압, 또는 신호들은 외부로부터 이미지 센서 칩(10)의 배선 구조로 먼저 입력되고, 이미지 센서 칩(10)의 배선 구조에 연결되면서 로직 칩(20)을 관통하는 TSV 콘택과, 로직 칩(20) 중 메모리 칩(30)에 대면하는 백사이드 측 표면에 형성된 로직 재배선층과, 메모리 칩(30) 중 로직 칩(20)에 대면하는 표면에 형성된 메모리 재배선층을 순차적으로 경유하여, 메모리 칩(30) 내부로 제공될 수 있다.
메모리 칩(30)으로 전원 전압, 접지 전압, 또는 신호들을 제공하기 위한 다른 예에서, 외부로부터 메모리 칩(30)으로의 전원 전압, 접지 전압, 또는 신호들은 외부로부터 이미지 센서 칩(10)의 배선 구조로 먼저 입력되고, 이미지 센서 칩(10)의 배선 구조에 연결되면서 로직 칩(20)을 관통하는 TSV 콘택과, 상기 TSV 콘택에 연결되면서 메모리 칩(30) 중 로직 칩(20)에 대면하는 표면에 형성된 메모리 재배선층을 순차적으로 경유하여, 메모리 칩(30) 내부로 제공될 수 있다.
로직 칩(20)은 복수의 아날로그/디지털 변환기(ADC)를 포함할 수 있다. 이미지 센서 칩(10)의 픽셀 어레이 블록으로부터 전송되는 화상 데이터는 로직 칩(20)에 포함된 복수의 아날로그/디지털 변환기(ADC)로 전송되고, 로직 칩(20)에 포함된 복수의 아날로그/디지털 변환기(ADC)로부터 메모리 칩(30)으로 전송된 데이터는 메모리 칩(30)의 메모리 셀 어레이, 예를 들면 도 6에 예시한 메모리 셀 어레이(MCA)에 기입될 수 있다.
로직 칩(20)에서 처리된 이미지 신호들은 이미지 처리 장치(50)로 전송될 수 있다. 이미지 처리 장치(50)는 적어도 하나의 이미지 신호 프로세서(image signal processor: ISP)(52)와 후처리부(54)를 포함할 수 있다. 이미지 처리 장치(50)는 이미지 센서 칩(10)에서 촬영된 영상들을 디스플레이(도시 생략)를 통해 프리뷰(preview)로서 출력할 수 있으며, 사용자 등에 의해 캡쳐 명령이 입력되면 이미지 센서 칩(10)에서 촬영된 영상들이 메모리 칩(30)에 저장될 수 있다. 후처리부(54)는 이미지 센서 칩(10)에서 촬영된 영상들로부터 디지털 이미지 신호를 제공하기 위한 다양한 동작을 수행할 수 있다. 예를 들면, 이미지 신호 프로세서(52)에서 수행되지 않은 콘트라스트 개선, 선명도 개선, 노이즈 제거 등을 위한 다양한 후처리 알고리즘이 후처리부(54)에서 수행될 수 있다. 후처리부(54)로부터의 출력은 비디오 코덱(codec) 처리부(도시 생략)로 제공될 수 있으며, 상기 비디오 코덱 처리부를 거친 영상이 디스플레이(도시 생략)에 출력되거나 메모리 칩(30)에 저장될 수 있다.
도 2a는 본 발명의 기술적 사상의 의한 실시예들에 따른 이미지 센서 패키지에 포함될 수 있는 이미지 센서 칩(10)의 구성 요소인 이미지 센서(100)의 주요 구성을 개략적으로 도시한 평면도이다.
도 2b는 도 2a에 예시한 이미지 센서(100)의 주요 구성들을 보여주는 개략적인 단면도이다.
도 2a 및 도 2b를 참조하면, 이미지 센서(100)는 센서 어레이 영역(SAR, sensor array region), 회로 영역(CR: circuit region) 및 패드 영역(PR: pad region)을 포함할 수 있다. 이미지 센서(100)는 CIS (CMOS Image Sensor) 또는 CCD (charge-coupled device)일 수 있다.
센서 어레이 영역(SAR)에는 매트릭스(matrix) 형태로 배치된 복수의 단위 픽셀(120)로 이루어지는 픽셀 어레이가 형성되어 있다. 회로 영역(CR)은 센서 어레이 영역(SAR)의 가장 자리를 따라서 위치할 수 있다. 다른 일부 실시예들에서, 회로 영역(CR)은 센서 어레이 영역(SAR)의 하부에서 센서 어레이 영역(SAR)과 수직으로 오버랩되도록 위치할 수도 있다. 회로 영역(CR)은 복수의 트랜지스터들을 포함하는 전자 소자들로 구성될 수 있다. 회로 영역(CR)은 센서 어레이 영역(SAR)의 단위 픽셀(120)에 일정한 신호를 제공하거나 출력 신호를 제어하기 위한 배선 구조를 포함할 수 있다.
복수의 단위 픽셀(120)은 예를 들면, 수동 픽셀 센서(passive pixel sensor) 또는 능동 픽셀 센서(active pixel sensor)일 수 있다. 복수의 단위 픽셀(120)은 각각 빛을 센싱하는 포토다이오드, 포토다이오드에 의해 생성된 전하를 전달하는 트랜스퍼 트랜지스터(transfer transistor), 전달된 전하를 저장하는 플로팅 확산 영역(floating diffusion region), 플로팅 확산 영역을 주기적으로 리셋(reset)시키는 리셋 트랜지스터, 및 플로팅 확산 영역에 충전된 전하에 따른 신호를 버퍼링(buffering)하는 소스 팔로워(source follower)를 포함할 수 있다.
패드 영역(PR)에는 외부 장치 또는 패키지 베이스 기판과 전기적 신호를 주고 받는데 이용되는 복수의 도전성 패드(130)가 형성될 수 있다. 패드 영역(PR)은 센서 어레이 영역(SAR)의 주위에 배치될 수 있다. 복수의 도전성 패드(130)는 복수의 단위 픽셀(120)과 전기적으로 연결될 수 있다. 복수의 도전성 패드(130)는 예를 들면, 금속, 금속 질화물 또는 이들의 조합으로 이루어질 수 있다. 이미지 센서(100)는 복수의 도전성 패드(130)와 회로 영역(CR)에 포함되는 전자 소자들 및 센서 어레이 영역(SAR)에 포함된 복수의 단위 픽셀(120)을 전기적으로 연결하는 복수의 배선 구조(도시 생략)가 형성될 수 있다. 상기 복수의 배선 구조는 금속, 금속 질화물 또는 이들의 조합으로 이루어질 수 있다. 회로 영역(CR) 및 패드 영역(PR)은 이미지 센서(100)의 주변 회로 영역(PCR: peripheral circuit region)을 구성할 수 있다.
도 2b에 예시한 바와 같이, 이미지 센서(100)는 서로 반대되는 제1 면(100A) 및 제2 면(100B)을 가지고, 복수의 단위 픽셀(120)은 이미지 센서(100)의 제1 면(100A) 측에 배치될 수 있다. 복수의 단위 픽셀(120) 상에는 복수의 칼라 필터(125) 및 복수의 마이크로 렌즈(150)가 차례로 형성될 수 있다.
복수의 칼라 필터(125)는 예를 들면, R(red) 필터, B(blue) 필터 및 G(green) 필터를 포함할 수 있다. 또는, 복수의 칼라 필터(125)는 C(cyan) 필터, Y(yellow) 필터 및 M(magenta) 필터를 포함할 수 있다. 복수의 단위 픽셀(120) 상에는 각각 R 필터, B 필터 및 G 필터 중 하나, 또는 C 필터, Y 필터 및 M 필터 중 하나로 이루어지는 칼라 필터(125)가 형성되고, 복수의 단위 픽셀(120)은 각각 분리된 입사광의 성분을 감지하여 하나의 색을 인식할 수 있다.
복수의 마이크로 렌즈(150)는 센서 어레이 영역(SAR)으로 입사되는 광을 복수의 단위 픽셀(120)에 집광시킬 수 있다. 단위 픽셀(120)이 포토다이오드를 포함하는 경우, 복수의 마이크로 렌즈(150)는 센서 어레이 영역(SAR)의 입사광을 복수의 단위 픽셀(120)의 포토다이오드에 집광시킬 수 있다. 마이크로 렌즈(150)는 예를 들면, TMR 계열의 수지 (Tokyo Ohka Kogyo, Co. 제품) 또는 MFR 계열의 수지 (Japan Synthetic Rubber Corporation 제품)로 이루어질 수 있다.
이미지 센서(100)의 제1 면(100A) 위에 형성된 패드(130)와 제2 면(100B) 위에 형성된 패드(130)를 상호 전기적으로 연결하도록 이미지 센서(100)를 관통하는 복수의 TSV 콘택(135)을 포함한다. 복수의 TSV 콘택(135)은 금속 플러그(미도시) 및 이를 둘러싸는 도전성 배리어막을 포함할 수 있다. 상기 금속 플러그는 Cu 또는 W을 포함할 수 있다. 예를 들면, 상기 금속 플러그는 Cu, CuSn, CuMg, CuNi, CuZn, CuPd, CuAu, CuRe, CuW, W, 또는 W 합금으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 예를 들면, 상기 금속 플러그는 Al, Au, Be, Bi, Co, Cu, Hf, In, Mn, Mo, Ni, Pb, Pd, Pt, Rh, Re, Ru, Ta, Te, Ti, W, Zn, 및 Zr 중에서 선택되는 적어도 하나를 포함할 수 있다. 상기 도전성 배리어막은 W, WN, WC, Ti, TiN, Ta, TaN, Ru, Co, Mn, WN, Ni, 및 NiB 중에서 선택되는 적어도 하나의 물질을 포함할 수 있으며, 단일층 또는 다중층으로 이루어질 수 있다. 상기 도전성 배리어막 및 금속 플러그는 각각 PVD (physical vapor deposition) 공정 또는 CVD (chemical vapor deposition) 공정에 의해 형성될 수 있으나, 이에 한정되는 것은 아니다. TSV 콘택(135)은 스페이서 절연층, 예를 들면, 도 4a에 예시한 스페이서 절연층(136)으로 포위될 수 있다. 상기 스페이서 절연층은 이미지 센서(100)의 전자 소자들과 TSV 콘택(135)이 직접 접촉되는 것을 방지하는 역할을 할 수 있다.
이미지 센서(100)의 제2 면(100B) 상에는 패드(130)를 노출시키는 개구를 가지는 보호층(132)이 형성될 수 있다. 보호층(132)은 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있다.
도 2b에서, 복수의 TSV 콘택(135)은 이미지 센서(100)의 제1 면(100A) 및 제2 면(100B)에 각각 형성된 패드(130)를 상호 전기적으로 연결하도록 이미지 센서(100)를 관통하는 구조를 가지는 것으로 예시하였으나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 이미지 센서(100)는 비아-퍼스트 (via-first), 비아-미들 (via-middle), 및 비아-라스트 (via-last) 구조 중에서 선택되는 적어도 하나의 구조를 가지는 적어도 하나의 TSV 콘택을 포함할 수 있다.
도 3은 본 발명의 기술적 사상의 의한 실시예들에 따른 이미지 센서 패키지에 포함될 수 있는 로직 칩(20)의 주요 구성을 개략적으로 도시한 단면도이다.
로직 칩(20)은 로직 기판(210)과, 로직 기판(210) 상에 형성된 배선 구조(220)를 포함할 수 있다.
로직 기판(210)은 반도체 또는 화합물 반도체로 이루어질 수 있다. 예를 들면, 로직 기판(210)은 Si, Ge, SiC (silicon carbide), GaAs (gallium arsenide), InAs (indium arsenide), 또는 InP (indium phosphide)를 포함할 수 있다. 로직 기판(210)은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well), 또는 불순물이 도핑된 구조물을 포함할 수 있다. 또한, 로직 기판(210)은 STI (shallow trench isolation) 구조와 같은 다양한 소자분리 구조를 가질 수 있다.
배선 구조(220)는 다층 구조의 복수의 배선층(224)과, 복수의 배선층(224)을 상호 절연하기 위한 층간절연막(226)을 포함할 수 있다. 배선 구조(220)에 포함된 복수의 배선층(224)에 의해 프로세서 코어 IP (intellectual property), ADC (analog-to-digital converter), DAC (digital-to-analog converter), PLL (phase-locked loop)등과 같은 아날로그 IP 등을 포함하는 다양한 로직 회로가 구성될 수 있다. 복수의 배선층(224)은 Cu, Al, 또는 W으로 이루어질 수 있으나, 상기 예시한 바에 한정되는 것은 아니다. 층간절연막(226)은 실리콘 산화막, 실리콘 질화막, 또는 이들의 조합으로 이루어질 수 있다.
로직 칩(20)은 배선 구조(220) 측의 제1 면(22)과, 제1 면(22)의 반대측인 로직 기판(210) 측의 제2 면(24)을 가진다. 로직 칩(20)에서 복수의 제1 TSV 콘택(235)이 로직 기판(210) 및 배선 구조(220)를 관통하도록 연장되어 있다. 복수의 제1 TSV 콘택(235)에 대한 보다 구체적인 구성은 도 2b를 참조하여 TSV 콘택(135)에 대하여 설명한 바와 대체로 동일하다.
로직 칩(20)의 제2 면(24) 위에는 절연층(238) 및 로직 재배선 구조(240)가 형성되어 있다. 로직 재배선 구조(240)는 복수의 로직 재배선 라인(242)과, 복수의 로직 재배선 라인(242)을 덮는 재배선 절연층(244)을 포함할 수 있다. 복수의 로직 재배선 라인(242)은 로직 칩(20)에 포함된 배선 구조에 연결될 수 있다. 또한, 복수의 로직 재배선 라인(242)은 로직 기판(210)의 백사이드인 로직 칩(20)의 제2 면(24)에서 노출되는 도전성 패드(230)에 연결될 수 있다.
필요에 따라, 로직 재배선 구조(240)는 다층 구조를 가질 수 있으며, 이 경우, 로직 재배선 구조(240)는 서로 다른 레벨에 있는 복수의 로직 재배선 구조(240)를 상호 연결시키기 위한 적어도 하나의 재배선 비아(도시 생략)를 포함할 수 있다. 복수의 로직 재배선 라인(242) 및 상기 적어도 하나의 재배선 비아는 금속, 금속 질화물, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 복수의 로직 재배선 라인(242)은 W, Cu, Zr, Ti, Ta, Al, Ru, Pd, Pt, Co, Ni, 이들 각각의 질화물, 또는 이들의 조합으로 이루어질 수 있다. 일 예에서, 절연층(238) 및 재배선 절연층(244)은 패시베이션(passivation) 물질, 예를 들면 폴리이미드로 이루어질 수 있다. 다른 예에서, 절연층(238) 및 재배선 절연층(244)은 BCB (benzocyclobutenes), 폴리벤젠옥사졸, 폴리이미드, 에폭시, 실리콘 산화물, 실리콘 질화물, 또는 이들의 조합으로 이루어질 수 있다. 그러나, 절연층(238) 및 재배선 절연층(244)의 구성 물질이 상기 예시한 바에 한정되는 것은 아니다.
복수의 제1 TSV 콘택(235)의 양 단부 중 제1 단부는 제1 면(22)에서 노출될 수 있다. 복수의 제1 TSV 콘택(235)의 양 단부 중 상기 제1 단부의 반대측인 제2 단부는 로직 재배선 구조(240)의 로직 재배선 라인(242)에 연결될 수 있다.
복수의 제1 TSV 콘택(235)은 각각 로직 재배선 구조(240) 및 UBM (under bump metallization) 층(246)을 통해 복수의 접속 단자(248) 중 어느 하나에 연결될 수 있다. 도 3에서, 복수의 접속 단자(248)가 솔더 볼의 형상을 가지는 경우를 예시하였으나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들면, 복수의 접속 단자(248)는 솔더 범프일 수도 있다. 복수의 접속 단자(248)의 산화를 방지하기 위하여 복수의 접속 단자(248)는 유기물 코팅 또는 금속 도금 등으로 처리된 표면을 가질 수 있다. 상기 유기물 코팅은 OSP (organic solder preservation) 코팅일 수 있다. 상기 금속 도금은 Au, Ni, Pb, 또는 Ag 도금일 수 있다.
로직 기판(210)의 일부, 예를 들면 대략 중앙부에는 로직 기판(210)을 관통하는 복수의 제2 TSV 콘택(255)이 형성될 수 있다. 복수의 제2 TSV 콘택(255)에 대한 보다 상세한 구성은 도 2b를 참조하여 TSV 콘택(135)에 대하여 설명한 바와 대체로 동일하다. 복수의 제2 TSV 콘택(255) 각각의 양 단부 중 제1 단부는 배선 구조(220)에 포함된 배선층(224)에 연결될 수 있다. 복수의 제2 TSV 콘택(255) 각각의 양 단부 중 제1 단부의 반대측인 제2 단부는 로직 재배선 구조(240)의 로직 재배선 라인(242)에 연결될 수 있다.
본 발명의 기술적 사상에 의한 실시예들에 따른 이미지 센서 패키지에서, 이미지 센서 칩(10)은 로직 칩(20)의 제1 면(22)에 대면하도록 로직 칩(20) 위에 실장될 수 있다.
도 4a는 본 발명의 기술적 사상의 의한 실시예들에 따른 이미지 센서 패키지에서 이미지 센서 칩(10) 및 로직 칩(20)이 결합된 예시적인 구조를 설명하기 위한 단면도이다. 도 4a에는 도 2a 및 도 2b에 예시한 이미지 센서 칩(10)의 예시적인 일부 구성과 도 3에 예시한 로직 칩(20)의 예시적인 일부 구성을 확대하여 보다 상세히 도시하였다. 도 4a에 있어서, 도 1 내지 도 3에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 중복 설명을 생략한다.
도 4a를 참조하면, 이미지 센서(100)는 센서 기판(110)을 포함한다. 센서 기판(110)에 대한 보다 상세한 구성은 도 3을 참조하여 로직 기판(210)에 대하여 설명한 바를 참조한다.
이미지 센서(100)에 포함된 복수의 단위 픽셀은 광 감지 소자 (photosensitive device)로서 포토다이오드(PD)를 포함하고, 독출 회로 (readout circuit)로서 전송 트랜지스터(TX), 리셋 트랜지스터(RX), 드라이브 트랜지스터(DX), 및 선택 트랜지스터(SX)를 포함할 수 있다. 도 4a에는 간략화를 위하여 리셋 트랜지스터(RX), 드라이브 트랜지스터(DX), 및 선택 트랜지스터(SX)의 도시를 생략하였다.
포토다이오드(PD)는 외부로부터 광(예를 들어, 가시광선 또는 적외선)을 수신하고, 수신된 광에 기초하여 광 전하를 생성할 수 있다. 포토다이오드(PD)에서 생성된 광 전하는 전송 트랜지스터(TX)를 통하여 플로팅 디퓨전 영역(FD)으로 전송될 수 있다. 전송 트랜지스터(TX)가 턴온(turn-on)되면 포토다이오드(PD)에서 생성된 광 전하는 턴온된 전송 트랜지스터(TX)를 통하여 플로팅 디퓨전 영역(FD)으로 전송될 수 있다. 이미지 센서(100)는 센서 기판(110)의 백사이드인 제1 면(100A)을 통해 입사되는 입사광에 응답하여 이미지 데이터를 생성하는 후면 수광 방식의 이미지 센서 (backside illuminated image sensor: BIS)일 수 있다.
이미지 센서(100)에서, 입사광에 상응하는 전기 신호(예를 들어, 광전하)를 전송 및 증폭하는 복수의 게이트 구조물들이 센서 기판(110)의 전면(110F) 상에 형성될 수 있다. 또한, 상기 입사광을 포토다이오드(PD)에 제공하기 위한 컬러 필터(125) 및 마이크로 렌즈(150)가 이미지 센서(100)의 제1 면(100A) 상에 형성될 수 있다.
포토다이오드(PD)는 상기 입사광에 상응하는 광전하를 발생하도록 센서 기판(110) 내에 형성될 수 있다. 포토다이오드(PD)에서는 상기 입사광에 상응하는 전자-정공 쌍(electron-hole pair)이 생성되며, 포토다이오드(PD)는 이러한 전자 또는 정공을 각각 수집할 수 있다. 포토다이오드(PD)는 센서 기판(110)에 도핑된 불순물과 다른 타입의 불순물(예를 들면, n형 불순물)이 도핑된 구조를 가질 수 있다. 전송 게이트(TX)는 포토다이오드(PD)에서 생성된 상기 광전하를 센서 기판(110) 내의 플로팅 확산 영역(FD)에 전달할 수 있다. 플로팅 확산 영역(FD)은 전송 게이트(TX)를 통하여 광전하를 전달 받고, 플로팅 확산 영역(FD)에 전달된 광전하의 전하량에 기초하여 이미지 센서의 이미지 데이터가 생성될 수 있다.
이미지 센서(100)의 리셋 게이트(도시 생략)는 리셋 신호를 수신할 수 있다. 리셋 신호가 활성화된 경우 플로팅 확산 영역(FD)에 축적된 전하들이 방전됨으로써 플로팅 확산 영역(FD)이 리셋될 수 있다.
컬러 필터(125)는 센서 기판(110)의 제1 면(100A) 상의 포토다이오드(PD)에 대응하는 위치에 형성될 수 있다.
마이크로 렌즈(150)는 컬러 필터(125) 상의 포토다이오드(PD)에 대응하는 위치에 형성될 수 있다. 마이크로 렌즈(150)에 입사되는 입사광이 포토다이오드(PD)에 집광될 수 있도록 마이크로 렌즈(150)는 상기 입사광의 경로를 조절할 수 있다.
센서 기판(110)과 컬러 필터(125)와의 사이에는 반사 방지층(115)이 제공될 수 있다. 반사 방지층(115)은 입사광이 이미지 센서(100)의 제1 면(100A)에서 반사되는 것을 방지할 수 있다. 반사 방지층(115)은 굴절률이 서로 다른 물질들을 교대로 복수 회 적층함으로써 형성될 수 있다.
센서 기판(110)의 전면(110F) 상에 복수의 게이트 구조물들을 덮는 층간절연막(160)이 형성될 수 있다. 층간절연막(160)은 다층 구조를 가질 수 있다. 층간절연막(160)은 산화물로 이루어질 수 있다. 층간절연막(160)은 게이트 구조물들과 전기적으로 연결되는 복수의 배선 구조(170)를 상호 절연시키는 역할을 할 수 있다. 복수의 배선 구조(170)는 Cu 또는 W과 같은 금속을 포함할 수 있다. 이미지 센서 칩(10)을 관통하는 TSV 콘택(135)은 복수의 배선 구조(170)에 전기적으로 연결 가능하게 형성될 수 있다. 도 4a에 예시한 바와 같이 TSV 콘택(135)은 복수의 배선 구조(170)에 전기적으로 연결 가능하게 구성된 다른 TSV 콘택(137)과 연결된 구조를 가질 수 있으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. TSV 콘택(135)은 스페이서 절연층(136)으로 포위될 수 있다. 스페이서 절연층(136)은 이미지 센서(100)의 전자 소자들과 TSV 콘택(135)이 직접 접촉되는 것을 방지하는 역할을 할 수 있다. 스페이서 절연층(136)은 산화막, 질화막, 탄화막, 폴리머, 또는 이들의 조합으로 이루어질 수 있다.
로직 칩(20)은 로직 기판(210) 상에 형성된 배선 구조(220)를 포함할 수 있다. 배선 구조(220)는 복수의 로직 게이트 구조물(228)과, 로직 기판(210) 상에서 복수의 로직 게이트 구조물(228)을 덮는 층간절연막(226)과, 층간절연막(226)에 의해 상호 절연되는 복수의 배선층(224)을 포함할 수 있다. 층간절연막(226)은 다층 구조를 가질 수 있다. 복수의 배선층(224)은 로직 기판(210)과 평행하게 연장되는 복수의 배선 라인(224A)과, 복수의 배선 라인(224A)중 일부를 상호 연결하기 위한 콘택 플러그(224B)를 포함할 수 있다.
로직 기판(210) 및 배선 구조(220)를 관통하는 제1 TSV 콘택(235)은 TSV 콘택(135)은 스페이서 절연층(236)으로 포위될 수 있다. 스페이서 절연층(236)은 로직 칩(20)의 전자 소자들과 제1 TSV 콘택(235)이 직접 접촉되는 것을 방지하는 역할을 할 수 있다. 스페이서 절연층(236)은 산화막, 질화막, 탄화막, 폴리머, 또는 이들의 조합으로 이루어질 수 있다.
이미지 센서 칩(10)과 로직 칩(20)과의 사이에는 이들 사이의 전기적 연결을 위한 삽입층(28)이 개재될 수 있다. 삽입층(28)은 이미지 센서 칩(10)과 로직 칩(20)을 전기적으로 연결하는 연결부(282)와 절연막(284)을 포함할 수 있다. 연결부(282)는 금속, 예를 들면 Cu 또는 W으로 이루어질 수 있다. 연결부(282)는 절연막(284)을 관통하도록 형성될 수 있다. 연결부(282)는 제1 연결부(282A) 및 제2 연결부(282B)를 포함하고, 절연막(284)은 제1 연결부(282A)를 포위하는 제1 절연막(284A)과, 제2 연결부(282B)를 포위하는 제2 연결부(282B)를 포함할 수 있다. 일부 실시예들에서, 도 2b에 예시한 복수의 도전성 패드(130)는 도 4a에 예시한 연결부(282)의 일부이고, 도 2b에 예시한 보호층(132)은 도 4a에 예시한 절연막(284)의 일부일 수 있다.
도 4b는 도 4a에 예시된 이미지 센서 칩(10) 및 로직 칩(20)의 결합 구조에서 이미지 센서 칩(10)의 예시적인 픽셀 어레이(PA)와, 로직 칩(20)의 신호 처리부(SP)의 주요 구성들의 예시적인 동작을 설명하기 위한 블록 다이어그램이다.
도 4a 및 도 4b를 참조하면, 픽셀 어레이(PA)는 이미지 센서 칩(10)의 센서 어레이 영역(SAR)(도 2a 참조)에 있는 복수의 단위 픽셀(120)로 이루어질 수 있다.
신호 처리부(SP)는 픽셀 어레이(PA)가 구동될 수 있도록 다양한 구동 신호들을 이미지 센서 칩(10)에 제공할 수 있다. 이미지 센서 칩(10)의 픽셀 어레이(PA)에서 입사광으로부터 변환된 전기적 신호는 로직 칩(20)의 신호 처리부(SP)에 제공될 수 있다.
신호 처리부(SP)는 이미지 센서 칩(10)의 픽셀 어레이(PA)로부터 수신한 전기적 신호를 처리하여 이미지 데이터를 발생할 수 있다. 신호 처리부(SP)는 로우 드라이버(row driver)(25), 상관 이중 샘플러(CDS: correlated double sampler)(26), 아날로그-디지털 컨버터(ADC), 및 타이밍 컨트롤러(timing controller)(27)를 포함할 수 있다.
로우 드라이버(25)는 픽셀 어레이(PA)의 각 로우(row)에 연결되고, 상기 각 로우를 구동하는 구동 신호를 생성할 수 있다. 예를 들면, 로우 드라이버(25)는 상기 픽셀 어레이(PA)에 포함된 상기 복수의 단위 픽셀들을 로우 단위로 구동할 수 있다.
상관 이중 샘플러(26)는 커패시터, 스위치 등을 이용하여 상기 단위 픽셀들의 리셋(reset) 상태를 나타내는 기준 전압과 입사광에 상응하는 신호 성분을 나타내는 출력 전압의 차이를 구하여 상관 이중 샘플링을 수행하고, 유효한 신호 성분에 상응하는 아날로그 샘플링 신호를 출력할 수 있다. 상관 이중 샘플러(26)는 픽셀 어레이(PA)의 컬럼 라인들과 각각 연결된 복수의 상관 이중 샘플러 회로들을 포함하고, 상기 유효한 신호 성분에 상응하는 아날로그 샘플링 신호를 각 컬럼마다 출력할 수 있다.
아날로그-디지털 컨버터(ADC)는 상기 유효한 신호 성분에 상응하는 아날로그 이미지 신호를 디지털 이미지 신호로 변환할 수 있다. 아날로그-디지털 컨버터(ADC)는 기준 신호 생성기(REF)(28A), 비교부(comparator)(28B), 카운터(28C) 및 버퍼(28D)를 포함할 수 있다. 기준 신호 생성기(28A)는 기준 신호, 예를 들면 일정한 기울기를 갖는 램프 신호를 생성하고, 상기 램프 신호를 상기 비교부의 기준 신호로서 제공할 수 있다. 비교부(28B)는 상관 이중 샘플러(26)로부터 각 컬럼마다 출력되는 아날로그 샘플링 신호와 기준 신호 생성기로부터 발생되는 램프 신호를 비교하여 유효한 신호 성분에 따른 각각의 천이 시점을 갖는 비교 신호들을 출력할 수 있다. 카운터(28C)는 카운팅 동작을 수행하여 카운팅 신호를 생성하고, 상기 카운팅 신호를 버퍼에 제공할 수 있다. 버퍼(28D)는 상기 컬럼 라인들과 각각 연결된 복수의 래치 회로들을 포함하고, 각 비교 신호의 천이에 응답하여 상기 카운터로부터 출력되는 카운팅 신호를 각 컬럼마다 래치하여, 래치된 카운팅 신호를 이미지 데이터로서 출력할 수 있다.
타이밍 컨트롤러(27)는 로우 드라이버(25), 상관 이중 샘플러(26), 및 아날로그-디지털 컨버터(ADC)의 동작 타이밍을 제어할 수 있다. 타이밍 컨트롤러(27)는 로우 드라이버(25), 상관 이중 샘플러(26), 및 아날로그-디지털 컨버터(ADC)에 타이밍(timing) 신호 및 제어 신호를 제공할 수 있다.
도 5는 본 발명의 기술적 사상의 의한 실시예들에 따른 이미지 센서 패키지에 포함될 수 있는 메모리 칩(30)을 포함하는 메모리 칩 구조체(30A)의 예시적인 구성을 설명하기 위한 단면도이다.
도 5를 참조하면, 메모리 칩 구조체(30A)에서 메모리 칩(30)은 웨이퍼 상에 칩을 실장하는 칩 온 웨이퍼(COW: chip-on-wafer) 접합 방식에 의해 하부 구조(310) 상에 배치될 수 있다. 메모리 칩(30)은 웨이퍼 상에 메모리 소자들을 형성하고, 패시베이션 공정 및 쏘잉 공정을 수행하여 웨이퍼로부터 복수의 다이(die)로 분리된 것일 수 있다.
일부 실시예들에서, 메모리 칩(30)은 DRAM (dynamic random access memory), SRAM (static random access memory), PRAM (phase-change random access memory), MRAM (magnetoresistive random access memory), FeRAM (ferroelectric random access memory) RRAM (resistive random access memory), 플래시 메모리 (flash memory), 또는 EEPROM (electrically erasable programmable read-only memory)일 수 있다.
하부 구조(310) 상에서 메모리 칩(30)은 몰딩부(302)에 의해 밀봉될 수 있다. 몰딩부(302)는 메모리 칩(30)의 주위에서 메모리 칩(30)의 측벽을 덮도록 형성될 수 있다. 일부 실시예들에서, 메모리 칩(30)은 다이 접착 필름(312)에 의하여 하부 구조(310) 상에 부착될 수 있다.
하부 구조(310)는 다층 배선 구조(미도시)와 상기 다층 배선 구조를 절연하는 절연층을 포함할 수 있다. 일부 실시예들에서, 하부 구조(310)는 생략 가능하다.
메모리 칩(30)은 복수의 칩 패드(360)를 포함할 수 있다. 복수의 칩 패드(360)는 메모리 칩(30)의 외부에서 노출되는 도전층으로 이루어질 수 있다. 복수의 칩 패드(360)를 통해 메모리 칩(30)의 외부로부터 메모리 칩(30)의 내부로, 또는 메모리 칩(30)의 내부로부터 메모리 칩(30)의 외부로 전기 신호들이 입력 또는 출력될 수 있다. 복수의 칩 패드(360)는 메모리 칩(30)을 구성하는 단위 소자들의 종류, 특성 등에 따라 다양한 개수 및 형상을 가질 수 있다.
몰딩부(302)는 에폭시 수지로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 메모리 칩(30)에서 전기 신호를 입출력하기 위한 복수의 칩 패드(360)의 크기와 이들 사이의 간격은 비교적 작을 수 있다. 메모리 칩(30)이 패키지 기판, 모듈, 또는 시스템 보드 등에 적용될 수 있도록 복수의 칩 패드(360)는 JEDEC (Joint Electron Device Engineering Council) 표준 규격에 맞게 배열될 수 있다.
복수의 TMV 콘택(335)이 몰딩부(302)를 관통하여 수직으로 연장될 수 있다. 복수의 TMV 콘택(335)은 하부 구조(310) 내의 다층 배선 패턴에 연결될 수 있다. 복수의 TMV 콘택(335)은 복수의 연결 부재(340)를 통해 외부 소자와 연결될 수 있다. 복수의 연결 부재(340)는 각각 범프 패드(342) 및 범프(344)를 포함할 수 있다.
범프 패드(342)는 하부 구조(310)를 덮는 패시베이션층(324) 상에서 패시베이션층(324)을 관통하도록 형성되고, 하부 구조(310) 내의 다층 배선 구조와 연결될 수 있다. 범프 패드(342)는 하부 구조(310) 내의 다층 배선 구조를 통해 복수의 TMV 콘택(335) 중 어느 하나에 연결될 수 있다. 범프 패드(342) 상에는 UBM 층(도시 생략)이 형성될 수 있다. 범프 패드(342)는 Al 또는 Cu로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 범프(344)는 범프 패드(342) 상에 형성될 수 있다. 범프(344)는 Cu, Al, Au, 솔더 등으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
메모리 칩(30) 중 로직 칩(20)에 대면하는 표면 위에서 메모리 칩(30) 및 몰딩부(302)의 상부에 메모리 재배선 구조(350)가 형성되어 있다. 메모리 재배선 구조(350)는 메모리 칩(30)과 로직 칩(20)과의 사이, 및 몰딩부(302)와 로직 칩(20)과의 사이에서 연장되어 있다. 메모리 재배선 구조(350)는 메모리 칩(30) 및 몰딩부(302)를 덮는 절연층(352)과, 절연층(352) 위에 형성되고 메모리 칩(30) 내부의 배선 구조 및 복수의 TMV 콘택(335)에 선택적으로 연결되는 복수의 메모리 재배선 라인(354)을 포함한다.
메모리 칩(30)의 복수의 칩 패드(360)는 메모리 재배선 라인(354)에 연결될 수 있다. 메모리 칩(30)의 입출력(I/O) 단자 배선들은 복수의 칩 패드(360)을 통해 메모리 재배선 라인(354)에 연결될 수 있다.
본 발명의 기술적 사상에 의한 실시예들에 따른 이미지 센서 패키지에서, 도 5에 예시한 메모리 칩(30)과 도 3에 예시한 로직 칩(20)은 메모리 재배선 구조(350) 및 로직 재배선 구조(240)가 서로 대면하도록 얼라인되어 연결될 수 있으며, 메모리 재배선 구조(350) 및 로직 재배선 구조(240)를 통해 메모리 칩(30)의 복수의 TMV 콘택(335) 중 일부와 로직 칩(20)의 복수의 제1 TSV 콘택(235)의 일부가 상호 연결될 수 있다. 도 5에 예시한 메모리 칩(30)과 도 3에 예시한 로직 칩(20)을 상호 연결시키기 위하여, 메모리 재배선 라인(354)과 복수의 접속 단자(248)(도 3 참조)를 상호 연결하기 위한 열 압착 공정 및 리플로우(reflow) 공정을 수행할 수 있다.
도 6은 도 5에 예시한 메모리 칩(30)의 예시적인 회로 블록도이다. 본 예에서는 메모리 칩(30)이 DRAM인 경우를 예로 들어 설명한다.
도 6을 참조하면, 메모리 칩(30)은 메모리 셀 어레이(MCA), 센스앰프 및 입출력 회로(32), I/O 버퍼(34), 버퍼(36), 로우 디코더(37), 컬럼 디코더(38), 및 제어 회로(39)를 포함할 수 있다.
메모리 셀 어레이(MCA)는 하나의 억세스 트랜지스터와 하나의 커패시터를 포함하는 복수의 메모리 셀을 포함할 수 있다. 복수의 메모리 셀은 행과 열의 매트릭스 구조를 이루도록 배열될 수 있다. 도 6에서, 메모리 셀 어레이(MCA)는 4개의 뱅크(BANK 1, BANK 2, BANK 3, BANK 4)로 분할될 수 있으나, 이는 예시에 불과한 것으로 다양한 변형이 가능하다.
제어 회로(39)는 인가되는 콘트롤 신호와 어드레스를 수신하여 설정된 동작 모드들을 제어하는 내부 제어 신호를 발생할 수 있다. 버퍼(36)는 인가되는 어드레스를 수신하여 버퍼링을 수행할 수 있다. 버퍼(36)는 제어 회로(39)로부터의 내부 제어 신호에 응답하여 메모리 셀 어레이(MCA)의 행을 선택하는 로우 어드레스를 로우 디코더(37)로 제공하고, 메모리 셀 어레이(MCA)의 열을 선택하는 컬럼 어드레스를 컬럼 디코더(38)로 제공할 수 있다. 버퍼(36)는 인가되는 커맨드를 수신하여 버퍼링을 수행할 수 있다. 상기 커맨드는 제어 회로(39)로 인가되어 디코딩될 수 있다. 로우 디코더(37)는 제어 회로(39)로부터의 내부 제어 신호에 응답하여 로우 어드레스를 디코딩한다. 로우 어드레스 디코딩의 결과가 메모리 셀 어레이(MCA)로 인가되면, 메모리 셀들과 연결된 복수의 워드 라인(word line)들 중 선택된 워드라인이 구동될 수 있다. 컬럼 디코더(38)는 상기 내부 제어 신호에 응답하여 컬럼 어드레스를 디코딩한다. 디코딩된 컬럼 어드레스에 따라 컬럼 게이팅이 수행될 수 있다. 상기 컬럼 게이팅 수행의 결과로서 메모리 셀들과 연결된 비트 라인(bit line)들 중 선택된 비트 라인이 구동될 수 있다. 센스 앰프 및 입출력 회로(32)는 선택된 메모리 셀의 비트 라인에 나타나는 전위를 검출하여 선택된 메모리 셀에 저장된 데이터를 센싱할 수 있다. I/O 버퍼(34)는 입출력되는 데이터를 버퍼링할 수 있다. 리드 동작 모드에서 I/O 버퍼(34)는 센스 앰프 및 입출력 회로(32)로부터 리드 아웃된 데이터를 버퍼링하여 채널(CHi)로 출력할 수 있다.
도 7은 도 2b에 예시한 이미지 센서 칩(10), 도 3에 예시한 로직 칩(20), 및 도 5에 예시한 메모리 칩(30)이 하나의 패키지로 실장된 예시적인 이미지 센서 패키지(1A)의 단면도이다.
도 7을 참조하면, 이미지 센서 패키지(1A)에서, 메모리 칩(30), 로직 칩(20), 및 이미지 센서 칩(10)이 수직 방향으로 서로 오버랩되도록 차례로 적층되어 있다. 메모리 칩(30)의 폭은 로직 칩(20)의 폭보다 더 작고, 이미지 센서 칩(10)의 폭보다도 더 작을 수 있다. 일부 실시예들에서, 로직 칩(20) 및 이미지 센서 칩(10)은 대략 동일한 폭을 가질 수 있다.
도 8은 도 2b에 예시한 이미지 센서 칩(10), 도 3에 예시한 로직 칩(20), 및 도 5에 예시한 메모리 칩(30)이 하나의 패키지로 실장된 다른 예시적인 이미지 센서 패키지(1B)의 단면도이다. 도 8에 있어서, 도 1 내지 도 7에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 8을 참조하면, 이미지 센서 패키지(1B)는 패키지 기판(410), 패키지 기판(410) 상에 차례로 적층된 메모리 칩(30), 로직 칩(20), 및 이미지 센서 칩(10)을 포함한다. 메모리 칩(30), 로직 칩(20), 및 이미지 센서 칩(10)은 패키지 기판(410)의 연장 방향에 수직으로 상호 오버랩되도록 배치되어 있다.
로직 재배선 구조(240)의 로직 재배선 라인(242)과 메모리 재배선 구조(350)의 메모리 재배선 라인(354)은 서로 이격되어 상호 평행하게 연장될 수 있다.
로직 칩(20)을 관통하는 제1 TSV 콘택(235)은 로직 재배선 구조(240)의 로직 재배선 라인(242) 및 메모리 재배선 구조(350)의 메모리 재배선 라인(354) 중 적어도 하나를 통해 로직 칩(20)의 내부 회로에 연결될 수 있다. 또한, 로직 칩(20)을 관통하는 제1 TSV 콘택(235)은 로직 재배선 구조(240)의 로직 재배선 라인(242) 및 메모리 재배선 구조(350)의 메모리 재배선 라인(354) 중 적어도 하나를 통해 메모리 칩(30)의 내부 회로에 연결될 수 있다.
로직 칩(20)과 메모리 칩(30)과의 사이에는 복수의 접속 단자(248)가 개재되며, 복수의 접속 단자(248)는 제1 TSV 콘택(235)을 경유하지 않고 로직 칩(20)과 메모리 칩(30)을 직접 연결시키기 위한 적어도 하나의 접속 단자(248)와, 로직 칩(20)과 몰딩부(302)와의 사이에 개재되어 제1 TSV 콘택(235)을 TMV 콘택(335)에 연결시키기 위한 적어도 하나의 접속 단자(248)를 포함할 수 있다.
패키지 기판(410)과 로직 칩(20)과의 사이에는 메모리 칩(30)을 포위하는 몰딩부(302)가 배치되고, 복수의 TMV 콘택(335)이 몰딩부(302)를 관통하여 수직으로 연장되어 있다. 복수의 TMV 콘택(335)은 메모리 재배선 구조(350) 및 로직 재배선 구조(240) 중 적어도 하나를 통해 메모리 칩(30) 및 로직 칩(20) 중 적어도 하나에 연결되는 TMV 콘택(335)과, 제1 TSV 콘택(235)을 통해 이미지 센서 칩(10)에 연결되는 TMV 콘택(335)을 포함할 수 있다.
패키지 기판(410)상에서 메모리 칩(30), 로직 칩(20), 및 이미지 센서 칩(10)은 투명 커버(420)를 지지하는 홀더(430)로 포위되어 있다. 홀더(430)는 패키지 기판(410)의 엣지(edge) 영역에 배치될 수 있다. 투명 커버(420)는 유리와 같은 투명한 물질로 이루어짐으로써 빛을 투과시킬 수 있다. 투명 커버(420)는 이미지 센서 칩(10) 상에서 이미지 센서 칩(10)에 포함된 복수의 마이크로 렌즈(150)에 대면하도록 배치되고, 이미지 센서 칩(10)과 투명 커버(420)와의 사이에 수광 공간(424)이 제공될 수 있다. 투명 커버(420)는 제1 접착층(420)에 의해 홀더(430)에 고정될 수 있고, 홀더(430)는 제2 접착층(432)에 의해 패키지 기판(410)상에 고정될 수 있다.
패키지 기판(410)은 회로 패턴을 가지는 인쇄회로 기판(PCB)일 수 있다. 패키지 기판(410)은 복수의 접속용 패드(412) 및 복수의 관통 비아(414)를 포함할 수 있다. 복수의 접속용 패드(412)는 패키지 기판(410) 중 메모리 칩(30)에 대면하는 상면(410A)과, 상면(410A)의 반대측 하면(410B)에서 노출되도록 형성될 수 있다. 복수의 관통 비아(414)는 패키지 기판(410)을 관통하며, 복수의 접속용 패드(412)과 전기적으로 연결될 수 있다.
패키지 기판(410)의 상면(410A)에서 노출되는 복수의 접속용 패드(412)에는 범프(344)가 연결될 수 있다. 패키지 기판(410)의 하면(410B)에서 노출되는 복수의 접속용 패드(412)에는 복수의 연결 단자(450)가 연결될 수 있다. 복수의 접속용 패드(412)는 Al 또는 Cu로 이루어지고, 복수의 연결 단자(450)는 Cu, Al, Au, 솔더 등으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 복수의 관통 비아(414)는 도전성 물질, 예를 들면 Cu 또는 W을 포함할 수 있으나, 이에 한정되는 것은 아니다.
제1 접착층(420) 및 제2 접착층(430)은 경화성 폴리머를 포함할 수 있다. 예를 들면, 제1 접착층(420) 및 제2 접착층(430)은 에폭시계 폴리머를 포함할 수 있다.
일부 실시예들에서, 패키지 기판(410)상에서 투명 커버(420), 홀더(430), 제1 접착층(420) 및 제2 접착층(430)으로 포위되는 내부 공간은 밀폐 상태를 유지할 수 있다. 상기 내부 공간 중 수광 공간(424)을 제외한 영역은 몰드층(도시 생략)으로 채워질 수 있다. 상기 몰드층은 메모리 칩(30)과 로직 칩(30)과의 사이의 공간을 채우는 언더필층(도시 생략)을 포함할 수 있다. 상기 언더필층은 모세관 언더필 방법에 의해 형성될 수 있다.
다음에, 도 7 및 도 8에 예시한 이미지 센서 패키지(1A, 1B)에서, 외부로부터 제공되는 전원 전압 및 접지 전압의 전달 경로들과 신호들의 전달 경로들에 대하여 설명한다.
외부로부터 이미지 센서 패키지(1A, 1B)에 제공되는 전원 전압, 접지 전압, 또는 신호들은 이미지 센서 칩(10)의 배선 구조에 먼저 제공될 수 있다.
일부 실시예들에서, 로직 칩(20)에 제공되는 전원 전압, 접지 전압, 또는 신호들은 이미지 센서 칩(10)에 포함된 복수의 TSV 콘택(135) 중 적어도 하나를 통해 제공될 수 있다.
다른 일부 실시예들에서, 로직 칩(20)에 제공되는 전원 전압, 접지 전압, 또는 신호들은 이미지 센서 칩(10)에 포함된 복수의 TSV 콘택(135) 중 적어도 하나와, 로직 칩(20)을 관통하는 복수의 제1 TSV 콘택(235) 중 적어도 하나와, 로직 칩(20)과 메모리 칩(30)과의 사이에 형성된 로직 재배선 라인(242) 및 메모리 재배선 라인(354) 중 적어도 하나를 차례로 경유한 후, 제2 TSV 콘택(255)를 통해 로직 칩(20)의 내부 회로에 제공될 수 있다.
일부 실시예들에서, 메모리 칩(30)에 제공되는 전원 전압 및 접지 전압과 신호들은 이미지 센서 칩(10)에 포함된 복수의 TSV 콘택(135) 중 적어도 하나와, 로직 칩(20)을 관통하는 복수의 제1 TSV 콘택(235) 중 적어도 하나와, 로직 칩(20)과 메모리 칩(30)과의 사이에 형성된 로직 재배선 라인(242) 및 메모리 재배선 라인(354) 중 적어도 하나를 차례로 경유한 후, 메모리 칩(30)의 내부 회로에 제공될 수 있다.
일부 실시예들에서, 패키지 기판(410)으로 제공되는 전원 전압 및 접지 전압과 신호들은 이미지 센서 칩(10)에 포함된 복수의 TSV 콘택(135) 중 적어도 하나와, 로직 칩(20)을 관통하는 복수의 제1 TSV 콘택(235) 중 적어도 하나와, 메모리 칩(30) 주위의 몰딩부(302)를 관통하는 TMV 콘택(335)을 차례로 경유하여 패키지 기판(410)으로 제공될 수 있다.
본 발명의 기술적 사상에 의한 실시예들에 따른 이미지 센서 패키지(1, 1A, 1B)와는 달리, 이미지 센서 칩(10)으로부터 패키지 기판(410)으로 전원 전압 및 접지 전압과 신호들을 제공하기 위하여 와이어 본딩 방식을 이용하는 경우에는, 신호 전달 경로가 길어져서 배선 저항이 증가하고 인덕턴스가 증가하여 IR 드롭(drop)이 야기될 수 있으며, 그로 인해 칩들 간의 배선 공간이 부족해짐으로써 PI (power integrity) 특성이 저하될 수 있다. 그러나, 본 발명의 기술적 사상에 의한 실시예들에 따른 이미지 센서 패키지(1, 1A, 1B)는 로직 칩(20)을 관통하는 제1 TSV 콘택(235)과 메모리 칩(30) 주위의 몰딩부(302)를 관통하는 TMV 콘택(335)을 차례로 경유하는 최단 경로를 통하여 패키지 기판(410)으로 전원 전압 및 접지 전압과 신호들을 제공할 수 있다. 따라서, 고속 동영상 촬영에 필요한 다양한 기능의 칩들을 수직으로 적층한 멀티레벨 적층 구조의 이미지 센서 패키지(1, 1A, 1B)에서, 최적화된 PI 특성을 확보할 수 있다.
도 9a 및 도 9b는 본 발명의 기술적 사상의 의한 실시예들에 따른 이미지 센서 패키지에서 재배선 구조에 포함된 복수의 재배선 라인의 예시적인 일부 구성들을 설명하기 위한 평면도이다. 도 9a 및 도 9b에서는 로직 칩(20)을 구성하는 로직 재배선 구조(240)에 포함된 복수의 로직 재배선 라인(242)의 적어도 일부를 구성할 수 있는 복수의 재배선 라인(242A, 242B)의 예시적인 일부 구성들을 예로 들어 설명한다.
도 9a를 참조하면, 복수의 재배선 라인(242A)은 설계 방식에 따라 다양한 방향으로 연장될 수 있다. 복수의 재배선 라인(242A)은 각각 로직 칩(20)의 내부 회로 중 적어도 일부에 연결되는 복수의 도전 라인(502)으로 이루어진다.
도 9b를 참조하면, 복수의 재배선 라인(242B)은 로직 칩(20)의 내부 회로 중 적어도 일부에 연결되는 복수의 도전 라인(502)과, 로직 칩(20)의 내부 회로에는 연결되지 않고 파워 인가에 따라 국부적으로 열을 발생하는 히터부(HT)를 포함하는 적어도 하나의 히터 라인(504)을 포함한다. 도 9b에는 히터부(HT)를 포함하는 히터 라인(504)을 1 개만 예시하였으나, 이에 한정되지 않는다. 본 발명의 기술적 사상에 의한 이미지 센서 칩은 히터부(HT)를 포함하는 히터 라인(504)을 복수 개 포함할 수 있다.
도 9a에 예시한 복수의 재배선 라인(242A)은 도 9b에 예시한 바와 같은 히터부(HT)를 포함하는 히터 라인(504)을 구비하지 않을 수 있다.
도 9a 및 도 9b에서, 복수의 도전 라인(502) 및 적어도 하나의 히터 라인(504)은 각각 금속, 금속 질화물, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 복수의 도전 라인(502) 및 적어도 하나의 히터 라인(504)은 W, Cu, Zr, Ti, Ta, Al, Ru, Pd, Pt, Co, Ni, 이들 각각의 질화물, 또는 이들의 조합으로 이루어질 수 있다. 도 9b에서, 복수의 도전 라인(502) 및 적어도 하나의 히터 라인(504)은 동일한 물질로 이루어질 수 있다.
도 9b에는 1 개의 히터 라인(504)이 예시되었으나, 본 발명의 기술적 사상에 의한 실시예들에 따른 이미지 센서 패키지의 로직 칩(20)은 복수의 히터 라인(504)을 포함할 수 있다. 예를 들면, 도 7에 예시한 이미지 센서 패키지(1A)에서, 이미지 센서 칩(10)에 포함된 이미지 센서(100)(도 2b 참조)의 수광부에서의 온도가 균일하지 않은 경우, 이미지 센서(100)를 구성하는 픽셀 어레이에서의 온도 분포가 불균일하고, 이로 인해 픽셀 어레이를 구성하는 복수의 픽셀로 구성되는 복수의 센서들의 출력 차이가 발생될 수 있다. 이 경우, 빛이 없는 암실에서 촬영을 하더라도 국부적으로 발생하는 암전류(dark current)의 차이로 인한 다크 쉐이딩 (dark shading) 현상이 발생될 수 있다. 다크 쉐이딩 현상은 픽셀 어레이 내의 온도 편차로 인해 초래될 수 있는 것으로서, 로직 칩(20)에 포함된 다양한 IP들 중 파워 소모량이 높은 IP, 예를 들면 PLL (phase-locked loop) IP를 포함함에 따라 이미지 센서(100)에 전달되는 열 분포가 균일하지 않게 되는 것에 기인할 수 있다.
본 발명의 기술적 사상에 의한 실시예들에 따른 이미지 센서 패키지의 로직 칩(20)에서 도 9b에 예시한 바와 같이 복수의 재배선 라인(242B)에 히터부(HT)를 포함하는 적어도 하나의 히터 라인(504)을 포함할 수 있으며, 이 때 히터부(HT)를 파워 소모량이 높은 IP와 수직으로 중첩되지 않는 부분, 특히 이미지 센서(100)(도 2b 참조)의 수광부에서 온도가 비교적 낮은 지점(spot) 또는 그에 인접한 지점에 배치함으로써, 이미지 센서(100)의 수광부에 포함된 픽셀 어레이 중 일부 영역인 국부 영역에만 열을 가하여 수광부에서의 온도 분포를 균일하게 할 수 있다.
도 9a 및 도 9b에는 로직 칩(20)을 구성하는 로직 재배선 구조(240)에 포함된 복수의 로직 재배선 라인(242)으로서 사용 가능한 복수의 재배선 라인(242A, 242B)의 예시적인 구성을 설명하였다. 그러나, 본 발명의 기술적 사상에 의한 실시예들에 따른 이미지 센서 패키지에서, 도 9a 및 도 9b에 예시한 복수의 재배선 라인(242A, 242B)은 메모리 칩(30)을 구성하는 메모리 재배선 구조(350)에 포함된 복수의 메모리 재배선 라인(354)으로서 사용할 수도 있다. 예를 들면, 도 7에 예시한 이미지 센서 칩(1A)의 메모리 칩 구조체(30A)를 구성하는 메모리 재배선 구조(350)는 도 9a를 참조하여 설명한 바와 같이 복수의 도전 라인(502)을 포함하는 복수의 재배선 라인(242A)을 포함할 수도 있고, 도 9b를 참조하여 설명한 바와 같이 복수의 도전 라인(502)과, 히터부(HT)를 포함하는 적어도 하나의 히터 라인(504)을 포함하는 복수의 재배선 라인(242B)을 포함할 수도 있다.
일부 실시예들에서, 로직 칩(20)을 구성하는 로직 재배선 구조(240)와, 메모리 칩 구조체(30A)를 구성하는 메모리 재배선 구조(350) 중 적어도 하나의 재배선 구조는 도 9b에 예시한 히터부(HT)를 포함하는 적어도 하나의 히터 라인(504)을 포함할 수 있다. 이 때, 상기 히터 라인(504)은 로직 칩(20)의 내부 회로 및 메모리 칩(30)의 내부 회로에는 연결되지 않도록 구성될 수 있다.
도 10은 본 발명의 기술적 사상의 의한 실시예들에 따른 이미지 센서 패키지에서 로직 칩에 포함된 파워 소모량이 비교적 높은 IP와, 히터부의 상대적 위치를 예시한 평면도이다. 도 10에서는 로직 칩(20) 중 PLL로 예시되는 파워 소모량이 높은 IP와, 도 9b에 예시한 히터 라인(504)에 포함된 히터부(HT)에 대응하는 구성을 가지는 복수의 히터부(HT1, HT2, HT3)를 예로 들어 설명한다.
도 10을 참조하면, 로직 칩(20)은 적어도 하나의 PLL(610)을 포함함으로써 이미지 센서 칩(10) 중 이미지 센서(100)의 수광부에서의 온도 분포가 불균일해질 수 있다. 그러나, 로직 칩(20)의 평면 영역 중 적어도 하나의 PLL(610)로부터 이격된 적어도 하나의 지점에 배치되는 적어도 하나의 히터부(HT), 예를 들면 3 개의 히터부(HT1, HT2, HT3)를 포함하는 재배선 라인(242B)을 형성함으로써 이미지 센서(100)의 수광부에서 온도 분포를 균일하게 할 수 있다.
일부 실시예들에서, 로직 칩(20)의 재배선 라인(242B)에 복수의 히터부(HT), 예를 들면 도 10에 예시한 히터부(HT1, HT2, HT3)를 포함하고, 상기 복수의 히터부(HT)에는 동일한 파워가 제공될 수 있다. 다른 일부 실시예들에서, 로직 칩(20)의 재배선 라인(242B)에 포함된 복수의 히터부(HT) 중 적어도 일부에는 서로 다른 파워가 제공될 수 있다.
예를 들면, 로직 칩(20)의 재배선 라인(242B)에 복수의 히터부(HT) 각각에 인가되는 파워 크기는 독립적으로 제어 가능하도록 구성될 수 있다. 이미지 센서(100)의 수광부에서 온도 분포가 균일해지도록 복수의 히터부(HT) 각각에 제공되는 전력 크기를 개별적으로 조절할 수 있다. 예를 들면, 이미지 센서(100)의 수광부에서 온도 분포를 균일하게 하기 위하여 도 10에 예시한 3 개의 히터부(HT1, HT2, HT3)에는 각각 약 5 ∼ 100 mW의 범위 내에서 선택되는 서로 다른 파워를 인가함으로써 서로 다른 발열량을 제공하도록 할 수 있다.
상기한 바와 같이 재배선 라인(242B)에 포함된 복수의 히터부(HT), 예들 들면 도 10에 예시한 3 개의 히터부(HT1, HT2, HT3)는 로직 칩(20) 중 국부 영역에서 국부적으로 열을 발생시킴으로써 이미지 센서(100)의 수광부에서 온도 분포를 균일하게 할 수 있다.
도 9b에는 히터부(HT)가 평면상에서 서펜타인(serpentine) 형상의 도전 라인으로 구성되는 히터 엘레멘트인 경우를 예시하였으나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 도 9b 및 도 10에 예시한 히터부(HT, HT1, HT2, HT3)는 다양한 평면 형상을 가지는 히터 엘레멘트일 수 있다. 예를 들면, 히터부(HT, HT1, HT2, HT3)의 히터 엘레멘트는 평면상에서 직사각형, 동심원 링(ring), 또는 임의의 형상으로 연장되는 도전 라인으로 이루어질 수 있다.
히터부(HT, HT1, HT2, HT3)의 히터 엘레멘트는 이들이 연결된 전력 공급 라인 및 전력 리턴 라인을 통해 DC 전류가 제공되도록 구성될 수 있다. DC 전류는 전력 공급 라인으로부터 히터부(HT, HT1, HT2, HT3)에 제공되고, 다시 전력 리턴 라인으로 흐를 수 있다. 상기 히터 엘레멘트에 DC 전류를 제공하는 전력 공급 라인 및 전력 리턴 라인은 각각 로직 칩(20)의 내부 회로 및 메모리 칩(30)의 내부 회로에는 연결되지 않도록 구성될 수 있다.
일부 실시예들에서, 상기 전력 공급 라인 및 전력 리턴 라인은 도 9b에 예시한 복수의 재배선 라인(242A)의 복수의 도전 라인(502)의 구성 물질과 동일한 물질로 이루어질 수 있다. 다른 일부 실시예들에서, 히터 라인(504) 및 히터부(HT)는 Cu, Al, W, Mo 등과 같은 낮은 비저항을 가지는 물질로 이루어질 수 있다.
도 9b에 예시한 히터 라인(504) 및 히터부(HT)는 로직 칩(20)의 평면 영역 중 일부 영역에만 열을 제공할 수 있다. 즉, 로직 칩(20)의 평면 영역 중 일부 영역인 제1 영역과 이미지 센서 칩(10) 중 상기 제1 영역에 수직으로 오버랩되는 영역에는 히터부(HT)에 의해 제공되는 열이 전달되고, 로직 칩(20)의 평면 영역 중 상기 제1 영역과는 다른 일부 영역인 제2 영역과 이미지 센서 칩(10) 중 상기 제2 영역에 수직으로 오버랩되는 영역에는 히터부(HT)에 의해 제공되는 열이 전달되지 않을 수 있다. 일부 실시예들에서, 로직 칩(20)의 평면 영역 중 파워 소모량이 높은 IP, 예를 들면 PLL이 배치된 영역과, 이미지 센서 칩(10) 중 PLL과 수직으로 오버랩되는 영역에는 히터부(HT)에 의해 제공되는 열이 전달되지 않도록 히터부(HT)에 제한된 파워가 제공될 수 있다.
본 발명의 기술적 사상에 의한 실시예들에 따른 이미지 센서 패키지에서 도 9b에 예시한 히터부(HT)를 포함하는 히터 라인(504)을 구비함으로써, 이미지 센서 칩(10)의 수광부 중 비교적 온도가 낮은 부분에 국부적으로 열을 제공하여 이미지 센서(100) 내에서 온도 분포가 균일해지도록 하여, 이미지 센서 패키지로부터 얻어지는 화질을 개선할 수 있다.
도 11은 본 발명의 기술적 사상에 의한 실시예들에 따른 이미지 센서 패키지의 제조 방법을 설명하기 위한 플로차트이다. 본 예에서는 도 7에 예시한 이미지 센서 패키지(1A)의 제조 방법에 대하여 설명한다.
도 11을 참조하면, 공정 P610에서, 도 2a 및 도 2b에 예시한 바와 같이 센서 기판(110) 상에 형성된 복수의 단위 픽셀을 포함하는 픽셀 어레이 및 배선 구조와 센서 기판(110)을 관통하는 복수의 TSV 콘택(135)을 포함하는 이미지 센서 칩(10)을 형성한다.
공정 P620에서, 도 3에 예시한 바와 같이 로직 기판(210)의 제1 면 위에 형성된 배선 구조(220), 로직 기판(210) 및 배선 구조(220)를 관통하는 복수의 제1 TSV 콘택(235), 로직 기판(210)의 상기 제1 면의 반대측 제2 면 위에 형성된 재배선 구조(240), 및 로직 기판(210)을 관통하여 배선 구조(220)에 연결되는 복수의 제2 TSV 콘택(255)을 포함하는 로직 칩(20)을 형성한다.
공정 P630에서, 도 5에 예시한 바와 같이 칩 온 웨이퍼(COW: chip-on-wafer) 접합 방식에 의해 하부 구조(310) 상에 부착된 메모리 칩(30)과 하부 구조(310) 상에서 메모리 칩(30)을 밀봉하는 몰딩부(302)와, 몰딩부(302)를 관통하는 복수의 TMV 콘택(335)과, 메모리 칩(30) 및 몰딩부(302)의 상부에서 연장되는 메모리 재배선 구조(350)를 포함하는 메모리 칩 구조체(30A)를 형성한다.
공정 P640에서, 도 4a에 예시한 바와 같이 삽입층(28)을 개재하여 이미지 센서 칩(10) 및 로직 칩(20)을 연결한다.
공정 P650에서, 도 7에 예시한 바와 같이 복수의 접속 단자(248)를 이용하여 로직 칩(20)의 재배선 구조(240)를 메모리 칩 구조체(30A)의 메모리 재배선 구조(350)에 연결하여 로직 칩(20)과 메모리 칩(30)을 연결한다.
본 발명의 기술적 사상에 의한 실시예들에 따른 이미지 센서 패키지의 제조 방법은 도 11을 참조하여 설명한 바에 한정되는 것은 아니며, 본 발명의 기술적 사상의 범위 내에서 다양한 변형 및 변경이 가능하다. 예를 들면, 공정 P610, 공정 P620, 및 공정 P630의 순서는 도 11에 예시한 바에 한정되지 않고 임의로 변경 가능하다. 또한, 공정 P640 및 공정 P650의 순서는 도 11에 예시한 바에 한정되지 않고 임의로 변경 가능하다.
도 8에 예시한 이미지 센서 패키지(1B)를 제조하기 위하여, 도 11을 참조하여 설명한 공정 P610 내지 P650을 임의의 순서대로 수행할 수 있다. 도 8에 예시한 이미지 센서 패키지(1B)를 제조하기 위한 일부 실시예들에서, 공정 P630에서 얻어진 메모리 칩 구조체(30A)를 패키지 기판(410) 상에 실장할 수 있다. 그 후, 도 8에 예시한 바와 같이 제1 접착층(420) 및 제2 접착층(430)을 이용하여 패키지 기판(410) 상에 투명 커버(420)와 투명 커버(420)를 지지하는 홀더(430)를 장착할 수 있다. 필요에 따라, 패키지 기판(410)상에서 투명 커버(420), 홀더(430), 제1 접착층(420) 및 제2 접착층(430)으로 포위되는 내부 공간 중 수광 공간(424)을 제외한 영역을 채우는 몰드층을 형성하는 공정을 더 수행할 수 있다.
본 발명의 기술적 사상에 의한 방법에 의해 제조된 이미지 센서 패키지는 로직 칩(20)을 관통하는 제1 TSV 콘택(235)과 메모리 칩(30) 주위의 몰딩부(302)를 관통하는 TMV 콘택(335)을 차례로 경유하는 최단 경로를 통하여 패키지 기판(410)으로 전원 전압 및 접지 전압과 신호들을 제공할 수 있다. 따라서, 고속 동영상 촬영에 필요한 다양한 기능의 칩들을 수직으로 적층한 멀티레벨 적층 구조의 이미지 센서 패키지에서, 최적화된 PI 특성을 확보할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
1, 1A, 1B: 이미지 센서 패키지, 10: 이미지 센서 칩, 20: 로직 칩, 30: 메모리 칩, 30A: 메모리 칩 구조체, 135: TSV 콘택, 235: 제1 TSV 콘택, 240: 로직 재배선 구조, 255: 제2 TSV 콘택, 335: TMV 콘택, 350: 메모리 재배선 구조, HT: 히터부.

Claims (20)

  1. 패키지 기판 상에 실장되고 픽셀 어레이 및 배선 구조를 포함하고 외부로부터 제공되는 전원 전압, 접지 전압, 또는 신호들을 수신하도록 구성된 이미지 센서 칩과,
    상기 패키지 기판 상에 상기 이미지 센서 칩과 수직으로 오버랩되도록 배치되고 상기 이미지 센서 칩으로부터 출력된 화소 신호를 처리하도록 구성되고, 상기 이미지 센서 칩을 통해 상기 전원 전압, 상기 접지 전압, 또는 상기 신호들을 수신하도록 구성된 로직 칩과,
    상기 패키지 기판 상에 상기 이미지 센서 칩 및 상기 로직 칩과 수직으로 오버랩되도록 배치되고, 메모리 칩, 상기 메모리 칩의 주위를 포위하는 몰딩부, 및 상기 몰딩부를 수직으로 관통하여 연장되고 상기 로직 칩 및 상기 메모리 칩 중 적어도 하나에 연결된 적어도 하나의 TMV (through mold via) 콘택을 포함하는 메모리 칩 구조체를 포함하고,
    상기 메모리 칩은 상기 로직 칩에 의해 처리된 화소 신호와 상기 이미지 센서 칩으로부터 출력된 화소 신호 중 적어도 하나를 저장하도록 구성되고, 상기 이미지 센서 칩 및 상기 로직 칩을 통해 상기 전원 전압, 상기 접지 전압, 또는 상기 신호들을 수신하도록 구성된 것을 특징으로 하는 이미지 센서 패키지.
  2. 제1항에 있어서,
    상기 로직 칩 및 상기 메모리 칩 구조체 중 적어도 하나에 포함된 적어도 하나의 재배선 구조를 더 포함하고,
    상기 로직 칩은 상기 이미지 센서 칩 및 상기 적어도 하나의 재배선 구조를 통해 상기 전원 전압, 상기 접지 전압, 또는 상기 신호들을 수신하도록 구성된 것을 특징으로 하는 이미지 센서 패키지.
  3. 제1항에 있어서,
    상기 로직 칩은 로직 기판과, 상기 로직 기판 상에 형성된 배선 구조와, 상기 로직 기판 및 상기 배선 구조를 관통하여 연장된 제1 TSV (through silicon via) 콘택을 포함하고,
    상기 메모리 칩은 상기 이미지 센서 칩 및 상기 제1 TSV 콘택을 통해 상기 전원 전압, 상기 접지 전압, 또는 상기 신호들을 수신하도록 구성된 것을 특징으로 하는 이미지 센서 패키지.
  4. 제1항에 있어서,
    상기 로직 칩은 로직 기판과, 상기 로직 기판 상에 형성된 배선 구조와, 상기 로직 기판 및 상기 배선 구조를 관통하여 연장된 제1 TSV 콘택과, 상기 로직 기판을 관통하여 연장되고 상기 배선 구조에 포함된 배선층에 연결되는 일단을 가지는 제2 TSV 콘택과, 상기 제1 TSV 콘택 및 상기 제2 TSV 콘택에 연결된 로직 재배선 구조를 포함하고,
    상기 로직 칩은 상기 이미지 센서 칩, 상기 제1 TSV 콘택, 상기 로직 재배선 구조, 및 상기 제2 TSV 콘택을 차례로 경유하여 상기 전원 전압, 상기 접지 전압, 또는 상기 신호들을 수신하도록 구성된 것을 특징으로 하는 이미지 센서 패키지.
  5. 제4항에 있어서,
    상기 메모리 칩 구조체는 상기 메모리 칩 내부의 배선 구조에 연결된 메모리 재배선 구조를 더 포함하고,
    상기 로직 칩은 상기 이미지 센서 칩, 상기 제1 TSV 콘택, 상기 메모리 재배선 구조, 및 상기 제2 TSV 콘택을 차례로 경유하여 상기 전원 전압, 상기 접지 전압, 또는 상기 신호들을 수신하도록 구성된 것을 특징으로 하는 이미지 센서 패키지.
  6. 제1항에 있어서,
    상기 로직 칩 및 상기 메모리 칩 구조체 중 적어도 하나에 포함된 적어도 하나의 재배선 구조를 더 포함하고,
    상기 적어도 하나의 재배선 구조는 파워 인가에 따라 상기 픽셀 어레이의 일부 영역인 국부 영역에만 열을 가하도록 구성된 적어도 하나의 히터부를 포함하는 것을 특징으로 하는 이미지 센서 패키지.
  7. 제6항에 있어서,
    상기 적어도 하나의 히터부는 평면상에서 서펜타인(serpentine) 형상, 직사각형, 또는 동심원 링(ring) 형상으로 연장되는 도전 라인으로 이루어지는 것을 특징으로 하는 이미지 센서 패키지.
  8. 제6항에 있어서,
    상기 적어도 하나의 히터부는 복수의 히터부를 포함하고, 상기 복수의 히터부 각각에 인가되는 파워 크기는 독립적으로 제어 가능하도록 구성된 것을 특징으로 하는 이미지 센서 패키지.
  9. 제1항에 있어서,
    상기 로직 칩 및 상기 메모리 칩 구조체 중 적어도 하나에 포함된 적어도 하나의 재배선 구조를 더 포함하고,
    상기 적어도 하나의 재배선 구조는 상기 로직 칩 및 상기 메모리 칩 중 적어도 하나의 내부 회로에 연결된 도전 라인과, 상기 로직 칩의 내부 회로 및 상기 메모리 칩의 내부 회로 중 어디에도 연결되어 있지 않고, 파워 인가에 따라 상기 픽셀 어레이의 일부 영역인 국부 영역에만 열을 가하도록 구성된 적어도 하나의 히터부를 포함하는 히터 라인을 포함하는 것을 특징으로 하는 이미지 센서 패키지.
  10. 제9항에 있어서,
    상기 도전 라인 및 상기 히터 라인은 동일한 재료로 이루어진 것을 특징으로 하는 이미지 센서 패키지.
  11. 제1항에 있어서,
    상기 메모리 칩 구조체는 상기 메모리 칩과 상기 로직 칩과의 사이, 및 상기 몰딩부와 상기 로직 칩과의 사이에서 연장되고 상기 메모리 칩 내부의 배선 구조에 연결된 메모리 재배선 구조를 더 포함하고,
    상기 메모리 재배선 구조는 상기 메모리 칩 및 상기 몰딩부를 덮는 절연층과, 상기 절연층 위에 형성되고 상기 메모리 칩 내부의 배선 구조 및 상기 적어도 하나의 TMV 콘택에 선택적으로 연결되는 복수의 메모리 재배선 라인을 포함하는 것을 특징으로 하는 이미지 센서 패키지.
  12. 제11항에 있어서,
    상기 로직 칩을 관통하여 연장되고 상기 이미지 센서 칩에 연결된 TSV 콘택을 더 포함하고,
    상기 메모리 재배선 구조는 상기 TSV 콘택과 상기 적어도 하나의 TMV 콘택과의 사이에 재개되고,
    상기 적어도 하나의 TMV 콘택은 상기 TSV 콘택을 통해 상기 이미지 센서 칩에 연결되는 것을 특징으로 하는 이미지 센서 패키지.
  13. 패키지 기판 상에 실장되고 픽셀 어레이 및 배선 구조를 포함하는 이미지 센서 칩과,
    상기 패키지 기판 상에서 상기 이미지 센서 칩과 수직으로 오버랩되도록 배치되고 상기 이미지 센서 칩으로부터 출력된 화소 신호를 처리하도록 구성된 로직 칩과,
    상기 패키지 기판 상에서 상기 이미지 센서 칩 및 상기 로직 칩과 수직으로 오버랩되도록 배치되고, 메모리 칩, 상기 메모리 칩의 주위를 포위하는 몰딩부, 및 상기 몰딩부를 수직으로 관통하여 연장되고 상기 로직 칩 및 상기 메모리 칩 중 적어도 하나에 연결된 적어도 하나의 TMV 콘택을 포함하는 메모리 칩 구조체와,
    상기 로직 칩 및 상기 메모리 칩 구조체 중 적어도 하나에 포함된 적어도 하나의 재배선 구조과,
    상기 로직 칩을 관통하여 연장되고, 상기 이미지 센서 칩의 배선 구조에 연결된 제1 단부와 상기 적어도 하나의 재배선 구조에 연결된 제2 단부를 가지는 TSV 콘택을 포함하고,
    상기 메모리 칩은 상기 로직 칩에 의해 처리된 화소 신호와 상기 이미지 센서 칩으로부터 출력된 화소 신호 중 적어도 하나를 저장하도록 구성되고, 상기 적어도 하나의 재배선 구조를 통해 상기 로직 칩에 연결되고, 상기 적어도 하나의 재배선 구조 및 상기 TSV 콘택을 통해 상기 이미지 센서 칩에 연결되도록 구성된 것을 특징으로 하는 이미지 센서 패키지.
  14. 제13항에 있어서,
    상기 로직 칩은 상기 메모리 칩 구조체와 상기 이미지 센서 칩과의 사이에 개재되어 있는 것을 특징으로 하는 이미지 센서 패키지.
  15. 제13항에 있어서,
    상기 몰딩부는 상기 패키지 기판과 상기 로직 칩과의 사이에 개재되고,
    상기 적어도 하나의 TMV 콘택은
    상기 몰딩부를 관통하여 상기 패키지 기판에 대하여 수직으로 연장되고, 상기 적어도 하나의 재배선 구조를 통해 상기 로직 칩 및 상기 메모리 칩 중 적어도 하나에 연결된 제1 TMV 콘택과,
    상기 몰딩부를 관통하여 상기 패키지 기판에 대하여 수직으로 연장되고, 상기 TSV 콘택을 통해 상기 이미지 센서 칩에 연결된 제2 TMV 콘택을 포함하는 것을 특징으로 하는 이미지 센서 패키지.
  16. 제13항에 있어서,
    상기 적어도 하나의 재배선 구조는 히터부를 포함하는 적어도 하나의 히터 라인을 포함하는 것을 특징으로 하는 이미지 센서 패키지.
  17. 제13항에 있어서,
    상기 적어도 하나의 재배선 구조는
    상기 메모리 칩 구조체 중 상기 로직 칩에 대면하는 표면 위에서 상기 메모리 칩 및 상기 몰딩부를 덮도록 연장되고 상기 메모리 칩에 포함된 배선 구조 및 상기 적어도 하나의 TMV 콘택에 선택적으로 연결된 복수의 메모리 재배선 라인을 가지는 메모리 재배선 구조와,
    상기 로직 칩 중 상기 메모리 칩 구조체에 대면하는 표면 위에 연장되고 상기 로직 칩에 포함된 배선 구조에 연결된 복수의 로직 재배선 라인을 가지는 로직 재배선 구조를 포함하고,
    상기 메모리 재배선 구조 및 상기 로직 재배선 구조는 서로 이격되어 상호 평행하게 연장되는 것을 특징으로 하는 이미지 센서 패키지.
  18. 제17항에 있어서,
    상기 TSV 콘택의 상기 제2 단부는 상기 로직 재배선 구조 및 상기 메모리 재배선 구조 중 적어도 하나를 통해 상기 로직 칩의 내부 회로에 연결된 것을 특징으로 하는 이미지 센서 패키지.
  19. 제17항에 있어서,
    상기 TSV 콘택의 상기 제2 단부는 상기 로직 재배선 구조 및 상기 메모리 재배선 구조 중 적어도 하나를 통해 상기 메모리 칩의 내부 회로에 연결된 것을 특징으로 하는 이미지 센서 패키지.
  20. 제17항에 있어서,
    상기 메모리 재배선 구조 및 상기 로직 재배선 구조 중 적어도 하나는 히터부를 포함하는 적어도 하나의 히터 라인을 포함하는 것을 특징으로 하는 이미지 센서 패키지.
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