KR20180018880A - 감소된 레이아웃 면적을 갖는 otp 셀 - Google Patents
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Abstract
웰 바이어스 탭을 위한 별도의 영역을 레이아웃할 필요가 없는 앤티퓨즈 장치가 개시된다. 개시된 앤티퓨즈 장치는 프로그램 영역 및 웰 바이어스 탭 영역을 포함할 수 있다. 프로그램 영역은 반도체 기판에 형성된 웰 영역, 및 반도체 기판 위에 게이트 절연막을 개재하여 형성된 게이트 전극을 포함할 수 있다. 웰 바이어스 탭 영역은 웰 영역에서 프로그램 영역에 인접하게 형성될 수 있다.
Description
개시된 기술은 OTP 셀(one time programmable cell)에 관한 것으로서, 더 구체적으로는 작은 레이아웃 면적으로 제조가 가능한 OTP 셀에 관한 것이다.
최근의 반도체 집적회로 장치에서는 전원을 끈 후에도 저장된 정보가 사라지지 않는 비휘발성의(non-volatile) OTP 메모리가 필수적인 구성 소자로 자리 잡고 있다. OTP 메모리의 단위 셀인 OTP 셀은 비휘발성 메모리를 구성하는 용도 이외의 다양한 용도로 사용될 수 있다. 예컨대, 수 개의 OTP 셀을 활용하여 애널로그 회로 장치의 파라미터들을 튜닝 또는 트리밍하거나 마이크로 컨트롤러/마이크로 프로세서와 같은 장치에서의 동작 파라미터들을 설정할 수 있다. 이 뿐만 아니라, OTP 셀들은 집적회로 칩의 식별 데이터, 암호화 키의 코드, 관리용 정보 등 비교적 적은 수의 데이터 비트를 영구적으로 저장하는 용도로 활용될 수 있다.
OTP 셀은 일반적으로 전하 저장 형(charge storage)이나 커패시터 형으로 또는 퓨즈(fuse)나 앤티퓨즈로 구현될 수 있는데, 이 중에서 앤티퓨즈는 퓨즈에 반해 초기에 비도전성 상태로 되어 있다가 프로그램이 이루어지면 도전성으로 바뀌는 것으로 알려져 있다. 앤티퓨즈를 프로그램하기 위해서는 옥사이드와 같은 유전체에 고전계(high dielectric field)를 가하여 유전체를 통해 턴넬링 전류(tunneling current)가 흐르도록 한다. 유전체를 통해 흐르는 턴넬링 전류는 절연파괴(dielectric breakdown)라는 현상을 유발시키는데, 절연파괴가 일어나면 유전체를 통한 도전성 경로가 형성되고 이에 따라 앤티퓨즈가 도전성 상태로 된다.
개시된 기술의 과제는 작은 레이아웃 면적으로 제조가 가능한 OTP 셀을 제공하는 것이다.
개시된 기술이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
일 측면에서, 앤티퓨즈 장치가 제공된다. 본 앤티퓨즈 장치는 반도체 기판에 형성된 웰 영역, 상기 반도체 기판 위에 게이트 절연막을 개재하여 형성된 게이트 전극, 및 상기 반도체 기판의 상기 웰 영역에서 상기 게이트 절연막 및 상기 게이트 전극의 하부에 형성되는 웰 바이어스 탭 영역을 포함할 수 있다. 여기서, 상기 웰 바이어스 탭 영역은 상기 웰 영역과 동일한 도전형의 도펀트에 의해 도핑될 수 있다.
일 실시예에서, 상기 웰 바이어스 탭 영역은 컨택을 통해 접지될 수 있다.
일 실시예에서, 상기 앤티퓨즈 장치는 상기 반도체 기판의 상기 웰 영역에서 상기 게이트 절연막 및 상기 게이트 전극의 하부에 상기 웰 바이어스 탭 영역과 이격되어 형성되는 제2 웰 바이어스 탭 영역을 더 포함할 수 있다. 여기서, 상기 제2 웰 바이어스 탭 영역은 상기 웰 영역과 동일한 도전형의 도펀트에 의해 도핑될 수 있다.
일 실시예에서, 상기 제2 웰 바이어스 탭 영역은 제2 컨택을 통해 접지될 수 있다.
일 실시예에서, 상기 웰 영역은 P 형이고, 상기 웰 바이어스 탭 영역 및 상기 제2 웰 바이어스 탭 영역은 P 형의 도펀트에 의해 도핑될 수 있다.
일 실시예에서, 상기 게이트 전극, 상기 게이트 절연막 및 상기 게이트 전극과 상기 게이트 절연막의 하부에 있는 상기 웰 영역은 프로그램 영역을 구성하며, 상기 웰 바이어스 탭 영역 및 상기 제2 웰 바이어스 탭 영역은 상기 프로그램 영역에 인접하게 형성될 수 있다.
일 실시예에서, 상기 앤티퓨즈 장치는 상기 반도체 기판 상에서 상기 게이트 전극과 상기 게이트 절연막으로 구성되는 스택의 측벽들에 각각 형성된 측벽 스페이서들을 더 포함할 수 있다. 여기서, 상기 웰 바이어스 탭 영역의 적어도 일부와 상기 제2 웰 바이어스 탭 영역의 적어도 일부는 상기 측벽 스페이서들과 각각 접할 수 있다.
일 측면에서, 앤티퓨즈 장치가 제공된다. 본 앤티퓨즈 장치는 프로그램 영역 및 웰 바이어스 탭 영역을 포함할 수 있다. 상기 프로그램 영역은 반도체 기판에 형성된 웰 영역, 및 상기 반도체 기판 위에 게이트 절연막을 개재하여 형성된 게이트 전극을 포함할 수 있다. 상기 웰 바이어스 탭 영역은 상기 웰 영역에서 상기 프로그램 영역에 인접하게 형성될 수 있다.
일 실시예에서, 상기 웰 바이어스 탭 영역은 컨택들을 통해 각각 접지되는 2개의 웰 바이어스 탭을 포함하며, 상기 2개의 웰 바이어스 탭은 상기 웰 영역에서 그리고 상기 게이트 절연막 및 상기 게이트 전극의 하부에서 서로 이격되어 형성될 수 있다.
일 실시예에서, 상기 웰 바이어스 탭 영역은 상기 웰 영역과 동일한 도전형의 도펀트에 의해 도핑될 수 있다.
일 실시예에서, 상기 웰 영역은 P 형이고, 상기 웰 바이어스 탭 영역은 P 형의 도펀트에 의해 도핑될 수 있다.
일 실시예에서, 상기 앤티퓨즈 장치는 상기 반도체 기판 상에서 상기 게이트 전극과 상기 게이트 절연막으로 구성되는 스택의 측벽에 형성된 측벽 스페이서를 더 포함할 수 있고, 상기 웰 바이어스 탭 영역의 적어도 일부는 상기 측벽 스페이서와 접할 수 있다.
일 측면에서, OTP(One Time Programmable) 셀 어레이가 제공된다. 본 OTP 셀 어레이는, 행열 패턴으로 배열된 복수의 OTP 셀을 포함할 수 있다. 상기 복수의 OTP 셀의 각각은 선택 트랜지스터 및 앤티퓨즈를 포함할 수 있다. 상기 선택 트랜지스터는 반도체 기판의 웰 영역 상에서 제1 게이트 절연막을 개재하여 형성된 제1 게이트 전극 및 상기 웰에 형성된 제1 및 제2 도핑 영역을 포함할 수 있다. 상기 앤티퓨즈는 상기 웰 영역 상에서 제2 게이트 절연막을 개재하여 형성된 제2 게이트 전극을 포함할 수 있다. 상기 복수의 OTP 셀 중 적어도 하나의 OTP 셀은 상기 웰 영역에서 상기 제2 게이트 절연막 및 상기 제2 게이트 전극의 하부에 형성되는 웰 바이어스 탭 영역을 포함할 수 있다. 상기 웰 바이어스 탭 영역은 상기 웰 영역과 동일한 도전형의 도펀트에 의해 도핑되며, 상기 제1 및 제2 도핑 영역은 상기 웰 영역과 다른 도전형의 도펀트에 의해 도핑될 수 있다.
일 실시예에서, 상기 웰 바이어스 탭 영역은 컨택을 통해 접지될 수 있다.
일 실시예에서, 상기 적어도 하나의 OTP 셀은, 상기 웰 영역에서 상기 제2 게이트 절연막 및 상기 제2 게이트 전극의 하부에 상기 웰 바이어스 탭 영역과 이격되어 형성되는 제2 웰 바이어스 탭 영역을 더 포함할 수 있다. 여기서, 상기 제2 웰 바이어스 탭 영역은 상기 웰 영역과 동일한 도전형의 도펀트에 의해 도핑될 수 있다.
일 실시예에서, 상기 제2 웰 바이어스 탭 영역은 제2 컨택을 통해 접지될 수 있다.
일 실시예에서, 상기 웰 영역은 P 형이고, 상기 웰 바이어스 탭 영역 및 상기 제2 웰 바이어스 탭 영역은 P 형의 도펀트에 의해 도핑될 수 있다.
일 실시예에서, 상기 제2 게이트 전극, 상기 제2 게이트 절연막 및 상기 제2 게이트 전극과 상기 제2 게이트 절연막의 하부에 있는 상기 웰 영역은 프로그램 영역을 구성할 수 있다. 상기 웰 바이어스 탭 영역 및 상기 제2 웰 바이어스 탭 영역은 상기 프로그램 영역에 인접하게 형성될 수 있다.
일 실시예에서, 상기 적어도 하나의 OTP 셀은, 상기 반도체 기판 상에서 상기 제2 게이트 전극과 상기 제2 게이트 절연막으로 구성되는 스택의 측벽들에 각각 형성된 측벽 스페이서들을 더 포함할 수 있다. 상기 웰 바이어스 탭 영역의 적어도 일부와 상기 제2 웰 바이어스 탭 영역의 적어도 일부는 상기 측벽 스페이서들과 각각 접할 수 있다.
개시된 실시예들에 따르면, OTP 셀을 작은 레이아웃 면적으로 제조하는 것이 가능해지고 나아가 OTP 셀을 이용하여 OTP 셀 어레이를 구성할 경우 동 셀 어레이의 전체 레이아웃 면적을 크게 줄일 수 있다는 기술적 효과가 있다.
도 1은 본 개시에 따른 OTP 셀의 등가 회로의 일 실시예를 도시한 도면이다.
도 2는 본 개시에 따른 OTP 셀이 프로그램되었을 경우의 그 등가 회로의 일 실시예를 도시한 도면이다.
도 3은 도 1의 OTP 셀의 레이아웃 다이어그램의 일 실시예를 도시한 도면이다.
도 4a 내지 도 4c는 도 3에 도시된 LV 트랜지스터 영역에서의 액티브 영역의 패턴에 대한 실시예들을 도시한 도면들이다.
도 5는 도 3의 OTP 셀을 선 I-I'을 따라 절취하였을 때의 단면도의 일 실시예를 도시한 도면이다.
도 6은 도 3의 OTP 셀을 선 II-II'을 따라 절취하였을 때의 단면도의 일 실시예를 도시한 도면이다.
도 7은 본 개시에 따른 OTP 셀을 이용하여 구성한 OTP 셀 어레이의 일 실시예를 도시한 도면이다.
도 8은 도 7의 OTP 셀 어레이에서의 각 셀에 대한 프로그램 및 판독 동작을 설명하기 위한 진리표의 일 실시예를 나타낸 도면이다.
도 2는 본 개시에 따른 OTP 셀이 프로그램되었을 경우의 그 등가 회로의 일 실시예를 도시한 도면이다.
도 3은 도 1의 OTP 셀의 레이아웃 다이어그램의 일 실시예를 도시한 도면이다.
도 4a 내지 도 4c는 도 3에 도시된 LV 트랜지스터 영역에서의 액티브 영역의 패턴에 대한 실시예들을 도시한 도면들이다.
도 5는 도 3의 OTP 셀을 선 I-I'을 따라 절취하였을 때의 단면도의 일 실시예를 도시한 도면이다.
도 6은 도 3의 OTP 셀을 선 II-II'을 따라 절취하였을 때의 단면도의 일 실시예를 도시한 도면이다.
도 7은 본 개시에 따른 OTP 셀을 이용하여 구성한 OTP 셀 어레이의 일 실시예를 도시한 도면이다.
도 8은 도 7의 OTP 셀 어레이에서의 각 셀에 대한 프로그램 및 판독 동작을 설명하기 위한 진리표의 일 실시예를 나타낸 도면이다.
개시된 기술의 이점들과 특징들 그리고 이들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해 질 것이다. 그러나 개시된 기술은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 본 실시예들은 단지 본 개시가 완전하도록 하며 개시된 기술이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려 주기 위해 제공되는 것이며, 개시된 기술은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용되는 용어는 단지 특정한 실시예를 설명하기 위해 사용되는 것으로 개시된 기술을 한정하려는 의도에서 사용된 것이 아니다. 예를 들어, 단수로 표현된 구성 요소는 문맥상 명백하게 단수만을 의미하지 않는다면 복수의 구성 요소를 포함하는 개념으로 이해되어야 한다. 또한, 본 명세서에서, '포함하다' 또는 '가지다' 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것일 뿐이고, 이러한 용어의 사용에 의해 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성이 배제되는 것은 아니다. 또한, 본 명세서에 기재된 실시예에 있어서 '모듈' 혹은 '부'는 적어도 하나의 기능이나 동작을 수행하는 기능적 부분을 의미할 수 있다.
덧붙여, 다르게 정의되지 않는 한 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미가 있는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부된 도면을 참조하여 개시된 기술의 실시예를 보다 상세히 설명한다. 다만, 이하의 설명에서는 개시된 기술의 요지를 불필요하게 흐릴 우려가 있는 경우, 널리 알려진 기능이나 구성에 관한 구체적 설명은 생략하기로 한다.
도 1은 본 개시에 따른 OTP 셀의 등가 회로의 일 실시예를 도시한 도면이다.
도 1에 도시된 바와 같이, OTP 셀(100)은 선택 트랜지스터(selection transistor, 120) 및 선택 트랜지스터(120)와 연결된 앤티퓨즈(150)를 포함할 수 있다. 선택 트랜지스터(120)는 N형 MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor) 또는 P형 MOSFET일 수 있다. 도시된 실시예에서와 같이 선택 트랜지스터(120)가 N형 MOSFET로 구현되는 경우 선택 트랜지스터(120)의 드레인 단자는, 예컨대 메모리 어레이 회로의 비트 라인(Bit Line: BL)과 같이 프로그램 전압이 인가되는 경로에 접속될 수 있고 그 소스 단자는 앤티퓨즈(150)와 접속될 수 있다. 선택 트랜지스터(120)의 게이트 단자는, 예컨대 메모리 어레이 회로의 워드 라인(Word Line: WL)과 같이 인에이블 신호가 인가되는 라인에 접속될 수 있다. 앤티퓨즈(150)는 커패시터로 구현될 수 있는데, 커패시터의 한 단자는 선택 트랜지스터(120)의 소스 단자에 접속될 수 있고 그 다른 한 단자는 전압(Vss)와 같은 접지 전압에 연결되어 접지될 수 있다.
선택 트랜지스터(120)의 드레인 단자로 프로그램 전압(VPP)이 인가되고 그 게이트 단자로, 예컨대 프로그램 전압(VPP)과 동일한 전압 레벨을 가진 인에이블 신호가 인가되면 선택 트랜지스터(120)의 드레인과 소스 간에 경로가 형성되어 커패시터로 일정 전압(기록용 전압)이 인가되고 이에 따라 커패시터의 절연막이 브레이크다운되어, 도 2에 예시된 바와 같이 커패시터가 임의의 저항 값(RB)을 갖는 저항성 경로로서 기능하게 된다. 이 경우 앤티퓨즈(150)가 프로그램되었다고 하며 이 때의 저항 값을 블로잉 저항값(blowing resistance)이라 부른다. 일 실시예에서, 커패시터의 절연막이 비교적 낮은 전압의 인가로도 쉽게 파괴되는 것을 촉진시키기 위해 커패시터를 구현하는 MOS 트랜지스터 구조에서의 게이트 절연막의 두께를 선택 트랜지스터(120)의 게이트 절연막의 두께보다 얇게 구현할 수 있다. 이러한 이유에서, 앤티퓨즈(150)는 반도체 기판 상에서 LV(Low Voltage) 트랜지스터 영역에 구현되고, 선택 트랜지스터(120)는 MV(Middle Voltage) 트랜지스터 영역에 구현될 수 있다. LV 트랜지스터 영역에 구현된 MOS 트랜지스터의 게이트 절연막은 약 DC 1.5V의 전압이 그 게이트에 인가되면 파괴되고, MV 트랜지스터 영역에 구현된 MOS 트랜지스터의 게이트 절연막은 약 DC 5V의 전압이 그 게이트에 인가되면 파괴되는 것으로 알려져 있다.
도 3은 도 1의 OTP 셀의 레이아웃 다이어그램의 일 실시예를 도시한 도면이다. 도 4a 내지 도 4c는 도 3에 도시된 LV 트랜지스터 영역에서의 액티브 영역의 패턴에 대한 실시예들을 도시한 도면들이다. 도 5는 도 3의 OTP 셀을 선 I-I'을 따라 절취하였을 때의 단면도의 일 실시예를 도시한 도면이다. 도 6은 도 3의 OTP 셀을 선 II-II'을 따라 절취하였을 때의 단면도의 일 실시예를 도시한 도면이다. 이하, 도 3 내지 도 6을 참조하면서 본 개시에 따른 OTP 셀의 구성을 상세히 설명하기로 한다.
도 3에 도시된 바와 같이, 반도체 기판(510) 상에서 OTP 셀(100)이 형성되는 영역은 선택 트랜지스터(120)가 형성되는 영역인 MV 트랜지스터 영역(310) 및 앤티퓨즈(150)가 형성되고 MV 트랜지스터 영역(310)과 인접하게 배열되는 LV 트랜지스터 영역(320)을 포함할 수 있다. MV 트랜지스터 영역(310) 및 LV 트랜지스터 영역(320)은 반도체 기판(510)에서 도 3에 도시된 액티브 영역(315) 및 액티브 영역(325) 이외의 영역에 형성된 STI(Shallow Trench Isolation, 575)에 의해 서로 분리될 수 있다. 도 5 및 도 6에는 액티브 영역(315) 및 액티브 영역(325)이 STI(575)에 의해 분리되는 것으로 도시되어 있지만, STI 이외의 다양한 형태의 분리막을 이용하여 액티브 영역(315) 및 액티브 영역(325)을 분리하는 것이 가능함을 인식하여야 할 것이다. LV 트랜지스터 영역(320)에서의 액티브 영역(325)은 프로그램 시 게이트 절연막의 파괴가 용이하게 이루어질 수 있도록 하는 다양한 패턴으로 형성될 수 있다. 액티브 영역(325)은, 예컨대 도 4a 내지 도 4c에 도시된 바와 같이 대체로 직사각형 패턴이나 그 중간 부분이 조금 들어간 패턴, 직사각형 패턴 또는 대체로 직사각형 패턴이나 그 중간 부분이 조금 나온 패턴으로 설계될 수 있다.
도 5를 참조하면, MV 트랜지스터 영역(310)은 반도체 기판(510) 상에 형성된 게이트 절연막(520)을 포함할 수 있다. 일 실시예에서, 반도체 기판(510)은 벌크(bulk) 기판 또는 SOI(silicon on Insulator) 기판일 수 있다. 일 실시예에서, 반도체 기판(510)의 반도체 층은 Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 또는 InP와 같은 물질로 형성될 수 있다. 반도체 기판(510)은 웰(525)을 포함할 수 있는데, 웰(525)은 반도체 기판(510)에서, 도시된 바와 같이 DNW(Deep N-Well, 530)를 개재하여 형성될 수 있다. 웰(525)은 반도체 기판(510)의 상부에서 특정 도전형의 이온들을 주입함으로써 형성될 수 있다. 일 실시예에서, 웰(525)은, 도시된 바와 같이 P 형의 이온들을 주입함으로써 형성된 P 웰일 수 있다. 일 실시예에서, 웰(525)은 MV 웰로 구성할 수 있다. 게이트 절연막(520)은 반도체 기판(510)의 웰(525) 상에 형성될 수 있으며, 산화막, 질화막, 산화질화막, 금속산화막 또는 이들이 다층으로 적층된 막으로 형성될 수 있다. 일 실시예에서, 게이트 절연막(520)은 약 DC 5V의 전압에서 파괴될 수 있는 정도의 두께를 가지도록 형성될 수 있다.
MV 트랜지스터 영역(310)은 게이트 절연막(520) 상에 적층된 게이트 전극(535)을 더 포함할 수 있다. 공지된 바와 같이, 게이트 전극(535)은 폴리실리콘 또는 금속과 같은 물질로 형성될 수 있다. 게이트 전극(535)은 반도체 기판(510)의 웰(525)의 도핑 형과 반대되는 도핑 형을 가질 수 있다. 반도체 기판(510)의 웰(525)이 P 형 웰인 경우 게이트 전극(535)은 N 형의 이온들에 의해 도핑될 수 있고, 웰(525)이 N 형 웰인 경우 게이트 전극(535)은 P 형의 이온들에 의해 도핑될 수 있다. MV 트랜지스터 영역(310)에서의 게이트 전극(535)은 컨택(CT6)을 통해 메모리 어레이 회로의 워드 라인(WL)에 접속될 수 있다.
MV 트랜지스터 영역(310)은 게이트 전극(535) 및 게이트 절연막(520)으로 구성되는 스택(stack)의 측벽들(side walls)에 각각 형성된 측벽 스페이서들(sidewall spacers; 522, 524)을 더 포함할 수 있다. 일 실시예에서, 측벽 스페이서들(522, 524)은 실리콘 옥사이드 필름과 같은 절연막으로 형성될 수 있다. 일 실시예에서, 측벽 스페이서들(522, 524)은 반도체 기판(510) 상에 실리콘 옥사이드 필름과 같은 절연막을 CVD(Chemical Vapor Deposition) 공정 등에 의해 피착하고 피착된 절연막에 대해 이방성 에칭(anisotropic etching)을 수행함으로써 형성될 수 있다.
MV 트랜지스터 영역(310)은 액티브 영역(315)에서 게이트 전극(535) 및 게이트 절연막(520)의 아래에 그리고 게이트 전극(535)의 좌우측에 서로 이격되어 형성된 도핑 영역들(540, 545)을 더 포함할 수 있다. 도핑 영역들(540, 545)은, 도핑 영역(540)의 적어도 일부가 측벽 스페이서(522)와 접하고 도핑 영역(545)의 적어도 일부가 측벽 스페이서(524)와 접하도록 형성될 수 있다. 도핑 영역들(540, 545)은 게이트 전극(535)의 도핑 형과 동일 형의 이온들의 주입에 의해 웰(525) 내에 형성될 수 있다. 그러므로 게이트 전극(520)과 마찬가지로, 도핑 영역들(540, 545)은 웰(525)의 도핑 형과는 반대되는 도핑 형을 가질 수 있다. 도시된 실시예에서 게이트 전극(535)이 N 형의 이온들로 도핑되므로 도핑 영역들(540, 545)은 N 형의 이온들의 주입에 의해 형성될 수 있으나, 웰(525)이 N 형일 경우 도핑 영역들(540, 545)은 P 형으로 형성될 수 있다. 도핑 영역(540)은 MV 트랜지스터 영역(310)에 구현되는 MV 트랜지스터의 드레인을 구성하고, 도핑 영역(545)은 MV 트랜지스터의 소스를 구성할 수 있다. 이하에서는, 도핑 영역(540) 및 도핑 영역(545)을 각각 드레인 영역(540) 및 소스 영역(545)이라 언급하기로 한다.
MV 트랜지스터 영역(310)은 드레인 영역(540) 및 소스 영역(545)의 상부에 형성된 컨택(CT1) 및 컨택(CT2)을 더 포함할 수 있다. 컨택(CT1)은 메모리 어레이 회로의 비트 라인(BL)에 접속될 수 있다.
도 6을 참조하면, LV 트랜지스터 영역(320)은 반도체 기판(510) 상에 형성된 게이트 절연막(620)을 포함할 수 있다. 반도체 기판(510)은 웰(625)을 포함할 수 있는데, 웰(625)은 반도체 기판(510)에서, 도시된 바와 같이 DNW(530)를 개재하여 형성될 수 있다. 웰(625)은, 웰(525)와 마찬가지로 반도체 기판(510)의 상부에서 특정 도전형의 이온들을 주입함으로써 형성될 수 있다. 일 실시예에서, 웰(625)은 MV 웰 또는 LV 웰로 구성할 수 있다. 본 개시에 따르면, 선택 트랜지스터(120)가 N 형 MOS 트랜지스터로 구현되는 경우, 즉 MV 트랜지스터 영역(310)에서의 웰(525)이 P 웰인 경우 웰(625)도 P 웰일 수 있고, 선택 트랜지스터(120)가 P 형 MOS 트랜지스터로 구현되는 경우, 즉 MV 트랜지스터 영역(310)에서의 웰(525)이 N 웰인 경우 웰(625)도 N 웰일 수 있다. 도 5에는 웰(525)과 웰(625)이 별도로 분리된 것으로 도시되어 있으나, MV 트랜지스터 영역(310)과 LV 트랜지스터 영역(320)이 웰을 공유하도록 웰(525)과 웰(625)을 일체로 형성할 수 있다. 게이트 절연막(620)은 반도체 기판(510)의 웰(625) 상에 형성될 수 있으며, 게이트 절연막(520)과 마찬가지로 산화막, 질화막, 산화질화막, 금속산화막 또는 이들이 다층으로 적층된 막으로 형성될 수 있다. 일 실시예에서, 게이트 절연막(620)은 약 DC 1.5V의 낮은 전압에서 파괴될 수 있도록 MV 트랜지스터 영역(310)에서의 게이트 절연막(520)의 두께 보다 얇은 두께를 가지도록 형성될 수 있다.
LV 트랜지스터 영역(320)은 게이트 절연막(620) 상에 적층된 게이트 전극(635)을 더 포함할 수 있다. 공지된 바와 같이, 게이트 전극(635)은 폴리실리콘 또는 금속과 같은 물질로 형성될 수 있다. 게이트 전극(635)은 반도체 기판(510)의 웰(625)의 도핑 형과 반대되는 도핑 형을 가질 수 있다. 반도체 기판(510)의 웰(625)이 P 형 웰인 경우 게이트 전극(635)은 N 형의 이온들에 의해 도핑될 수 있고, 웰(625)이 N 형 웰인 경우 게이트 전극(635)은 P 형의 이온들에 의해 도핑될 수 있다. 게이트 전극(635)은 그 상부에 형성된 컨택(CT3)을 통해 MV 트랜지스터 영역(310)에 형성된 컨택(CT2)과 접속될 수 있다. 컨택(CT2)과 컨택(CT3)은 메탈 층에 의해 서로 접속될 수 있다. 이러한 접속에 의해 LV 트랜지스터의 게이트 전극(635)이 MV 트랜지스터의 소스 영역(545)과 전기적으로 연결될 수 있다.
상술한 LV 트랜지스터 영역(320)에서의 게이트 전극(635), 게이트 절연막(620) 및 웰(625)은 OTP 셀(100)의 앤티퓨즈(150), 즉 커패시터로서 기능하며 OTP 셀(100)이 프로그램될 수 있도록 해주는 프로그램 영역을 구성할 수 있다.
LV 트랜지스터 영역(320)은 게이트 전극(635) 및 게이트 절연막(620)으로 구성되는 스택의 측벽들에 각각 형성된 측벽 스페이서들(622, 624)을 더 포함할 수 있다. 일 실시예에서, 측벽 스페이서들(622, 624)은, 측벽 스페이서들(522, 524)과 마찬가지로 실리콘 옥사이드 필름과 같은 절연막으로 형성될 수 있다. 일 실시예에서, 측벽 스페이서들(622, 624)은, 측벽 스페이서들(522, 524)과 마찬가지로 반도체 기판(510) 상에 실리콘 옥사이드 필름과 같은 절연막을 CVD(Chemical Vapor Deposition) 공정 등에 의해 피착하고 피착된 절연막에 대해 이방성 에칭을 수행함으로써 형성될 수 있다.
LV 트랜지스터 영역(320)은 프로그램 영역과 인접하게 형성되는 웰 바이어스 탭(Well Bias Tab) 영역들(640, 645)을 더 포함할 수 있다. 웰 바이어스 탭 영역들(640, 645)은 액티브 영역(325)에서 게이트 전극(635) 및 게이트 절연막(620)의 아래에 그리고 게이트 전극(635)의 좌우측에 서로 이격되어 형성될 수 있다. 일 실시예에서, 웰 바이어스 탭 영역들(640, 645)은, 웰 바이어스 탭 영역(640)의 적어도 일부가 측벽 스페이서(622)와 접하고 웰 바이어스 탭 영역(645)의 적어도 일부가 측벽 스페이서(624)와 접하도록 형성될 수 있다. 웰 바이어스 탭 영역들(640, 645)은 벌크 영역인 웰(625)에 DC 0V와 같은 바이어스 전압을 인가하기 위한 것으로, 웰(625)을 형성한 도펀트(이온들)와 동일 형의 도펀트를 더 높은 밀도로 도핑하여 형성될 수 있다. 본 개시에 따르면, 웰 바이어스 탭 영역들(640, 645)은 웰(525) 및 웰(625)의 도전형과 동일한 도전형으로 형성될 수 있다. 도시된 실시예에서 웰(625)이 P 웰이므로 웰 바이어스 탭 영역들(640, 645)은 P+ 형일 수 있다. 웰 바이어스 탭 영역(640) 및 웰 바이어스 탭 영역(645)은 그 상부에 각각 형성된 컨택(CT4) 및 컨택(CT5)을 통해 전압(Vss)와 같은 접지 전압에 연결되어 접지될 수 있다. 도시된 실시예에서는, LV 트랜지스터 영역(320)에 2개의 웰 바이어스 탭 영역이 형성되는 것으로 도시되고 설명되었으나, 웰 바이어스 탭 영역(640) 및 웰 바이어스 탭 영역(645) 중 어느 하나의 웰 바이어스 탭 영역을 형성하는 것도 가능하다.
이상과 같이, 본 개시에 따르면, 웰 바이어스 탭 영역(들)을 OTP 셀(100)의 앤티퓨즈(150)가 형성되는 영역인 프로그램 영역에 인접하게, 즉 종래의 MOS 트랜지스터 구조에서의 소스 영역 및/또는 드레인 영역에 해당하는 위치 또는 그와 인접한 위치에 배치함으로써 웰 바이어스 탭을 위한 별도의 영역을 레이아웃할 필요가 없게 된다. 본 개시에 따른 OTP 셀(100)의 앤티퓨즈(150)는 게이트 전극(635), 게이트 절연막(620) 및 웰(625)에 의해 프로그램 영역이 구성되는 구조이기 때문에 OTP 셀(100)의 레이아웃 면적을 줄일 수 있게 된다.
또한, 본 개시에 따르면, 선택 트랜지스터(120)가 형성되는 MV 트랜지스터 영역(310)과 앤티퓨즈(150)가 형성되는 LV 트랜지스터 영역(320)이 반도체 기판(510)에서 웰을 공유할 수 있으므로, OTP 셀들(100)을 OTP 셀 어레이로 구성할 경우 각각의 OTP 셀(100) 마다 웰 바이어스 탭을 제공할 필요가 없게 된다. 본 개시에 따른 OTP 셀들(100)을 OTP 셀 어레이로 구성할 경우 몇 개의 OTP 셀 마다 웰 바이어스 탭을 배치하면 되므로 셀 어레이의 전체 레이아웃 면적을 크게 줄일 수 있게 된다.
도 7은 본 개시에 따른 OTP 셀을 이용하여 구성한 OTP 셀 어레이의 일 실시예를 도시한 도면이다. 도 8은 도 7의 OTP 셀 어레이에서의 각 셀에 대한 프로그램 및 판독 동작을 설명하기 위한 진리표의 일 실시예를 나타낸 도면이다. 이하, 도 7 및 도 8을 참조하여 OTP 셀 어레이에서의 각 셀을 프로그램하고 판독하는 방법을 설명하기로 한다.
도 7을 참조하면, OTP 셀 어레이(700)는 행열 패턴 또는 크로스 포인트 어레이(cross-point array)의 형식으로 배열된 복수의 OTP 셀을 포함할 수 있다. 여기서, 복수의 OTP 셀의 각각은 도 1 내지 도 6을 통해 설명한 바의, 선택 트랜지스터(120) 및 앤티퓨즈(150)를 포함하는, 본 개시에 따른 OTP 셀일 수 있다. 복수의 OTP 셀의 각각의 선택 트랜지스터의 드레인 단자 및 게이트 단자는 비트 라인(BL0-BL3) 및 워드 라인(WL0-WL3)에 각각 접속될 수 있다. 예컨대, 셀 0의 선택 트랜지스터의 드레인 단자와 게이트 단자는 비트 라인(BL0) 및 워드 라인(WL0)에 각각 접속될 수 있다. 다른 예로서, 셀 3의 선택 트랜지스터의 드레인 단자와 게이트 단자는 비트 라인(BL1) 및 워드 라인(WL1)에 각각 접속될 수 있다. 도 7에서는 예시의 목적상 16개의 OTP 셀을 도시하였으나, OTP 셀 어레이(700)를 구성하는 OTP 셀들의 개수가 이에 한정되는 것은 아님을 인식하여야 한다.
복수의 OTP 셀의 각각을 프로그램하기 위해서 해당 OTP 셀에 접속된 비트 라인(BL0-BL3)과 워드 라인(WL0-WL3)에 프로그램 전압(VPP)를 인가하고, 해당 OTP 셀을 판독하기 위해서 해당 OTP 셀에 접속된 비트 라인(BL0-BL3)과 워드 라인(WL0-WL3)에 판독 전압(VREAD)을 인가할 수 있다. 프로그램 전압(VPP) 및 판독 전압(VREAD)의 구체적인 값들은 OTP 셀의 설계에 따라 달라질 수 있다. 일 실시예에서, 프로그램 전압(VPP)은 약 DC 5.2V 내지 DC 7.2V일 수 있다. 일 실시예에서, 판독 전압(VREAD)은 약 DC 1.8V일 수 있다.
도 7의 OTP 셀 어레이(700)에서 복수의 OTP 셀의 각각을 프로그램하는 방법을 예시하기 위해, 셀 0을 선택하여 프로그램하는 경우를 설명하기로 한다. 셀 0을 선택하여 프로그램하기 위해서는, 비트 라인(BL0) 및 워드 라인(WL0)에 프로그램 전압(VPP)을 인가하고 나머지 비트 라인(BL1-BL3) 및 나머지 워드 라인(WL1-WL3)에는 0V를 인가할 수 있다. 이 경우, 셀 0의 선택 트랜지스터가 턴온되고 비트 라인(BL0)의 프로그램 전압(VPP)이 셀 0의 앤티퓨즈로 전달되어 셀 0에 대한 프로그램이 이루어지게 된다. 셀 1의 경우는, 그 선택 트랜지스터가 턴온되지만 그와 접속된 비트 라인(BL1)에서의 전압이 0V이므로 셀 1은 프로그램되지 않는다. 셀 2의 경우는, 그와 접속된 비트 라인(BL0)에서의 전압이 VPP이지만 그와 접속된 워드 라인(WL1)에서의 전압이 0V이므로 그 선택 트랜지스터가 오프 상태가 되고, 따라서 셀 2도 프로그램되지 않는다. 셀 3의 경우도, 그와 접속된 비트 라인(BL1) 및 워드 라인(WL1)에서의 전압이 모두 0V이므로 이 역시 프로그램이 이루어지지 않는다. 이상에서는, 각각의 OTP 셀을 선택하여 프로그램하기 위해 해당 OTP 셀에 프로그램 전압(VPP)을 인가하는 것으로 설명하였으나, 프로그래밍의 신뢰성을 담보하기 위해 해당 OTP 셀에 프로그램 전압(VPP)을 상회하는 전압을 인가할 수 있다. 프로그램 대상의 OTP 셀에 프로그램 전압(VPP)를 인가하면 해당 OTP 셀의 MV 트랜지스터에서의 문턱 전압(Vth)만큼 낮아진 전압이 그 LV 트랜지스터로 전달된다. 따라서, 이 점을 감안하여 OTP 셀들에 접속된 비트 라인들 및 워드 라인들에 프로그램 전압(VPP) 보다 문턱 전압(Vth)만큼 큰 전압이 인가되도록 하여 OTP 셀들의 앤티퓨즈들로 프로그램 전압(VPP)이 그대로 전달되도록 관련 회로를 설계하는 것이 가능하다.
이상의 설명에 있어서 어떤 구성 요소가 다른 구성 요소에 접속되거나 결합된다는 기재의 의미는 당해 구성 요소가 그 다른 구성 요소에 직접적으로 접속되거나 결합된다는 의미뿐만 아니라 이들이 그 사이에 개재된 하나 또는 그 이상의 타 구성 요소를 통해 접속되거나 결합될 수 있다는 의미를 포함하는 것으로 이해되어야 한다. 이외에도 구성 요소들 간의 관계를 기술하기 위한 용어들(예컨대, '상에', '상부에', '위에', '간에', '사이에' 등)도 유사한 의미로 해석되어야 한다.
본원에 개시된 실시예들에 있어서, 도시된 구성 요소들의 배치는 개시된 기술이 구현되는 환경 또는 요구 사항에 따라 달라질 수 있다. 예컨대, 일부 구성 요소가 생략되거나 몇몇 구성 요소들이 통합되어 하나로 실시될 수 있다. 또한 일부 구성 요소들의 배치 순서 및 연결이 변경될 수 있다.
이상에서는 개시된 기술의 다양한 실시예들에 대하여 도시하고 설명하였지만, 개시된 기술은 상술한 특정의 실시예들에 한정되지 아니하며, 상술한 실시예들은 첨부하는 특허청구범위에서 청구하는 개시된 기술의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양하게 변형 실시될 수 있음은 물론이고, 이러한 변형 실시예들이 개시된 기술의 기술적 사상이나 범위와 별개로 이해되어져서는 아니 될 것이다. 따라서, 개시된 기술의 기술적 범위는 오직 첨부된 특허청구범위에 의해서만 정해져야 할 것이다.
100: OTP 셀
120: 선택 트랜지스터
150: 앤티퓨즈
310: MV 트랜지스터 영역
320: LV 트랜지스터 영역
315, 325: 액티브 영역
CT1-CT6: 컨택
510: 반도체 기판
520, 620: 게이트 절연막
522, 524, 622, 624: 측벽 스페이서
525, 625: 웰
530: DNW
535, 635: 게이트 전극
540: 드레인 영역
545: 소스 영역
575: STI
640, 645: 웰 바이어스 탭 영역
Vss: 접지 전압
BL: 비트 라인
WL: 워드 라인
700: OTP 셀 어레이
BL0-BL3: 비트 라인
WL0-WL3: 워드 라인
VPP: 프로그램 전압
VREAD: 판독 전압
120: 선택 트랜지스터
150: 앤티퓨즈
310: MV 트랜지스터 영역
320: LV 트랜지스터 영역
315, 325: 액티브 영역
CT1-CT6: 컨택
510: 반도체 기판
520, 620: 게이트 절연막
522, 524, 622, 624: 측벽 스페이서
525, 625: 웰
530: DNW
535, 635: 게이트 전극
540: 드레인 영역
545: 소스 영역
575: STI
640, 645: 웰 바이어스 탭 영역
Vss: 접지 전압
BL: 비트 라인
WL: 워드 라인
700: OTP 셀 어레이
BL0-BL3: 비트 라인
WL0-WL3: 워드 라인
VPP: 프로그램 전압
VREAD: 판독 전압
Claims (19)
- 앤티퓨즈 장치로서,
반도체 기판에 형성된 웰 영역,
상기 반도체 기판 위에 게이트 절연막을 개재하여 형성된 게이트 전극, 및
상기 반도체 기판의 상기 웰 영역에서 상기 게이트 절연막 및 상기 게이트 전극의 하부에 형성되는 웰 바이어스 탭 영역을 포함하고,
상기 웰 바이어스 탭 영역은 상기 웰 영역과 동일한 도전형의 도펀트에 의해 도핑되는, 앤티퓨즈 장치. - 제1항에 있어서,
상기 웰 바이어스 탭 영역은 컨택을 통해 접지되는, 앤티퓨즈 장치. - 제1항에 있어서,
상기 반도체 기판의 상기 웰 영역에서 상기 게이트 절연막 및 상기 게이트 전극의 하부에 상기 웰 바이어스 탭 영역과 이격되어 형성되는 제2 웰 바이어스 탭 영역을 더 포함하고,
상기 제2 웰 바이어스 탭 영역은 상기 웰 영역과 동일한 도전형의 도펀트에 의해 도핑되는, 앤티퓨즈 장치. - 제3항에 있어서,
상기 제2 웰 바이어스 탭 영역은 제2 컨택을 통해 접지되는, 앤티퓨즈 장치. - 제3항에 있어서,
상기 웰 영역은 P 형이고, 상기 웰 바이어스 탭 영역 및 상기 제2 웰 바이어스 탭 영역은 P 형의 도펀트에 의해 도핑되는, 앤티퓨즈 장치. - 제3항에 있어서,
상기 게이트 전극, 상기 게이트 절연막 및 상기 게이트 전극과 상기 게이트 절연막의 하부에 있는 상기 웰 영역은 프로그램 영역을 구성하며,
상기 웰 바이어스 탭 영역 및 상기 제2 웰 바이어스 탭 영역은 상기 프로그램 영역에 인접하게 형성되는, 앤티퓨즈 장치. - 제3항에 있어서,
상기 반도체 기판 상에서 상기 게이트 전극과 상기 게이트 절연막으로 구성되는 스택의 측벽들에 각각 형성된 측벽 스페이서들을 더 포함하고,
상기 웰 바이어스 탭 영역의 적어도 일부와 상기 제2 웰 바이어스 탭 영역의 적어도 일부는 상기 측벽 스페이서들과 각각 접하는, 앤티퓨즈 장치. - 앤티퓨즈 장치로서,
프로그램 영역 및 웰 바이어스 탭 영역을 포함하며,
상기 프로그램 영역은
반도체 기판에 형성된 웰 영역, 및
상기 반도체 기판 위에 게이트 절연막을 개재하여 형성된 게이트 전극을 포함하며,
상기 웰 바이어스 탭 영역은 상기 웰 영역에서 상기 프로그램 영역에 인접하게 형성되는, 앤티퓨즈 장치. - 제8항에 있어서,
상기 웰 바이어스 탭 영역은 컨택들을 통해 각각 접지되는 2개의 웰 바이어스 탭을 포함하며,
상기 2개의 웰 바이어스 탭은 상기 웰 영역에서 그리고 상기 게이트 절연막 및 상기 게이트 전극의 하부에서 서로 이격되어 형성되는, 앤티퓨즈 장치. - 제8항에 있어서,
상기 웰 바이어스 탭 영역은 상기 웰 영역과 동일한 도전형의 도펀트에 의해 도핑되는, 앤티퓨즈 장치. - 제10항에 있어서,
상기 웰 영역은 P 형이고, 상기 웰 바이어스 탭 영역은 P 형의 도펀트에 의해 도핑되는, 앤티퓨즈 장치. - 제8항에 있어서,
상기 반도체 기판 상에서 상기 게이트 전극과 상기 게이트 절연막으로 구성되는 스택의 측벽에 형성된 측벽 스페이서를 더 포함하고,
상기 웰 바이어스 탭 영역의 적어도 일부는 상기 측벽 스페이서와 접하는, 앤티퓨즈 장치. - OTP(One Time Programmable) 셀 어레이로서,
행열 패턴으로 배열된 복수의 OTP 셀을 포함하며,
상기 복수의 OTP 셀의 각각은 선택 트랜지스터 및 앤티퓨즈를 포함하며,
상기 선택 트랜지스터는 반도체 기판의 웰 영역 상에서 제1 게이트 절연막을 개재하여 형성된 제1 게이트 전극 및 상기 웰에 형성된 제1 및 제2 도핑 영역을 포함하고,
상기 앤티퓨즈는 상기 웰 영역 상에서 제2 게이트 절연막을 개재하여 형성된 제2 게이트 전극을 포함하며,
상기 복수의 OTP 셀 중 적어도 하나의 OTP 셀은 상기 웰 영역에서 상기 제2 게이트 절연막 및 상기 제2 게이트 전극의 하부에 형성되는 웰 바이어스 탭 영역을 포함하고,
상기 웰 바이어스 탭 영역은 상기 웰 영역과 동일한 도전형의 도펀트에 의해 도핑되며, 상기 제1 및 제2 도핑 영역은 상기 웰 영역과 다른 도전형의 도펀트에 의해 도핑되는, OTP 셀 어레이. - 제13항에 있어서,
상기 웰 바이어스 탭 영역은 컨택을 통해 접지되는, OTP 셀 어레이. - 제13항에 있어서,
상기 적어도 하나의 OTP 셀은, 상기 웰 영역에서 상기 제2 게이트 절연막 및 상기 제2 게이트 전극의 하부에 상기 웰 바이어스 탭 영역과 이격되어 형성되는 제2 웰 바이어스 탭 영역을 더 포함하고,
상기 제2 웰 바이어스 탭 영역은 상기 웰 영역과 동일한 도전형의 도펀트에 의해 도핑되는, OTP 셀 어레이. - 제15항에 있어서,
상기 제2 웰 바이어스 탭 영역은 제2 컨택을 통해 접지되는, OTP 셀 어레이. - 제15항에 있어서,
상기 웰 영역은 P 형이고, 상기 웰 바이어스 탭 영역 및 상기 제2 웰 바이어스 탭 영역은 P 형의 도펀트에 의해 도핑되는, OTP 셀 어레이. - 제15항에 있어서,
상기 제2 게이트 전극, 상기 제2 게이트 절연막 및 상기 제2 게이트 전극과 상기 제2 게이트 절연막의 하부에 있는 상기 웰 영역은 프로그램 영역을 구성하며,
상기 웰 바이어스 탭 영역 및 상기 제2 웰 바이어스 탭 영역은 상기 프로그램 영역에 인접하게 형성되는, OTP 셀 어레이. - 제15항에 있어서,
상기 적어도 하나의 OTP 셀은, 상기 반도체 기판 상에서 상기 제2 게이트 전극과 상기 제2 게이트 절연막으로 구성되는 스택의 측벽들에 각각 형성된 측벽 스페이서들을 더 포함하고,
상기 웰 바이어스 탭 영역의 적어도 일부와 상기 제2 웰 바이어스 탭 영역의 적어도 일부는 상기 측벽 스페이서들과 각각 접하는, OTP 셀 어레이.
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