KR101958518B1 - 프로그래밍의 신뢰성이 개선된 otp 셀 - Google Patents

프로그래밍의 신뢰성이 개선된 otp 셀 Download PDF

Info

Publication number
KR101958518B1
KR101958518B1 KR1020160101305A KR20160101305A KR101958518B1 KR 101958518 B1 KR101958518 B1 KR 101958518B1 KR 1020160101305 A KR1020160101305 A KR 1020160101305A KR 20160101305 A KR20160101305 A KR 20160101305A KR 101958518 B1 KR101958518 B1 KR 101958518B1
Authority
KR
South Korea
Prior art keywords
transistor
region
gate electrode
well
semiconductor substrate
Prior art date
Application number
KR1020160101305A
Other languages
English (en)
Other versions
KR20180018881A (ko
Inventor
정덕주
박성범
안기식
서영철
Original Assignee
매그나칩 반도체 유한회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 매그나칩 반도체 유한회사 filed Critical 매그나칩 반도체 유한회사
Priority to KR1020160101305A priority Critical patent/KR101958518B1/ko
Priority to US15/495,278 priority patent/US10008508B2/en
Publication of KR20180018881A publication Critical patent/KR20180018881A/ko
Application granted granted Critical
Publication of KR101958518B1 publication Critical patent/KR101958518B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H10B20/20—Programmable ROM [PROM] devices comprising field-effect components
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H10B20/27—ROM only
    • H10B20/30—ROM only having the source region and the drain region on the same level, e.g. lateral transistors
    • H10B20/36—Gate programmed, e.g. different gate material or no gate
    • H10B20/363—Gate conductor programmed
    • H01L27/1124—
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/18—Auxiliary circuits, e.g. for writing into memory
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5252—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising anti-fuses, i.e. connections having their state changed from non-conductive to conductive
    • H01L27/11246—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H10B20/20—Programmable ROM [PROM] devices comprising field-effect components
    • H10B20/25—One-time programmable ROM [OTPROM] devices, e.g. using electrically-fusible links
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H10B20/27—ROM only
    • H10B20/30—ROM only having the source region and the drain region on the same level, e.g. lateral transistors
    • H10B20/36—Gate programmed, e.g. different gate material or no gate
    • H10B20/367—Gate dielectric programmed, e.g. different thickness

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

신뢰성있는 프로그래밍이 가능한 OTP 셀이 개시된다. 개시된 OTP 셀은, 반도체 기판 상에서 MV 트랜지스터 영역에 형성된 제1 MOS 트랜지스터 및 반도체 기판 상에서 LV 트랜지스터 영역에 형성된 제2 MOS 트랜지스터를 포함할 수 있다. 제2 MOS 트랜지스터는 LV 트랜지스터 영역에 형성된 게이트 전극 및 제1 및 제2 도핑 영역을 가질 수 있다. 게이트 전극은 컨택을 통해 제1 MOS 트랜지스터와 접속될 수 있다. 제1 도핑 영역 및 제2 도핑 영역 중 적어도 어느 하나는 제2 컨택을 통해 접지될 수 있다.

Description

프로그래밍의 신뢰성이 개선된 OTP 셀{OTP Cell Having Improved Programming Reliability}
본 발명은 OTP 셀(one time programmable cell)에 관한 것으로서, 더 구체적으로는 프로그래밍의 신뢰성이 개선된 OTP 셀에 관한 것이다.
최근의 반도체 집적회로 장치에서는 전원을 끈 후에도 저장된 정보가 사라지지 않는 비휘발성의(non-volatile) OTP 메모리가 필수적인 구성 소자로 자리 잡고 있다. OTP 메모리의 단위 셀인 OTP 셀은 비휘발성 메모리를 구성하는 용도 이외의 다양한 용도로 사용될 수 있다. 예컨대, 수 개의 OTP 셀을 활용하여 애널로그 회로 장치의 파라미터들을 튜닝 또는 트리밍하거나 마이크로 컨트롤러/마이크로 프로세서와 같은 장치에서의 동작 파라미터들을 설정할 수 있다. 이 뿐만 아니라, OTP 셀들은 집적회로 칩의 식별 데이터, 암호화 키의 코드, 관리용 정보 등 비교적 적은 수의 데이터 비트를 영구적으로 저장하는 용도로 활용될 수 있다.
OTP 셀은 일반적으로 전하 저장 형(charge storage)이나 커패시터 형으로 또는 퓨즈(fuse)나 앤티퓨즈로 구현될 수 있는데, 이 중에서 앤티퓨즈는 퓨즈에 반해 초기에 비도전성 상태로 되어 있다가 프로그램이 이루어지면 도전성으로 바뀌는 것으로 알려져 있다. 앤티퓨즈를 프로그램하기 위해서는 옥사이드와 같은 유전체에 고전계(high dielectric field)를 가하여 유전체를 통해 턴넬링 전류(tunneling current)가 흐르도록 한다. 유전체를 통해 흐르는 턴넬링 전류는 절연파괴(dielectric breakdown)라는 현상을 유발시키는데, 절연파괴가 일어나면 유전체를 통한 도전성 경로가 형성되고 이에 따라 앤티퓨즈가 도전성 상태로 된다.
앤티퓨즈 형의 OTP 셀에 대한 다양한 구현예가 알려져 있는데, 이들은 대체로 반도체 기판 상에 형성된 게이트 절연막과 게이트 전극을 포함하는 MOS(Metal-Oxide-Semiconductor) 트랜지스터의 구조를 취하고 있다. 이러한 MOS 트랜지스터 구조의 OTP 셀을 프로그램하기 위해서는 OTP 셀에 프로그램 전압을 가하여 게이트 절연막이 파괴되도록 함으로써 게이트 전극과 반도체 기판의 벌크 영역 간에 저항성 경로가 형성되도록 한다. 이 경우 게이트 절연막이 넓은 영역에서 확실히 파괴되어야 형성된 저항성 경로가 낮은 블로잉 저항값(blowing resistance)을 갖게 되고 결과적으로 확실한 프로그래밍이 이루어진 것이라 할 수 있다. 따라서, 본 발명이 속하는 기술 분야에서는 비교적 낮은 프로그램 전압의 인가에도 게이트 절연막이 확실히 파괴되어 성공적인 프로그래밍이 가능하게 되는 OTP 셀을 제공하고자 하는 연구가 활발히 진행되고 있다.
본 발명의 과제는 신뢰성있는 프로그래밍이 가능한 OTP 셀을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
일 측면에서, 비휘발성 반도체 저장 장치가 제공된다. 본 비휘발성 반도체 저장 장치는, 반도체 기판 위에 형성된 게이트 절연막, 상기 게이트 절연막 위에 형성된 게이트 전극, 및 상기 반도체 기판에서 상기 게이트 절연막 및 상기 게이트 전극의 하부에 서로 이격된 관계로 형성되는 제1 및 제2 도핑 영역을 포함할 수 있다. 여기서, 상기 제1 도핑 영역 및 상기 제2 도핑 영역 중 적어도 어느 하나는 컨택을 통해 접지될 수 있다.
일 실시예에서, 상기 비휘발성 반도체 저장 장치는 상기 반도체 기판에서 상기 제1 도핑 영역 또는 상기 제2 도핑 영역에 인접하게 형성된 웰 탭 영역을 더 포함할 수 있고, 상기 웰 탭 영역은 제2 컨택을 통해 접지될 수 있다.
일 실시예에서, 상기 반도체 기판에는 웰 영역이 형성되며, 상기 제1 및 제2 도핑 영역 및 상기 웰 탭 영역은 상기 웰 영역 내에 형성될 수 있다.
일 실시예에서, 상기 게이트 전극으로 기록용 전압이 인가되는 것에 응답하여 상기 게이트 절연막이 파괴되어 상기 게이트 전극과 상기 웰 영역 간에 저항성 경로가 형성될 수 있다.
일 실시예에서, 상기 게이트 전극으로 상기 기록용 전압이 인가되는 것에 응답하여 상기 게이트 전극과 상기 적어도 어느 하나의 영역 간에 저항성 경로가 형성될 수 있다.
일 실시예에서, 상기 비휘발성 반도체 저장 장치는 상기 반도체 기판 위에 형성된 제2 게이트 절연막, 상기 제2 게이트 절연막 위에 형성된 제2 게이트 전극, 및 상기 반도체 기판에서 상기 제2 게이트 절연막 및 상기 제2 게이트 전극의 하부에 서로 이격된 관계로 형성되는 제3 및 제4 도핑 영역을 더 포함할 수 있다.
일 실시예에서, 상기 비휘발성 반도체 저장 장치는 상기 게이트 전극 위에 형성된 제3 컨택 및 상기 제4 도핑 영역 위에 형성된 제4 컨택을 더 포함할 수 있고, 상기 게이트 전극과 상기 제4 도핑 영역은 상기 제3 컨택 및 상기 제4 컨택을 통해 서로 접속될 수 있다.
일 실시예에서, 상기 게이트 절연막, 상기 게이트 전극 및 상기 제1 및 제2 도핑 영역은 LV(Low Voltage) 트랜지스터를 구성할 수 있고, 상기 제2 게이트 절연막, 상기 제2 게이트 전극 및 상기 제3 및 제4 도핑 영역은 MV(Middle Voltage) 트랜지스터를 구성할 수 있고, 상기 LV 트랜지스터 및 상기 MV 트랜지스터는 상기 반도체 기판에서 STI(Shallow Trench Isolation)에 의해 분리될 수 있다.
일 실시예에서, 상기 LV 트랜지스터는 N형 MOS(Metal-Oxide-Semiconductor) 트랜지스터일 수 있다.
일 측면에서, OTP(One Time Programmable) 셀이 제공된다. 상기 OTP 셀은 반도체 기판 상에서 MV 트랜지스터 영역에 형성된 제1 MOS 트랜지스터, 및 상기 반도체 기판 상에서 LV 트랜지스터 영역에 형성된 제2 MOS 트랜지스터를 포함할 수 있다. 여기서, 상기 제2 MOS 트랜지스터는 상기 LV 트랜지스터 영역에 형성된 게이트 전극 및 제1 및 제2 도핑 영역을 가지며, 상기 게이트 전극은 컨택을 통해 상기 제1 MOS 트랜지스터와 접속될 수 있다. 또한, 상기 제1 도핑 영역 및 상기 제2 도핑 영역 중 적어도 어느 하나는 제2 컨택을 통해 접지될 수 있다.
일 실시예에서, 상기 OTP 셀은 상기 LV 트랜지스터 영역에서 상기 제1 도핑 영역 또는 상기 제2 도핑 영역에 인접하게 형성된 웰 탭 영역을 더 포함할 수 있고, 상기 웰 탭 영역은 제3 컨택을 통해 접지될 수 있다.
일 실시예에서, 상기 MV 트랜지스터 영역 및 상기 LV 트랜지스터 영역은 상기 반도체 기판에서 STI에 의해 분리될 수 있다.
일 실시예에서, 상기 반도체 기판은 상기 LV 트랜지스터 영역에 형성된 웰 영역을 포함할 수 있고, 상기 제1 및 제2 도핑 영역 및 상기 웰 탭 영역은 상기 웰 영역 내에 형성될 수 있다.
일 실시예에서, 상기 제2 MOS 트랜지스터는 상기 LV 트랜지스터 영역에 상기 게이트 전극의 아래에 형성된 게이트 절연막을 더 가질 수 있고, 상기 제1 MOS 트랜지스터를 통해 상기 게이트 전극으로 기록용 전압이 인가되는 것에 응답하여 상기 게이트 절연막이 파괴되어 상기 게이트 전극과 상기 웰 영역 간에 저항성 경로가 형성될 수 있다.
일 실시예에서, 상기 제1 MOS 트랜지스터를 통해 상기 게이트 전극으로 상기 기록용 전압이 인가되는 것에 응답하여 상기 게이트 전극과 상기 적어도 어느 하나의 영역 간에 저항성 경로가 형성될 수 있다.
개시된 실시예들에 따르면, 신뢰성있는 프로그래밍이 가능한 OTP 셀을 제공할 수 있고 아울러 동 OTP 셀을 채용하는 다양한 시스템에서의 시스템 안정성을 기할 수 있다는 기술적 효과가 있다.
도 1은 본 개시에 따른 OTP 셀의 등가 회로의 일 실시예를 도시한 도면이다.
도 2는 본 개시에 따른 OTP 셀이 프로그램되었을 경우의 그 등가 회로의 일 실시예를 도시한 도면이다.
도 3은 도 1의 OTP 셀의 레이아웃 다이어그램의 일 실시예를 도시한 도면이다.
도 4는 도 3의 OTP 셀을 선 I-I'을 따라 절취하였을 때의 단면도의 일 실시예를 도시한 도면이다.
도 5는 도 3의 OTP 셀을 선 II-II'을 따라 절취하였을 때의 단면도의 일 실시예를 도시한 도면이다.
도 6은 도 3 내지 도 5의 OTP 셀의 프로그램 시 LV 트랜지스터의 게이트 절연막, 소스 접합 및 드레인 접합에서 파괴(breakdown)가 일어나는 것을 예시하기 위한 도면이다.
도 7은 본 개시에 따른 OTP 셀을 이용하여 구성한 OTP 셀 어레이의 일 실시예를 도시한 도면이다.
도 8은 도 7의 OTP 셀 어레이에서의 각 셀에 대한 프로그램 및 판독 동작을 설명하기 위한 진리표를 나타낸 도면이다.
본 발명의 이점들과 특징들 그리고 이들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해 질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 본 실시예들은 단지 본 발명의 개시가 완전하도록 하며 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려 주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용되는 용어는 단지 특정한 실시예를 설명하기 위해 사용되는 것으로 본 발명을 한정하려는 의도에서 사용된 것이 아니다. 예를 들어, 단수로 표현된 구성 요소는 문맥상 명백하게 단수만을 의미하지 않는다면 복수의 구성 요소를 포함하는 개념으로 이해되어야 한다. 또한, 본 발명의 명세서에서, '포함하다' 또는 '가지다' 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것일 뿐이고, 이러한 용어의 사용에 의해 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성이 배제되는 것은 아니다. 또한, 본 명세서에 기재된 실시예에 있어서 '모듈' 혹은 '부'는 적어도 하나의 기능이나 동작을 수행하는 기능적 부분을 의미할 수 있다.
덧붙여, 다르게 정의되지 않는 한 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미가 있는 것으로 해석되어야 하며, 본 발명의 명세서에서 명백하게 정의하지 않는 한 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명한다. 다만, 이하의 설명에서는 본 발명의 요지를 불필요하게 흐릴 우려가 있는 경우, 널리 알려진 기능이나 구성에 관한 구체적 설명은 생략하기로 한다.
도 1은 본 개시에 따른 OTP 셀의 등가 회로의 일 실시예를 도시한 도면이다.
도 1에 도시된 바와 같이, OTP 셀(100)은 선택 트랜지스터(selection transistor, 120) 및 선택 트랜지스터(120)와 연결된 앤티퓨즈 트랜지스터(150)를 포함할 수 있다. 선택 트랜지스터(120)는 N형 MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor) 또는 P형 MOSFET일 수 있다. 도시된 실시예에서와 같이 선택 트랜지스터(120)가 N형 MOSFET로 구현되는 경우 선택 트랜지스터(120)의 드레인 단자는, 예컨대 메모리 어레이 회로의 비트 라인(Bit Line: BL)과 같이 프로그램 전압이 인가되는 경로에 접속될 수 있고 그 소스 단자는 앤티퓨즈 트랜지스터(150)와 접속될 수 있다. 선택 트랜지스터(120)의 게이트 단자는, 예컨대 메모리 어레이 회로의 워드 라인(Word Line: WL)과 같이 인에이블 신호가 인가되는 라인에 접속될 수 있다. 앤티퓨즈 트랜지스터(150)는 N형 MOSFET 또는 P형 MOSFET와 같은 MOS 트랜지스터로 구현될 수 있다. 앤티퓨즈 트랜지스터(150)의 게이트 단자는 선택 트랜지스터(120)의 소스 단자에 접속될 수 있고, 그 벌크(bulk) 영역은 전압(Vss)와 같은 접지 전압에 연결되어 접지될 수 있다.
선택 트랜지스터(120)의 드레인 단자로 프로그램 전압(VPP)이 인가되고 그 게이트 단자로 인에이블 신호가 인가되면 선택 트랜지스터(120)의 드레인과 소스 간에 경로가 형성되어 앤티퓨즈 트랜지스터(150)의 게이트로 일정 전압(기록용 전압)이 인가되고 이에 따라 그 게이트 절연막이 브레이크다운되어, 도 2에 예시된 바와 같이 앤티퓨즈 트랜지스터(150)가 임의의 저항 값(RB)을 갖는 저항성 경로로서 기능하게 된다. 이 경우 앤티퓨즈 트랜지스터(150)가 프로그램되었다고 하며 이 때의 저항 값을 블로잉 저항값(blowing resistance)이라 부른다. 일 실시예에서, 앤티퓨즈 트랜지스터(150)의 게이트 절연막이 비교적 낮은 전압의 인가로도 쉽게 파괴되는 것을 촉진시키기 위해 그 게이트 절연막의 두께를 선택 트랜지스터(120)의 게이트 절연막의 두께보다 얇게 구현할 수 있다. 이러한 이유에서, 앤티퓨즈 트랜지스터(150)는 반도체 기판 상에서 LV(Low Voltage) 트랜지스터 영역에 구현되고, 선택 트랜지스터(120)는 MV(Middle Voltage) 트랜지스터 영역에 구현될 수 있다. LV 트랜지스터 영역에 구현된 MOS 트랜지스터의 게이트 절연막은 약 DC 1.5V의 전압이 그 게이트에 인가되면 파괴되고, MV 트랜지스터 영역에 구현된 MOS 트랜지스터의 게이트 절연막은 약 DC 5V의 전압이 그 게이트에 인가되면 파괴되는 것으로 알려져 있다.
본 개시에 따르면, 앤티퓨즈 트랜지스터(150)의 벌크 영역 이외에도 그 소스 측 및 드레인 측 중 적어도 어느 한쪽이 전압(Vss)와 같은 접지 전압에 연결되어 접지될 수 있다. 이렇게 앤티퓨즈 트랜지스터(150)의 소스 측 또는 드레인 측이 접지되어 있으면, OTP 셀(100)의 프로그램 시 앤티퓨즈 트랜지스터(150)의 게이트와 벌크 영역 사이뿐만 아니라 그 게이트와 소스 사이 또는 그 게이트와 드레인 사이에도 일정 전압이 걸리게 되어 그 게이트와 소스 사이 또는 그 게이트와 드레인 사이에도 저항성 경로가 형성될 수 있다. 앤티퓨즈 트랜지스터(150)의 게이트와 벌크 영역 사이에서의 저항성 경로 이외에 추가의 저항성 경로가 형성되므로 실질적으로 블로잉 저항 값이 낮아져 OTP 셀(100)의 프로그래밍의 신뢰성을 제고할 수 있게 된다. OTP 셀(100)의 프로그래밍 시 앤티퓨즈 트랜지스터(150)의 게이트 절연막에서 하드 브레이크다운이 일어나지 못한 경우에도 그 게이트와 소스 사이 또는 그 게이트와 드레인 사이에 저항성 경로가 추가로 형성될 수 있으므로 프로그래밍의 성공 확률을 높일 수 있게 된다. 일 실시예에서, 앤티퓨즈 트랜지스터(150)의 소스 측 및 드레인 측이 모두 접지될 수 있는데, 이 경우는 OTP 셀(100)의 프로그램 시 앤티퓨즈 트랜지스터(150)의 소스 접합(source junction), 드레인 접합(drain junction) 및 게이트 절연막의 어느 한 곳에서만 파괴가 이루어져도 프로그램이 이루어질 수 있게 되어 프로그래밍의 신뢰성을 더욱 제고할 수 있게 된다.
도 3은 도 1의 OTP 셀의 레이아웃 다이어그램의 일 실시예를 도시한 도면이다. 도 4는 도 3의 OTP 셀을 선 I-I'을 따라 절취하였을 때의 단면도의 일 실시예를 도시한 도면이다. 도 5는 도 3의 OTP 셀을 선 II-II'을 따라 절취하였을 때의 단면도의 일 실시예를 도시한 도면이다. 이하, 도 3 내지 도 5를 참조하면서 본 개시에 따른 OTP 셀의 구성을 상세히 설명하기로 한다.
도 3에 도시된 바와 같이, OTP 셀(100)은 선택 트랜지스터(120)를 구현하는 MV 트랜지스터(310) 및 앤티퓨즈 트랜지스터(150)를 구현하기 위하여 MV 트랜지스터(310)와 인접하게 배열되는 LV 트랜지스터(320)를 포함할 수 있다. MV 트랜지스터(310) 및 LV 트랜지스터(320)는 반도체 기판(410)에서 도 3에 도시된 액티브 영역(315) 및 액티브 영역(325) 이외의 영역에 형성된 STI(Shallow Trench Isolation, 475)에 의해 서로 분리될 수 있다.
도 4를 참조하면, MV 트랜지스터(310)는 반도체 기판(410) 상에 형성된 게이트 절연막(420)을 포함할 수 있다. 일 실시예에서, 반도체 기판(410)은 벌크(bulk) 기판 또는 SOI(silicon on Insulator) 기판일 수 있다. 일 실시예에서, 반도체 기판(410)의 반도체 층은 Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 또는 InP와 같은 물질로 형성될 수 있다. 반도체 기판(410)은 웰(425)을 포함할 수 있는데, 웰(425)은 반도체 기판(410)에서, 도시된 바와 같이 DNW(Deep N-Well, 430)를 개재하여 형성될 수 있다. 웰(425)은 반도체 기판(410)의 상부에서 특정 도전형의 이온들을 주입함으로써 형성될 수 있다. 일 실시예에서, 웰(425)은, 도시된 바와 같이 P 타입의 이온들을 주입함으로써 형성된 P 웰일 수 있다. 게이트 절연막(420)은 반도체 기판(410)의 웰(425) 상에 형성될 수 있으며, 산화막, 질화막, 산화질화막, 금속산화막 또는 이들이 다층으로 적층된 막으로 형성될 수 있다. 일 실시예에서, 게이트 절연막(420)은 약 DC 5V의 전압에서 파괴될 수 있는 정도의 두께를 가지도록 형성될 수 있다.
MV 트랜지스터(310)는 게이트 절연막(420) 상에 적층된 게이트 전극(435)을 더 포함할 수 있다. 공지된 바와 같이, 게이트 전극(435)은 폴리실리콘 또는 금속과 같은 물질로 형성될 수 있다. 게이트 전극(435)은 반도체 기판(410)의 웰(425)의 도핑 타입과 반대되는 도핑 타입을 가질 수 있다. 반도체 기판(410)의 웰(425)이 P 타입 웰인 경우 게이트 전극(435)은 N 타입의 이온들에 의해 도핑될 수 있고, 웰(425)이 N 타입 웰인 경우 게이트 전극(435)은 P 타입의 이온들에 의해 도핑될 수 있다. MV 트랜지스터(310)의 게이트 전극(435)은 메모리 어레이 회로의 워드 라인(WL)에 접속될 수 있다.
MV 트랜지스터(310)는 액티브 영역(315)에서 게이트 전극(435) 및 게이트 절연막(420)의 아래에 그리고 게이트 전극(435)의 좌우측에 서로 이격되어 형성된 도핑 영역들(440, 445)을 더 포함할 수 있다. 도핑 영역들(440, 445)은 게이트 전극(435)의 도핑 타입과 동일 타입의 이온들의 주입에 의해 웰(425) 내에 형성될 수 있다. 그러므로 게이트 전극(420)과 마찬가지로, 도핑 영역들(440, 445)은 웰(425)의 도핑 타입과는 반대되는 도핑 타입을 가질 수 있다. 도시된 실시예에서 게이트 전극(435)이 N 타입의 이온들로 도핑되므로 도핑 영역들(440, 445)은 N 타입의 이온들의 주입에 의해 형성될 수 있으나, 웰(425)이 N 타입일 경우 도핑 영역들(440, 445)은 P 타입으로 형성될 수 있다. 도핑 영역(440)은 MV 트랜지스터(310)의 드레인을 구성하고, 도핑 영역(445)은 MV 트랜지스터(310)의 소스를 구성할 수 있다. 이하에서는, 도핑 영역(440) 및 도핑 영역(445)을 각각 드레인 영역(440) 및 소스 영역(445)이라 언급하기로 한다.
MV 트랜지스터(310)는 드레인 영역(440) 및 소스 영역(445)의 상부에 형성된 제1 컨택(CT1) 및 제2 컨택(CT2)을 더 포함할 수 있다. 제1 컨택(CT1)은 메모리 어레이 회로의 비트 라인(BL)에 접속될 수 있다.
도 5를 참조하면, LV 트랜지스터(320)는 반도체 기판(410) 상에 형성된 게이트 절연막(520)을 포함할 수 있다. 반도체 기판(410)은 웰(525)을 포함할 수 있는데, 웰(525)은 반도체 기판(410)에서, 도시된 바와 같이 DNW(430)를 개재하여 형성될 수 있다. 웰(525)은, 웰(425)와 마찬가지로 반도체 기판(410)의 상부에서 특정 도전형의 이온들을 주입함으로써 형성될 수 있다. 게이트 절연막(520)은 반도체 기판(410)의 웰(525) 상에 형성될 수 있으며, 게이트 절연막(420)과 마찬가지로 산화막, 질화막, 산화질화막, 금속산화막 또는 이들이 다층으로 적층된 막으로 형성될 수 있다. 일 실시예에서, 게이트 절연막(520)은 약 DC 1.5V의 낮은 전압에서 파괴될 수 있도록 MV 트랜지스터(310)의 게이트 절연막(420)의 두께 보다 얇은 두께를 가지도록 형성될 수 있다.
LV 트랜지스터(320)는 게이트 절연막(520) 상에 적층된 게이트 전극(535)을 더 포함할 수 있다. 공지된 바와 같이, 게이트 전극(535)은 폴리실리콘 또는 금속과 같은 물질로 형성될 수 있다. 게이트 전극(535)은 반도체 기판(410)의 웰(525)의 도핑 타입과 반대되는 도핑 타입을 가질 수 있다. 반도체 기판(410)의 웰(525)이 P 타입 웰인 경우 게이트 전극(535)은 N 타입의 이온들에 의해 도핑될 수 있고, 웰(525)이 N 타입 웰인 경우 게이트 전극(535)은 P 타입의 이온들에 의해 도핑될 수 있다.
LV 트랜지스터(320)는 액티브 영역(325)에서 게이트 전극(535) 및 게이트 절연막(520)의 아래에 그리고 게이트 전극(535)의 좌우측에 서로 이격되어 형성된 도핑 영역들(540, 545)을 더 포함할 수 있다. 도핑 영역들(540, 545)은 게이트 전극(535)의 도핑 타입과 동일 타입의 이온들의 주입에 의해 웰(525) 내에 형성될 수 있다. 그러므로 게이트 전극(535)과 마찬가지로, 도핑 영역들(540, 545)은 웰(525)의 도핑 타입과는 반대되는 도핑 타입을 가질 수 있다. 도시된 실시예에서 게이트 전극(535)이 N 타입의 이온들로 도핑되므로 도핑 영역들(540, 545)은 N 타입의 이온들의 주입에 의해 형성될 수 있으나, 웰(525)이 N 타입일 경우 도핑 영역들(540, 545)은 P 타입으로 형성될 수 있다. 도핑 영역(540)은 LV 트랜지스터(320)의 소스를 구성하고, 도핑 영역(545)은 LV 트랜지스터(320)의 드레인을 구성할 수 있다. 이하에서는, 도핑 영역(540) 및 도핑 영역(545)을 각각 소스 영역(540) 및 드레인 영역(545)이라 언급하기로 한다.
LV 트랜지스터(320)는 웰(525)내에 소스 영역(540) 및 드레인 영역(545) 중 어느 하나에 인접하게 형성된 웰 탭(Well Tab, 555)을 더 포함할 수 있다. 웰 탭(555)은 벌크 영역인 웰(525)에 DC 0V와 같은 바이어스 전압을 인가하기 위한 것으로, 웰(525)을 형성한 이온들과 동일 타입의 이온들을 더 높은 밀도로 주입하여 형성될 수 있다. 도시된 실시예에서 웰(525)이 P 타입이므로 웰 탭(555)은 P+ 타입일 수 있다.
LV 트랜지스터(320)는 게이트 전극(535)의 상부에 형성된 제3 컨택(CT3)을 더 포함할 수 있다. 제3 컨택(CT3)은 MV 트랜지스터(310)의 제2 컨택(CT2)과 접속되어 MV 트랜지스터(310)의 소스 영역(445)과 LV 트랜지스터(320)의 게이트 전극(535)이 전기적으로 연결된다.
LV 트랜지스터(320)는 소스 영역(540) 및 드레인 영역(545)의 상부에 형성된 제4 컨택(CT4) 및 제5 컨택(CT5)을 더 포함할 수 있다. 제4 컨택(CT4) 및 제5 컨택(CT5) 중 적어도 하나는 전압(Vss)와 같은 접지 전압에 연결되어 접지될 수 있다. 전술한 바와 같이, LV 트랜지스터(320)의 소스 영역(540) 또는 드레인 영역(545)이 접지되어 있으면, OTP 셀(100)의 프로그램 시 LV 트랜지스터(320)의 게이트 절연막(520)뿐만 아니라 소스 영역(540)에서의 소스 접합 또는 드레인 영역(545)에서의 드레인 접합에서 파괴가 일어날 수 있다. 그 결과, 도 6에 도시된 바와 같이 LV 트랜지스터(320)의 게이트 전극(535)과 소스 영역(540) 사이 또는 게이트 전극(535)과 드레인 영역(545) 사이에도 저항성 경로가 형성될 수 있다. 이 때문에 OTP 셀(100)의 프로그래밍의 신뢰성을 제고할 수 있게 된다. 일 실시예에서, LV 트랜지스터(320)의 소스 영역(540) 및 드레인 영역(545)이 모두 접지될 수 있는데, 이 경우는 총 3개의 저항성 경로가 제공될 수 있게 되어 프로그래밍의 신뢰성을 더욱 제고할 수 있게 된다.
도 7은 본 개시에 따른 OTP 셀을 이용하여 구성한 OTP 셀 어레이의 일 실시예를 도시한 도면이다. 도 8은 도 7의 OTP 셀 어레이에서의 각 셀에 대한 프로그램 및 판독 동작을 설명하기 위한 진리표를 나타낸 도면이다. 이하, 도 7 및 도 8을 참조하여 OTP 셀 어레이에서의 각 셀을 프로그램하고 판독하는 방법을 설명하기로 한다.
도 7을 참조하면, OTP 셀 어레이(700)는 행열 패턴 또는 크로스 포인트 어레이(cross-point array)의 형식으로 배열된 복수의 OTP 셀을 포함할 수 있다. 여기서, 복수의 OTP 셀의 각각은 도 1 내지 도 6을 통해 설명한, 선택 트랜지스터(120) 및 앤티퓨즈 트랜지스터(150)를 포함하는, 본 개시에 따른 OTP 셀일 수 있다. 복수의 OTP 셀의 각각의 선택 트랜지스터의 드레인 단자 및 게이트 단자는 비트 라인(BL0-BL3) 및 워드 라인(WL0-WL3)에 각각 접속될 수 있다. 예컨대, 셀 0의 선택 트랜지스터의 드레인 단자와 게이트 단자는 비트 라인(BL0) 및 워드 라인(WL0)에 각각 접속될 수 있다. 다른 예로서, 셀 3의 선택 트랜지스터의 드레인 단자와 게이트 단자는 비트 라인(BL1) 및 워드 라인(WL1)에 각각 접속될 수 있다. 도 7에서는 예시의 목적상 16개의 OTP 셀을 도시하였으나, OTP 셀 어레이(700)를 구성하는 OTP 셀들의 개수가 이에 한정되는 것은 아님을 인식하여야 한다.
복수의 OTP 셀의 각각을 프로그램하기 위해서 해당 OTP 셀에 접속된 비트 라인(BL0-BL3)과 워드 라인(WL0-WL3)에 프로그램 전압(VPP)를 인가하고, 해당 OTP 셀을 판독하기 위해서 해당 OTP 셀에 접속된 비트 라인(BL0-BL3)과 워드 라인(WL0-WL3)에 판독 전압(VREAD)을 인가할 수 있다. 프로그램 전압(VPP) 및 판독 전압(VREAD)의 구체적인 값들은 OTP 셀의 설계에 따라 달라질 수 있다. 일 실시예에서, 프로그램 전압(VPP)은 약 DC 5.2V 내지 DC 7.2V일 수 있다. 일 실시예에서, 판독 전압(VREAD)은 약 DC 1.8V일 수 있다.
도 7의 OTP 셀 어레이(700)에서 복수의 OTP 셀의 각각을 프로그램하는 방법을 예시하기 위해, 셀 0을 선택하여 프로그램하는 경우를 설명하기로 한다. 셀 0을 선택하여 프로그램하기 위해서는, 비트 라인(BL0) 및 워드 라인(WL0)에 프로그램 전압(VPP)을 인가하고 나머지 비트 라인(BL1-BL3) 및 나머지 워드 라인(WL1-WL3)에는 0V를 인가할 수 있다. 이 경우, 셀 0의 MV 트랜지스터가 턴온되고 비트 라인(BL0)의 프로그램 전압(VPP)이 셀 0의 LV 트랜지스터로 전달되어 셀 0에 대한 프로그램이 이루어지게 된다. 셀 1의 경우는, 그 MV 트랜지스터가 턴온되지만 그와 접속된 비트 라인(BL1)에서의 전압이 0V이므로 셀 1은 프로그램되지 않는다. 셀 2의 경우는, 그와 접속된 비트 라인(BL0)에서의 전압이 VPP이지만 그와 접속된 워드 라인(WL1)에서의 전압이 0V이므로 그 MV 트랜지스터가 오프 상태가 되고, 따라서 셀 2도 프로그램되지 않는다. 셀 3의 경우도, 그와 접속된 비트 라인(BL1) 및 워드 라인(WL1)에서의 전압이 모두 0V이므로 이 역시 프로그램이 이루어지지 않는다. 이상에서는, 각각의 OTP 셀을 선택하여 프로그램하기 위해 해당 OTP 셀에 프로그램 전압(VPP)을 인가하는 것으로 설명하였으나, 프로그래밍의 신뢰성을 담보하기 위해 해당 OTP 셀에 프로그램 전압(VPP)을 상회하는 전압을 인가할 수 있다. 프로그램 대상의 OTP 셀에 프로그램 전압(VPP)를 인가하면 해당 OTP 셀의 MV 트랜지스터에서의 문턱 전압(Vth)만큼 낮아진 전압이 그 LV 트랜지스터로 전달된다. 따라서, 이 점을 감안하여 OTP 셀들에 접속된 비트 라인들 및 워드 라인들에 프로그램 전압(VPP) 보다 문턱 전압(Vth)만큼 큰 전압이 인가되도록 하여 OTP 셀들의 LV 트랜지스터들로 프로그램 전압(VPP)이 그대로 전달되도록 관련 회로를 설계하는 것이 가능하다.
이상의 설명에 있어서 어떤 구성 요소가 다른 구성 요소에 접속되거나 결합된다는 기재의 의미는 당해 구성 요소가 그 다른 구성 요소에 직접적으로 접속되거나 결합된다는 의미뿐만 아니라 이들이 그 사이에 개재된 하나 또는 그 이상의 타 구성 요소를 통해 접속되거나 결합될 수 있다는 의미를 포함하는 것으로 이해되어야 한다. 이외에도 구성 요소들 간의 관계를 기술하기 위한 용어들(예컨대, '상에', '상부에', '위에', '간에', '사이에' 등)도 유사한 의미로 해석되어야 한다.
본원에 개시된 실시예들에 있어서, 도시된 구성 요소들의 배치는 발명이 구현되는 환경 또는 요구 사항에 따라 달라질 수 있다. 예컨대, 일부 구성 요소가 생략되거나 몇몇 구성 요소들이 통합되어 하나로 실시될 수 있다. 또한 일부 구성 요소들의 배치 순서 및 연결이 변경될 수 있다.
이상에서는 본 발명의 다양한 실시예들에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시예들에 한정되지 아니하며, 상술한 실시예들은 첨부하는 특허청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양하게 변형 실시될 수 있음은 물론이고, 이러한 변형 실시예들이 본 발명의 기술적 사상이나 범위와 별개로 이해되어져서는 아니 될 것이다. 따라서, 본 발명의 기술적 범위는 오직 첨부된 특허청구범위에 의해서만 정해져야 할 것이다.
100: OTP 셀
120: 선택 트랜지스터
150: 앤티퓨즈 트랜지스터
310: MV 트랜지스터
320: LV 트랜지스터
315, 325: 액티브 영역
CT1-CT7: 제1 내지 제7 컨택
410: 반도체 기판
420, 520: 게이트 절연막
425, 525: 웰
430: DNW
435, 535: 게이트 전극
440, 545: 드레인 영역
445, 540: 소스 영역
475: STI
Vss: 접지 전압
BL: 비트 라인
WL: 워드 라인
700: OTP 셀 어레이
BL0-BL3: 비트 라인
WL0-WL3: 워드 라인
VPP: 프로그램 전압
VREAD: 판독 전압

Claims (15)

  1. 비휘발성 반도체 저장 장치로서,
    LV(Low Voltage) 트랜지스터 및 MV(Middle Voltage) 트랜지스터를 포함하고,
    상기 LV 트랜지스터는
    반도체 기판 위에 형성된 게이트 절연막,
    상기 게이트 절연막 위에 형성된 게이트 전극, 및
    상기 반도체 기판에서 상기 게이트 절연막 및 상기 게이트 전극의 하부에 서로 이격된 관계로 형성되는 제1 및 제2 도핑 영역을 포함하고,
    상기 MV 트랜지스터는 상기 비휘발성 반도체 저장 장치의 프로그래밍 시 기록용 전압을 상기 LV 트랜지스터의 상기 게이트 전극으로 전달하도록 구성되며,
    상기 제1 도핑 영역 및 상기 제2 도핑 영역은 각각 제1 컨택들을 통해 접지되는, 비휘발성 반도체 저장 장치.
  2. 제1항에 있어서,
    상기 반도체 기판에서 상기 제1 도핑 영역 또는 상기 제2 도핑 영역에 인접하게 형성된 웰 탭 영역을 더 포함하며,
    상기 웰 탭 영역은 제2 컨택을 통해 접지되는, 비휘발성 반도체 저장 장치.
  3. 제2항에 있어서,
    상기 반도체 기판에는 웰 영역이 형성되며, 상기 제1 및 제2 도핑 영역 및 상기 웰 탭 영역은 상기 웰 영역 내에 형성되는, 비휘발성 반도체 저장 장치.
  4. 제3항에 있어서,
    상기 게이트 전극으로 상기 기록용 전압이 인가되는 것에 응답하여 상기 게이트 절연막이 파괴되어 상기 게이트 전극과 상기 웰 영역 간에 저항성 경로가 형성되는, 비휘발성 반도체 저장 장치.
  5. 제4항에 있어서,
    상기 게이트 전극으로 상기 기록용 전압이 인가되는 것에 응답하여 상기 게이트 전극과 상기 제1 도핑 영역 간에 또는 상기 게이트 전극과 상기 제2 도핑 영역 간에 저항성 경로가 형성되는, 비휘발성 반도체 저장 장치
  6. 제1항에 있어서,
    상기 MV 트랜지스터는
    상기 반도체 기판 위에 형성된 제2 게이트 절연막,
    상기 제2 게이트 절연막 위에 형성된 제2 게이트 전극, 및
    상기 반도체 기판에서 상기 제2 게이트 절연막 및 상기 제2 게이트 전극의 하부에 서로 이격된 관계로 형성되는 제3 및 제4 도핑 영역을 포함하는, 비휘발성 반도체 저장 장치.
  7. 제6항에 있어서,
    상기 LV 트랜지스터는 상기 게이트 전극 위에 형성된 제3 컨택을 더 포함하고, 상기 MV 트랜지스터는 상기 제4 도핑 영역 위에 형성된 제4 컨택을 더 포함하며,
    상기 게이트 전극과 상기 제4 도핑 영역은 상기 제3 컨택 및 상기 제4 컨택을 통해 서로 접속되는, 비휘발성 반도체 저장 장치.
  8. 제6항에 있어서,
    상기 LV 트랜지스터 및 상기 MV 트랜지스터는 상기 반도체 기판에서 STI(Shallow Trench Isolation)에 의해 분리되는, 비휘발성 반도체 저장 장치.
  9. 제8항에 있어서,
    상기 LV 트랜지스터는 N형 MOS(Metal-Oxide-Semiconductor) 트랜지스터인, 비휘발성 반도체 저장 장치.
  10. OTP(One Time Programmable) 셀로서,
    반도체 기판 상에서 MV 트랜지스터 영역에 형성된 제1 MOS 트랜지스터, 및
    상기 반도체 기판 상에서 LV 트랜지스터 영역에 형성된 제2 MOS 트랜지스터 - 상기 제2 MOS 트랜지스터는 상기 LV 트랜지스터 영역에 형성된 게이트 전극 및 제1 및 제2 도핑 영역을 가지며, 상기 게이트 전극은 제1 컨택을 통해 상기 제1 MOS 트랜지스터와 접속됨 - 를 포함하며,
    상기 제1 MOS 트랜지스터는 상기 OTP 셀의 프로그래밍 시 기록용 전압을 상기 제2 MOS 트랜지스터의 상기 게이트 전극으로 전달하도록 구성되며,
    상기 제1 도핑 영역 및 상기 제2 도핑 영역은 각각 제2 컨택들을 통해 접지되는, OTP 셀.
  11. 제10항에 있어서,
    상기 LV 트랜지스터 영역에서 상기 제1 도핑 영역 또는 상기 제2 도핑 영역에 인접하게 형성된 웰 탭 영역을 더 포함하며,
    상기 웰 탭 영역은 제3 컨택을 통해 접지되는, OTP 셀.
  12. 제10항에 있어서,
    상기 MV 트랜지스터 영역 및 상기 LV 트랜지스터 영역은 상기 반도체 기판에서 STI에 의해 분리되는, OTP 셀.
  13. 제11항에 있어서,
    상기 반도체 기판은 상기 LV 트랜지스터 영역에 형성된 웰 영역을 포함하며, 상기 제1 및 제2 도핑 영역 및 상기 웰 탭 영역은 상기 웰 영역 내에 형성되는, OTP 셀.
  14. 제13항에 있어서,
    상기 제2 MOS 트랜지스터는 상기 LV 트랜지스터 영역에 상기 게이트 전극의 아래에 형성된 게이트 절연막을 더 가지며,
    상기 제1 MOS 트랜지스터를 통해 상기 게이트 전극으로 상기 기록용 전압이 인가되는 것에 응답하여 상기 게이트 절연막이 파괴되어 상기 게이트 전극과 상기 웰 영역 간에 저항성 경로가 형성되는, OTP 셀.
  15. 제14항에 있어서,
    상기 제1 MOS 트랜지스터를 통해 상기 게이트 전극으로 상기 기록용 전압이 인가되는 것에 응답하여 상기 제1 도핑 영역, 상기 제2 도핑 영역 및 상기 웰 영역 중 어느 하나의 영역과 상기 게이트 전극 간에 저항성 경로가 형성되는, OTP 셀.
KR1020160101305A 2016-08-09 2016-08-09 프로그래밍의 신뢰성이 개선된 otp 셀 KR101958518B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020160101305A KR101958518B1 (ko) 2016-08-09 2016-08-09 프로그래밍의 신뢰성이 개선된 otp 셀
US15/495,278 US10008508B2 (en) 2016-08-09 2017-04-24 One time programmable (OTP) cell having improved programming reliability

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160101305A KR101958518B1 (ko) 2016-08-09 2016-08-09 프로그래밍의 신뢰성이 개선된 otp 셀

Publications (2)

Publication Number Publication Date
KR20180018881A KR20180018881A (ko) 2018-02-22
KR101958518B1 true KR101958518B1 (ko) 2019-03-15

Family

ID=61160386

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160101305A KR101958518B1 (ko) 2016-08-09 2016-08-09 프로그래밍의 신뢰성이 개선된 otp 셀

Country Status (2)

Country Link
US (1) US10008508B2 (ko)
KR (1) KR101958518B1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11276697B2 (en) * 2018-04-02 2022-03-15 Intel Corporation Floating body metal-oxide-semiconductor field-effect-transistors (MOSFET) as antifuse elements
EP3683833A4 (en) * 2018-08-30 2020-08-12 Shenzhen Weitongbo Technology Co., Ltd. STORAGE UNIT, STORAGE DEVICE, AND METHOD OF OPERATING A STORAGE UNIT
US11081562B2 (en) * 2020-01-06 2021-08-03 Nanya Technology Corporation Semiconductor device with a programmable contact and method for fabricating the same
CN113496986B (zh) * 2020-04-07 2023-12-12 长鑫存储技术有限公司 反熔丝单元结构及反熔丝阵列

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5785826B2 (ja) * 2011-09-05 2015-09-30 ルネサスエレクトロニクス株式会社 Ｏｔｐメモリ

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6798693B2 (en) 2001-09-18 2004-09-28 Kilopass Technologies, Inc. Semiconductor memory cell and memory array using a breakdown phenomena in an ultra-thin dielectric
KR101051673B1 (ko) * 2008-02-20 2011-07-26 매그나칩 반도체 유한회사 안티퓨즈 및 그 형성방법, 이를 구비한 비휘발성 메모리소자의 단위 셀
KR100991911B1 (ko) * 2008-04-16 2010-11-04 매그나칩 반도체 유한회사 비휘발성 메모리 장치
JP5238458B2 (ja) * 2008-11-04 2013-07-17 株式会社東芝 不揮発性半導体記憶装置
JP5801049B2 (ja) * 2010-12-28 2015-10-28 ラピスセミコンダクタ株式会社 半導体記憶装置へのデータの書込み方法及び半導体記憶装置
JP2013070256A (ja) * 2011-09-22 2013-04-18 Toshiba Corp 不揮発性プログラマブルロジックスイッチ
KR101731129B1 (ko) * 2012-08-02 2017-04-28 매그나칩 반도체 유한회사 Ｏｔｐ 메모리 셀 및 그 제조 방법
US9082490B2 (en) * 2013-06-18 2015-07-14 Flashsilicon Incorporation Ultra-low power programming method for N-channel semiconductor non-volatile memory
KR20170026336A (ko) * 2014-06-25 2017-03-08 인텔 코포레이션 기능 셀들의 압축된 어레이를 형성하기 위한 기술
US10068772B2 (en) * 2015-07-31 2018-09-04 Flashsilicon Incorporation Recess channel semiconductor non-volatile memory device and fabricating the same

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5785826B2 (ja) * 2011-09-05 2015-09-30 ルネサスエレクトロニクス株式会社 Ｏｔｐメモリ

Also Published As

Publication number Publication date
US10008508B2 (en) 2018-06-26
US20180047735A1 (en) 2018-02-15
KR20180018881A (ko) 2018-02-22

Similar Documents

Publication Publication Date Title
KR102178025B1 (ko) 감소된 레이아웃 면적을 갖는 otp 셀
US8305790B2 (en) Electrical anti-fuse and related applications
US7206214B2 (en) One time programmable memory and method of operation
JP4981661B2 (ja) 分割チャネルアンチヒューズアレイ構造
US6911360B2 (en) Fuse and method for forming
US8957482B2 (en) Electrical fuse and related applications
US9899100B2 (en) One time programmable (OTP) cell and an OTP memory array using the same
US20150062998A1 (en) Programmable memory
KR101958518B1 (ko) 프로그래밍의 신뢰성이 개선된 otp 셀
EP2439746A1 (en) Single polysilicon non-volatile memory
US9007838B2 (en) Semiconductor integrated circuit having a permanently conductive non-volatile memory element
US7110278B2 (en) Crosspoint memory array utilizing one time programmable antifuse cells
US8470645B2 (en) Method for manufacturing an antifuse memory cell
US10032522B2 (en) Three-transistor OTP memory cell
US10008281B2 (en) One time programmable read-only memory (ROM) in SOI CMOS
US10446564B2 (en) Non-volatile memory allowing a high integration density
US9941017B1 (en) Antifuse one-time programmable semiconductor memory
US9276581B2 (en) Nonvolatile programmable logic switch
US11450670B1 (en) Semiconductor memory cell and the forming method thereof
US20230371249A1 (en) Antifuse-type one time programming memory cell with gate-all-around transistor

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
X701 Decision to grant (after re-examination)