CN114784008B - 半导体结构及其制备方法 - Google Patents

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Abstract

本发明属于半导体技术领域，具体涉及一种半导体结构及其制备方法，用于解决反熔丝器件结构的编程电压较高的技术问题。该半导体结构的制备方法包括：提供衬底，衬底包括核心器件区和反熔丝器件区；形成第一介质层，其覆盖核心器件区和反熔丝器件区；形成第二介质层，其覆盖第一介质层，第二介质层的介电常数大于第一介质层的介电常数；去除反熔丝器件区上的第二介质层；形成导电层，其覆盖反熔丝器件区上的第一介质层和核心器件区上的第二介质层。通过去除反熔丝器件区上的第二介质层，使得反熔丝器件区上位于导电层和衬底之间的膜层厚度较薄且介电常数较小，从而降低后续形成的反熔丝器件结构的编程电压。

Description

半导体结构及其制备方法
技术领域
本发明实施例涉及半导体技术领域，尤其涉及一种半导体结构及其制备方法。
背景技术
在计算机、通信等领域，通常需要使用具有不同功能的半导体结构。半导体结构一般包括反熔丝器件结构和核心器件结构，反熔丝器件结构未激活时不导电，在激活(击穿、金属扩散或者非晶硅转变为多晶硅等)后可以导电，从而选择性的将电气隔离的两个器件结构导通，以改变半导体结构内部的电路连接，核心器件结构可以为晶体管。
相关技术中，半导体结构中的反熔丝器件结构和核心器件结构通常同时制备。制备时，先提供衬底，衬底具有核心器件区和位于核心器件区外的反熔丝器件区，再在衬底上形成介质层，然后在介质层上形成导电层，反熔丝器件区内的衬底、介质层和导电层构成反熔丝器件结构，器件区内的衬底、介质层和导电层构成核心器件结构。
然而，由于反熔丝器件结构中的介质层通常较厚，导致反熔丝器件结构的编程电压较高。
发明内容
有鉴于此，本发明实施例提供一种半导体结构及其制备方法，以解决反熔丝器件结构的编程电压较高的技术问题。
第一方面，本发明实施例提供了一种半导体结构的制备方法，包括：提供衬底，所述衬底包括核心器件区和反熔丝器件区；形成第一介质层，其覆盖所述核心器件区和所述反熔丝器件区；形成第二介质层，其覆盖所述第一介质层，所述第二介质层的介电常数大于所述第一介质层的介电常数；去除所述反熔丝器件区上的所述第二介质层；形成导电层，其覆盖所述反熔丝器件区上的所述第一介质层和所述核心器件区上的所述第二介质层。
本发明实施例提供的半导体结构的制备方法具有如下优点：
本发明实施例提供的半导体结构的制备方法，先提供具有核心器件区和反熔丝器件区的衬底；然后在衬底上依次形成第一介质层和第二介质层，第一介质层覆盖核心器件区和反熔丝器件区，第二介质层覆盖第一介质层，且第二介质层的介电常数大于第一介质层的介电常数；之后去除反熔丝器件区上的第二介质层，保留核心器件区上的第二介质层，并在反熔丝器件区上的第一介质层和核心器件区上的第二介质层上形成导电层。通过去除反熔丝器件区上的第二介质层，使得反熔丝器件区上位于导电层和衬底之间的膜层厚度较薄且介电常数较小，从而降低了后续形成的反熔丝器件结构的编程电压。此外，保留核心器件区上的第二介质层，且第二介质层的介电常数大于第一介质层的介电常数，使得核心器件区上位于导电层和衬底之间的膜层厚度较厚且介电常数较大，从而提高了后续形成的核心器件结构的可靠性。
如上所述的半导体结构的制备方法中，去除所述反熔丝器件区上的所述第二介质层的步骤之后，在形成导电层的步骤之前，所述半导体结构的制备方法还包括：形成牺牲层，其覆盖所述反熔丝器件区上的所述第一介质层和所述核心器件区上的所述第二介质层；去除所述反熔丝器件区上的部分所述牺牲层和部分所述第一介质层，并去除所述核心器件区上的部分所述牺牲层、部分所述第二介质层和部分所述第一介质层；去除剩余的所述牺牲层，暴露所述反熔丝器件区上的所述第一介质层和所述核心器件区上的所述第二介质层。
如上所述的半导体结构的制备方法中，去除所述反熔丝器件区上的部分所述牺牲层和部分所述第一介质层，并去除所述核心器件区上的部分所述牺牲层、部分所述第二介质层和部分所述第一介质层的步骤之后，所述半导体结构的制备方法还包括：形成侧墙，其覆盖所述反熔丝器件区上的所述第一介质层和所述牺牲层的侧表面，并覆盖所述核心器件区上的所述第一介质层、所述第二介质层和所述牺牲层的侧表面。
如上所述的半导体结构的制备方法中，去除所述反熔丝器件区上的部分所述牺牲层和部分所述第一介质层，并去除所述核心器件区上的部分所述牺牲层、部分所述第二介质层和部分所述第一介质层的步骤之后，所述半导体结构的制备方法还包括：形成掺杂区，所述核心器件区的所述掺杂区位于所述核心器件区上的所述第一介质层的两侧且与所述第一介质层相接触，所述反熔丝器件区的所述掺杂区位于所述反熔丝器件区上的所述第一介质层的一侧或者两侧且与所述第一介质层相接触。
如上所述的半导体结构的制备方法中，去除所述反熔丝器件区上的部分所述牺牲层和部分所述第一介质层，并去除所述核心器件区上的部分所述牺牲层、部分所述第二介质层和部分所述第一介质层的步骤包括：形成掩膜层，其覆盖所述牺牲层；刻蚀所述反熔丝器件区上的所述牺牲层和所述第一介质层，并刻蚀所述核心器件区上的牺牲层、所述第二介质层和所述第一介质层；去除所述掩膜层。
如上所述的半导体结构的制备方法中，去除剩余的所述牺牲层的步骤之前，所述半导体结构的制备方法还包括：形成硅化物层，其覆盖所述衬底和所述牺牲层；形成层间电介质层，其覆盖所述硅化物层；平坦化所述硅化物层和所述层间电介质层，以暴露所述核心器件区和所述反熔丝器件区对应的所述牺牲层。
如上所述的半导体结构的制备方法中，在所述衬底上形成第一介质层的步骤之后，在所述第一介质层上形成第二介质层的步骤之前，所述半导体结构的制备方法还包括：形成氮氧化物层，其由第一介质层含氮退火处理后形成。
如上所述的半导体结构的制备方法中，形成导电层的步骤包括：形成金属层，其蒸镀、溅射或者化学气相沉积在所述反熔丝器件区上的所述第一介质层和所述核心器件区上的所述第二介质层上；平坦化所述金属层。
如上所述的半导体结构的制备方法中，通过热氧化处理在所述衬底的表面形成所述第一介质层；或者，通过沉积在所述衬底上形成所述第一介质层。
第二方面，本发明实施例提供了一种半导体结构，包括：核心器件区和反熔丝器件区，设置于同一衬底上；第一介质层，其设置于所述核心器件区和所述反熔丝器件区的衬底上；第二介质层，其设置于所述核心器件区的所述第一介质层上；导电层，其设置于所述核心器件区的所述第二介质层上和所述反熔丝器件区的所述第一介质层上；其中，所述第二介质层的介电常数大于所述第一介质层的介电常数。
本发明实施例提供的半导体结构具有如下优点：
本发明实施例提供的半导体结构包括：形成在同一衬底上的核心器件区和反熔丝器件区、设置在核心器件区和反熔丝器件区的衬底上的第一介质层、设置在核心器件区对应的第一介质层上的第二介质层，以及设置在核心器件区对应的第二介质层上和反熔丝器件区对应的第一介质层上的导电层，其中，第二介质层的介电常数大于第一介质层的介电常数，使得反熔丝器件区上位于导电层和衬底之间的膜层厚度较薄且介电常数较小，从而降低了后续形成的反熔丝器件结构的编程电压。
如上所述的半导体结构中，所述第二介质层为高介电常数层，其介电常数为10-100。
如上所述的半导体结构中，所述第一介质层的材质包括氧化硅、氮化硅或者氮氧化硅，所述第二介质层的材质包括氧化锆或者氧化铪。
如上所述的半导体结构中，所述第一介质层的厚度为0.5nm-50nm，所述第二介质层的厚度为2nm-50nm。
如上所述的半导体结构中，所述半导体结构还包括：侧墙，其设置在所述反熔丝器件区上的所述第一介质层和所述导电层的侧表面，以及所述核心器件区上的所述第一介质层、所述第二介质层和所述导电层的侧表面。
如上所述的半导体结构中，所述半导体结构还包括：掺杂区，所述核心器件区的所述掺杂区位于所述核心器件区上的所述第一介质层的两侧且与所述第一介质层相接触，所述反熔丝器件区的所述掺杂区位于所述反熔丝器件区上的所述第一介质层的一侧或者两侧且与所述第一介质层相接触。
如上所述的半导体结构中，所述半导体结构还包括：浅槽隔离结构，其设置于所述衬底的所述反熔丝器件区的掺杂区之间。
除了上面所描述的本发明实施例解决的技术问题、构成技术方案的技术特征以及由这些技术方案的技术特征所带来的有益效果外，本发明实施例提供的半导体结构及其制备方法所能解决的其他技术问题、技术方案中包含的其他技术特征以及这些技术特征带来的有益效果，将在具体实施方式中作出进一步详细的说明。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例中的半导体结构的制备方法的流程图；
图2为本发明实施例中的形成第二介质层后半导体结构的示意图；
图3为本发明实施例中的去除部分第二介质层后半导体结构的示意图；
图4为本发明实施例中的形成牺牲层后半导体结构的示意图；
图5为本发明实施例中的去除部分牺牲层后半导体结构的示意图；
图6为本发明实施例中的去除剩余的牺牲层后半导体结构的示意图；
图7为本发明实施例中的第一种半导体结构的示意图；
图8为本发明实施例中的第二种半导体结构的示意图；
图9为本发明实施例中的第三种半导体结构的示意图；
图10为本发明实施例中的第四种半导体结构的示意图；
图11为本发明实施例中的第五种半导体结构的示意图。
附图标记说明：
10-衬底；
11-掺杂区；
12-浅槽隔离结构；
13-N阱；
14-P阱；
20-第一介质层；
30-第二介质层；
40-牺牲层；
50-导电层；
60-侧墙。
具体实施方式
半导体结构一般包括反熔丝器件结构和核心器件结构。制备时，先提供具有核心器件区和反熔丝器件区的衬底，再在衬底上依次形成介质层和导电层，反熔丝器件区内的衬底、介质层和导电层构成反熔丝器件结构，核心器件区内的衬底、介质层和导电层构成核心器件结构。然而，采用上述方法，反熔丝器件结构的介质层较厚，反熔丝器件结构的编程电压较高。
本发明实施例提供一种半导体结构的制备方法，先在核心器件区和反熔丝器件区的衬底上依次形成第一介质层和第二介质层，去除反熔丝器件区上的第二介质层后，在反熔丝器件区上的第一介质层和核心器件区上的第二介质层上形成导电层。通过去除反熔丝器件区上的第二介质层，使得反熔丝器件区上位于导电层和衬底之间的膜层厚度较薄且介电常数较小，从而降低了后续形成的反熔丝器件结构的编程电压。
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
实施例一
参照图1，图1为本发明实施例的半导体结构的制备方法的流程图，该制备方法可以形成具有较薄的介质层的反熔丝器件结构，以降低反熔丝器件结构的编程电压，该制备方法包括：
步骤S101、提供衬底，衬底包括核心器件区和反熔丝器件区。
参照图2，本发明实施例中内的衬底10包括核心器件区和反熔丝器件区，反熔丝器件区位于核心器件区外。示例性的，核心器件区和反熔丝器件区之间具有间隔，反熔丝器件区如图2所示的A处，核心器件区如图2所示的B处。
衬底10可以为半导体衬底10，本发明实施例中，衬底10可以为硅(Si)衬底。当然本发明实施例并不以此为限，衬底10还可以锗(Ge)衬底、绝缘体上硅(Silicon onInsulator，简称SOI)衬底、锗化硅(SiGe)衬底、碳化硅(SiC)衬底或者氮化镓(GaN)衬底等。
本发明实施例中，核心器件区内的衬底10以及位于核心器件区上的各膜层可以构成核心器件结构，例如构成MOS晶体管(Metal Oxide Semiconductor，金属-氧化物-半导体)。反熔丝器件区内的衬底10以及位于反熔丝器件区上的各膜层可以构成反熔丝器件结构。
步骤S102、形成第一介质层，其覆盖核心器件区和反熔丝器件区。
继续参照图2，第一介质层20覆盖衬底10的核心器件区和反熔丝器件区，第一介质层20的材质可以包括氧化物，例如氧化硅(SiO2)。第一介质层20的厚度可以为0.5nm-5nm。
第一介质层20可以通过沉积工艺形成在衬底10上，例如，第一介质层20可以通过化学气相沉积(Chemical Vapor Deposition，简称CVD)工艺、物理气相沉积(PhysicalVapor Deposition，简称PVD)工艺或者原子层沉积(Atomic Layer Deposition，简称ALD)工艺等形成在衬底10上。
第一介质层20也可以通过热氧化处理形成在衬底10的表面，即通过对图2中所示衬底10的上表面进行热氧化处理，将衬底10的上部分形成第一介质层20。例如，通过原位水汽生成(In-Situ Steam Generation,简称ISSG))工艺在衬底10上生长第一介质层20。
形成第一介质层20后，可以对第一介质层20进行含氮退火处理，以形成氮氧化物层，例如氮氧化硅层。如此设置，氮氧化硅层具有较好的电性能，在相同的厚度下，该层的阈值电压较小，从而使得后续形成的反熔丝器件结构的编程电压减小。
步骤S103、形成第二介质层，其覆盖第一介质层，第二介质层的介电常数大于第一介质层的介电常数。
继续参照图2，第二介质层30覆盖第一介质层20。示例性的，第二介质层30可以化学气相沉积(CVD)形成在核心器件区对应和反熔丝器件区对应的第一介质层20上。第二介质层30的厚度可以为2nm-50nm。
第二介质层30的介电常数大于第一介质层20的介电常数。示例性的，第一介质层20可以为高介电常数层，其介电常数可以为10-100，其材质可以包括氧化铪(HfO2)或者氧化锆(ZrO2)等。如此设置，可以提高第二介质层30的击穿电压，以提高后续形成的核心器件结构的可靠性。
步骤S104、去除反熔丝器件区上的第二介质层。
参照图3，去除反熔丝器件区上的第二介质层30，保留核心器件区上的第二介质层30。例如，通过干法刻蚀或者湿法刻蚀去除反熔丝器件区上的第二介质层30，使得反熔丝器件区上保留第一介质层20。
去除部分第二介质层30后，位于反熔丝器件区上的膜层(第一介质层20)的厚度小于位于核心器件区上的膜层(第一介质层20和第二介质层30)的厚度，且位于反熔丝器件区上的膜层的介电常数小于位于核心器件区上的膜层的介电常数，从而使得后续形成的反熔丝器件结构的编程电压较低，核心器件结构的击穿电压较高。
步骤S105、形成导电层，其覆盖反熔丝器件区上的第一介质层和核心器件区上的第二介质层。
在反熔丝器件区上的第一介质层20和核心器件区上的第二介质层30上沉积形成导电层，导电层可以为金属层，导电层的材质可以包括钛(Ti)、铝(Al)、钨(W)、镍(Ni)、钴(Co)中的一种或者多种，例如，导电层为TiNx薄膜或者AlNx薄膜。
示例性的，导电层可以通过下述过程形成：先形成金属层，其蒸镀、溅射或者化学气相沉积在反熔丝器件区上的第一介质层和核心器件区上的第二介质层上；然后平坦化金属层，以使金属层背离衬底10的表面齐平，例如通过化学机械研磨(Chemical MechanicalPolishing，简称CMP)平坦化处理上述金属层。
参照图7，反熔丝器件区的衬底10、反熔丝器件区上的第一介质层20和导电层50形成本发明实施例中的反熔丝器件结构；核心器件区的衬底10、核心器件区上的第一介质层20、第二介质层30和导电层50形成本发明实施例中的核心器件结构。
本发明实施例提供的半导体结构的制备方法，先提供具有核心器件区和反熔丝器件区的衬底10；然后在衬底10上依次形成第一介质层20和第二介质层30，第一介质层20覆盖核心器件区和反熔丝器件区，第二介质层30覆盖第一介质层20，且第二介质层30的介电常数大于第一介质层20的介电常数；之后去除反熔丝器件区上的第二介质层30，保留核心器件区上的第二介质层30；再在反熔丝器件区上的第一介质层20和核心器件区上的第二介质层30上形成导电层50。通过去除反熔丝器件区上的第二介质层30，使得反熔丝器件区上位于导电层50和衬底10之间的膜层厚度较薄且介电常数较小，从而降低了后续形成的反熔丝器件结构的编程电压。此外，保留核心器件区上的第二介质层30，且第二介质层30的介电常数大于第一介质层20的介电常数，使得核心器件区上位于导电层50和衬底10之间的膜层厚度较厚且介电常数较大，从而提高了后续形成的核心器件的可靠性。
需要说明的是，本发明实施例中，参照图4至图7，去除反熔丝器件区上的第二介质层30的步骤之后，在形成导电层50的步骤之前，半导体结构的制备方法还包括以下步骤：
形成牺牲层40，其覆盖反熔丝器件区上的第一介质层20和核心器件区上的第二介质层30。参照图4，牺牲层40可以通过化学气相沉积(CVD)形成在反熔丝器件区上的第一介质层20和核心器件区上的第二介质层30上，牺牲层40的材质可以包括多晶硅(polycrystalline silicon)。
形成牺牲层40之后，去除反熔丝器件区上的部分牺牲层40和部分第一介质层20，并去除核心器件区上的部分牺牲层40、部分第二介质层30和部分第一介质层20。
示例性的，去除反熔丝器件区上的部分牺牲层40和部分第一介质层20，并去除核心器件区上的部分牺牲层40、部分第二介质层30和部分第一介质层20包括：先形成掩膜层，其覆盖牺牲层40；然后刻蚀反熔丝器件区上的牺牲层40和第一介质层20，并刻蚀核心器件区上的牺牲层40、第二介质层30和第一介质层20；再去除掩膜层。
其中，刻蚀反熔丝器件区上的牺牲层40和第一介质层20，如图5所示，刻蚀反熔丝器件区的牺牲层40和第一介质层20的右侧部分，暴露反熔丝器件区的衬底10，在反熔丝器件区对应的牺牲层40和第一介质层20上形成所需图案，以便于后续形成反熔丝器件结构。
同时刻蚀核心器件区上的牺牲层40、第二介质层30和第一介质层20，如图5所示，刻蚀核心器件区上的牺牲层40、第二介质层30和第一介质层20的左右两侧部分，暴露核心器件区的衬底10，在核心器件区对应的牺牲层40、第二介质层30和第一介质层20上形成所需图案，以便于后续形成核心器件结构。
可以理解的是，去除反熔丝器件区上的部分牺牲层40和部分第一介质层20，并去除核心器件区上的部分牺牲层40、部分第二介质层30和部分第一介质层20的步骤中，可以去除反熔丝器件区上的牺牲层40和第一介质层20的单侧部分，例如右侧部分，形成图5所示的结构；也可以去除反熔丝器件区上的牺牲层40和第一介质层20的两侧部分，例如左右两侧部分，形成图11所示的结构。
去除反熔丝器件区上的部分牺牲层40和部分第一介质层20，并去除核心器件区上的部分牺牲层40、部分第二介质层30和部分第一介质层20之后，去除剩余的牺牲层40，暴露反熔丝器件区上的第一介质层20和核心器件区上的第二介质层30。参照图6，去除反熔丝器件区上的牺牲层40，暴露反熔丝器件区上的第一介质层20，并去除核心器件区上的牺牲层40，暴露核心器件区上的第二介质层30。
在一些可能的示例中，去除剩余的牺牲层40的步骤之前，半导体结构的制备方法还包括以下步骤：
首先，先形成硅化物层，其覆盖衬底10和牺牲层40。
然后，形成层间电介质(Inter Level Dielectric，简称ILD)层，其覆盖硅化物层。
之后，平坦化硅化物层和层间电介质层，以暴露核心器件区和反熔丝器件区对应的牺牲层40。
需要说明的是，参照图5，去除反熔丝器件区上的部分牺牲层40和部分第一介质层20，并去除核心器件区上的部分牺牲层40、部分第二介质层30和部分第一介质层20的步骤之后，本发明实施例中的半导体结构的制备方法还包括：
形成侧墙60，其覆盖反熔丝器件区上的第一介质层20和牺牲层40的侧表面，并覆盖核心器件区上的第一介质层20、第二介质层30和牺牲层40的侧表面。
如图5所示，反熔丝器件区上的第一介质层20和牺牲层40的侧表面以及核心器件区上的第一介质层20、第二介质层30和牺牲层40的侧表面上均形成有侧墙60，以对位于侧墙60之间的各膜层进行保护和支撑。
需要说明的是，如图5所示，侧墙60可以形成在反熔丝器件区上的第一介质20层的单侧，如图11所示，侧墙60也可以形成在反熔丝器件区上的第一介质层20的两侧，侧墙60可以根据设计需求进行设置。
如图7所示，后续形成导电层50后，侧墙60与反熔丝器件区上的第一介质层20和导电层50的侧表面，以及核心器件区上的第一介质层20、第二介质层30和导电层50的侧表面相接触。
需要说明的是，参照图5，去除反熔丝器件区上的部分牺牲层40和部分第一介质层20，并去除核心器件区上的部分牺牲层40、部分第二介质层30和部分第一介质层20的步骤之后，本发明实施例中的半导体结构的制备方法还包括：
形成掺杂区11，核心器件区的掺杂区11位于核心器件区上的第一介质层20的两侧且与第一介质层20相接触，反熔丝器件区的掺杂区11位于反熔丝器件区上的第一介质层20的一侧或者两侧且与第一介质层20相接触。
如图7所示，反熔丝器件区的掺杂区11可以位于反熔丝器件区上的第一介质层20的右侧且与第一介质层20相接触。或者如图11所示，反熔丝器件区的掺杂区11可以位于反熔丝器件区上的第一介质层20的左右两侧且与第一介质层20相接触。
掺杂区11可以通过向衬底10中注入离子形成。示例性的，衬底10可以为P型衬底10，通过向衬底10中注入N型离子形成上述掺杂区11。掺杂区11可以形成在侧墙60之后，即先形成侧墙60后再形成掺杂区11。
参照图9至图11，衬底10中可以形成有阱，位于核心器件区11的衬底10中可以形成有P阱14(P-Well)，位于反熔丝器件区的衬底10中可以形成有N阱13(N-Well)。掺杂区11可以为N型掺杂区11，掺杂区11位于阱中。
参照图8至图11，本发明实施例中的衬底10还可以包括浅槽隔离(Shallow TrenchIsolation，简称STI)结构12，浅槽隔离结构12设置在衬底10的反熔丝器件区，且与反熔丝器件区对应的第一介质层20相接触。
浅沟槽隔离结构12用于隔离衬底10的反熔丝器件区中的N阱13。浅槽隔离结构12与N阱13之间可以相接触，如图9所示；也可以具有间隔，如图10所示。当浅槽隔离结构12与N阱13如图10所示设置时，后续形成的反熔丝结构的击穿点位于掺杂区11与第一介质层20的接触处，使得击穿后的反熔丝结构的电阻一致性较好。
在一些可能的示例中，参照图10，反熔丝器件区设置有一个掺杂区11，反熔丝器件区的第一介质层20位于浅槽隔离结构12和反熔丝器件区的掺杂区11之间，第一介质层20的两侧分别与浅槽隔离结构12和掺杂区11相接触。掺杂区11设置在N阱13中，N阱13与浅槽隔离结构12间隔设置。第一介质层20与掺杂区11对应的一侧设置有与其相接触的侧墙60。
在另一些可能的示例中，如图11所示，反熔丝器件区设置有两个掺杂区11，两个掺杂区11之间设置有浅槽隔离结构12。反熔丝器件区的第一介质层20位于两个掺杂区11之间，第一介质层20的两侧分别与两个掺杂区11相接触，第一介质层20的中间部分与浅槽隔离结构12相接触。每个掺杂区11设置在对应的N阱13中，且两个N阱13与浅槽隔离结构12均间隔设置。第一介质层20的两侧均设置有与其相接触的侧墙60。如此设置，可以形成共用第一介质层20和导电层50的两部分反熔丝结构，以增加反熔丝结构的数量。
实施例二
参照图8，本发明实施例提供一种半导体结构，该半导体结构包括核心器件区和反熔丝器件区，核心器件区和反熔丝器件区设置在同一衬底10上，反熔丝器件区可以位于核心器件区外。示例性的，核心器件区和反熔丝器件区之间具有间隔，反熔丝器件区可以为图8所示的A处，核心器件区可以为图8所示的B处。
衬底10可以为半导体衬底，示例性的，衬底10可以为硅衬底、锗衬底、绝缘体上硅衬底、锗化硅衬底、碳化硅衬底或者氮化镓衬底等。如图8所示，衬底10中还形成有掺杂区11。
掺杂区11可以通过向衬底10中注入离子形成。示例性的，衬底10可以为P型衬底10，通过离子注入工艺等在衬底10中掺杂N型离子，形成掺杂区11。如图8所示，反熔丝器件区的衬底10上表面形成有掺杂区11，核心器件区的衬底10上表面形成有掺杂区11。
需要说明的是，参照图9，衬底10中可以形成有阱，位于核心器件区11的衬底10中可以形成有P阱14(P-Well)，位于反熔丝器件区的衬底10中可以形成有N阱13(N-Well)。掺杂区11可以为N型掺杂区11，掺杂区11位于阱中。
需要说明的是，反熔丝器件区的衬底10中还可以形成有浅槽隔离结构12。如图8至图11所示，浅槽隔离结构12设置在衬底10的反熔丝器件区，且暴露于衬底10的表面。
浅槽隔离结构12与衬底10的N阱13之间可以相接触，如图9所示；也可以具有间隔，如图10所示。当浅槽隔离结构12与衬底10的N阱13如图10所示设置时，后续形成的反熔丝结构的击穿点位于掺杂区11与第一介质层20的接触处，使得击穿后的反熔丝结构的电阻一致性较好。
继续参照图8，衬底10上设置有第一介质层20，第一介质层20与掺杂区11相接触，即第一介质层20覆盖部分掺杂区11。反熔丝器件区的掺杂区11位于反熔丝器件区上的第一介质层20的一侧或者两侧且与第一介质层20相接触，核心器件区的掺杂区11位于核心器件区上的第一介质层20的两侧且与第一介质层20相接触。
在一些可能的示例中，参照图10，反熔丝器件区设置有一个掺杂区11，反熔丝器件区的第一介质层20位于浅槽隔离结构12和反熔丝器件区的掺杂区11之间，第一介质层20的两侧分别与浅槽隔离结构12和掺杂区11相接触。掺杂区11设置在N阱13中，N阱与浅槽隔离结构12间隔设置。
在另一些可能的示例中，如图11所示，反熔丝器件区设置有两个掺杂区11，两个掺杂区11之间设置有浅槽隔离结构12。反熔丝器件区的第一介质层20位于两个掺杂区11之间，第一介质层20的两侧分别与两个掺杂区11相接触，第一介质层20的中间部分与浅槽隔离结构12相接触。每个掺杂区11设置在对应的N阱13中，且两个N阱与浅槽隔离结构12均间隔设置。如此设置，可以形成共用第一介质层20和导电层50的两部分反熔丝结构，以增加反熔丝结构的数量。
第一介质层20的材质可以包括氧化硅、氮化硅或者氮氧化硅。第一介质层20的厚度可以为0.5nm-50nm。第一介质层20可以通过热氧化工艺形成在衬底10上表面或者通过沉积工艺形成在衬底10上。
继续参照图8，核心器件区对应的第一介质层20上设置有第二介质层30，第二介质层30的厚度可以为2nm-50nm。第二介质层30的介电常数大于第一介质层的介电常数，即第二介质层30可以为高介电常数层，其介电常数为10-100。第二介质层30的材质可以包括氧化锆或者氧化铪等。
反熔丝器件区对应的第一介质层20和核心器件区对应的第二介质层30上设置有导电层50。如图8所示的反熔丝器件区对应的导电层50的上表面可以与核心器件区对应的导电层50的上表面相齐平。
导电层50可以为金属层，导电层50的材质可以包括钛(Ti)、铝(Al)、钨(W)、镍(Ni)、钴(Co)中的一种或者多种，例如，导电层50为TiNx薄膜或者AlNx薄膜。
需要说明的是，参照图8，本发明实施例中的半导体结构还可以包括侧墙60，侧墙60设置在反熔丝器件区上的第一介质层20和导电层50的侧表面，以及核心器件区上的第一介质层20、第二介质层30和导电层50的侧表面，以侧墙60内的各膜层进行保护和支撑。
侧墙60覆盖部分掺杂区11，掺杂区11的远离第一介质层20的部分暴露于侧墙60外，以保证形成的核心器件结构以及反熔丝器件结构可以正常工作。
需要说明的是，反熔丝器件区的侧墙60可以位于反熔丝器件区的第一介质层20的单侧，如图10所示；也可以位于反熔丝器件区的第一介质层20的两侧，如图11所示，侧墙60根据设计需求进行设置。
如图8所示，反熔丝器件区的衬底10、反熔丝器件区上的第一介质层20和导电层50形成本发明实施例中的反熔丝器件结构；核心器件区的衬底10、核心器件区上的第一介质层20、第二介质层30和导电层50形成本发明实施例中的核心器件结构。
本发明实施例提供的半导体结构包括：形成在同一衬底10上的核心器件区和反熔丝器件区、设置在核心器件区和反熔丝器件区的衬底10上的第一介质层20、设置在核心器件区对应的第一介质层20上的第二介质层30，以及设置在核心器件区对应的第二介质层30上和反熔丝器件区对应的第一介质层20上的导电层50，其中，第二介质层30的介电常数大于第一介质层的介电常数，使得反熔丝器件区上位于导电层50和衬底10之间的膜层厚度较薄且介电常数较小，从而降低了后续形成的反熔丝器件结构的编程电压。此外，核心器件区上位于导电层50和衬底10之间的膜层厚度较厚且介电常数较大，从而提高了后续形成的核心器件的可靠性。
本说明书中各实施例或实施方式采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分相互参见即可。
本领域技术人员应理解的是，在本发明的揭露中，术语“纵向”、“横向”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系是基于附图所示的方位或位置关系，其仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的***或元件必须具有特定的方位、以特定的方位构造和操作，因此上述术语不能理解为对本发明的限制。
在本说明书的描述中，参考术“一个实施方式”、“一些实施方式”、“示意性实施方式”、“示例”、“具体示例”、或“一些示例”等的描述意指结合实施方式或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施方式或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施方式或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施方式或示例中以合适的方式结合。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (16)

1.一种半导体结构的制备方法，其特征在于，包括：
提供衬底，所述衬底包括核心器件区和反熔丝器件区；
形成第一介质层，其覆盖所述核心器件区和所述反熔丝器件区；
形成第二介质层，其覆盖所述第一介质层，所述第二介质层的介电常数大于所述第一介质层的介电常数；
去除所述反熔丝器件区上的所述第二介质层；
形成导电层，其覆盖所述反熔丝器件区上的所述第一介质层和所述核心器件区上的所述第二介质层。
2.根据权利要求1所述的半导体结构的制备方法，其特征在于，去除所述反熔丝器件区上的所述第二介质层的步骤之后，在形成导电层的步骤之前，所述半导体结构的制备方法还包括：
形成牺牲层，其覆盖所述反熔丝器件区上的所述第一介质层和所述核心器件区上的所述第二介质层；
去除所述反熔丝器件区上的部分所述牺牲层和部分所述第一介质层，并去除所述核心器件区上的部分所述牺牲层、部分所述第二介质层和部分所述第一介质层；
去除剩余的所述牺牲层，暴露所述反熔丝器件区上的所述第一介质层和所述核心器件区上的所述第二介质层。
3.根据权利要求2所述的半导体结构的制备方法，其特征在于，去除所述反熔丝器件区上的部分所述牺牲层和部分所述第一介质层，并去除所述核心器件区上的部分所述牺牲层、部分所述第二介质层和部分所述第一介质层的步骤之后，所述半导体结构的制备方法还包括：
形成侧墙，其覆盖所述反熔丝器件区上的所述第一介质层和所述牺牲层的侧表面，并覆盖所述核心器件区上的所述第一介质层、所述第二介质层和所述牺牲层的侧表面。
4.根据权利要求2所述的半导体结构的制备方法，其特征在于，去除所述反熔丝器件区上的部分所述牺牲层和部分所述第一介质层，并去除所述核心器件区上的部分所述牺牲层、部分所述第二介质层和部分所述第一介质层的步骤之后，所述半导体结构的制备方法还包括：
形成掺杂区，所述核心器件区的所述掺杂区位于所述核心器件区上的所述第一介质层的两侧且与所述第一介质层相接触，所述反熔丝器件区的所述掺杂区位于所述反熔丝器件区上的所述第一介质层的一侧或者两侧且与所述第一介质层相接触。
5.根据权利要求2所述的半导体结构的制备方法，其特征在于，去除所述反熔丝器件区上的部分所述牺牲层和部分所述第一介质层，并去除所述核心器件区上的部分所述牺牲层、部分所述第二介质层和部分所述第一介质层的步骤包括：
形成掩膜层，其覆盖所述牺牲层；
刻蚀所述反熔丝器件区上的所述牺牲层和所述第一介质层，并刻蚀所述核心器件区上的牺牲层、所述第二介质层和所述第一介质层；
去除所述掩膜层。
6.根据权利要求5所述的半导体结构的制备方法，其特征在于，去除剩余的所述牺牲层的步骤之前，所述半导体结构的制备方法还包括：
形成硅化物层，其覆盖所述衬底和所述牺牲层；
形成层间电介质层，其覆盖所述硅化物层；
平坦化所述硅化物层和所述层间电介质层，以暴露所述核心器件区和所述反熔丝器件区对应的所述牺牲层。
7.根据权利要求1-6任一项所述的半导体结构的制备方法，其特征在于，在所述衬底上形成第一介质层的步骤之后，在所述第一介质层上形成第二介质层的步骤之前，所述半导体结构的制备方法还包括：
形成氮氧化物层，其由第一介质层含氮退火处理后形成。
8.根据权利要求1-6任一项所述的半导体结构的制备方法，其特征在于，形成导电层的步骤包括：
形成金属层，其蒸镀、溅射或者化学气相沉积在所述反熔丝器件区上的所述第一介质层和所述核心器件区上的所述第二介质层上；
平坦化所述金属层。
9.根据权利要求1-6任一项所述的半导体结构的制备方法，其特征在于，通过热氧化处理在所述衬底的表面形成所述第一介质层；
或者，通过沉积在所述衬底上形成所述第一介质层。
10.一种半导体结构，其特征在于，包括：
核心器件区和反熔丝器件区，设置于同一衬底上；
第一介质层，其设置于所述核心器件区和所述反熔丝器件区的衬底上；
第二介质层，其设置于所述核心器件区的所述第一介质层上；
导电层，其设置于所述核心器件区的所述第二介质层上和所述反熔丝器件区的所述第一介质层上；
其中，所述第二介质层的介电常数大于所述第一介质层的介电常数。
11.根据权利要求10所述的半导体结构，其特征在于，所述第二介质层为高介电常数层，其介电常数为10-100。
12.根据权利要求11所述的半导体结构，其特征在于，所述第一介质层的材质包括氧化硅、氮化硅或者氮氧化硅，所述第二介质层的材质包括氧化锆或者氧化铪。
13.根据权利要求11任一项所述的半导体结构，其特征在于，所述第一介质层的厚度为0.5nm-50nm，所述第二介质层的厚度为2nm-50nm。
14.根据权利要求10所述的半导体结构，其特征在于，所述半导体结构还包括：
侧墙，其设置在所述反熔丝器件区上的所述第一介质层和所述导电层的侧表面，以及所述核心器件区上的所述第一介质层、所述第二介质层和所述导电层的侧表面。
15.根据权利要求10所述的半导体结构，其特征在于，所述半导体结构还包括：
掺杂区，所述核心器件区的所述掺杂区位于所述核心器件区上的所述第一介质层的两侧且与所述第一介质层相接触，所述反熔丝器件区的所述掺杂区位于所述反熔丝器件区上的所述第一介质层的一侧或者两侧且与所述第一介质层相接触。
16.根据权利要求15所述的半导体结构，其特征在于，所述半导体结构还包括：
浅槽隔离结构，其设置于所述衬底的所述反熔丝器件区的掺杂区之间。
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