KR20170089400A - 표시 장치 - Google Patents

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Abstract

프레임폭 협소화를 실현할 수 있는 표시 장치를 제공한다.
표시 장치는, 발광 소자와, 발광 소자에 접속된 구동 트랜지스터와, 구동 트랜지스터 및 주전원선에 접속된 제1 스위칭 소자와, 구동 트랜지스터 및 리셋 전원선에 접속된 제2 스위칭 소자와, 구동 트랜지스터 및 신호선에 접속된 제3 스위칭 소자와, 제3 스위칭 소자 및 초기화 전원선에 접속된 제4 스위칭 소자와, 구동 트랜지스터 및 제3 스위칭 소자에 접속된 용량 소자를 갖고, 제2 스위칭 소자, 제3 스위칭 소자 및 제4 스위칭 소자 각각의 게이트 단자에는 2 수평 기간의 온 신호가 공급된다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다. 특히, 본 발명은 표시 장치의 회로 구성에 관한 것이다.
최근, 모바일 용도의 발광 표시 장치에 있어서, 고정밀화나 프레임폭 협소화에 대한 요구가 강해져 오고 있다. 모바일 용도의 표시 장치로서, 액정 표시 장치(Liquid Crystal Display Device; LCD), 표시부에 유기 EL 소자(Organic Light-Emitting Diode; OLED)를 이용한 표시 장치 또는 전자 페이퍼 등의 표시 장치가 채용되고 있다.
상기와 같은 유기 EL 소자를 사용한 표시 장치는, 액정 표시 장치에서 필요한 백라이트 광원이나 편광판이 불필요하다. 또한 광원인 발광 소자의 구동 전압이 낮기 때문에, 유기 EL 소자를 사용한 표시 장치는 저소비 전력이면서 또한 박형 발광 표시 장치로서 매우 주목받고 있다. 또한, 유기 EL 소자를 사용한 표시 장치는 박막만으로 형성되기 때문에, 절곡 가능(플렉시블)한 표시 장치를 실현할 수 있다. 이 유연한 표시 장치는 유리 기판을 사용하지 않는다. 따라서, 가볍고, 깨지기 어려운 표시 장치가 실현 가능하므로, 매우 주목받고 있다.
유기 EL 소자는 소자에 흐르는 전류에 의해 발광 휘도가 변화된다. 유기 EL 소자에 흐르는 전류는, 액티브 매트릭스 패널에 사용되는 박막 트랜지스터(TFT) 소자의 특성의 영향을 받는다. 유기 EL 표시 장치에서는 전원선과 유기 EL 소자 사이에 구동 트랜지스터가 직렬 접속되어 있다. 따라서, 유기 EL 소자에 흐르는 전류는 구동 트랜지스터의 역치 전압(VTH) 편차의 영향을 받게 된다. 유기 EL 소자에 흐르는 전류가 화소마다 상이하면, 표시 불균일이 되어 표시 품위를 저하시키는 요인이 된다.
따라서, 구동 트랜지스터의 특성 편차가 표시 품위에 미치는 영향을 억제하기 위해서, VTH 보상 회로가 개발되고 있다. VTH 보상 회로는 유기 EL 소자에 흐르는 전류를 일정하게 하기 위한 정전류 회로에 의해 구동 트랜지스터의 특성 편차를 억제하기 위한 기술이다.
예를 들어, 일본특허공개 제2009-276744호 공보에 나타낸 바와 같이, VTH 보상 회로는 구동 트랜지스터의 VTH 편차의 영향을 작게 할 수 있다. 따라서, 입력된 계조 데이터에 의해 유기 EL 소자에 공급되는 전류량이 정확하게 제어된다. 따라서, 구동 트랜지스터 고유의 VTH 편차가 효과적으로 보상되기 때문에, 유기 EL 표시 장치의 표시 품위는 대폭으로 향상된다.
그러나, VTH 보상 회로는 복수의 트랜지스터를 제어할 필요가 있다. 따라서, 복수의 트랜지스터 각각에 대하여 제어 회로가 설치될 필요가 있다. 이 제어 회로는 표시 장치의 주변 영역에 배치된다. VTH 보상 회로에 설치된 복수의 트랜지스터에 공급되는 신호가 복잡화되면, 드라이버 회로가 커지기 때문에, 주변 영역의 면적이 커진다. 그 결과, 프레임이 커진다는 문제가 발생한다.
본 발명은, 상기 실정을 감안하여, 프레임폭 협소화를 실현할 수 있는 표시 장치를 제공하는 것을 목적으로 한다.
본 발명의 일 실시 형태에 따른 표시 장치는, 복수의 화소가 행렬 방향으로 배치된 표시 장치이며, 복수의 화소 각각은, 발광 소자와, 소스 및 드레인의 한쪽이 발광 소자에 접속된 구동 트랜지스터와, 소스 및 드레인의 한쪽이 구동 트랜지스터의 소스 및 드레인의 다른 쪽에 접속되고, 소스 및 드레인의 다른 쪽이 주전원선에 접속된 제1 스위칭 소자와, 소스 및 드레인의 한쪽이 구동 트랜지스터의 소스 및 드레인의 한쪽에 접속되고, 소스 및 드레인의 다른 쪽이 리셋 전원선에 접속된 제2 스위칭 소자와, 소스 및 드레인의 한쪽이 구동 트랜지스터의 게이트 단자에 접속되고, 소스 및 드레인의 다른 쪽이 신호선에 접속된 제3 스위칭 소자와, 소스 및 드레인의 한쪽이 제3 스위칭 소자의 소스 및 드레인의 한쪽에 접속되고, 소스 및 드레인의 다른 쪽이 초기화 전원선에 접속된 제4 스위칭 소자와, 한쪽 전극이 구동 트랜지스터의 소스 및 드레인의 한쪽에 접속되고, 다른 쪽 전극이 제3 스위칭 소자의 소스 및 드레인의 한쪽에 접속된 용량 소자를 갖고, 제2 스위칭 소자, 제3 스위칭 소자 및 제4 스위칭 소자 각각의 게이트 단자에는 2 수평 기간의 온 신호가 공급된다.
본 발명의 일 실시 형태에 따른 표시 장치는, 복수의 화소가 행렬 방향으로 배치된 표시 장치이며, 복수의 화소 각각은, 발광 소자와, 소스 및 드레인의 한쪽이 발광 소자에 접속된 구동 트랜지스터와, 소스 및 드레인의 한쪽이 구동 트랜지스터의 소스 및 드레인의 다른 쪽에 접속된 제1 스위칭 소자와, 소스 및 드레인의 한쪽이 제1 스위칭 소자의 소스 및 드레인의 다른 쪽에 접속되고, 소스 및 드레인의 다른 쪽이 주전원선에 접속된 제2 스위칭 소자와, 소스 및 드레인의 한쪽이 구동 트랜지스터의 게이트 단자에 접속되고, 소스 및 드레인의 다른 쪽이 신호선에 접속된 제3 스위칭 소자와, 소스 및 드레인의 한쪽이 제3 스위칭 소자의 소스 및 드레인의 한쪽에 접속되고, 소스 및 드레인의 다른 쪽이 초기화 전원선에 접속된 제4 스위칭 소자와, 한쪽 전극이 구동 트랜지스터의 소스 및 드레인의 한쪽에 접속되고, 다른 쪽 전극이 제3 스위칭 소자의 소스 및 드레인의 한쪽에 접속된 용량 소자를 갖고, 제1 스위칭 소자의 소스 및 드레인의 다른 쪽 및 제2 스위칭 소자의 소스 및 드레인의 한쪽은, 제5 스위칭 소자를 통해서 리셋 전원선에 접속되고, 제3 스위칭 소자, 제4 스위칭 소자 및 제5 스위칭 소자 각각의 게이트 단자에는 2 수평 기간의 온 신호가 공급된다.
본 발명의 일 실시 형태에 따른 표시 장치는, 복수의 화소가 행렬 방향으로 배치된 표시 장치이며, 복수의 화소 각각은, 발광 소자와, 발광 소자에 접속된 제1 단자, 제2 단자 및 제1 게이트 단자를 갖는 구동 트랜지스터와, 제2 단자에 접속된 제3 단자, 주전원선에 접속된 제4 단자 및 제2 게이트 단자를 갖는 제1 스위칭 소자와, 제1 단자에 접속된 제5 단자, 리셋 전원선에 접속된 제6 단자 및 제3 게이트 단자를 갖는 제2 스위칭 소자와, 제1 게이트 단자에 접속된 제7 단자, 신호선에 접속된 제8 단자 및 제4 게이트 단자를 갖는 제3 스위칭 소자와, 제7 단자에 접속된 제9 단자, 초기화 전원선에 접속된 제10 단자 및 제5 게이트 단자를 갖는 제4 스위칭 소자와, 제1 단자에 접속된 제1 용량 단자 및 제7 단자에 접속된 제2 용량 단자를 갖는 용량 소자를 갖고, 제3 게이트 단자, 제4 게이트 단자 및 제5 게이트 단자에는, 각각 2 수평 기간의 온 신호가 공급된다.
도 1은 본 발명의 일 실시 형태에 따른 표시 장치의 회로 구성의 일례를 나타내는 개략도이다.
도 2는 본 발명의 일 실시 형태에 따른 화소 회로의 회로 구성의 일례를 나타내는 회로도이다.
도 3은 본 발명의 일 실시 형태에 따른 화소 회로의 구동 방법을 나타내는 타이밍 차트를 도시하는 도면이다.
도 4는 본 발명의 일 실시 형태에 따른 주변 회로의 회로 구성의 일례를 나타내는 회로도이다.
도 5는 본 발명의 일 실시 형태에 따른 복수행의 화소 회로의 구동 방법을 나타내는 타이밍 차트를 도시하는 도면이다.
도 6은 본 발명의 일 실시 형태에 따른 화소 회로의 회로 구성의 일례를 나타내는 회로도이다.
도 7은 본 발명의 일 실시 형태에 따른 화소 회로의 구동 방법을 나타내는 타이밍 차트를 도시하는 도면이다.
도 8은 본 발명의 일 실시 형태에 따른 주변 회로의 회로 구성의 일례를 나타내는 회로도이다.
도 9는 본 발명의 일 실시 형태에 따른 복수행의 화소 회로의 구동 방법을 나타내는 타이밍 차트를 도시하는 도면이다.
이하에, 본 발명의 각 실시 형태에 대해서, 도면을 참조하면서 설명한다. 또한, 개시는 어디까지나 일례에 지나지 않으며, 당업자에게 있어서, 발명의 주지를 유지한 적시 변경에 대해서 용이하게 상도할 수 있는 것에 대해서는, 당연히 본 발명의 범위에 함유되는 것이다. 또한, 도면은 설명을 보다 명확히 하기 위해서, 실제 형태에 비해, 각 부의 폭, 두께, 형상 등에 대해서 모식적으로 표현되는 경우가 있지만, 어디까지나 일례이며, 본 발명의 해석을 한정하는 것은 아니다. 또한, 본 명세서와 각 도면에 있어서, 이미 기술된 도면에 관해서 전술한 것과 마찬가지 요소에는, 동일한 부호를 붙이고, 상세한 설명을 적절히 생략하는 경우가 있다.
<실시 형태 1>
도 1 내지 도 5를 사용하여, 본 발명의 일 실시 형태에 따른 표시 장치의 개요에 대해서 설명한다. 실시 형태 1에서는 구동 트랜지스터의 역치 보상 회로가 설치된 유기 EL 표시 장치에 대해서 설명한다.
[표시 장치(10)의 구성]
도 1은 본 발명의 일 실시 형태에 따른 표시 장치의 회로 구성의 일례를 나타내는 개략도이다. 도 1에 도시한 바와 같이, 표시 장치(10)에서는, 화소 회로(100)가 n행 m열의 매트릭스 형상으로 배치되어 있다. 각 화소 회로(100)는 로우 드라이버(110), 칼럼 드라이버(120)에 의해 제어된다. 여기서, n=1, 2, 3, …, m=1, 2, 3, …이다. 예를 들어, n=3은 3행째에 배치된 화소 회로군을 가리킨다. m=3은 3열째에 배치된 화소 회로군을 가리킨다. 도 1에서는 3행 3열의 화소 회로군이 예시되어 있지만, 이 형태에 한정되지 않고, n 및 m의 수는 임의로 결정된다.
로우 드라이버(110)는 데이터의 기입을 실행하는 행을 선택한다. 후술하는 바와 같이, 화소 회로(100)에는 복수의 트랜지스터가 배치되어 있고, 로우 드라이버(110)는 당해 복수의 트랜지스터를 제어한다. 환언하면, 로우 드라이버(110)에는 복수의 제어 신호선(112)이 접속되어 있고, 당해 복수의 제어 신호선(112)은 화소 회로(100)에 배치된 복수의 트랜지스터의 각각의 게이트 전극(또는, 게이트 단자)에 접속되어 있다. 상세는 후술하지만, 실시 형태 1에서는, 복수의 제어 신호선(112)은 출력 제어 신호선, 화소 제어 신호선, 리셋 제어 신호선, 초기화 제어 신호선 및 리셋 전원선을 포함한다. 이들 제어 신호선(112)은, 각 행마다 소정의 순서로 순차 배타적으로 선택된다.
칼럼 드라이버(120)는 입력된 화상 데이터에 기초하여 계조를 결정하고, 결정된 계조에 따른 데이터 전압을 화소 회로(100)에 공급한다. 칼럼 드라이버(120)에는 복수의 데이터 신호선(122)이 접속되어 있다. 당해 복수의 데이터 신호선(122)은 화소 회로(100)에 배치된 복수의 트랜지스터의 일부 소스 및 드레인 전극의 한쪽에 접속되어 있다. 환언하면, 상기 화상 데이터는 데이터 신호선(122)을 통해서 각 열의 화소 회로(100)에 공급된다. 상세는 후술하지만, 실시 형태 1에서는, 복수의 데이터 신호선(122)은 화소 데이터 신호선을 포함한다. 또한, 데이터 신호선(122)과 동일한 방향으로 주전원선 및 초기화 전원선이 연장되어 있다. 또한, 이들 전원선은 데이터 신호선(122)과 마찬가지로 칼럼 드라이버(120)에 접속되어 있어도 된다. 이들 데이터 신호선(122)은 상기 제어 신호선(112)에 의해 선택된 행의 화소 회로(100)에 화상 데이터 또는 소정의 전위를 공급한다.
도 2는 본 발명의 일 실시 형태에 따른 화소 회로의 회로 구성의 일례를 나타내는 회로도이다. 도 2에 도시하는 화소 회로(100)를 구성하는 트랜지스터는 모두 ｎ채널형 트랜지스터이다. 도 2에 도시한 바와 같이, 화소 회로(100)는 발광 소자 D1, 구동 트랜지스터 DRT, 출력 트랜지스터 BCT, 리셋 트랜지스터 RST, 화소 트랜지스터 SST, 초기화 트랜지스터 IST, 유지 용량 Cs 및 보조 용량 Cad를 포함한다. 이하의 설명에 있어서, 트랜지스터의 소스 및 드레인의 한쪽을 제1 단자라 하고, 소스 및 드레인의 다른 쪽을 제2 단자라 한다. 또한, 용량 소자의 한쪽 단자를 제1 용량 단자라 하고, 용량 소자의 다른 쪽 단자를 제2 용량 단자라 한다.
구동 트랜지스터 DRT의 제1 단자(211)는 발광 소자 D1의 애노드 단자, 유지 용량 Cs의 제1 용량 단자(261) 및 보조 용량 Cad의 제1 용량 단자(271)에 접속되어 있다. 구동 트랜지스터 DRT의 제2 단자(212)는 출력 트랜지스터 BCT의 제1 단자(221)에 접속되어 있다. 출력 트랜지스터 BCT의 제2 단자(222)는 제1 주전원선(130)에 접속되어 있다. 리셋 트랜지스터 RST의 제1 단자(231)는 구동 트랜지스터 DRT의 제1 단자(211), 유지 용량 Cs의 제1 용량 단자(261), 발광 소자 D1의 애노드 단자 및 보조 용량 Cad의 제1 용량 단자(271)에 접속되어 있다. 리셋 트랜지스터 RST의 제2 단자(232)는 리셋 전원선(142)에 접속되어 있다.
화소 트랜지스터 SST의 제1 단자(241)는 구동 트랜지스터 DRT의 게이트 단자(213), 초기화 트랜지스터 IST의 제1 단자(251) 및 유지 용량 Cs의 제2 용량 단자(262)에 접속되어 있다. 화소 트랜지스터 SST의 제2 단자(242)는 화상 데이터 신호선(144)에 접속되어 있다. 초기화 트랜지스터 IST의 제2 단자(252)는 초기화 전원선(140)에 접속되어 있다. 보조 용량 Cad의 제2 용량 단자(272)는 초기화 전원선(140)에 접속되어 있다. 또한, 발광 소자 D1의 캐소드 단자는 제2 주전원선(132)에 접속되어 있다. 여기서, 제1 주전원선(130)과 보조 용량 Cad의 제2 용량 단자(272)가 접속되어도 되고, 제2 주전원선(132)과 보조 용량 Cad의 제2 용량 단자(272)가 접속되어도 된다.
여기서, 제1 주전원선(130)에는 제1 주전원 전압 PVDD가 공급된다. 제2 주전원선(132)에는 제2 주전원 전압 PVSS가 공급된다. 제1 주전원 전압 PVDD는 애노드에 인가된다. 제2 주전원 전압 PVSS는 캐소드에 인가된다. 초기화 전원선(140)에는 초기화 전원 전압 Vini가 공급된다. 리셋 전원선(142)에는 리셋 전원 전압 Vrst가 공급된다. 화상 데이터 신호선(144)에는 화상 데이터 Vsig가 공급된다.
또한, 출력 트랜지스터 BCT의 게이트 단자(223)는 출력 제어 신호선(150)에 접속되어 있다. 리셋 트랜지스터 RST의 게이트 단자(233)는 리셋 제어 신호선(152)에 접속되어 있다. 화소 트랜지스터 SST의 게이트 단자(243)는 화소 제어 신호선(154)에 접속되어 있다. 초기화 트랜지스터 IST의 게이트 단자(253)는 초기화 제어 신호선(156)에 접속되어 있다. 출력 제어 신호선(150)에는 출력 제어 신호 BG가 공급된다. 리셋 제어 신호선(152)에는 리셋 제어 신호 RG가 공급된다. 화소 제어 신호선(154)에는 화소 제어 신호 SG가 공급된다. 초기화 제어 신호선(156)에는 초기화 제어 신호 IG가 공급된다.
상기 구성을 환언하면, 유지 용량 Cs의 제1 용량 단자(261)는 구동 트랜지스터 DRT의 제1 단자(211)에 접속되고, 유지 용량 Cs의 제2 용량 단자(262)는 화소 트랜지스터 SST의 제1 단자(241)에 접속되어 있다고 할 수도 있다. 또한, 실시 형태 1에서는, 화소 회로(100)를 구성하는 트랜지스터가 모두 ｎ채널형 트랜지스터인 구성을 예시했지만, 이 구성에 한정되지 않는다. 예를 들어, 화소 회로(100)를 구성하는 구동 트랜지스터 DRT 이외의 트랜지스터는 모두 p채널형 트랜지스터여도 되고, ｎ채널형 트랜지스터 및 p채널형 트랜지스터의 양쪽이 사용되어도 된다. 또한, 상기 트랜지스터는 온 상태와 오프 상태를 전환 가능한 스위칭 소자여도 되고, 트랜지스터 이외의 스위칭 소자여도 된다.
출력 제어 신호선(150), 리셋 제어 신호선(152), 화소 제어 신호선(154), 초기화 제어 신호선(156) 및 리셋 전원선(142)은 도 1의 제어 신호선(112)에 포함된다. 즉, 이들 제어 신호선 및 전원선은 표시 장치(10)의 행 방향으로 연장되어 있다. 한편, 제1 주전원선(130), 초기화 전원선(140) 및 화상 데이터 신호선(144)은 도 1의 데이터 신호선(122)에 포함된다. 즉, 이들 제어 신호선 및 전원선은 표시 장치(10)의 열 방향으로 연장되어 있다. 또한, 제2 주전원선(132)은 기판 전체면에 배치되어 있다.
[표시 장치(10)의 구동 방법]
도 3은 본 발명의 일 실시 형태에 따른 화소 회로의 구동 방법을 나타내는 타이밍 차트를 도시하는 도면이다. 또한, 본 실시 형태에서는, 화소 회로를 구성하는 트랜지스터가 모두 ｎ채널형이다. 즉, 트랜지스터의 게이트 단자에 「로우 레벨」의 제어 신호가 공급되면 그 트랜지스터는 오프 상태(비도통 상태)로 된다. 한편, 트랜지스터의 게이트 단자에 「하이 레벨」의 제어 신호가 공급되면 그 트랜지스터는 온 상태(도통 상태)로 된다. 이하, 도 2의 회로도 및 도 3의 타이밍 차트를 사용하여, 표시 장치(10)의 구동 방법에 대해서 설명한다. 또한, 여기에서는, n행째의 화소 회로군에 대하여 화상 데이터를 기입하는 예에 대해서 설명한다.
도 3에 도시한 바와 같이, 표시 장치(10)는 (a) 제1 리셋 기간, (b) 제2 리셋 기간, (c) 역치 보상 기간, (d) 제1 기입 기간, (e) 제2 기입 기간 및 (f) 발광 기간을 갖는다. 이하, 이들의 기간에 대해서, 도 2 및 도 3을 참조하면서 설명한다. 또한, 도 3의 점선으로 구획된 기간은 1 수평 기간(1H)에 상당한다. 1 수평 기간이란, 어느 한 행의 화소 회로 모두에 화상 데이터 신호를 기입하는 기간을 의미한다.
(a) 제1 리셋 기간
제1 리셋 기간에서는, 출력 제어 신호 BG가 하이 레벨로부터 로우 레벨이 되어, 출력 트랜지스터 BCT가 오프 상태로 된다. 따라서, 구동 트랜지스터 DRT의 제2 단자(212)는 출력 트랜지스터 BCT에 의해 제1 주전원선(130)으로부터 차단된다. 리셋 제어 신호 RG가 로우 레벨로부터 하이 레벨이 되어, 리셋 트랜지스터 RST가 온 상태로 된다. 따라서, 구동 트랜지스터 DRT의 제1 단자(211) 및 유지 용량 Cs의 제1 용량 단자(261)에는 리셋 트랜지스터 RST를 통해서 리셋 전원 전압 Vrst가 공급된다. 초기화 제어 신호 IG 및 화소 제어 신호 SG는 로우 레벨이 유지되고, 초기화 트랜지스터 IST 및 화소 트랜지스터 SST는 오프 상태가 유지된다. 즉, 구동 트랜지스터 DRT의 게이트 단자(213) 및 유지 용량 Cs의 제2 용량 단자(262)는 플로팅이 된다.
여기서, 리셋 전원 전압 Vrst로서, 제2 주전원 전압 PVSS보다 낮은 전압이 설정된다. 단, 리셋 전원 전압 Vrst는 반드시 제2 주전원 전압 PVSS보다 낮을 필요는 없고, 후술하는 제2 리셋 기간에서 발광 소자 D1에 전류가 흐르지 않는 전압이면 된다. 구체적으로는, 리셋 전원 전압 Vrst는 제2 주전원 전압 PVSS보다 발광 소자 D1의 역치 전압분만큼 높은 전압 이하이면 된다. 리셋 전원 전압 Vrst가 제2 주전원 전압 PVSS와 동일하면, 표시 장치의 구동에 필요한 전원 전압의 종류가 줄어들므로 프레임폭 협소화나 에너지 소비 삭감이 된다. 또한, 구동 트랜지스터 DRT가 온 상태가 되지 않도록, 리셋 전원 전압 Vrst는 구동 트랜지스터 DRT의 게이트 단자(213)의 플로팅 전압(즉, 게이트 단자(213)에 공급될 가능성이 있는 전압)보다 낮은 전압이 되도록 설정되어도 된다. 예를 들어, 리셋 전원 전압 Vrst로서 -3V가 공급된다. 상기 동작에 의해, 발광 소자 D1에의 전류의 공급을 정지해서 비발광 상태로 한다. 또한, 이 기간에 있어서, 보조 용량 Cad의 충방전이 행해지고, 보조 용량 Cad에 유지되는 전하량이 안정된다. 실시 형태 1에서는, 보조 용량 Cad의 제2 용량 단자(272)가 초기화 전원선(140)에 접속되어 있기 때문에, 제1 리셋 기간에 있어서 보조 용량 Cad에는 초기화 전원 전압 Vini와 리셋 전원 전압 Vrst의 전위차에 기초하는 전하가 유지된다. 한편, 유지 용량 Cs의 제2 용량 단자(262)는 플로팅이므로, 유지 용량 Cs의 충방전은 행해지지 않고, 제1 용량 단자(261)의 전위의 변화에 따라서 제2 용량 단자(262)의 전위가 변화된다.
(b) 제2 리셋 기간
제2 리셋 기간에서는, 초기화 제어 신호 IG가 로우 레벨로부터 하이 레벨이 되어, 초기화 트랜지스터 IST가 온 상태로 된다. 따라서, 구동 트랜지스터 DRT의 게이트 단자(213)에는 초기화 트랜지스터 IST를 통해서 초기화 전원 전압 Vini가 공급된다. 리셋 제어 신호 RG는 하이 레벨이 유지되고, 리셋 트랜지스터 RST는 온 상태가 유지된다. 출력 제어 신호 BG 및 화소 제어 신호 SG는 로우 레벨이 유지되고, 출력 트랜지스터 BCT 및 화소 트랜지스터 SST는 오프 상태가 유지된다. 즉, 구동 트랜지스터 DRT의 제1 단자(211) 및 유지 용량 Cs의 제1 용량 단자(261)에는 리셋 전원 전압 Vrst가 공급되고, 구동 트랜지스터 DRT의 게이트 단자(213) 및 유지 용량 Cs의 제2 용량 단자(262)에는 초기화 전원 전압 Vini가 공급된다.
여기서, 초기화 전원 전압 Vini로서, 리셋 전원 전압 Vrst보다 높은 전압이 공급된다. 예를 들어, 초기화 전원 전압 Vini로서 +1V가 공급된다. 따라서, 구동 트랜지스터 DRT에서는, 제1 단자(211)의 전위(Vrst)에 대한 게이트 단자(213)의 전위(Vini)가 하이 레벨이 되기 때문에, 구동 트랜지스터 DRT는 온 상태로 된다. 이것은 구동 트랜지스터 DRT의 역치 전압의 편차를 고려하더라도, 구동 트랜지스터 DRT가 온하는 데 충분히 높은 전압이 구동 트랜지스터 DRT의 게이트, 소스 사이에 인가되기 때문이다. 또한, 이 기간에 있어서, 유지 용량 Cs에는 리셋 전원 전압 Vrst와 초기화 전원 전압 Vini의 전위차에 기초하는 전하가 유지된다.
상기한 바와 같이 제1 리셋 기간에 있어서 보조 용량 Cad에 대한 충방전이 행해지고, 제2 리셋 기간에 있어서 유지 용량 Cs에 대한 충방전이 행해진다. 즉, 각각 상이한 리셋 기간에 있어서 보조 용량 Cad 및 유지 용량 Cs에 대한 충방전이 행해진다.
(c) 역치 보상 기간
역치 보상 기간에서는, 출력 제어 신호 BG가 로우 레벨로부터 하이 레벨이 되어, 출력 트랜지스터 BCT가 온 상태로 된다. 따라서, 구동 트랜지스터 DRT의 제2 단자(212)에는 출력 트랜지스터 BCT를 통해서 제1 주전원 전압 PVDD가 공급된다. 리셋 제어 신호 RG가 하이 레벨로부터 로우 레벨이 되어, 리셋 트랜지스터 RST가 오프 상태로 된다. 따라서, 구동 트랜지스터 DRT의 제1 단자(211)는 리셋 트랜지스터 RST에 의해 리셋 전원선(142)으로부터 차단된다. 초기화 제어 신호 IG는 하이 레벨이 유지되고, 초기화 트랜지스터 IST는 온 상태가 유지된다. 화소 제어 신호 SG는 로우 레벨이 유지되고, 화소 트랜지스터 SST는 오프 상태가 유지된다.
여기서, 구동 트랜지스터 DRT는 상기 제2 리셋 기간에서 온 상태로 되어 있기 때문에, 제1 주전원 전압 PVDD로부터 공급된 전류가 구동 트랜지스터 DRT의 제2 단자(212)로부터 제1 단자(211)로 흐른다. 이 전류에 의해 제1 단자(211)의 전위가 상승한다. 그리고, 제1 단자(211)의 전위와 게이트 단자(213)의 전위의 차가 구동 트랜지스터 DRT의 역치 전압(VTH)에 도달하면, 구동 트랜지스터 DRT가 오프 상태로 된다.
여기서, 게이트 단자(213)에는 Vini가 공급되어 있기 때문에, 제1 단자(211)의 전위가 (Vini-VTH)에 도달하면, 구동 트랜지스터 DRT가 오프 상태로 된다. 이때, 유지 용량 Cs의 제2 용량 단자(262)에는 Vini가 공급되고, 제1 용량 단자(261)에는 (Vini-VTH)가 공급되기 때문에, 유지 용량 Cs에는 VTH에 기초하는 전하가 유지된다. 환언하면, 역치 보상 기간에 있어서, 유지 용량 Cs에는 구동 트랜지스터 DRT의 VTH에 기초하는 정보가 보존된다고 할 수도 있다. 또한, 역치 보상 기간에 있어서의 발광 소자 D1의 발광을 억제하기 위해서, [(Vini-VTH)-PVSS]＜[발광 소자의 역치 전압]의 조건을 만족하도록 Vini가 설정되는 것이 바람직하다.
(d) 제1 기입 기간
제1 기입 기간에서는, 출력 제어 신호 BG 및 초기화 제어 신호 IG가 하이 레벨로부터 로우 레벨이 되어, 출력 트랜지스터 BCT 및 초기화 트랜지스터 IST가 오프 상태로 된다. 따라서, 구동 트랜지스터 DRT의 제2 단자(212)는 출력 트랜지스터 BCT에 의해 제1 주전원선(130)으로부터 차단되고, 구동 트랜지스터 DRT의 게이트 단자(213)는 초기화 트랜지스터 IST에 의해 초기화 전원선(140)으로부터 차단된다. 화소 제어 신호 SG가 로우 레벨로부터 하이 레벨이 되어, 화소 트랜지스터 SST가 온 상태로 된다. 리셋 제어 신호 RG는 로우 레벨이 유지되고, 리셋 트랜지스터 RST는 오프 상태가 유지된다. 이와 같이 해서, 제1 기입 기간에서는, 화소 회로는 구동 트랜지스터 DRT의 게이트 단자(213)에 화상 데이터 Vsig를 공급 가능한 상태가 된다. 여기서, 실시 형태 1에서는, 제1 기입 기간에 있어서, 화상 데이터 신호선(144)에는 본행의 화소(100)에 대응한 화상 데이터 Vsig는 공급되지 않고, 전행의 화소(100)에 대응한 화상 데이터 Vsig가 공급된다.
(e) 제2 기입 기간
제2 기입 기간에서는, 화상 데이터 신호선(144)에 화상 데이터 Vsig로서 계조 데이터 data(n)이 공급된다. 또한, 제2 기입 기간의 출력 제어 신호 BG, 리셋 제어 신호 RG, 초기화 제어 신호 IG 및 화소 제어 신호 SG의 레벨(하이 레벨 또는 로우 레벨)은 제1 기입 기간과 동일하다. 이와 같이 해서, 구동 트랜지스터 DRT의 게이트 단자(213) 및 유지 용량 Cs의 제2 용량 단자(262)에는 화소 트랜지스터 SST를 통해서 계조 데이터 data(n)이 공급된다.
여기서, 유지 용량 Cs의 제2 용량 단자(262)의 전위가 Vini→Vsig로 변화되면, 제1 용량 단자(261)의 전위는 (Vsig-Vini)에 기초해서 상승한다. 구체적으로는, 유지 용량 Cs 및 보조 용량 Cad가 직렬 접속되어 있기 때문에, 이들 용량의 중간에 위치하는 제1 용량 단자(261)의 전위(Vs)는 이하의 식 (1)로 표시된다.
Figure pat00001
따라서, 제1 단자(211)의 전위와 게이트 단자(213)의 전위의 전위차(Vgs)는 이하의 식 (2)로 표시된다. 즉, 게이트 단자(213)에 화상 데이터 Vsig가 공급되면, 유지 용량 Cs에 구동 트랜지스터 DRT의 VTH 및 화상 데이터 Vsig에 기초하는 전하가 유지된다. 이와 같이 해서, 구동 트랜지스터 DRT는 화상 데이터 Vsig에 구동 트랜지스터 DRT의 VTH가 가산된 전위차에 기초한 온 상태로 된다.
Figure pat00002
(f) 발광 기간
발광 기간에서는, 출력 제어 신호 BG가 로우 레벨로부터 하이 레벨이 되어, 출력 트랜지스터 BCT가 온 상태로 된다. 화소 제어 신호 SG가 하이 레벨로부터 로우 레벨이 되어, 화소 트랜지스터 SST가 오프 상태로 된다. 리셋 제어 신호 RG 및 초기화 제어 신호 IG는 로우 레벨이 유지되고, 리셋 트랜지스터 RST 및 초기화 트랜지스터 IST는 오프 상태가 유지된다. 이와 같이 해서, 구동 트랜지스터 DRT는 제2 단자(212)에 공급된 제1 주전원 전압 PVDD 중, 상기 식 (2)에 기초하는 전류를 발광 소자 D1에 제공한다.
여기서, 구동 트랜지스터 DRT를 흐르는 전류 (Id)는 이하의 식 (3)으로 표시된다. 식 (3)에 식 (2)를 대입함으로써, 구동 트랜지스터 DRT의 VTH 성분은 식 (3)에서 소거되고, Id는 이하의 식 (4)로 표시된 바와 같이, VTH에 의존하지 않는 전류로 된다.
Figure pat00003
Figure pat00004
이상과 같이 하여, 발광 기간에 있어서, 구동 트랜지스터 DRT의 VTH의 영향이 배제된 전류가 발광 소자 D1에 공급된다. 즉, 구동 트랜지스터 DRT의 VTH가 보상된 전류가 발광 소자 D1에 공급된다.
도 3에 도시한 바와 같이, 표시 장치(10)에서는, 제1 리셋 기간 및 제2 리셋 기간 각각에 있어서 1 수평 기간의 하이 레벨의 신호가 공급된다. 제1 리셋 기간 및 제2 리셋 기간은 연속되어 있기 때문에, 리셋 제어 신호 RG에는 2 수평 기간의 하이 레벨의 신호가 공급된다. 즉, 리셋 트랜지스터 RST의 게이트 단자(233)에는 2 수평 기간의 온 신호가 공급된다. 제1 기입 기간 및 제2 기입 기간 각각에는 1 수평 기간의 하이 레벨의 신호가 공급된다. 제1 기입 기간 및 제2 기입 기간은 연속되어 있기 때문에, 화소 제어 신호 SG에는 2 수평 기간의 하이 레벨의 신호가 공급된다. 즉, 화소 트랜지스터 SST의 게이트 단자(243)에는 2 수평 기간의 온 신호가 공급된다.
후술하지만, 상기 제1 기입 기간에서는, 본행(n행째)의 구동 트랜지스터 DRT에서는 화상 데이터의 기입은 행해지지 않고, 전행(n-1행째)의 구동 트랜지스터 DRT에 화상 데이터 Vsig가 기입된다. 실시 형태 1에서는, 제1 기입 기간에 있어서n-1행째의 구동 트랜지스터 DRT에 화상 데이터가 기입되는 구동 방법을 예시했지만, 이 구동 방법에 한정되지 않는다. 예를 들어, n-1행째 이외의 구동 트랜지스터 DRT에 화상 데이터가 기입되어도 된다. 실시 형태 1에서는, 제1 기입 기간에서는 화상 데이터 신호선(144)에 n-1행째의 화상 데이터 Vsig가 공급되고, 제2 기입 기간에서는 n행째의 화상 데이터 Vsig로서 계조 데이터 data(n)이 공급되는 구동 방법을 예시했지만, 이 구동 방법에 한정되지 않는다.
[표시 장치(10)의 주변 회로의 회로 구성]
도 4는 본 발명의 일 실시 형태에 따른 주변 회로의 회로 구성의 일례를 나타내는 회로도이다. 도 4에는 n행째부터 n+3행째까지의 주변 회로의 일부가 나타나 있다. 도 4에 도시한 바와 같이, n 내지 n+3행째의 주변 회로(300, 302, 304 및 306)에는 시프트 레지스터(310, 312, 314 및 316)가 각각 배치되어 있다. n행째의 주변 회로(300)는 초기화 제어 신호선(320), 리셋 제어 신호선(330), OR 회로(340), 인버터(350), 출력 제어 신호선(360) 및 화소 제어 신호선(370)을 갖고 있다. 또한, 출력 제어 신호선(360)은 OR 회로(340) 및 인버터(350)를 통해서, 리셋 제어 신호선(330) 및 화소 제어 신호선(370)에 접속되어 있다.
n행째의 주변 회로(300)와 마찬가지로, n+1행째의 주변 회로(302)는 초기화 제어 신호선(322), 리셋 제어 신호선(332), OR 회로(342), 인버터(352), 출력 제어 신호선(362) 및 화소 제어 신호선(372)을 갖고 있다. n+2행째의 주변 회로(304)는 초기화 제어 신호선(324), 리셋 제어 신호선(334), OR 회로(344), 인버터(354), 출력 제어 신호선(364) 및 화소 제어 신호선(374)을 갖고 있다. n+3행째의 주변 회로(306)는, 초기화 제어 신호선(326), 리셋 제어 신호선(336), OR 회로(346), 인버터(356), 출력 제어 신호선(366) 및 화소 제어 신호선(376)을 갖고 있다.
상기 n행째의 주변 회로(300)에 있어서의 4개의 제어 신호선 중, 화소 제어 신호선(370)이 시프트 레지스터(310)에 접속되어 있다. 한편, 초기화 제어 신호선(320) 및 리셋 제어 신호선(330)은 n행째 이외의 시프트 레지스터에 접속되어 있다. 시프트 레지스터(310)는 n+2행째의 초기화 제어 신호선(324) 및 n+3행째의 리셋 제어 신호선(336)에 접속되어 있다. 즉, 화소 제어 신호선(370)의 화소 제어 신호 SG(n), 초기화 제어 신호선(324)의 초기화 제어 신호 IG(n+2) 및 리셋 제어 신호선(336)의 리셋 제어 신호 RG(n+3)에는 동일한 타이밍 신호 SR(n)이 공급된다.
또한 도 2 및 도 4를 참조하여 설명하면 n행째의 시프트 레지스터(310)는 n행째의 화소 제어 신호선(370)을 통해서 n행째의 화소 트랜지스터 SST를 제어한다. n행째의 시프트 레지스터(310)는 n+2행째의 초기화 제어 신호선(324)을 통해서 n+2행째의 초기화 트랜지스터 IST를 제어한다. n행째의 시프트 레지스터(310)는 n+3행째의 리셋 제어 신호선(336)을 통해서 n+3행째의 리셋 트랜지스터 RST를 제어한다.
여기서, 도 5를 사용하여, 도 4에 도시한 복수의 시프트 레지스터를 사용한 표시 장치(10)의 구동 방법에 대해서 설명한다. 도 5는 본 발명의 일 실시 형태에 따른 복수행의 화소 회로의 구동 방법을 나타내는 타이밍 차트를 도시하는 도면이다. 도 5에는 n행째부터 n+3행째까지의 화소 회로에 공급되는 타이밍 신호가 나타나 있다. 도 4를 참조하면, n행째의 시프트 레지스터(310)로부터 공급되는 타이밍 신호 SR(n)은 SG(n), IG(n+2) 및 RG(n+3)으로서 공급된다. 즉, 도 5에 도시한 바와 같이, SG(n), IG(n+2) 및 RG(n+3)에는 동일한 타이밍 신호가 공급된다(도 5 중 A, B 및 C를 참조).
도 4를 참조하면, BG(n)에는 SG(n) 및 RG(n)으로서 공급된 타이밍 신호가 OR 회로(340) 및 인버터(350)를 통해서 공급된다. 즉, 도 5에 도시한 바와 같이, BG(n)에는 RG(n) 및 SG(n)이 반전된 타이밍 신호가 공급된다(도 5 중 A, D 및 E를 참조).
상기한 바와 같이, BG(n), RG(n), IG(n) 및 SG(n)에는 모두 2 수평 기간의 타이밍 신호가 공급된다. 따라서, 주변 회로에는, 2 수평 기간의 타이밍 신호를 공급하는 시프트 레지스터가 배치되어 있으면 된다. 즉, 1개의 행에 대하여 복수 종류의 기간을 갖는 타이밍 신호가 공급될 필요가 없기 때문에, 1개의 행에 대하여 1종류의 시프트 레지스터가 배치됨으로써 화소 회로가 구동한다.
또한, 도 5에 도시한 바와 같이, 예를 들어 n행째(본행)의 제1 기입 기간(d)은, 그 전행의 n-1행째의 제2 기입 기간(e')과 오버랩되어 있어, Vsig로서 n-1행째의 계조 데이터 data(n-1)이 공급된다. 즉, n행째의 제1 기입 기간(d)에 있어서, n-1행째의 화소 회로에 계조 데이터 data(n-1)이 기입된다. 그리고, n행째의 제2 기입 기간(e)에 있어서, n행째의 화소 회로에 계조 데이터 data(n)이 기입된다. 이와 같이 해서, 제1 기입 기간에서는 전행의 화소 회로에 기입을 행하고, 제2 기입 기간에서는 본행의 화소 회로에 기입을 행할 수 있다.
이상과 같이, 실시 형태 1에 따른 표시 장치(10)에 의하면, 화소 회로가 구동하는 타이밍 신호로서, 모두 2 수평 기간의 타이밍 신호가 사용된다. 이에 의해, 주변 회로에는 2 수평 기간의 타이밍 신호를 공급하는 시프트 레지스터가 배치되면 되기 때문에, 주변 회로의 전유 면적을 작게 할 수 있다. 그 결과, 프레임폭 협소화를 실현할 수 있는 표시 장치를 제공할 수 있다.
또한, 각각 상이한 리셋 기간에 있어서 보조 용량 Cad 및 유지 용량 Cs의 각각에 대한 충방전이 행해짐으로써, 보조 용량 Cad와 유지 용량 Cs 사이에 접속되는 리셋 전원선(142)에 가해지는 부하가 각각의 리셋 기간으로 분산된다. 이에 의해, 행 방향으로 인접하는 화소 회로에 있어서의 발광 편차가 저감된다. 또한, 표시 장치(10)는 제1 기입 기간 및 제2 기입 기간을 갖기 때문에, 기입을 위한 충분한 시간이 확보된다. 따라서, 보다 정확한 신호 기입이 가능하게 된다. 또한, 제1 기입 기간에 있어서, 화소 회로에는 전행의 신호 전압이 인가되어 있다. 제2 기입 기간에 있어서, 화소 회로에 본행의 신호 전압이 인가되면, 화소 회로에 인가되는 신호 전압은 전행의 신호 전압으로부터의 차분만큼 변동된다. 따라서, 화소 회로에 인가되는 신호 전압의 큰 변동을 피할 수 있다.
<실시 형태 2>
도 6 내지 도 9를 사용하여, 본 발명의 일 실시 형태에 따른 표시 장치의 개요에 대해서 설명한다. 실시 형태 2에서는 구동 트랜지스터의 역치 보상 회로가 설치된 유기 EL 표시 장치에 대해서 설명한다.
[표시 장치(10A)의 구성]
표시 장치(10A) 전체의 회로 구성은 도 1에 도시한 실시 형태 1의 표시 장치(10)와 마찬가지이므로, 여기서는 설명을 생략하고, 도 1을 참조하여 설명을 행한다.
도 6은 본 발명의 일 실시 형태에 따른 화소 회로의 회로 구성의 일례를 나타내는 회로도이다. 도 6에 나타내는 화소 회로(100A)를 구성하는 트랜지스터는 모두 ｎ채널형 트랜지스터이다. 도 6에 도시한 바와 같이, 화소 회로(100A)는 발광 소자 D1, 구동 트랜지스터 DRT, 발광 제어 트랜지스터 CCT, 출력 트랜지스터 BCT, 화소 트랜지스터 SST, 초기화 트랜지스터 IST, 유지 용량 Cs 및 보조 용량 Cad를 포함한다. 화소 회로(100A)에서는, 예를 들어 주변 회로 등의 화소 회로(100A) 외부에 배치된 리셋 트랜지스터 RST가 화소 회로(100A)에 접속되어 있다. 이하의 설명에 있어서, 트랜지스터의 소스 및 드레인의 한쪽을 제1 단자라 하고, 소스 및 드레인의 다른 쪽을 제2 단자라 한다. 또한, 용량 소자의 한쪽 단자를 제1 용량 단자라 하고, 용량 소자의 다른 쪽 단자를 제2 용량 단자라 한다.
구동 트랜지스터 DRT의 제1 단자(211A)는 발광 소자 D1의 애노드 단자, 유지 용량 Cs의 제1 용량 단자(261A) 및 보조 용량 Cad의 제1 용량 단자(271A)에 접속되어 있다. 제2 단자(212A)는 발광 제어 트랜지스터 CCT의 제1 단자(281A)에 접속되어 있다. 발광 제어 트랜지스터 CCT의 제2 단자(282A)는 출력 트랜지스터 BCT의 제1 단자(221A) 및 리셋 트랜지스터 RST의 제1 단자(231A)에 접속되어 있다. 출력 트랜지스터 BCT의 제2 단자(222A)는 제1 주전원선(130A)에 접속되어 있다.
화소 트랜지스터 SST의 제1 단자(241A)는 구동 트랜지스터 DRT의 게이트 단자(213A), 초기화 트랜지스터 IST의 제1 단자(251A) 및 유지 용량 Cs의 제2 용량 단자(262A)에 접속되어 있다. 화소 트랜지스터 SST의 제2 단자(242A)는 화상 데이터 신호선(144A)에 접속되어 있다. 초기화 트랜지스터 IST의 제2 단자(252A)는 초기화 전원선(140A)에 접속되어 있다. 보조 용량 Cad의 제2 용량 단자(272A)는 초기화 전원선(140A)에 접속되어 있다. 발광 소자 D1의 캐소드 단자는 제2 주전원선(132A)에 접속되어 있다.
화소 회로(100A) 외부에 배치된 리셋 트랜지스터 RST의 제1 단자(231A)는 전술한 바와 같이 발광 제어 트랜지스터 CCT의 제2 단자(282A) 및 출력 트랜지스터 BCT의 제1 단자(221A)에 접속되어 있다. 제2 단자(232A)는 리셋 전원선(142A)에 접속되어 있다.
여기서, 제1 주전원선(130A)에는 제1 주전원 전압 PVDD가 공급된다. 제2 주전원선(132A)에는 제2 주전원 전압 PVSS가 공급된다. 제1 주전원 전압 PVDD는 애노드에 인가된다. 제2 주전원 전압 PVSS는 캐소드에 인가된다. 초기화 전원선(140A)에는 초기화 전원 전압 Vini가 공급된다. 리셋 전원선(142A)에는 리셋 전원 전압 Vrst가 공급된다. 화상 데이터 신호선(144A)에는 화상 데이터 Vsig가 공급된다.
또한, 발광 제어 트랜지스터 CCT의 게이트 단자(283A)는 발광 제어 신호선(158A)에 접속되어 있다. 출력 트랜지스터 BCT의 게이트 단자(223A)는 출력 제어 신호선(150A)에 접속되어 있다. 화소 트랜지스터 SST의 게이트 단자(243A)는 화소 제어 신호선(154A)에 접속되어 있다. 초기화 트랜지스터 IST의 게이트 단자(253A)는 초기화 제어 신호선(156A)에 접속되어 있다. 발광 제어 신호선(158A)에는 발광 제어 신호 CG가 공급된다. 출력 제어 신호선(150A)에는 출력 제어 신호 BG가 공급된다. 화소 제어 신호선(154A)에는 화소 제어 신호 SG가 공급된다. 초기화 제어 신호선(156A)에는 초기화 제어 신호 IG가 공급된다. 리셋 트랜지스터 RST의 게이트 단자(233A)는 리셋 제어 신호선(152A)에 접속되어 있다. 리셋 제어 신호선(152A)에는 리셋 제어 신호 RG가 공급된다.
상기 구성을 환언하면, 유지 용량 Cs의 제1 용량 단자(261A)는 구동 트랜지스터 DRT의 제1 단자(211A)에 접속되고, 유지 용량 Cs의 제2 용량 단자(262A)는 화소 트랜지스터 SST의 제1 단자(241A)에 접속되어 있다고 할 수도 있다. 또한, 실시 형태 2에서는, 화소 회로(100A)를 구성하는 트랜지스터가 모두 ｎ채널형 트랜지스터인 구성을 예시했지만, 이 구성에 한정되지 않는다. 예를 들어, 화소 회로(100A)를 구성하는 구동 트랜지스터 DRT 이외의 트랜지스터는 모두 p채널형 트랜지스터여도 되고, ｎ채널형 트랜지스터 및 p채널형 트랜지스터의 양쪽이 사용되어도 된다.
[표시 장치(10A)의 구동 방법]
도 7은 본 발명의 일 실시 형태에 따른 화소 회로의 구동 방법을 나타내는 타이밍 차트를 도시하는 도면이다. 또한, 본 실시 형태에서는, 화소 회로를 구성하는 트랜지스터가 모두 ｎ채널형이다. 즉, 트랜지스터의 게이트 단자에 「로우 레벨」의 제어 신호가 공급되면 그 트랜지스터는 오프 상태(비도통 상태)로 된다. 한편, 트랜지스터의 게이트 단자에 「하이 레벨」의 제어 신호가 공급되면 그 트랜지스터는 온 상태(도통 상태)로 된다. 이하, 도 6의 회로도 및 도 7의 타이밍 차트를 사용하여, 표시 장치(10A)의 구동 방법에 대해서 설명한다. 또한, 여기에서는, n행째의 화소 회로군에 대하여 화상 데이터를 기입하는 예에 대해서 설명한다.
도 7에 도시한 바와 같이, 표시 장치(10A)는 (a) 제1 리셋 기간, (b) 제2 리셋 기간, (c) 역치 보상 기간, (d) 제1 기입 기간, (e) 제2 기입 기간 및 (f) 발광 기간을 갖는다. 이하, 이들 기간에 대해서 도 6 및 도 7을 참조하면서 설명한다. 또한, 도 7의 점선으로 구획된 기간은 1 수평 기간(1H)에 상당한다. 1 수평 기간이란, 어느 한 행의 화소 회로 모두에 화상 데이터 신호를 기입하는 기간을 의미한다. 또한, 상기 각 기간에 있어서의 동작의 개요는 실시 형태 1과 유사하므로, 상세한 설명은 생략한다.
(a) 제1 리셋 기간
제1 리셋 기간에서는, 출력 제어 신호 BG가 하이 레벨로부터 로우 레벨이 되고, 리셋 제어 신호 RG가 로우 레벨로부터 하이 레벨이 된다. 발광 제어 신호 CG는 하이 레벨이 유지되고, 초기화 제어 신호 IG 및 화소 제어 신호 SG는 로우 레벨이 유지된다. 즉, 발광 제어 트랜지스터 CCT 및 리셋 트랜지스터 RST가 온 상태, 출력 트랜지스터 BCT, 화소 트랜지스터 SST 및 초기화 트랜지스터 IST가 오프 상태로 된다. 이에 의해, 구동 트랜지스터 DRT의 제2 단자(212A)에는 리셋 전원 전압 Vrst가 공급된다. 또한, 리셋 전원 전압 Vrst는, 제1 리셋 기간에 있어서 구동 트랜지스터 DRT가 온하는 데 충분히 높은 전압이면 된다. 환언하면, 리셋 전원 전압 Vrst는, 제2 주전원 전압 PVSS에 대하여 구동 트랜지스터 DRT의 역치 전압 VTH에 마진을 갖게 한 전압을 가한 정도의 전압이면 된다.
(b) 제2 리셋 기간
제2 리셋 기간에서는, 초기화 제어 신호 IG가 로우 레벨로부터 하이 레벨이 된다. 출력 제어 신호 BG 및 화소 제어 신호 SG는 로우 레벨이 유지되고, 리셋 제어 신호 RG 및 발광 제어 신호 CG는 하이 레벨이 유지된다. 즉, 리셋 트랜지스터 RST, 발광 제어 트랜지스터 CCT 및 초기화 트랜지스터 IST가 온 상태, 출력 트랜지스터 BCT 및 화소 트랜지스터 SST가 오프 상태로 된다. 이에 의해, 구동 트랜지스터 DRT의 제2 단자(212A)에는 리셋 전원 전압 Vrst가 공급되고, 구동 트랜지스터 DRT의 게이트 단자(213A) 및 유지 용량 Cs의 제2 용량 단자(262A)에는 초기화 전원 전압 Vini가 공급된다.
여기서, 리셋 전원 전압 Vrst 및 초기화 전원 전압 Vini에는, 구동 트랜지스터 DRT가 온 상태가 되는 전압이 공급된다. 따라서, 구동 트랜지스터 DRT를 통해서 제1 단자(211A) 및 유지 용량 Cs의 제1 용량 단자(261A)에 리셋 전원 전압 Vrst가 공급된다.
(c) 역치 보상 기간
역치 보상 기간에서는, 출력 제어 신호 BG가 로우 레벨로부터 하이 레벨이 되고, 리셋 제어 신호 RG가 하이 레벨부터 로우 레벨이 된다. 발광 제어 신호 CG 및 초기화 제어 신호 IG는 하이 레벨이 유지되고, 화소 제어 신호 SG는 로우 레벨이 유지된다. 즉, 출력 트랜지스터 BCT, 발광 제어 트랜지스터 CCT 및 초기화 트랜지스터 IST가 온 상태, 리셋 트랜지스터 RST 및 화소 트랜지스터 SST가 오프 상태로 된다.
여기서, 구동 트랜지스터 DRT는 상기 제2 리셋 기간에서 온 상태로 되어 있기 때문에, 제1 주전원 전압 PVDD로부터 공급된 전류가 구동 트랜지스터 DRT의 제2 단자(212A)로부터 제1 단자(211)로 흐른다. 이 전류에 의해 제1 단자(211A)의 전위가 상승한다. 그리고, 제1 단자(211A)의 전위와 게이트 단자(213A)의 전위의 차가 구동 트랜지스터 DRT의 역치 전압(VTH)에 도달하면, 구동 트랜지스터 DRT가 오프 상태로 된다.
여기서, 게이트 단자(213A)에는 Vini가 공급되어 있기 때문에, 제1 단자(211A)의 전위가 (Vini-VTH)에 도달하면, 구동 트랜지스터 DRT가 오프 상태로 된다. 이때, 유지 용량 Cs의 제2 용량 단자(262A)에는 Vini가 공급되고, 제1 용량 단자(261A)에는 (Vini-VTH)가 공급되기 때문에, 유지 용량 Cs에는 VTH에 기초하는 전하가 유지된다. 환언하면, 역치 보상 기간에 있어서, 유지 용량 Cs에는 구동 트랜지스터 DRT의 VTH에 기초하는 정보가 보존된다고 할 수도 있다.
(d) 제1 기입 기간
제1 기입 기간에서는, 출력 제어 신호 BG, 발광 제어 신호 CG 및 초기화 제어 신호 IG가 하이 레벨로부터 로우 레벨이 되고, 화소 제어 신호 SG가 로우 레벨로부터 하이 레벨이 된다. 리셋 제어 신호 RG는 로우 레벨이 유지된다. 즉, 화소 트랜지스터 SST가 온 상태, 출력 트랜지스터 BCT, 리셋 트랜지스터 RST, 발광 제어 트랜지스터 CCT 및 초기화 트랜지스터 IST가 오프 상태로 된다. 이와 같이 해서, 제1 기입 기간에서는, 화소 회로는 구동 트랜지스터 DRT의 게이트 단자(213A)에 화상 데이터 Vsig를 공급 가능한 상태가 된다. 여기서, 실시 형태 2에서는, 제1 기입 기간에 있어서, 화상 데이터 신호선(144A)에는 본행의 화소(100A)에 대응한 화상 데이터 Vsig는 공급되지 않고, 전행의 화소(100A)에 대응한 화상 데이터 Vsig가 공급된다.
(e) 제2 기입 기간
제2 기입 기간에서는, 화상 데이터 신호선(144A)에 화상 데이터 Vsig로서 계조 데이터 data(n)이 공급된다. 또한, 제2 기입 기간의 출력 제어 신호 BG, 리셋 제어 신호 RG, 발광 제어 신호 CG, 초기화 제어 신호 IG 및 화소 제어 신호 SG의 레벨(하이 레벨 또는 로우 레벨)은 제1 기입 기간과 동일하다. 이와 같이 해서, 구동 트랜지스터 DRT의 게이트 단자(213A) 및 유지 용량 Cs의 제2 용량 단자(262A)에는 화소 트랜지스터 SST를 통해서 계조 데이터 data(n)이 공급된다. 이때, 구동 트랜지스터 DRT의 제1 단자(211A)의 전위와 게이트 단자(213A)의 전위의 전위차(Vgs)는 상기 식 (2)로 표시된다.
(f) 발광 기간
발광 기간에서는, 출력 제어 신호 BG 및 발광 제어 신호 CG가 로우 레벨로부터 하이 레벨이 되고, 화소 제어 신호 SG가 하이 레벨부터 로우 레벨이 된다. 리셋 트랜지스터 RST 및 초기화 트랜지스터 IST는 오프 상태가 유지된다. 즉, 출력 트랜지스터 BCT 및 발광 제어 트랜지스터 CCT가 온 상태로 되고, 리셋 트랜지스터 RST, 초기화 트랜지스터 IST 및 화소 트랜지스터 SST가 오프 상태로 된다. 이와 같이 해서, 구동 트랜지스터 DRT는 제2 단자(212A)에 공급된 제1 주전원 전압 PVDD 중, 상기 식 (2)에 기초하는 전류를 발광 소자 D1에 제공한다.
여기서, 구동 트랜지스터 DRT를 흐르는 전류 (Id)는 상기 식 (4)로 표시된다. 즉, Id는 VTH에 의존하지 않는 전류가 된다.
이상과 같이 하여, 발광 기간에 있어서, 구동 트랜지스터 DRT의 VTH의 영향이 배제된 전류가 발광 소자 D1에 공급된다. 즉, 구동 트랜지스터 DRT의 VTH가 보상된 전류가 발광 소자 D1에 공급된다.
도 7에 도시한 바와 같이, 표시 장치(10A)에서는, 제1 리셋 기간 및 제2 리셋 기간 각각에 있어서 1 수평 기간의 하이 레벨의 신호가 공급된다. 제1 리셋 기간 및 제2 리셋 기간은 연속되어 있기 때문에, 리셋 제어 신호 RG에는 2 수평 기간의 하이 레벨의 신호가 공급된다. 즉, 리셋 트랜지스터 RST의 게이트 단자(233A)에는 2 수평 기간의 온 신호가 공급된다. 제1 기입 기간 및 제2 기입 기간의 각각에는 1 수평 기간의 하이 레벨의 신호가 공급된다. 제1 기입 기간 및 제2 기입 기간은 연속되어 있기 때문에, 화소 제어 신호 SG에는 2 수평 기간의 하이 레벨의 신호가 공급된다. 즉, 화소 트랜지스터 SST의 게이트 단자(243A)에는 2 수평 기간의 온 신호가 공급된다.
후술하지만, 상기 제1 기입 기간에서는, 본행(n행째)의 구동 트랜지스터 DRT에서는 화상 데이터의 기입은 행해지지 않고, 전행(n-1행째)의 구동 트랜지스터 DRT에 화상 데이터 Vsig가 기입된다. 단, 제1 기입 기간에 있어서, n-1행째 이외의 구동 트랜지스터 DRT에 화상 데이터가 기입되어도 된다.
[표시 장치(10A)의 주변 회로의 회로 구성]
도 8은 본 발명의 일 실시 형태에 따른 주변 회로의 회로 구성의 일례를 나타내는 회로도이다. 도 8에는, n행째부터 n+3행째까지의 주변 회로의 일부가 나타나 있다. 도 8에 도시한 바와 같이, n 내지 n+3행째의 주변 회로(300A, 302A, 304A 및 306A)에는 시프트 레지스터(310A, 312A, 314A 및 316A)가 각각 배치되어 있다. n행째의 주변 회로(300A)는 초기화 제어 신호선(320A), 리셋 제어 신호선(330A), OR 회로(340A), 인버터(350A), 출력 제어 신호선(360A), 화소 제어 신호선(370A), 인버터(380A) 및 발광 제어 신호선(390A)을 갖고 있다. 또한, 출력 제어 신호선(360A)은 OR 회로(340A) 및 인버터(350A)를 통해서, 리셋 제어 신호선(330A) 및 화소 제어 신호선(370A)에 접속되어 있다. 또한, 발광 제어 신호선(390A)은 인버터(380A)를 통해서 화소 제어 신호선(370A)에 접속되어 있다.
n행째의 주변 회로(300A)와 마찬가지로, n+1행째의 주변 회로(302A)는 초기화 제어 신호선(322A), 리셋 제어 신호선(332A), OR 회로(342A), 인버터(352A), 출력 제어 신호선(362A), 화소 제어 신호선(372A), 인버터(382A) 및 발광 제어 신호선(392A)을 갖고 있다. n+2행째의 주변 회로(304A)는 초기화 제어 신호선(324A), 리셋 제어 신호선(334A), OR 회로(344A), 인버터(354A), 출력 제어 신호선(364A), 화소 제어 신호선(374A), 인버터(384A) 및 발광 제어 신호선(394A)을 갖고 있다. n+3행째의 주변 회로(306A)는, 초기화 제어 신호선(326A), 리셋 제어 신호선(336A), OR 회로(346A), 인버터(356A), 출력 제어 신호선(366A), 화소 제어 신호선(376A), 인버터(386A) 및 발광 제어 신호선(396A)을 갖고 있다.
상기 n행째의 주변 회로(300A)에 있어서의 5개의 제어 신호선 중, 화소 제어 신호선(370A) 및 발광 제어 신호선(390A)이 시프트 레지스터(310A)에 접속되어 있다. 한편, 초기화 제어 신호선(320A) 및 리셋 제어 신호선(330A)은 n행째 이외의 시프트 레지스터에 접속되어 있다. 시프트 레지스터(310A)는 n+2행째의 초기화 제어 신호선(324A) 및 n+3행째의 리셋 제어 신호선(336A)에 접속되어 있다. 즉, 화소 제어 신호선(370A)의 화소 제어 신호 SG(n), 초기화 제어 신호선(324A)의 초기화 제어 신호 IG(n+2) 및 리셋 제어 신호선(336A)의 리셋 제어 신호 RG(n+3)에는 동일한 타이밍 신호 SR(n)이 공급된다.
또한 도 6 및 도 8을 참조하여 설명하면, n행째의 시프트 레지스터(310A)는, n행째의 화소 제어 신호선(370A)을 통해서 n행째의 화소 트랜지스터 SST를 제어한다. n행째의 시프트 레지스터(310A)는, n+2행째의 초기화 제어 신호선(324A)을 통해서 n+2행째의 초기화 트랜지스터 IST를 제어한다. n행째의 시프트 레지스터(310A)는, n+3행째의 리셋 제어 신호선(336A)을 통해서 n+3행째의 리셋 트랜지스터 RST를 제어한다.
여기서, 도 9를 사용하여, 도 8에 나타낸 복수의 시프트 레지스터를 사용한 표시 장치(10A)의 구동 방법에 대해서 설명한다. 도 9는 본 발명의 일 실시 형태에 따른 복수행의 화소 회로의 구동 방법을 나타내는 타이밍 차트를 도시하는 도면이다. 도 9에는, n행째부터 n+3행째까지의 화소 회로에 공급되는 타이밍 신호가 나타나있다. 도 8을 참조하면, n행째의 시프트 레지스터(310A)로부터 공급되는 타이밍 신호 SR(n)은 SG(n), IG(n+2) 및 RG(n+3)으로서 공급된다. 즉, 도 9에 도시한 바와 같이, SG(n), IG(n+2) 및 RG(n+3)에는 동일한 타이밍 신호가 공급된다(도 9 중 F, G 및 H를 참조).
도 8을 참조하면, CG(n)에는, SG(n)으로서 공급된 타이밍 신호가 인버터(380A)를 통해서 공급된다. 즉, 도 9에 도시한 바와 같이, CG(n)에는 SG(n)이 반전된 타이밍 신호가 공급된다(도 9 중 F 및 I를 참조). BG(n)에는, SG(n) 및 RG(n)으로서 공급된 타이밍 신호가 OR 회로(340A) 및 인버터(350A)를 통해서 공급된다. 즉, 도 9에 도시한 바와 같이, BG(n)에는 RG(n) 및 SG(n)이 반전된 타이밍 신호가 공급된다(도 5 중 F, J 및 K를 참조).
상기한 바와 같이 BG(n), RG(n), CG(n), IG(n) 및 SG(n)에는 모두 2 수평 기간의 타이밍 신호가 공급된다. 따라서, 주변 회로에는, 2 수평 기간의 타이밍 신호를 공급하는 시프트 레지스터가 배치되어 있으면 된다. 즉, 1개의 행에 대하여 복수 종류의 기간을 갖는 타이밍 신호가 공급될 필요가 없기 때문에, 1개의 행에 대하여 1종류의 시프트 레지스터가 배치됨으로써 화소 회로가 구동한다.
또한, 도 9에 도시한 바와 같이, 예를 들어 n행째(본행)의 제1 기입 기간(d)은, 그 전행의 n-1행째의 제2 기입 기간(e')과 오버랩되어 있어, Vsig로서 n-1행째의 계조 데이터 data(n-1)이 공급된다. 즉, n행째의 제1 기입 기간(d)에 있어서, n-1행째의 화소 회로에 계조 데이터 data(n-1)이 기입된다. 그리고, n행째의 제2 기입 기간(e)에 있어서, n행째의 화소 회로에 계조 데이터 data(n)이 기입된다. 이와 같이 해서, 제1 기입 기간에서는 전행의 화소 회로에 기입을 행하고, 제2 기입 기간에서는 본행의 화소 회로에 기입을 행할 수 있다.
이상과 같이, 실시 형태 2에 따른 표시 장치(10A)에 의하면, 화소 회로가 구동하는 타이밍 신호로서, 모두 2 수평 기간의 타이밍 신호가 사용된다. 이에 의해, 주변 회로에는 2 수평 기간의 타이밍 신호를 공급하는 시프트 레지스터가 배치되면 되기 때문에, 주변 회로의 전유 면적을 작게 할 수 있다. 그 결과, 프레임폭 협소화를 실현할 수 있는 표시 장치를 제공할 수 있다.
또한, 각각 상이한 리셋 기간에 있어서 보조 용량 Cad 및 유지 용량 Cs의 각각에 대한 충방전이 행해짐으로써, 보조 용량 Cad와 유지 용량 Cs 사이에 접속되는 리셋 전원선(142A)에 가해지는 부하가 각각의 리셋 기간으로 분산된다. 이에 의해, 행 방향으로 인접하는 화소 회로에 있어서의 발광 편차가 저감된다. 또한, 표시 장치(10A)는 제1 기입 기간 및 제2 기입 기간을 갖기 때문에, 기입을 위한 충분한 시간이 확보된다. 따라서, 보다 정확한 신호 기입이 가능하게 된다. 또한, 제1 기입 기간에 있어서, 화소 회로에는 전행의 신호 전압이 인가되어 있다. 제2 기입 기간에 있어서, 화소 회로에 본행의 신호 전압이 인가되면, 화소 회로에 인가되는 신호 전압은 전행의 신호 전압으로부터의 차분만큼 변동된다. 따라서, 화소 회로에 인가되는 신호 전압의 큰 변동을 피할 수 있다.
또한, 본 발명은 상기 실시 형태에 한정된 것이 아니고, 취지를 일탈하지 않는 범위에서 적절히 변경하는 것이 가능하다.
10 : 표시 장치
100 : 화소 회로
110 : 로우 드라이버
112 : 제어 신호선
120 : 칼럼 드라이버
122 : 데이터 신호선
130 : 제1 주전원선
132 : 제2 주전원선
140 : 초기화 전원선
142 : 리셋 전원선
144 : 화상 데이터 신호선
150 : 출력 제어 신호선
152 : 리셋 제어 신호선
154 : 화소 제어 신호선
156 : 초기화 제어 신호선
158 : 발광 제어 신호선
211, 221, 231, 241, 251, 261, 271, 281 : 제1 단자
212, 222, 232, 242, 252, 262, 272, 282 : 제2 단자
213, 223, 233, 243, 253, 283 : 게이트 단자
300, 302, 304, 306 : 주변 회로
310, 312, 314 : 시프트 레지스터
320, 322, 324, 326 : 초기화 제어 신호선
330, 332, 334, 336 : 리셋 제어 신호선
340, 342, 344, 346 : OR 회로
350, 352, 354, 356, 380, 382, 384, 386 : 인버터
360, 362, 364, 366 : 출력 제어 신호선
370, 372, 374, 376 : 화소 제어 신호선
390, 392, 394, 396 : 발광 제어 신호선
BCT : 출력 트랜지스터
CCT : 발광 제어 트랜지스터
Cad : 보조 용량
Cs : 유지 용량
D1 : 발광 소자
DRT : 구동 트랜지스터
IST : 초기화 트랜지스터
RST : 리셋 트랜지스터
SST : 화소 트랜지스터

Claims (12)

  1. 행 방향 및 열 방향으로 배열된 복수의 화소를 갖고, 상기 복수의 화소 각각은,
    발광 소자와,
    소스 및 드레인의 한쪽이 상기 발광 소자에 접속된 구동 트랜지스터와,
    소스 및 드레인의 한쪽이 상기 구동 트랜지스터의 소스 및 드레인의 다른 쪽에 접속되고, 소스 및 드레인의 다른 쪽이 주전원선에 접속된 제1 스위칭 소자와,
    소스 및 드레인의 한쪽이 상기 구동 트랜지스터의 소스 및 드레인의 한쪽에 접속되고, 소스 및 드레인의 다른 쪽이 리셋 전원선에 접속된 제2 스위칭 소자와,
    소스 및 드레인의 한쪽이 상기 구동 트랜지스터의 게이트 단자에 접속되고, 소스 및 드레인의 다른 쪽이 신호선에 접속된 제3 스위칭 소자와,
    소스 및 드레인의 한쪽이 상기 제3 스위칭 소자의 소스 및 드레인의 한쪽에 접속되고, 소스 및 드레인의 다른 쪽이 초기화 전원선에 접속된 제4 스위칭 소자와,
    한쪽 전극이 상기 구동 트랜지스터의 소스 및 드레인의 한쪽에 접속되고, 다른 쪽 전극이 상기 제3 스위칭 소자의 소스 및 드레인의 한쪽에 접속된 용량 소자
    를 갖고,
    상기 제2 스위칭 소자, 상기 제3 스위칭 소자 및 상기 제4 스위칭 소자 각각의 게이트 단자에는 2 수평 기간의 온 신호가 공급되는 표시 장치.
  2. 제1항에 있어서,
    각 행에 대하여 설치된 복수의 시프트 레지스터를 더 갖고,
    n행째의 상기 시프트 레지스터는,
    n행째의 상기 제3 스위칭 소자와,
    n+2행째의 상기 제4 스위칭 소자와,
    n+3행째의 상기 제2 스위칭 소자를 제어하는 표시 장치.
  3. 제1항에 있어서,
    상기 표시 장치는 제1 리셋 기간, 제2 리셋 기간, 역치 보상 기간 및 기입 기간을 갖고,
    상기 제1 리셋 기간은 상기 제1 스위칭 소자가 오프 상태, 상기 제2 스위칭 소자가 온 상태, 상기 제3 스위칭 소자가 오프 상태 및 상기 제4 스위칭 소자가 오프 상태이고,
    상기 제2 리셋 기간은 상기 제1 스위칭 소자가 오프 상태, 상기 제2 스위칭 소자가 온 상태, 상기 제3 스위칭 소자가 오프 상태 및 상기 제4 스위칭 소자가 온 상태이고,
    상기 역치 보상 기간은 상기 제1 스위칭 소자가 온 상태, 상기 제2 스위칭 소자가 오프 상태, 상기 제3 스위칭 소자가 오프 상태 및 상기 제4 스위칭 소자가 온 상태이고,
    상기 기입 기간은 상기 제1 스위칭 소자가 오프 상태, 상기 제2 스위칭 소자가 오프 상태, 상기 제3 스위칭 소자가 온 상태 및 상기 제4 스위칭 소자가 오프 상태인 표시 장치.
  4. 제1항에 있어서,
    상기 표시 장치는,
    상기 구동 트랜지스터의 소스 및 드레인의 한쪽에, 상기 리셋 전원선에 공급된 리셋 전압을 공급하는 제1 리셋 기간과,
    상기 구동 트랜지스터의 게이트 단자에, 상기 초기화 전원선에 공급된 초기화 전압을 공급하는 제2 리셋 기간과,
    상기 구동 트랜지스터의 소스 및 드레인의 한쪽에 공급된 상기 리셋 전압을 차단하고, 상기 구동 트랜지스터의 소스 및 드레인의 다른 쪽에, 상기 주전원선에 공급된 주전압을 공급하고, 상기 용량 소자에 상기 구동 트랜지스터의 역치 전압에 기초하는 전하를 유지시키는 역치 보상 기간과,
    상기 구동 트랜지스터의 소스 및 드레인의 다른 쪽에 공급된 상기 주전압 및 상기 구동 트랜지스터의 게이트 단자에 공급된 상기 초기화 전압을 차단하고, 상기 구동 트랜지스터의 게이트 단자에, 상기 신호선에 공급된 신호 전압을 공급하고, 상기 용량 소자에 상기 역치 전압 및 상기 신호 전압에 기초하는 전하를 유지시키는 기입 기간을 갖는 표시 장치.
  5. 행 방향 및 열 방향으로 배열된 복수의 화소를 갖고, 상기 복수의 화소 각각은,
    발광 소자와,
    소스 및 드레인의 한쪽이 상기 발광 소자에 접속된 구동 트랜지스터와,
    소스 및 드레인의 한쪽이 상기 구동 트랜지스터의 소스 및 드레인의 다른 쪽에 접속된 제1 스위칭 소자와,
    소스 및 드레인의 한쪽이 상기 제1 스위칭 소자의 소스 및 드레인의 다른 쪽에 접속되고, 소스 및 드레인의 다른 쪽이 주전원선에 접속된 제2 스위칭 소자와,
    소스 및 드레인의 한쪽이 상기 구동 트랜지스터의 게이트 단자에 접속되고, 소스 및 드레인의 다른 쪽이 신호선에 접속된 제3 스위칭 소자와,
    소스 및 드레인의 한쪽이 상기 제3 스위칭 소자의 소스 및 드레인의 한쪽에 접속되고, 소스 및 드레인의 다른 쪽이 초기화 전원선에 접속된 제4 스위칭 소자와,
    한쪽 전극이 상기 구동 트랜지스터의 소스 및 드레인의 한쪽에 접속되고, 다른 쪽 전극이 상기 제3 스위칭 소자의 소스 및 드레인의 한쪽에 접속된 용량 소자
    를 갖고,
    상기 제1 스위칭 소자의 소스 및 드레인의 다른 쪽 및 상기 제2 스위칭 소자의 소스 및 드레인의 한쪽은, 제5 스위칭 소자를 통해서 리셋 전원선에 접속되고,
    상기 제3 스위칭 소자, 상기 제4 스위칭 소자 및 상기 제5 스위칭 소자 각각의 게이트 단자에는 2 수평 기간의 온 신호가 공급되는 표시 장치.
  6. 제5항에 있어서,
    각 행에 대하여 설치된 복수의 시프트 레지스터를 더 갖고,
    n행째의 상기 시프트 레지스터는,
    n행째의 상기 제3 스위칭 소자와,
    n+2행째의 상기 제4 스위칭 소자와,
    n+3행째의 상기 제5 스위칭 소자
    를 제어하는 표시 장치.
  7. 제5항에 있어서,
    상기 표시 장치는 제1 리셋 기간, 제2 리셋 기간, 역치 보상 기간 및 기입 기간을 갖고,
    상기 제1 리셋 기간은 상기 제1 스위칭 소자가 온 상태, 상기 제2 스위칭 소자가 오프 상태, 상기 제3 스위칭 소자가 오프 상태, 상기 제4 스위칭 소자가 오프 상태 및 제5 스위칭 소자가 온 상태이고,
    상기 제2 리셋 기간은 상기 제1 스위칭 소자가 온 상태, 상기 제2 스위칭 소자가 오프 상태, 상기 제3 스위칭 소자가 오프 상태, 상기 제4 스위칭 소자가 온 상태 및 제5 스위칭 소자가 온 상태이고,
    상기 역치 보상 기간은 상기 제1 스위칭 소자가 온 상태, 상기 제2 스위칭 소자가 온 상태, 상기 제3 스위칭 소자가 오프 상태, 상기 제4 스위칭 소자가 온 상태 및 제5 스위칭 소자가 오프 상태이고,
    상기 기입 기간은 상기 제1 스위칭 소자가 오프 상태, 상기 제2 스위칭 소자가 오프 상태, 상기 제3 스위칭 소자가 온 상태, 상기 제4 스위칭 소자가 오프 상태 및 상기 제5 스위칭 소자가 오프 상태인 표시 장치.
  8. 제5항에 있어서,
    상기 표시 장치는,
    상기 구동 트랜지스터의 소스 및 드레인의 다른 쪽에, 상기 리셋 전원선에 공급된 리셋 전압을 공급하는 제1 리셋 기간과,
    상기 구동 트랜지스터의 게이트 단자에, 상기 초기화 전원선에 공급된 초기화 전압을 공급하는 제2 리셋 기간과,
    상기 구동 트랜지스터의 소스 및 드레인의 다른 쪽에 공급된 상기 리셋 전압을 차단하고, 상기 구동 트랜지스터의 소스 및 드레인의 다른 쪽에, 상기 주전원선에 공급된 주전압을 공급하고, 상기 용량 소자에 상기 구동 트랜지스터의 역치 전압에 기초하는 전하를 유지시키는 역치 보상 기간과,
    상기 구동 트랜지스터의 소스 및 드레인의 다른 쪽에 공급된 상기 주전압 및 상기 구동 트랜지스터의 게이트 단자에 공급된 상기 초기화 전압을 차단하고, 상기 구동 트랜지스터의 게이트 단자에, 상기 신호선에 공급된 신호 전압을 공급하고, 상기 용량 소자에 상기 역치 전압 및 상기 신호 전압에 기초하는 전하를 유지시키는 기입 기간을 갖는 표시 장치.
  9. 행 방향 및 열 방향으로 배열된 복수의 화소를 갖고, 상기 복수의 화소 각각은,
    발광 소자와,
    상기 발광 소자에 접속된 제1 단자, 제2 단자 및 제1 게이트 단자를 갖는 구동 트랜지스터와,
    상기 제2 단자에 접속된 제3 단자, 주전원선에 접속된 제4 단자 및 제2 게이트 단자를 갖는 제1 스위칭 소자와,
    상기 제1 단자에 접속된 제5 단자, 리셋 전원선에 접속된 제6 단자 및 제3 게이트 단자를 갖는 제2 스위칭 소자와,
    상기 제1 게이트 단자에 접속된 제7 단자, 신호선에 접속된 제8 단자 및 제4 게이트 단자를 갖는 제3 스위칭 소자와,
    상기 제7 단자에 접속된 제9 단자, 초기화 전원선에 접속된 제10 단자 및 제5 게이트 단자를 갖는 제4 스위칭 소자와,
    상기 제1 단자에 접속된 제1 용량 단자 및 상기 제7 단자에 접속된 제2 용량 단자를 갖는 용량 소자
    를 갖고,
    상기 제3 게이트 단자, 상기 제4 게이트 단자 및 상기 제5 게이트 단자에는, 각각 2 수평 기간의 온 신호가 공급되는 표시 장치.
  10. 제9항에 있어서,
    각 행에 대하여 설치된 복수의 시프트 레지스터를 더 갖고,
    n행째의 상기 시프트 레지스터는,
    n행째의 상기 제3 스위칭 소자와,
    n+2행째의 상기 제4 스위칭 소자와,
    n+3행째의 상기 제2 스위칭 소자
    를 제어하는 표시 장치.
  11. 제9항에 있어서,
    상기 표시 장치는 제1 리셋 기간, 제2 리셋 기간, 역치 보상 기간 및 기입 기간을 갖고,
    상기 제1 리셋 기간은 상기 제1 스위칭 소자가 오프 상태, 상기 제2 스위칭 소자가 온 상태, 상기 제3 스위칭 소자가 오프 상태 및 상기 제4 스위칭 소자가 오프 상태이고,
    상기 제2 리셋 기간은 상기 제1 스위칭 소자가 오프 상태, 상기 제2 스위칭 소자가 온 상태, 상기 제3 스위칭 소자가 오프 상태 및 상기 제4 스위칭 소자가 온 상태이고,
    상기 역치 보상 기간은 상기 제1 스위칭 소자가 온 상태, 상기 제2 스위칭 소자가 오프 상태, 상기 제3 스위칭 소자가 오프 상태 및 상기 제4 스위칭 소자가 온 상태이고,
    상기 기입 기간은 상기 제1 스위칭 소자가 오프 상태, 상기 제2 스위칭 소자가 오프 상태, 상기 제3 스위칭 소자가 온 상태 및 상기 제4 스위칭 소자가 오프 상태인 표시 장치.
  12. 제9항에 있어서,
    상기 표시 장치는,
    상기 제1 단자에, 상기 리셋 전원선에 공급된 리셋 전압을 공급하는 제1 리셋 기간과,
    상기 제1 게이트 단자에, 상기 초기화 전원선에 공급된 초기화 전압을 공급하는 제2 리셋 기간과,
    상기 제1 단자에 공급된 상기 리셋 전압을 차단하고, 상기 제2 단자에, 상기 주전원선에 공급된 주전압을 공급하고, 상기 용량 소자에 상기 구동 트랜지스터의 역치 전압에 기초하는 전하를 유지시키는 역치 보상 기간과,
    상기 제2 단자에 공급된 상기 주전압 및 상기 제1 게이트 단자에 공급된 상기 초기화 전압을 차단하고, 상기 제1 게이트 단자에, 상기 신호선에 공급된 신호 전압을 공급하고, 상기 용량 소자에 상기 역치 전압 및 상기 신호 전압에 기초하는 전하를 유지시키는 기입 기간을 갖는 표시 장치.
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