KR20190042124A - 표시장치 - Google Patents

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Abstract

표시장치가 제공된다. 표시장치는 기판 상에 위치하고, 제1채널부, 상기 제1채널부의 일측에 위치하고 구동전압선과 전기적으로 연결된 제1전극 및 상기 제1채널부의 타측에 위치하고 발광소자와 전기적으로 연결된 제2전극을 포함하는 제1반도체 패턴; 상기 제1반도체 패턴 상에 위치하는 제1 절연층; 상기 제1 절연층 상에 위치하고 상기 제1채널부와 중첩하는 제1게이트 전극을 포함하는 제1도전층; 상기 제1도전층 상에 위치하는 제2 절연층; 상기 제2 절연층 상에 위치하고 상기 제1게이트 전극과 중첩하는 초기화 전원선을 포함하는 제2도전층; 상기 제2도전층 상에 위치하는 제3절연층; 상기 제3절연층 상에 위치하고, 제2채널부, 상기 제2채널부의 일측에 위치하는 제3전극 및 상기 제2채널부의 타측에 위치하고 상기 제1게이트 전극과 전기적으로 연결된 제4전극을 포함하는 제2반도체 패턴과, 제3채널부, 상기 제3채널부의 일측에 위치하고 상기 제3전극과 전기적으로 연결된 제5전극 및 상기 제3채널부의 타측에 위치하고 상기 제2전극과 전기적으로 연결된 제6전극을 포함하는 제3반도체 패턴을 포함하는 상부 반도체층; 상기 상부 반도체층 상에 위치하는 제4 절연층; 및 상기 제4 절연층 상에 위치하고 상기 제2채널부와 중첩하는 주사선 및 상기 제3채널부의 중첩하고 상기 주사선과 이격된 제어신호선을 포함하는 제3 도전층 을 포함하고, 상기 상부 반도체층은 상기 제1게이트 전극 및 상기 초기화 전원선과 비중첩한다.

Description

표시장치{DISPLAY DEVICE}
본 발명은 표시장치에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 액정 표시 장치(Liquid Crystal Display, LCD), 유기발광 표시 장치(Organic Light Emitting Display, OLED) 등과 같은 여러 종류의 표시 장치가 사용되고 있다. 그 중 유기발광 표시장치는 자발광 소자인 유기 발광 소자를 포함하는 복수개의 화소를 포함하며, 각 화소에는 유기 발광 소자를 구동하기 위한 복수개의 트랜지스터 및 적어도 하나의 스토리지 커패시터가 형성되어 있다.
최근 고해상도 모델에 대한 요구가 증가하면서, 한정된 공간 내에 상기 복수개의 트랜지스터 및 상기 스토리지 커패시터를 배치하여야 한다. 또한 표시품질 저하를 방지하기 위해 화소 내 소자가 트랜지스터의 특성에 영향을 주는 것을 최소화해야 한다.
본 발명이 해결하고자 하는 과제는 고해상도 구조에서 표시 품질 저하를 방지할 수 있는 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 윈도우 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시장치는, 기판; 상기 기판 상에 위치하고, 제1채널부, 상기 제1채널부의 일측에 위치하고 구동전압선과 전기적으로 연결된 제1전극 및 상기 제1채널부의 타측에 위치하고 발광소자와 전기적으로 연결된 제2전극을 포함하는 제1반도체 패턴; 상기 제1반도체 패턴 상에 위치하는 제1 절연층; 상기 제1 절연층 상에 위치하고 상기 제1채널부와 중첩하는 제1게이트 전극을 포함하는 제1도전층; 상기 제1도전층 상에 위치하는 제2 절연층; 상기 제2 절연층 상에 위치하고 상기 제1게이트 전극과 중첩하는 초기화 전원선을 포함하는 제2도전층; 상기 제2도전층 상에 위치하는 제3절연층; 상기 제3절연층 상에 위치하고, 제2채널부, 상기 제2채널부의 일측에 위치하는 제3전극 및 상기 제2채널부의 타측에 위치하고 상기 제1게이트 전극과 전기적으로 연결된 제4전극을 포함하는 제2반도체 패턴과, 제3채널부, 상기 제3채널부의 일측에 위치하고 상기 제3전극과 전기적으로 연결된 제5전극 및 상기 제3채널부의 타측에 위치하고 상기 제2전극과 전기적으로 연결된 제6전극을 포함하는 제3반도체 패턴을 포함하는 상부 반도체층; 상기 상부 반도체층 상에 위치하는 제4 절연층; 및 상기 제4 절연층 상에 위치하고 상기 제2채널부와 중첩하는 주사선 및 상기 제3채널부의 중첩하고 상기 주사선과 이격된 제어신호선을 포함하는 제3 도전층; 을 포함하고, 상기 상부 반도체층은, 상기 제1게이트 전극 및 상기 초기화 전원선과 비중첩할 수 있다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시장치는, 상기 제3 도전층 상에 위치하는 제5절연층; 상기 제5절연층 상에 위치하고 데이터선을 포함하는 제4도전층; 상기 제4도전층 상에 위치하는 제5절연층; 및 상기 제5절연층 상에 위치하고, 상기 제1전극과 전기적으로 연결된 상기 구동전압선 및 상기 초기화 전원선과 전기적으로 연결된 상부 초기화 전원선을 포함하는 제5도전층을 더 포함할 수 있다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시장치에 있어서, 상기 상부 반도체층은, 상기 상부 초기화 전원선과 비중첩할 수 있다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시장치에 있어서, 상기 제3 도전층은, 상기 제2전극과 상기 제6전극을 전기적으로 연결하는 제1 연결패턴, 상기 제1게이트 전극과 상기 제4전극을 전기적으로 연결하는 제2 연결패턴, 상기 제3전극과 상기 제5전극을 전기적으로 연결하는 제3 연결패턴, 상기 구동전압선과 상기 제1전극을 전기적으로 연결하는 제4 연결패턴, 및 상기 상부 초기화 전원선과 상기 초기화 전원선을 전기적으로 연결하는 제5 연결패턴을 더 포함할 수 있다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시장치에 있어서, 상기 제3절연층 내에 매립된 접속층을 더 포함하고, 상기 접속층은, 상기 제1전극 및 상기 제4 연결패턴과 접촉하는 제1접속 플러그, 상기 제3전극 및 상기 제3 연결패턴과 접촉하는 제2접속 플러그, 상기 제1게이트 전극 및 상기 제2 연결패턴과 접촉하는 제3접속 플러그, 및 상기 초기화 전원선 및 상기 제5 연결패턴과 접촉하는 제4접속 플러그를 포함할 수 있다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시장치에 있어서, 상기 제1접속 플러그, 상기 제2접속 플러그, 상기 제3접속 플러그 및 상기 제4접속 플러그 중 적어도 어느 하나의 상면은, 상기 제3절연층의 상면과 동일평면에 위치할 수 있다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시장치는, 상기 제5도전층은, 상기 구동전압선 및 상기 초기화 전원선과 이격되고 상기 데이터선과 중첩하는 도전패턴을 더 포함할 수 있다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시장치에 있어서, 상기 도전패턴은, 상기 제3전극 또는 상기 제5전극과 전기적으로 연결될 수 있다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시장치는, 상기 제5도전층은, 상기 제2전극과 전기적으로 연결된 도전패턴을 더 포함할 수 있다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시장치에 있어서, 상기 제5도전층 상에 위치하는 제6절연층을 더 포함하고, 상기 발광소자는 상기 제6절연층 상에 위치하고 상기 도전패턴과 연결될 수 있다.
상기 과제를 해결하기 위한 다른 실시예에 따른 표시장치는, 기판; 상기 기판 상에 위치하고, 제1채널부, 상기 제1채널부의 일측에 위치하고 구동전압선과 전기적으로 연결된 제1전극 및 상기 제1채널부의 타측에 위치하고 발광소자와 전기적으로 연결된 제2전극을 포함하는 제1반도체 패턴; 상기 제1반도체 패턴 상에 위치하는 제1 절연층; 상기 제1 절연층 상에 위치하고 상기 제1채널부와 중첩하는 제1게이트 전극을 포함하는 제1도전층; 상기 제1도전층 상에 위치하는 제2 절연층; 상기 제2 절연층 상에 위치하고 상기 제1게이트 전극과 중첩하는 초기화 전원선을 포함하는 제2도전층; 상기 제2도전층 상에 위치하는 제3절연층; 상기 제3절연층 상에 위치하고 각각이 상기 제1게이트 전극 또는 상기 초기화 전원선과 중첩하는 제1게이트 패턴 및 제2게이트 패턴을 포함하는 게이트 패턴층; 상기 게이트 패턴층 상에 위치하는 제4 절연층; 상기 제4 절연층 상에 위치하고, 제2채널부, 상기 제2채널부의 일측에 위치하는 제3전극 및 상기 제2채널부의 타측에 위치하고 상기 제1게이트 전극과 전기적으로 연결된 제4전극을 포함하는 제2반도체 패턴 및 제3채널부, 상기 제3채널부의 일측에 위치하고 상기 제3전극과 전기적으로 연결된 제5전극 및 상기 제3채널부의 타측에 위치하고 상기 제2전극과 전기적으로 연결된 제6전극을 포함하는 제3반도체 패턴을 포함하는 상부 반도체층; 상기 상부 반도체층 상에 위치하는 제5절연층; 및 상기 제5절연층 상에 위치하고 상기 제2채널부와 중첩하는 주사선 및 상기 제3채널부의 중첩하고 상기 주사선과 이격된 제어신호선을 포함하는 제3 도전층; 을 포함하고, 상기 제2반도체 패턴은 상기 제1게이트 패턴과 중첩하고, 상기 제3반도체 패턴은 상기 제2게이트 패턴과 중첩할 수 있다.
상기 과제를 해결하기 위한 다른 실시예에 따른 표시장치에 있어서, 상기 제1게이트 패턴은 상기 제4전극과 전기적으로 연결되고, 상기 제2게이트 패턴은 상기 제6전극과 전기적으로 연결될 수 있다.
상기 과제를 해결하기 위한 다른 실시예에 따른 표시장치에 있어서, 상기 제3 도전층은, 상기 제2전극, 상기 제6전극 및 상기 제2게이트 패턴을 전기적으로 연결하는 제1 연결패턴, 상기 제1게이트 전극, 상기 제1게이트 패턴 및 상기 제4전극을 전기적으로 연결하는 제2 연결패턴, 상기 제3전극과 상기 제5전극을 전기적으로 연결하는 제3 연결패턴, 상기 구동전압선과 상기 제1전극을 전기적으로 연결하는 제4 연결패턴, 및 상기 초기화 전원선과 전기적으로 연결된 제5 연결패턴을 더 포함할 수 있다.
상기 과제를 해결하기 위한 다른 실시예에 따른 표시장치에 있어서, 상기 제1 연결패턴은 상기 제6전극 및 상기 제2게이트 패턴과 접촉하고, 상기 제2 연결패턴은 상기 제4전극 및 상기 제1게이트 패턴과 접촉하고, 상기 제3 연결패턴은 상기 제3전극 및 상기 제5전극과 접촉하고, 상기 제4 연결패턴은 상기 구동전압선과 접촉할 수 있다.
상기 과제를 해결하기 위한 다른 실시예에 따른 표시장치는, 상기 제3 도전층 상에 위치하는 제6절연층; 상기 제6절연층 상에 위치하고 데이터선을 포함하는 제4도전층; 상기 제4도전층 상에 위치하는 제7절연층; 및 상기 제7절연층 상에 위치하고, 상기 제4 연결패턴과 접촉하는 상기 구동전압선 및 상기 제5 연결패턴과 접촉하는 상부 초기화 전원선을 포함하는 제5도전층; 을 더 포함할 수 있다.
상기 과제를 해결하기 위한 다른 실시예에 따른 표시장치에 있어서, 상기 제3절연층 내에 매립된 접속층을 더 포함하고, 상기 접속층은, 상기 제1전극 및 상기 제4 연결패턴과 접촉하는 제1접속 플러그, 상기 제3전극 및 상기 제3 연결패턴과 접촉하는 제2접속 플러그, 상기 제1게이트 전극 및 상기 제2 연결패턴과 접촉하는 제3접속 플러그, 및 상기 초기화 전원선 및 상기 제5 연결패턴과 접촉하는 제4접속 플러그를 포함할 수 있다.
상기 과제를 해결하기 위한 다른 실시예에 따른 표시장치에 있어서, 상기 제1접속 플러그, 상기 제2접속 플러그, 상기 제3접속 플러그 및 상기 제4접속 플러그 중 적어도 어느 하나의 상면은, 상기 제3절연층의 상면과 동일평면에 위치할 수 있다.
상기 과제를 해결하기 위한 다른 실시예에 따른 표시장치에 있어서, 상기 제5도전층은, 상기 구동전압선 및 상기 초기화 전원선과 이격되고 상기 데이터선과 중첩하는 도전패턴을 더 포함하고, 상기 도전패턴은 상기 제3 연결패턴과 접촉할 수 있다.
상기 과제를 해결하기 위한 다른 실시예에 따른 표시장치에 있어서, 상기 제5도전층은, 상기 제1 연결패턴과 접촉하는 도전패턴을 더 포함할 수 있다.
상기 과제를 해결하기 위한 다른 실시예에 따른 표시장치에 있어서, 상기 제5도전층 상에 위치하는 제6절연층을 더 포함하고, 상기 발광소자는 상기 제6절연층 상에 위치하고 상기 도전패턴과 연결될 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따르면, 고해상도를 구현할 수 있는 표시 장치를 제공할 수 있다.
또한 본 발명의 실시예들에 따르면, 고해상도 구조에서 트랜지스터의 특성 저하를 방지함으로써 표시 품질을 향상시킬 수 있는 표시 장치를 제공할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시장치의 개략적인 블록도이다.
도 2는 일 실시예에 따른 표시장치에서 한 화소의 등가 회로도이다.
도 3은 도 2에 도시된 한 화소의 레이아웃도이다.
도 4는 도 3의 제1반도체 패턴, 상부 반도체층, 제1도전층 및 제2도전층의 레이아웃도이다.
도 5는 도 3의 X1-X1'선을 따라 절단한 단면도이다.
도 6은 도 3의 Q부분을 확대한 도면이다.
도 7은 도 3의 X2-X2'선을 따라 절단한 단면도이다.
도 8은 도 3의 X3-X3'선을 따라 절단한 단면도이다.
도 9는 도 3의 X4-X4'선을 따라 절단한 단면도이다.
도 10은 다른 실시예에 따른 표시장치에서 한 화소의 등가 회로도이다.
도 11은 다른 실시예에 따른 표시장치에서 도 5와 대응하는 부분 중 일부에 대한 단면도이다.
도 12는 다른 실시예에 따른 표시장치에서 도 7과 대응하는 부분의 단면도이다.
도 13은 다른 실시예에 따른 표시장치에서 도 9와 대응하는 부분의 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참고로 하여 실시예들에 대해 설명한다. 이하에서는 표시장치로서 유기발광 표시장치를 예로 들어 설명하기로 한다.
도 1은 일 실시예에 표시장치의 개략적인 블록도이다.
도 1을 참조하면, 표시 장치(1)는 복수의 화소(PX)들을 포함하는 표시 패널(10) 및 표시 패널(10)을 구동하는 패널 구동부를 포함할 수 있다.
일 실시예에서 상기 패널 구동부는 화소(PX)들이 발광하지 않는 비발광 구간 및 화소(PX)들이 동시에 발광하는 발광 구간을 포함하는 동시 발광 방식으로 표시 패널(10)을 구동할 수 있다. 일 실시예에서, 상기 패널 구동부는 주사 구동부(20), 데이터 구동부(30), 전원 공급부(40), 및 타이밍 제어부(50)를 포함할 수 있다.
표시 패널(10)은 영상을 표시하기 위해 복수의 화소(PX)들을 포함할 수 있다. 예를 들어, 표시 패널(10)은 제1 내지 제n(단, n은 1보다 큰 정수) 주사 선들(SL1 내지 SLn) 및 제1 내지 제m(단, m은 1보다 큰 정수) 데이터선들(DL1 내지 DLm)의 교차부마다 위치되는 n*m개의 화소(PX)들을 포함할 수 있다. 화소(PX)는 일 프레임 주기 내에서 변동되는 전압 레벨을 갖는 제1 전원(ELVDD) 및 초기화 전원(VINT)에 연결되어 동시 발광 방식으로 구동될 수 있다. 화소(PX)의 구조 및 구동 방법에 대해서는 후술한다.
주사 구동부(20)는 제1 제어 신호(CNT1)에 기초하여 제1 내지 제n 주사 선들(SL1 내지 SLn)을 통해 화소(PX)들에 주사 신호를 제공할 수 있다.
데이터 구동부(30)는 제2 제어 신호(CNT2)에 기초하여 디지털 영상 데이터를 아날로그 데이터 신호로 변환하고, 데이터 신호를 제1 내지 제m 데이터선들(DL1 내지 DLm)을 통해 화소(PX)들에 데이터 신호를 제공할 수 있다.
전원 공급부(40)는 제3 제어 신호(CNT3)에 기초하여 일 프레임 주기 내에서 변동되는 전압 레벨을 갖는 구동전압(ELVDD), 공통전압(ELVSS), 및 초기화 전원(VINT)을 화소(PX)들에 제공할 수 있다. 예를 들어, 전원 공급부(40)는 입력 전압(예를 들어, 배터리 전압)으로부터 다양한 전압 레벨을 갖는 출력 전압들을 생성하는 DC-DC 컨버터 및 구동전압(ELVDD), 공통전압(ELVSS), 및 초기화 전원(VINT)에 각각에 대한 전압 레벨을 설정하기 위해 제3 제어 신호(CNT3)에 기초하여 출력 전압들을 구동전압(ELVDD), 공통전압(ELVSS), 및 초기화 전원(VINT)로서 선택하는 스위치들을 포함할 수 있다.
타이밍 제어부(50)는 주사 구동부(20), 데이터 구동부(30), 및 전원 공급부(40)를 제어할 수 있다. 예를 들어, 타이밍 제어부(50)는 시스템 보드와 같은 외부 회로로부터 제어 신호(CTL)를 수신할 수 있다. 타이밍 제어부(50)는 주사 구동부(20), 데이터 구동부(30), 및 전원 공급부(40)를 각각 제어하기 위해 제1 내지 제3 제어 신호들(CTL1 내지 CTL3)을 생성할 수 있다. 주사 구동부(20)를 제어하기 위한 제1 제어 신호(CTL1)는 주사 개시 신호, 주사 클럭 신호 등을 포함할 수 있다. 데이터 구동부(30)를 제어하기 위한 제2 제어 신호(CTL2)는 수평 개시 신호, 로드 신호, 영상 데이터 등을 포함할 수 있다. 전원 공급부(40)를 제어하기 위한 제3 제어 신호(CTL3)는 구동전압(ELVDD), 공통전압(ELVSS), 및 초기화 전원(VINT)의 전압 레벨을 제어하기 위한 스위치 제어 신호 등을 포함할 수 있다. 타이밍 제어부(50)는 입력 영상 데이터에 기초하여 표시 패널(10)의 동작 조건에 맞는 디지털 영상 데이터를 생성하여 데이터 구동부(30)에 제공할 수 있다.
표시 장치(1)는 구동 트랜지스터의 문턱 전압을 보상하고 동시 발광 방식으로 구동되는 화소들을 포함함으로써 표시 품질을 향상시킬 수 있다. 예를 들어, 두부 장착 표시 장치(Head Mounted Display; HMD)는 사용자의 머리에 장착되고, 렌즈를 이용하여 영상(즉, 표시 패널에서 출력되는 영상)을 확대하며, 사용자의 눈 앞에 직접 영상을 제공할 수 있다. 이에 따라, 표시 패널이 순차 발광 방식으로 구동되는 경우, 화면 끌림, 색번짐 등이 사용자에게 시인될 수 있다. 표시 장치(1)는 상대적으로 간단한 구조를 갖는 화소들을 동시 발광 방식으로 구동하므로, 높은 표시 품질을 제공하는 고해상도 표시 장치가 구현될 수 있다.
도 2는 도 1에 도시된 한 화소의 등가회로도이다.
도 2를 참조하면, 화소(PX)는 발광 소자(EL), 제1 스위칭 소자(T1), 제2 스위칭 소자(T2), 제3 스위칭 소자(T3), 제1 커패시터(Cst) 및 제2 커패시터(Cpr)를 포함할 수 있다. 화소(PX)는 제i 화소행 및 제j 화소열에 위치할 수 있다.
제1 스위칭 소자(T1), 제2 스위칭 소자(T2) 및 제3 스위칭 소자(T3)는 박막 트랜지스터일 수 있다. 몇몇 실시예에서 제1 스위칭 소자(T1), 제2 스위칭 소자(T2), 제3 스위칭 소자(T3) 각각은 PMOS 트랜지스터일 수 있으나, 이에 한정되는 것은 아니다. 이외에도 제1 스위칭 소자(T1), 제2 스위칭 소자(T2), 제3 스위칭 소자(T3)는 NMOS 트랜지스터일 수도 있으며, 제1 스위칭 소자(T1), 제2 스위칭 소자(T2), 제3 스위칭 소자(T3) 중 일부는 NMOS 트랜지스터 이고, 다른 일부는 PMOS 트랜지스터일 수도 있다.
제1 스위칭 소자(T1)는 제1 노드(N1)에 연결된 게이트 전극, 구동전압 (ELVDD)이 제공되는 구동전압선에 연결된 제1 전극 및 제3 노드(N3)에 연결된 제2 전극을 포함할 수 있다.
제2 스위칭 소자(T2)는 제i 주사선으로부터 제i 주사 신호(GW[i])를 수신하는 게이트 전극, 제2 노드(N2)에 연결된 제3 전극 및 제1 노드(N1)에 연결된 제4 전극을 포함할 수 있다.
제3 스위칭 소자(T3)는 제어신호선으로부터 공통 제어 신호(GC)를 수신하는 게이트 전극, 제2 노드(N2)에 연결된 제5 전극 및 제3 노드(N3)에 연결된 제6 전극을 포함할 수 있다.
제1 스위칭 소자(T1)는 구동 트랜지스터일 수 있다. 일 실시예에서, 제1 스위칭 소자(T1)는 제1 노드(N1)에 연결된 제1게이트 전극, 구동전압 (ELVDD)이 제공되는 구동전압선에 연결된 제1 전극 및 제3 노드(N3)에 연결된 제2 전극을 포함할 수 있다.
제2 스위칭 소자(T2)는 제i 주사신호(GW[i])에 응답하여 제1 노드(N1)와 제2 노드(N2)를 연결할 수 있다. 일 실시예에서, 제2 스위칭 소자(T2)는 주사선으로부터 제i 주사 신호(GW[i])를 수신하는 제2게이트 전극, 제1 노드(N1)에 연결된 제4 전극 및 제2 노드(N2)에 연결된 제3 전극을 포함할 수 있다.
제3 스위칭 소자(T3)는 공통 제어 신호(GC)에 응답하여 제2 노드(N2) 및 제3 노드(N3)를 연결할 수 있다. 일 실시예에서, 제3 스위칭 소자(T3)는 제어신호선으로부터 공통 제어 신호(GC)를 수신하는 제3게이트 전극, 제2 노드(N2)에 연결된 제5 전극 및 제3 노드(N3)에 연결된 제6 전극을 포함할 수 있다.
제1 커패시터(Cst)는 초기화 전원(VINT) 및 제1 노드(N1) 사이에 위치할 수 있다. 일 실시예에서, 제1 커패시터(Cst)는 초기화 전원(VINT)이 제공되는 제1 용량전극 및 제1 노드(N1)에 연결된 제2 용량전극을 포함할 수 있다. 몇몇 실시예에서 제1 커패시터(Cst)는 유지 커패시터일 수 있다.
제2 커패시터(Cpr)는 데이터선 및 제3 노드(N3) 사이에 위치할 수 있다. 일 실시예에서, 제2 커패시터(Cpr)는 상기 데이터선으로부터 데이터 신호(D[j])를 수신하는 제3 용량전극 및 제3 노드(N3)에 연결된 제4 용량전극을 포함할 수 있다. 몇몇 실시예에서 제2 커패시터(Cpr)는 휘도 보상 커패시터 일 수 있으며, 제2 커패시터(Cpr)의 커패시턴스는, 제1 커패시터(Cst)의 커패시턴스보다 클 수 있다.
발광 소자(EL)는 제1 스위칭 소자(T1)로부터 흐르는 구동 전류에 기초하여 발광할 수 있다. 일 실시예에서, 발광 소자(EL)는 제3 노드(N3)에 연결된 제1소자전극 및 공통전압(ELVSS)이 제공되는 공통전원에 연결된 제2소자전극을 포함할 수 있다.
도 2에 개시된 화소(PX)는 제2 스위칭 소자(T2)의 제3 전극과 유기 발광 소자(OLED)의 상기 제1소자전극 사이에 제3 스위칭 소자(T3)가 위치한다. 이에 따라, 제3 스위칭 소자(T3)에 의해 제2 노드(N2)와 제3 노드(N3)가 분리될 수 있다. 따라서 데이터 신호(D[j])가 제1 스위칭 소자(T1)의 제1게이트 전극(즉, 제1 노드(N1))에 기입되는 동안, 제1 스위칭 소자(T1)를 통해 구동전압(ELVDD)이 제공되는 구동전압선로부터 제3 노드(N3)로 흐르는 누설 전류가 발생하더라도, 제1 스위칭 소자(T1)의 게이트 전극에 기입되는 데이터 신호(D[j])가 영향을 받지 않으므로 표시 품질이 향상될 수 있다.
아울러, 제2 커패시터(Cpr)가 상기 데이터선 및 제3 노드(N3) 사이에 위치하는 바, 제1 노드(N1) 또는 제1 노드(N1)에 연결된 제1 스위칭 소자(T1)와 타 구성들 간 기생 커패시터에 의해 발광 소자의 휘도가 감소하는 것을 보상할 수 있다. 이에 따라 표시 품질이 더욱 향상될 수 있다.
도 3은 도 2에 도시된 한 화소의 레이아웃도, 도 4는 도 3의 제1반도체 패턴, 상부 반도체층, 제1도전층 및 제2도전층의 레이아웃도, 도 5는 도 3의 X1-X1’선을 따라 절단한 단면도, 도 6은 도 3의 Q부분을 확대한 도면, 도 7은 도 3의 X2-X2’선을 따라 절단한 단면도, 도 8은 도 3의 X3-X3’선을 따라 절단한 단면도, 도 9는 도 3의 X4-X4’선을 따라 절단한 단면도이다. 이하의 실시예에서, 일부의 구성 요소에 대해서는 도 1 및 도 2에서 언급한 구성 요소와 실질적으로 동일하더라도 구성 요소들 간의 배치 및 결합 관계를 용이하게 설명하기 위해 새로운 도면 부호가 부여되었다.
도 3 내지 도 9를 참조하면, 상술한 바와 같이 화소는 제1 스위칭 소자(T1), 제2 스위칭 소자(T2), 제3 스위칭 소자(T3), 제1 커패시터(Cst) 및 제2 커패시터(Cpr)를 포함한다.
이하 표시 장치의 각 화소의 적층 구조에 대해 설명한다.
기판(100)은 유리, 석영, 고분자 수지 등의 절연 물질로 이루어질 수 있다. 상기 고분자 물질의 예로는 폴리에테르술폰(polyethersulphone: PES), 폴리아크릴레이트(polyacrylate: PA), 폴리아릴레이트(polyarylate: PAR), 폴리에테르이미드(polyetherimide: PEI), 폴리에틸렌 나프탈레이트(polyethylene napthalate: PEN), 폴리에틸렌 테레프탈레이드(polyethylene terepthalate: PET), 폴리페닐렌 설파이드(polyphenylene sulfide: PPS), 폴리알릴레이트(polyallylate), 폴리이미드(polyimide: PI), 폴리카보네이트(polycarbonate: PC), 셀룰로오스 트리 아세테이트(cellulose triacetate: CAT), 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate: CAP) 또는 이들의 조합을 들 수 있다. 기판(100)은 금속 재질의 물질을 포함할 수도 있다.
기판(100)은 리지드(rigid) 기판이거나 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉시블(flexible) 기판일 수 있다. 플렉시블 기판을 이루는 물질의 예로 폴리이미드(PI)를 들 수 있지만, 이에 제한되는 것은 아니다.
기판(100) 상에는 버퍼층(BL1)이 위치할 수 있다. 버퍼층(BL1)은 기판(100)의 전체 면 상에 배치될 수 있다. 버퍼층(BL1)은 불순물 이온이 확산되는 것을 방지하고, 수분이나 외기의 침투를 방지하며, 표면 평탄화 기능을 수행할 수 있다. 버퍼층(BL1)은 실리콘 질화물, 실리콘 산화물, 또는 실리콘 산질화물 등을 포함할 수 있다. 버퍼층(BL1)은 기판(100)의 종류나 공정 조건 등에 따라 생략될 수도 있다.
버퍼층(BL1) 상에는 제1 스위칭 소자(T1)의 제1반도체 패턴(151)이 위치할 수 있다.
제1반도체 패턴(151)은 제1채널부(151a), 제1채널부(151a)의 일측에 위치하고 제1채널부(151a)와 연결된 제1전극(151b), 제1채널부(151a)의 타측에 위치하고 제1채널부(151a)와 연결된 제2전극(151c)을 포함한다.
이하에서 연결된다는 의미는 두개의 구성이 서로 물리적으로 연결되는 경우 또는 두개의 구성이 서로 물리적으로 접촉하는 경우를 의미한다. 또한 전기적으로 연결된다는 의미는 두개의 구성이 물리적으로 연결되는 경우뿐만 아니라 두개의 구성이 물리적으로 연결되지 않더라도 다른 도전체 등을 매개로 전기적으로 접속되는 경우를 포함하는 개념이다.
제1반도체 패턴(151)은 다결정 실리콘을 포함할 수 있다. 다결정 실리콘은 비정질 실리콘을 결정화하여 형성될 수 있다. 상기 결정화 방법의 예로는 RTA(rapid thermal annealing)법, SPC(solid phase crystallzation)법, ELA(excimer laser annealing)법, MIC(metal induced crystallzation)법, MILC(metal induced lateral crystallzation)법, SLS(sequential lateral solidification)법 등을 들 수 있으나, 이에 제한되는 것은 아니다. 다른 예로, 제1반도체 패턴(151)은 단결정 실리콘, 저온 다결정 실리콘, 비정질 실리콘 등을 포함할 수도 있다. 다만 이에 한정되는 것은 아니며, 다른 실시예에서 제1반도체 패턴(151)은 산화물 반도체를 포함할 수 있다. 예를 들어, 다른 실시예에서 제1반도체 패턴(151)은 인듐, 아연, 갈륨, 주석, 티타늄, 알루미늄, 하프늄(Hf), 지르코늄(Zr), 마그네슘(Mg) 등을 함유하는 이성분계 화합물(ABx), 삼성분계 화합물(ABxCy), 사성분계 화합물(ABxCyDz)을 포함할 수도 있다. 예시적으로 반도체층(150)은 ITZO(인듐, 주석, 티타늄을 포함하는 산화물)나 IGZO(인듐, 갈륨, 주석을 포함하는 산화물)를 포함할 수도 있다.
제1반도체 패턴(151)에서 제1전극(151b) 및 제2전극(151c)에는 불순물 이온(PMOS 트랜지스터의 경우 p형 불순물 이온)이 도핑되어 있을 수 있다. 몇몇 실시예에서 붕소(B) 등 3가 도펀트가 상기 p형 불순물 이온으로 사용될 수 있다.
제1반도체 패턴(151)상에는 제1 절연층(131)이 위치할 수 있다. 제1 절연층(131)은 대체로 기판(100)의 전체 면에 걸쳐 배치될 수 있다. 제1 절연층(131)은 게이트 절연 기능을 갖는 게이트 절연막일 수 있다.
제1 절연층(131)은 실리콘 화합물, 금속 산화물 등의 무기 절연물질을 포함할 수 있다. 예를 들면, 제1 절연층(131)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 탄탈륨 산화물, 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 제1 절연층(131)은 단일막 또는 서로 다른 물질의 적층막으로 이루어진 다층막일 수 있다.
제1 절연층(131) 상에는 제1도전층(120)이 위치할 수 있다.
제1도전층(120)은 제1 스위칭 소자(T1)의 제1 게이트 전극(121)을 포함할 수 있으며, 제1 게이트 전극(121)은 제1반도체 패턴(151)의 제1채널부(151a)와 중첩할 수 있다.
제1도전층(120)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제1도전층(120)은 단일막 또는 다층막일 수 있다.
제2 절연층(133)은 제1도전층(120)과 제2도전층(200)을 절연시키는 역할을 한다. 제2 절연층(133)은 제1도전층(120) 상에 배치되고, 대체로 기판(100)의 전체 면에 걸쳐 배치될 수 있다. 제2 절연층(133)은 층간 절연막일 수 있다.
제2 절연층(133)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 하프늄 산화물, 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 아연 산화물 등의 무기 절연 물질이나 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 절연 물질을 포함할 수 있다. 제2 절연층(133)은 단일막 또는 서로 다른 물질의 적층막으로 이루어진 다층막일 수 있다.
제2도전층(200)은 제2 절연층(133) 상에 배치된다. 제2도전층(200)은 초기화 전원(도 2의 VINT)을 전달하는 초기화 전원선(210)을 포함할 수 있다.
초기화 전원선(210)은 행방향 또는 제1방향(DR1)을 따라 연장될 수 있다.
초기화 전원선(210)은 제2 절연층(133)을 사이에 두고 하부의 제1 스위칭 소자(T1)의 제1 게이트 전극(121)과 중첩하도록 배치되어 제1 커패시터(Cst)를 이룬다. 제1 스위칭 소자(T1)의 제1 게이트 전극(121)은 제1 커패시터(Cst)의 제1 용량전극이 되고, 그에 중첩된 초기화 전원선(210)은 제1 커패시터(Cst)의 제2 용량전극이 되고, 이들 사이에 개재된 제2 절연층(133)은 제1 커패시터(Cst)의 유전체가 될 수 있다.
제2도전층(200)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다.
제2도전층(200) 상에는 제3 절연층(135)이 위치할 수 있다. 제3 절연층(135)은 제2도전층(200)을 덮는다. 제3 절연층(135)은 대체로 기판(100)의 전체 면에 걸쳐 배치될 수 있다. 몇몇 실시예에서 제3 절연층(135)은 제1 절연층(131)과 동일한 물질을 포함하거나, 제1 절연층(131)의 구성 물질로 예시된 물질에서 선택된 하나 이상의 물질을 포함할 수도 있다.
제1 절연층(131), 제2 절연층(133) 및 제3 절연층(135)에는 제1 스위칭 소자(T1)의 제2전극(151c)을 부분적으로 노출하는 제1컨택홀(CNT1), 제1 스위칭 소자(T1)의 제1전극(151b)을 부분적으로 노출하는 제4컨택홀(CNT4)이 형성될 수 있다. 또한 제2 절연층(133) 및 제3 절연층(135)에는 제1 게이트 전극(121)을 부분적으로 노출하는 제7컨택홀(CNT7)이 형성되고, 제3 절연층(135)에는 초기화 전원선(210)을 부분적으로 노출하는 제14컨택홀(CNT14)이 형성될 수 있다.
제1컨택홀(CNT1), 제4컨택홀(CNT4), 제7컨택홀(CNT7) 및 제14컨택홀(CNT14) 내에는 접속층(300)이 위치할 수 있다.
접속층(300)은 제1접속 플러그(310), 제2접속 플러그(330), 제3접속 플러그(350) 및 제4접속 플러그(370)를 포함할 수 있다.
제1접속 플러그(310)는 제4컨택홀(CNT4)을 매립하도록 제4컨택홀(CNT4) 내에 배치되어 제1전극(151b)과 접촉할 수 있다. 제2접속 플러그(330)는 제1컨택홀(CNT1)을 매립하도록 제1컨택홀(CNT1) 내에 배치되어 제2전극(151c)과 접촉할 수 있다. 제3접속 플러그(350)는 제7컨택홀(CNT7)을 매립하도록 제7컨택홀(CNT7) 내에 배치되어 제1 게이트 전극(121)과 접촉할 수 있다. 제4접속 플러그(370)는 제14컨택홀(CNT14)을 매립하도록 제14컨택홀(CNT14) 내에 배치되어 초기화 전원선(210)과 접촉할 수 있다.
몇몇 실시예에서 제1접속 플러그(310)의 상면은 제3절연층(135)의 상면보다 상측으로 돌출되지 않을 수 있다. 또한 제3절연층(135)의 상면과 제1접속 플러그(310)의 상면은 실질적으로 동일평면 상에 위치할 수 있다. 바꾸어 말하면, 기판(100)의 일면으로부터 제3절연층(135)의 상면까지의 높이는, 기판(100)의 일면으로부터 제1접속 플러그(310)의 상면까지의 높이와 실질적으로 동일할 수 있다.
유사하게 제2 접속 플러그(330)의 상면, 제3 접속 플러그(350)의 상면, 제4 접속 플러그(370)의 상면은 제3절연층(135)의 상면보다 상측으로 돌출되지 않을 수 있다. 또한 제3절연층(135)의 상면은, 제2 접속 플러그(330)의 상면, 제3 접속 플러그(350)의 상면, 제4 접속 플러그(370)의 상면 중 적어도 어느 하나와 실질적으로 동일평면 상에 위치할 수 있다.
몇몇 실시예에서 제1접속 플러그(310), 제2접속 플러그(330), 제3접속 플러그(350) 및 제4접속 플러그(370)는 각각 싱글 다마신 구조물(single damascene structure)로 이루어질 수 있다.
접속층(300)은 제1도전층(120)과 동일한 물질을 포함하거나, 제1도전층(120)의 구성 물질로 예시된 물질에서 선택된 하나 이상의 물질을 포함할 수도 있다.
제3절연층(135) 상에는 버퍼층(BL2)이 위치할 수 있다. 버퍼층(BL2)은 제3절연층(135)의 전체 면 상에 배치될 수 있다. 버퍼층(BL2)은 불순물 이온이 확산되는 것을 방지하고, 수분이나 외기의 침투를 방지하며, 표면 평탄화 기능을 수행할 수 있다. 버퍼층(BL2)은 버퍼층(BL1)과 동일한 물질을 포함하거나, 버퍼층(BL1)의 구성 물질로 예시된 물질에서 선택된 하나 이상의 물질을 포함할 수도 있다.
버퍼층(BL2) 상에는 상부 반도체층(153, 155)이 위치할 수 있다. 상부 반도체층(153, 155)은 제2 스위칭 소자(T2)의 제2반도체 패턴(153) 및 제3 스위칭 소자(T3)의 제3반도체 패턴(155)을 포함할 수 있다. 몇몇 실시예에서 제2반도체 패턴(153)과 제3반도체 패턴(155)은 서로 이격 배치될 수 있다.
제2반도체 패턴(153)은 제2채널부(153a), 제2채널부(153a)의 일측에 위치하고 제2채널부(152a)와 연결된 제3전극(153b), 제2채널부(153a)의 타측에 위치하고 제2채널부(153a)와 연결된 제4전극(153c)을 포함한다.
제3반도체 패턴(155)은 제3채널부(155a), 제3채널부(155a)의 일측에 위치하고 제3채널부(155a)와 연결된 제5전극(155b), 제3채널부(155a)의 타측에 위치하고 제3채널부(155a)와 연결된 제6전극(155c)을 포함한다.
상부 반도체층(153, 155)은 제1 반도체 패턴(151)과 동일한 물질을 포함하거나, 제1 반도체 패턴(151)의 구성 물질로 예시된 물질에서 선택된 하나 이상의 물질을 포함할 수도 있다.
상부 반도체층(153, 155)은 제1 게이트 전극(121)과 중첩하지 않도록 배치될 수 있다. 또한 상부 반도체층(153, 155)은 초기화 전원선(210)과 중첩하지 않도록 배치될 수 있다. 이에 따라 제1 게이트 전극(121) 또는 초기화 전원선(210)에 인가되는 신호에 의해 제2 스위칭 소자(T2) 또는 제3 스위칭 소자(T3)의 동작이 영향을 받는 것을 최소화할 수 있으며, 결과적으로 고해상도 구조를 구현하면서도 표시 품질 저하를 방지할 수 있다. 몇몇 실시예에서 평면상에서 제1 게이트 전극(121) 또는 초기화 전원선(210)과 상부 반도체층(153, 155) 간 최단 간격(D)은 0㎛ 이상 4㎛ 이하 또는 2㎛ 이상 4㎛이하일 수 있다. 다만 이에 한정되는 것은 아니며, 제1 게이트 전극(121) 또는 초기화 전원선(210)과 상부 반도체층(153, 155)간 간섭을 배제할 수 있는 한도 내에서 상기 간격(D)은 조절될 수 있다.
상부 반도체층(153, 155) 상에는 제4 절연층(137)이 위치할 수 있다. 제4 절연층(137)은 상부 반도체층(153, 155)을 덮는다. 제4 절연층(137)은 기판(100)의 전체 면에 걸쳐 배치될 수 있다. 제4 절연층(137)은 게이트 절연 기능을 갖는 게이트 절연막일 수 있다. 제4 절연층(137)은 제1 절연층(131)과 동일한 물질을 포함하거나, 제1 절연층(131)의 구성 물질로 예시된 물질에서 선택된 하나 이상의 물질을 포함할 수도 있다.
버퍼층(BL2) 및 제4 절연층(137)에는 제1접속 플러그(310)를 부분적으로 노출하는 제5컨택홀(CNT5), 제2접속 플러그(330)를 부분적으로 노출하는 제2컨택홀(CNT2), 제3접속 플러그(350)를 부분적으로 노출하는 제8컨택홀(CNT8), 제4접속 플러그(370)를 부분적으로 노출하는 제15컨택홀(CNT15)이 형성될 수 있다. 또한 제4 절연층(137)에는 제2 스위칭 소자(T2)의 제3전극(153b)을 부분적으로 노출하는 제9컨택홀(CNT9), 제2 스위칭 소자(T2)의 제4전극(153c)을 부분적으로 노출하는 제10컨택홀(CNT10), 제3 스위칭 소자(T3)의 제5전극(155b)을 부분적으로 노출하는 제11컨택홀(CNT11), 제3 스위칭 소자(T3)의 제6전극(155c)을 부분적으로 노출하는 제12컨택홀(CNT12)이 형성될 수 있다.
몇몇 실시예에서 제1컨택홀(CNT1)은 제2컨택홀(CNT2)과 중첩하고, 제4컨택홀(CNT4)은 제5컨택홀(CNT5)과 중첩하고, 제7컨택홀(CNT7)은 제8컨택홀(CNT8)과 중첩하고, 제14컨택홀(CNT14)은 제15컨택홀(CNT15)과 중첩할 수 있다. 이에 따라 평면상에서 컨택홀들이 차지하는 면적을 감소시킬 수 있다.
제4 절연층(137) 상에는 제3 도전층(400)이 위치할 수 있다.
제3 도전층(400)은 공통 제어 신호(도 2의 GC)를 전달하는 제어신호선(410), 주사신호(도 2의 GW[i])를 전달하는 주사선(430)을 포함할 수 있다.
제어신호선(410) 및 주사선(430)은 각각 제1방향(DR1)을 따라 연장될 수 있으며, 열방향 또는 제1방향(DR1)과 교차하는 제2방향(DR2)을 따라 서로 이격될 수 있다.
주사선(430)의 일부는 폭방향으로 확장되어 제2반도체 패턴(153)의 제2채널부(153a)와 중첩할 수 있으며, 제2 스위칭 소자(T2)의 게이트 전극으로 기능할 수 있다.
제어신호선(410)의 일부는 폭방향으로 확장되어 제3반도체 패턴(155)의 제3채널부(155a)와 중첩할 수 있으며, 제3 스위칭 소자(T3)의 게이트 전극으로 기능할 수 있다.
제3 도전층(400)은 제1 연결패턴(451), 제2 연결패턴(453), 제3 연결패턴(455), 제4 연결패턴(457) 및 제5 연결패턴(459)을 더 포함할 수 있으며, 제1 연결패턴(451), 제2 연결패턴(453), 제3 연결패턴(455), 제4 연결패턴(457) 및 제5 연결패턴(459)은 상호 이격될 수 있다.
제1 연결패턴(451)은 제2 컨택홀(CNT2)을 통해 제2 접속 플러그(330)와 접촉하고 제12 컨택홀(CNT12)을 통해 제6전극(155c)과 접촉할 수 있다. 이에 따라 제2전극(151b)과 제6전극(155c)은 제2 접속 플러그(330) 및 제1 연결패턴(451)을 매개로 상호 전기적으로 연결될 수 있다.
제2 연결패턴(453)은 제8 컨택홀(CNT8)을 통해 제3 접속 플러그(350)와 접촉하고 제9 컨택홀(CNT9)을 통해 제4전극(153c)과 접촉할 수 있다. 이에 따라 제1 게이트 전극(121)과 제4전극(153c)은 제3 접속 플러그(350) 및 제2 연결패턴(453)을 매개로 상호 전기적으로 연결될 수 있다.
제3 연결패턴(455)은 제10 컨택홀(CNT10)을 통해 제3 전극(153b)과 접촉하고 제11 컨택홀(CNT11)을 통해 제5전극(155b)과 접촉할 수 있다. 이에 따라 제3전극(153b)과 제5전극(155b)은 제3 연결패턴(455)을 매개로 상호 전기적으로 연결될 수 있다.
제4 연결패턴(457)은 제5 컨택홀(CNT5)을 통해 제1 접속 플러그(310)와 접촉할 수 있으며, 제5 연결패턴(459)은 제15 컨택홀(CNT15)을 통해 제4 접속 플러그(370)와 접촉할 수 있다.
제3 도전층(400)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제3 도전층(400)은 단일막 또는 다층막일 수 있다.
제3 도전층(400) 상에는 제5 절연층(139)이 위치할 수 있다.
제5 절연층(139)은 제3 도전층(400)과 제4 도전층(500)을 절연시키는 역할을 한다. 제5 절연층(139)은 제3 도전층(400) 상에 배치되고, 대체로 기판(100)의 전체 면에 걸쳐 배치될 수 있다. 제5 절연층(139)은 층간 절연막일 수 있다. 제5 절연층(139)은 제2 절연층(133)과 동일한 물질을 포함하거나, 제2 절연층(133)의 구성 물질로 예시된 물질에서 선택된 하나 이상의 물질을 포함할 수도 있다.
제5 절연층(139) 상에는 제4 도전층(500)이 위치할 수 있다. 제4 도전층(500)은 데이터 신호(도 2의 D[j])를 전달하는 데이터선(510)을 포함할 수 있다.
데이터선(510)은 열 방향인 제2방향(DR2)을 따라 연장될 수 있다. 데이터선(510)은 열 방향을 따라 화소의 경계를 넘어 이웃하는 화소로 연장될 수 있다. 몇몇 실시예에서 데이터선(510)은 선폭이 확장된 부분을 포함할 수 있다.
제4 도전층(500)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제4 도전층(500)은 단일막 또는 다층막일 수 있다. 예를 들어, 제4 도전층(500)은 Ti/Al/Ti, Mo/Al/Mo, Mo/AlGe/Mo, Ti/Cu 등의 적층구조로 형성될 수 있다.
제4 도전층(500) 상에는 제6 절연층(141)이 위치할 수 있다. 제6 절연층(141)은 제4 도전층(500)을 덮는다. 제6 절연층(141)은 대체로 기판(100)의 전체 면에 걸쳐 배치될 수 있다. 몇몇 실시예에서 제6 절연층(141)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 하프늄 산화물, 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 아연 산화물 등의 무기 절연 물질이나 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 절연 물질을 포함할 수 있다. 제6 절연층(141)은 단일막 또는 서로 다른 물질의 적층막으로 이루어진 다층막일 수 있다.
제5 절연층(139) 및 제6 절연층(141)에는 제1 연결패턴(451)을 부분적으로 노출하는 제3컨택홀(CNT3), 제4 연결패턴(457)을 부분적으로 노출하는 제6컨택홀(CNT6), 제5 연결패턴(459)을 부분적으로 노출하는 제16컨택홀(CNT16), 제3 연결패턴(455)을 부분적으로 노출하는 제13컨택홀(CNT13)이 형성될 수 있다.
몇몇 실시예에서, 평면상에서 제3컨택홀(CNT3)은 제1컨택홀(CNT1) 및 제2컨택홀(CNT2)과 중첩하고, 제6컨택홀(CNT6)은 제4컨택홀(CNT4) 및 제5컨택홀(CNT5)과 중첩하고, 제16컨택홀(CNT16)은 제14컨택홀(CNT14) 및 제15컨택홀(CNT15)과 중첩할 수 있다.
제6 절연층(141) 상에는 제5 도전층(600)이 위치할 수 있다. 제5 도전층(600)은 구동전압(도 2의 ELVDD)을 전달하는 구동전압선(610)을 포함할 수 있으며, 초기화 전원선(210)에 초기화 전원(도 2의 VINT)을 전달하는 상부 초기화 전원선(630)을 더 포함할 수 있다. 또한 제5 도전층(600)은 제1도전패턴(651) 및 제2도전패턴(653)을 더 포함할 수 있다.
구동전압선(610)은 열 방향인 제2방향(DR2)을 따라 연장될 수 있다. 구동전압선(610)은 열 방향을 따라 화소의 경계를 넘어 이웃하는 화소로 연장될 수 있다. 구동전압선(610)은 제1 스위칭 소자(T1)의 제1전극(151b)과 전기적으로 연결될 수 있다. 몇몇 실시예에서 구동전압선(610)은 제6컨택홀(CNT6)을 통해 제4 연결패턴(457)과 접촉할 수 있으며, 이에 따라 구동전압선(610)과 제1전극(151b)은 제1 접속 플러그(310) 및 제4 연결패턴(457)을 매개로 상호 전기적으로 연결될 수 있다.
상부 초기화 전원선(630)은 열 방향인 제2방향(DR2)을 따라 연장될 수 있으며, 구동전압선(610)과 이격될 수 있다. 상부 초기화 전원선(630)은 열 방향을 따라 화소의 경계를 넘어 이웃하는 화소로 연장될 수 있다. 상부 초기화 전원선(630)은 초기화 전원선(210)과 전기적으로 연결될 수 있다. 몇몇 실시예에서 상부 초기화 전원선(630)은 제16컨택홀(CNT16)을 통해 제5 연결패턴(459)과 접촉할 수 있으며, 이에 따라 상부 초기화 전원선(630)과 초기화 전원선(210)은 제4 접속 플러그(370) 및 제5 연결패턴(459)을 매개로 상호 전기적으로 연결될 수 있다.
몇몇 실시예에서 상부 초기화 전원선(630)은 상부 반도체층(153, 155)과 중첩하지 않을 수 있다. 이에 따라 상부 초기화 전원선(630)에 제공되는 초기화 전원이 제2 스위칭 소자(T2) 또는 제3 스위칭 소자(T3)에 영향을 주는 것을 최소화할 수 있다.
제1도전패턴(651)은 상부 초기화 전원선(630) 및 구동전압선(610)과 이격될 수 있다. 제1도전패턴(651)은 제1 스위칭 소자(T1)의 제2전극(151c)과 전기적으로 연결될 수 있다. 몇몇 실시예에서 제1도전패턴(651)은 제3컨택홀(CNT3)을 통해 제1 연결패턴(451)과 접촉할 수 있으며, 이에 따라 제2전극(151c)과 제1도전패턴(651)은 제2접속 플러그(330) 및 제1 연결패턴(451)을 매개로 상호 전기적으로 연결될 수 있다.
제2도전패턴(653)은 제1도전패턴(651), 상부 초기화 전원선(630) 및 구동전압선(610)과 이격 배치될 수 있다. 제2도전패턴(653)은 제3 스위칭 소자(T3)의 제5 전극(155b) 또는 제2 스위칭 소자(T2)의 제3전극(153b)과 전기적으로 연결될 수 있다. 몇몇 실시예에서 제2도전패턴(653)은 제13컨택홀(CNT13)을 통해 제3 연결패턴(455)과 접촉할 수 있다. 이에 따라 제2도전패턴(653)은 제3 연결패턴(455)을 매개로 제5 전극(155b) 또는 제3 전극(153b)과 전기적으로 연결될 수 있다.
제2도전패턴(653)은 제6 절연층(141)을 사이에 두고 하부의 데이터선(510)과 중첩하도록 배치되어 제2 커패시터(Cpr)를 이룬다. 제2도전패턴(653)은 제2 커패시터(Cpr)의 제1 용량전극이 되고, 그에 중첩된 데이터선(510)은 제2 커패시터(Cpr)의 제2 용량전극이 되고, 이들 사이에 개재된 제6 절연층(141)은 제2 커패시터(Cpr)의 유전체가 될 수 있다. 휘도 보상을 위해 제2 커패시터(Cpr)의 커패시턴스는 제1 커패시터(Cst)의 커패시턴스보다 클 수 있다. 몇몇 실시예에서 데이터선(510)이 선폭이 확장된 부분을 포함하는 경우, 제2도전패턴(653)은 데이터선(510)의 선폭이 확장된 부분과 중첩할 수 있으며, 중첩 면적이 증가함에 따라 제2 커패시터(Cpr)의 커패시턴스를 증가시킬 수 있다.
제5 도전층(600)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제5 도전층(600)은 단일막 또는 다층막일 수 있다. 예를 들어, 제5 도전층(600)은 Ti/Al/Ti, Mo/Al/Mo, Mo/AlGe/Mo, Ti/Cu 등의 적층구조로 형성될 수 있다.
제5 도전층(600) 상에는 제7 절연층(143)이 위치할 수 있다. 제7 절연층(143)은 제5 도전층(600)을 덮는다. 제7 절연층(143)은 대체로 기판(100)의 전체 면에 걸쳐 배치될 수 있다. 몇몇 실시예에서 제7 절연층(143)은 유기물을 포함하는 유기 절연층 일 수 있다. 상기 유기물은 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin), 벤조사이클로부텐(benzocyclobutene, BCB) 중 선택된 적어도 하나를 포함할 수 있다.
몇몇 실시예에서 제7 절연층(143)에는 제1도전패턴(651)을 부분적으로 노출하는 제17컨택홀(CNT17)이 형성될 수 있다.
제7 절연층(143) 상에는 제1소자전극(810)이 위치할 수 있다. 제1소자전극(810)은 발광 소자(EL)의 애노드 전극일 수 있다. 제1소자전극(810)은 제17컨택홀(CNT17)을 통해 제1도전패턴(651)과 연결될 수 있다. 이에 따라 제1소자전극(810)은 제1도전패턴(651), 제1 연결패턴(451) 및 제2 접속 플러그(330)를 매개로 제1 스위칭 소자(T1)의 제2전극(151c)과 전기적으로 연결될 수 있다.
제1소자전극(810)이 형성된 제7 절연층(143) 상에는 발광 영역을 구획하는 화소 정의막(145)이 위치할 수 있다. 화소 정의막(145)은 제1소자전극(810)의 상면을 노출하는 개구를 가질 수 있다. 화소 정의막(145)은 예컨대 폴리이미드 등과 같은 유기물 또는 HMDSO(hexamethyldisiloxane)를 포함할 수 있다.
화소 정의막(145)에 의해 둘러싸인 영역에서 제1소자전극(810) 상에는 발광층(830)이 위치할 수 있다. 몇몇 실시예에서 발광층(830)은 저분자 유기물 또는 PEDOT(Poly 3,4-ethylenedioxythiophene) 등의 고분자 유기물로 이루어질 수 있다. 또한, 발광층(830)은 정공 주입층(hole injection layer, HIL), 정공 수송층(hole transporting layer, HTL), 전자 수송층(electron transporting layer, ETL), 및 전자 주입층(electron injection layer, EIL) 중 하나 이상을 더 포함하는 다중막일 수 있다. 발광층(830) 상에는 제2소자전극(850)이 위치할 수 있다. 몇몇 실시예에서 제2소자전극(850)은 캐소드 전극일 수 있다.
제1소자전극(810), 발광층(830) 및 제2소자전극(850)은 발광 소자(EL)를 이룬다.
본 실시예에 따른 표시 장치의 경우, 제2 스위칭 소자(T2) 및 제3 스위칭 소자(T3)를 제1 스위칭 소자(T1)와 다른 층에 배치하는 바, 공간활용 측면에서 유리한 이점, 이에 따라 고해상도 표시장치를 구현할 수 있는 이점을 갖는다. 또한 상부 반도체층(153, 155)을 제1 게이트 전극(121) 및 초기화 전원선(210)과 비중첩하도록 배치하는 바, 제1 게이트 전극(121)에 제공되는 게이트 신호, 초기화 전원선(210)에 제공되는 초기화 신호 등이 제2 스위칭 소자(T2) 및 제3 스위칭 소자(T3)에 영향을 주는 것을 최소화하거나 방지할 수 있다. 이에 따라 고해상도 구조를 구현하면서도 표시 품질 저하를 방지할 수 있는 이점을 갖는다.
도 10은 다른 실시예에 따른 표시장치에서 한 화소의 등가 회로도이다. 도 10을 참조하면, 본 실시예에 따른 화소(PXa)는 제2 스위칭 소자(T2) 측에 별도의 게이트 패턴이 더 마련되는 점, 상기 게이트 패턴이 제1 노드(N1)에 연결된 제4 전극과 연결되는 점, 제3 스위칭 소자(T3)에 게이트 패턴이 더 마련되는 점, 제3 스위칭 소자(T3)의 상기 게이트 패턴이 제3 노드(N3)에 연결된 제6 전극과 상호 연결되는 점에서 도 2에 도시된 화소(도 2의 PX)와 가장 큰 차이점이 존재하며, 이외의 구성은 실질적으로 동일하다. 따라서 중복되는 내용은 생략한다.
도 11은 다른 실시예에 따른 표시장치에서 도 5와 대응하는 부분 중 일부에 대한 단면도로서, 도 5의 X1-X1'의 일부분에 해당하는 X1a-X1a'부분의 단면도, 도 12는 다른 실시예에 따른 표시장치에서 도 7과 대응하는 부분의 단면도로서 도 7의 X2-X2'와 대응하는 X2a-X2a'의 단면도, 도 13은 다른 실시예에 따른 표시장치에서 도 9와 대응하는 부분의 단면도로서 도 9의 X4-X4'와 대응하는 X4a-X4a'의 단면도이다.
이하에서는 상술한 바와 중복되는 내용은 간단히 언급하거나 생략하며, 차이점을 위주로 설명한다.
기판(100) 상에는 버퍼층(BL1)이 위치할 수 있다.
버퍼층(BL1) 상에는 제1 스위칭 소자(T1)의 제1반도체 패턴(151)이 위치할 수 있다.
제1반도체 패턴(151)은 제1채널부(151a), 제1채널부(151a)의 일측에 위치하고 제1채널부(151a)와 연결된 제1전극(151b), 제1채널부(151a)의 타측에 위치하고 제1채널부(151a)와 연결된 제2전극(151c)을 포함한다.
제1반도체 패턴(151)상에는 제1 절연층(131)이 위치하고, 제1 절연층(131) 상에는 제1도전층(120)이 위치할 수 있다.
제1도전층(120)은 제1 스위칭 소자(T1)의 제1 게이트 전극(121)을 포함할 수 있으며, 제1 게이트 전극(121)은 제1반도체 패턴(151)의 제1채널부(151a)와 중첩할 수 있다.
제1도전층(120) 상에는 제2 절연층(133)이 위치하고, 제2 절연층(133) 상에는 제2도전층(200)이 위치할 수 있다. 제2도전층(200)은 초기화 전원(도 2의 VINT)을 전달하는 초기화 전원선(210)을 포함할 수 있다.
제2도전층(200) 상에는 제3 절연층(135)이 위치할 수 있다.
제1 절연층(131), 제2 절연층(133) 및 제3 절연층(135)에는 제1 스위칭 소자(T1)의 제2전극(151c)을 부분적으로 노출하는 제1컨택홀(CNT1a), 제1 스위칭 소자(T1)의 제1전극(151b)을 부분적으로 노출하는 제4컨택홀(CNT4a)이 형성될 수 있다. 또한 제2 절연층(133) 및 제3 절연층(135)에는 제1 게이트 전극(121)을 부분적으로 노출하는 제7컨택홀(CNT7a)이 형성되고, 제3절연층(135)에는 초기화 전원선(210)을 부분적으로 노출하는 제16컨택홀(CNT16a)이 형성될 수 있다.
제1컨택홀(CNT1a), 제4컨택홀(CNT4a), 제7컨택홀(CNT7a) 및 제16컨택홀(CNT16a) 내에는 접속층(300)이 위치할 수 있다.
접속층(300)은 제1접속 플러그(310), 제2접속 플러그(330), 제3접속 플러그(350) 및 제4접속 플러그(370)를 포함할 수 있다.
제1접속 플러그(310)는 제4컨택홀(CNT4a)을 매립하도록 제4컨택홀(CNT4a) 내에 배치되어 제1전극(151b)과 접촉할 수 있다. 제2접속 플러그(330)는 제1컨택홀(CNT1a)을 매립하도록 제1컨택홀(CNT1a) 내에 배치되어 제2전극(151c)과 접촉할 수 있다. 제3접속 플러그(350)는 제7컨택홀(CNT7a)을 매립하도록 제7컨택홀(CNT7a) 내에 배치되어 제1 게이트 전극(121)과 접촉할 수 있다. 제4접속 플러그(370)는 제16컨택홀(CNT16a)을 매립하도록 제16컨택홀(CNT16a) 내에 배치되어 초기화 전원선(210)과 접촉할 수 있다.
몇몇 실시예에서 제1접속 플러그(310), 제2접속 플러그(330), 제3접속 플러그(350) 및 제4접속 플러그(370)는 각각 싱글 다마신 구조물(single damascene structure)로 이루어질 수 있다.
제3절연층(135) 상에는 중간 절연층(136)이 위치할 수 있다. 중간 절연층(136)은 대체로 기판(100)의 전체 면에 걸쳐 배치될 수 있다. 중간 절연층 (136)은 제1 절연층(131)과 동일한 물질을 포함하거나, 제1 절연층(131)의 구성 물질로 예시된 물질에서 선택된 하나 이상의 물질을 포함할 수도 있다.
중간 절연층(136) 상에는 게이트 패턴층(710, 730)이 위치할 수 있다.
게이트 패턴층(710, 730)은 제1 게이트 패턴(710) 및 제2 게이트 패턴(730)을 포함할 수 있다. 제1 게이트 패턴(710)은 초기화 전원선(210) 또는 제1 게이트 전극(121)과 중첩할 수 있으며, 유사하게 제2 게이트 패턴(730)은 초기화 전원선(210) 또는 제1 게이트 전극(121)과 중첩할 수 있다. 게이트 패턴층(710, 730)은 초기화 전원선(210) 또는 제1 게이트 전극(121)과 상부 반도체층(153, 155) 사이에 위치하여, 초기화 전원선(210) 또는 제1 게이트 전극(121)에 인가되는 신호가 상부 반도체층(153, 155)에 영향을 주는 것을 차폐할 수 있다.
게이트 패턴층(710, 730) 상에는 버퍼층(BL2)이 위치할 수 있다.
버퍼층(BL2) 상에는 상부 반도체층(153, 155)이 위치할 수 있다. 상부 반도체층(153, 155)은 제2 스위칭 소자(T2)의 제2반도체 패턴(153) 및 제3 스위칭 소자(T3)의 제3반도체 패턴(155)을 포함할 수 있다. 몇몇 실시예에서 제2반도체 패턴(153)과 제3반도체 패턴(155)은 서로 이격 배치될 수 있다.
제2반도체 패턴(153)은 제2채널부(153a), 제2채널부(153a)의 일측에 위치하고 제2채널부(152a)와 연결된 제3전극(153b), 제2채널부(153a)의 타측에 위치하고 제2채널부(153a)와 연결된 제4전극(153c)을 포함한다.
제2반도체 패턴(153)은 제1 게이트 패턴(710)과 중첩하도록 배치된다.
제3반도체 패턴(155)은 제3채널부(155a), 제3채널부(155a)의 일측에 위치하고 제3채널부(155a)와 연결된 제5전극(155b), 제3채널부(155a)의 타측에 위치하고 제3채널부(155a)와 연결된 제6전극(155c)을 포함한다.
제3반도체 패턴(155)은 제2 게이트 패턴(730)과 중첩하도록 배치된다.
상부 반도체층(153, 155)은 제1 게이트 전극(121) 또는 초기화 전원선(210)과 적어도 일부가 중첩할 수 있다.
이에 따라 게이트 패턴층(710, 730)이 없는 경우, 제1 게이트 전극(121) 또는 초기화 전원선(210)에 인가되는 신호에 의해 제2 스위칭 소자(T2) 또는 제3 스위칭 소자(T3)의 동작이 영향을 받을 수 있다. 그러나 본 실시예에 의하는 경우, 제1 게이트 전극(121) 또는 초기화 전원선(210)과 제2 반도체 패턴(153)이 중첩하는 영역에는 제1 게이트 패턴(710)이 위치하고, 제1 게이트 전극(121) 또는 초기화 전원선(210)과 제3 반도체 패턴(155)이 중첩하는 영역에는 제2 게이트 패턴(730)이 위치한다. 이에 따라 제1 게이트 패턴(710) 및 제2 게이트 패턴(730)이 차폐막으로 기능하여 표시 품질 저하를 방지할 수 있다.
또한 상부 반도체층(153, 155)의 일부를 제1 게이트 전극(121) 또는 초기화 전원선(210)과 중첩하도록 배치할 수 있는 바, 공간활용도를 향상시킬 수 있는 이점, 이에 따라 고해상도 구조를 구현할 수 있는 이점을 갖는다.
상부 반도체층(153, 155) 상에는 제4 절연층(137)이 위치할 수 있다.
중간 절연층(136), 버퍼층(BL2) 및 제4 절연층(137)에는 제1접속 플러그(310)를 부분적으로 노출하는 제5컨택홀(CNT5a), 제2접속 플러그(330)를 부분적으로 노출하는 제2컨택홀(CNT2a), 제3접속 플러그(350)를 부분적으로 노출하는 제8컨택홀(CNT8a), 제4접속 플러그(370)를 부분적으로 노출하는 제17컨택홀(CNT17a)이 형성될 수 있다. 또한 버퍼층(BL2) 및 제4 절연층(137)에는 제1게이트 패턴(710)을 부분적으로 노출하는 제9컨택홀(CNT9a), 제2게이트 패턴(730)을 부분적으로 노출하는 제15컨택홀(CNT15a)이 형성될 수 있다. 그리고 제4 절연층(137)에는 제2 스위칭 소자(T2)의 제3전극(153b)을 부분적으로 노출하는 제11컨택홀(CNT11a), 제2 스위칭 소자(T2)의 제4전극(153c)을 부분적으로 노출하는 제10컨택홀(CNT10a), 제3 스위칭 소자(T3)의 제5전극(155b)을 부분적으로 노출하는 제13컨택홀(CNT13a), 제3 스위칭 소자(T3)의 제6전극(155c)을 부분적으로 노출하는 제14컨택홀(CNT14a)이 형성될 수 있다.
제4 절연층(137) 상에는 제3 도전층(400)이 위치할 수 있다.
제3 도전층(400)은 공통 제어 신호(도 2의 GC)를 전달하는 제어신호선(410), 주사신호(도 2의 GW[i])를 전달하는 주사선(430)을 포함할 수 있으며, 제어신호선(410) 및 주사선(430)은 각각 제1방향(DR1)을 따라 연장될 수 있다.
주사선(430)의 일부는 폭방향으로 확장되어 제2반도체 패턴(153)의 제2채널부(153a)와 중첩할 수 있으며, 제2 스위칭 소자(T2)의 게이트 전극으로 기능할 수 있다.
제어신호선(410)의 일부는 폭방향으로 확장되어 제3반도체 패턴(155)의 제3채널부(155a)와 중첩할 수 있으며, 제3 스위칭 소자(T3)의 게이트 전극으로 기능할 수 있다.
제3 도전층(400)은 상호 이격된 제1 연결패턴(451a), 제2 연결패턴(453a), 제3 연결패턴(455a), 제4 연결패턴(457a) 및 제5 연결패턴(459a)을 더 포함할 수 있다.
제1 연결패턴(451a)은 제2 컨택홀(CNT2)을 통해 제2 접속 플러그(330)와 접촉하고 제15 컨택홀(CNT15a)을 통해 제2게이트 패턴(730)과 접촉하고, 제14 컨택홀(CNT14a)을 통해 제6전극(155c)과 접촉할 수 있다. 이에 따라 제2전극(151b)과 제6전극(155c)은 제2 접속 플러그(330) 및 제1 연결패턴(451a)을 매개로 상호 전기적으로 연결될 수 있다. 또한 제2게이트 패턴(730)과 제6전극(155c)은 제1 연결패턴(451a)을 매개로 상호 전기적으로 연결될 수 있다. 제2게이트 패턴(730)과 제6전극(155c)이 전기적으로 연결됨에 따라 제2게이트 패턴(730)의 차폐기능은 더욱 강화될 수 있다.
제2 연결패턴(453a)은 제8 컨택홀(CNT8a)을 통해 제3 접속 플러그(350)와 접촉하고 제9 컨택홀(CNT9a)을 통해 제1게이트 패턴(710)과 접촉하고, 제10 컨택홀(CNT10a)을 통해 제4전극(153c)과 접촉할 수 있다. 이에 따라 제1 게이트 전극(121)과 제4전극(153c)은 제3 접속 플러그(350) 및 제2 연결패턴(453)을 매개로 상호 전기적으로 연결될 수 있다. 또한 제1게이트 패턴(710)과 제4전극(153c)은 제2 연결패턴(453a)을 매개로 상호 전기적으로 연결될 수 있다. 제1게이트 패턴(710)과 제4전극(153c)이 전기적으로 연결됨에 따라 제1게이트 패턴(710)의 차폐기능은 더욱 강화될 수 있다.
제3 연결패턴(455a)은 제11 컨택홀(CNT11a)을 통해 제3 전극(153b)과 접촉하고 제13 컨택홀(CNT13a)을 통해 제5전극(155b)과 접촉할 수 있다. 이에 따라 제3전극(153b)과 제5전극(155b)은 제3 연결패턴(455a)을 매개로 상호 전기적으로 연결될 수 있다.
제4 연결패턴(457a)은 제5 컨택홀(CNT5a)을 통해 제1 접속 플러그(310)와 접촉할 수 있으며, 제5 연결패턴(459)은 제17 컨택홀(CNT17a)을 통해 제4 접속 플러그(370)와 접촉할 수 있다.
제3 도전층(400) 상에는 제5 절연층(139)이 위치할 수 있다.
제5 절연층(139) 상에는 제4 도전층(500)이 위치할 수 있다. 제4 도전층(500)은 데이터 신호(도 2의 D[j])를 전달하는 데이터선(510)을 포함할 수 있다.
제4 도전층(500) 상에는 제6 절연층(141)이 위치할 수 있다.
제5 절연층(139) 및 제6 절연층(141)에는 제1 연결패턴(451a)을 부분적으로 노출하는 제3컨택홀(CNT3a), 제4 연결패턴(457a)을 부분적으로 노출하는 제6컨택홀(CNT6a), 제5 연결패턴(459a)을 부분적으로 노출하는 제18컨택홀(CNT18a), 제3 연결패턴(455a)을 부분적으로 노출하는 제12컨택홀(CNT12a)이 형성될 수 있다.
제6 절연층(141) 상에는 제5 도전층(600)이 위치할 수 있다. 제5 도전층(600)은 구동전압(도 2의 ELVDD)을 전달하는 구동전압선(610)을 포함할 수 있으며, 초기화 전원선(210)에 초기화 전원(도 2의 VINT)을 전달하는 상부 초기화 전원선(630)을 더 포함할 수 있다. 또한 제5 도전층(600)은 제1도전패턴(651) 및 제2도전패턴(653)을 더 포함할 수 있다.
구동전압선(610)은 열 방향인 제2방향(DR2)을 따라 연장될 수 있다. 구동전압선(610)은 제1 스위칭 소자(T1)의 제1전극(151b)과 전기적으로 연결될 수 있다. 몇몇 실시예에서 구동전압선(610)은 제6컨택홀(CNT6a)을 통해 제4 연결패턴(457a)과 접촉할 수 있으며, 이에 따라 구동전압선(610)과 제1전극(151b)은 제1 접속 플러그(310) 및 제4 연결패턴(457a)을 매개로 상호 전기적으로 연결될 수 있다.
상부 초기화 전원선(630)은 열 방향인 제2방향(DR2)을 따라 연장될 수 있으며, 구동전압선(610)과 이격될 수 있다. 상부 초기화 전원선(630)은 초기화 전원선(210)과 전기적으로 연결될 수 있다. 몇몇 실시예에서 상부 초기화 전원선(630)은 제18컨택홀(CNT18a)을 통해 제5 연결패턴(459a)과 접촉할 수 있으며, 이에 따라 상부 초기화 전원선(630)과 초기화 전원선(210)은 제4 접속 플러그(370) 및 제5 연결패턴(459a)을 매개로 상호 전기적으로 연결될 수 있다.
제1도전패턴(651)은 제1 스위칭 소자(T1)의 제2전극(151c)과 전기적으로 연결될 수 있다. 몇몇 실시예에서 제1도전패턴(651)은 제3컨택홀(CNT3a)을 통해 제1 연결패턴(451)과 접촉할 수 있으며, 이에 따라 제2전극(151c)과 제1도전패턴(651)은 제2접속 플러그(330) 및 제1 연결패턴(451a)을 매개로 상호 전기적으로 연결될 수 있다.
제2도전패턴(653)은 제3 스위칭 소자(T3)의 제5 전극(155b) 또는 제2 스위칭 소자(T2)의 제3전극(153b)과 전기적으로 연결될 수 있다. 몇몇 실시예에서 제2도전패턴(653)은 제12컨택홀(CNT12a)을 통해 제3 연결패턴(455a)과 접촉할 수 있다. 이에 따라 제2도전패턴(653)은 제3 연결패턴(455a)을 매개로 제5 전극(155b) 또는 제3 전극(153b)과 전기적으로 연결될 수 있다.
제2도전패턴(653)은 제6 절연층(141)을 사이에 두고 하부의 데이터선(510)과 중첩하도록 배치되어 제2 커패시터(Cpr)를 이룰 수 있다.
제5 도전층(600) 상에는 제7 절연층(143)이 위치할 수 있다.
몇몇 실시예에서 제7 절연층(143)에는 제1도전패턴(651)을 부분적으로 노출하는 제17컨택홀(CNT17)이 형성될 수 있다.
제7 절연층(143) 상에는 제1소자전극(810)이 위치할 수 있다.
제1소자전극(810)이 형성된 제7 절연층(143) 상에는 발광 영역을 구획하는 화소 정의막(145)이 위치할 수 있다.
화소 정의막(145)에 의해 둘러싸인 영역에서 제1소자전극(810) 상에는 발광층(830)이 위치할 수 있으며, 발광층(830) 상에는 제2소자전극(850)이 위치할 수 있다. 몇몇 실시예에서 제2소자전극(850)은 캐소드 전극일 수 있다.
제1소자전극(810), 발광층(830) 및 제2소자전극(850)은 발광 소자(EL)를 이룬다.
본 실시예에 따른 표시 장치의 경우, 제2 스위칭 소자(T2) 및 제3 스위칭 소자(T3)를 제1 스위칭 소자(T1)와 다른 층에 배치하되 서로 중첩하도록 배치할 수 있다. 이에 따라, 공간활용 측면에서 유리한 이점, 이에 따라 고해상도 표시장치를 구현할 수 있는 이점을 갖는다. 또한 상부 반도체층(153, 155) 아래에 게이트 패턴층(710, 730)을 배치함에 따라 제1 게이트 전극(121)에 제공되는 게이트 신호, 초기화 전원선(210)에 제공되는 초기화 신호 등이 제2 스위칭 소자(T2) 및 제3 스위칭 소자(T3)에 영향을 주는 것을 차폐할 수 있다. 이에 따라 고해상도 구조를 구현하면서도 표시 품질 저하를 방지할 수 있는 이점을 갖는다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 기판;
    상기 기판 상에 위치하고, 제1채널부, 상기 제1채널부의 일측에 위치하고 구동전압선과 전기적으로 연결된 제1전극 및 상기 제1채널부의 타측에 위치하고 발광소자와 전기적으로 연결된 제2전극을 포함하는 제1반도체 패턴;
    상기 제1반도체 패턴 상에 위치하는 제1 절연층;
    상기 제1 절연층 상에 위치하고 상기 제1채널부와 중첩하는 제1게이트 전극을 포함하는 제1도전층;
    상기 제1도전층 상에 위치하는 제2 절연층;
    상기 제2 절연층 상에 위치하고 상기 제1게이트 전극과 중첩하는 초기화 전원선을 포함하는 제2도전층;
    상기 제2도전층 상에 위치하는 제3절연층;
    상기 제3절연층 상에 위치하고, 제2채널부, 상기 제2채널부의 일측에 위치하는 제3전극 및 상기 제2채널부의 타측에 위치하고 상기 제1게이트 전극과 전기적으로 연결된 제4전극을 포함하는 제2반도체 패턴과,
    제3채널부, 상기 제3채널부의 일측에 위치하고 상기 제3전극과 전기적으로 연결된 제5전극 및 상기 제3채널부의 타측에 위치하고 상기 제2전극과 전기적으로 연결된 제6전극을 포함하는 제3반도체 패턴을 포함하는 상부 반도체층;
    상기 상부 반도체층 상에 위치하는 제4 절연층; 및
    상기 제4 절연층 상에 위치하고 상기 제2채널부와 중첩하는 주사선 및 상기 제3채널부의 중첩하고 상기 주사선과 이격된 제어신호선을 포함하는 제3 도전층; 을 포함하고,
    상기 상부 반도체층은, 상기 제1게이트 전극 및 상기 초기화 전원선과 비중첩하는 표시장치.
  2. 제1 항에 있어서,
    상기 제3 도전층 상에 위치하는 제5절연층;
    상기 제5절연층 상에 위치하고 데이터선을 포함하는 제4도전층;
    상기 제4도전층 상에 위치하는 제5절연층; 및
    상기 제5절연층 상에 위치하고, 상기 제1전극과 전기적으로 연결된 상기 구동전압선 및 상기 초기화 전원선과 전기적으로 연결된 상부 초기화 전원선을 포함하는 제5도전층을 더 포함하는 표시장치.
  3. 제2 항에 있어서,
    상기 상부 반도체층은,
    상기 상부 초기화 전원선과 비중첩하는 표시장치.
  4. 제2 항에 있어서,
    상기 제3 도전층은,
    상기 제2전극과 상기 제6전극을 전기적으로 연결하는 제1 연결패턴,
    상기 제1게이트 전극과 상기 제4전극을 전기적으로 연결하는 제2 연결패턴,
    상기 제3전극과 상기 제5전극을 전기적으로 연결하는 제3 연결패턴,
    상기 구동전압선과 상기 제1전극을 전기적으로 연결하는 제4 연결패턴, 및
    상기 상부 초기화 전원선과 상기 초기화 전원선을 전기적으로 연결하는 제5 연결패턴을 더 포함하는 표시장치.
  5. 제4 항에 있어서,
    상기 제3절연층 내에 매립된 접속층을 더 포함하고,
    상기 접속층은,
    상기 제1전극 및 상기 제4 연결패턴과 접촉하는 제1접속 플러그,
    상기 제3전극 및 상기 제3 연결패턴과 접촉하는 제2접속 플러그,
    상기 제1게이트 전극 및 상기 제2 연결패턴과 접촉하는 제3접속 플러그, 및
    상기 초기화 전원선 및 상기 제5 연결패턴과 접촉하는 제4접속 플러그를 포함하는 표시장치.
  6. 제5 항에 있어서,
    상기 제1접속 플러그, 상기 제2접속 플러그, 상기 제3접속 플러그 및 상기 제4접속 플러그 중 적어도 어느 하나의 상면은, 상기 제3절연층의 상면과 동일평면에 위치하는 표시장치.
  7. 제2 항에 있어서,
    상기 제5도전층은,
    상기 구동전압선 및 상기 초기화 전원선과 이격되고 상기 데이터선과 중첩하는 도전패턴을 더 포함하는 표시장치.
  8. 제7 항에 있어서,
    상기 도전패턴은,
    상기 제3전극 또는 상기 제5전극과 전기적으로 연결된 표시장치.
  9. 제2 항에 있어서,
    상기 제5도전층은,
    상기 제2전극과 전기적으로 연결된 도전패턴을 더 포함하는 표시장치.
  10. 제9 항에 있어서,
    상기 제5도전층 상에 위치하는 제6절연층을 더 포함하고,
    상기 발광소자는 상기 제6절연층 상에 위치하고 상기 도전패턴과 연결된 표시장치.
  11. 기판;
    상기 기판 상에 위치하고, 제1채널부, 상기 제1채널부의 일측에 위치하고 구동전압선과 전기적으로 연결된 제1전극 및 상기 제1채널부의 타측에 위치하고 발광소자와 전기적으로 연결된 제2전극을 포함하는 제1반도체 패턴;
    상기 제1반도체 패턴 상에 위치하는 제1 절연층;
    상기 제1 절연층 상에 위치하고 상기 제1채널부와 중첩하는 제1게이트 전극을 포함하는 제1도전층;
    상기 제1도전층 상에 위치하는 제2 절연층;
    상기 제2 절연층 상에 위치하고 상기 제1게이트 전극과 중첩하는 초기화 전원선을 포함하는 제2도전층;
    상기 제2도전층 상에 위치하는 제3절연층;
    상기 제3절연층 상에 위치하고 각각이 상기 제1게이트 전극 또는 상기 초기화 전원선과 중첩하는 제1게이트 패턴 및 제2게이트 패턴을 포함하는 게이트 패턴층;
    상기 게이트 패턴층 상에 위치하는 제4 절연층;
    상기 제4 절연층 상에 위치하고, 제2채널부, 상기 제2채널부의 일측에 위치하는 제3전극 및 상기 제2채널부의 타측에 위치하고 상기 제1게이트 전극과 전기적으로 연결된 제4전극을 포함하는 제2반도체 패턴 및 제3채널부, 상기 제3채널부의 일측에 위치하고 상기 제3전극과 전기적으로 연결된 제5전극 및 상기 제3채널부의 타측에 위치하고 상기 제2전극과 전기적으로 연결된 제6전극을 포함하는 제3반도체 패턴을 포함하는 상부 반도체층;
    상기 상부 반도체층 상에 위치하는 제5절연층; 및
    상기 제5절연층 상에 위치하고 상기 제2채널부와 중첩하는 주사선 및 상기 제3채널부의 중첩하고 상기 주사선과 이격된 제어신호선을 포함하는 제3 도전층; 을 포함하고,
    상기 제2반도체 패턴은 상기 제1게이트 패턴과 중첩하고,
    상기 제3반도체 패턴은 상기 제2게이트 패턴과 중첩하는 표시장치.
  12. 제 11항에 있어서,
    상기 제1게이트 패턴은 상기 제4전극과 전기적으로 연결되고,
    상기 제2게이트 패턴은 상기 제6전극과 전기적으로 연결된 표시장치.
  13. 제11 항에 있어서,
    상기 제3 도전층은,
    상기 제2전극, 상기 제6전극 및 상기 제2게이트 패턴을 전기적으로 연결하는 제1 연결패턴,
    상기 제1게이트 전극, 상기 제1게이트 패턴 및 상기 제4전극을 전기적으로 연결하는 제2 연결패턴,
    상기 제3전극과 상기 제5전극을 전기적으로 연결하는 제3 연결패턴,
    상기 구동전압선과 상기 제1전극을 전기적으로 연결하는 제4 연결패턴, 및
    상기 초기화 전원선과 전기적으로 연결된 제5 연결패턴을 더 포함하는 표시장치.
  14. 제13 항에 있어서,
    상기 제1 연결패턴은 상기 제6전극 및 상기 제2게이트 패턴과 접촉하고,
    상기 제2 연결패턴은 상기 제4전극 및 상기 제1게이트 패턴과 접촉하고,
    상기 제3 연결패턴은 상기 제3전극 및 상기 제5전극과 접촉하고,
    상기 제4 연결패턴은 상기 구동전압선과 접촉하는 표시장치.
  15. 제13 항에 있어서,
    상기 제3 도전층 상에 위치하는 제6절연층;
    상기 제6절연층 상에 위치하고 데이터선을 포함하는 제4도전층;
    상기 제4도전층 상에 위치하는 제7절연층; 및
    상기 제7절연층 상에 위치하고, 상기 제4 연결패턴과 접촉하는 상기 구동전압선 및 상기 제5 연결패턴과 접촉하는 상부 초기화 전원선을 포함하는 제5도전층; 을 더 포함하는 표시장치.
  16. 제15 항에 있어서,
    상기 제3절연층 내에 매립된 접속층을 더 포함하고,
    상기 접속층은,
    상기 제1전극 및 상기 제4 연결패턴과 접촉하는 제1접속 플러그,
    상기 제3전극 및 상기 제3 연결패턴과 접촉하는 제2접속 플러그,
    상기 제1게이트 전극 및 상기 제2 연결패턴과 접촉하는 제3접속 플러그, 및
    상기 초기화 전원선 및 상기 제5 연결패턴과 접촉하는 제4접속 플러그를 포함하는 표시장치.
  17. 제16 항에 있어서,
    상기 제1접속 플러그, 상기 제2접속 플러그, 상기 제3접속 플러그 및 상기 제4접속 플러그 중 적어도 어느 하나의 상면은, 상기 제3절연층의 상면과 동일평면에 위치하는 표시장치.
  18. 제15 항에 있어서,
    상기 제5도전층은,
    상기 구동전압선 및 상기 초기화 전원선과 이격되고 상기 데이터선과 중첩하는 도전패턴을 더 포함하고,
    상기 도전패턴은 상기 제3 연결패턴과 접촉하는 표시장치.
  19. 제15 항에 있어서,
    상기 제5도전층은,
    상기 제1 연결패턴과 접촉하는 도전패턴을 더 포함하는 표시장치.
  20. 제19 항에 있어서,
    상기 제5도전층 상에 위치하는 제6절연층을 더 포함하고,
    상기 발광소자는 상기 제6절연층 상에 위치하고 상기 도전패턴과 연결된 표시장치.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102523400B1 (ko) * 2018-08-07 2023-04-20 삼성디스플레이 주식회사 표시 장치
CN110890387A (zh) * 2019-11-26 2020-03-17 京东方科技集团股份有限公司 显示基板、显示面板和显示装置
KR20220081435A (ko) * 2020-12-08 2022-06-16 삼성디스플레이 주식회사 표시 장치

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130127927A (ko) * 2012-05-15 2013-11-25 세이코 엡슨 가부시키가이샤 전기 광학 장치 및 전자 기기
JP2015144267A (ja) * 2013-12-27 2015-08-06 株式会社半導体エネルギー研究所 半導体装置
KR20160027907A (ko) * 2014-08-29 2016-03-10 엘지디스플레이 주식회사 박막 트랜지스터 기판 및 이를 이용한 표시장치
KR20160084549A (ko) * 2015-01-05 2016-07-14 삼성디스플레이 주식회사 표시 장치
JP2016186649A (ja) * 2012-10-30 2016-10-27 シャープ株式会社 アクティブマトリクス基板、表示パネル及びそれを備えた表示装置
KR20170049705A (ko) * 2015-10-27 2017-05-11 삼성디스플레이 주식회사 유기 발광 표시 장치
KR20170075160A (ko) * 2015-12-23 2017-07-03 엘지디스플레이 주식회사 박막 트랜지스터 기판과 그 제조방법 및 그를 이용한 디스플레이 장치

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101275710B1 (ko) 2010-12-22 2013-06-14 경희대학교 산학협력단 듀얼 게이트 박막 트랜지스터의 디플리션 모드를 이용한 산화물 반도체 인버터
US8981367B2 (en) 2011-12-01 2015-03-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR20140044102A (ko) * 2012-10-04 2014-04-14 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그 제조 방법
KR102061791B1 (ko) * 2012-11-13 2020-01-03 삼성디스플레이 주식회사 유기 발광 표시 장치 및 이의 제조 방법
US9647048B2 (en) * 2013-11-26 2017-05-09 Apple Inc. Capacitor structures for display pixel threshold voltage compensation circuits
KR102369301B1 (ko) * 2015-02-13 2022-03-03 삼성디스플레이 주식회사 유기 발광 디스플레이 장치와, 이의 제조 방법
KR102418615B1 (ko) * 2015-08-21 2022-07-11 삼성디스플레이 주식회사 표시장치 및 그의 수리방법
KR102665322B1 (ko) * 2016-06-24 2024-05-16 삼성디스플레이 주식회사 박막 트랜지스터 기판, 및 표시 장치
KR102582394B1 (ko) * 2016-08-30 2023-09-26 삼성디스플레이 주식회사 반도체 장치
KR102358573B1 (ko) * 2017-09-15 2022-02-04 삼성디스플레이 주식회사 표시장치

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130127927A (ko) * 2012-05-15 2013-11-25 세이코 엡슨 가부시키가이샤 전기 광학 장치 및 전자 기기
JP2016186649A (ja) * 2012-10-30 2016-10-27 シャープ株式会社 アクティブマトリクス基板、表示パネル及びそれを備えた表示装置
JP2015144267A (ja) * 2013-12-27 2015-08-06 株式会社半導体エネルギー研究所 半導体装置
KR20160027907A (ko) * 2014-08-29 2016-03-10 엘지디스플레이 주식회사 박막 트랜지스터 기판 및 이를 이용한 표시장치
KR20160084549A (ko) * 2015-01-05 2016-07-14 삼성디스플레이 주식회사 표시 장치
KR20170049705A (ko) * 2015-10-27 2017-05-11 삼성디스플레이 주식회사 유기 발광 표시 장치
KR20170075160A (ko) * 2015-12-23 2017-07-03 엘지디스플레이 주식회사 박막 트랜지스터 기판과 그 제조방법 및 그를 이용한 디스플레이 장치

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