KR20170038605A - 네로우 베젤 디스플레이 장치 - Google Patents

네로우 베젤 디스플레이 장치 Download PDF

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KR20170038605A
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Abstract

비표시영역의 특정 위치에 쌍을 이루는 상부 댐 및 하부 댐과 트렌치를 조성하여, 베젤 폭을 일정 수준 이하로 줄이면서도 동시에 씰런트의 퍼짐과 배향 물질의 퍼짐을 제어하여 씰런트와 배향 물질의 중첩을 최소화한다. 또한, 씰-영역의 하부에 형성된 트렌치에 의해, 씰런트와 하부 기판 간의 접촉 면적을 넓힌다. 이로써 상부 기판과 하부 기판 간의 접착력이 향상되는 디스플레이 장치를 제공할 수 있다.

Description

네로우 베젤 디스플레이 장치 {NARROW BEZEL DISPLAY DEVICE}
본 발명은 디스플레이 장치에 관한 것으로서, 보다 구체적으로는 외곽에서 상부 기판과 하부 기판을 합착하는 씰런트(Sealant)가, 신호배선 영역 또는 게이트 드라이버 영역에 중첩 배치됨으로써 베젤(Bezel) 폭을 줄일 수 있는 디스플레이 장치에 관한 것이다.
액정 디스플레이 장치는 상부 기판, 하부 기판 및 상부 기판과 하부 기판 사이에 형성된 액정층을 포함하여 구성된다. 액정 디스플레이 장치에 인가되는 전계에 의해 배향이 제어되는 액정층을 통과하는 광에 의해 화상이 표시된다. 즉, 액정 디스플레이 장치는 액정층의 배향에 의해 광의 투과도가 조절되어 화상이 표시되는 장치이다. 상부 기판과 하부 기판 사이에 액정층이 구비될 수 있도록, 디스플레이 장치의 표시영역의 외곽 주변부에 해당하는 비표시영역(또는, 베젤(Bezel)영역)에 씰런트가 도포되어, 외곽부에서 상부 기판과 하부 기판을 합착한다.
최근 디자인적인 측면에서, 베젤 폭이 줄어든 디스플레이 장치가 각광받고 있다. 이에, 업계에서는 디스플레이 장치에서 베젤 폭을 줄이기 위하여, 디스플레이 장치의 상부 기판과 하부 기판을 합착하기 위한 씰런트가 도포되는 영역, 즉, 씰-영역(Seal Region)의 면적을 줄이려는 노력을 계속하고 있다. 하지만, 씰-영역의 면적은, 상부 기판과 하부 기판 사이의 접착력과 비례관계에 있으므로, 씰-영역의 면적을 줄이는 데에는 한계가 있다. 씰-영역은, 씰런트와의 접착력이 좋지 않은 물질로 이루어진 영역 또는 외력에 파손되기 쉬운 영역을 회피하여 설계되어야 하기 때문에, 씰-영역과 비표시영역의 회로 영역을 중첩함으로써 베젤을 축소시키는 것은 한계가 있다.
또한, 씰런트는 상부 기판 또는 하부 기판에, 유동성이 있는 액체 상태에서 도포됨에 따라 퍼지거나 넘칠 수 있으므로, 씰-영역의 면적을 줄이는 데에는 한계가 있다.
또한, 씰런트가 광경화되는 물질로 이루어진 경우, 씰런트를 경화하기 위하여 하부 기판의 외부에서 씰-영역을 향하여 UV와 같은 고에너지의 광이 조사되어야 한다. 이 때, 씰런트가 회로 영역 중에서 금속 배선이 촘촘한 밀도로 배치된 부분에까지 도포되거나 퍼지게 되면, 광을 반사시키는 금속 배선에 의해 광이 씰런트까지 도달하지 못함으로써, 씰런트가 경화되지 않을 수 있다.
게다가, 액정층의 배향을 위한 배향 물질 역시 상부 기판 또는 하부 기판에, 유동성이 있는 액체 상태에서 도포됨에 따라 퍼지거나 넘칠 수 있다. 도포된 배향 물질이 퍼져서 씰-영역까지 침범하는 경우, 씰런트와 배향 물질이 의도치 않게 중첩하게 된다. 씰런트와 배향 물질 간에는 접착력이 좋지 않기 때문에, 씰런트와 배향 물질이 중첩하는 면적이 넓어질수록, 상부 기판과 하부 기판 사이의 접착력이 저하된다. 따라서, 도포된 배향 물질이 퍼져서 씰-영역까지 침범하지 않도록 하기 위해서는, 씰-영역과 배향 물질이 도포된 영역은 소정 간격(또는, 마진)이 필요하게 된다. 씰-영역과 배향 물질이 도포된 영역 사이의 소정 간격은, 베젤 폭이 증가하는 요인이 된다.
본 발명은 전술한 종래의 문제점을 해결하기 위해 고안된 것으로서, 본 발명의 실시예에 따른 네로우 베젤 디스플레이 장치는, 씰-영역과 회로 영역의 중첩에 의해, 상부 기판과 하부 기판 사이의 접착력을 향상시킴과 동시에 베젤 폭을 일정 수준 이하로 줄일 수 있는 디스플레이 장치를 제공하는 것을 목적으로 한다.
또한, 본 발명의 실시예에 따른 네로우 베젤 디스플레이 장치는, 씰-영역과 회로 영역이 중첩된 부분에서 발생할 수 있는 회로 영역의 파손을 최소화할 수 있는 범퍼를 구성함으로써, 회로 영역의 파손에 따른 금속 배선의 전식 내지 부식의 발생이 저감되는 디스플레이 장치를 제공하는 것을 목적으로 한다.
또한, 본 발명의 실시예에 따른 네로우 베젤 디스플레이 장치는, 베젤 폭을 일정 수준 이하로 줄이면서도 동시에 씰런트의 퍼짐과 배향 물질의 퍼짐을 제어하여, 씰런트와 배향 물질의 중첩이 최소화되는 디스플레이 장치를 제공하는 것을 목적으로 한다.
또한, 본 발명의 실시예에 따른 네로우 베젤 디스플레이 장치는, 씰-영역의 하부 또는 씰-영역의 인근의 하부에 형성된 트렌치(trench)에 의해, 씰런트와 하부 기판 간의 접촉 면적이 넓어짐으로써 상부 기판과 하부 기판 간의 접착력이 향상되는 디스플레이 장치를 제공하는 것을 목적으로 한다.
또한, 디스플레이 장치의 베젤 폭을 감소시키는데 있어서, 씰-영역과 특정 회로 영역의 회피 설계 및 별도의 독립된 공정 프로세스 또는 마스크의 추가 없이 상부 기판과 하부 기판의 합착 불량 및 씰런트 하부의 회로의 파손에 따른 메탈 전식/부식 발생을 저감시켜 수 있는 구조를 제공하여 설계적/공정적 자유도가 높은 디스플레이 장치를 제공하는 것을 목적으로 한다.
전술한 목적을 달성하기 위해서, 본 발명은 액정을 개재하도록 서로 마주보며 배치된 상부 기판과 하부 기판을 포함하며, 상부 기판에는 복수의 상부 스페이서가 구비되고 하부 기판에는 복수의 하부 스페이서가 구비된다. 기판의 외곽부에는 복수의 외부신호배선이 배치된 게이트 링크부 및 게이트 드라이버가 구비된다. 상기 복수의 외부신호배선과 상기 게이트 드라이버는 복수의 브릿지 영역에 의해 전기적으로 연결된다. 베젤을 축소하기 위해 상기 게이트 링크부와 상기 게이트 드라이버가 배치된 영역의 일부와 중첩되도록 씰런트가 도포되는 씰-영역에 형성되어 상부 기판과 하부 기판이 합착된다. 복수의 브릿지 영역 각각에는 제1 금속층이 노출된 제1 컨택홀 및 제2 금속층이 노출된 제2 컨택홀 상부로, 상기 제1 컨택홀 및 상기 제2 컨택홀을 통해 상기 제1 금속층과 상기 제2 금속층을 연결하는 브릿지 전극이 구비된다. 하부 기판에 형성된 복수의 하부 스페이서는 상기 상부 스페이서와 대응되는 위치에 배치된 하부 스페이서 및 상기 복수의 브릿지 영역 중 적어도 하나 이상의 브릿지 영역과 중첩되어 배치된 하부 스페이서를 포함한다.
또한, 비표시영역의 특정 위치에 쌍을 이루는 상부 댐 및 하부 댐과 트렌치를 조성하여, 베젤 폭을 일정 수준 이하로 줄이면서도 동시에 씰런트의 퍼짐과 배향 물질의 퍼짐을 제어하여 씰런트와 배향 물질의 중첩을 최소화한다. 또한, 씰-영역의 하부에 형성된 트렌치에 의해, 씰런트와 하부 기판 간의 접촉 면적을 넓힌다.
본 발명의 실시예에 따른 화상을 표시하는 표시영역과 표시영역 주변의 비표시영역으로 구획된 디스플레이 장치에 있어서, 액정층을 개재하여 서로 마주보는 제1 기판 및 제2 기판; 제1 기판과 제2 기판이 서로 합착되도록, 제1 기판과 제2 기판 사이의 비표시영역에 배치되는 씰런트; 액정층의 액정의 초기 배향 방향을 결정하는 위치인, 제1 기판과 제2 기판 사이의 표시영역에서 서로 마주보며 배치되는 상부 배향막 및 하부 배향막; 비표시영역에 배치되는 게이트 링크부, 게이트 드라이버 및 터치배선영역; 제1 기판에서 제2 기판을 향해 솟은 하부 댐과 제2 기판에서 제 1기판을 향해 달린 상부 댐을 포함하는 오버랩방지영역; 및 씰런트가 흘러 들어갈 수 있도록, 복수의 트렌치를 포함하는 트렌치영역을 포함한다. 이 때, 오버랩방지영역과 트렌치영역은, 터치배선영역과 게이트 드라이버의 경계에 인접하여 배치되고 서로 중첩하는 것을 특징으로 한다.
다른 측면에서, 본 발명의 실시예에 따른 화상을 표시하는 표시영역과 표시영역 주변의 비표시영역으로 구획된 디스플레이 장치에 있어서, 제1 기판; 디스플레이 장치의 외곽을 둘러 배치되는 UV 경화 썰런트; UV 경화 씰런트에 의해 둘러싸이는 배향막; 디스플레이 장치의 베젤 폭을 최소화도록, 비표시영역에서 UV 경화 씰런트와 배향막의 중첩을 방지하는 위치에 배치되는 제1 구조물을 포함하는 것을 특징으로 한다.
본 발명의 실시예에 따라, 씰-영역과 회로 영역의 중첩에 의해, 상부 기판과 하부 기판 사이의 접착력을 향상시킴과 동시에 베젤 폭을 일정 수준 이하로 줄일 수 있는 디스플레이 장치를 제공할 수 있다.
또한, 본 발명의 실시예에 따라, 씰-영역과 회로 영역이 중첩된 부분에서 발생할 수 있는 회로 영역의 파손을 최소화할 수 있는 범퍼를 구성함으로써, 회로 영역의 파손에 따른 금속 배선의 전식 내지 부식의 발생이 저감되는 디스플레이 장치를 제공할 수 있다.
또한, 본 발명의 실시예에 따라, 베젤 폭을 일정 수준 이하로 줄이면서도 동시에 씰런트의 퍼짐과 배향 물질의 퍼짐을 제어하여, 씰런트와 배향 물질의 중첩이 최소화 되는 디스플레이 장치를 제공할 수 있다.
또한, 본 발명의 실시예에 따라, 씰-영역의 하부 또는 씰-영역의 인근의 하부에 형성된 트렌치에 의해, 씰런트와 하부 기판 간의 접촉 면적이 넓어짐으로써 상부 기판과 하부 기판 간의 접착력이 향상되는 디스플레이 장치를 제공할 수 있다.
본 발명의 효과는 이상에서 언급한 효과에 제한되지 않으며, 언급되지 않은 또 다른 효과는 아래의 기재로부터, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
이상에서 해결하고자 하는 과제, 과제 해결 수단, 효과에 기재한 발명의 내용이 청구항의 필수적인 특징을 특정하는 것은 아니므로, 청구항의 권리 범위는 발명의 내용에 기재된 사항에 의하여 제한되지 않는다.
도 1은 본 발명의 실시예에 따른 디스플레이 장치의 개략적인 평면도이다.
도 2는 본 발명의 실시예에 따른 디스플레이 장치의 개략적인 단면도이다.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 디스플레이 장치의 상부 스페이서 및 하부 스페이서를 설명하기 위한 개략적인 평면도와 단면도들이다.
도 4a는 본 발명의 실시예에 따른 디스플레이 장치의 비표시영역의 일부를 확대하여 나타낸 평면도이다.
도 4b는 도4a에 도시된 A에서부터 A'까지 연장된 라인을 따라 대응되는 영역에 대한 단면도이다.
도 4c는 도 4b에 대응하여, 다른 실시예를 표시한, 본 발명의 실시예에 따른 디스플레이 장치의 비표시영역의 일부를 확대하여 나타낸 영역에 대한 단면도이다.
도 5는 는 본 발명의 실시예에 따른 디스플레이 패널의 비표시영역을 개략적으로 나타낸 도면이다.
도 6은 본 발명의 실시예에 따른 디스플레이 패널의 비표시영역을 개략적으로 나타낸 도면이다.
도 7a 내지 도 7h는 도 5에 도시된 오버랩방지영역에 대응되는 평면도들이다.
도 8a 내지 도 8d는 도 5에 도시된 오버랩방지영역 및 트렌치영역에 대응되는 평면도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 다양한 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 다양한 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 다양한 실시예는 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급한 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
본 발명의 여러 다양한 실시예의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 다양한 실시예가 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예를 상세히 설명한다.
도 1은 본 발명의 실시예에 따른 디스플레이 장치를 개략적으로 나타내는 평면도이며, 도 2는 본 발명의 실시예에 따른 디스플레이 패널의 표시영역에 대한 개략적인 단면도이다.
도 1 및 도 2를 참조하면, 디스플레이 장치(10)는 광을 출력하는 복수의 화소(P)들이 구비된 디스플레이 패널(100)을 포함한다. 복수의 화소(P)들이 구비된 부분은 표시영역(DA)으로, 표시영역(DA)의 외곽 주변은 비표시영역(NDA)으로 구획된다. 디스플레이 패널(100)이 액정 패널로 구현될 경우, 디스플레이 패널(100)은 제1 기판(110)과 제2 기판(115)이 서로 대향하여 소정의 간격으로 이격되어 있다. 이격된 제1 기판(110)과 제2 기판(115) 사이에, 표시영역(DA)에 대응하여 액정이 충진된 액정층(LC)이 구성된다. 이 때, 제1 기판(110)은 복수의 박막 트랜지스터 (Thin Film Transistor: TFT)들이 형성된 TFT 어레이 기판일 수 있고, 제2 기판(115)은 복수의 화소(P)들에 대응하는 컬러필터층(CF)이 형성된 컬러필터 기판일 수 있다. 또는, 제2 기판(115)은 복수의 박막 트랜지스터 (Thin Film Transistor: TFT)들이 형성된 TFT 어레이 기판일 수 있고, 제1 기판(110)은 복수의 화소(P)들에 대응하는 컬러필터층(CF)이 형성된 컬러필터 기판일 수 있다. 또는, 제1 기판(110) 및 제2 기판(115) 중 하나에 컬러필터층(CF)과 TFT 어레이가 함께 구성될 수도 있다. 제1 기판(110)과 제2 기판(115) 중 적어도 하나에는 공통전극(140)과 화소전극(150)이 구비된다. 공통전극(140)과 화소전극(150)에 각각 인가되는 전압의 차이에 의하여 형성되는 수직 또는 수평 전계에 의해, 제1 기판(110)과 제2 기판(115) 사이의 액정의 배향이 제어된다.
또한, 디스플레이 장치(10)는 액정 패널의 광원으로서, 액정 패널의 하부에 배치되는 백라이트유닛(Backlight Unit)을 포함한다. 또한, 디스플레이 장치(10)는 액정 패널을 구동시키기 위한 각종의 구동 회로부를 포함한다. 구동 회로부는 PCB(printed circuit board)에 구현될 수 있다. 구동 회로부는, 액정 패널 외곽의 일 측면에 형성된 게이트 패드부(G_Pad) 및 데이터 패드부(D_Pad)와 연결된다. 구동 회로부는 액정 패널의 게이트 드라이버와 데이터 드라이버를 구동한다.
도 1 및 도 2를 참조하면, 제1 기판(110)은 표시영역(DA)과 그 주변의 비표시영역(NDA)로 구획된다. 표시영역(DA)에는 복수의 게이트 라인(GL)과 데이터 라인(DL)이 상호 교차하여 배치되며, 게이트 라인(GL)과 데이터 라인(DL)이 교차하여 정의된 각각의 화소(P) 영역마다 박막 트랜지스터(130)가 구비되어 있다. 예를 들어, 디스플레이 패널(100)에서는 N개의 게이트 라인(GL)과 M개의 데이터 라인(DL)이 교차하여 M*N개의 화소(P)가 구비될 수 있다. 디스플레이 패널(100)의 일부 실시예에서는 서로 인접한 화소(P) 간에 게이트 라인(GL) 또는 데이터 라인(DL)을 서로 공유하는 구조로 설계될 수도 있다. 따라서, 디스플레이 패널(100)에서는 M×N 보다 더 많은 개수의 화소(P)가 구비될 수도 있다. 각 화소(P) 영역에 구비된 박막 트랜지스터(130)는 게이트 라인(GL)과 데이터 라인(DL)에 접속되어, 게이트 라인(GL)에 인가되는 게이트 신호에 따라 스위칭되고, 데이터 라인(DL)으로부터 인가되는 데이터 신호를 화소전극(150)에 공급한다. 화소전극(150)은 박막 트랜지스터(130)에 접속되어 박막 트랜지스터(130)로부터 공급되는 데이터 신호에 따라 전계를 형성하고, 형성된 전계에 의해 액정층(LC)의 액정 배향이 조절된다.
도 2에서는, 설명의 편의를 위하여 디스플레이 패널(100)의 표시영역(DA)에 배치된 세 개의 화소(P)를 도시하고 있다. 각 화소(P)에 형성된 박막 트랜지스터(130)는, 제1 기판(110) 상에 형성된 게이트 전극(131), 액티브층(132), 제1 전극(133) 및 제2 전극(134)을 포함한다. 보다 구체적으로, 제1 기판(110) 상에 게이트 라인(GL)과 전기적으로 연결된 게이트 전극(131)이 형성되고, 게이트 전극(131) 상에는 게이트 절연층(121)이 형성되어 있다. 게이트 절연층(121) 상에 채널이 형성되는 액티브층(132)이 형성되고, 액티브층(132) 상에 데이터 라인(DL)과 전기적으로 연결된 제1 전극(134) 및 화소전극(150)과 전기적으로 연결된 제2 전극(133)이 형성된다. 액티브층(132)은 비정질 실리콘, 다결정 실리콘, 산화물 반도체 등으로 형성될 수 있다.
제1 기판(110) 상의 박막 트랜지스터(130)를 덮도록 평탄화층(122)이 형성된다. 평탄화층(122)은 박막 트랜지스터(130) 상부에 평탄한 표면을 형성한다. 평탄화층(122)은 포토 아크릴(Photo-Acryl: PAC) 등과 같은 유기 절연 물질로 형성될 수 있다. 박막 트랜지스터(130)와 평탄화층(122) 사이에, 별도의 패시베이션층(PAS)이 구성될 수 있다. 예를 들어, 박막 트랜지스터(130)와 평탄화층(122) 사이에 구비되는 패시베이션층(PAS)은 실리콘 계열의 무기 절연 물질로 형성될 수 있다.
평탄화층(122) 상에 공통전극(140)이 형성된다. 공통전극(140)은 화소전극(150)과의 사이에서 전계를 형성함으로써 액정을 구동한다. 도 2에서는 화소전극(150)이 컨택홀을 통해 박막 트랜지스터(130)의 제1 전극(133)과 전기적으로 연결되는 부분을 도시하고 있기 때문에, 마치 공통전극(140)이 각 화소(P) 마다 분리된 것처럼 도시되어 있다. 그러나, 공통전극(140)은, 화소전극(150)이 컨택홀을 통해 박막 트랜지스터(130)의 제1 전극(133)과 전기적으로 연결되는 부분 이외의 부분에서, 각 화소(P)의 공통전극(140)은 별도의 컨택홀을 통해 공통전극 라인을 따라 서로 전기적으로 연결될 수 있다.
또한, 각 화소(P)마다 별도의 공통전극(140)을 구비할 수도 있지만, 서로 인접한 복수의 화소(P)가 하나의 공통전극 블록(block)을 공유할 수도 있다. 이로써, 화면의 일 프레임 기간을 시분할하여, 일 구간에서 공통전극 라인으로 터치 입력을 감지하기 위한 신호를 인가하는 방식으로 터치 감지가 되는, 디스플레이 패널(100)을 구현할 수 있다. 각 공통전극 블록으로부터 개별적인 공통전극 라인이 연장되어, 각 공통전극 라인은 게이트 라인(GL) 또는 데이터 라인(DL)과 적어도 일부가 중첩되도록 배치될 수 있다. 공통전극 라인은 박막 트랜지스터(130) 상에서, 박막 트랜지스터(130)와 공통전극 블록 사이에 배치될 수 있다. 또는, 공통전극 라인은 박막 트랜지스터(130)의 아래에 배치될 수 있다. 또는,
박막 트랜지스터(130)의 아래에 공통전극 라인이 배치되는 경우, 공통전극 라인과 박막 트랜지스터(130) 사이에는 박막 트랜지스터(130) 상에 형성되는 평탄화층(122)과는 다른, 고내열성 평탄화층이 구비될 수 있다. 예를 들어, 제1 기판(110) 상에 복수의 공통전극 라인이 형성되고, 공통전극 라인 상에 실리콘 계열의, 고내열성 평탄화층(Silicon on Glass: SOG)이 형성되고, 고내열성 평탄화층 상에 박막 트랜지스터(130)가 형성될 수 있다.
공통전극 라인은 후술할 터치배선에 의하여, 비표시영역(NDA)에서, 표시영역(DA)과 비표시영역(NDA)의 경계를 따라 연장되어, 터치 드라이버와 연결될 수 있다.
공통전극(140)과 화소전극(150) 사이에는 두 전극을 절연시키기 위한 절연층(123)이 형성된다. 절연층(123)은 공통전극(140)을 보호함과 동시에 공통전극(140) 상부에 평탄한 표면을 형성한다. 절연층(123)은 평탄화층(122)과 동일한 물질로 형성될 수도 있고, 패시베이션층(PAS)과 동일한 물질로 형성될 수도 있다. 즉, 절연층(123)은 곧 평탄화층(122)이거나, 패시베이션층(PAS)일 수 있다. 또는, 절연층(123)은 패시베이션층 및 평탄화층(122)과는 상이한 절연 물질로 형성될 수도 있다.
화소전극(150)은 평탄화층(122) 및 절연층(123)에 형성된 컨택홀을 통해 박막 트랜지스터(130)의 제1 전극(133)과 전기적으로 연결된다. 화소전극(150)과 공통전극(140)은 인듐 틴 옥사이드(Indium tin oxide, ITO)와 같은, 투명 도전성 물질로 형성될 수 있으며, 화소전극(150)에는 공통전극(140)과 수평 전계를 형성하도록 복수의 슬릿(Slit)이 형성될 수 있다. 그러나 이는 예시적일 뿐, 공통전극(140)과 화소전극(150)간의 구조 및 배치관계가 이에 한정되지는 않는다. 따라서, 일부 실시예에서는 공통전극(140)이 화소전극(150) 상부에 배치되거나 화소전극(150)과 공통전극(140)이 동일층에 배치될 수도 있다. 또한 일부 실시예에서는, 화소전극(150) 대신에 공통전극(140)이 복수의 슬릿(Slit)을 가지도록 형성될 수도 있다.
도 2를 참조하면, 제1 기판(110)에 대향하여 배치된 제2 기판(115)은 디스플레이 패널(100)의 컬러필터 기판이다. 제2 기판(115)는 복수의 화소(P)에 차광 영역과 개구 영역을 각각 구획하는 블랙 매트릭스(BM)와 컬러필터층(CF)이 구비된다. 블랙 매트릭스(BM)가 형성된 영역은 차광 영역으로 정의되고, 블랙 매트릭스(BM)가 형성되지 않은 영역은 개구 영역으로 정의된다. 블랙 매트릭스(BM)에 의한 차광 영역에는 박막 트랜지스터(130), 데이터 라인(DL), 게이트 라인(GL) 등과 같은 다양한 구동 소자 및 배선이 형성된다. 개구 영역에는 화소전극(150)과 공통전극(140)이 형성된다. 도 2에서는 디스플레이 패널(100)의 게이트 라인(GL)을 따라 절단된 단면을 도시하고 있기 때문에 블랙 매트릭스(BM)가 연속적으로 연장되어 있다. 즉, 도 2에서는 차광 영역에서의 단면도를 도시하고 있다. 하지만 개구 영역에는 블랙 매트릭스(BM)가 형성되어 있지 않다. 블랙 매트릭스(BM)는 서로 인접한 두 화소(P) 사이에 배치됨에 따라, 하부의 데이터 라인(DL), 박막 트랜지스터(130) 과 같은, 외광을 반사할 수 있는 구조물을 가리도록 배치되어 있다.
제2 기판(115)에는 디스플레이 패널(100)의 각 화소(P)에 대응하여 복수의 컬러필터(CF1, CF2, CF3)가 형성된다. 즉, 컬러필터층(CF)은 컬러필터(CF1, CF2, CF3)를 포함한다. 구체적으로, 적색 화소(R), 녹색 화소(G) 및 청색 화소(B) 각각의 개구 영역에 대응하도록 컬러필터(CF1, CF2, CF3)가 형성된다. 컬러필터(CF1, CF2, CF3) 각각의 일부 영역은 블랙 매트릭스(BM)와 중첩될 수 있다. 도 2에 도시된 실시예에서, 블랙 매트릭스(BM)가, 컬러필터층(CF)보다, 제2 기판(115)에 더 가깝게 배치되어 있다. 하지만, 일부 다른 실시예에서는 인접한 화소(P) 간에 빛이 새어나가는 것을 저감하기 위해, 컬러필터층(CF)이, 블랙 매트릭스(BM)보다, 제2 기판(115)에 더 가깝게 배치되고, 블랙 매트릭스(BM)가 제1 기판(110)의 표면에 배치될 수도 있다.
블랙 매트릭스(BM) 및 컬러필터층(CF)을 덮도록, 제2 기판(115)에 오버 코팅층(OC)이 형성된다. 오버 코팅층(OC)은 블랙 매트릭스(BM), 컬러필터층(CF)을 덮어, 제2 기판(115)에 평탄한 표면을 제공하기 위한 층이다. 또한, 오버 코팅층(OC)는 컬러필터층(CF)의 각종 안료에 의한 액정 오염을 방지한다. 예를 들어, 오버 코팅층(OC)은 아크릴 계열의 레진이나 에폭시 계열의 레진으로 구성될 수 있다. 또는, 오버 코팅층(OC)은 평탄화층(122)과 동일한 물질로 구성될 수 있다.
제1 기판(110)의 비표시영역(NDA)에는 패드부(PAD), 데이터 링크부(D_Link), 게이트 링크부(G_Link) 및 게이트 드라이버(GIP)가 구비된다. 패드부(PAD)는 데이터 패드부(D_Pad) 및 게이트 패드부(G_Pad)를 포함한다. 게이트 패드부(G_Pad)는 데이터 패드부(D_Pad)의 일측에 형성되어 외부의 구동 회로부에 접속된다. 데이터 패드부(D_Pad)는 제1 기판(110)의 비표시영역(NDA)의 일측에 형성되어 외부 구동 회로부에 접속될 수 있다. 또한 데이터 패드부(D_Pad)에는 집적 회로(Integrated Circuit; IC) 구조의 데이터 드라이버가 칩-온-글래스(Chip-On-Glass; COG) 방식으로 제1 기판(110)에 직접 접속될 수도 있다.
패드부(PAD)에는 전술한 데이터 패드부(D_Pad)와 게이트 패드부(G_Pad) 이외에도 디스플레이 패널(100)의 화소(P)를 구동하거나 그 이외의 여러 가지 추가 기능들을 구현하는데 필요한 신호의 입출력을 위한 패드들이 구비될 수 있다. 예를 들어, 패드부(PAD)에는, 구동 회로부의 공통 전압 생성부에 접속되는 공통 전압 패드가 구성될 수 있다. 또는 패드부(PAD)에는, 디스플레이 패널의 터치인식 기능을 수행하기 위한 터치 드라이버와 접속되는 터치센서 패드가 구성될 수 있다. 각 패드부(PAD)의 위치는 비표시영역(NDA)의 일 측에 한정되지 않고 비표시영역(NDA)의 상측, 하측, 좌측, 우측 중 적어도 하나 이상의 측에 구성될 수 있다.
데이터 링크부(D_Link)에는 표시영역(DA)에 배치된 데이터 라인(DL)과 데이터 패드부(D_Pad) 사이에 배치되어, 서로를 전기적으로 접속시키는 데이터 링크 배선(D_LL)이 구성될 수 있다. 게이트 링크부(G_Link)에는 게이트 드라이버(GIP)를 구동하기 위한 각종의 외부신호가 공급되는 외부신호배선이 구성될 수 있다. 예를 들어, 도 1에 도시된 바와 같이, 게이트 스타트 신호배선(VST), 복수의 클럭 신호배선(CLK1-4), 리셋 신호배선(RESET), 전압배선(VSS, VDD, VDD1) 등이 게이트 링크부(G_Link)에 구성될 수 있다. 게이트 패드부(G_Pad)에 전기적으로 접속된 게이트 링크부(G_Link)의 각 외부신호배선은 연결배선(CL)을 통해 게이트 드라이버에 접속된다.
게이트 드라이버는, 표시영역(DA)의 박막 트랜지스터(130)를 형성하는 과정 중에, 제1 기판(110)의 비표시영역(NDA)에 형성된, 박막 트랜지스터(130)에 의해 구성될 수 있다. 주그 디스플레이 패널의 일 기판에 배치된 게이트 드라이버는 게이트-인 패널(Gate-In-Panel; GIP) 방식으로 구성될 수 있다. 게이트 드라이버는 게이트 신호를 생성하여 표시영역(DA)에 배치된 게이트 라인(GL)에 순차적으로 공급한다. 이를 위해, 게이트 드라이버는 게이트 라인(GL) 각각에 접속된 복수의 스테이지(ST)를 포함한다. 따라서, 게이트 링크부(G_Link)의 각 외부신호배선은 연결배선(CL)을 통해 게이트 드라이버(GIP)의 각 스테이지(ST)과 선택적으로 접속된다.
복수의 스테이지(ST) 각각은 게이트 스타트 신호 배선(VST) 또는 이전 단 스테이지로부터 공급되는 게이트 스타트 신호에 응답하여, 복수의 클럭 신호 배선(CLK1, CLK2, CLK3, CLK4) 중 어느 하나로부터 공급되는 클럭 신호를 게이트 신호로서 인가받는다. 그리고 복수의 스테이지(ST) 각각은 인가 받은 게이트 신호를 게이트 라인(GL)에 공급한다. 이러한 복수의 스테이지(ST) 각각은 게이트 스타트 신호 라인(VST) 또는 이전 단 스테이지로부터 공급되는 게이트 스타트 신호에 따라 순차적으로 동작함으로써 게이트 신호를 첫번째 게이트 라인(GL)에서부터 마지막 게이트 라인(GL)까지 순차적으로 공급하거나 마지막 게이트 라인(GL)에서부터 첫 번째 게이트 라인(GL)까지 순차적으로 공급한다.
제1 기판(100)의 가장자리 또는 제2 기판(115)의 가장자리에, 비표시영역(NDA)을 따라, 씰런트가 도포된다. 제1 기판(110)과 제2 기판(115)는 표시영역(DA)에서 액정층(LC)을 사이에 두고 서로 대향 합착된다. 씰런트가 도포된 씰-영역과 제1 기판(110)의 비표시영역(NDA)은, 화상이 표시되는 영역이 아니므로, 블랙 매트릭스(BM)이나 디스플레이 장치의 하우징(housing)에 의해 가려지게 된다. 이 때, 블랙 매트릭스(BM)나 하우징에 의해 가려지는 비표시영역(NDA)을 베젤(bezel)이라 부르기도 한다. 베젤의 폭을 감소시키기 위해, 씰런트가 도포되는 씰-영역은 비표시영역(NDA)에서의 회로 영역과 중첩될 수 있다. 즉, 씰-영역은 게이트 링크부(G_Link)의 일부와 중첩되거나, 연장배선(CL)이 배치된 영역과 중첩되거나 또는 게이트 드라이버가 형성된 영역과도 중첩될 수 있다.
씰-영역에 구비된 씰런트에 의해 합착된 제1 기판(110) 및 제2 기판(115) 사이의 간격을 일정하게 유지하기 위해, 제1 기판(110)과 제2 기판(115) 사이에는 스페이서가 구비된다. 스페이서는 제1 기판(110)의 일 면에 구성되거나, 제2 기판(115)의 일 면에 구성될 수 있다. 디스플레이 패널이 외력을 받게 되면 제1 기판(110)과 제2 기판(115)의 정렬이 서로 어긋나게 된다. 이 때, 스페이서가 제1 기판(110)의 일 면에 구성된 경우, 스페이서는 제2 기판(115)의 일 면에 구비된 배향막을 손상시킬 수 있다. 이에 따라, 의도하지 않은 액정 배향의 틀어짐이 발생하게 되고, 액정 배향의 틀어짐에 의한 빛샘이 발생하게 된다. 새어 나오는 빛은, 사용자에게 디스플레이 패널이 블랙 화상을 표시할 때, 스페이서의 위치에 대응하여 붉은(reddish) 색, 녹(greenish) 색 또는 푸른(bluish) 색의 빛으로 인식된다. 즉, 블랙 화상에서의 빛샘 불량은 스페이서에 의한 배향막 손상에서 기인한다. 전술한 스페이서에 의한, 배향막의 손상 따른 빛샘 불량을 저감하기 위해, 스페이서를 가리는 블랙 매트릭스(BM)의 면적을 보다 확대하여 설계할 수도 있다. 그러나, 디스플레이 패널에서의 고해상도 및 고개구율을 고려하면, 블랙 매트릭스(BM)의 면적을 확대하는 방식을 빛샘 불량을 해결하는 것은 지양되어야 한다. 따라서, 본 발명의 실시예에 따른 디스플레이 패널(100)은 제1 기판의 일 면에 스페이서가 구성되고, 그에 대응하여 마주보도록, 제2 기판의 일 면에 스페이서가 구성된다.
도 2를 참조하면, 제1 기판(110)과 제2 기판(115) 사이에서, 제2 기판(115)의 오버 코팅층(OC) 상에 복수의 상부 스페이서(U_SP)가 배치된다. 상부 스페이서(U_SP)는 블랙 매트릭스(BM)가 배치된 차광 영역에 배치된다. 제1 기판(110)과 제2 기판(115) 사이에서, 제1 기판(110)의 평탄화층(122) 및 절연층(123) 상에 복수의 하부 스페이서(L_SP)가 배치된다. 하부 스페이서(L_SP)는 상부 스페이서(U_SP)와 서로 대향하여 마주보도록, 배치된다.
제1 기판(110) 및 제2 기판(115)에 각각에 구비된 복수의 스페이서(U_SP, L_SP) 중 일부의 높이는 다른 스페이서(U_SP, L_SP)의 높이에 비해 더 길거나 짧을 수 있다. 즉, 복수의 상부 스페이서(U_SP)는 각각의 길이가 균일하지 않을 수 있다. 또한, 복수의 하부 스페이서(L_SP)는 각각의 길이가 균일하지 않을 수 있다. 예를 들어, 상부 스페이서(U_SP) 중 일부는 나머지에 비해 더 긴 높이를 가지도록 형성될 수 있다. 또한, 상부 스페이서(U_SP) 및 그에 대응하는 하부 스페이서(L_SP) 간의 거리(또는, 간격)도 역시 균일하지 않을 수 있다.
나머지에 비해 더 긴 높이를 가지는 일부 상부 스페이서(U_SP) 및 그에 대응하는 하부 스페이서(L_SP)에 의하여, 디스플레이 패널(100)의 셀 갭(cell gap)이 고정된다. 예를 들어, 제1 기판(110)과 제2 기판(115) 사이의 셀 갭을 유지하기 위한, 하부 스페이서(L_SP) 및 그에 대응하는 상부 스페이서(U_SP) 각각의 높이의 합은, 셀 갭과 동일할 수 있다. 이로써, 하부 스페이서(L_SP)의 상면과, 그에 대응하는 상부 스페이서(U_SP)의 하면이 서로 접촉할 수 있다.
짧은 높이를 가지는 나머지 상부 스페이서(U_SP) 및 그에 대응하는 하부 스페이서(L_SP)에 의하여, 디스플레이 패널(100)에 외압이 가해질 경우에 디스플레이 패널(100)의 셀 갭이 순간적으로 감소되더라도, 셀 갭이 특정 수치 이하로 줄어드는 현상이 방지된다.
도 3a 내지 도 3d는 본 발명의 다양한 실시예에 따른 디스플레이 패널(100)에 구비되는 상부 스페이서(U_SP) 및 하부 스페이서(L_SP)를 설명하기 위한 개략적인 단면도와 평면도들이다. 도 3a 내지 도3d에서는 설명의 편의를 위해 전술한 디스플레이 패널(100)의 구성요소들 중, 제1 기판(110) 상에 게이트 라인(GL)과 데이터 라인(DL)이 교차하는 영역에서, 평탄화층(122), 평탄화층(122)에 형성된 컨택홀(Contact Hole), 화소전극(150), 상부 스페이서(U_SP) 및 하부 스페이서(L_SP)만을 도시하였다.
도 3a를 참조하면, 상부 스페이서(U_SP)와 하부 스페이서(L_SP)는 바(Bar) 형태로 구현된다. 바 형태의 상부 스페이서(U_SP)와 하부 스페이서(L_SP)는 게이트 라인(GL)을 따라 배치된 블랙 매트릭스(BM)에 의한 차광 영역에 형성될 수 있다. 상부 스페이서(U_SP)는 게이트 라인(GL)과 중첩되며 게이트 라인(GL)의 연장 방향과 동일한 방향으로 연장되도록 형성된다. 상부 스페이서(U_SP)와 대응하는 위치에 배치되는 하부 스페이서(L_SP)는 제1 기판(110) 상에서 데이터 라인(DL)과 중첩되며 데이터 라인(DL)의 연장 방향과 동일한 방향으로 연장되어 형성된다. 도 3a에서 상부 스페이서(U_SP)는 서로 인접한 두 화소(P) 영역의 컨택홀을 넘어서지 않는(또는, 지나치지 않는) 범위에서 게이트 라인(GL)을 따라 연장되어 형성된다. 하지만, 상부 스페이서(U_SP)는 이에 한정되지 않고, 게이트 라인(GL)을 따라 복수의 화소의 컨택홀을 넘어서도록(또는, 지나치도록) 연장되어 형성될 수 있다.
도 3b를 참조하면, 상부 스페이서(U_SP)와 하부 스페이서(L_SP)는 게이트 라인(GL)을 따라 배치된 블랙 매트릭스(BM)에 의한 차광 영역에 대응하여 형성된다. 도 3b의 실시예에서 상부 스페이서(U_SP)는 데이터 라인(DL)의 연장 방향과 동일한 방향으로 연장되어 데이터 라인(DL)과 중첩하여 형성된다. 상부 스페이서(U_SP)와 대응하는 위치에 배치되는 하부 스페이서(L_SP)는 제1 기판(110) 상에서 게이트 라인(GL)의 연장 방향과 동일한 방향으로 연장되어 게이트 라인(GL)과 중첩하여 형성된다. 상부 스페이서(U_SP)가, 디스플레이 패널(100)에 가해진 외부 압력에 의해 제1 기판(110)과 제2 기판(115)이 미소하게 엇갈리는 경우, 상부 스페이서(U_SP)의 위치가 변동됨에 따라 상부 스페이서(U_SP)가 컨택홀 상에 위치하게 될 수 있다. 이 때, 디스플레이 패널(100)에 가해지던 외부 압력이 없어진 후에도 상부 스페이서(U_SP)가 본래 위치로 회복되지 않을 수 있다. 따라서, 상부 스페이서(U_SP)가 컨택홀(Contact Hole)에 끼이지 않도록, 상부 스페이서(U_SP)의 가로의 길이 또는 세로의 길이를 길게 형성한다. 이로써, 컨택홀에 상부 스페이서(U_SP)가 끼이지 않는다. 즉, 상부 스페이서(U_SP)의 가로의 길이가 컨택홀의 가로의 길이보다 길거나, 상부 스페이서(U_SP)의 세로의 길이가 컨택홀의 세로의 길이보다 길도록, 상부 스페이서(U_SP)를 형성할 수 있다.
다른 방법으로, 도 3b에 도시된 바와 같이 하부 스페이서(L_SP)가 게이트 라인(GL)의 연장 방향과 동일한 방향으로 연장되어 복수의 컨택홀(Contact Hole)을 덮는 구조로 형성될 수 있다. 하부 스페이서(L_SP)가 게이트 라인(GL)을 따라, 게이트 라인(GL) 상에 라인 형상으로 형성될 수 있다. 하부 스페이서(L_SP)가 게이트 라인(GL) 상에 라인 형상으로 형성될 경우, 제1 기판(110)과 제2 기판(115) 사이의 액정 양을 최적화하기 어려울 수 있다. 따라서, 하부 스페이서(L_SP)는 하부 스페이서(L_SP)와 인접한 소정의 개수만큼의 컨택홀 만을 덮도록, 형성될 수 있다. 즉, 하부 스페이서(L_SP)는 라인 형상이 아닐 수 있다. 예를 들어, 하부 스페이서(L_SP)는 하부 스페이서(L_SP)와 인접한 두 개의 컨택홀 만을 덮는 길이로 형성될 수 있다.
상부 스페이서(U_SP)와 하부 스페이서(L_SP)는, 도 3a 내지 도 3b에서 도시된 바 형태와는 다르게, 원형으로 형성될 수 있다. 도 3c를 참조하면, 상부 스페이서(U_SP)와 하부 스페이서(L_SP)는 게이트 라인(GL)을 따라 배치된 블랙 매트릭스(BM)에 의한 차광 영역에 형성된다. 상부 스페이서(U_SP)는 콘(Cone) 형태로 형성될 수 있다. 이 때, 콘 형태의 뾰족한 부분은 제2 기판(115)으로부터 제1 기판(110)을 향한다. 상부 스페이서(U_SP)에 대향하는 하부 스페이서(L_SP)는, 제1 기판(110) 상에서 게이트 라인(GL)의 연장 방향과 동일한 방향으로 연장되어 게이트 라인(GL)과 중첩되어 형성된다. 이 때, 하부 스페이서(L_SP)의 지름은, 하부 스페이서(L_SP)와 대응하는 상부 스페이서(U_SP)의 지름보다 더 길 수 있다. 즉, 하부 스페이서의 원 넓이가, 하부 스페이서(_SP)와 대응하는 상부 스페이서(U_SP)의 원 넓이보다 더 넓을 수 있다. 추가로, 도 3b의 실시예와 같이 하부 스페이서(L_SP)가 게이트 라인(GL)을 따라 복수의 화소들의 컨택홀을 덮거나, 혹은 하부 스페이서(L_SP)에 인접한 두 개의 컨택홀 만을 덮을 수 있다.
도 3d는 복수의 스페이서 중 다른 스페이서에 비해 더 짧은 높이로 형성된 스페이서(이하에서, Push 스페이서라 한다)의 일 예를 도시한 단면도이다. Push 스페이서는 디스플레이 패널에 외력이 가해졌을 때, 셀 갭이 순간적으로 미소하게 줄어들더라도, 일정 수준 이하로 줄어들지는 않도록 하는 역할을 한다. 도 3d에서는 Push 스페이서 역할을 하는 상부 스페이서(U_SP) 및 하부 스페이서(L_SP)를 도시하고 있다. 한편, 도 3a 내지 도3c에서는 기판에 구비된 복수의 스페이서 중 다른 스페이서에 비해 더 긴 높이로 형성된 스페이서(이하에서, Gap 스페이서)의 일 예를 도시하고 있다. Gap 스페이서는 디스플레이 패널의 셀 갭을 고정하는 역할을 한다. 도 3a 내지 도3c에서는 Gap 스페이서 역할을 하는 상부 스페이서(U_SP) 및 하부 스페이서(L_SP)를 도시하고 있다. Push 스페이서 역할의 상부 스페이서(U_SP)와 하부 스페이서(L_SP) 사이의 거리가, Gap 스페이서 역할의 상부 스페이서(U_SP)와 하부 스페이서(L_SP) 사이의 거리보다 더 멀다. 예를 들어, Gap 스페이서 역할의 상부 스페이서(U_SP)와 하부 스페이서(L_SP) 사이의 거리는 0(zero)일 수 있다. Push 스페이서 역할을 하는 상부 스페이서(U_SP)와 하부 스페이서(L_SP)는 Gap 스페이서의 역할을 하는 상부 스페이서(U_SP)와 하부 스페이서(L_SP)와 마찬가지로, 게이트 라인(GL)을 따라 배치된 블랙 매트릭스(BM)에 의한 차광 영역에 형성된다.
도 3d에서 Push 스페이서 역할의 상부 스페이서(U_SP) 및 하부 스페이서(L_SP)는 게이트 라인(GL) 축으로 서로 인접한 화소의 컨택홀(Contact Hole) 사이에 배치된다. Push 스페이서 역할의 상부 스페이서(U_SP) 및 하부 스페이서(L_SP)는, Gap 스페이서 역할의 상부 스페이서(U_SP) 및 하부 스페이서(L_SP)에 비해, 각각 더 작은 면적을 가지도록 형성되어 있다. Push 스페이서 역할의 상부 스페이서(U_SP) 및 하부 스페이서(L_SP)는 상부 스페이서(U_SP)와 하부 스페이서(L_SP) 둘 중 하나는 게이트 라인(GL) 축으로 연장되고 나머지 다른 하나는 데이터 라인(DL) 축으로 연장되어 구성될 수 있다. 또한, Push 스페이서 역할의 상부 스페이서(U_SP) 및 하부 스페이서(L_SP)는, 하부 스페이서(L_SP)가 게이트 라인(GL)을 따라 연장되어 두 개 이상의 컨택홀을 덮는 형태로 구성될 수 있다.
상부 스페이서(U_SP)와 하부 스페이서(L_SP)는 동일한 물질로 형성되거나 서로 상이한 물질로 형성될 수 있다. 하부 스페이서(L_SP)와 상부 스페이서(U_SP)를 동일한 물질로 형성할 경우, 하부 스페이서(L_SP)와 상부 스페이서(U_SP) 간에 마찰계수, 탄성 및 외압 전후의 복원력이 동일하게 되어 디스플레이 패널(100)의 상부 스페이서(U_SP)와 하부 스페이서(L_SP)를 설계함에 있어서 쉽게 최적의 높이, 넓이 및 배치관계를 설정할 수 있다. 다만, 제1 기판(110)의 생산라인에도 제2 기판(115)의 생산라인에 구성된 상부 스페이서(U_SP)를 생산하는 장비가 같이 구비되거나 아니면 제1 기판(110)을 여러 생산라인으로 옮겨 다니면서 제작해야 하는 번거로움이 있을 수 있다.
상부 스페이서(U_SP)와 하부 스페이서(L_SP)는 유기 물질 또는 무기 물질로 형성될 수 있다. 스페이서의 높이 및 형상을 조절하는 측면에서는 상부 스페이서(U_SP)와 하부 스페이서(L_SP)를 유기 물질로 형성하는 것이 비교적 더 쉬울 수 있다. 예를 들어, 상부 스페이서(U_SP)와 하부 스페이서(L_SP)는 포토 아크릴 (Photo Acryl: PAC) 또는 폴리이미드 (Polyimide: PI) 등의 유기 물질로 형성될 수 있다. 상부 스페이서(U_SP)와, 제2 기판(115) 상의 배향막 사이의 이격 거리를 확보하기 위해, 하부 스페이서(L_SP)의 높이는 4000Å 또는 그 이상일 수 있다.
전술한 상부 스페이서(U_SP) 및 하부 스페이서(L_SP)의 구조와 및 배치 관계에 따라, 디스플레이 패널(100)에 외력이 가해지더라도 상부 스페이서(U_SP)와 하부 스페이서(L_SP)가 배향막에 접촉하지 않게 된다. 이로써, 배향막의 손상에 의한 액정 틀어짐에 따른, 빛샘 불량을 방지할 수 있다. 따라서, 블랙 매트릭스(BM)의 폭을 넓히지 않고도, 빛샘 불량을 방지할 수 있게 됨에 따라, 고개구율 및 고해상도를 가진 디스플레이 패널(100)을 구현할 수 있다.
도 4a 내지 도 4b는 본 발명의 실시예에 따른 디스플레이 패널(200)의 비표시영역(NDA)을 개략적으로 나타낸 도면이다. 도 4a는 제1 기판(110)상에서 비표시영역(NDA)에 포함된 게이트 링크부(G_Link)와 게이트 드라이버(GIP)의 일부를 확대하여 나타낸 평면도이다. 도 4b는 도 4a에 도시된 "A" 지점부터 "A'" 지점까지 연장된 라인을 따른 디스플레이 패널(200)의 비표시영역(NDA)을 개략적으로 나타낸 단면도이다.
도 4a를 참조하면, 제1 기판(110)의 외각 측으로 복수의 외부신호배선이 형성된 게이트 링크부(G_Link)가 형성되어 있고, 게이트 링크부(G_Link)를 기준으로, 표시영역(DA) 측으로 게이트 드라이버(GIP)가 위치한다. 본 발명의 다양한 실시예에서와 같이, 게이트 드라이버(GIP)가 제1 기판(110) 상에 형성된 박막 트랜지스터(130)로 구현된 경우, 제1 기판(110) 상에는 게이트 링크부(G_Link) 및 게이트 드라이버(GIP)이 형성됨과 동시에 상기 게이트 링크부(G_Link)에 형성된 외부신호배선에서 인가되는 외부신호를 게이트 드라이버(GIP)로 전달하기 위한 연결배선(CL)이 형성된다. 연결배선(CL)은 게이트 링크부(G_Link) 및 게이트 드라이버(GIP) 사이에 위치하거나, 게이트 링크부(G_Link) 및 게이트 드라이버(GIP)에 걸쳐 형성되어 있을 수 있다.
도 4a에 도시된 바와 같이, 연결배선(CL)은 복수의 외부신호배선을 가로질러 게이트 드라이버(GIP) 측으로 연장된다. 따라서, 게이트 링크부(G_Link)의 외부신호배선과 연결배선(CL)은 서로 다른 전도층에 의해 구성되고, 외부신호배선이 형성되는 전도층과 연결배선(CL)이 형성되는 전도층 간에는 절연층이 개재될 수 있다. 이로써, 연결배선(CL)이 선택적인 외부신호배선과 연결되고 그 이외에 다른 외부신호배선을 가로질러 게이트 드라이버(GIP) 측으로 연장될 수 있다. 서로 상이한 두 전도층 간에 전기적인 연결을 위해 디스플레이 패널(100)에는 복수의 브릿지 영역(BRA)이 구비된다.
도 4b에서는 설명의 편의를 위해 전술한 여러 외부신호배선 중 하나의 연결구조를 예시적으로 도시하였다. 도 4b를 참조하면, 외부신호배선은 제1 금속층(M1)으로 형성되고 연결배선(CL)은 제2 금속층(M2)으로 형성되며, 외부신호배선과 연결배선(CL) 사이에는 하나 이상의 절연층이 개재되어 있다.
예를 들어, 외부신호배선은 제1 기판(110)에 형성되어 있는 박막 트랜지스터(130)의 게이트 전극(131)을 형성하는 금속층(Gate Metal)으로 형성될 수 있다. 그리고, 연결배선(CL)은 박막 트랜지스터(130)의 소스/드레인 전극(133, 134)을 형성하는 금속층(S/D Metal)으로 형성될 수 있다. 이 때, 제1 금속층(M1)은 제1 기판(110)에 형성되어 있는 박막 트랜지스터(130)의 게이트 전극(131)을 형성하는 금속층(Gate Metal)일 수 있고, 제2 금속층(M2)은 박막 트랜지스터(130)의 소스/드레인 전극(133, 134)을 형성하는 금속층(S/D Metal)일 수 있다.
또는, 외부신호배선은 제1 기판(110)에 형성되어 있는 박막 트랜지스터(130)의 소스/드레인 전극(133, 134)을 형성하는 금속층(S/D Metal)으로 형성될 수 있다. 그리고, 연결배선(CL)은 박막 트랜지스터(130)의 게이트 전극(131)을 형성하는 금속층(Gate Metal)으로 형성될 수도 있다. 이 경우, 외부신호배선과 연결배선(CL) 사이에는 게이트 절연층(121)이 개재되어 있을 수 있다. 이 때, 제1 금속층(M1)은 제1 기판(110)에 형성되어 있는 박막 트랜지스터(130)의 소스/드레인 전극(133, 134)을 형성하는 금속층(S/D Metal)일 수 있고, 제2 금속층(M2)은 박막 트랜지스터(130)의 게이트 전극(131)을 형성하는 금속층(Gate Metal)일 수 있다.
또는, 외부신호배선은 게이트 라인(GL)과 동일한 전도층으로 형성되고, 연결배선(CL)은 데이터 라인(DL)과 동일한 전도층으로 형성될 수 있다. 그리고, 외부신호배선과 연결배선(CL) 사이에는 하나 이상의 절연층이 개재되어 있을 수 있다. 이 때, 제1 금속층(M1)은 게이트 라인(GL)과 동일한 전도층일 수 있고, 제2 금속층(M2)은 데이터 라인(DL)과 동일한 전도층일 수 있다.
또는, 외부신호배선은 데이터 라인(DL)과 동일한 전도층으로 형성되고, 연결배선(CL)은 게이트 라인(GL)과 동일한 전도층으로 형성될 수도 있다. 그리고, 외부신호배선과 연결배선 사이에는 표시영역(DA)에서 게이트 라인(GL)과 데이터 라인(DL) 사이에 개재된 절연층과 동일한 절연층이 개재되어 있을 수 있다. 이 때, 제1 금속층(M1)은 데이터 라인(DL)과 동일한 전도층일 수 있고, 제2 금속층(M2)은 게이트 라인(GL)과 동일한 전도층일 수 있다.
외부신호배선과 연결배선(CL) 상부에도 적어도 하나 이상의 절연층이 구비될 수 있다. 예를 들어, 도 4b에 도시된 바와 같이, 외부신호배선과 연결배선(CL) 상부에는 절연층으로서의, 패시베이션층(PAS) 및 평탄화층(122)이 형성되어 있을 수 있다. 서로 다른 전도층으로 형성된 외부신호배선 및 연결배선(CL)을 전기적으로 연결시키기 위해서, 외부신호배선 및 연결배선(CL) 상부의 절연층에는 외부신호배선 및 연결배선(CL) 각각의 컨택 영역을 노출시키는 컨택홀이 형성된다. 외부신호배선의 컨택 영역 및 연결배선(CL)의 컨택 영역 상에는, 외부신호배선의 컨택 영역 및 연결배선(CL)의 컨택 영역에 동시에 접하는 브릿지 전극(BRL)이 형성된다. 브릿지 전극(BRL)은 외부신호배선과 연결배선(CL)을 전기적으로 연결한다.
제1 금속층(M1)과 제2 금속층(M2)의 컨택 영역을 노출하는 컨택홀 상에, 브릿지 전극(BRL)이 연장되어 각 전도층의 컨택 영역에 동시에 접함으로써 제1 금속층(M1)과 제2 금속층(M2)을 전기적으로 연결하는 영역은 브릿지 영역(BRA)으로 지칭된다.
마찬가지로 게이트 드라이버(GIP)의 각 스테이지(ST)에 신호 입력단도 연결배선(CL)과 다른 전도층으로 형성되어 있을 수 있다. 예를 들어, 도 4b에 도시된 것과 같이, 게이트 드라이버(GIP)의 신호입력단(S_In)은 외부신호배선을 형성하는 전도층과 같은 전도층으로 형성될 수 있다. 이 경우, 연결배선(CL)과 게이트 드라이버(GIP)의 신호입력단(S_In)을 덮고 있는 절연층에는, 연결배선(CL)의 게이트 드라이버(GIP)측 일부를 노출시키는 컨택홀과 게이트 드라이버(GIP)의 신호입력단(S_In)의 일부를 노출시키는 컨택홀이 형성된다. 게이트 드라이버(GIP) 측에 위치한 연결배선(CL)의 컨택 영역과, 게이트 드라이버(GIP)의 신호입력단(S_In)의 컨택 영역도 연결배선(CL)과 외부신호배선을 연결하는 브릿지 영역(BRA)과 동일한 구조로 서로 연결된다. 이로써 외부신호배선으로부터 인가된 외부신호가 게이트 드라이버(GIP)로 전달된다. 즉, 외부신호배선과 연결배선(CL)을 덮는 절연층의 컨택홀을 통해, 절연층의 하부에 위치한 외부신호배선을 형성하는 제1 금속층(M1) 및 연결배선(CL)을 형성하는 제2 금속층(M2)에 접촉하는 복수의 브릿지 전극(BRL) 패턴이 게이트 링크부(G_Link)에 형성된다.
또한, 도 1에서 도시되었던, 구동 회로부로부터 인가되는 신호를 데이터 드라이버로 전달하거나 데이터 패드부(D_Pad)에 COG 방식으로 구비된 데이터 드라이버에서 출력된 데이터 신호를 디스플레이 영역(DA)에 배치된 데이터 라인(DL)으로 전달하기 위한 데이터 링크배선(D_LL)도, 외부신호배선과 게이트 드라이버(GIP) 사이에 형성된 연결배선(CL)과 같이, 각각의 대응되는 컨택홀 상부에 형성된 브릿지 전극(BRL)을 통해 전기적으로 연결될 수 있다. 따라서, 게이트링크부(G_Link) 및 게이트 드라이버(GIP) 주변에 복수의 브릿지 영역(BRA)이 구비될 수 있을 뿐만 아니라, 게이트링크부(G_Link) 및 게이트 드라이버 영역주변 영역 이외의, 비표시영역(NDA)에도 복수의 브릿지 영역(BRA)이 형성될 수 있다. 예를 들어, 도 1에 도시되었던 패드부(PAD)에도 브릿지 영역(BRA)이 적용될 수 있다.
전술한 바와 같이, 더 좁은 베젤 폭을 구현함과 동시에 제1 기판(110)과 상기 제2 기판(115)의 접착력을 보강하기 위해서, 씰-영역(Seal)은 비표시영역(NDA)에 형성된 게이트 링크부(G_Link) 혹은 게이트 링크부(G_Link) 및 게이트 드라이버(GIP)와 중첩될 수 있다. 그리고, 씰런트가 일부 브릿지 영역(BRA)을 덮도록, 브릿지 영역(BRA) 상에 도포될 수 있다. 하지만 브릿지 영역(BRA)에 형성된 브릿지 전극(BRL)은 씰런트와의 접착력이 좋지 않은 물질로 형성되어 있을 수 있다. 예를 들어, 인듐 틴 옥사이드(Indium tin oxide, ITO)로 형성된 브릿지 전극(BRL)은 씰런트와 접착력이 좋지 않을 뿐만 아니라 경화된 씰런트를 통해 전달되는 외력에 의해 쉽게 크랙이 발생할 수 있다. 다시 말해, 씰런트가 게이트 드라이버(GIP)의 일부까지 연장되어 구비되더라도, 씰런트와 브릿지 전극(BRL) 사이의 접착력 약화로 인해 제1 기판(110)과 제2 기판(115)의 합착 불량이 발생할 수 있다. 또한, 씰런트와 중첩되어 있는 브릿지 전극(BRL)에 크랙이 발생할 경우, 크랙을 통해 이물질이 침투하여 브릿지 전극(BRL) 하부의 금속 배선들의 전식/부식을 유발하게 된다.
따라서, 본 발명의 실시예에 따른 디스플레이 패널(200)에서, 제1 기판(110)에 형성되는 복수의 하부 스페이서(L_SP) 중 일부는 제1 기판(110)의 브릿지 영역(BRA)과 대응되는 위치에 형성된 하부 스페이서(L_SP)를 포함한다. 다시 말해, 제1 기판(110)에 구비되는 하부 스페이서(L_SP) 중 일부는 비표시영역(NDA)에 위치한 브릿지 전극(BRL)을 덮도록 형성된다. 브릿지 영역(BRA) 상에 배치되는 하부 스페이서(L_SP)는, 도 4a 및 도 4b에서 도시된 바와 같이, 하나의 개별적인 하부 스페이서(L_SP)가 하나의 브릿지 영역(BRA)을 덮도록 구비될 수 있다. 도 4b에서는, 외부신호배선과 연결배선(CL)을 전기적으로 접속시키는 브릿지 전극(BRL)을 덮는 하부 스페이서(L_SP)가, 브릿지 전극(BRL)이 컨택 영역에 접하기 위해 형성된 컨택홀을 채우도록 형성된다. 마찬가지로, 연결배선(CL)과 게이트 드라이버(GIP)의 신호입력단(S_In)을 전기적으로 연결하는 브릿지 전극(BRL)을 덮는 하부 스페이서(L_SP)도, 브릿지 전극(BRL)이 컨택 영역에 접하기 위해 형성된 컨택홀을 채우도록 형성된다.
비표시영역(NDA)에 배치되고 브릿지 영역(BRA)을 덮는 하부 스페이서(L_SP)는, 표시영역(DA)에 배치되고 상부 스페이서(U_SP)와 대응되도록 배치된 하부 스페이서(L_SP)와 동일한 물질로 같은 공정에서 형성된다. 따라서, 비표시영역(NDA)에 배치되고 브릿지 영역(BRA)을 덮는 하부 스페이서(L_SP)와 표시영역(DA)에 배치된 하부 스페이서(L_SP)는 동일한 높이로 형성될 수 있다. 다만, 표시영역(DA)과 비표시영역(NDA)에서는 각각, 제1 기판(110)과 제2 기판(115) 사이에 형성되는 구조물들이 서로 다를 수 있기 때문에, 비표시영역(NDA)에 배치되고 브릿지 영역(BRA)을 덮는 하부 스페이서(L_SP)와 표시영역(DA)에 배치된 하부 스페이서(L_SP)는 필요에 따라서 서로 다른 높이로 형성될 수 있다. 예를 들어, 브릿지 영역(BRA)을 덮도록 비표시영역(NDA)에 형성되는 하부 스페이서(L_SP)도 제1 기판(110)과 제2 기판(115) 사이의 셀-갭에 영향을 끼칠 수 있다. 따라서, 브릿지 영역(BRA)을 덮는 하부 스페이서(L_SP)를 표시영역(DA)에 형성되는 하부 스페이서(L_SP)에 비해 더 낮은 높이로 형성할 수 있다. 또 다른 예로, 브릿지 영역(BRA)의 보호 측면에서는 브릿지 영역(BRA)을 덮는 하부 스페이서(L_SP)의 높이를 표시영역(DA)에 형성되는 하부 스페이서(L_SP)에 비해 더 높은 높이로 형성하는 것이 더 바람직할 수도 있다. 브릿지 영역(BRA)을 덮는 하부 스페이서(L_SP)와 표시영역(DA)에 배치되는 하부 스페이서(L_SP)의 높이를 서로 다르게 하기 위해서, Half-Tone 마스크를 이용할 수 있다.
도 4b에서는 브릿지 영역(BRA)의 브릿지 전극(BRL)을 덮는 하부 스페이서(L_SP)가, 씰런트에 의해 덮인 것으로 도시되어 있다. 하지만 전술하였듯이, 씰-영역(Seal)은 게이트 링크부(G_Link)의 일부와 중첩되고, 나머지 일부의 게이트 링크부(G_Link)는 씰-영역(Seal)과 중첩되지 않을 수 있다. 또한, 씰-영역(Seal)이 게이트 링크부(G_Link) 전(全) 영역과 중첩되더라도, 게이트 드라이버(GIP)에 구비된 일부 브릿지 영역(BRA)은 씰-영역(Seal)에서 벗어난 곳에 위치해 있을 수 있다. 즉, 씰-영역(Seal)과 중첩되어 있지 않은 곳에도 브릿지 영역(BRA)이 구비되어 있을 수 있으며, 씰-영역(Seal)과 중첩되지 않은 브릿지 영역(BRA) 상에도 하부 스페이서(L_SP)가 구비되어 있을 수 있다.
도 4b에 도시된 바와 같이 씰런트 하부에 위치한 각 브릿지 영역(BRA)에 하부 스페이서(L_SP)를 국부적으로 형성할 경우, 하부 스페이서(L_SP)에 의한 단차로 인하여, 씰-영역(Seal) 주변으로 얼룩이 발생될 수 있다. 씰-영역(Seal)에서 하부 스페이서(L_SP)에 의한 단차를 감소시키기 위해, 하나의 하부 스페이서(L_SP)가 복수의 브릿지 영역(BRA)을 덮도록 배치될 수 있다.
도 4c는 본 발명에 실시예에 따라, 복수의 브릿지 영역(BRA) 상에 연장되어 배치된 하부 스페이서(L_SP)가 구비된 디스플레이 패널(300)을 개략적으로 나타낸 단면도이다. 도 4c를 참조하면, 외부신호배선과 연결배선(CL)을 접속시키는 브릿지 영역(BRA)과, 연결배선(CL)과 게이트 드라이버(GIP)의 신호 입력단(S_In)을 접속시키는 브릿지 영역(BRA)이 하나의 하부 스페이서(L_SP)에 의해 덮혀 있다. 이와 같이, 하나의 하부 스페이서(L_SP)를 복수의 브릿지 영역(BRA)에 대응하도록 형성함에 따라, 씰런트 하부에 배치된 하부 스페이서(L_SP)에 의한 단차를 감소시킬 수 있다.
비표시영역(NDA)에 배치된 하부 스페이서(L_SP)는 연결배선(CL)의 양쪽 끝단에 위치한 두 브릿지 영역(BRA)뿐만 아니라 주변에 다른 브릿지 영역(BRA)까지도 더 연장되어 두 개 이상의 브릿지 영역(BRA)을 덮도록 형성될 수 있다. 하부 스페이서(L_SP)를 형성하는 물질과 씰런트 사이에 접착성을 고려하여, 비표시영역(NDA)의 하부 스페이서(L_SP)는 단일 패턴으로 게이트 링크부(G_Link)의 일부 또는 전면을 덮거나 게이트 드라이버(GIP)의 일부 또는 전면을 덮도록 형성될 수 있다. 예를 들어, 하부 스페이서(L_SP)가 포토 아크릴(Photo acryl, PAC) 또는 폴리이미드(Polyimide, PI)와 같은 물질로 형성되고, 브릿지 전극(BRL)이 인듐 틴 옥사이드(Indium tin oxide, ITO)로 형성된 경우, 하부 스페이서(L_SP)가, 브릿지 전극(BRL) 대비 씰런트와의 접착력이 더 우수하다. 따라서, 각각의 브릿지 영역(BRA)을 1:1로 국부적으로 덮는 하부 스페이서(L_SP)보다 씰-영역(Seal)에 면적에 비례하여 일정한 면적을 가진 단일 패턴의 하부 스페이서(L_SP)를 게이트 링크부(G_Link)와 게이트 드라이버(GIP)에 걸쳐 배치하는 것이, 제1 기판(110)과 제2 기판(115)의 합착과 브릿지 영역(BRA)의 보호에 더 유리할 수 있다.
도 5는 본 발명의 실시예에 따른 디스플레이 패널(400)의 비표시영역(NDA)을 개략적으로 나타낸 도면이다.
전술한 구성 요소와 동일한 구성 요소에 대해서는 전술한 설명과 동일한 설명이 적용되므로, 별도의 설명을 반복하지 않고, 전술한 설명에 추가가 필요한 부분에 한하여 설명을 더한다.
도 5는 제1 기판(110) 상에 게이트 절연층(121), 게이트 절연층(121) 상에 제1 금속층(M1), 제1 금속층(M1) 상에 중간층(Interlayer)(120), 중간층(120) 상에 제2 금속층(M2) 및 제2 금속층(M2)을 덮는 제1 패시베이션층(PAS1), 제1 패시베이션층(PAS1) 상에 평탄화층(122), 평탄화층(122)에 배치된 트렌치(T) 및 컨택홀, 평탄화층(122) 상에 배치되면서 컨택홀에 의해 제2 금속층(M2)에 연결되는 제3 금속층(M3) 및 제3 금속층(M3)을 덮는 제2 패시베이션층(PAS2)을 포함할 수 있다. 또한, 디스플레이 패널(400)의 외곽에, 제1 기판(110)과 제2 기판(115)을 합착하기 위한 씰런트가 배치된다. 씰런트는 제2 기판(115)의 하부에 배치된 오버 코팅층(OC)과, 제1 기판(110)의 상부에 배치된 제2 패시베이션층(PAS2) 사이에 배치된다. 씰런트와 중첩하지 않도록, 제2 기판(115)의 하부에 배치된 오버 코팅층(OC) 하에 상부 배향막(U_AL)이 배치된다. 또한, 씰런트와 중첩하지 않도록, 제1 기판(110)의 상부에 배치된 제2 패시베이션층(PAS2) 상에 하부 배향막(L_AL)이 배치된다. 블랙 매트릭스(BM)는 비표시영역(NDA)에 배치된 각종의 금속 배선을 가리도록, 비표시영역(NDA) 일부 또는 전체에 배치된다.
씰런트와 상부 배향막(U_AL) 또는, 씰런트와 하부 배향막(L_AL)이 중첩할 가능성이 있는 지점에, 상부 댐(U_DM)과 하부 댐(L_DM)이 배치된다. 상부 댐(U_DM)은, 제2 기판(115)의 하부에 배치된 오버 코팅층(OC) 하에 배치되고, 하부 댐(L_DM)은, 제1 기판(110)의 상부에 배치된 제2 패시베이션층(PAS2) 상에 배치된다. 씰런트와 상부 배향막(U_AL) 또는, 씰런트와 하부 배향막(L_AL)이 중첩할 가능성이 있는 지점에, 평탄화층(122)에 형성된 트렌치(T)가 구성된다.
비표시영역(NDA)에는, 표시영역(DA)의 끝에서부터 디스플레이 패널(400)의 외곽 방향으로, 촘촘하게 배치된 복수의 터치배선(RVcom_1, RVcom_2)을 포함하는 터치배선영역(RVcomA), 게이트 드라이버(GIP), 게이트 링크부(G_Link)가 순차로 배치된다. 즉, 비표시영역(NDA)에 포함되는 터치배선영역(RVcomA), 게이트 드라이버(GIP), 게이트 링크부(G_Link) 중, 터치배선영역(RVcomA)이 가장 표시영역(DA)에 가까이 배치된다.
터치배선(RVcom_1, RVcom_2)의 저항을 낮춤으로써 터치 감지 성능을 향상시킬 수 있다. 그런데 터치배선(RVcom_1, RVcom_2)의 저항을 낮추기 위해 터치배선(RVcom_1, RVcom_2)의 폭을 넓히는 경우, 베젤 폭이 증가한다는 단점이 있다. 베젤 폭을 넓히지 않으면서 터치배선(RVcom_1, RVcom_2)의 저항을 낮추기 위하여, 터치배선(RVcom_1, RVcom_2)을 최대한 촘촘히 배치하면서도, 복수의 층으로 터치배선(RVcom_1, RVcom_2)을 겹쳐 형성한다. 그리고 위층의 터치배선(RVcom_2)과 아래층의 터치배선(RVcom_1)을 평탄화층(122)의 컨택홀을 통해 전기적으로 연결한다. 보다 구체적으로, 터치배선영역(RVcomA)에는, 제2 금속층(M2)에 의해 복수의 제1 터치배선(RVcom_1)이 형성된다. 또한, 터치배선영역(RVcomA)에는, 제1 터치배선(RVcom_1) 위에 평탄화층(122)이 배치되고, 평탄화층(122) 위에 제1 터치배선(RVcom_1)과 겹치는 형상으로, 제3 금속층(M3)에 의해 복수의 제2 터치배선(RVcom_2)이 형성된다. 그리고, 제1 터치배선(RVcom_1)과, 그에 대응하는 제2 터치배선(RVcom_2)은 평탄화층(122)에 형성된 컨택홀에 의해 서로 연결된다. 이로써 각 터치배선(RVcom_1, RVcom_2)의 저항이 감소하는 효과를 얻으면서도 베젤의 폭을 좁게 형성할 수 있다.
터치배선(RVcom_1, RVcom_2)은 전술한 공통전극 라인과 터치 드라이버를 연결할 수 있다. 이로써, 터치배선(RVcom_1, RVcom_2)에 연결된 공통전극 라인으로 터치 입력을 감지하기 위한 신호를 인가하는 방식에 의해 터치를 감지할 수 있는 디스플레이 패널(400)을 구현할 수 있다.
제2 패시베이션층(PAS2) 상에, 게이트 링크부(G_Link) 전(全) 영역과 게이트 드라이버(GIP)의 일부 영역에 중첩하여 씰런트가 배치될 수 있다. 즉, 씰런트가 도포된 씰-영역(Seal)은 비표시영역(NDA) 중에서도 게이트 링크부(G_Link)와 게이트 드라이버(GIP)에 중첩할 수 있다. 어떠한 경우든, 씰-영역(Seal)은 터치배선영역(RVcomA)과는 중첩하지 않는다.
디스플레이 패널(400)의 외곽에 씰런트가 배치됨으로써 형성되는 씰-영역(Seal)은, 제1 기판(110)과 제2 기판(115) 사이에 액정층(LC)이 될 수 있는 공간을 확보한다. 즉, 씰-영역(Seal)의 씰런트에 의해, 제1 기판(110)과 제2 기판(115)이 셀 갭을 확보하면서 서로 합착되고, 셀 갭에 대응하여 정의되는 액정층(LC)의 액정이 디스플레이 패널(400) 외부로 새어나가지 않게 된다. 씰런트는 유동성 있는 액체 상태에서 도포되어, 광경화에 의하여 경화되는 물질로 구성될 수 있다. 씰런트가 광경화되는 물질로 이루어진 경우, 씰런트를 경화하기 위하여 씰-영역(Seal)을 향하여 UV와 같은 고에너지의 광이 조사되어야 한다. 이 때, 제2 기판(115)으로부터 씰-영역(Seal)으로 고에너지의 광을 조사하는 경우, 광을 흡수하는 성질의 블랙 매트릭스(BM)에 의하여 광이 씰-영역(Seal)에 도달하지 못하므로 효과적이지 못하다. 따라서, 제1 기판(110)으로부터 씰-영역(Seal)으로 고에너지의 광을 조사하는 것이 가능하다. 만일, 씰런트가 터치배선영역(RVcomA)에까지 도포되거나, 씰런트가 터치배선영역(RVcomA)에 도포되진 않았으나 표시영역(DA) 방향(D1)으로 퍼짐에 따라, 씰런트가 터치배선영역(RVcomA)에도 있을 수 있다. 이러한 경우, 씰런트를 경화하기 위해서는 제1 기판(110)으로부터 씰-영역(Seal)으로 광을 조사함에 있어서 게이트 링크부(G_Link)와 게이트 드라이버(GIP)뿐만 아니라, 터치배선영역(RVcomA)에까지 광을 조사해야 할 필요가 있을 수 있다. 그러나, 터치배선영역(RVcomA)에서는, 촘촘하게 배치된 복수의 터치배선(RVcom_1, RVcom_2)에 의하여 광의 대부분이 반사되기 때문에, 충분한 양의 광이 씰런트로 도달하지 못한다.
보다 구체적으로, 회로 영역 중 어떤 영역에서 금속 배선이 촘촘한 정도는, 해당 영역에서의 개구율(open ratio)로 나타낼 수 있다. 해당 영역에서의 개구율이란, 해당 영역 전체 면적 중에서 금속 배선에 의하여 가려지지 않은 영역의 비율을 의미한다. 회로 영역 중에서, 터치배선영역(RVcomA)은, 촘촘하게 배치된 복수의 터치배선에 의하여 20% 이하의 개구율을 가진다. 그런데, 적어도 50% 이상의 개구율을 가지는 영역에서 광이 조사되어야, 씰런트에서 광경화가 일어날 수 있을 정도의 광이 씰런트로 도달할 수 있다. 즉, 터치배선영역(RVcomA)을 통해서는, 씰런트를 광경화할 수 있을 정도의 광이 씰런트로 도달하지 못한다.
따라서, 씰런트는 회로 영역 중, 금속 배선이 촘촘한 밀도로 배치된 영역 위에는 도포되지 않아야 한다. 또한, 씰런트는 회로 영역 중, 금속 배선이 촘촘한 밀도로 배치된 영역 위에까지 퍼지지 않아야 한다. 씰런트가 회로 영역 중에서 금속 배선이 촘촘한 밀도로 배치된 영역에까지 도포되거나 퍼지게 되면, 광을 반사시키는 금속 배선에 의해, 해당 영역의 씰런트를 광경화할 정도의 광량이 씰런트로 도달하지 못한다. 결국, 해당 영역에서의 씰런트가 경화되지 않음에 따라, 제1 기판(110)과 제2 기판(115) 사이의 합착 불량의 요인이 된다. 이 때, 회로 영역 중, 금속 배선이 촘촘한 밀도로 배치된 영역이란, 해당 영역의 개구율이 50% 미만인 영역을 의미한다. 따라서, 씰런트는 회로 영역 중, 개구율이 50% 미만인 영역 위에까지 퍼져서는 안 된다. 다시 말해, 씰런트는 회로 영역 중, 개구율이 50% 이상인 영역 위에 배치되어야 한다. 예를 들어, 씰런트는 터치배선영역(RVcomA) 위에는 도포되지 않는다. 또한, 씰런트는 터치배선영역(RVcomA) 위에까지 퍼지지 않는다.
씰런트가 터치배선영역(RVcomA) 위에까지 퍼지지 않도록, 씰-영역(Seal)과 터치배선영역(RVcomA)의 사이에는 상부 댐(U_DM)과 상부 댐(U_DM)에 대응하는 하부 댐(L_DM)이 배치된다. 상부 댐(U_DM)은 제1 기판(110)을 향하여, 오버 코팅층(OC)에 달려있다. 다시 말해, 상부 댐(U_DM)은 오버 코팅층(OC)에서 제1 기판(110)을 향하여 돌출되어 배치된다. 하부 댐(L_DM)은 상부 댐(U_DM)에 대응하여, 제2 패시베이션층(PAS2)에서 제2 기판(115)을 향하여 솟아있다. 다시 말해, 하부 댐(L_DM)은 상부 댐(U_DM)에 대응하여, 제2 패시베이션층(PAS2)에서 제2 기판(115)을 향하여 돌출되여 배치된다. 예를 들어, 상부 댐(U_DM)과 하부 댐(L_DM)은, 터치배선영역(RVcomA)과 게이트 드라이버(GIP)의 경계에 걸쳐서 배치될 수 있다. 또는, 상부 댐(U_DM)과 하부 댐(L_DM)은, 터치배선영역(RVcomA)과 게이트 드라이버(GIP)의 경계를 기준으로, 게이트 드라이버(GIP) 쪽으로 치우쳐 배치될 수 있다.
상부 댐(U_DM)은 전술한 상부 스페이서(U_SP)와 동일한 물질로 동일한 공정에서 형성될 수 있다. 또한 하부 댐(L_DM)은 전술한 하부 스페이서(L_SP)와 동일한 물질로 동일한 공정에서 형성될 수 있다. 예를 들어, 상부 댐(U_DM) 및 하부 댐(L_DM)은 폴리이미드(Polyimide, PI)로 형성되거나, 포토 아크릴(Photo Acryl, PAC)로 형성될 수 있다.
상부 배향막(U_AL)은 배향 물질에 의하여 형성되며, 액정층(LC)에 포함된 액정의 초기 배향 방향을 결정한다. 예를 들어, 상부 배향막(U_AL)을 구성하는 배향 물질은 폴리이미드(Polyimide, PI)일 수 있다. 상부 배향막(U_AL)은 오버 코팅층(OC) 하에 표시영역(DA)에 배치된다. 따라서, 상부 배향막(U_AL)은 비표시영역(NDA)에 배치되는 씰런트에 의하여 둘러싸인다. 상부 배향막(U_AL)을 형성하기 위한 배향 물질은 유동성이 있는 액체 상태로 표시영역(DA)에 대응하는 오버 코팅층(OC) 일 면에 도포된다. 배향 물질의 퍼지는 성질에 따라, 배향 물질이 표시영역(DA)에만 형성되는 것이 아니라, 비표시영역(NDA) 방향(D2)으로도 퍼질 수 있다. 이에 따라, 상부 배향막(U_AL)은 비표시영역(NDA)까지 연장되어 형성될 수 있다.
하부 배향막(L_AL) 역시 상부 배향막(U_AL)과 마찬가지로 배향 물질에 의하여 형성되며, 액정층(LC)에 포함된 액정의 초기 배향 방향을 결정한다. 예를 들어, 하부 배향막(L_AL)을 구성하는 배향 물질은 폴리이미드(Polyimide, PI)일 수 있다. 하부 배향막(L_AL)은 제2 패시베이션층(PAS2) 상에 표시영역(DA)에 배치된다. 따라서, 하부 배향막(L_AL)은 비표시영역(NDA)에 배치되는 씰런트에 의하여 둘러싸인다. 하부 배향막(L_AL)을 형성하기 위한 배향 물질은 유동성이 있는 액체 상태로 표시영역(DA)에 대응하는 오버 코팅층(OC) 일 면에 도포된다. 배향 물질의 퍼지는 성질에 따라, 배향 물질이 표시영역(DA)에만 형성되는 것이 아니라, 비표시영역(NDA) 방향(D2)으로도 퍼질 수 있다. 이에 따라, 하부 배향막(L_AL)은 비표시영역(NDA)에까지 연장되어 형성될 수 있다.
씰-영역(Seal)의 씰런트 역시, 경화 이전에 유동성 있는 액체 상태에서 도포되어 퍼지게 된다. 씰런트가 표시영역(DA) 방향(D1)으로 퍼짐에 따라, 상부 배향막(U_AL) 또는 하부 배향막(L_AL)을 일부 덮을 가능성이 있다. 즉, 씰런트와 상부 배향막(U_AL), 또는 씰런트와 하부 배향막(L_AL)이 중첩할 가능성이 있다. 그런데, 제2 패시베이션층(PAS2)이 실리콘 계열의 무기 물질로 구성되고, 상부 배향막(U_AL) 또는 하부 배향막(L_AL)이 폴리이미드로 구성되는 경우, 씰런트와 제2 패시베이션층(PAS2) 사이의 접착력이, 씰런트와 상부 배향막(U_AL) 또는 하부 배향막(L_AL) 사이의 접착력보다 훨씬 강하다. 즉, 씰런트와 상부 배향막(U_AL) 또는 하부 배향막(L_AL)이 서로 중첩하는 영역에서는, 제1 기판(110)과 제2 기판(115)의, 씰런트에 의한 합착 강도가 낮아지게 된다. 이는 제1 기판(110)과 제2 기판(115) 사이의 합착 불량의 원인이 된다.
따라서, 씰런트와 상부 배향막(U_AL), 또는 씰런트와 하부 배향막(L_AL)이 중첩하지 않도록, 상부 댐(U_DM)과 하부 댐(L_DM)이 배치된다. 또는, 씰런트가 표시영역(DA) 방향(D1)으로 퍼지지 않도록, 상부 댐(U_DM)과 하부 댐(L_DM)이 배치된다. 상부 댐(U_DM)과 하부 댐(L_DM)이 배치되는 영역을 오버랩방지영역(OA)이라 한다. 오버랩방지영역(OA)은 터치배선영역(RVcomA)과 게이트 드라이버(GIP)의 경계에 걸쳐서 배치될 수 있다. 또는, 오버랩방지영역(OA)은 터치배선영역(RVcomA)과 게이트 드라이버(GIP)의 경계를 기준으로, 게이트 드라이버(GIP) 쪽으로 치우쳐서 배치될 수 있다. 이로써 제1 기판(110)과 제2 기판(115)의, 씰런트에 의한 합착 강도가 저하되는 현상을 방지할 수 있다.
씰런트의 접착력이 상승하도록, 평탄화층(122)에 복수의 트렌치(T)가 형성된다. 씰런트의 가장자리에 대응하는 위치에서, 평탄화층(122)이 움푹 파여 트렌치(T)가 형성된다. 복수의 트렌치(T)가 배치된 영역을 트렌치영역(TA)이라 한다. 도포된 씰런트가 표시영역(DA) 방향(D1)으로 퍼지는 경우에, 씰런트가 트렌치(T)로 흘러들게 된다. 씰런트가 트렌치(T)의 굴곡을 채움으로써, 씰런트의 접착 면적이 증가하게 된다. 씰런트의 접착 면적이 증가하게 됨에 따라, 씰런트에 의한 접착력이 향상된다. 또한, 씰런트가 표시영역(DA) 방향(D1)으로 퍼지더라도, 트렌치(T)를 채우게 됨에 따라 퍼지는 정도, 즉, 퍼짐폭이 줄어들게 된다. 씰런트의 퍼짐폭이 줄어들게 됨에 따라, 씰런트와 하부 배향막(L_AL)이 중첩하는 현상을 최소화할 수 있다. 또한, 트렌치(T)에 의해 씰런트와 하부 배향막(L_AL)이 중첩하는 현상이 최소화됨으로써 제1 기판(110)과 제2 기판(115)의, 씰런트에 의한 합착 강도가 저하되는 현상을 방지할 수 있다.
오버랩방지영역(OA)과 트렌치영역(TA)은 터치배선영역(RVcomA)과 게이트 드라이버(GIP)의 경계에 인접하여 배치되며, 서로 중첩한다.
이 때, 오버랩방지영역(OA)과 트렌치영역(TA)은 터치배선영역(RVcomA)과 게이트 드라이버(GIP)의 경계를 기준으로, 게이트 드라이버(GIP) 쪽으로 치우쳐서 배치될 수 있다.
또는, 오버랩방지영역(OA)은 터치배선영역(RVcomA)과 게이트 드라이버(GIP)의 경계에 걸쳐서 배치되고, 트렌치영역(TA)은 터치배선영역(RVcomA)과 게이트 드라이버(GIP)의 경계를 기준으로, 게이트 드라이버(GIP) 쪽으로 치우쳐서 배치될 수 있다. 다시 말해, 오버랩방지영역(OA) 일부와 트렌치영역(TA) 일부가 중첩하고, 오버랩방지영역(OA)이 트렌치영역(TA)보다 더 터치배선영역(RVcomA)에 가까이 배치될 수 있다. 즉, 상부 댐(U_DM)과 하부 댐(L_DM)은 터치배선영역(RVcomA)과 게이트 드라이버(GIP)의 경계에 걸쳐서 배치되면서, 트렌치(T)는 터치배선영역(RVcomA)과 게이트 드라이버(GIP)의 경계를 기준으로, 게이트 드라이버(GIP) 쪽으로 치우쳐서 배치될 수 있다. 트렌치(T)는 평탄화층(122)에 홈이 형성됨으로써 구성되기 때문에, 평탄화층(122)의 컨택홀에 의하여 윗층의 터치배선과 아래층의 터치배선이 연결되는 터치배선영역(RVcomA)에 배치될 수가 없는 반면, 상부 댐(U_DM)과 하부 댐(L_DM)은 터치배선 상에 위치함으로써, 터치배선영역(RVcomA)에 배치될 수 있다. 이로써, 씰런트가 표시영역(DA) 방향(D1)으로 퍼짐에 있어, 1차적으로 트렌치(T)가 씰런트를 받아들이게 되는 웅덩이 역할을 하고, 2차적으로 상부 댐(U_DM)과 하부 댐(L_DM)이 씰런트가 터치배선영역(RVcomA)으로까지 흘러들지 않도록 막는 장벽 역할을 할 수 있다.
도 6은 본 발명의 실시예에 따른 디스플레이 패널(500)의 비표시영역(NDA)을 개략적으로 나타낸 도면이다.
전술한 구성 요소와 동일한 구성 요소에 대해서는 전술한 설명과 동일한 설명이 적용되므로, 별도의 설명을 반복하지 않고, 전술한 설명에 추가가 필요한 부분에 한하여 설명을 더한다.
도 6은 제1 기판(110) 상에 게이트 절연층(121), 게이트 절연층(121) 상에 제1 금속층(M1), 제1 금속층(M1) 상에 중간층(Interlayer)(120), 중간층(120) 상에 제2 금속층(M2) 및 제2 금속층(M2)을 덮는 펑탄화층(122), 평탄화층(122) 상에 제2 서브 금속층(M2_s) 및 제2 서브 금속층(M2_s)을 덮는 서브 평탄화층(122_s), 서브 평탄화층(122_s)에 배치된 트렌치(T) 및 컨택홀, 서브 평탄화층(122_s) 상에 배치되면서 컨택홀에 의해 제2 금속층(M2)에 연결되는 제3 금속층(M3) 및 제3 금속층(M3)을 덮는 제2 패시베이션층(PAS2)을 포함할 수 있다. 이 때, 서브 평탄화층(122_s)는 평탄화층(122)과 동일한 물질로 구성될 수 있다.
씰런트와 상부 배향막(U_AL) 또는, 씰런트와 하부 배향막(L_AL)이 중첩할 가능성이 있는 지점에, 상부 댐(U_DM)과 하부 댐(L_DM)이 배치된다. 상부 댐(U_DM)은, 제2 기판(115)의 하부에 배치된 오버 코팅층(OC) 하에 배치되고, 하부 댐(L_DM)은, 제1 기판(110)의 상부에 배치된 제2 패시베이션층(PAS2) 상에 배치된다. 씰런트와 상부 배향막(U_AL) 또는, 씰런트와 하부 배향막(L_AL)이 중첩할 가능성이 있는 지점에, 서브 평탄화층에 형성된 트렌치(T)가 구성된다.
터치배선(RVcom_1, RVcom_2, RVcom_3)의 저항을 낮춤으로써 터치 감지 성능을 향상시킬 수 있다. 그런데 터치배선(RVcom_1, RVcom_2, RVcom_3)의 저항을 낮추기 위해 터치배선(RVcom_1, RVcom_2, RVcom_3)의 폭을 넓히는 경우, 베젤 폭이 증가한다는 단점이 있다. 베젤 폭을 넓히지 않으면서 터치배선(RVcom_1, RVcom_2, RVcom_3)의 저항을 낮추기 위하여, 터치배선(RVcom_1, RVcom_2, RVcom_3)을 최대한 촘촘히 배치하면서도, 복수의 층으로 터치배선(RVcom_1, RVcom_2, RVcom_3)을 겹쳐 형성한다. 그리고 위층의 터치배선(RVcom_2, RVcom_3)과 아래층의 터치배선(RVcom_1, RVcom_3)을 전기적으로 연결한다. 보다 구체적으로, 터치배선영역(RVcomA)에는, 제2 금속층(M2)에 의해 복수의 제1 터치배선(RVcom_1)이 형성된다. 또한, 터치배선영역(RVcomA)에는, 제1 터치배선(RVcom_1) 위에 평탄화층(122)이 배치되고, 평탄화층(122) 위에 제1 터치배선(RVcom_1)과 겹치는 형상으로, 제2 서브 금속층(M2_s)에 의해 복수의 제3 터치배선(RVcom_3)이 형성될 수 있다. 또한, 터치배선영역(RVcomA)에는, 제3 터치배선(RVcom_3) 위에 서브 평탄화층(122_s)이 배치되고, 서브 평탄화층(122_s) 위에 제3 터치배선(RVcom_3)과 겹치는 형상으로, 제3 금속층(M3)에 의해 복수의 제2 터치배선(RVcom_2)이 형성될 수 있다. 그리고 제1 터치배선(RVcom_1)과, 그에 대응하는 제3 터치배선(RVcom_3)은 평탄화층(122)에 형성된 컨택홀에 의해 서로 연결된다. 그리고 제3 터치배선(RVcom_3)과, 그에 대응하는 제2 터치배선(RVcom_2)은 서브 평탄화층(122_s)에 형성된 컨택홀에 의해 서로 연결된다. 이렇게 3층의 터치배선(RVcom_1, RVcom_2, RVcom_3)에 의하여, 각 터치배선(RVcom_1, RVcom_2, RVcom_3)의 저항이 감소하는 효과를 얻으면서도 베젤의 폭을 좁게 형성할 수 있다.
도 7a 내지 도 7h는 도 5에 도시된 오버랩방지영역(OA)에 대응되는 평면도들이다.
도 7a를 참조하면, 상부 댐(U_DM)과 하부 댐(L_DM)이, 서로 중첩하여 씰-영역(Seal)과 배향막(AL) 사이를 따라 실선형으로 배치된다. 상부 댐(U_DM)과 하부 댐(L_DM)이 서로 중첩하여 한 쌍을 이룬다고 볼 때, 상부 댐(U_DM)과 하부 댐(L_DM)이 이루는 쌍은 두 개가 될 수도, 세 개가 될 수도 있다. 상부 댐(U_DM)과 하부 댐(L_DM)이 이루는 쌍이 복수 개 일 때, 각 쌍 마다 상부 댐(U_DM)과 하부 댐(L_DM) 사이의 이격 거리가 다를 수 있다. 예를 들어, 씰-영역(Seal)에 가까운 쌍일수록, 상부 댐(U_DM)과 하부 댐(L_DM) 사이의 이격 거리가 멀 수 있다. 또한, 씰-영역(Seal)에서 가장 멀리 떨어져 있는 쌍은, 상부 댐(U_DM)과 하부 댐(L_DM) 사이의 이격 거리가 실질적으로 0(zero)일 수 있다. 이로써, 씰런트가 표시영역(DA) 방향(D1)으로 퍼지는 경우, 씰런트로부터 가까운 쌍에 의해 씰런트가 일정 량 새어나올 수 있도록 함으로써, 합착 시 씰런트가 터지지 않도록 할 수 있다. 또한, 씰런트로부터 먼 쌍에 의해 완전히 막아줌으로써 씰런트가 씰런트가 최종적으로 오버랩방지영역(OA)을 넘어가지 않도록 할 수 있다.
도 7b를 참조하면, 상부 댐(U_DM)과 하부 댐(L_DM)이, 서로 중첩하되, 상부 댐(U_DM)은 씰-영역(Seal)과 배향막(AL) 사이를 따라 점선형으로 배치되고, 하부 댐(L_DM)은 씰-영역(Seal)과 배향막(AL) 사이를 따라 실선형으로 배치된다. 상부 댐(U_DM)과 하부 댐(L_DM)이 서로 중첩하여 한 쌍을 이룬다고 볼 때, 상부 댐(U_DM)과 하부 댐(L_DM)이 이루는 쌍은 두 개가 될 수도, 세 개가 될 수도 있다. 특히, 제1 기판(110)이 아래에, 제2 기판(115)이 위에 배치되도록 합착을 하고 경화를 진행함에 따라 씰런트가 제2 패시베이션층(PAS2)을 따라 흐르게 되는 경우에, 하부 댐(L_DM)이 실선형으로 배치되는 것이 유리하다. 하부 댐(L_DM)은 선형으로 배치되고, 상부 댐(U_DM)은 점선형으로 배치됨으로써, 하부 댐(L_DM)에 대응하는 상부 댐(U_DM)이 없는 영역에서 틈이 생기게 된다. 이로써, 씰런트가 표시영역(DA) 방향(D1)으로 퍼지는 경우, 하부 댐(L_DM)에 대응하는 상부 댐(U_DM)이 없는 영역에서 발생한 틈으로, 씰런트가 일정 량 새어나올 수 있도록 함으로써, 합착 시 씰런트가 터지지 않도록 할 수 있다. 또한, 씰런트가 상부 댐(U_DM) 및 하부 댐(L_DM)을 피해 틈을 찾아 흐르면서 유속이 줄어듦에 따라 씰런트가 최종적으로 오버랩방지영역(OA)을 넘어가지 않도록 할 수 있다.
도 7c를 참조하면, 상부 댐(U_DM)과 하부 댐(L_DM)이, 서로 중첩하여 씰-영역(Seal)과 배향막(AL) 사이를 따라 점선형으로 배치된다. 상부 댐(U_DM)과 하부 댐(L_DM)이 서로 중첩하여 한 쌍을 이룬다고 볼 때, 상부 댐(U_DM)과 하부 댐(L_DM)이 이루는 쌍은 두 개가 될 수도, 세 개가 될 수도 있다. 하부 댐(L_DM)과 상부 댐(U_DM)이 점선형으로 배치됨으로써, 하부댐과 상부 댐(U_DM)이 없는 영역에서 틈이 생기게 된다. 이로써, 씰런트가 표시영역(DA) 방향(D1)으로 퍼지는 경우, 하부댐과 상부 댐(U_DM)이 없는 영역에서 발생한 틈으로 씰런트가 일정 량 새어나올 수 있도록 함으로써, 합착 시 씰런트가 터지지 않도록 할 수 있다. 또한, 씰런트가 상부 댐(U_DM) 및 하부 댐(L_DM)을 피해 틈을 찾아 흐르면서 유속이 줄어듦에 따라 씰런트가 최종적으로 오버랩방지영역(OA)을 넘어가지 않도록 할 수 있다.
도 7d를 참조하면, 상부 댐(U_DM)과 하부 댐(L_DM)이, 서로 엇갈리게 배치되면서 씰-영역(Seal)과 배향막(AL) 사이를 따라 실선형으로 배치된다. 상부 댐(U_DM)과 하부 댐(L_DM)이 서로 엇갈리게 배치되어 한 쌍을 이룬다고 볼 때, 상부 댐(U_DM)과 하부 댐(L_DM)이 이루는 쌍은 두 개가 될 수도, 세 개가 될 수도 있다. 이로써, 씰런트가 표시영역(DA) 방향(D1)으로 퍼지는 경우, 상부 댐(U_DM)과 하부 댐(L_DM)이 서로 엇갈리게 배치되어 발생한 틈에 의해 씰런트가 일정 량 새어나올 수 있도록 함으로써, 합착 시 씰런트가 터지지 않도록 할 수 있다. 또한, 씰런트가 상부 댐(U_DM) 및 하부 댐(L_DM)을 피해 틈을 찾아 흐르면서 유속이 줄어듦에 따라 씰런트가 최종적으로 오버랩방지영역(OA)을 넘어가지 않도록 할 수 있다.
도 7e를 참조하면, 상부 댐(U_DM)과 하부 댐(L_DM)이, 서로 엇갈리게 배치되면서 상부 댐(U_DM)은 씰-영역(Seal)과 배향막(AL) 사이를 따라 점선형으로 배치되고, 하부 댐(L_DM)은 씰-영역(Seal)과 배향막(AL) 사이를 따라 실선형으로 배치된다. 상부 댐(U_DM)과 하부 댐(L_DM)이 서로 엇갈리게 배치되어 한 쌍을 이룬다고 볼 때, 상부 댐(U_DM)과 하부 댐(L_DM)이 이루는 쌍은 두 개가 될 수도, 세 개가 될 수도 있다. 특히, 제1 기판(110)이 아래에, 제2 기판(115)이 위에 배치되도록 합착을 하고 경화를 진행함에 따라 씰런트가 제2 패시베이션층(PAS2)을 따라 흐르게 되는 경우에, 하부 댐(L_DM)이 실선형으로 배치되는 것이 유리하다. 이로써, 씰런트가 표시영역(DA) 방향(D1)으로 퍼지는 경우, 상부 댐(U_DM)과 하부 댐(L_DM)이 서로 엇갈리게 배치되어 발생한 틈에 의해 씰런트가 일정 량 새어나올 수 있도록 함으로써, 합착 시 씰런트가 터지지 않도록 할 수 있다. 또한, 씰런트가 상부 댐(U_DM) 및 하부 댐(L_DM)을 피해 틈을 찾아 흐르면서 유속이 줄어듦에 따라 씰런트가 최종적으로 오버랩방지영역(OA)을 넘어가지 않도록 할 수 있다.
도 7f를 참조하면, 상부 댐(U_DM)과 하부 댐(L_DM)이, 서로 엇갈리게 배치되면서 상부 댐(U_DM)은 씰-영역(Seal)과 배향막(AL) 사이를 따라 실선형으로 배치되고, 하부 댐(L_DM)은 씰-영역(Seal)과 배향막(AL) 사이를 따라 점선형으로 배치된다. 상부 댐(U_DM)과 하부 댐(L_DM)이 서로 엇갈리게 배치되어 한 쌍을 이룬다고 볼 때, 상부 댐(U_DM)과 하부 댐(L_DM)이 이루는 쌍은 두 개가 될 수도, 세 개가 될 수도 있다. 특히, 제1 기판(110)이 위에, 제2 기판(115)이 아래에 배치되도록 합착을 하고 경화를 진행함에 따라 씰런트가 오버 코팅층(OC)을 따라 흐르게 되는 경우에, 상부 댐(U_DM)이 실선형으로 배치되는 것이 유리하다. 이로써, 씰런트가 표시영역(DA) 방향(D1)으로 퍼지는 경우, 상부 댐(U_DM)과 하부 댐(L_DM)이 서로 엇갈리게 배치되어 발생한 틈으로 씰런트가 일정 량 새어나올 수 있도록 함으로써, 합착 시 씰런트가 터지지 않도록 할 수 있다. 또한, 씰런트가 상부 댐(U_DM) 및 하부 댐(L_DM)을 피해 틈을 찾아 흐르면서 유속이 줄어듦에 따라 씰런트가 최종적으로 오버랩방지영역(OA)을 넘어가지 않도록 할 수 있다.
도 7g를 참조하면, 상부 댐(U_DM)과 하부 댐(L_DM)이, 서로 엇갈리게 배치되면서 씰-영역(Seal)과 배향막(AL) 사이를 따라 점선형으로 배치된다. 상부 댐(U_DM)과 하부 댐(L_DM)이 서로 엇갈리게 배치되어 한 쌍을 이룬다고 볼 때, 상부 댐(U_DM)과 하부 댐(L_DM)이 이루는 쌍은 두 개가 될 수도, 세 개가 될 수도 있다. 하부 댐(L_DM)과 상부 댐(U_DM)이 점선형으로 배치되고, 서로 엇갈리게 배치되면서, 하부 댐(L_DM)과 상부 댐(U_DM)이 없는 영역, 하부 댐(L_DM)에 대응하는 상부 댐(U_DM)이 없는 영역 및 상부 댐(U_DM)에 대응하는 하부 댐(L_DM)이 없는 영역에서 틈이 생기게 된다. 이로써, 씰런트가 표시영역(DA) 방향(D1)으로 퍼지는 경우, 상부 댐(U_DM)과 하부 댐(L_DM)이 서로 엇갈리게 배치되어 발생한 틈으로 씰런트가 일정 량 새어나올 수 있도록 함으로써, 합착 시 씰런트가 터지지 않도록 할 수 있다. 또한, 씰런트가 상부 댐(U_DM) 및 하부 댐(L_DM)을 피해 틈을 찾아 흐르면서 유속이 줄어듦에 따라 씰런트가 최종적으로 오버랩방지영역(OA)을 넘어가지 않도록 할 수 있다.
도 7h를 참조하면, 상부 댐(U_DM)과 하부 댐(L_DM)이, 서로 엇갈리게 배치되면서 씰-영역(Seal)과 배향막(AL) 사이를 따라 각각 점선형으로 배치되면서, 동시에 체크 무늬 형상을 이루도록 배치된다. 상부 댐(U_DM)과 하부 댐(L_DM)이 서로 엇갈리게 배치되어 한 쌍을 이룬다고 볼 때, 상부 댐(U_DM)과 하부 댐(L_DM)이 이루는 쌍은 두 개가 될 수도, 세 개가 될 수도 있다. 하부 댐(L_DM)과 상부 댐(U_DM)이 점선형으로 배치되고, 서로 엇갈리게 배치되면서 동시에 체크 무늬 형상을 이루게 됨에 따라, 하부 댐(L_DM)에 대응하는 상부 댐(U_DM)이 없는 영역 및 상부 댐(U_DM)에 대응하는 하부 댐(L_DM)이 없는 영역에서 틈이 생기게 된다. 이로써, 씰런트가 표시영역(DA) 방향(D1)으로 퍼지는 경우, 상부 댐(U_DM)과 하부 댐(L_DM)이 체크 무늬를 이루도록 배치되어 발생한 틈으로 씰런트가 일정 량 새어나올 수 있도록 함으로써, 합착 시 씰런트가 터지지 않도록 할 수 있다. 또한, 씰런트가 상부 댐(U_DM) 및 하부 댐(L_DM)을 피해 틈을 찾아 흐르면서 유속이 줄어듦에 따라 씰런트가 최종적으로 오버랩방지영역(OA)을 넘어가지 않도록 할 수 있다.
도 7a 내지 도 7h에 도시된 오버랩방지영역(OA)은, 도 5에 도시된 디스플레이 패널뿐만 아니라, 본 발명의 다양한 실시예에 조합하여 적용될 수 있다.
도 8a 내지 도 8d는 도 5에 도시된 오버랩방지영역(OA) 및 트렌치영역(TA)에 대응되는 평면도들이다.
도 5에 도시된 오버랩방지영역(OA)으로서, 도 7a에 도시된 오버랩방지영역(OA)에 대한 평면도를 도시하였으나, 이는 예시적일 뿐 이에 한정되지 않는다. 즉, 도 7b 내지 도 7h 중 어느 하나가 도 5에 도시된 오버랩방지영역(OA)으로서 도 8a에 적용될 수 있다. 또한, 도시되지 않았더라도 발명의 상세한 설명을 통해 본 발명으로서 설명되는 범위 내에 해당하는 어떠한 형태의 오버랩방지영역(OA)이라도 도 8a에 적용될 수 있다.
도 8a를 참조하면, 상부 댐(U_DM)과 하부 댐(L_DM)이, 서로 중첩하여 씰-영역(Seal)과 배향막(AL) 사이를 따라 실선형으로 배치된다. 이에 대하여, 복수의 트렌치(T)는, 실선형의 상부 댐(U_DM)과 하부 댐(L_DM)에 대하여 교차하는 복수의 실선형으로 배치된다. 씰런트가 표시영역(DA) 방향(D1)으로 퍼지는 경우, 상부 댐(U_DM)과 하부 댐(L_DM)이 이루는 쌍은 순차적으로 씰런트와 접하게 되는데 반하여, 복수의 트렌치(T)는 순서 없이 모두 동등한 조건에서 씰런트와 접하게 된다. 또한, 씰런트는 상부 댐(U_DM)과 하부 댐(L_DM)을 넘어서 새어나가기 전에, 먼저 복수의 트렌치(T)를 채우게 된다. 따라서, 씰런트가 트렌치(T)에 의해서 접하는 면적이 증가함에 따라 씰런트의 접착력이 상승하고, 트렌치(T)로써 씰런트가 오버랩방지영역(OA)을 넘어가지 않고 머무를 수 있는 공간을 제공하여 씰런트의 퍼짐폭을 제어할 수 있다. 복수의 트렌치(T)가 실선형 또는 점선형의 상부 댐(U_DM)과 하부 댐(L_DM)에 대하여 직교하지 않고, 비스듬하게 교차함으로써, 트렌치(T)의 경로를 길게 만들 수 있다. 트렌치(T)의 경로를 길게 만듦으로써, 트렌치(T)로써 씰런트가 오버랩방지영역(OA)을 넘어가지 않고 머무를 수 있는 공간을 늘릴 수 있다.
도 8b를 참조하면, 상부댐과 하부 댐(L_DM)이, 서로 중첩하여 씰-영역(Seal)과 배향막(AL) 사이를 따라 실선형으로 배치된다. 이에 대하여, 복수의 트렌치(T)는 실선형 또는 점선형의 상부 댐(U_DM)과 하부 댐(L_DM)에 대하여 직교하는 복수의 실선형으로 배치된다. 씰런트가 표시영역(DA) 방향(D1)으로 퍼지는 경우, 상부 댐(U_DM)과 하부 댐(L_DM)이 이루는 쌍은 순차적으로 씰런트와 접하게 되는데 반하여, 복수의 트렌치(T)는 순서 없이 모두 동등한 조건에서 씰런트와 접하게 된다. 또한, 씰런트는 상부 댐(U_DM)과 하부 댐(L_DM)을 넘어서 새어나가기 전에, 먼저 복수의 트렌치(T)를 채우게 된다. 따라서, 씰런트가 트렌치(T)에 의해서 접하는 면적이 증가함에 따라 씰런트의 접착력이 상승하고, 트렌치(T)로써 씰런트가 오버랩방지영역(OA)을 넘어가지 않고 머무를 수 있는 공간을 제공하여 씰런트의 퍼짐폭을 제어할 수 있다.
도 8c를 참조하면, 상부 댐(U_DM)과 하부 댐(L_DM)이, 서로 중첩하여 씰-영역(Seal)과 배향막(AL) 사이를 따라 실선형으로 배치된다. 이에 대하여, 복수의 트렌치(T)는, 실선형의 상부 댐(U_DM)과 하부 댐(L_DM)에 인접하여 복수의 실선형으로 배치된다. 씰런트가 표시영역(DA) 방향(D1)으로 퍼지는 경우, 상부 댐(U_DM)과 하부 댐(L_DM)이 이루는 쌍은 순차적으로 씰런트와 접하게 되고, 복수의 트렌치(T) 역시 순차적으로 씰런트와 접하게 된다. 또한, 씰런트는 상부 댐(U_DM)과 하부 댐(L_DM)을 넘어서 새어나가기 전에, 먼저 트렌치(T)를 채우게 된다. 따라서, 씰런트가 트렌치(T)에 의해서 접하는 면적이 증가함에 따라 씰런트의 접착력이 상승하고, 트렌치(T)로써 씰런트가 오버랩방지영역(OA)을 넘어가지 않고 머무를 수 있는 공간을 제공하여 씰런트의 퍼짐폭을 제어할 수 있다.
도 8d를 참조하면, 상부 댐(U_DM)과 하부 댐(L_DM)이, 서로 중첩하여 씰-영역(Seal)과 배향막(AL) 사이를 따라 실선형으로 배치된다. 이에 대하여, 복수의 트렌치(T)는, 실선형의 상부 댐(U_DM)과 하부 댐(L_DM)에 대하여 교차하는 복수의 V자형으로 배치된다. 씰런트가 표시영역(DA) 방향(D1)으로 퍼지는 경우, 상부 댐(U_DM)과 하부 댐(L_DM)이 이루는 쌍은 순차적으로 씰런트와 접하게 되는데 반하여, 복수의 트렌치(T)는 순서 없이 모두 동등한 조건에서 씰런트와 접하게 된다. 또한, 씰런트는 상부 댐(U_DM)과 하부 댐(L_DM)을 넘어서 새어나가기 전에, 먼저 복수의 트렌치(T)를 채우게 된다. 따라서, 씰런트가 트렌치(T)에 의해서 접하는 면적이 증가함에 따라 씰런트의 접착력이 상승하고, 트렌치(T)로써 씰런트가 오버랩방지영역(OA)을 넘어가지 않고 머무를 수 있는 공간을 제공하여 씰런트의 퍼짐폭을 제어할 수 있다. 복수의 트렌치(T)가 실선형 또는 점선형의 상부 댐(U_DM)과 하부 댐(L_DM)에 대하여 직교하지 않고, 비스듬하게 교차함으로써, 트렌치(T)의 경로를 길게 만들 수 있다. 트렌치(T)의 경로를 길게 만듦으로써, 트렌치(T)로써 씰런트가 오버랩방지영역(OA)을 넘어가지 않고 머무를 수 있는 공간을 늘릴 수 있다. 또한, 복수의 트렌치(T)가 V자형으로 형성됨으로써, 트렌치(T)에 흘러드는 씰런트의 퍼짐 방향을 한번 꺾어줌으로써, 씰런트의 유속을 낮출 수 있다.
도 8a 내지 도 8d에 도시된 트렌치영역(TA)은, 도 5에 도시된 디스플레이 패널뿐만 아니라, 본 발명의 다양한 실시예에 조합하여 적용될 수 있다.
도면을 참조하여 설명한 본 발명의 다양한 실시예에서는 씰-영역과 비표시영역(NDA)에 배치된 게이트 링크부(G_Link) 및 게이트 드라이버(GIP) 등이 중첩된 영역에서, 씰런트가 보다 향상된 접착력을 가지도록 함으로써, 제1 기판(110)과 제2 기판(115)의 합착 불량의 발생을 감소시킬 뿐만 아니라 동시에 디스플레이 장치의 베젤 폭을 일정 수준 이하로 줄일 수 있다.
또한, 씰-영역과 비표시영역(NDA)이 중첩된 영역에서 씰런트 하부의 브릿지 전극(BRL)의 파손에 따른 제1 금속층(M1)과 제2 금속층(M2)의 전식/부식 발생을 최소화함에 따라 더욱 강건한 디스플레이 패널을 제공할 수 있다.
또한, 디스플레이 장치의 베젤 폭을 감소시키는데 있어서, 씰-영역과 브릿지 영역(BRA)의 회피 설계 및 별도의 공정이나 새로운 마스크의 추가 없이, 제1 기판(110)과 제2 기판(115)의 합착 불량 및 배선들의 전식/부식의 발생을 저감시킬 수 있는 디스플레이 패널을 제공할 수 있다.
또한, 터치배선(RVcom_1, RVcom_2, RVcom_3)의 저항을 낮추기 위하여, 터치배선(RVcom_1, RVcom_2, RVcom_3)을 최대한 촘촘히 배치하면서도, 복수의 층으로 터치배선(RVcom_1, RVcom_2, RVcom_3)을 겹쳐 형성한다. 그리고 위층의 터치배선(RVcom_2, RVcom_3)과 아래층의 터치배선(RVcom_1, RVcom_3)을 전기적으로 연결한다. 이로써 각 터치배선(RVcom_1, RVcom_2, RVcom_3)의 저항이 감소하는 효과를 얻으면서도 베젤의 폭을 좁게 형성할 수 있다.
또한, 씰런트가 표시영역(DA) 방향(D1)으로 퍼지지 않도록, 상부 댐(U_DM)과 하부 댐(L_DM)이 배치됨으로써, 씰런트와 상부 배향막(U_AL), 또는 씰런트와 하부 배향막(L_AL)이 중첩하지 않는 디스플레이 패널을 제공할 수 있다.
또한, 오버랩방지영역(OA)이 터치배선영역(RVcomA)과 게이트 드라이버(GIP)의 경계에 걸쳐서 배치되거나, 터치배선영역(RVcomA)과 게이트 드라이버(GIP)의 경계를 기준으로 게이트 드라이버(GIP) 쪽으로 치우쳐서 배치되도록 설계함으로써, 씰런트와 상부 배향막(U_AL), 또는 씰런트와 하부 배향막(L_AL)이 중첩하지 않는 디스플레이 패널을 제공할 수 있다.
또한, 씰런트와 상부 배향막(U_AL), 또는 씰런트와 하부 배향막(L_AL)이 중첩하지 않음으로써, 제1 기판(110)과 제2 기판(115)의 합착 강도가 저하되는 현상을 방지할 수 있다.
또한, 씰런트가 퍼지면서 트렌치(T)의 굴곡을 채움으로써 씰런트의 접착 면적이 증가하게 됨에 따라, 씰런트에 의한 접착력이 향상되어, 제1 기판(110)과 제2 기판(115)의 합착 강도가 상승할 수 있다.
또한, 씰런트가 표시영역(DA) 방향(D1)으로 퍼지더라도, 퍼진 씰런트가 트렌치(T)를 채우게 됨에 따라 씰런트의 퍼짐폭이 줄어들어, 씰런트와 하부 배향막(L_AL)이 중첩하는 현상을 최소화할 수 있다.
또한, 트렌치(T)에 의해 씰런트와 하부 배향막(L_AL)이 중첩하는 현상이 최소화됨으로써 제1 기판(110)과 제2 기판(115)의, 씰런트에 의한 합착 강도가 저하되는 현상을 방지할 수 있다.
또한, 씰런트가 표시영역(DA) 방향(D1)으로 퍼짐에 있어, 1차적으로 트렌치(T)가 씰런트를 받아들이게 되는 웅덩이 역할을 하고, 2차적으로 상부 댐(U_DM)과 하부 댐(L_DM)이 씰런트가 터치배선영역(RVcomA)으로까지 흘러들지 않도록 막는 장벽 역할을 할 수 있다.
또한, 상부 댐(U_DM)과 하부 댐(L_DM)으로 조성된 틈에 의해 씰런트가 일정 량 새어나올 수 있도록 함으로써, 합착 시 씰런트가 터지지 않도록 할 수 있다.
또한, 씰런트가 상부 댐(U_DM) 및 하부 댐(L_DM)을 피해 틈을 찾아 흐르면서 유속이 줄어듦에 따라 씰런트가 최종적으로 오버랩방지영역(OA)을 넘어가지 않도록 할 수 있다.
또한, 씰런트가 트렌치(T)에 의해서 접하는 면적이 증가함에 따라 씰런트의 접착력이 상승하고, 트렌치(T)로써 씰런트가 오버랩방지영역(OA)을 넘어가지 않고 머무를 수 있는 공간을 제공하여 씰런트의 퍼짐폭을 제어할 수 있다.
또한, 복수의 트렌치(T)가 실선형 또는 점선형의 상부 댐(U_DM)과 하부 댐(L_DM)에 대하여 직교하지 않고, 비스듬하게 교차함으로써, 트렌치(T)의 경로를 길게 만들 수 있다. 트렌치(T)의 경로를 길게 만듦으로써, 트렌치(T)로써 씰런트가 오버랩방지영역(OA)을 넘어가지 않고 머무를 수 있는 공간을 늘릴 수 있다.
본 발명의 예시적인 다양한 실시예에 따른 디스플레이 장치는 아래와 같이 설명될 수 있다.
본 발명의 실시예에 따른 화상을 표시하는 표시영역과 표시영역 주변의 비표시영역으로 구획된 디스플레이 장치에 있어서, 액정층을 개재하여 서로 마주보는 제1 기판 및 제2 기판; 제1 기판과 제2 기판이 서로 합착되도록, 제1 기판과 제2 기판 사이의 비표시영역에 배치되는 씰런트; 액정층의 액정의 초기 배향 방향을 결정하는 위치인, 제1 기판과 제2 기판 사이의 표시영역에서 서로 마주보며 배치되는 상부 배향막 및 하부 배향막; 비표시영역에 배치되는 게이트 링크부, 게이트 드라이버 및 터치배선영역; 제1 기판에서 제2 기판을 향해 솟은 하부 댐과 제2 기판에서 제 1기판을 향해 달린 상부 댐을 포함하는 오버랩방지영역; 및 씰런트가 흘러 들어갈 수 있도록, 복수의 트렌치를 포함하는 트렌치영역을 포함한다. 이 때, 오버랩방지영역과 트렌치영역은, 터치배선영역과 게이트 드라이버의 경계에 인접하여 배치되고 서로 중첩하는 것을 특징으로 한다.
또한, 본 발명의 실시예에 따른 디스플레이 장치는, 표시영역의 끝에서부터 디스플레이 장치의 외곽 방향으로, 터치배선영역, 게이트 드라이버 및 게이트 링크부가 순차로 배치되고, 트렌치영역은 터치배선영역과 게이트 드라이버의 경계를 기준으로 게이트 드라이버 쪽으로 치우쳐서 배치되는 것을 특징으로 한다.
또한, 본 발명의 실시예에 따른 디스플레이 장치는, 표시영역의 끝에서부터 디스플레이 장치의 외곽 방향으로, 터치배선영역, 게이트 드라이버 및 게이트 링크부가 순차로 배치되고, 오버랩방지영역은 터치배선영역과 게이트 드라이버의 경계에 걸쳐서 배치되는 것을 특징으로 한다.
또한, 본 발명의 실시예에 따른 디스플레이 장치는, 터치배선영역에는, 제2 금속층으로 구성되는 복수의 제1 터치배선, 제1 터치배선 위에 배치되는 절연성의 평탄화층, 평탄화층 위에, 제1 터치배선과 겹치는 형상으로, 제3 금속층으로 구성되는 복수의 제2 터치배선이 더 배치되고, 제1 터치배선과, 제1 터치배선에 대응하는 제2 터치배선은 평탄화층에 배치된 컨택홀에 의해 서로 연결되고, 트렌치는 평탄화층에 배치된 컨택홀과 별도로 평탄화층에 구성되는 홈을 포함하여, 상기 터치배선영역과 중첩하지 않고, 상부 댐과 하부 댐은 터치배선 상에 위치함으로써, 오버랩방지영역과 터치배선영역이 일부 중첩하는 것을 특징으로 한다.
또한, 본 발명의 실시예에 따른 디스플레이 장치는, 트렌치는 씰런트의 퍼짐을 받아들이는 위치에 1차적으로 배치되고, 상부 댐과 하부 댐은 씰런트의 퍼짐이 터치배선영역으로까지 흘러들지 않도록 막는 위치에 2차적으로 배치되는 것을 특징으로 한다.
또한, 본 발명의 실시예에 따른 디스플레이 장치는, 터치배선영역의 개구율은 20% 이하인 것을 특징으로 한다.
또한, 본 발명의 실시예에 따른 디스플레이 장치는, 하부 댐은 폴리이미드(Polyimide) 또는 포토아크릴 (Photo Acryl) 중 어느 하나로 구성된 것을 특징으로 한다.
또한, 본 발명의 실시예에 따른 디스플레이 장치는, 씰런트는 비표시영역 중, 개구율이 50% 이상인 영역에 배치되는 것을 특징으로 한다.
또한, 본 발명의 실시예에 따른 디스플레이 장치는, 터치배선영역은 비표시영역 중, 개구율이 50% 미만인 영역에 속하는 것을 특징으로 한다.
또한, 본 발명의 실시예에 따른 디스플레이 장치는, 제2 기판은 복수의 화소에 차광 영역과 개구 영역을 각각 구획하는 블랙 매트릭스와 컬러필터층 및 블랙 매트릭스와 컬러필터층을 덮어 평탄화하는 오버 코팅층을 구비하고, 제1 기판은 박막 트랜지스터, 박막 트랜지스터를 덮도록 배치되는 평탄화층을 구비하고, 제1 기판과 제2 기판 사이의 표시영역에서, 제2 기판의 오버 코팅층 상에 배치되는 복수의 상부 스페이서; 및 제1 기판과 제2 기판 사이의 표시영역에서, 제1 기판의 평탄화층 상에 배치되는 복수의 하부 스페이서;를 더 포함한다. 이 때, 상부 스페이서는 블랙 매트릭스가 배치된 차광 영역에 배치되고, 하부 스페이서는 셀 갭을 유지하거나, 셀 갭이 순간적으로 감소되더라도 셀 갭이 특정 수치 이하로 줄어드는 현상이 최소화되도록, 상부 스페이서와 서로 대향하여 배치되고, 하부 댐은 하부 스페이서와 동일한 물질로 구성되고, 상부 댐은 상부 스페이서와 동일한 물질로 구성되는 것을 특징으로 한다.
또한, 본 발명의 실시예에 따른 디스플레이 장치는, 상부 댐과 하부 댐이, 서로 중첩하여 씰런트가 도포되는 영역과 하부 배향막 사이를 따라 실선형 또는 점선형으로 배치되고, 트렌치의 경로가 길어지도록, 트렌치는 상부 댐과 하부 댐에 대하여 직교하지 않고, 비스듬하게 교차하도록 배치된 것을 특징으로 한다.
또한, 본 발명의 실시예에 따른 디스플레이 장치는, 상부 댐과 하부 댐이, 서로 중첩하여 씰런트가 도포되는 영역과 하부 배향막 사이를 따라 실선형 또는 점선형으로 배치되고, 트렌치에 흘러드는 씰런트의 퍼짐 방향이 꺾어지도록, 트렌치는 V자형으로 배치된 것을 특징으로 한다.
또한, 본 발명의 실시예에 따른 디스플레이 장치는, 상부 댐과 하부 댐이, 서로 엇갈리게 배치되면서 씰런트가 도포되는 영역과 하부 배향막 사이를 따라 실선형 또는 점선형으로 배치됨으로써, 씰런트가 일정 량 새어나올 수 있는 틈이 구성되는 것을 특징으로 한다.
또한, 본 발명의 실시예에 따른 디스플레이 장치는, 상부 댐과 하부 댐이, 서로 중첩하여 씰-영역과 배향막 사이를 따라 실선형 또는 점선형으로 배치되고, 서로 중첩하는 상부 댐과 하부 댐이 한 쌍을 이루고, 상부 댐과 하부 댐이 이루는 쌍이 복수 개 일 때, 씰런트가 도포된 영역에 가까운 쌍일수록, 상부 댐과 하부 댐 사이의 이격 거리가 먼 것을 특징으로 한다.
또한, 본 발명의 실시예에 따른 디스플레이 장치는, 씰런트는 광경화 씰런트인 것을 특징으로 한다.
다른 측면에서, 본 발명의 실시예에 따른 화상을 표시하는 표시영역과 표시영역 주변의 비표시영역으로 구획된 디스플레이 장치에 있어서, 제1 기판; 디스플레이 장치의 외곽을 둘러 배치되는 UV 경화 썰런트; UV 경화 씰런트에 의해 둘러싸이는 배향막; 디스플레이 장치의 베젤 폭을 최소화도록, 비표시영역에서 UV 경화 씰런트와 배향막의 중첩을 방지하는 위치에 배치되는 제1 구조물을 포함하는 것을 특징으로 한다.
또한, 본 발명의 실시예에 따른 디스플레이 장치는, 비표시영역에 배치되는 게이트 링크부, 게이트 드라이버 및 터치배선영역;을 더 포함한다. 이 때, 제1 구조물은 하부 댐인 것을 특징으로 한다.
또한, 본 발명의 실시예에 따른 디스플레이 장치는, 하부 댐은 터치배선영역과 게이트 드라이버의 경계에 걸쳐서 배치되는 것을 특징으로 한다.
또한, 본 발명의 실시예에 따른 디스플레이 장치는, 비표시영역에 배치되는 게이트 링크부, 게이트 드라이버 및 터치배선영역;을 더 포함한다. 이 때, 제1 구조물은 트렌치인 것을 특징으로 한다.
또한, 본 발명의 실시예에 따른 디스플레이 장치는, 트렌치는 터치배선영역과 게이트 드라이버의 경계를 기준으로 게이트 드라이버 쪽으로 치우쳐서 배치되는 것을 특징으로 한다.
이상 첨부된 도면을 참조하여 본 발명의 다양한 실시예를 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 다양한 실시예는 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 다양한 실시예는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
10: 디스플레이 장치 100, 200, 300, 400: 디스플레이 패널
110: 제1 기판 115: 제2 기판
120: 중간층 121: 게이트 절연층
122: 평탄화층 122_s: 서브 평탄화층
123: 절연층 130: 박막 트랜지스터
131: 게이트 전극 132: 액티브층
133: 제1 전극 134: 제2 전극
140: 공통전극 150: 화소전극
BM: 블랙 매트릭스 OC: 오버 코팅층
U_SP: 상부 스페이서 L_SP: 하부 스페이서
G_Link: 게이트 링크부 GIP: 게이트 드라이버
D_LL: 데이터 링크배선 CL: 연결배선
GL: 게이트 라인 DL: 데이터 라인
ST: 스테이지 LC: 액정층
DA: 표시영역 NDA: 비표시영역
BRA: 브릿지 영역 BRL: 브릿지 전극
PAD: 패드부 D_Link: 데이터 링크부
CLK1, CLK2, CLK3, CLK4: 클럭 신호 Seal: 씰-영역
G_Pad: 게이트 패드부 D_Pad: 데이터 패드부
S_In: 신호입력단 CF1, CF2, CF3: 컬러필터
CF: 컬러필터층 PAS, PAS1, PAS2: 패시베이션층
M1: 제1 금속층 M2: 제2 금속층
M2_s: 제2 서브 금속층 M3: 제3 금속층
OA: 오버랩방지영역 TA: 트렌치영역
T: 트렌치 P: 화소
D1: 표시영역 방향 D2: 비표시영역 방향
U_DM: 상부 댐 L_DM: 하부 댐
U_AL: 상부 배향막 L_AL: 하부 배향막
RVcomA: 터치배선영역 RVcom_1: 제1 터치배선(RVcom_1)
RVcom_2: 제2 터치배선(RVcom_2) RVcom_3: 제3 터치배선(RVcom_3)

Claims (20)

  1. 화상을 표시하는 표시영역과 상기 표시영역 주변의 비표시영역으로 구획된 디스플레이 장치에 있어서,
    액정층을 개재하여 서로 마주보는 제1 기판 및 제2 기판;
    상기 제1 기판과 상기 제2 기판이 서로 합착되도록, 상기 제1 기판과 상기 제2 기판 사이의 상기 비표시영역에 배치되는 씰런트;
    상기 액정층의 액정의 초기 배향 방향을 결정하며, 상기 제1 기판과 상기 제2 기판 사이에 위치하는 상부 배향막 및 하부 배향막;
    상기 비표시영역에 배치되는 게이트 링크부, 게이트 드라이버 및 터치배선영역;
    상기 제1 기판에서 상기 제2 기판을 향하여 배치된 하부 댐과 상기 제2 기판에서 상기 제 1기판을 향하여 배치된 상부 댐을 포함하는 오버랩방지영역; 및
    상기 씰런트가 흘러 들어갈 수 있도록, 복수의 트렌치를 포함하는 트렌치영역을 포함하고,
    상기 오버랩방지영역과 상기 트렌치영역은, 상기 터치배선영역과 상기 게이트 드라이버의 경계에 인접하여 배치되고 서로 중첩하는 것을 특징으로 하는 디스플레이 장치.
  2. 제1 항에 있어서,
    상기 표시영역의 끝에서부터 상기 디스플레이 장치의 외곽 방향으로, 상기 터치배선영역, 상기 게이트 드라이버 및 상기 게이트 링크부가 순차로 배치되고,
    상기 트렌치영역은 상기 터치배선영역과 상기 게이트 드라이버의 경계를 기준으로 상기 게이트 드라이버 쪽으로 치우쳐서 배치되는 것을 특징으로 하는 디스플레이 장치.
  3. 제2 항에 있어서,
    상기 표시영역의 끝에서부터 상기 디스플레이 장치의 외곽 방향으로, 상기 터치배선영역, 상기 게이트 드라이버 및 상기 게이트 링크부가 순차로 배치되고,
    상기 오버랩방지영역은 상기 터치배선영역과 상기 게이트 드라이버의 경계에 걸쳐서 배치되는 것을 특징으로 하는 디스플레이 장치.
  4. 제1 항에 있어서,
    상기 터치배선영역에는, 제2 금속층으로 구성되는 복수의 제1 터치배선, 상기 제1 터치배선 위에 배치되는 절연성의 평탄화층, 상기 평탄화층 위에, 상기 제1 터치배선과 겹치는 형상으로, 제3 금속층으로 구성되는 복수의 제2 터치배선이 더 배치되고,
    상기 제1 터치배선과, 상기 제1 터치배선에 대응하는 상기 제2 터치배선은 상기 평탄화층에 배치된 컨택홀에 의해 서로 연결되고,
    상기 트렌치는 상기 평탄화층에 배치된 상기 컨택홀과 별도로 상기 평탄화층에 구성되는 홈을 포함하여, 상기 터치배선영역과 중첩하지 않고,
    상기 상부 댐과 상기 하부 댐은 상기 터치배선 상에 위치하여, 상기 오버랩방지영역과 상기 터치배선영역이 일부 중첩하는 것을 특징으로 하는 디스플레이 장치.
  5. 제4 항에 있어서,
    상기 트렌치는 상기 씰런트의 퍼짐을 받아들이는 위치에 1차적으로 배치되고,
    상기 상부 댐과 상기 하부 댐은 상기 씰런트의 퍼짐이 상기 터치배선영역으로까지 흘러들지 않도록 막는 위치에 2차적으로 배치되는 것을 특징으로 하는 디스플레이 장치.
  6. 제4 항에 있어서,
    상기 터치배선영역의 개구율은 20% 이하인 것을 특징으로 하는 디스플레이 장치.
  7. 제1 항에 있어서,
    상기 하부 댐은 폴리이미드(Polyimde) 또는 포토아크릴 (Photo Acryl) 중 어느 하나로 구성된 것을 특징으로 하는 디스플레이 장치.
  8. 제1 항에 있어서,
    상기 씰런트는 상기 비표시영역 중, 개구율이 50% 이상인 영역에 배치되는 것을 특징으로 하는 디스플레이 장치.
  9. 제8 항에 있어서,
    상기 터치배선영역은 상기 비표시영역 중, 개구율이 50% 미만인 영역에 속하는 것을 특징으로 하는 디스플레이 장치.
  10. 제1 항에 있어서,
    상기 제2 기판은 복수의 화소에 차광 영역과 개구 영역을 각각 구획하는 블랙 매트릭스와 컬러필터층 및 상기 블랙 매트릭스와 상기 컬러필터층 위에 오버 코팅층을 더 포함하고,
    상기 제1 기판은 박막 트랜지스터, 상기 박막 트랜지스터 위에 평탄화층을 더 포함하고,
    상기 제1 기판과 상기 제2 기판 사이의 표시영역에서, 상기 제2 기판의 상기 오버 코팅층 상에 배치되는 복수의 상부 스페이서; 및
    상기 제1 기판과 상기 제2 기판 사이의 표시영역에서, 상기 제1 기판의 상기 평탄화층 상에 배치되는 복수의 하부 스페이서;를 더 포함하고,
    상기 상부 스페이서는 상기 블랙 매트릭스가 배치된 차광 영역에 배치되고,
    상기 하부 스페이서는 셀 갭을 유지하거나, 상기 셀 갭이 순간적으로 감소되더라도 상기 셀 갭이 특정 수치 이하로 줄어드는 현상이 최소화되도록, 상기 상부 스페이서와 서로 대향하여 마주보도록 배치되고
    상기 하부 댐은 상기 하부 스페이서와 동일한 물질로 구성되고,
    상기 상부 댐은 상기 상부 스페이서와 동일한 물질로 구성되는 것을 특징으로 하는 디스플레이 장치.
  11. 제1 항에 있어서,
    상기 상부 댐과 상기 하부 댐이, 서로 중첩하여 상기 씰런트가 도포되는 영역과 상기 하부 배향막 사이를 따라 실선형 또는 점선형으로 배치되고,
    상기 트렌치의 경로가 길어지도록, 상기 트렌치는 상기 상부 댐과 상기 하부 댐에 대하여 직교하지 않고, 비스듬하게 교차하도록 배치된 것을 특징으로 하는 디스플레이 장치.
  12. 제1 항에 있어서,
    상기 상부 댐과 상기 하부 댐이, 서로 중첩하여 상기 씰런트가 도포되는 영역과 상기 하부 배향막 사이를 따라 실선형 또는 점선형으로 배치되고,
    상기 트렌치에 흘러드는 상기 씰런트의 퍼짐 방향이 꺾어지도록, 상기 트렌치는 V자형으로 배치된 것을 특징으로 하는 디스플레이 장치.
  13. 제1 항에 있어서,
    상기 상부 댐과 상기 하부 댐이, 서로 엇갈리게 배치되면서 상기 씰런트가 도포되는 영역과 상기 하부 배향막 사이를 따라 실선형 또는 점선형으로 배치됨으로써, 상기 씰런트가 일정 량 새어나올 수 있는 틈이 구성되는 것을 특징으로 하는 디스플레이 장치.
  14. 제1 항에 있어서,
    상기 상부 댐과 상기 하부 댐이, 서로 중첩하여 씰-영역과 배향막 사이를 따라 실선형 또는 점선형으로 배치되고,
    서로 중첩하는 상기 상부 댐과 상기 하부 댐이 한 쌍을 이루고, 상기 상부 댐과 상기 하부 댐이 이루는 쌍이 복수 개 일 때,
    상기 씰런트가 도포된 영역에 가까운 쌍일수록, 상기 상부 댐과 상기 하부 댐 사이의 이격 거리가 먼 것을 특징으로 하는 디스플레이 장치.
  15. 제1 항에 있어서,
    상기 씰런트는 광경화 씰런트인 것을 특징으로 하는 디스플레이 장치.
  16. 화상을 표시하는 표시영역과 상기 표시영역 주변의 비표시영역으로 구획된 디스플레이 장치에 있어서,
    제1 기판;
    상기 디스플레이 장치의 외곽을 둘러 배치되는 UV 경화 썰런트;
    상기 UV 경화 씰런트에 의해 둘러싸이는 배향막;
    상기 디스플레이 장치의 베젤 폭을 최소화도록, 상기 비표시영역에서 상기 UV 경화 씰런트와 상기 배향막의 중첩을 방지하는 위치에 배치되는 제1 구조물을 포함하는 디스플레이 장치.
  17. 제16 항에 있어서,
    상기 비표시영역에 배치되는 게이트 링크부, 게이트 드라이버 및 터치배선영역;을 더 포함하고,
    상기 제1 구조물은 하부 댐인 것을 특징으로 하는 디스플레이 장치.
  18. 제17 항에 있어서,
    상기 하부 댐은 상기 터치배선영역과 상기 게이트 드라이버의 경계에 걸쳐서 배치되는 것을 특징으로 하는 디스플레이 장치.
  19. 제16 항에 있어서,
    상기 비표시영역에 배치되는 게이트 링크부, 게이트 드라이버 및 터치배선영역;을 더 포함하고,
    상기 제1 구조물은 트렌치인 것을 특징으로 하는 디스플레이 장치.
  20. 제19 항에 있어서,
    상기 트렌치는 상기 터치배선영역과 상기 게이트 드라이버의 경계를 기준으로 상기 게이트 드라이버 쪽으로 치우쳐서 배치되는 것을 특징으로 하는 디스플레이 장치.
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