CN109686391A - 非易失性存储器装置及其操作方法及非易失性存储器封装 - Google Patents

非易失性存储器装置及其操作方法及非易失性存储器封装 Download PDF

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Abstract

一种非易失性存储器装置的操作方法包含：从非易失性存储器装置的外部接收控制信号及数据信号；基于控制信号及数据信号产生调试信息；从非易失性存储器装置的外部接收调试信息请求；以及响应于调试信息请求输出调试信息。也提供一种非易失性存储器装置和一种非易失性存储器封装。

Description

非易失性存储器装置及其操作方法及非易失性存储器封装
相关申请的交叉引用
要求2017年10月19日在韩国知识产权局递交的第10-2017-0136042号韩国专利申请的优先权，所述申请的公开内容以全文引用的方式并入本文中。
技术领域
本发明概念涉及一种半导体存储器，且更确切地说，涉及一种非易失性存储器装置及其操作方法。
背景技术
半导体存储器装置分类成：易失性存储器装置，如当断电时失去存储其中的数据的静态随机存取存储器(static random access memory；SRAM)、动态RAM(dynamic RAM；DRAM)、同步DRAM(synchronous DRAM；SDRAM)以及其类似装置；以及非易失性存储器装置，如当断电时保留数据的只读存储器(Read Only Memory；ROM)、可编程ROM(programmableROM；PROM)、电可编程ROM(electrically programmable ROM；EPROM)、电可擦除和可编程ROM(electrically erasable and programmable ROM；EEPROM)、闪存存储器、相变RAM(phase-change RAM；PRAM)、磁性RAM(magnetic RAM；MRAM)、电阻RAM(resistive RAM；RRAM)、铁电RAM(ferroelectric RAM；FRAM)以及其类似装置。
存储装置的特征可为包含非易失性存储器装置和控制非易失性存储器装置的存储器控制器。非易失性存储器装置通常从存储器控制器接收控制信号和数据信号。输入信号可通过连接非易失性存储器装置和存储器控制器的接口发射到非易失性存储器装置。在存储装置的操作中出现失效的情况下，可对存储装置执行调试。可针对造成失效的软件代码、存储器控制器、接口以及其类似物进行调试。
发明内容
本发明概念的实施例提供包含用于存储器控制器与非易失性存储器装置之间的接口的调试的非易失性存储器装置及其操作方法，其能够检测与非易失性存储器装置相关联的存储装置的故障原因。
本发明概念的实施例提供一种非易失性存储器装置的操作方法，所述非易失性存储器装置包含信号存储电路、调试信息产生器以及调试信息寄存器。所述操作方法包含：通过信号存储电路从非易失性存储器装置的外部接收控制信号和数据信号；通过调试信息产生器，基于控制信号和数据信号产生调试信息；从非易失性存储器装置的外部接收调试信息请求；以及通过调试信息寄存器，响应于调试信息请求而输出调试信息。
本发明概念的实施例进一步提供包含以下的非易失性存储器装置：信号存储电路，存储从非易失性存储器装置的外部接收的控制信号和数据信号；调试信息产生器，基于所存储控制信号和所存储数据信号产生调试信息；以及调试信息寄存器，响应于非易失性存储器装置的外部的调试信息而输出调试信息。
本发明概念的实施例又进一步提供包含以下的非易失性存储器封装：接口芯片，通过与存储器控制器连接的外部信道来接收控制信号和数据信号；第一非易失性存储器装置，通过与接口芯片连接的第一内部信道来接收第一控制信号和第一数据信号；以及第二非易失性存储器装置，通过与接口芯片连接的第二内部信道来接收第二控制信号和第二数据信号。接口芯片包含调试支持电路，所述调试支持电路响应于来自存储器控制器的调试信息请求而输出第一调试信息和第二调试信息。调试支持电路从第一控制信号和第一数据信号产生与第一非易失性存储器装置相关联的第一调试信息，且从第二控制信号和第二数据信号产生与第二非易失性存储器装置相关联的第二调试信息。
附图说明
本发明概念的以上和其它目标和特征如参看附图鉴于以下详细描述将变得显而易见。
图1示出根据本发明概念的实施例的存储装置的框图。
图2示出提供图1的非易失性存储器装置的操作的调试信息的流程图。
图3示出提供图1的非易失性存储器装置的操作的调试信息的时序图。
图4示出根据本发明概念的实施例的调试支持电路的视图。
图5示出图4的调试支持电路提供的调试信息的视图。
图6示出图4的调试支持电路提供第一调试信息的操作方法的流程图。
图7示出提供第一调试信息的操作的时序图。
图8示出图4的调试支持电路提供第二调试信息的操作方法的流程图。
图9示出提供第二调试信息的操作的时序图。
图10示出图4的调试支持电路提供第三调试信息的操作方法的流程图。
图11示出提供第三调试信息的操作的时序图。
图12示出图4的调试支持电路提供第四调试信息的操作方法的流程图。
图13示出提供第四调试信息的操作的时序图。
图14示出图4的调试支持电路提供第五调试信息的操作方法的流程图。
图15示出提供第五调试信息的操作的时序图。
图16示出图4的调试支持电路提供第六调试信息的操作方法的流程图。
图17示出提供第六调试信息的操作的时序图。
图18示出根据本发明概念的另一实施例的存储装置的视图。
图19示出根据本发明概念的又另一实施例的存储装置的视图。
图20示出应用根据本发明概念的非易失性存储器装置的固态驱动器***的框图。
附图标号说明
10、20、30：存储装置；
100：非易失性存储器装置；
100a、100b：非易失性存储器封装；
110、121b：调试支持电路；
110a-1：第一调试支持电路；
110a-2：第二调试支持电路；
111：信号存储电路；
112：调试信息产生器；
113：调试信息寄存器；
114：输出电路；
120b：接口芯片；
200、200a、200b：存储器控制器；
1000：SSD***；
1100：主机；
1200：SSD；
1201：信号连接器；
1202：电源连接器；
1210：SSD控制器；
1221～122n：闪存存储单元；
1230：辅助电源；
1240：缓冲存储器；
A1：第一地址；
A2、A3、A4：地址；
A5：第五地址；
A6～A10：第六地址到第十地址；
ADDR：地址；
ALE：地址锁存使能信号；
C1：第一命令；
C2：第二命令；
C3：第三命令；
C4：第四命令；
CE/：芯片使能信号；
CH1、CH2：信道；
CLE：命令锁存使能信号；
CMD：命令；
CTRL：控制信号；
D1～Dn：第一数据到第n数据；
DATA：数据；
DBI：调试信息；
DBI[1]、DBI1：第一调试信息；
DBI[2]、DBI2：第二调试信息；
DBI[3]：第三调试信息；
DBI[4]：第四调试信息；
DBI[5]：第五调试信息；
DBI[6]：第六调试信息；
DIR：调试信息请求；
DIR1：第一调试信息请求；
DIR2：第二调试信息请求；
DQ：数据信号；
DQS：数据选通信号；
ICH1、ICH2：内部信道；
MODE：调试模式；
NVM1：第一非易失性存储器装置；
NVM2：第二非易失性存储器装置；
PWR：电力；
RE/：读取使能信号；
S111、S112、S113、S114、S115、S116、S121、S122、S123、S124、S125、S131、S132、S133、S134、S135、S141、S142、S143、S144、S145、S146、S151、S152、S153、S154、S155、S156、S161、S162、S163、S164、S165、S166、S171、S172、S173、S174、S175、S176、S177：操作；
SIG：信号；
t1：第一时间；
t2：第二时间；
t3：第三时间；
t4：第四时间；
t5：第五时间；
t6：第六时间；
t7～t10：第七时间到第十时间；
t11：第十一时间；
WE/：写入使能信号。
具体实施方式
如在本发明概念的领域中传统的，可就执行所描述的一种或多种功能的区块而言描述和说明实施例。在本文中可称作单元或模块或其类似者的这些区块通过模拟电路和/或数字电路实体地实施，所述模拟电路和/或数字电路如逻辑门、集成电路、微处理器、微控制器、存储器电路、无源电子组件、有源电子组件、光学组件、硬连线电路以及其类似者，且可视情况由固件和/或软件驱动。举例来说，电路可在一个或多个半导体芯片中或在如印刷电路板和其类似者的衬底支撑件上实施。构成区块的电路可由专用硬件或由处理器(例如，一个或多个已编程微处理器和相关联的电路)或由执行区块的一些功能的专用硬件和执行区块的其它功能的处理器的组合来实施。实施例的每一区块可在不脱离本发明概念的范围的情况下实体地分离成两个或大于两个交互的离散区块。同样，实施例的区块可在不脱离本发明概念的范围的情况下实体地组合成更复杂的区块。
图1示出根据本发明概念的实施例的存储装置的框图。参考图1，存储装置10包含非易失性存储器装置100和存储器控制器200。
存储器控制器200可控制非易失性存储器装置100的操作。在实施例中，存储器控制器200可通过不同信号线或不同信号插脚将控制信号CTRL和数据信号DQ提供到非易失性存储器装置100，以控制非易失性存储器装置100。
举例来说，存储器控制器200可通过不同信号插脚为非易失性存储器装置100提供芯片使能信号CE/、命令锁存使能信号CLE、地址锁存使能信号ALE、写入使能信号WE/、读取使能信号RE/、数据选通信号DQS以及数据信号DQ。
芯片使能信号CE/、命令锁存使能信号CLE、地址锁存使能信号ALE、写入使能信号WE/、读取使能信号RE/以及数据选通信号DQS可包含在从存储器控制器200提供的控制信号CTRL中。存储器控制器200可将控制信号CTRL和数据信号DQ提供到非易失性存储器装置100，以引导非易失性存储器装置100执行各种操作。
存储器控制器200可通过提供数据信号DQ的数据插脚(DQ插脚)向非易失性存储器装置100提供命令CMD、地址ADDR以及数据“DATA”。存储器控制器200可通过数据插脚从非易失性存储器装置100接收数据“DATA”。
存储器控制器200可将数据“DATA”发射到非易失性存储器装置100，以将数据“DATA”存储在非易失性存储器装置100中，或可从非易失性存储器装置100读取数据“DATA”。举例来说，存储器控制器200可将命令CMD、地址ADDR以及数据“DATA”提供到非易失性存储器装置100，以使得数据“DATA”存储在对应于地址ADDR的地址处的非易失性存储器装置100中。存储器控制器200可将命令CMD和地址ADDR提供到非易失性存储器装置100，以读取来自对应于地址ADDR的地址处的非易失性存储器装置100的数据“DATA”。出于存储和读取数据“DATA”的目的，存储器控制器200可将控制信号CTRL以及数据信号DQ提供到非易失性存储器装置100。
非易失性存储器装置100响应于存储器控制器200提供的控制信号CTRL和数据信号DQ来执行对应操作。举例来说，非易失性存储器装置100可从存储器控制器200接收数据信号DQ，其中包含命令CMD和地址ADDR，且可将数据“DATA”提供到存储器控制器200。
非易失性存储器装置100可基于控制信号CTRL确定通过数据信号DQ提供的信号是否为命令CMD、地址ADDR或数据“DATA”。举例来说，非易失性存储器装置100可基于芯片使能信号CE/、命令锁存使能信号CLE、地址锁存使能信号ALE、写入使能信号WE/、读取使能信号RE/以及数据选通信号DQS来确定数据信号DQ的类型。
在实施例中，非易失性存储器装置100可包含NAND闪存存储器。然而，本发明概念并非包含NAND闪存存储器的限制性非易失性存储器装置100。也就是说，在其它实施例中，非易失性存储器装置100可包含易失性存储器或非易失性存储器中的至少一个，如SRAM、DRAM、SDRAM、ROM、PROM、EPROM、EEPROM、闪存存储器、PRAM、MRAM、RRAM、FRAM以及其类似者。
根据本发明概念的实施例的非易失性存储器装置100包含调试支持电路110。在实施例中，调试支持电路110可以软件、硬件或其组合形式实施。调试支持电路110可存储存储器控制器200提供的输入信号(例如，控制信号CTRL和数据信号DQ)，且可从所存储输入信号产生调试信息DBI。在从存储器控制器200接收调试信息请求DIR时，调试支持电路110可将调试信息DBI提供到存储器控制器200。
存储器控制器200可从主机(未示出)接收对提供给非易失性存储器装置100的信号的调试请求。存储器控制器200可通过数据信号DQ将调试信息请求DIR提供到非易失性存储器装置100。调试支持电路110可响应于调试信息请求DIR通过数据信号DQ将所存储调试信息DBI提供到存储器控制器200。存储器控制器200可接收调试信息DBI，且可将所接收的调试信息DBI提供到主机(未示出)。
在实施例中，存储器控制器200可通过数据信号DQ将调试模式“MODE”提供到非易失性存储器装置100。调试支持电路110可响应于调试模式“MODE”仅输出从多种模式当中的对应模式的调试信息DBI。因而，响应于调试模式“MODE”，调试支持电路110可为主机(未示出)仅提供主机(未示出)需要的各种调试信息DBI当中的某些调试信息DBI。
在电力供应到非易失性存储器装置100及调试支持电路110的操作开始的情况下，调试支持电路110可产生调试信息DBI，且可存储所产生调试信息DBI。
在实施例中，尽管图1中未示出，但存储器控制器200可通过数据信号DQ将调试使能信号和调试停用信号提供到非易失性存储器装置100。在接收调试使能信号的情况下，非易失性存储器装置100可操作调试支持电路110。调试支持电路110可响应于调试使能信号来产生调试信息DBI。在接收调试停用信号的情况下，非易失性存储器装置100可停止调试支持电路110的操作。调试支持电路110可响应于调试停用信号来停止产生调试信息DBI。
在实施例中，调试支持电路110可在给定时间内产生调试信息DBI或产生给定存储器容量的调试信息DBI。在调试支持电路110持续存储调试信息DBI的情况下，存储器存储调试信息DBI的容量可为不足的。因此，调试支持电路110可存储最近所产生的调试信息DBI，或可仅存储给定存储器容量的调试信息DBI。
因而，根据本发明概念的实施例的存储装置10可通过调试支持电路110将各种调试信息DBI提供到主机(未示出)。因此，在故障来源于存储装置10的情况下，主机(未示出)可检查存储器控制器200与非易失性存储器装置100之间的接口是否引起故障。
如上文所描述，可通过数据信号DQ提供调试信息请求DIR和调试信息DBI。然而，本发明概念不限于通过数据信号DQ提供调试信息请求DIR和调试信息DBI。举例来说，可通过单独插脚提供调试信息请求DIR和调试信息DBI。又，图1中所示的控制信号CTRL和数据信号DQ仅为本发明概念的一个例证，且本发明概念不受如此处所描述限制。举例来说，本发明概念可为主机(未示出)提供与各种控制信号和数据信号以及图1中所示的控制信号CTRL和数据信号DQ相关联的调试信息DBI。
下文，为描述方便起见，将基于图1中所示的控制信号CTRL和数据信号DQ来描述调试支持电路110的操作。
图2示出提供图1的非易失性存储器装置的操作的调试信息的流程图。参考图1和图2，在操作S111中，非易失性存储器装置100从存储器控制器200接收输入信号。输入信号可包含控制信号CTRL和数据信号DQ。
在操作S112中，非易失性存储器装置100检测输入信号。在实施例中，非易失性存储器装置100可检测由此提供的控制信号CTRL的变化或电平。
在操作S113中，非易失性存储器装置100基于检测结果来存储输入信号。在实施例中，非易失性存储器装置100可存储分别通过不同插脚提供的输入信号。非易失性存储器装置100可检测控制信号CTRL的变化，且可在检测到变化的时刻存储控制信号CTRL和数据信号DQ。非易失性存储器装置100可检测控制信号CTRL的变化和量值，以确定或存储数据信号DQ作为命令CMD、地址ADDR或数据“DATA”。
在操作S114中，非易失性存储器装置100基于所存储输入信号产生调试信息DBI。在实施例中，非易失性存储器装置100可对输入信号进行解码，以检查输入信号的值指示什么。非易失性存储器装置100可确定输入信号的有效性，以产生调试信息DBI。
在操作S115中，非易失性存储器装置100从存储器控制器200接收调试信息请求DIR。举例来说，非易失性存储器装置100可通过数据信号DQ接收调试信息请求DIR。
在操作S116中，非易失性存储器装置100响应于调试信息请求DIR而输出调试信息DBI。操作S116中的调试信息DBI输出可包含在操作S113中存储的输入信号或产生于操作S114中的调试信息DBI。非易失性存储器装置100可通过数据信号DQ将调试信息DBI提供到存储器控制器200。
如上文所描述，本发明概念的非易失性存储器装置100可执行操作S111到操作S116，以输出调试信息DBI。详细地说，可通过非易失性存储器装置100的调试支持电路110来执行操作S111到操作S116。
图3示出提供图1的非易失性存储器装置的操作的调试信息的时序图。为简要描述且为简洁说明起见，将参看提供给图1的非易失性存储器装置100的信号来描述程序序列。然而，在其它实施例中，可相对于读取操作或其它操作执行提供操作的调试信息。为简洁说明起见，示意性地示出对应的信号，但本发明概念并不限于此。
参考图1和图3，存储器控制器200将页面编程操作的控制信号CTRL和数据信号DQ发射到非易失性存储器装置100。在页面设置阶段期间，存储器控制器200可通过数据信号DQ将命令CMD、地址ADDR以及数据“DATA”提供到非易失性存储器装置100。存储器控制器200可相继提供第一命令C1、第一地址A1到第五地址A5、第一数据D1到第n数据Dn以及第二命令C2。在实施例中，第一命令C1可为页面编程操作的数据输入命令(例如，80h)，且第二命令C2可为页面编程操作的确认命令(例如，10h)。第一地址A1到第五地址A5可为非易失性存储器装置100的存储器区域的地址，将在其中编程第一数据D1到第n数据Dn。第一地址A1到第五地址A5可包含列地址和行地址。
在页面设置阶段期间，芯片使能信号CE/处于低电平。首先，当命令锁存使能信号CLE处于高电平时，在写入使能信号WE/的上升边缘提供第一命令C1。随后，当地址锁存使能信号ALE处于高电平时，分别在写入使能信号WE/的上升边缘提供第一地址A1到第五地址A5。然后，在数据选通信号DQS的上升边缘和下降边缘提供第一数据信号D1到第n数据信号Dn。命令锁存使能信号CLE可在其后转换到高电平，且在写入使能信号WE/的上升边缘提供第二命令C2。
非易失性存储器装置100的调试支持电路110可存储在页面设置阶段期间提供的控制信号CTRL和数据信号DQ。举例来说，在页面设置阶段期间，调试支持电路110可检测写入使能信号WE/的上升边缘，以存储控制信号CTRL和数据信号DQ。
为请求调试信息DBI，存储器控制器200可在第一时间t1处将调试信息请求DIR提供到非易失性存储器装置100。存储器控制器200可通过数据信号DQ提供调试信息请求DIR。在实施例中，调试信息请求DIR可为读取命令、特定命令的组合、厂商特定命令或其组合。
在接收调试信息请求DIR之后，非易失性存储器装置100可将所存储调试信息DBI提供到存储器控制器200。举例来说，在调试信息DBI的输出阶段，读取使能信号RE/可重复地转换到高电平和低电平(双态切换)。数据选通信号DQS可在数据选通信号DQS与读取使能信号RE/之间存在的给定时间间隔的情况下，重复地转换到高电平和低电平。非易失性存储器装置100可基于数据选通信号DQS的上升边缘和下降边缘相继输出调试信息DBI。
在调试信息输出阶段期间，调试支持电路110可提供所存储控制信号CTRL和所存储数据信号DQ作为调试信息DBI。又，调试支持电路110可提供从所存储控制信号CTRL和所存储数据信号DQ产生的各种调试信息DBI。稍后将更充分地描述调试支持电路110提供的调试信息DBI。
如图3中所示，基于输入页面编程操作的控制信号CTRL和数据信号DQ的例证，提供调试信息DBI的操作。然而，本发明概念并不限于此。举例来说，即使输入用于执行各种操作的各种控制信号和数据信号，非易失性存储器装置100也可执行类似于上文所描述的操作的操作，以提供调试信息DBI。
在下文中，将更充分描述调试支持电路110的操作。为方便描述起见，将基于调试支持电路110响应于调试模式“MODE”操作的实施例来描述调试支持电路110的操作。然而，本发明概念不限于以下描述。
图4示出根据本发明概念的实施例的调试支持电路的视图。参考图1和图4，调试支持电路110包含信号存储电路111、调试信息产生器112、调试信息寄存器113以及输出电路114。
信号存储电路111检测提供给非易失性存储器装置100的输入信号。在实施例中，信号存储电路111可检测控制信号CTRL的变化和量值。举例来说，信号存储电路111可检测控制信号CTRL的上升边缘、下降边缘、高电平、低电平或其类似者。
信号存储电路111基于检测结果来存储输入信号。在实施例中，信号存储电路111可存储控制信号CTRL的电平或数据信号DQ的电平。信号存储电路111可确定和存储通过不同插脚输入的信号。举例来说，信号存储电路111可确定和存储命令CMD、地址ADDR或数据“DATA”作为数据信号DQ。信号存储电路111可基于时间或存储器容量来存储输入信号。
信号存储电路111可通过使用页缓冲器(未示出)的电熔丝、触发器或锁存器中的至少一个来存储输入信号。
调试信息产生器112对存储在信号存储电路111中的信号进行解码，以产生各种调试信息DBI。调试信息产生器112可确定所存储控制信号CTRL和所存储数据信号DQ中的每一个是否具有有效值，且可基于确定结果(也就是说，有效性)来产生各种调试信息DBI。
在实施例中，调试信息产生器112可基于视数据信号DQ的类型而定的数据信号DQ的容许值或范围来确定数据信号DQ的有效性。数据信号DQ能够具有的值或范围可根据芯片或电路的规格而提前设定。
调试信息寄存器113存储调试信息DBI，且可响应于调试信息请求DIR而输出所存储调试信息DBI。调试信息寄存器113可将存储在信号存储电路111中的信息以及产生于调试信息产生器112中的调试信息DBI存储为调试信息DBI。调试信息寄存器113可基于时间或存储器容量来存储输入信号。
输出电路114输出产生于调试支持电路110中的调试信息DBI。输出电路114可响应于调试信息请求DIR而输出存储在调试支持电路110中的所有调试信息DBI。或者，如图4中所示出，输出电路114可从多种调试信息DBI当中输出对应于调试模式“MODE”的调试信息DBI。输出电路114可包含多路复用器。
举例来说，在接收第一调试模式MODE[1]到第六调试模式MODE[6]的情况下，输出电路114可输出分别对应于第一调试模式MODE[1]到第六调试模式MODE[6]的第一调试信息DBI[1]到第六调试信息DBI[6]。
图5示出图4的调试支持电路提供的调试信息的视图。详细地说，调试支持电路110可提供第一调试信息DBI[1]到第六调试信息DBI[6]。参考图4和图5，调试支持电路110可提供累积数据信号DQ作为第一调试信息DBI[1]。
在实施例中，信号存储电路111可检测控制信号CTRL的变化，且可基于所检测到的结果来存储数据信号DQ。调试信息寄存器113可累积和存储在信号存储电路111中存储的数据信号DQ。累积数据信号可包含命令CMD、地址ADDR以及数据“DATA”。调试信息寄存器113可输出累积数据信号作为第一调试信息DBI[1]。主机(未示出)可根据累积数据信号检查输入到非易失性存储器装置100的数据信号DQ。举例来说，主机可将输入到非易失性存储器装置100的数据信号DQ与累积数据信号进行比较。
调试支持电路110可提供关于数据信号DQ的类型的信息作为第二调试信息DBI[2]。在实施例中，信号存储电路111可确定数据信号DQ的类型，且可通过使用标记来存储数据信号DQ。信号存储电路111可将数据信号DQ的类型确定为命令CMD、地址ADDR或数据“DATA”，且可通过使用不同标记来存储命令CMD、地址ADDR以及数据“DATA”。举例来说，在输入数据信号DQ为命令CMD的情况下，信号存储电路111可存储标记值“1”。在输入数据信号DQ为地址ADDR的情况下，信号存储电路111可存储标记值“0”。在实施例中，可基于在接收到数据信号DQ的时刻的控制信号CTRL的电平来确定数据信号DQ的类型。
调试信息寄存器113可累积和存储在信号存储电路111中存储的数据信号标记。调试信息寄存器113可将累积数据信号标记提供为第二调试信息DBI[2]。主机(未示出)可根据数据信号标记检查输入到非易失性存储器装置100的数据信号DQ的类型。
调试支持电路110可提供关于命令/地址的有效性的信息作为第三调试信息DBI[3]。在实施例中，调试信息产生器112可对数据信号DQ进行解码，以确定由命令CMD指示的值是否有效。又，调试信息产生器112可对数据信号DQ进行解码，以确定由地址ADDR指示的值是否有效。调试信息产生器112可基于与指示一个操作命令的数据信号DQ相关联的命令/地址的有效性而产生标记。
调试信息寄存器113可存储所产生命令/地址有效性标记，且可提供所存储命令/地址有效性标记作为第三调试信息DBI[3]。主机(未示出)可从命令/地址有效性标记确定输入到非易失性存储器装置100的命令CMD和地址ADDR是否有效。
调试支持电路110可提供有效命令和地址的数目作为第四调试信息DBI[4]。在实施例中，调试信息产生器112可确定由命令CMD和地址ADDR中的每一个指示的值是否有效，且可计算多少个命令CMD和地址ADDR有效(即，有效命令的数目和有效地址的数目的总和)。
调试信息寄存器113可存储由此计算的有效命令和地址的数目。调试信息寄存器113可提供由此存储的有效命令和地址的数目作为第四调试信息DBI[4]。主机(未示出)可根据有效命令和地址的数目检查输入到非易失性存储器装置100的有效命令和地址的数目。
调试支持电路110可提供操作的数目(意思是执行多少次操作)作为第五调试信息DBI[5]。操作的数目指示响应于提供给非易失性存储器装置100的输入信号在非易失性存储器装置100中执行的操作的数目。在实施例中，调试信息产生器112可对命令CMD进行解码，以确定一个操作命令，且如果指示一个操作命令的数据信号DQ的所有命令CMD是有效的，那么可计算操作的数目。调试信息产生器112可确定非易失性存储器装置100中执行的操作(例如，页面编程操作、数据读取操作以及其类似者)的类型，以计算操作的数目。
调试信息寄存器113可存储由此计算的操作的数目，且可提供由此存储的操作的数目作为第五调试信息DBI[5]。主机(未示出)可根据提供为第五调试信息DBI[5]的操作的数目检查非易失性存储器装置100中执行的操作的数目。
调试支持电路110可提供输入信号的组合的有效性作为第六调试信息DBI[6]。在实施例中，调试信息产生器112可确定由在特定时间通过不同插脚提供的输入信号指示的值的组合是否有效。举例来说，调试信息产生器112可确定时钟激活时间(例如，写入使能信号WE/的上升边缘)输入的输入信号的组合是否有效。调试信息产生器112可基于有效性来产生标记。
调试信息寄存器113可存储由此产生的输入信号的组合的有效性，且可提供输入信号组合标记作为第六调试信息DBI[6]。主机(未示出)可根据输入信号组合标记检查在特定时间输入到非易失性存储器装置100的输入信号的状态。举例来说，主机可基于输入信号组合标记当中的对应输入信号组合标记检查在多个特定时间当中的特定时间输入到非易失性存储器装置100的输入信号的状态是否有效。
如上文所描述，主机(未示出)可基于从非易失性存储器装置100提供的各种调试信息DBI来确定问题是否来源于非易失性存储器装置100与存储器控制器200之间的接口。
如上文所描述，根据本发明概念的实施例的调试支持电路110可产生并存储各种调试信息DBI。调试支持电路110可视调试信息请求DIR而定，输出调试信息DBI。从调试支持电路110输出的调试信息DBI不限于图5中示出的调试信息DBI，且可包含能够从输入信号产生的所有调试信息DBI。
图6示出图4的调试支持电路提供第一调试信息的操作方法的流程图。参考图4和图6，在操作S121中，调试支持电路110接收输入信号。举例来说，输入信号可为控制信号CTRL和/或数据信号DQ。在操作S122中，调试支持电路110检测输入信号。在实施例中，调试支持电路110可检测写入使能信号WE/的上升边缘或数据选通信号DQS的上升边缘或下降边缘。
在操作S123中，调试支持电路110基于检测结果来存储数据信号DQ。在操作S124中，调试支持电路110接收调试信息请求DIR。在操作S125中，调试支持电路110响应于调试信息请求DIR将累积数据信号输出为第一调试信息DBI[1]。
图7示出提供第一调试信息的操作的时序图。参考图4和图7，在信号存储电路111检测写入使能信号WE/的上升边缘和数据选通信号DQS的上升边缘或下降边缘(例如，在第一时间t1到第十一时间t11处)的情况下，信号存储电路111可存储通过数据信号DQ提供的信号。信号存储电路111可存储对应于第一时间t1到第十一时间t11的数据信号DQ。举例来说，在第一时间t1到第十一时间t11处提供的数据信号DQ可为“C1”、“A1”、“A2”、“A3”、“A4”、“A5”、“D1”、“D2”、“D3”、“D4”以及“C2”。
调试信息寄存器113可累积并存储在信号存储电路111中存储的数据信号DQ。在调试支持电路110接收调试信息请求DIR的情况下，调试信息寄存器113可将所存储数据信号DQ输出为调试信息DBI。调试信息寄存器113可将下表1的值输出为第一调试信息DBI[1]。
[表1]
MODE 调试信息(Debugging Information；DBI)输出
MODE[1] [C1]、[A1]、[A2]、[A3]、[A4]、[A5]、[D1]、[D2]、[D3]、[D4]、[C2]
图8示出图4的调试支持电路提供第二调试信息的操作方法的流程图。参考图4和图8，在操作S131中，调试支持电路110接收输入信号。在操作S132中，调试支持电路110检测输入信号。在实施例中，调试支持电路110可检测写入使能信号WE/的上升边缘、命令锁存使能信号CLE的高电平、地址锁存使能信号ALE的高电平以及数据选通信号DQS的上升边缘或下降边缘。
在操作S133中，调试支持电路110基于检测结果来存储数据信号DQ的标记。在操作S134中，调试支持电路110接收调试信息请求DIR。在操作S135中，调试支持电路110响应于调试信息请求DIR输出累积数据信号标记作为第二调试信息DBI[2]。
图9示出提供第二调试信息的操作的时序图。参考图4和图9，在信号存储电路111检测命令锁存使能信号CLE的高电平和写入使能信号WE/的上升边缘(例如，在第一时间t1及第十一时间t11处)的情况下，信号存储电路111可确定并存储通过数据信号DQ提供的信号作为命令CMD。举例来说，信号存储电路111可存储通过使用数据信号标记指示命令CMD的值(例如，“1”)。
在信号存储电路111检测地址锁存使能信号ALE的高电平和写入使能信号WE/的上升边缘(例如，第二时间t2到第六时间t6处)的情况下，信号存储电路111可确定并存储通过数据信号DQ提供的信号作为地址ADDR。举例来说，信号存储电路111可存储通过使用数据信号标记指示地址ADDR的值(例如，“0”)。
在信号存储电路111检测数据选通信号DQS的上升边缘或下降边缘(例如，在第七时间t7到第十时间t10处)的情况下，信号存储电路111可确定并存储通过数据信号DQ提供的信号作为数据“DATA”。举例来说，信号存储电路111可存储通过使用数据信号标记指示数据“DATA”的值(例如，“2”)。
调试信息寄存器113可累积并存储在信号存储电路111中存储的数据信号标记。在调试支持电路110接收调试信息请求DIR的情况下，调试信息寄存器113可输出所存储数据信号标记作为调试信息DBI。调试信息寄存器113可输出下表2的值作为第二调试信息DBI[2]。
[表2]
MODE 调试信息(DBI)输出
MODE[2] [1]、[0]、[0]、[0]、[0]、[0]、[2]、[2]、[2]、[2]、[1]
图10示出图4的调试支持电路提供第三调试信息的操作方法的流程图。参考图4和图10，在操作S141中，调试支持电路110接收输入信号。在操作S142中，调试支持电路110存储命令CMD和地址ADDR。在操作S143中，调试支持电路110对命令CMD和地址ADDR进行解码，以确定有效性。调试支持电路110可基于命令CMD的预设值来确定命令CMD的有效性。又，调试支持电路110可基于地址ADDR的预设范围来确定地址ADDR的有效性。
在操作S144中，调试支持电路110基于判定结果来存储命令/地址有效性标记。在实施例中，调试支持电路110可确定每一操作单元的所有数据信号DQ是否有效，且可存储命令/地址有效性标记作为确定结果。
在操作S145中，调试支持电路110接收调试信息请求DIR。在操作S146中，调试支持电路110响应于调试信息请求DIR输出累积命令/地址有效性标记作为第三调试信息DBI[3]。
图11示出提供第三调试信息的操作的时序图。参考图4和图11，在第一页面设置阶段(操作单元)和第二页面设置阶段(另一操作单元)期间，调试支持电路110可接收控制信号CTRL和数据信号DQ。为方便描述起见，图11中省略通过数据信号DQ提供的数据“DATA”。
在第一页面设置阶段和第二页面设置阶段期间，信号存储电路111可检测写入使能信号WE/的上升边缘、命令锁存使能信号CLE的高电平以及地址锁存使能信号ALE的高电平。信号存储电路111可基于检测结果来存储在第一页面设置阶段和第二页面设置阶段期间输入的数据信号DQ。
调试信息产生器112可对在第一页面设置阶段存储的数据信号DQ进行解码。调试信息产生器112可将所存储第一命令C1和第二命令C2(例如，“80h”和“10h”)与预设值进行比较。在实施例中，调试信息产生器112可将第一命令C1确定为数据输入命令且将第二命令C2确定为确认命令，且可将第一命令C1和第二命令C2的值与预设值进行比较。举例来说，调试信息产生器112可确定对应于页面设置的预设数据输入命令值(例如，“80h”)与第一命令C1指示的值匹配，且可确定确认命令值(例如，“10h”)与第二命令C2指示的值匹配。因而，调试信息产生器112可确定在第一页面设置阶段期间输入的数据信号DQ的命令C1和命令C2有效。
调试信息产生器112可将在第一页面设置阶段期间存储的第一地址A1到第五地址A5(例如，“01”到“05”)与预设范围进行比较。调试信息产生器112可从将存储预设数据的存储器区域的地址范围(例如，“01”到“99”)确定第一地址“01”到第五地址“05”在预设范围内。因而，调试信息产生器112可确定在第一页面设置阶段期间输入的数据信号DQ的地址ADDR有效。
因为在第一页面设置阶段(操作单元)期间输入的数据信号DQ的命令CMD和地址ADDR皆有效，所以调试信息产生器112可在第一时间t1处存储命令/地址有效性标记“1”。
调试信息产生器112可对在第二页面设置阶段存储的数据信号DQ进行解码。调试信息产生器112可确定所存储第三命令C3(例如，“80h”)与对应于页面设置的预设数据输入命令值(例如，“80h”)匹配。调试信息产生器112可确定所存储第四命令C4(例如，“11h”)与对应于页面设置的预设确认命令值(例如，“10h”)不匹配。因而，调试信息产生器112可确定在第二页面设置阶段期间输入的数据信号DQ的命令CMD无效。
调试信息产生器112可确定在第二设置阶段期间存储的第六地址A6到第十地址A10有效。即使在第二设置阶段期间存储的第六地址A6到第十地址A10有效，由于第三命令C3和第四命令C4中的第四命令C4无效，因此调试信息产生器112可在第二时间t2处存储命令/地址有效性标记“0”。
调试信息寄存器113可累积并存储命令/地址有效性标记。在调试支持电路110接收调试信息请求DIR的情况下，调试信息寄存器113可将所累积命令/地址有效性标记输出为调试信息DBI。调试信息寄存器113可将下表3的值输出为第三调试信息DBI[3]。
[表3]
MODE 调试信息(DBI)输出
MODE[3] [1]、[0]
图12示出图4的调试支持电路提供第四调试信息的操作方法的流程图。参考图4和图12，在操作S151中，调试支持电路110接收输入信号。在操作S152中，调试支持电路110存储命令CMD和地址ADDR。在操作S153中，调试支持电路110对命令CMD和地址ADDR进行解码，以确定有效性。调试支持电路110可基于命令CMD的预设值和地址ADDR的预设范围来确定命令CMD和地址ADDR的有效性。
在操作S154中，调试支持电路110基于确定结果来计算或计数有效命令和地址的数目。在实施例中，调试支持电路110可确定包含在一个操作单元(即，页面设置阶段)的数据信号DQ中的每一信号(例如，命令信号或地址信号)的有效性，且可基于确定结果来计算有效命令和地址的数目(即，有效命令的数目和有效地址的数目的总和)。调试信息寄存器113可累积并存储由此计算的有效命令和地址的数目。
在操作S155中，调试支持电路110接收调试信息请求DIR。在操作S156中，调试支持电路110响应于调试信息请求DIR输出有效命令和地址的数目作为第四调试信息DBI[4]。
图13示出提供第四调试信息的操作的时序图。参考图4、图11以及图13，可通过参看图11所描述的方法，确定在第一页面设置阶段和第二页面设置阶段存储的数据信号DQ的有效性。
在第一页面设置阶段期间，调试信息产生器112可对所存储第一命令C1和第二命令C2(例如，“80h”和“10h”)以及所存储第一地址A1到第五地址A5(例如，“01”、“101”、“03”、“105”以及“05”)进行解码，且可将所解码结果中的每一个与预设值或预设范围进行比较。调试信息产生器112可确定第一命令C1和第二命令C2中的每一个与对应于页面设置操作的预设命令值(例如，“80h”和“10h”)中的对应一个匹配。调试信息产生器112可确定第一地址A1到第五地址A5中的一些地址A2和地址A4超出预设范围(例如，“01”到“99”)。因而，调试信息产生器112可在第一时间t1处将第一页面设置阶段期间的有效命令和地址的数目确定为“5”。
在第二页面设置阶段期间，调试信息产生器112可对所存储第三命令C3和第四命令C4(例如，“80h”和“10h”)以及所存储第六地址A6到第十地址A10(例如，“06”、“07”、“08”、“09”以及“10”)进行解码，且可将所解码结果中的每一个与对应预设值或对应预设范围进行比较。调试信息产生器112可确定第三命令C3和第四命令C4以及第六地址A6到第十地址A10中的每一个与预设值或预设范围中的对应一个匹配。因而，调试信息产生器112可在第二时间t2处将第二页面设置阶段期间的有效命令和地址的数目确定为“7”。调试信息寄存器113可将“12”存储为所累积的有效命令和地址的数目。
在调试支持电路110接收调试信息请求DIR的情况下，调试信息寄存器113可将由此存储的有效命令/地址的数目输出为调试信息DBI。调试信息寄存器113可将下表4的值输出为第四调试信息DBI[4]。
[表4]
MODE 调试信息(DBI)输出
MODE[4] [12]
图14示出图4的调试支持电路提供第五调试信息的操作方法的流程图。参考图4和图14，在操作S161中，调试支持电路110接收输入信号。在操作S162中，调试支持电路110存储命令CMD。在操作S163中，调试支持电路110对命令CMD进行解码，以确定有效性。调试支持电路110可将由命令CMD指示的值与预设值进行比较，以确定有效性。在操作S164中，调试支持电路110基于确定结果来计算操作的数目。在实施例中，调试支持电路110可基于包含在指示一个操作单元的数据信号DQ中的命令CMD的有效性来计算操作的数目。调试支持电路110可针对命令CMD指示的每种类型的操作计算操作的数目。
在操作S165中，调试支持电路110接收调试信息请求DIR。在操作S166中，调试支持电路110响应于调试信息请求DIR输出操作的数目作为第五调试信息DBI[5]。
图15示出提供第五调试信息的操作的时序图。参考图4、图11以及图15，可通过参看图11所描述的方法，确定在第一页面设置阶段(即，一个操作单元)和第二页面设置阶段(即，另一操作单元)存储的数据信号DQ的有效性。
在第一页面设置阶段期间，调试信息产生器112可对存储的第一命令C1和第二命令C2(例如，“80h”和“10h”)进行解码。调试信息产生器112可确定第一命令C1和第二命令C2分别与对应于页面设置操作的预设命令值(例如，“80h”和“10h”)匹配。因而，调试信息产生器112可在第一时间t1处将操作的数目确定为“1”。
在第二页面设置阶段期间，调试信息产生器112可对存储的第三命令C3和第四命令C4(例如，“80h”和“10h”)进行解码。调试信息产生器112可确定第三命令C3和第四命令C4分别与对应于页面设置操作的预设命令值(例如，“80h”和“10h”)匹配。因而，调试信息产生器112可在第二时间t2处将操作的数目确定为“2”。
调试信息产生器112可计算或计数与页面设置操作相关联的操作的数目，以便区别于其它操作的数目。
调试信息寄存器113可存储由此计算的操作的数目。在实施例中，调试信息寄存器113可针对每种类型的操作存储操作的数目。在调试支持电路110接收调试信息请求DIR的情况下，调试信息寄存器113可输出由此存储的操作的数目作为调试信息DBI。调试信息寄存器113可输出下表5的值作为第五调试信息DBI[5]。
[表5]
MODE 调试信息(DBI)输出
MODE[5] [2]
图16示出图4的调试支持电路提供第六调试信息的操作方法的流程图。参考图4和图16，在操作S171中，调试支持电路110接收输入信号。在操作S172中，调试支持电路110检测时钟激活时间。举例来说，调试支持电路110可检测写入使能信号WE/的上升边缘作为时钟激活时间。在操作S173中，调试支持电路110在时钟激活时间处存储通过不同插脚输入的输入信号。在操作S174中，调试支持电路110对输入信号进行解码，以确定在对应的时钟激活时间处输入信号的组合的有效性。调试支持电路110可将在时钟激活时间处由输入信号指示的值的组合与预设信号值的组合进行比较，且可基于比较结果来确定组合的有效性。在操作S175中，基于判定结果来计算或确定输入信号组合标记。调试支持电路110可累积并存储由此计算的输入信号组合标记。
在操作S176中，调试支持电路110接收调试信息请求DIR。在操作S177中，调试支持电路110响应于调试信息请求DIR输出累积输入信号组合标记作为第六调试信息DBI[6]。
图17示出提供第六调试信息的操作的时序图。参考图4和图17，信号存储电路111可从输入信号检测时钟激活时间。举例来说，存储电路111可在第一时间t1到第七时间t7处检测写入使能信号WE/的上升边缘作为时钟激活时间。信号存储电路111可存储在对应的检测时钟激活时间处分别通过不同插脚输入的输入信号。信号存储电路111可在检测到写入使能信号WE/的上升边缘的第一时间t1到第七时间t7处分别存储输入信号。举例来说，信号存储电路111可在第一时间t1处将输入信号存储为输入信号的第一组合，所述输入信号对应于命令锁存使能信号CLE、地址锁存使能信号ALE以及控制信号CTRL和数据信号DQ中的其它信号。举例来说，信号存储电路111可在第二时间t2处将输入信号存储为输入信号的第二组合，所述输入信号对应于命令锁存使能信号CLE、地址锁存使能信号ALE以及控制信号CTRL和数据信号DQ中的其它信号。信号存储电路111可在第三时间t3到第七时间t7中的每一时间处类似地存储输入信号的对应组合。
调试信息产生器112可确定在第一时间t1到第七时间t7中的每一时间处存储的输入信号的组合的有效性。调试信息产生器112可将在第一时间t1到第七时间t7中的每一时间处存储的输入信号的组合与预设输入信号的组合进行比较，且可基于比较结果来确定输入信号的组合的有效性。调试信息产生器112可将在第一时间t1处存储的输入信号的组合、在第二时间t2处存储的输入信号的组合、在第五时间t5处存储的输入信号的组合、在第六时间t6处存储的输入信号的组合以及在第七时间t7处存储的输入信号的组合与预设输入信号的组合进行比较，且可基于比较结果来确定在这些时间处输入信号的组合的有效性。调试信息寄存器113可在第一时间t1、第二时间t2、第五时间t5、第六时间t6以及第七时间t7处分别产生输入信号组合标记“1”。
举例来说，在命令锁存使能信号CLE和地址锁存使能信号ALE在第三时间t3和第四时间t4处皆处于高电平的情况下，调试信息产生器112可确定在第三时间t3处存储的输入信号的组合和在第四时间t4处存储的输入信号的组合无效，以作为将输入信号的组合与预设输入信号的组合进行比较的结果。调试信息寄存器113可在第三时间t3和第四时间t4处分别产生输入信号组合标记“0”。
在调试支持电路110接收调试信息请求DIR的情况下，调试信息寄存器113可将所存储输入信号组合标记输出为调试信息DBI。调试信息寄存器113可将下表6的值输出为第六调试信息DBI[6]。
[表6]
MODE 调试信息(DBI)输出
MODE[6] [1]、[1]、[0]、[0]、[1]、[1]、[1]
图18示出根据本发明概念的另一实施例的存储装置的视图。参考图18，存储装置20包含非易失性存储器封装100a和存储器控制器200a。非易失性存储器封装100a包含第一非易失性存储器装置NVM1和第二非易失性存储器装置NVM2。第一非易失性存储器装置NVM1和第二非易失性存储器装置NVM2可通过不同信道CH1和信道CH2与存储器控制器200a连接。
第一非易失性存储器装置NVM1包含第一调试支持电路110a-1，且第二非易失性存储器装置NVM2包含第二调试支持电路110a-2。如参考图1到图17描述，第一调试支持电路110a-1和第二调试支持电路110a-2中的每一个可从输入信号产生调试信息DBI，且可响应于调试信息请求DIR输出所产生调试信息DBI。因此，省略与第一调试支持电路110a-1和第二调试支持电路110a-2相关联的详细描述。
在通过第一信道CH1从存储器控制器200a提供第一调试信息请求DIR1的情况下，第一调试支持电路110a-1可响应于第一调试信息请求DIR1输出第一调试信息DBI1。在通过第二信道CH2从存储器控制器200a提供第二调试信息请求DIR2的情况下，第二调试支持电路110a-2可响应于第二调试信息请求DIR2输出第二调试信息DBI2。
也就是说，根据本发明概念的实施例的存储装置20可包含多个非易失性存储器装置NVM1和非易失性存储器装置NVM2，且非易失性存储器装置NVM1和非易失性存储器装置NVM2可分别包含调试支持电路110a-1和调试支持电路110a-2。调试支持电路110a-1和调试支持电路110a-2可产生分别与非易失性存储器装置NVM1和非易失性存储器装置NVM2相关联的调试信息DBI片段，且调试信息DBI片段可通过存储器控制器200a提供给主机(未示出)。
图19示出根据本发明概念的又另一实施例的存储装置的视图。参考图19，存储装置30包含非易失性存储器封装100b和存储器控制器200b。非易失性存储器封装100b包含第一非易失性存储器装置NVM1、第二非易失性存储器装置NVM2以及接口芯片(FBI)120b。
接口芯片120b可通过信道CH1与存储器控制器200b连接，且可通过多个内部信道ICH1和内部信道ICH2与非易失性存储器装置NVM1和非易失性存储器装置NVM2连接。接口芯片120b可通过内部信道ICH1和内部信道ICH2中的一个将通过信道CH1输入的信号发射到非易失性存储器装置NVM1和非易失性存储器装置NVM2中的一个。接口芯片120b可通过内部信道ICH1和内部信道ICH2接收从非易失性存储器装置NVM1和非易失性存储器装置NVM2提供的信号，且可通过信道CH1将所接收信号发射到存储器控制器200b。
接口芯片120b可包含调试支持电路121b。如参考图1到图17所描述，调试支持电路121b可从输入信号产生调试信息DBI，且可响应于调试信息请求DIR输出所产生调试信息DBI。因此，省略与调试支持电路121b相关联的详细描述。
调试支持电路121b可从通过信道CH1提供给第一非易失性存储器装置NVM1的信号产生与第一非易失性存储器装置NVM1相关联的调试信息DBI。在接收对于第一非易失性存储器装置NVM1的调试信息请求DIR时，调试支持电路121b可输出与第一非易失性存储器装置NVM1相关联的调试信息DBI。
调试支持电路121b可从通过信道CH1提供给第二非易失性存储器装置NVM2的信号产生与第二非易失性存储器装置NVM2相关联的调试信息DBI。在接收对于第二非易失性存储器装置NVM2的调试信息请求DIR时，调试支持电路121b可输出与第二非易失性存储器装置NVM2相关联的调试信息DBI。
因此，根据本发明概念的实施例的存储装置30可使用一个调试支持电路121b输出与非易失性存储器装置NVM1和非易失性存储器装置NVM2相关联的调试信息DBI。
根据本发明概念的实施例，包含在接口芯片120b中的调试支持电路121b可从通过信道CH1、第一内部信道ICH1或第二内部信道ICH2提供的信号产生调试信息，且可输出所产生调试信息。
图20示出应用根据本发明概念的非易失性存储器装置的固态驱动器(solidstate drive；SSD)***的框图。参考图20，SSD***1000包含主机1100和SSD 1200。
SSD 1200通过信号连接器1201与主机1100交换信号SIG，且通过电源连接器1202供应电力PWR。SSD 1200包含SSD控制器1210、多个闪存存储单元1221到闪存存储单元122n、辅助电源1230以及缓冲存储器1240。
SSD控制器1210可响应于来自主机1100的信号SIG来控制闪存存储单元1221到闪存存储单元122n。闪存存储单元1221到闪存存储单元122n可在SSD控制器1210的控制下操作。辅助电源1230通过电源连接器1202与主机1100连接。辅助电源1230可通过来自主机1100的电力PWR充电。当未顺利地从主机1100供应电力PWR时，辅助电源1230可对SSD***1200供电。缓冲存储器1240充当SSD 1200的缓冲存储器。
在实施例中，闪存存储单元1221到闪存存储单元122n中的每一个可包含参看图1到图20所描述的调试支持电路。调试支持电路可包含在非易失性存储器装置中，所述非易失性存储器装置包含在闪存存储器1221到闪存存储器122n中的每一个中。或者，调试支持电路可包含在接口芯片中，所述接口芯片包含在闪存存储单元1221到闪存存储单元122n中。SSD控制器1210可从主机1100接收调试信息请求，且可将调试信息请求发射到闪存存储单元1221到闪存存储单元122n中的每一个。一个或多个调试支持电路可产生与非易失性存储器装置相关联的调试信息，且可将所产生调试信息输出到SSD控制器1210。主机1100可基于从SSD控制器1210接收的调试信息确定问题是否来源于SSD控制器1210与闪存存储单元1221和闪存存储单元122n之间的接口。
根据本发明概念的上文所描述的实施例，非易失性存储器装置可从输入信号产生调试信息，且可将所产生调试信息提供到主机。因此，即使组合存储器控制器和非易失性存储器装置以形成一组或装置，主机也可易于确定问题是否来源于存储器控制器与非易失性存储器装置之间的接口。
根据本发明概念，非易失性存储器装置可基于从存储器控制器提供的输入信号产生调试信息，且可输出所产生调试信息。因此，提供能够检测与非易失性存储器装置相关联的存储装置的故障原因的非易失性存储器装置及其操作方法。
虽然已参看本发明的示范性实施例描述本发明，但是对于本领域的普通技术人员显而易见的是，在不脱离阐述于所附权利要求书中的本发明概念的精神和范围的情况下，可对其作出各种改变和修改。

Claims (20)

1.一种非易失性存储器装置的操作方法，所述非易失性存储器装置包括信号存储电路、调试信息产生器以及调试信息寄存器，所述操作方法包括：
通过所述信号存储电路从所述非易失性存储器装置的外部接收控制信号及数据信号；
通过所述调试信息产生器基于所述控制信号及所述数据信号产生调试信息；
从所述非易失性存储器装置的外部接收调试信息请求；以及
通过所述调试信息寄存器响应于所述调试信息请求输出所述调试信息。
2.根据权利要求1所述的操作方法，其中所述调试信息请求包括调试模式，以及其中输出所述调试信息包括输出对应于所述调试模式的信息。
3.根据权利要求1所述的操作方法，还包括：当检测到包括在所述控制信号中的写入使能信号的上升边缘时，通过所述信号存储电路将所述数据信号存储为所述调试信息。
4.根据权利要求1所述的操作方法，还包括：
当包括在所述控制信号中的命令锁存使能信号处于高电平以及检测到包括在所述控制信号中的写入使能信号的上升边缘时，通过所述信号存储电路将第一值存储为所述调试信息；以及
当包括在所述控制信号中的地址锁存使能信号处于高电平以及检测到包括在所述控制信号中的所述写入使能信号的另一上升边缘时，通过所述信号存储电路将第二值存储为所述调试信息。
5.根据权利要求4所述的操作方法，还包括当检测到包括在所述控制信号中的数据选通信号的上升边缘或下降边缘时，通过所述信号存储电路将第三值存储为所述调试信息。
6.根据权利要求1所述的操作方法，其中通过所述调试信息产生器产生所述调试信息包括：
基于预设值确定包括在所述数据信号中的命令及地址的有效性；以及
产生对应于所确定的所述有效性的值作为所述调试信息。
7.根据权利要求1所述的操作方法，其中通过所述调试信息产生器产生所述调试信息包括：
基于预设值确定包括在所述数据信号中的命令的有效性以及包括在所述数据信号中的地址的有效性；以及
基于所确定的所述有效性，产生有效命令的数目以及有效地址的数目作为所述调试信息。
8.根据权利要求1所述的操作方法，其中通过所述调试信息产生器产生所述调试信息包括：
基于预设值确定包括在所述数据信号中的命令的有效性；以及
基于所确定的所述有效性计算对应于所述命令的有效操作的数目作为所述调试信息。
9.根据权利要求8所述的操作方法，其中针对所述命令指示的每一种操作类型计算所述有效操作的数目。
10.根据权利要求1所述的操作方法，还包括：当检测到所述控制信号中的一个的上升边缘或下降边缘时，通过所述信号存储电路存储通过所述非易失性存储器装置的不同插脚所接收的输入信号，以及
其中通过所述调试信息产生器产生所述调试信息包括：
基于预设信号的组合来确定所述输入信号的组合的有效性；以及
产生对应于所确定的所述有效性的值作为所述调试信息。
11.一种非易失性存储器装置，包括：
信号存储电路，被配置成存储从所述非易失性存储器装置的外部接收的控制信号及数据信号；
调试信息产生器，被配置成基于所存储的所述控制信号以及所存储的所述数据信号来产生调试信息；以及
调试信息寄存器，被配置成响应于来自所述非易失性存储器装置的外部的调试信息请求而输出所述调试信息。
12.根据权利要求11所述的非易失性存储器装置，其中所述调试信息请求包括调试模式，以及
其中所述调试信息寄存器被配置成输出对应于所述调试模式的信息作为所述调试信息。
13.根据权利要求11所述的非易失性存储器装置，其中所述信号存储电路被配置成当检测到包括在所述控制信号中的写入使能信号的上升边缘时，将所述数据信号存储为所述调试信息。
14.根据权利要求11所述的非易失性存储器装置，其中所述信号存储电路被配置成当包括在所述控制信号中的命令锁存使能信号处于高电平以及检测到包括在所述控制信号中的写入使能信号的上升边缘时，将第一值存储为所述调试信息，以及
其中所述信号存储电路被配置成当包括在所述控制信号中的地址锁存使能信号处于高电平以及检测到包括在所述控制信号中的所述写入使能信号的另一上升边缘时，将第二值存储为所述调试信息。
15.根据权利要求11所述的非易失性存储器装置，其中所述调试信息产生器被配置成基于预设值来确定包括在所述数据信号中的命令及地址的有效性，以及产生对应于所确定的所述有效性的值作为所述调试信息。
16.根据权利要求11所述的非易失性存储器装置，其中所述调试信息产生器被配置成基于预设值来确定包括在所述数据信号中的命令的有效性以及包括在所述数据信号中的地址的有效性，以及基于所确定的所述有效性计算有效命令的数目以及有效地址的数目作为所述调试信息。
17.根据权利要求11所述的非易失性存储器装置，其中所述调试信息产生器被配置成基于预设值来确定包括在所述数据信号中的命令的有效性，以及基于所确定的所述有效性来计算对应于所述命令的有效操作的数目作为所述调试信息。
18.根据权利要求11所述的非易失性存储器装置，其中所述信号存储电路被配置成当检测到所述控制信号中的一个的上升边缘或下降边缘时，存储通过不同插脚所接收的输入信号，以及
其中所述调试信息产生器被配置成基于预设信号的组合来确定所述输入信号的组合的有效性，以及产生对应于所确定的所述有效性的值作为所述调试信息。
19.一种非易失性存储器封装，包括：
接口芯片，被配置成通过与存储器控制器连接的外部信道接收控制信号及数据信号；
第一非易失性存储器装置，被配置成通过与所述接口芯片连接的第一内部信道接收第一控制信号及第一数据信号；以及
第二非易失性存储器装置，被配置成通过与所述接口芯片连接的第二内部信道接收第二控制信号以及第二数据信号，
其中所述接口芯片包括调试支持电路，被配置成响应于来自所述存储器控制器的调试信息请求，输出第一调试信息以及第二调试信息，以及
其中所述调试支持电路被配置成从所述第一控制信号以及所述第一数据信号产生与所述第一非易失性存储器装置相关联的所述第一调试信息，以及从所述第二控制信号以及所述第二数据信号产生与所述第二非易失性存储器装置相关联的所述第二调试信息。
20.根据权利要求19所述的非易失性存储器封装，其中所述调试支持电路被配置成当所述调试支持电路从所述存储器控制器接收所述调试信息请求是包括对于所述第一非易失性存储器装置的第一请求时，将所述第一调试信息通过所述外部信道输出，以及
其中所述调试支持电路被配置成当所述调试支持电路从所述存储器控制器接收所述调试信息请求是包括对于所述第二非易失性存储器装置的第二请求时，将所述第二调试信息通过所述外部信道输出。
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