KR102137075B1 - 반도체 메모리 장치 및 그 프로그램 방법 - Google Patents

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Abstract

본 발명은 반도체 메모리 장치 및 그것의 동작 방법에 관한 것으로, 본 발명의 실시예에 따른 반도체 메모리 장치의 프로그램 방법은, 제n 프로그램 루프에서, 제1 메모리 셀 그룹에 제1 프로그램 펄스를 인가하는 단계, 제2 메모리 셀 그룹에 제2 프로그램 펄스를 인가하는 단계 및 상기 제1 메모리 셀 그룹 중 제1 패스트 셀(fast cell)들과 제1 슬로우 셀(slow cell)들을 판별하는 단계를 포함하고, 제n+1 프로그램 루프에서, 상기 제1 메모리 셀 그룹 중 상기 제1 패스트 셀들에 상기 제1 프로그램 펄스보다 스텝 전압만큼 증가한 제3 프로그램 펄스를 인가하는 단계 및 상기 제1 메모리 셀 그룹 중 상기 제1 슬로우 셀들과 상기 제2 메모리 셀 그룹에 상기 제2 프로그램 펄스보다 스텝 전압만큼 증가한 제4 프로그램 펄스를 인가하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 따르면, 좁은 문턱 전압 분포를 가지면서도 프로그램 시간을 단축시킬 수 있다.

Description

반도체 메모리 장치 및 그 프로그램 방법{SEMICONDUCTOR MEMORY DEVICE AND PROGRAMMING METHOD THEREOF}
본 발명은 반도체 메모리 장치 및 그것의 동작 방법에 관한 것이다.
반도체 메모리(semiconductor memory)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리는 크게 휘발성 메모리(Volatile memory)와 불휘발성 메모리(Nonvolatile memory)로 구분된다.
휘발성 메모리는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리는 크게 노어 타입과 낸드 타입으로 구분된다.
반도체 메모리 장치의 집적도가 증가함에 따라, 인접한 메모리 셀들 간의 커플링, 프로그램 디스터브 등에 의해 문턱 전압 분포가 넓어지거나, 문턱 전압 분포의 폭을 감소시키기 위하여 프로그램 시간이 증가하는 문제가 있다.
본 발명의 실시예는 좁은 문턱 전압 분포를 가지면서도 프로그램 시간을 단축시킬 수 있는 반도체 메모리 장치를 제공한다.
본 발명의 실시예에 따른 반도체 메모리 장치의 프로그램 방법은, 제n 프로그램 루프에서, 제1 메모리 셀 그룹에 제1 프로그램 펄스를 인가하는 단계, 제2 메모리 셀 그룹에 제2 프로그램 펄스를 인가하는 단계 및 상기 제1 메모리 셀 그룹 중 제1 패스트 셀(fast cell)들과 제1 슬로우 셀(slow cell)들을 판별하는 단계를 포함하고, 제n+1 프로그램 루프에서, 상기 제1 메모리 셀 그룹 중 상기 제1 패스트 셀들에 상기 제1 프로그램 펄스보다 스텝 전압만큼 증가한 제3 프로그램 펄스를 인가하는 단계 및 상기 제1 메모리 셀 그룹 중 상기 제1 슬로우 셀들과 상기 제2 메모리 셀 그룹에 상기 제2 프로그램 펄스보다 스텝 전압만큼 증가한 제4 프로그램 펄스를 인가하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치는, 복수의 워드 라인들에 연결되는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이 및 프로그램 동작 시, 제n 프로그램 루프에서 제1 메모리 셀 그룹에 연결된 제1 워드 라인에 제1 프로그램 펄스를 인가하고, 제2 메모리 셀 그룹과 연결된 제2 워드 라인에 제2 프로그램 펄스를 인가하며, 상기 제1 메모리 셀 그룹 중 제1 패스트 셀(fast cell)들과 제1 슬로우 셀(slow cell)들을 판별하고, 제n+1 프로그램 루프에서 상기 제1 워드 라인 중 제1 패스트 셀들과 연결된 워드 라인에 상기 제1 프로그램 펄스보다 스텝 전압만큼 증가한 제3 프로그램 펄스를 인가하며, 상기 제1 워드 라인 중 제1 슬로우 셀들과 연결된 워드 라인과 상기 제2 워드 라인에 상기 제2 프로그램 펄스보다 스텝 전압만큼 증가한 제4 프로그램 펄스를 인가하도록 구성되는 주변 회로를 포함하는 것을 특징으로 한다.
본 발명의 또다른 실시예에 따른 반도체 메모리 장치의 프로그램 방법은, 제n 프로그램 루프에서, 서로 다른 타겟 레벨을 갖는 메모리 셀들에 제1 프로그램 펄스를 인가하는 단계 및 상기 메모리 셀들 중 패스트 셀들과 슬로우 셀들을 판별하는 단계를 포함하고, 제n+1 프로그램 루프에서, 상기 패스트 셀들과 연결된 비트 라인(bit line)에 검증 전압을 바이어스로 인가하는 단계 및 상기 메모리 셀들에 제1 프로그램 펄스보다 스텝 전압과 상기 검증 전압의 합만큼 증가한 제2 프로그램 펄스를 인가하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 따르면, 좁은 문턱 전압 분포를 가지면서도 프로그램 시간을 단축시킬 수 있다.
도 1 은 본 발명의 실시예에 따른 반도체 메모리 장치를 보여주는 블록도이다.
도 2는 도 1의 복수의 메모리 블록들 중 어느 하나를 보여주는 블록도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 프로그램 방법을 보여주는 순서도이다.
도 4는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 프로그램 방법에 따라 프로그램 된 메모리 셀들의 문턱전압 분포를 설명하기 위한 도면이다.
도 5는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 프로그램 방법을 설명하기 위한 프로그램 전압 및 검증전압 인가 모습을 나타내는 도면이다.
도 6은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 프로그램 방법을 보여주는 순서도이다.
도 7은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 프로그램 방법에 따라 프로그램 된 메모리 셀들의 문턱전압 분포를 설명하기 위한 도면이다.
도 8은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 프로그램 방법을 설명하기 위한 프로그램 전압 및 검증전압 인가 모습을 나타내는 도면이다.
도 9는 본 발명의 또다른 실시예에 따른 반도체 메모리 장치의 프로그램 방법을 보여주는 순서도이다.
도 10은 본 발명의 또다른 실시예에 따른 반도체 메모리 장치의 프로그램 방법에 따라 프로그램 된 메모리 셀들의 문턱전압 분포를 설명하기 위한 도면이다.
도 11은 본 발명의 또다른 실시예에 따른 반도체 메모리 장치의 프로그램 방법을 설명하기 위한 프로그램 전압 및 검증전압 인가 모습을 나타내는 도면이다.
도 12는 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블록도이다.
도 13는 도 12의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 14은 도 13를 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1 은 본 발명의 실시예에 따른 반도체 메모리 장치(100)를 보여주는 블록도이다.
도 1을 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110) 및 메모리 셀 어레이(110)를 구동하기 위한 주변 회로(120)를 포함한다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)들은 행 라인들(RL)을 통해 어드레스 디코더(121)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL)을 통해 읽기 및 쓰기 회로(123)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz)들 각각은 복수의 셀 스트링들을 포함하고, 복수의 셀 스트링들 각각은 복수의 메모리 셀들을 포함한다. 예시적인 실시예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이다. 예시적인 실시예로서, 복수의 메모리 셀들 각각은 싱글 레벨 셀(single level cell) 또는 멀티 레벨 셀(multi level cell)로 정의될 수 있다.
주변 회로(120)는 메모리 셀 어레이(110)를 구동하도록 구성된다. 주변 회로(120)는 어드레스 디코더(121), 전압 발생기(122), 읽기 및 쓰기 회로(123) 및 제어 로직(124)을 포함한다.
어드레스 디코더(121)는 행 라인들(RL)을 통해 메모리 셀 어레이(110)에 연결된다. 행 라인들(RL)은 드레인 선택 라인들, 워드 라인들, 소스 선택 라인 및 공통 소스 라인을 포함할 수 있다. 어드레스 디코더(121)는 제어 로직(124)의 제어에 응답하여 행 라인들(RL)을 구동하도록 구성된다. 어드레스 디코더(121)는 외부 또는 반도체 메모리 장치(100) 내부의 입출력 버퍼(미도시)로부터 어드레스(ADDR)를 수신한다.
어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(121)는 디코딩된 블록 어드레스에 따라 적어도 하나의 메모리 블록을 선택한다.
어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하도록 구성된다. 디코딩된 행 어드레스에 따라, 전압 발생기(122)로부터 제공받은 전압들을 행 라인들(RL)에 인가하도록 구성된다.
어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 열 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(121)는 디코딩된 열 어드레스(Yi)를 읽기 및 쓰기 회로(123)에 전송한다.
반도체 메모리 장치(100)의 프로그램 동작은 페이지 단위로 수행된다. 프로그램 요청 시에, 어드레스(ADDR)는 블록 어드레스, 행 어드레스 및 열 어드레스를 포함할 수 있다. 어드레스 디코더(121)는 어드레스(ADDR)에 따라 하나의 메모리 블록, 하나의 드레인 선택 라인 및 하나의 워드 라인을 선택하고, 디코딩된 열 어드레스(Yi)를 읽기 및 쓰기 회로(123)에 제공할 수 있다.
어드레스 디코더(121)는 블록 디코더, 행 디코더, 열 디코더 및 어드레스 버퍼 등을 포함할 수 있다.
전압 발생기(122)는 반도체 메모리 장치(100)에 공급되는 외부 전압을 이용하여 복수의 전압들을 발생하도록 구성된다. 전압 발생기(122)는 제어 로직(124)의 제어에 응답하여 동작한다. 전압 발생기(122)에서 발생되는 전압들은 어드레스 디코더(121), 읽기 및 쓰기 회로(123), 제어 로직(124)의 구동 전압으로서 사용될 수 있다. 예시적인 실시예로서, 전압 발생기(122)는 외부 전압을 레귤레이팅하여 전원 전압을 생성하는 회로를 포함할 수 있다. 예시적인 실시예로서, 전압 발생기(122)는 복수의 펌핑 커패시터들을 포함하고, 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 발생할 수 있다. 또한, 전압 발생기(122)는 프로그램 펄스 및 복수의 검증 전압을 발생하도록 구성될 수도 있다.
읽기 및 쓰기 회로(123)는 비트 라인들(BL)을 통해 메모리 셀 어레이(110)에 연결된다. 읽기 및 쓰기 회로(123)는 제어 로직(124)의 제어에 응답하여 동작한다.
프로그램 동작 시에, 읽기 및 쓰기 회로(123)는 외부 또는 반도체 메모리 장치(100)의 입출력 버퍼(미도시)와 데이터(DATA)를 교환한다. 프로그램 동작 시에, 읽기 및 쓰기 회로(122)는 프로그램 될 데이터(DATA)를 수신 및 저장하고, 저장된 데이터(DATA)를 비트 라인들(BL) 중 디코딩된 열 어드레스(Yi)가 가리키는 비트 라인(BL)들에 전달한다. 전달된 데이터에 따라, 선택된 워드 라인에 연결된 메모리 셀들(이하, 선택된 메모리 셀들)의 문턱 전압들은 상승하고 선택된 메모리 셀들이 프로그램 된다. 검증 동작 시에, 읽기 및 쓰기 회로(122)는 선택된 메모리 셀들의 문턱 전압들을 비트 라인들(BL) 중 디코딩된 열 어드레스(Yi)가 가리키는 비트 라인들(BL)을 통해 읽고, 선택된 메모리 셀들의 문턱 전압들이 원하는 레벨에 도달하였는지 여부를 판별한다. 판별 결과에 따라, 프로그램 동작이 다시 수행될 수 있다.
예시적인 실시예로서, 읽기 및 쓰기 회로(130)는 페이지 버퍼들(또는 페이지 레지스터들), 열 선택 회로 등을 포함할 수 있다.
제어 로직(124)은 어드레스 디코더(121), 전압 발생기(122) 및 읽기 및 쓰기 회로(123)에 연결된다. 제어 로직(124)은 외부 또는 반도체 메모리 장치(100)의 입출력 버퍼(미도시)로부터 제어 신호(CTRL)를 수신한다. 제어 로직(124)은 제어 신호(CTRL)에 응답하여 반도체 메모리 장치(100)의 제반 동작을 제어하도록 구성된다.
반도체 메모리 장치(100)는 입출력 버퍼(미도시)를 더 포함할 수 있다. 입출력 버퍼는 외부로부터 제어 신호(CTRL) 및 어드레스(ADDR)를 수신하고, 수신된 제어 신호(CTRL) 및 어드레스(ADDR)를 각각 제어 로직(124) 및 어드레스 디코더(121)에 전달할 것이다. 또한, 입출력 버퍼는 외부로부터의 데이터(DATA)를 읽기 및 쓰기 회로(123)에 전달하고, 읽기 및 쓰기 회로(123)로부터의 데이터(DATA)를 외부로 전달하도록 구성될 것이다.
본 발명의 일 실시예에 따른 주변회로는, 프로그램 동작 시, 제n 프로그램 루프에서 제1 메모리 셀 그룹에 연결된 제1 워드 라인에 제1 프로그램 펄스를 인가하고, 제2 메모리 셀 그룹과 연결된 제2 워드 라인에 제2 프로그램 펄스를 인가하며, 제1 메모리 셀 그룹 중 제1 패스트 셀(fast cell)들과 제1 슬로우 셀(slow cell)들을 판별하고, 제n+1 프로그램 루프에서 제1 워드 라인 중 제1 패스트 셀들과 연결된 워드 라인에 제1 프로그램 펄스보다 스텝 전압만큼 증가한 제3 프로그램 펄스를 인가하며, 제1 워드 라인 중 제1 슬로우 셀들과 연결된 워드 라인과 제2 워드 라인에 제2 프로그램 펄스보다 스텝 전압만큼 증가한 제4 프로그램 펄스를 인가하도록 구성될 수 있다.
이때, 제1 메모리 셀 그룹과 제2 메모리 셀 그룹은 서로 다른 타겟 레벨(target level)을 목표로 프로그램 될 수 있고, 제2 메모리 셀 그룹은 제1 메모리 셀 그룹보다 높은 타겟 레벨을 목표로 프로그램 될 수 있으며, 제2 메모리 셀 그룹은 서로 다른 타겟 레벨을 목표로 프로그램 되는 셀들을 포함할 수 있다.
또한, 본 발명의 일 실시예에 따른 주변회로는, 제1 메모리 셀 그룹 중 제1 패스트 셀들과 제1 슬로우 셀들을 판별 시, 제1 워드 라인에 검증 전압을 인가하고, 검증 전압 이하의 문턱 전압을 갖는 셀들을 제1 슬로우 셀로, 검증 전압 이상의 문턱 전압을 갖는 셀들을 제1 패스트 셀로 판별할 수 있다. 검증 전압은 제2 메모리 셀 그룹의 프로그램 시작 전압과 제1 메모리 셀 그룹의 프로그램 시작 전압의 차이 값일 수 있다.
나아가, 본 발명의 일 실시예에 따른 주변회로는, 제1 메모리 셀 그룹 중 제1 패스트 셀들과 제1 슬로우 셀들을 판별 시, 제1 메모리 셀 그룹 중 적어도 하나의 셀이 해당 셀의 타겟 레벨에 도달하였는지 여부를 판단하고, 제1 메모리 셀 그룹 중 적어도 하나의 셀이 해당 셀의 타겟 레벨에 도달한 경우 제1 패스트 셀들과 제1 슬로우 셀들을 할 수 있다.
또한, 본 발명의 일 실시예에 따른 주변회로는, 제n 프로그램 루프에서 제3 메모리 셀 그룹에 연결된 제3 워드 라인에 제 5 프로그램 펄스를 인가하고, 제2 메모리 셀 그룹 중 제2 패스트 셀들과 제2 슬로우 셀들을 판별하며, 제n+1 프로그램 루프에서 제2 워드 라인 중 제2 슬로우 셀과 연결된 워드 라인과 제3 워드 라인에 제5 프로그램 펄스보다 스텝 전압만큼 증가한 제6 프로그램 펄스를 가 인가하고, 제4 프로그램 펄스를 인가 시 제1 워드 라인 중 제1 슬로우 셀들과 연결된 워드 라인과 제2 워드 라인 중 제2 패스트 셀들과 연결된 워드 라인에만 제4 프로그램 펄스를 인가할 수 있다.
이러한 본 발명의 일 실시예에 따른 주변 회로는 프로그램 속도를 증가시키기 위해, 각 스텝(즉, 프로그램 사이클)별로 워드 라인 바이어스 전압을 점차적으로 증가시키면서 선택된 페이지를 여러 번 프로그램 하는 ISPP 방식을 이용할 수 있다.
본 발명의 다른 실시예에 따른 주변회로는, 프로그램 동작 시, 제n 프로그램 루프에서 메모리 셀들에 연결된 복수의 워드 라인에 제1 프로그램 펄스를 인가하고, 메모리 셀들 중 패스트 셀들과 슬로우 셀들을 판별하며, 제n+1 프로그램 루프에서 패스트 셀들과 연결된 비트 라인(bit line)에 검증 전압을 바이어스로 인가하고, 메모리 셀들에 제1 프로그램 펄스보다 스텝 전압과 검증 전압의 합만큼 증가한 제2 프로그램 펄스를 인가하도록 구성될 수 있다. 또한, 메모리 셀들 중 패스트 셀들과 슬로우 셀들을 판별 시, 검증 전압을 인가하고, 검증 전압 이하의 문턱 전압을 갖는 셀들을 슬로우 셀로, 검증 전압 이상의 문턱 전압을 갖는 셀들을 패스트 셀로 판별할 수도 있다. 이때, 검증 전압은, 메모리 셀들 중 일부가 목표로 하는 n 타겟 레벨과 메모리 셀의 나머지 전부 또는 일부가 목표로 하는 n+1 타겟 레벨의 차이 값일 수 있다.
나아가, 본 발명의 다른 실시예에 따른 주변회로는, 메모리 셀들 중 패스트 셀들과 슬로우 셀들을 판별 시, 메모리 셀들 중 적어도 하나의 셀이 해당 셀의 타겟 레벨에 도달하였는지 여부를 판단하고, 메모리 셀들 중 적어도 하나의 셀이 해당 셀의 타겟 레벨에 도달한 경우 패스트 셀과 슬로우 셀을 판별할 수 있다.
이러한 주변회로(120)의 동작은, 주변회로(120)에 포함된 어드레스 디코더(121), 전압 발생기(122), 읽기 및 쓰기 회로(123) 및 제어 로직(124) 등을 이용하여 수행된다.
위에서 설명한 반도체 메모리 장치의 구체적인 동작은 아래에서 설명하도록 한다.
도 2는 도 1의 복수의 메모리 블록들(BLK1~BLKz) 중 어느 하나(BLK1)를 보여주는 블록도이다.
도 2를 참조하면, 메모리 블록(BLK1)은 복수의 셀 스트링들(CS1~CSm)을 포함한다. 복수의 셀 스트링들(CS1~CSm)은 각각 제 1 내지 제 m 비트 라인들(BL1~BLm, 도 1의 BL)에 연결된다.
복수의 셀 스트링들(CS1~CSm) 각각은 소스 선택 트랜지스터(SST), 직렬 연결된 복수의 메모리 셀들(M1~Mn) 및 드레인 선택 트랜지스터(DST)를 포함할 수 있다. 소스 선택 트랜지스터(SST)는 소스 선택 라인(SSL)에 연결된다. 제 1 내지 제 n 메모리 셀들(M1~Mn)은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다. 드레인 선택 트랜지스터(DST)는 드레인 선택 라인에 연결된다. 공통 소스 라인(CSL)은 소스 선택 트랜지스터(SST)의 소스 측에 연결된다. 비트 라인들(BL1~BLm) 각각은 해당 드레인 선택 트랜지스터(DST)의 드레인 측에 연결된다. 소스 선택 라인(SSL), 제 1 내지 제 n 워드 라인들(WL1~WLn) 및 드레인 선택 라인(DSL)은 도 1을 참조하여 설명된 행 라인들(RL)에 포함된다. 소스 선택 라인(SSL), 제 1 내지 제 n 워드 라인들(WL1~WLn) 및 드레인 선택 라인(DSL)은 어드레스 디코더(120)에 의해 구동된다.
도 2에서 도시하는 메모리 블록(BLK1)은 하나의 실시예이고, 메모리 셀 어레이 구조에 따라 당업자에게 자명한 범위 내에서 다양하게 변경 가능하다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 프로그램 방법을 보여주는 순서도이다.
또한, 도 4는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 프로그램 방법에 따라 프로그램 된 메모리 셀들의 문턱전압 분포를 설명하기 위한 도면이고, 도 5는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 프로그램 방법을 설명하기 위한 프로그램 전압 및 검증전압 인가 모습을 나타내는 도면이다.
본 발명의 일 실시예에 따른 반도체 메모리 장치의 프로그램 방법을 설명하면, 먼저, 310 단계에서 주변회로(120)는, 제n 프로그램 루프에서, 제1 메모리 셀 그룹에 제1 프로그램 펄스를 인가하고, 제2 메모리 셀 그룹에 제2 프로그램 펄스를 인가할 수 있다. 이러한 프로그램 펄스는 전압 발생기(122)에서 생성된다. 이때, 제1 메모리 셀 그룹과 제2 메모리 셀 그룹은 서로 다른 타겟 레벨(target level)을 목표로 프로그램 되는 셀 그룹일 수 있다. 그리고, 제2 메모리 셀 그룹은 상기 제1 메모리 셀 그룹보다 높은 타겟 레벨을 목표로 프로그램 될 수 있다. 나아가, 제2 메모리 셀 그룹은 서로 다른 타겟 레벨을 목표로 프로그램 되는 셀들을 포함할 수도 있다.
도 4 및 도 5에서, 메모리 셀 A, B가 하나의 메모리 셀 그룹에 해당하고 메모리 셀 C, D가 또 하나의 메모리 셀 그룹에 해당할 수 있다. 이때, 메모리 셀 A, B는 PV1을 타겟 레벨로 하여 프로그램 되는 셀 그룹이고, 메모리 셀 C, D는 PV2를 타겟 레벨로 하여 프로그램 되는 셀 그룹일 수 있다. 이때, 도 5를 참조하면, 앞의 프로그램 루프에서 메모리 셀 A, B와 메모리 셀 C, D에는 서로 다른 레벨의 프로그램 펄스가 인가된다.
다만, 하나의 메모리 셀 그룹에 해당하는 메모리 셀 C, D는 각각 서로 다른 타겟 레벨을 목표로 프로그램 될 수도 있다. 즉, 도 4를 참조하면, 메모리 셀 C는 PV2를 타겟 레벨로 하여 프로그램 되고, 메모리 셀 D는 PV3(미도시)를 타겟 레벨로 하여 프로그램 될 수도 있다. 이러한 특징은 본 일 실시예에 따른 반도체 메모리 장치의 프로그램 방법이 MLC(Multi Level Cell) 및 TLC(Triple Level Cell) 모두에 적용될 수 있음을 나타낸다. 나아가, 이에 한정하지 않고, 다른 다양한 레벨을 갖는 셀에도 적용될 수 있다. 도 5를 참조하면, 메모리 셀 C, D는 각각 서로 다른 타겟 레벨을 목표로 프로그램 되는 경우 점선으로 표시된 검증 전압 PV3가 인가될 수 있다.
다음으로, 320 단계에서 주변회로(120)는, 제1 메모리 셀 그룹 중 제1 패스트 셀(fast cell)들과 제1 슬로우 셀(slow cell)들을 판별할 수 있다. 이 경우, 제1 메모리 셀 그룹에 검증 전압 Vx 를 인가하고, 제1 메모리 셀 그룹 중에서 검증 전압 이하의 문턱 전압을 갖는 셀들을 제1 슬로우 셀로, 검증 전압 Vx 이상의 문턱 전압을 갖는 셀들을 제1 패스트 셀로 판별할 수 있다.
도 4를 참조하면, 검증 전압 Vx 를 기준으로 슬로우 셀인 메모리 셀 A와 패스트 셀인 B가 구별된다. 도 5에서 메모리 셀 A, B와 메모리 셀 C, D에 프로그램 펄스 인가 후, 메모리 셀 A, B를 포함하는 메모리 셀 그룹에 대해, 슬로우 셀과 패스트 셀의 구분을 위하여 검증 전압 Vx 가 인가 됨을 알 수 있다.
검증 전압 Vx은 상기 제2 메모리 셀 그룹의 프로그램 시작 전압과 상기 제1 메모리 셀 그룹의 프로그램 시작 전압의 차이 값일 수 있다. 즉, 메모리 셀 A, B와 메모리 셀 C, D에 인가되는 프로그램 시작 전압의 차이 값일 수 있다. 이는 다음 프로그램 루프에서 슬로우 셀인 메모리 셀 A에 원래 인가되어야 할 프로그램 펄스 보다 제2 메모리 셀 그룹의 프로그램 시작 전압과 제1 메모리 셀 그룹의 프로그램 시작 전압의 차이 값만큼 높은 메모리 셀 C, D에 대한 프로그램 펄스가 인가되기 때문이다.
주변회로(120)는, 상기 제1 메모리 셀 그룹 중 상기 제1 패스트 셀들과 상기 제1 슬로우 셀들을 판별 시, 제1 메모리 셀 그룹 중 적어도 하나의 셀이 해당 셀의 타겟 레벨에 도달하였는지 여부를 판단하고, 제1 메모리 셀 그룹 중 적어도 하나의 셀이 해당 셀의 타겟 레벨에 도달한 경우, 제1 패스트 셀들과 제1 슬로우 셀들을 판별할 수 있다. 이는, 슬로우 셀과 패스트 셀의 판별을 위한 검증 전압 Vx 를, 메모리 셀 A, B를 포함하는 메모리 그룹 중 적어도 하나의 셀이 타겟 레벨 PV1에 도착한 것을 확인 후에 인가하도록 한 것이다. 이러한 과정을 통해, 필요한 시점에 맞추어 검증 전압 Vx 를 인가함으로써 프로그램 속도를 높일 수 있다.
마지막으로, 330 단계에서 주변회로는, 제n+1 프로그램 루프에서, 제1 메모리 셀 그룹 중 제1 패스트 셀들에 제1 프로그램 펄스보다 스텝 전압만큼 증가한 제3 프로그램 펄스를 인가하고, 제1 메모리 셀 그룹 중 제1 슬로우 셀들과 제2 메모리 셀 그룹에 제2 프로그램 펄스보다 스텝 전압만큼 증가한 제4 프로그램 펄스를 인가할 수 있다.
이러한 본 발명의 일 실시예에 따른 프로그램 방법은 프로그램 속도를 증가시키기 위해, 각 스텝(즉, 프로그램 사이클)별로 워드 라인 바이어스 전압을 점차적으로 증가시키면서 선택된 페이지를 여러 번 프로그램 하는 ISPP 방식을 이용하는 것이다.
도 5를 참조하면, 두 번째 프로그램 루프에서 패스트 셀인 메모리 셀 B에는 앞선 프로그램 루프에서 메모리 셀 A, B에 인가된 프로그램 펄스보다 스텝 전압만큼 증가한 프로그램 펄스를 인가한다. 하지만, 슬로우 셀인 메모리 셀 A에는 자신의 타겟 레벨보다 높은 타겟 레벨을 갖는 메모리 셀 C, D와 함께, 앞선 프로그램 루프에서 메모리 셀 C, D에 인가된 프로그램 펄스보다 스텝 전압만큼 증가한 프로그램 펄스를 인가한다. 이러한 프로그램 동작을 통해 슬로우 셀인 메모리 셀 A에 대한 프로그램 속도를 증가시킬 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 장치의 프로그램 방법을 보다 구체적으로 설명하면, 도 4와 도 5에서 PV1을 타겟 레벨로 하는 프로그램 펄스의 시작 전압을 15V라 가정하고, PV2를 타겟 레벨로 하는 프로그램 펄스의 시작 전압을 16.1V라고 가정할 수 있다. 또한, 스텝 전압을 0.3V라 가정할 수 있다. 이때, 종래 기술에 따르면 PV1을 타겟으로 하는 메모리 셀 A, B에 인가되는 첫 번째 프로그램 루프에서 프로그램 펄스의 시작 전압인 15V가 인가될 것이고, 다음 프로그램 펄스는 슬로우 셀과 패스트 셀의 구분 없이 15.3V가 인가될 것이다. 이와 비교하여 본 발명의 일 실시예에 따르면, 슬로우 셀인 A에 대하여 두 번째 프로그램 루프에서 PV2를 타겟으로 하는 메모리 셀 C, D에 인가되는 프로그램 펄스가 인가된다. 즉, 메모리 셀 C, D에는 첫 번째 프로그램 루프에서 프로그램 펄스의 시작 전압인 16.1V가 인가될 것이고, 다음 프로그램 펄스는 스텝 전압만큼 증가한 16.4V가 인가될 것인 바, 메모리 셀 A에도 16.4V가 인가될 것이다.
결과적으로 메모리 셀 A에는 두 번째 프로그램 루프에서 원래 인가 되어야 할 15.3V 대신 16.4V가 인가되므로, 그 차이인 1.1V 만큼 더 높은 프로그램 펄스가 인가된다. 1.1V를 스텝 전압 0.3V로 나누어 보면 대략 3회 정도가 되므로, 슬로우 셀인 메모리 셀 A에 대해서 스텝 전압만큼 증가되는 3번의 프로그램 펄스를 인가하지 않아도 되어 프로그램 속도가 증가하게 된다. 나아가, 3번의 프로그램 펄스에 뒤따르는 3번의 검증 전압 PV1 역시 인가하지 않아도 되어 프로그램 속도는 더욱 증가할 수 있다.
도 6은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 프로그램 방법을 보여주는 순서도이다.
또한, 도 7은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 프로그램 방법에 따라 프로그램 된 메모리 셀들의 문턱전압 분포를 설명하기 위한 도면이고, 도 8은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 프로그램 방법을 설명하기 위한 프로그램 전압 및 검증전압 인가 모습을 나타내는 도면이다.
본 발명의 일 실시예에 따른 반도체 메모리 장치의 프로그램 방법을 설명하면, 먼저, 610 단계에서 주변회로(120)는, 제n 프로그램 루프에서, 제1 메모리 셀 그룹에 제1 프로그램 펄스를 인가하고, 제2 메모리 셀 그룹에 제2 프로그램 펄스를 인가할 수 있다. 또한 제3 메모리 셀 그룹에 제 5 프로그램 펄스를 인가할 수 있다. 이러한 프로그램 펄스는 전압 발생기(122)에서 생성된다. 이때, 제1 메모리 셀 그룹과 제2 메모리 셀 그룹 및 제3 메모리 셀 그룹은 서로 다른 타겟 레벨(target level)을 목표로 프로그램 되는 셀 그룹일 수 있다. 그리고, 제2 메모리 셀 그룹은 상기 제1 메모리 셀 그룹보다 높은 타겟 레벨을 목표로 프로그램 될 수 있고, 제3 메모리 셀 그룹은 상기 제2 메모리 셀 그룹보다 높은 타겟 레벨을 목표로 프로그램 될 수 있다.
도 7 및 도 8에서, 메모리 셀 A, B가 하나의 메모리 셀 그룹에 해당하고 메모리 셀 C, D가 또 하나의 메모리 셀 그룹에 해당하며, 메모리 셀 E가 또다른 메모리 셀 그룹에 해당할 수 있다. 이때, 메모리 셀 A, B는 PV1을 타겟 레벨로 하여 프로그램 되는 셀 그룹이고, 메모리 셀 C, D는 PV2를 타겟 레벨로 하여 프로그램 되는 셀 그룹이며, 메모리 셀 E는 PV3를 타겟 레벨로 하여 프로그램 되는 셀 그룹일 수 있다. 이때, 도 8를 참조하면, 앞의 프로그램 루프에서 메모리 셀 A, B와 메모리 셀 C, D 및 메모리 셀 E에는 서로 다른 레벨의 프로그램 펄스가 인가된다.
이러한 특징은 본 일 실시예에 따른 반도체 메모리 장치의 프로그램 방법이 MLC(Multi Level Cell) 및 TLC(Triple Level Cell) 모두에 적용될 수 있음을 나타낸다. 나아가, 이에 한정하지 않고, 다른 다양한 레벨을 갖는 셀에도 적용될 수 있다.
다음으로, 620 단계에서 주변회로(120)는, 제1 메모리 셀 그룹 중 제1 패스트 셀(fast cell)들과 제1 슬로우 셀(slow cell)들을 판별하고, 제2 메모리 셀 그룹 중 제2 패스트 셀들과 제2 슬로우 셀들을 판별할 수 있다. 이 경우, 제1 메모리 셀 그룹에 검증 전압 Vx 를 인가하고, 검증 전압 Vx 이하의 문턱 전압을 갖는 셀들을 제1 슬로우 셀로, 검증 전압 Vx 이상의 문턱 전압을 갖는 셀들을 제1 패스트 셀로 판별할 수 있다. 또한, 제2 메모리 셀 그룹에 검증 전압 Vy 를 인가하고, 검증 전압 Vy 이하의 문턱 전압을 갖는 셀들을 제2 슬로우 셀로, 검증 전압 Vy 이상의 문턱 전압을 갖는 셀들을 제2 패스트 셀로 판별할 수 있다.
도 7을 참조하면, 검증 전압 Vx 를 기준으로 슬로우 셀인 메모리 셀 A와 패스트 셀인 B가 구별되고, 검증 전압 Vy 를 기준으로 또다른 슬로우 셀인 메모리 셀 C와 패스트 셀인 D가 구별된다. 도 8에서 메모리 셀 A, B와 메모리 셀 C, D 및 메모리 셀 E에 프로그램 펄스 인가 후, 메모리 셀 A, B를 포함하는 메모리 셀 그룹 및 메모리 셀 C, D 를 포함하는 메모리 셀 그룹 에 대해, 슬로우 셀과 패스트 셀의 구분을 위하여 검증 전압 Vy 가 인가 됨을 알 수 있다.
검증 전압 Vx 는 상기 제2 메모리 셀 그룹의 프로그램 시작 전압과 상기 제1 메모리 셀 그룹의 프로그램 시작 전압의 차이 값일 수 있다. 즉, 메모리 셀 A, B와 메모리 셀 C, D에 인가되는 프로그램 시작 전압의 차이 값일 수 있다. 이는 다음 프로그램 루프에서 슬로우 셀인 메모리 셀 A에 원래 인가되어야 할 프로그램 펄스 보다 제2 메모리 셀 그룹의 프로그램 시작 전압과 제1 메모리 셀 그룹의 프로그램 시작 전압의 차이 값만큼 높은 메모리 셀 C, D에 대한 프로그램 펄스가 인가되기 때문이다. 마찬가지로, 검증 전압 Vy 는 상기 제3 메모리 셀 그룹의 프로그램 시작 전압과 상기 제2 메모리 셀 그룹의 프로그램 시작 전압의 차이 값일 수 있다. 즉, 메모리 셀 C, D와 메모리 셀 E에 인가되는 프로그램 시작 전압의 차이 값일 수 있다.
주변회로(120)는, 제1 메모리 셀 그룹 중 제1 패스트 셀들과 제1 슬로우 셀들을 판별 시, 제1 메모리 셀 그룹 중 적어도 하나의 셀이 해당 셀의 타겟 레벨에 도달하였는지 여부를 판단하고, 제1 메모리 셀 그룹 중 적어도 하나의 셀이 해당 셀의 타겟 레벨에 도달한 경우, 제1 패스트 셀들과 제1 슬로우 셀들을 판별할 수 있다. 이는, 슬로우 셀과 패스트 셀의 판별을 위한 검증 전압 Vx 를, 메모리 셀 A, B를 포함하는 메모리 그룹 중 적어도 하나의 셀이 타겟 레벨 PV1에 도착한 것을 확인 후에 인가하도록 한 것이다. 이러한 과정을 통해, 필요한 시점에 맞추어 검증 전압 Vx 를 인가함으로써 프로그램 속도를 높일 수 있다. 마찬가지로, 주변회로(120)는, 상기 제2 메모리 셀 그룹 중 제2 패스트 셀들과 제2 슬로우 셀들을 판별 시, 제1 메모리 셀 그룹 중 적어도 하나의 셀이 해당 셀의 타겟 레벨에 도달하였는지 여부를 판단하고, 제2 메모리 셀 그룹 중 적어도 하나의 셀이 해당 셀의 타겟 레벨에 도달한 경우, 제2 패스트 셀들과 제2 슬로우 셀들을 판별할 수 있다. 즉, 슬로우 셀과 패스트 셀의 판별을 위한 검증 전압 Vy 를, 메모리 셀 C, D를 포함하는 메모리 그룹 중 적어도 하나의 셀이 타겟 레벨 PV2에 도착한 것을 확인 후에 인가하도록 한 것이다.
마지막으로, 630 단계에서 주변회로는, 제n+1 프로그램 루프에서, 제1 메모리 셀 그룹 중 제1 패스트 셀들에 제1 프로그램 펄스보다 스텝 전압만큼 증가한 제3 프로그램 펄스를 인가하고, 제1 메모리 셀 그룹 중 제1 슬로우 셀들과 제2 메모리 셀 그룹에 제2 프로그램 펄스보다 스텝 전압만큼 증가한 제4 프로그램 펄스를 인가하며, 제2 메모리 셀 그룹 중 제2 슬로우 셀들과 제3 메모리 셀 그룹에 상기 제5 프로그램 펄스보다 스텝 전압만큼 증가한 제6 프로그램 펄스를 인가하되, 제4 프로그램 펄스가 인가 시, 제1 메모리 셀 그룹 중 제1 슬로우 셀들과 제2 메모리 셀 그룹 중 제2 패스트 셀들에만 제4 프로그램 펄스를 인가할 수 있다.
이러한 본 발명의 일 실시예에 따른 프로그램 방법은 프로그램 속도를 증가시키기 위해, 각 스텝(즉, 프로그램 사이클)별로 워드 라인 바이어스 전압을 점차적으로 증가시키면서 선택된 페이지를 여러 번 프로그램 하는 ISPP 방식을 이용하는 것이다.
도 8를 참조하면, 두 번째 프로그램 루프에서 패스트 셀인 메모리 셀 B에는 앞선 프로그램 루프에서 메모리 셀 A, B에 인가된 프로그램 펄스보다 스텝 전압만큼 증가한 프로그램 펄스를 인가한다. 하지만, 슬로우 셀인 메모리 셀 A에는 패스트 셀인 D와 함께 앞선 프로그램 루프에서 메모리 셀 C, D에 인가된 프로그램 펄스보다 스텝 전압만큼 증가한 프로그램 펄스를 인가한다. 또한, 슬로우 셀인 메모리 셀 C에는 메모리 셀 E와 함께 앞선 프로그램 루프에서 메모리 셀 E에 인가된 프로그램 펄스보다 스텝 전압만큼 증가한 프로그램 펄스를 인가한다. 이러한 프로그램 동작을 통해 슬로우 셀인 메모리 셀 A와 메모리 셀 C에 대한 프로그램 속도를 증가시킬 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 장치의 프로그램 방법을 보다 구체적으로 설명하면, 도 7와 도 8에서 PV1을 타겟 레벨로 하는 프로그램 펄스의 시작 전압을 15V라 가정하고, PV2를 타겟 레벨로 하는 프로그램 펄스의 시작 전압을 16.1V라고 가정하며, PV3를 타겟 레벨로 하는 프로그램 펄스의 시작 전압을 17.2V라고 가정할 수 있다. 또한, 스텝 전압을 0.3V라 가정할 수 있다. 이때, 종래 기술에 따르면 PV1을 타겟으로 하는 메모리 셀 A, B에 인가되는 첫 번째 프로그램 루프에서 프로그램 펄스의 시작 전압인 15V가 인가될 것이고, 다음 프로그램 펄스는 슬로우 셀과 패스트 셀의 구분 없이 15.3V가 인가될 것이다. 또한, PV2을 타겟으로 하는 메모리 셀 C, D에 인가되는 첫 번째 프로그램 루프에서 프로그램 펄스의 시작 전압인 16.1V가 인가될 것이고, 다음 프로그램 펄스는 슬로우 셀과 패스트 셀의 구분 없이 16.4V가 인가될 것이다.
이와 비교하여, 본 발명의 일 실시예에 따르면, 슬로우 셀인 A에 대하여 두 번째 프로그램 루프에서 PV2를 타겟으로 하는 메모리 셀 C, D에 인가되는 프로그램 펄스가 인가된다. 즉, 메모리 셀 C, D에는 첫 번째 프로그램 루프에서 프로그램 펄스의 시작 전압인 16.1V가 인가될 것이고, 다음 프로그램 펄스는 스텝 전압만큼 증가한 16.4V가 인가될 것인 바, 메모리 셀 A에도 16.4V가 인가될 것이다. 또한, 또다른 슬로우 셀인 C에 대하여 두 번째 프로그램 루프에서 PV3를 타겟으로 하는 메모리 셀 E에 인가되는 프로그램 펄스가 인가된다. 즉, 메모리 셀 E에는 첫 번째 프로그램 루프에서 프로그램 펄스의 시작 전압인 17.2V가 인가될 것이고, 다음 프로그램 펄스는 스텝 전압만큼 증가한 17.5V가 인가될 것인 바, 메모리 셀 A에도 17.5V가 인가될 것이다.
결과적으로 메모리 셀 A에는 두 번째 프로그램 루프에서 원래 인가되어야 할 15.3V 대신 16.4V가 인가되므로, 그 차이인 1.1V 만큼 더 높은 프로그램 펄스가 인가된다. 또한, 메모리 셀 C 역시 두 번째 프로그램 루프에서 원래 인가되어야 할 16.4V 대신 17.5V가 인가되므로, 그 차이인 1.1V 만큼 더 높은 프로그램 펄스가 인가된다.
1.1V를 스텝 전압 0.3V로 나누어 보면 대략 3회 정도가 되므로, 슬로우 셀인 메모리 셀 A, C에 대해서 스텝 전압만큼 증가되는 각각 3번의 프로그램 펄스를 인가하지 않아도 되어 프로그램 속도가 증가하게 된다. 나아가, 각각 3번의 프로그램 펄스에 뒤따르는 각각 3번의 검증 전압 PV1, PV2 역시 인가하지 않아도 되어 프로그램 속도는 더욱 증가할 수 있다.
도 9는 본 발명의 또다른 실시예에 따른 반도체 메모리 장치의 프로그램 방법을 보여주는 순서도이다.
또한, 도 10은 본 발명의 또다른 실시예에 따른 반도체 메모리 장치의 프로그램 방법에 따라 프로그램 된 메모리 셀들의 문턱전압 분포를 설명하기 위한 도면이고, 도 11은 본 발명의 또다른 실시예에 따른 반도체 메모리 장치의 프로그램 방법을 설명하기 위한 프로그램 전압 및 검증전압 인가 모습을 나타내는 도면이다.
본 발명의 일 실시예에 따른 반도체 메모리 장치의 프로그램 방법을 설명하면, 먼저, 910 단계에서 주변회로(120)는, 제n 프로그램 루프에서 상기 메모리 셀들에 연결된 복수의 워드 라인에 제1 프로그램 펄스를 인가할 수 있다. 이러한 프로그램 펄스는 전압 발생기(122)에서 생성된다.
다음으로, 920 단계에서 주변회로(120)는, 메모리 셀들 중 패스트 셀들과 슬로우 셀들을 판별할 수 있다. 이 경우, 메모리 셀에 검증 전압 Vx 를 인가하고, 검증 전압 Vx 이하의 문턱 전압을 갖는 셀들을 슬로우 셀로, 검증 전압 Vx 이상의 문턱 전압을 갖는 셀들을 패스트 셀로 판별할 수 있다. 도 10을 참조하면, 검증 전압 Vx 를 기준으로 슬로우 셀인 메모리 셀 A와 패스트 셀인 B가 구별된다. 도 11에서 메모리 셀에 프로그램 펄스 인가 후, 메모리 셀에 대하여 슬로우 셀과 패스트 셀의 구분을 위하여 검증 전압 Vx 가 인가 됨을 알 수 있다.
검증 전압 Vx 는 메모리 셀들 중 일부가 목표로 하는 n 타겟 레벨과 메모리 셀의 나머지 전부 또는 일부가 목표로 하는 n+1 타겟 레벨의 차이 값일 수 있다. 즉, PV2와 PV1의 차이 값이 검증 전압 Vx 가 될 수 있다.
또한, 주변회로(120)는, 메모리 셀들 중 패스트 셀들과 슬로우 셀들을 판별 시, 메모리 셀들 중 적어도 하나의 셀이 해당 셀의 타겟 레벨에 도달하였는지 여부를 판단하고, 메모리 셀들 중 적어도 하나의 셀이 해당 셀의 타겟 레벨에 도달한 경우, 패스트 셀들과 슬로우 셀들을 판별할 수 있다. 이는, 슬로우 셀과 패스트 셀의 판별을 위한 검증 전압 Vx 를, 메모리 셀들 중 적어도 하나의 셀이 타겟 레벨 PV1에 도착한 것을 확인 후에 인가하도록 한 것이다. 이러한 과정을 통해, 필요한 시점에 맞추어 검증 전압 Vx 를 인가함으로써 프로그램 속도를 높일 수 있다.
그 후, 주변 회로(120)는, 930 단계에서, 제n+1 프로그램 루프에서 패스트 셀들과 연결된 비트 라인(bit line)에 검증 전압 Vx 를 바이어스로 인가하고, 940 단계에서 메모리 셀들에 제1 프로그램 펄스보다 스텝 전압과 검증 전압 Vx 의 합만큼 증가한 제2 프로그램 펄스를 인가할 수 있다.
이러한 본 발명의 일 실시예에 따른 프로그램 방법은 프로그램 속도를 증가시키기 위해, 각 스텝(즉, 프로그램 사이클)별로 워드 라인 바이어스 전압을 점차적으로 증가시키면서 선택된 페이지를 여러 번 프로그램 하는 ISPP 방식을 이용하는 것이다.
도 11을 참조하면, 세 번째 프로그램 루프에서 전체 메모리 셀들에 이전 프로그램 펄스보다 스텝 전압과 검증 전압 Vx 의 합만큼 증가한 프로그램 펄스를 인가한다. 원래 인가 되어야 할 프로그램 펄스보다 높은 전압이 인가되므로 프로그램 속도는 증가한다. 이때, 패스트 셀과 슬로우 셀의 프로그램 속도를 맞추기 위하여, 패스트 셀과 연결된 비트 라인에 검증 전압 Vx를 바이어스로 인가할 수 있다. 비트 라인에 검증 전압 Vx를 바이어스로 인가하여 프로그램 하게 되면, 워드 라인과 채널 사이의 전압 차이가 줄어들어 패스트 셀의 프로그램 속도가 줄어들면서 패스트 셀과 슬로우 셀의 프로그램 속도를 맞출 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 장치의 프로그램 방법을 보다 구체적으로 설명하면, 도 10와 도 11에서 PV1과 PV2의 레벨 차이를 1.1V 라 가정하고, 스텝 전압을 0.3V라 가정할 수 있다. 이때, 종래 기술에 따르면 전체 메모리 셀에 프로그램 루프가 증가함에 따라 스텝 전압만큼 높아진 프로그램 펄스가 인가될 것이다. 이와 비교하여 본 발명의 일 실시예에 따르면, 전체 메모리 셀들에 이전 프로그램 펄스보다 스텝 전압과 검증 전압 Vx 의 합만큼 증가한 프로그램 펄스를 인가한다. 즉, 원래 인가 되어야 할 프로그램 펄스보다 스텝 전압 0.3V와 검증 전압 1.1V의 합인 1.4V 높은 전압이 인가되므로 프로그램 속도는 증가한다. 이때, 패스트 셀에 연결되는 비트 라인에는 검증 전압 Vx와 동일한 1.1V의 전압이 인가되어 슬로우 셀들과 프로그램 속도를 맞출 수 있다.
결과적으로 메모리 셀들 중 슬로우 셀인 메모리 셀 A에는 원래 인가 되어야 할 프로그램 펄스보다 1.4V 높은 전압이 인가되므로, 그 1.4V를 스텝 전압 0.3V로 나누어 보면 대략 3회 정도가 되므로, 슬로우 셀인 메모리 셀 A에 대해서 스텝 전압만큼 증가되는 3번의 프로그램 펄스를 인가하지 않아도 되어 프로그램 속도가 증가하게 된다. 나아가, 3번의 프로그램 펄스에 뒤따르는 3번의 검증 전압 PV1 역시 인가하지 않아도 되어 프로그램 속도는 더욱 증가할 수 있으며, 패스트 셀과 연결된 비트 라인에 1.1V의 전압이 인가되어 전체적인 셀들의 프로그램 속도는 일정하게 유지될 수 있다.
도 12는 반도체 메모리 장치(1100)를 포함하는 메모리 시스템(1000)을 보여주는 블록도이다.
도 12를 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(1100) 및 컨트롤러(1200)를 포함한다.
반도체 메모리 장치(1100)는 도 1을 참조하여 설명된 반도체 메모리 장치(10)와 마찬가지로 구성되고, 동작할 수 있다. 이하, 중복되는 설명은 생략된다.
컨트롤러(1200)는 호스트(Host) 및 반도체 메모리 장치(1100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1200)는 반도체 메모리 장치(1100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1200)는 반도체 메모리 장치(1100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1200)는 반도체 메모리 장치(1100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1200)는 반도체 메모리 장치(1100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(1200)는 메모리 인터페이스(1210), 호스트 인터페이스(1220), ECC 회로(1230, Error Check and Correct Circuit), 중앙 처리 장치(1240) 및 버퍼 메모리(1250)를 포함한다.
메모리 인터페이스(1210)는 버퍼 메모리(1250)로부터 전달된 데이터를 반도체 메모리 장치(1100)로 전송한다. 그리고 메모리 인터페이스(1210)는 반도체 메모리 장치(1100)로부터 읽은 데이터를 버퍼 메모리(1250)로 전달한다. 여기서, 메모리 인터페이스(1210)는 낸드 플래시 메모리의 인터페이스 방식을 사용할 수 있다. 즉, 컨트롤러(1200)는 낸드 플래시 메모리 인터페이스 방식에 따라 프로그램, 읽기 및 소거 동작 등을 수행할 수 있다.
호스트 인터페이스(1220)는 호스트(Host) 및 컨트롤러(1200) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시예로서, 호스트 인터페이스(1220)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
ECC 회로(1230)는 반도체 메모리 장치(1100)로 전송되는 데이터를 이용하여, 패러티 비트를 생성한다. 이렇게 생성된 패러티 비트는 반도체 메모리 장치(1100)의 반도체 메모리 칩들 내에 저장된다. ECC 회로(1230)는 패러티 비트를 이용하여 반도체 메모리 장치(1100)로부터 읽혀진 데이터의 에러를 검출한다. 만약 검출된 에러가 정정 범위 내이면, ECC 회로(1230)는 검출된 에러를 정정한다.
중앙 처리 장치(1240)는 호스트(Host)로부터 입력된 신호를 분석하고 처리한다. 중앙 처리 장치(1240)는 호스트 인터페이스(1220)나 메모리 인터페이스(1210)를 통해 호스트(Host)나 반도체 메모리 장치(1100)를 제어한다.
중앙 처리 장치(1240)는 반도체 메모리 장치(1100)를 제어하기 위한 펌웨어에 따라 반도체 메모리 장치(1100)를 제어할 수 있다.
버퍼 메모리(1250)는 호스트(Host)로부터 제공되는 프로그램 데이터 또는 반도체 메모리 장치(1100)로부터 읽어진 데이터를 임시 저장한다. 또한, 버퍼 메모리(1250)는 반도체 메모리 장치(1100)에 저장될 메타 데이터나 캐시 데이터를 저장할 수 있다. 서든 파워 오프 시에, 버퍼 메모리(1250)에 저장된 메타 데이터나 캐시 데이터는 반도체 메모리 장치(1100)에 저장된다. 버퍼 메모리(1250)에는 DRAM, SRAM 등이 포함될 수 있다.
반도체 메모리 장치(1100) 및 컨트롤러(1200)는 하나의 반도체 장치로 집적될 수 있다. 실시예로서, 컨트롤러(1200) 및 반도체 메모리 장치(1100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 반도체 메모리 장치(1100) 및 컨트롤러(1200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
반도체 메모리 장치(1100) 및 컨트롤러(1200)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(1000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시예로서, 반도체 메모리 장치(1100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(1100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 13은 도 12의 메모리 시스템(1000)의 응용 예(2000)를 보여주는 블록도이다.
도 13을 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 복수의 반도체 메모리 칩들을 포함한다. 각 반도체 메모리 칩은 도 1을 참조하여 설명된 반도체 메모리 장치(100)와 마찬가지로 구성되고, 동작할 것이다.
복수의 반도체 메모리 칩들은 복수의 그룹들로 분할된다. 도 12에서, 복수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 12를 참조하여 설명된 컨트롤러(1200)와 마찬가지로 구성되고, 복수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 복수의 메모리 칩들을 제어하도록 구성된다.
도 13에서, 하나의 채널에 복수의 반도체 메모리 칩들이 연결되는 것으로 설명되었다. 그러나, 하나의 채널에 하나의 반도체 메모리 칩이 연결되도록 메모리 시스템(2000)이 변형될 수 있음이 이해될 것이다.
도 14는 도 13을 참조하여 설명된 메모리 시스템(2000)을 포함하는 컴퓨팅 시스템(3000)을 보여주는 블록도이다.
도 14를 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 14에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 14에서, 도 13를 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 13를 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 예시적인 실시예로서, 컴퓨팅 시스템(3000)은 도 12 및 도 13을 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
반도체 메모리 장치에 있어서, 복수의 워드 라인들과 복수의 비트 라인의 교차 영역에 배열되는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이; 및 프로그램 동작 시, 제n 프로그램 루프에서 상기 메모리 셀들에 연결된 복수의 워드 라인에 제1 프로그램 펄스를 인가하고, 상기 메모리 셀들 중 패스트 셀들과 슬로우 셀들을 판별하며, 제n+1 프로그램 루프에서 상기 패스트 셀들과 연결된 비트 라인(bit line)에 검증 전압을 바이어스로 인가하고, 상기 메모리 셀들에 제1 프로그램 펄스보다 스텝 전압과 상기 검증 전압의 합만큼 증가한 제2 프로그램 펄스를 인가하도록 구성되는 주변 회로를 포함하는 것을 특징으로 할 수 있다.
이 경우, 상기 주변 회로는, 상기 메모리 셀들 중 패스트 셀들과 슬로우 셀들을 판별 시, 상기 검증 전압을 인가하고, 상기 검증 전압 이하의 문턱 전압을 갖는 셀들을 상기 슬로우 셀로, 상기 검증 전압 이상의 문턱 전압을 갖는 셀들을 상기 패스트 셀로 판별하는 것을 특징으로 할 수 있다.
이 경우, 상기 검증 전압은, 상기 메모리 셀들 중 일부가 목표로 하는 n 타겟 레벨과 상기 메모리 셀의 나머지 전부 또는 일부가 목표로 하는 n+1 타겟 레벨의 차이 값인 것을 특징으로 할 수 있다.
이 경우, 상기 주변회로는, 상기 메모리 셀들 중 패스트 셀들과 슬로우 셀들을 판별 시, 상기 메모리 셀들 중 적어도 하나의 셀이 해당 셀의 타겟 레벨에 도달하였는지 여부를 판단하고, 상기 메모리 셀들 중 적어도 하나의 셀이 해당 셀의 타겟 레벨에 도달한 경우 상기 패스트 셀과 상기 슬로우 셀을 판별하는 것을 특징으로 할 수 있다.
본 명세서와 도면에 개시된 본 발명의 실시예들은 본 발명의 기술 내용을 쉽게 설명하고 본 발명의 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
110: 메모리 셀 어레이
120: 주변 회로
121: 어드레스 디코더
122: 전압 발생기
123: 읽기 및 쓰기 회로
124: 제어 로직

Claims (20)

  1. 반도체 메모리 장치의 프로그램 방법에 있어서,
    제n 프로그램 루프에서,
    제1 메모리 셀 그룹에 제1 프로그램 펄스를 인가하는 단계;
    제2 메모리 셀 그룹에 제2 프로그램 펄스를 인가하는 단계; 및
    상기 제1 메모리 셀 그룹 중 적어도 하나의 셀이 타겟 레벨에 도달한 뒤, 상기 제1 메모리 셀 그룹 중 제1 패스트 셀(fast cell)들과 제1 슬로우 셀(slow cell)들을 판별하는 단계를 포함하고,
    제n+1 프로그램 루프에서,
    상기 제1 메모리 셀 그룹 중 상기 제1 패스트 셀들에 상기 제1 프로그램 펄스보다 스텝 전압만큼 증가한 제3 프로그램 펄스를 인가하는 단계; 및
    상기 제1 메모리 셀 그룹 중 상기 제1 슬로우 셀들과 상기 제2 메모리 셀 그룹에 상기 제2 프로그램 펄스보다 스텝 전압만큼 증가한 제4 프로그램 펄스를 인가하는 단계를 포함하고,
    상기 제1 패스트 셀(fast cell)들과 제1 슬로우 셀(slow cell)들을 판별하는 단계는,
    상기 제2 메모리 셀 그룹의 프로그램 시작 전압과 상기 제1 메모리 셀 그룹의 프로그램 시작 전압의 차이 값에 대응되는 전압을 갖는 검증 전압을 인가하는 단계; 및
    상기 검증 전압 이하의 문턱 전압을 갖는 셀들을 상기 제1 슬로우 셀로, 상기 검증 전압 이상의 문턱 전압을 갖는 셀들을 상기 제1 패스트 셀로 판별하는 단계를 포함하는 것을 특징으로 하는 프로그램 방법.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1 메모리 셀 그룹과 상기 제2 메모리 셀 그룹은 서로 다른 타겟 레벨(target level)을 목표로 프로그램 되는 것을 특징으로 하는 프로그램 방법.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제2항에 있어서,
    상기 제2 메모리 셀 그룹은 상기 제1 메모리 셀 그룹보다 높은 타겟 레벨을 목표로 프로그램 되는 것을 특징으로 하는 프로그램 방법.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제3항에 있어서,
    상기 제2 메모리 셀 그룹은 서로 다른 타겟 레벨을 목표로 프로그램 되는 셀들을 포함하는 것을 특징으로 하는 프로그램 방법.
  5. 삭제
  6. 삭제
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1 메모리 셀 그룹 중 상기 제1 패스트 셀들과 상기 제1 슬로우 셀들을 판별하는 단계는,
    상기 제1 메모리 셀 그룹 중 적어도 하나의 셀이 해당 셀의 타겟 레벨에 도달하였는지 여부를 판단하는 단계;
    상기 제1 메모리 셀 그룹 중 적어도 하나의 셀이 해당 셀의 타겟 레벨에 도달한 경우, 상기 제1 패스트 셀들과 상기 제1 슬로우 셀들을 판별하는 단계를 포함하는 것을 특징으로 하는 프로그램 방법.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제n 프로그램 루프는,
    제3 메모리 셀 그룹에 제 5 프로그램 펄스를 인가하는 단계; 및
    상기 제2 메모리 셀 그룹 중 제2 패스트 셀들과 제2 슬로우 셀들을 판별하는 단계를 더 포함하고,
    상기 제n+1 프로그램 루프는,
    상기 제2 메모리 셀 그룹 중 상기 제2 슬로우 셀들과 상기 제3 메모리 셀 그룹에 상기 제5 프로그램 펄스보다 스텝 전압만큼 증가한 제6 프로그램 펄스를 인가하는 단계를 더 포함하며,
    상기 제4 프로그램 펄스가 인가 시, 상기 제1 메모리 셀 그룹 중 상기 제1 슬로우 셀들과 상기 제2 메모리 셀 그룹 중 상기 제2 패스트 셀들에만 상기 제4 프로그램 펄스를 인가하는 것을 특징으로 하는 프로그램 방법.
  9. 반도체 메모리 장치에 있어서,
    복수의 워드 라인들에 연결되는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이; 및
    프로그램 동작 시, 제n 프로그램 루프에서 제1 메모리 셀 그룹에 연결된 제1 워드 라인에 제1 프로그램 펄스를 인가하고, 제2 메모리 셀 그룹과 연결된 제2 워드 라인에 제2 프로그램 펄스를 인가하며, 상기 제1 메모리 셀 그룹 중 적어도 하나의 셀이 타겟 레벨에 도달한 뒤에 상기 제1 메모리 셀 그룹 중 제1 패스트 셀(fast cell)들과 제1 슬로우 셀(slow cell)들을 판별하고, 제n+1 프로그램 루프에서 상기 제1 워드 라인 중 제1 패스트 셀들과 연결된 워드 라인에 상기 제1 프로그램 펄스보다 스텝 전압만큼 증가한 제3 프로그램 펄스를 인가하며, 상기 제1 워드 라인 중 제1 슬로우 셀들과 연결된 워드 라인과 상기 제2 워드 라인에 상기 제2 프로그램 펄스보다 스텝 전압만큼 증가한 제4 프로그램 펄스를 인가하도록 구성되는 주변 회로를 포함하고,
    상기 제1 패스트 셀과 제1 슬로우 셀을 판별하는 검증 전압은,
    상기 검증 전압은 상기 제2 메모리 셀 그룹의 프로그램 시작 전압과 상기 제1 메모리 셀 그룹의 프로그램 시작 전압의 차이 값에 대응되는 것을 특징으로 하는 반도체 메모리 장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제9항에 있어서,
    상기 제1 메모리 셀 그룹과 상기 제2 메모리 셀 그룹은 서로 다른 타겟 레벨(target level)을 목표로 프로그램 되는 것을 특징으로 하는 반도체 메모리 장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제10항에 있어서,
    상기 제2 메모리 셀 그룹은 상기 제1 메모리 셀 그룹보다 높은 타겟 레벨을 목표로 프로그램 되는 것을 특징으로 하는 반도체 메모리 장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 제2 메모리 셀 그룹은 서로 다른 타겟 레벨을 목표로 프로그램 되는 셀들을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제9항에 있어서,
    상기 주변회로는,
    상기 제1 메모리 셀 그룹 중 상기 제1 패스트 셀들과 상기 제1 슬로우 셀들을 판별 시,
    상기 제1 워드 라인에 검증 전압을 인가하고, 상기 검증 전압 이하의 문턱 전압을 갖는 셀들을 상기 제1 슬로우 셀로, 상기 검증 전압 이상의 문턱 전압을 갖는 셀들을 상기 제1 패스트 셀로 판별하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 삭제
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제9항에 있어서,
    상기 주변회로는,
    상기 제1 메모리 셀 그룹 중 상기 제1 패스트 셀들과 상기 제1 슬로우 셀들을 판별 시,
    상기 제1 메모리 셀 그룹 중 적어도 하나의 셀이 해당 셀의 타겟 레벨에 도달하였는지 여부를 판단하고, 상기 제1 메모리 셀 그룹 중 적어도 하나의 셀이 해당 셀의 타겟 레벨에 도달한 경우 상기 제1 패스트 셀들과 상기 제1 슬로우 셀들을 판별하는 것을 특징으로 하는 반도체 메모리 장치.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제9항에 있어서,
    상기 주변회로는,
    상기 제n 프로그램 루프에서 제3 메모리 셀 그룹에 연결된 제3 워드 라인에 제 5 프로그램 펄스를 인가하고, 상기 제2 메모리 셀 그룹 중 제2 패스트 셀들과 제2 슬로우 셀들을 판별하며,
    상기 제n+1 프로그램 루프에서 상기 제2 워드 라인 중 제2 슬로우 셀과 연결된 워드 라인과 상기 제3 워드 라인에 상기 제5 프로그램 펄스보다 스텝 전압만큼 증가한 제6 프로그램 펄스를 가 인가하고, 상기 제4 프로그램 펄스를 인가 시 상기 제1 워드 라인 중 상기 제1 슬로우 셀들과 연결된 워드 라인과 상기 제2 워드 라인 중 상기 제2 패스트 셀들과 연결된 워드 라인에만 상기 제4 프로그램 펄스를 인가하는 것을 특징으로 하는 반도체 메모리 장치.
  17. 반도체 메모리 장치의 프로그램 방법에 있어서,
    제n 프로그램 루프에서,
    메모리 셀들에 제1 프로그램 펄스를 인가하는 단계; 및
    상기 메모리 셀들 중 패스트 셀들과 슬로우 셀들을 판별하는 단계를 포함하고,
    제n+1 프로그램 루프에서,
    상기 패스트 셀들과 연결된 비트 라인(bit line)에 검증 전압을 바이어스로 인가하는 단계; 및
    상기 메모리 셀들에 제1 프로그램 펄스보다 스텝 전압과 상기 검증 전압의 합만큼 증가한 제2 프로그램 펄스를 인가하는 단계를 포함하는 것을 특징으로 하는 프로그램 방법.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제17항에 있어서,
    상기 메모리 셀들 중 패스트 셀들과 슬로우 셀들을 판별하는 단계는,
    상기 검증 전압을 인가하는 단계; 및
    상기 검증 전압 이하의 문턱 전압을 갖는 셀들을 상기 슬로우 셀로, 상기 검증 전압 이상의 문턱 전압을 갖는 셀들을 상기 패스트 셀로 판별하는 단계를 포함하는 것을 특징으로 하는 프로그램 방법.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제18항에 있어서,
    상기 검증 전압은,
    상기 메모리 셀들 중 일부가 목표로 하는 n 타겟 레벨과 상기 메모리 셀의 나머지 전부 또는 일부가 목표로 하는 n+1 타겟 레벨의 차이 값인 것을 특징으로 하는 프로그램 방법.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제17항에 있어서,
    상기 메모리 셀들 중 패스트 셀들과 슬로우 셀들을 판별하는 단계는,
    상기 메모리 셀들 중 적어도 하나의 셀이 해당 셀의 타겟 레벨에 도달하였는지 여부를 판단하는 단계;
    상기 메모리 셀들 중 적어도 하나의 셀이 해당 셀의 타겟 레벨에 도달한 경우, 상기 패스트 셀과 상기 슬로우 셀을 판별하는 것을 특징으로 하는 프로그램 방법.
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Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9747977B2 (en) 2013-03-14 2017-08-29 Intel Corporation Methods and systems for verifying cell programming in phase change memory
KR102155042B1 (ko) * 2013-09-02 2020-09-11 에스케이하이닉스 주식회사 반도체 메모리 장치, 그것의 동작 방법 및 그것을 포함하는 메모리 시스템
KR102118979B1 (ko) * 2013-09-13 2020-06-05 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 프로그램 방법
KR20160129430A (ko) * 2015-04-30 2016-11-09 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 프로그램 방법
US9437319B1 (en) * 2015-06-25 2016-09-06 Macronix International Co., Ltd. Method for programming non-volatile memory with reduced bit line interference and associated device
KR20170028152A (ko) * 2015-09-03 2017-03-13 에스케이하이닉스 주식회사 메모리 시스템 및 그 동작 방법
KR102361642B1 (ko) * 2015-10-16 2022-02-10 삼성전자주식회사 비휘발성 메모리 장치의 프로그램 방법 및 동작 방법
US9953703B2 (en) * 2015-10-16 2018-04-24 Samsung Electronics Co., Ltd. Programming method of non volatile memory device
KR102502234B1 (ko) * 2015-12-03 2023-02-21 삼성전자주식회사 비휘발성 메모리 장치의 프로그램 방법
KR102397394B1 (ko) * 2015-11-05 2022-05-12 삼성전자주식회사 비휘발성 메모리 장치의 동작 방법
KR102503169B1 (ko) * 2015-11-03 2023-02-24 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
KR20170073980A (ko) 2015-12-21 2017-06-29 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
KR102491133B1 (ko) 2016-03-21 2023-01-25 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법
TWI604449B (zh) * 2016-08-31 2017-11-01 旺宏電子股份有限公司 記憶體裝置與其程式化方法
KR20180088190A (ko) * 2017-01-26 2018-08-03 삼성전자주식회사 비휘발성 메모리 장치 및 그것의 프로그램 방법
KR102504295B1 (ko) * 2017-11-24 2023-02-27 삼성전자 주식회사 비휘발성 메모리 장치 및 이의 프로그램 방법
US10262748B1 (en) 2017-12-11 2019-04-16 Macronix International Co., Ltd. Non-volatile memory and program method thereof
KR20200071605A (ko) 2018-12-11 2020-06-19 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
KR20200098081A (ko) * 2019-02-11 2020-08-20 에스케이하이닉스 주식회사 반도체 장치 및 그 동작 방법
KR20210047198A (ko) * 2019-10-21 2021-04-29 에스케이하이닉스 주식회사 메모리 장치
CN112965667A (zh) * 2020-02-20 2021-06-15 长江存储科技有限责任公司 对多平面存储器件进行编程的方法和多平面存储器件
JP2022040515A (ja) 2020-08-31 2022-03-11 ウィンボンド エレクトロニクス コーポレーション フラッシュメモリおよびプログラミング方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6643188B2 (en) 2001-12-27 2003-11-04 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device adapted to store a multi-valued data in a single memory cell
US20130163334A1 (en) 2011-12-22 2013-06-27 SK Hynix Inc. Semiconductor memory device and method of operating the same

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7177199B2 (en) * 2003-10-20 2007-02-13 Sandisk Corporation Behavior based programming of non-volatile memory
KR20060104395A (ko) * 2005-03-30 2006-10-09 주식회사 하이닉스반도체 프로그램 속도를 향상시키는 ｉｓｐｐ 방식을 이용한플래시 메모리 장치의 프로그램 방법
KR100937803B1 (ko) * 2005-06-15 2010-01-20 마이크론 테크놀로지, 인크. 플래시 메모리 디바이스에서의 선택적 저속 프로그래밍컨버전스
JP4435200B2 (ja) * 2007-04-03 2010-03-17 株式会社東芝 半導体記憶装置のデータ書き込み方法
KR20090048130A (ko) * 2007-11-09 2009-05-13 주식회사 하이닉스반도체 불휘발성 메모리 장치의 프로그램 방법
KR101448851B1 (ko) * 2008-02-26 2014-10-13 삼성전자주식회사 비휘발성 메모리 장치에서의 프로그래밍 방법
KR101412974B1 (ko) * 2008-05-28 2014-06-30 삼성전자주식회사 메모리 장치 및 메모리 프로그래밍 방법
KR101016078B1 (ko) * 2009-01-21 2011-02-17 주식회사 하이닉스반도체 불휘발성 메모리 장치 및 그 동작 방법
KR101003928B1 (ko) * 2009-05-29 2010-12-30 주식회사 하이닉스반도체 불휘발성 메모리 소자의 프로그램 방법
KR101184866B1 (ko) * 2010-10-26 2012-09-20 에스케이하이닉스 주식회사 불휘발성 메모리 장치 및 이의 동작 방법
KR101211840B1 (ko) * 2010-12-30 2012-12-12 에스케이하이닉스 주식회사 반도체 메모리 장치의 프로그램 방법
KR101821604B1 (ko) 2011-07-25 2018-01-24 삼성전자주식회사 비휘발성 메모리 장치의 프로그램 방법
KR20130016619A (ko) * 2011-08-08 2013-02-18 삼성전자주식회사 불휘발성 메모리 장치의 프로그램 방법
KR101845509B1 (ko) * 2011-10-05 2018-04-05 삼성전자주식회사 비휘발성 메모리 장치 및 이의 프로그램 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6643188B2 (en) 2001-12-27 2003-11-04 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device adapted to store a multi-valued data in a single memory cell
US20130163334A1 (en) 2011-12-22 2013-06-27 SK Hynix Inc. Semiconductor memory device and method of operating the same

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Publication number Publication date
US20150070987A1 (en) 2015-03-12
CN104424994A (zh) 2015-03-18
US9165662B2 (en) 2015-10-20
KR20150029405A (ko) 2015-03-18
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