KR20170005743A - 반도체 장치의 제조 방법, 기판 처리 시스템, 기판 처리 장치 및 기록 매체 - Google Patents

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KR20170005743A
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마사노리 나카야마
아츠히코 스다
가즈유키 도요다
? 마츠이
šœ 마츠이
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가부시키가이샤 히다치 고쿠사이 덴키
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Abstract

반도체 장치의 특성의 변동를 억제한다. 복수의 배선용 홈을 갖는 제1 절연막 위에 금속 배선으로서의 금속막이 형성된 기판에 대하여 연마하는 연마 공정과, 연마 공정 후, 기판에 제2 절연막을 형성하는 공정과, 제2 절연막을 연마하는 공정과, 연마 공정 후에 제2 절연막의 기판 면 내의 막 두께 분포 데이터를 수신하는 공정과, 막 두께 분포 데이터를 기초로, 연마 후의 제2 절연막 위에 형성하는 제3 절연막의 막 두께 분포를 조정함으로써 상기 연마 후의 제2 절연막과 상기 제3 절연막으로 형성되는 적층 절연막의 막 두께 분포를 보정하는 처리 데이터를 연산하는 공정과, 처리 데이터를 기초로, 기판의 중심측에 생성되는 처리 가스의 활성종의 농도와, 기판의 외주측에 생성되는 처리 가스의 활성종의 농도를 상이하게 하도록 처리 가스를 활성화시켜서 제3 절연막을 형성하여 적층 절연막의 막 두께 분포를 보정하는 공정을 포함한다.

Description

반도체 장치의 제조 방법, 기판 처리 시스템, 기판 처리 장치 및 기록 매체{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE, SUBSTRATE PROCESSING SYSTEM, SUBSTRATE PROCESSING APPARATUS, AND RECORDING MEDIUM}
본 발명은 반도체 장치의 제조 방법, 기판 처리 시스템, 기판 처리 장치 및 프로그램을 저장한 기록 매체에 관한 것이다.
최근 들어, 반도체 장치는 고집적화의 경향이 있다. 그것에 수반하여, 다층 배선화가 이루어지고 있다. 다층 배선은, 패터닝 공정, 연마 공정, 성막 공정 등의 조합으로 형성된다. 이 다층 배선을 형성할 때는, 반도체 장치의 특성의 변동이 생기지 않도록 요구되고 있다.
그런데, 가공 상의 문제로부터, 기판 위에 형성되는 회로간의 거리에 변동이 생기는 경우가 있다. 특히 다층 배선 구조에서는, 그 변동이 반도체 장치의 특성에 크게 영향을 미친다.
따라서 본 발명은, 반도체 장치의 특성의 변동을 억제 가능한 기술을 제공하는 것을 목적으로 한다.
일 형태에 의하면,
복수의 배선용 홈을 갖는 제1 절연막 위에 금속 배선으로서의 금속막이 형성된 기판에 대하여 연마하는 연마 공정과, 연마 공정 후, 기판에, 제2 절연막을 형성하는 공정과, 제2 절연막을 연마하는 공정과, 연마 공정 후에 제2 절연막의 기판 면 내의 막 두께 분포 데이터를 수신하는 공정과, 막 두께 분포 데이터를 기초로, 연마 후의 제2 절연막 위에 형성하는 제3 절연막의 막 두께 분포를 조정함으로써 상기 연마 후의 제2 절연막과 상기 제3 절연막으로 형성되는 적층 절연막의 막 두께 분포를 보정하는 처리 데이터를 연산하는 공정과, 처리 데이터를 기초로, 기판의 중심측에 생성되는 처리 가스의 활성종의 농도와, 기판의 외주측에 생성되는 처리 가스의 활성종의 농도를 상이하게 하도록 처리 가스를 활성화시켜서 제3 절연막을 형성해서 적층 절연막의 막 두께 분포를 보정하는 공정을 포함하는 기술을 제공한다.
본 발명에 따른 기술에 의하면, 반도체 장치의 특성의 변동을 억제할 수 있다.
도 1은 일 실시 형태에 따른 반도체 디바이스의 제조 플로우를 설명하는 설명도이다.
도 2는 일 실시 형태에 따른 웨이퍼의 설명도이다.
도 3은 일 실시 형태에 따른 웨이퍼의 처리 상태를 설명하는 설명도이다.
도 4는 일 실시 형태에 따른 웨이퍼의 처리 상태를 설명하는 설명도이다.
도 5는 일 실시 형태에 따른 웨이퍼의 처리 상태를 설명하는 설명도이다.
도 6은 일 실시 형태에 따른 웨이퍼의 처리 상태를 설명하는 설명도이다.
도 7은 일 실시 형태에 따른 웨이퍼의 처리 상태를 설명하는 설명도이다.
도 8은 일 실시 형태에 따른 웨이퍼의 처리 상태를 설명하는 설명도이다.
도 9는 일 실시 형태에 따른 연마 장치를 설명하는 설명도이다.
도 10은 일 실시 형태에 따른 연마 장치를 설명하는 설명도이다.
도 11은 일 실시 형태에 따른 연마 공정 후의 절연막의 막 두께 분포를 설명하는 설명도이다.
도 12는 일 실시 형태에 따른 웨이퍼의 처리 상태를 설명하는 설명도이다.
도 13은 일 실시 형태에 따른 절연막의 막 두께 분포를 설명하는 설명도이다.
도 14는 일 실시 형태에 따른 웨이퍼의 처리 상태를 설명하는 설명도이다.
도 15는 일 실시 형태에 따른 절연막의 막 두께 분포를 설명하는 설명도이다.
도 16은 일 실시 형태에 따른 기판 처리 장치를 설명하는 설명도이다.
도 17은 일 실시 형태에 따른 기판 지지부의 설명도이다.
도 18은 일 실시 형태에 따른 기판 지지부의 설명도이다.
도 19는 일 실시 형태에 따른 가스 공급부의 설명도이다.
도 20은 일 실시 형태에 따른 컨트롤러의 개략 구성도이다.
도 21은 일 실시 형태에 따른 기판 처리 공정의 흐름도이다.
도 22는 일 실시 형태에 따른 기판 처리 시퀀스 예이다.
도 23은 일 실시 형태에 따른 웨이퍼의 처리 상태를 설명하는 설명도이다.
도 24는 일 실시 형태에 따른 웨이퍼의 처리 상태를 설명하는 설명도이다.
도 25는 일 실시 형태에 따른 웨이퍼의 처리 상태를 설명하는 설명도이다.
도 26은 일 실시 형태에 따른 시스템을 설명하는 설명도이다.
도 27은 일 실시 형태에 따른 시스템의 처리 시퀀스 예이다.
도 28은 비교예에 관한, 웨이퍼의 처리 상태를 설명하는 설명도이다.
도 29는 비교예에 관한, 웨이퍼의 처리 상태를 설명하는 설명도이다.
도 30은 비교예에 관한, 웨이퍼의 처리 상태를 설명하는 설명도이다.
도 31은 다른 실시 형태에 관한 기판 처리 시퀀스 예이다.
도 32는 다른 실시 형태에 관한 기판 처리 시퀀스 예이다.
도 33은 다른 실시 형태에 관한 기판 처리 시퀀스 예이다.
도 34는 다른 실시 형태에 관한 기판 처리 시퀀스 예이다.
도 35는 다른 실시 형태에 관한 기판 처리 시퀀스 예이다.
도 36은 다른 실시 형태에 관한 기판 처리 시퀀스 예이다.
도 37은 다른 실시 형태에 관한 기판 처리 시퀀스 예이다.
도 38은 다른 실시 형태에 관한 기판 처리 시퀀스 예이다.
이하에 본 발명의 실시 형태에 대해서 설명한다.
도 1을 사용하여, 반도체 장치의 제조 공정의 일 공정을 설명한다.
<제1 절연막 형성 공정 S101>
계속해서 제1 절연막 형성 공정 S101에 대해서 설명한다. 제1 절연막 형성 공정 S101에 관하여, 도 2, 도 3을 사용해서 웨이퍼(200)를 설명한다. 도 2는 절연막이 형성되기 전의 단계의 상태이다. 도 3은 절연막 형성 후의 상태이다.
도 2의 (A)는, 처리하는 웨이퍼(200)를 처리면에서 본 도면이다. 도 2의 (B)는, 도 2의 (A)에서의 α-α'선의 단면도이다. 도 2의 (B)에서, 파선의 우측(220)이 웨이퍼 중앙부를 설명하고, 파선의 좌측(240)이 웨이퍼의 외주를 설명한 도면이다.
웨이퍼(200)에는 소스 또는 드레인으로서 구성되는 소스·드레인 영역(2001)이 형성되어 있다. 소스·드레인 영역(2001)의 사이에는 채널 영역(2002)이 형성되어 있다. 각 채널 영역(2002) 위에는 게이트 전극(2003)이 형성되어 있다. 게이트 전극(2003)의 주위에는, 게이트 전극(2003)의 측벽으로부터의 전류 누설을 억제하는 등의 역할을 갖는 외벽(2004)이 형성되어 있다. 소스·드레인 영역(2001), 게이트 전극(2003)은, 반도체 장치의 회로 구성의 일부로서 사용된다. 소스·드레인 영역(2001) 위에는 플러그로서의 금속막(2005)이 형성되고, 그 사이에는 실리콘 산화막으로 구성되는 층간 절연막(2006)이 형성되어 있다. 금속막(2005)은, 예를 들어 텅스텐으로 형성된다. 층간 절연막(2006)은, 후술하는 제1 층간 절연막(2007)과의 관계로부터, 여기에서는 제0 절연막이라고도 칭한다.
계속해서 도 1, 도 3을 사용하여, 제1 절연막 형성 공정 S101을 설명한다. 도 2에 도시된 웨이퍼(200)가 제1 절연막을 형성하는 기판 처리 장치(제1 절연막 형성 장치)에 반입되면, 기판 처리 장치의 처리실 내에 실리콘 함유 가스 및 산소 함유 가스를 공급한다. 공급된 가스는 처리실 내에서 반응하여, 후술하는 금속막(2009) 사이를 절연하는 제1 층간 절연막(2007)(간단히 절연막(2007), 또는 배선 형성용 절연막(2007)이라고도 함)을 형성한다. 절연막(2007)은, 예를 들어 실리콘 산화막(SiO2막)으로 형성된다. 실리콘 함유 가스는, 예를 들어 TEOS(Tetraethyl orthosilicate, Si(OC2H5)4) 가스이며, 산소 함유 가스는, 예를 들어 산소 가스(O2)이다. 절연막(2007)은 실리콘 산화막에 한정하는 것이 아니며, 저유전율막(Low-K막)이나 실리콘 산질화막이어도 된다.
소정의 시간 경과 후, 절연막(2007)이 형성되면, 웨이퍼(200)를 기판 처리 장치(제1 절연막 형성 장치)로부터 반출한다.
<패터닝 공정 S102>
계속해서, 도 1, 도 4를 사용해서 제1 절연막(2007)을 패터닝하는 패터닝 공정 S102를 설명한다. 도 4는 에칭 후의 웨이퍼(200)의 상태를 설명한 도면이다.
패터닝 공정 S102는, 제1 패터닝 시스템의 일부로서 구성되는 노광 장치나 에칭 장치에서 행하여진다. 패터닝 공정 S102는, 노광 장치에 의한 노광 공정, 에칭 장치에 의한 에칭 공정 등의 공정을 포함한다. 패터닝 시스템에 반입된 웨이퍼(200)는, 노광된 후, 도 4에 기재된 바와 같이, 에칭 장치에서 절연막(2007)을 소정의 패턴으로 형성한다. 여기에서는 배선용 홈(2008)을 형성한다. 에칭 처리 종료 후, 웨이퍼(200)는 에칭 장치로부터 반출되어, 패터닝 시스템으로부터 반출된다.
<금속막 형성 공정 S103>
계속해서, 도 1, 도 5를 사용해서 금속막 형성 공정 S103에 대해 설명한다. 금속막 형성 공정 S103은 금속막 형성 시스템에서 행하여진다. 금속막 형성 시스템은, 배리어 금속막을 형성하는 배리어 금속막 형성 장치나 배선으로서 구성되는 금속막을 형성하는 금속막 형성 장치를 포함한다. 패터닝 시스템으로부터 반출된 웨이퍼(200)는, 금속막 형성 시스템의 하나인 배리어 금속막 형성 장치에 반입된다. 배리어 금속막 형성 장치에서는, 도 5의 (c)와 같이, 각 배선용 홈(2008) 표면에 배리어 금속막(2021)을 형성한다. 배리어 금속막(2021)은, 후술하는 금속막(2009)의 확산을 억제하는 것이며, 예를 들어 질화티타늄(TiN)으로 형성된다. 배리어 금속막(2021)이 형성된 웨이퍼(200)는 금속막 형성 장치에 반입된다. 금속막 형성 장치는, 기존의 도금 장치, 또는 스퍼터링 장치가 사용된다. 금속막 형성 장치에서는, 배리어 금속막(2021) 위에 도금 처리 또는 스퍼터링 처리에 의해 금속막(배선용 금속막이라고도 함)(2009)이 형성된다. 금속막(2009)은, 예를 들어 구리(Cu)로 구성된다.
성막의 성질로부터, 금속막(2009)은 도 5에 기재된 바와 같이, 배선용 홈(2008)뿐만 아니라, 절연막(2007) 위에도 형성된다. 여기에서는, 배선용 홈(2008) 내에 형성된 금속막(2009)을 금속막(2009a)이라 칭하고, 절연막(2007) 위에 형성된 금속막(2009)을 금속막(2009b)이라 칭한다.
배선용 홈(2008)에 금속막(2009)을 형성하였으면, 금속막 형성 장치로부터 웨이퍼(200)를 반출한다.
<금속막 연마 공정 S104>
계속해서, 도 1, 도 6을 사용해서 연마 공정 S104를 설명한다. 도 5에 기재된 바와 같이, 금속막을 스퍼터링 처리나 도금 처리로 형성하면 절연막(2007) 위에도 금속막(2009b)이 형성된다. 금속막(2009b)은, 금속막(2009a)간을 전기적으로 접속해버리기 때문에, 그것을 피하기 위해, 금속막(2009b)을 제거하도록 연마를 행한다. 또한, 연마 공정은, CMP(Cheamical Mechanical Polishing) 공정이라고도 칭한다.
금속막 형성 장치로부터 반출된 웨이퍼(200)는 제1 연마 장치에 반입된다. 본 공정에서는 금속막(2009a)간의 절연을 보다 확실하게 하기 위해서, 과잉으로 연마한다. 과잉으로 연마하면, 도 6에 기재된 바와 같이, 금속막(2009b)이 제거되어, 금속막(2009a)을 절연한다. 또한, 절연막(2007)과 금속막(2009)의 연마 속도의 차이나, 금속막(2009)의 조밀의 문제로부터, 막 위에 디싱(Dishing)(2010)이나 이로젼(Erosion)(2011)이 형성된다. 여기서, 에로-존은, 예를 들어 게이트 전극이 밀집된 장소에 발생하기 쉽다.
제1 연마 장치에서 소정의 시간 동안 웨이퍼(200)를 처리하였으면, 제1 연마 장치로부터 웨이퍼(200)를 반출한다.
여기에서는, 연마 후의 절연막(2007), 금속막(2009)을 갖는 층을 다층 배선의 제1층이라 칭한다. 또한, 금속막(2009)을 금속 배선 제1층, 또는 M1층이라 칭한다.
<배리어 절연막 형성 공정 S105>
계속해서, 도 1, 도 7을 사용해서 배리어 절연막 형성 공정 S105를 설명한다. 제1 연마 장치로부터 반출된 웨이퍼(200)는, 배리어 절연막 형성 장치에 반입된다. 배리어 절연막 형성 장치에서는, 후술하는 금속막(2009)의 확산을 방지하는 배리어 절연막으로서 사용되는 배리어 절연막(2012)이 형성된다.
배리어 절연막(2012)은, 후술하는 패터닝 공정에서 에칭하기 어려운 재질이며, 예를 들어 탄화 실리콘(SiC)막이나 실리콘 질화(SiN)막, 실리콘 탄질화(SiCN)막 중 어느 하나로 구성된다.
배리어 절연막(2012)은, 절연막(2007), 금속막(2009) 위에 형성된다. 따라서, 디싱(2010)이나 이로젼(2011) 위에도 형성된다. 그 때문에, 디싱(2010)이나 이로젼(2011) 위에서는 움푹 패인 부분을 갖는 배리어 절연막(2012)이 형성된다.
배리어 절연막(2012)을 형성한 후, 배리어 절연막 형성 장치로부터 웨이퍼(200)를 반출한다.
<제2 절연막 형성 공정 S106>
계속해서, 도 1, 도 8을 사용하여, 제2 절연막 형성 공정 S106을 설명한다. 웨이퍼(200)가 제2 절연막을 형성하는 기판 처리 장치(제2 절연막 형성 장치)에 반입되면, 기판 처리 장치의 처리실 내에 실리콘 함유 가스 및 산소 함유 가스를 공급한다. 공급된 가스는 처리실 내에서 반응하여, 후술하는 금속막(2020)이나 금속막(2019) 사이를 절연하는 제2 층간 절연막(2013)(간단히 절연막(2013), 또는 배선 형성용 절연막(2013)이라고도 함)을 형성한다. 절연막(2013)은, 예를 들어 실리콘 산화막(SiO2막)으로 형성된다. 실리콘 함유 가스는, 예를 들어 TEOS 가스이며, 산소 함유 가스는, 예를 들어 산소 가스이다. 절연막(2013)은 실리콘 산화막에 한정하는 것이 아니며, 저유전율막(Low-K막)이나 실리콘 산질화막이어도 된다.
소정의 시간 경과 후, 절연막(2013)이 형성되었으면, 웨이퍼(200)를 기판 처리 장치(제2 절연막 형성 장치)로부터 반출한다.
절연막(2013)은, 배리어 절연막(2012) 위에 형성된다. 따라서, 디싱(2010)이나 이로젼(2011)의 영향을 받아, 디싱(2010)이나 이로젼(2011) 위에서는 오목부(2014)를 갖는 절연막(2013)이 형성된다. 오목부(2014)는 반도체 장치의 특성에 영향을 미치기 때문에, 후속하는 제2 절연막 연마 공정 S107에서 평탄화된다.
<제2 절연막 연마 공정 S107>
계속해서, 제2 절연막 연마 공정 S107에 대해서, 도 9 내지 도 15를 사용해서 설명한다. 제2 절연막 형성 장치로부터 반출된 웨이퍼(200)는 제2 연마 장치(400)에 반입되어, 절연막(2013)이 연마된다. 절연막(2013)을 연마함으로써, 오목부(2014)를 없앤다.
이하에, 연마 공정의 구체적인 내용에 대해서 설명한다. 제2 절연막 형성 장치로부터 웨이퍼(200)를 반출한 후, 도 9에 기재된 연마 장치(400)에 웨이퍼(200)를 반입한다.
도 9에서, 401은 연마 반이며, 402는 웨이퍼(200)를 연마하는 연마 천이다. 연마 반(401)은 도시하지 않은 회전 기구에 접속되고, 웨이퍼(200)를 연마할 때는, 화살표 406 방향으로 회전된다.
403은 연마 헤드이며, 연마 헤드(403)의 상면에는, 축(404)이 접속된다. 축(404)은 도시하지 않은 회전 기구·상하 구동 기구에 접속된다. 웨이퍼(200)를 연마하는 동안에, 화살표 407 방향으로 회전된다.
405는 슬러리(연마제)를 공급하는 공급관이다. 웨이퍼(200)를 연마하는 동안에, 공급관(405)으로부터 연마 천(402)을 향해서 슬러리가 공급된다.
계속해서, 도 10을 사용하여, 연마 헤드(403)와 그 주변 구조의 상세를 설명한다. 도 10은 연마 헤드(403)의 단면도를 중심으로, 그 주변 구조를 설명하는 설명도이다. 연마 헤드(403)는, 톱 링(403a), 리테이너 링(403b), 탄성 매트(403c)를 갖는다. 연마하는 동안에, 웨이퍼(200)의 외측은 리테이너 링(403b)에 의해 둘러싸임과 함께, 탄성 매트(403c)에 의해 연마 천(402)에 밀어 붙여진다. 리테이너 링(403b)에는, 리테이너 링(403b)의 외측에서부터 내측에 걸쳐서 슬러리가 통과하기 위한 홈(403d)이 형성되어 있다. 홈(403d)은, 리테이너 링(403b)의 형상에 맞춰서, 원주 형상으로 복수 형성되어 있다. 홈(403d)을 통해서, 미사용의 신선한 슬러리와, 사용이 끝난 슬러리가 교체되도록 구성되어 있다.
계속해서, 본 공정에서의 동작을 설명한다.
연마 헤드(403) 내에 웨이퍼(200)를 반입하였으면, 공급관(405)으로부터 슬러리를 공급함과 함께, 연마 반(401) 및 연마 헤드(403)를 회전시킨다. 슬러리는 리테이너 링(403b) 내에 유입되어, 웨이퍼(200)의 표면을 연마한다. 이렇게 연마함으로써, 오목부(2014)를 없앨 수 있다. 소정의 시간 동안 연마하면, 연마 장치(400)로부터 웨이퍼(200)를 반출한다.
그런데, 본 공정을 실시하면, 도 11에 기재된 바와 같이, 웨이퍼(200)의 면 내에서는 절연막(2013)의 높이가 정렬되지 않는 경우가 있음을 알았다. 즉, 절연막(2013)의 막 두께가 정렬되지 않는 경우가 있다. 예를 들어, 웨이퍼(200)의 외주면의 막 두께가 중앙면에 비해 작은 분포 A나, 웨이퍼(200)의 중앙면의 막 두께가 외주면에 비해 작은 분포 B가 존재하는 것을 알았다.
높이 분포에 치우침이 있으면, 후술하는 패터닝 공정에서 비아 홀의 높이의 변동이 발생한다는 문제가 있다. 그에 기인해서 웨이퍼(200) 면 내의 금속막의 특성에 변동이 일어나고, 그 결과, 수율의 저하를 야기한다.
이 문제에 대하여, 발명자에 의한 예의 연구 결과, 분포 A, 분포 B 각각에 원인이 있음을 알았다. 이하에 그 원인을 설명한다.
분포 A의 원인은, 웨이퍼(200)에 대한 슬러리의 공급 방법이다. 상술한 바와 같이, 연마 천(402)에 공급된 슬러리는 리테이너 링(403b)을 통해서, 웨이퍼(200)의 주위로부터 공급된다. 그 때문에, 웨이퍼(200)의 중앙면에는 웨이퍼(200)의 외주면을 연마한 후의 슬러리가 유입되고, 한편 웨이퍼(200)의 외주면에는 신선한 슬러리가 유입된다. 신선한 슬러리는 연마 효율이 높기 때문에, 웨이퍼(200)의 외주면은 중앙면보다도 더 연마되어버린다. 이상으로부터, 절연막(2013)의 막 두께는 분포 A와 같이 됨을 알았다.
분포 B가 되는 원인은 리테이너 링(403b)의 마모이다. 연마 장치(400)로 많은 웨이퍼(200)를 연마하면, 연마 천(402)에 밀어 붙여진 리테이너 링(403b)의 선단이 마모되어, 홈(403d)이나 연마 천(402)과의 접촉면이 변형되거나 한다. 그 때문에, 원래 공급되어야 할 슬러리가 리테이너 링(403b)의 내주에 공급되지 않는 경우가 있다. 이러한 경우, 웨이퍼(200)의 외주면에 슬러리가 공급되지 않으므로, 웨이퍼(200)의 중앙면이 연마되고, 웨이퍼(200)의 외주면이 연마되지 않는 상태가 된다. 따라서, 절연막(2013)의 막 두께는 분포 B와 같이 됨을 알았다.
따라서, 본 실시 형태에서는, 후술하는 바와 같이, 연마 장치(400)로 웨이퍼(200) 위의 절연막(2013)을 연마한 후에, 기판 면 내에서의 적층 절연막의 높이를 정렬시켜서 보정하는 공정을 포함한다. 여기에서 말하는 적층 절연막이란, 절연막(2013)에 후술하는 절연막(2015)을 겹친 막을 말한다. 바꿔 말하면, 적층 절연막의 일부로서 절연막(2013)을 갖고, 또 다른 일부로서, 절연막(2015)을 갖는다.
높이를 정렬하는 구체적인 방법으로서는, 제2 절연막 연마 공정 S107 후에 제2 절연막 막 두께 측정 공정 S108에서 절연막(2013)의 막 두께 분포를 측정하고, 그 측정 데이터에 따라서 제3 절연막 형성 공정 S109를 실행한다. 이렇게 함으로써, 후술하는 관통 홈(2016)의 높이를 웨이퍼(200)의 면 내에서 정렬할 수 있다.
<막 두께 측정 공정 S108>
이어서, 막 두께 측정 공정 S108을 설명한다.
막 두께 측정 공정 S108에서는, 측정 장치를 사용해서 연마 후의 절연막(2013)의 막 두께를 측정한다. 측정 장치는 일반적인 장치를 사용 가능하기 때문에, 구체적인 설명을 생략한다. 여기에서 말하는 막 두께란, 예를 들어 웨이퍼(200)의 표면부터 절연막(2013)의 표면까지의 막 두께를 말한다.
연마 공정 S107 후, 웨이퍼(200)는 측정 장치에 반입된다. 측정 장치는, 연마 장치(400)의 영향을 받기 쉬운 웨이퍼(200)의 중앙면과 그 외주의 외주면 중 적어도 몇 군데를 측정하여, 절연막(2013)의 막 두께(높이) 분포를 측정한다. 측정된 데이터는, 상위 장치를 통해서, 후술하는 기판 처리 장치(100)에 보내진다. 측정 후, 웨이퍼(200)는 측정 장치로부터 반출된다.
<제3 절연막 형성 공정 S109>
계속해서, 제3 절연막 형성 공정을 설명한다. 제3 절연막은 제2 절연막(2013)과 마찬가지의 성분 조성이다. 본 공정에서는, 도 12 또는 도 14에 기재된 바와 같이, 제3 층간 절연막(2015)을, 연마 후의 제2 절연막(2013) 위에 형성한다. 여기에서는, 제2 절연막(2013)과 제3 절연막(2015)을 중첩시킨 층을 적층 절연막이라 칭한다. 또한, 제3 절연막은 적층 절연막의 막 두께 분포를 보정하는 막이므로, 보정막이라 칭해도 된다.
제3 절연막를 형성할 때는, 연마 후의 제2 층간 절연막(2013)의 막 두께 분포를 보정하도록, 제3 층간 절연막(2015)을 형성한다. 보다 바람직하게는, 절연막(2015)의 표면의 높이를 정렬하도록 절연막(2015)을 형성한다. 여기에서 말하는 높이란, 절연막(2015)의 표면의 높이를 말하고, 바꿔 말하면 웨이퍼(200)의 표면부터 절연막(2015)의 표면까지의 거리를 말한다.
또한, 보정이란, 제3 층간 절연막(2015)의 막 두께 분포를, 제2 층간 절연막(2013)의 막 두께 분포보다도 균일성이 높은 분포로 하는 것이라고도 할 수 있다.
이하에 도 12 내지 도 20을 사용해서 본 공정을 설명한다. 도 12는, 제2 절연막(2013)이 분포 A가 된 경우에, 본 공정에서 형성한 절연막(2015)을 설명하는 도면이다. 도 13은 막 두께 분포 A와, 그 보정 분포 A'(타깃 막 두께 분포 A')를 설명하는 설명도이다. 도 14는, 제2 절연막(2013)이 분포 B가 된 경우에, 본 공정에서 형성한 절연막(2015)을 설명하는 도면이다. 도 15는 막 두께 분포 B와, 그 보정 분포 B'(타깃 막 두께 분포 B')를 설명하는 설명도이다. 도 16 내지 도 20은 본 공정을 실현하기 위한 기판 처리 장치를 설명하는 도면이다.
도 12에서, (A)는 절연막(2015)을 형성한 후의 웨이퍼(200)를 상방에서 본 도면이다. 도 12의 (B)는 막 두께 분포 A에 있어서, 도 12의 (A)의 α-α'의 단면 중, 웨이퍼(200)의 중앙과 그 외주를 발췌한 도면이다.
도 14에서, (A)는 절연막(2007)을 형성한 후의 웨이퍼(200)를 상방에서 본 도면이다. 도 14의 (B)는 막 두께 분포 B에 있어서, 도 14의 (A)의 α-α'의 단면 중, 웨이퍼(200)의 중앙과 그 외주를 발췌한 도면이다.
여기에서는, 웨이퍼(200) 중앙면의 제1 절연막을 절연막(2013a), 제2 절연막을 절연막(2015a)이라 칭하고, 웨이퍼(200)의 외주면의 제1 절연막을 절연막(2013b), 제2 절연막을 절연막(2015b)이라 칭한다.
측정기로부터 반출된 웨이퍼(200)는, 도 16에 기재된 제3 절연막을 형성하는 장치인 기판 처리 장치(100)에 반입된다.
기판 처리 장치(100)는, 제2 절연막 막 두께 측정 공정 S108에서 측정한 데이터에 기초하여 절연막(2007)의 막 두께를 기판 면 내에서 제어한다. 예를 들어, 상위 장치로부터 수신한 데이터가 분포 A를 나타내는 데이터라면, 웨이퍼(200) 외주면의 절연막(2015b)을 두껍게 하여, 중앙면의 절연막(2015a)이 외주면의 절연막(2015b)보다도 얇아지도록, 막 두께를 제어한다. 또한, 상위 장치로부터 수신한 데이터가 분포 B를 나타내는 데이터라면, 웨이퍼(200) 중앙면의 절연막(2015a)을 두껍게 하여, 외주면의 절연막(2015b)을 절연막(2015a)보다도 얇아지도록, 막 두께를 제어한다.
보다 바람직하게는, 제2 절연막(2013)과 제3 절연막(2015)을 중첩한 적층 절연막의 높이를, 웨이퍼 면 내에서 소정의 범위로 하도록, 제3 절연막(2015)의 두께를 제어한다. 바꿔 말하면, 기판의 면 내에서의 상기 제3 층간 절연막(2015)의 높이의 분포가 소정의 범위 내가 되도록 제3 층간 절연막(2015)의 막 두께 분포를 제어하여, 높이를 정렬한다.
바꾸어 말하면, 적층 절연막의 기판의 중심측의 막 두께와 기판의 외주측의 막 두께와의 차를, 제2 절연막(2013)의 기판 중심측의 막 두께와 기판 외주측의 막 두께와의 차보다도 작게 한다고도 할 수 있다.
또한 바꾸어 말하면, 적층 절연막의 막 두께 분포를, 제2 절연막(2013)의 막 두께 분포보다도 막 두께 균일성이 높은 분포로 한다고도 할 수 있다.
즉, 도 12, 도 14에 기재된 바와 같이, 웨이퍼(200)의 중앙면에서의 배리어 절연막(2012) 표면으로부터 제3 절연막(2015a) 상단까지의 높이(H1a)와, 웨이퍼(200) 외주면에서의 배리어 절연막(2012)의 표면에서부터 제3 절연막(2015b)의 상단까지의 높이(H1b)를 정렬할 수 있다.
이어서, 절연막(2015a), 절연막(2015b) 각각의 막 두께를 제어 가능한 기판 처리 장치(100)에 대해서 구체적으로 설명한다.
본 실시 형태에 따른 처리 장치(100)에 대해서 설명한다. 기판 처리 장치(100)는, 여기에서는, 도 16에 도시하고 있는 바와 같이, 낱장식의 기판 처리 장치로서 구성되어 있다. 기판 처리 장치(100)는, 반도체 장치의 제조의 일 공정에서 사용된다. 여기에서는, 적어도 제3 절연막 형성 공정 S109에서 사용된다.
도 16에 도시하는 바와 같이, 기판 처리 장치(100)는, 처리 용기(202)를 구비하고 있다. 처리 용기(202)는, 예를 들어 횡단면이 원형이며 편평한 밀폐 용기로서 구성되어 있다. 처리 용기(202) 내에는, 기판으로서의 실리콘 웨이퍼 등의 웨이퍼(200)를 처리하는 처리 공간(처리실)(201), 반송 공간(203)이 형성되어 있다. 처리 용기(202)는, 상부 용기(202a), 하부 용기(202b)로 구성된다. 상부 용기(202a)는, 예를 들어 석영 또는 세라믹스 등의 비금속 재료로 구성되고, 하부 용기(202b)는, 예를 들어 알루미늄(Al)이나 스테인리스(SUS) 등의 금속 재료, 또는, 석영에 의해 구성되어 있다. 기판 적재대(212)보다도 상방의 공간을 처리 공간(201)이라 칭하고, 하부 용기(202b)에 둘러싸인 공간으로서, 기판 적재대(212)보다도 하방의 공간을 반송 공간(203)이라 칭한다.
하부 용기(202b)의 측면에는, 게이트 밸브(205)에 인접한 기판 반입출구(206)가 형성되어 있고, 웨이퍼(200)는 기판 반입출구(206)를 통해서 반송 공간(203)과의 사이를 이동한다. 하부 용기(202b)의 저부에는, 리프트 핀(207)이 복수 설치되어 있다. 또한, 하부 용기(202b)는 접지 전위로 되어 있다.
<기판 적재대>
처리 공간(201) 내에는, 웨이퍼(200)를 지지하는 기판 지지부(210)가 설치되어 있다. 기판 지지부(서셉터)(210)는, 웨이퍼(200)를 적재하는 적재면(211)과, 적재면(211)을 표면에 갖는 기판 적재대(212), 기판 적재대(212)에 내포된 가열부로서의 히터(213)를 주로 갖는다. 기판 적재대(212)에는, 리프트 핀(207)이 관통하는 관통 구멍(214)이, 리프트 핀(207)과 대응하는 위치에 각각 형성되어 있다.
기판 적재대(212)는 샤프트(217)에 의해 지지된다. 샤프트(217)는, 처리 용기(202)의 저부를 관통하고 있고, 또한 처리 용기(202)의 외부에서 승강 기구(218)에 접속되어 있다. 승강 기구(218)를 작동시켜서 샤프트(217) 및 지지대(212)를 승강시킴으로써, 적재면(211) 위에 적재되는 웨이퍼(200)를 승강시키는 것이 가능하게 되어 있다. 또한, 샤프트(217) 하단부의 주위는 벨로즈(290)에 의해 덮여 있어, 처리 공간(201) 내는 기밀하게 유지되어 있다.
기판 적재대(212)는, 웨이퍼(200)의 반송 시에는, 적재면(211)이 기판 반입출구(206)의 위치(웨이퍼 반송 위치)가 되도록 기판 지지대까지 하강하고, 웨이퍼(200)의 처리 시에는 도 16에서 도시한 바와 같이, 웨이퍼(200)가 처리 공간(201) 내의 처리 위치(웨이퍼 처리 위치)까지 상승한다.
구체적으로는, 기판 적재대(212)를 웨이퍼 반송 위치까지 하강시켰을 때는, 리프트 핀(207)의 상단부가 적재면(211)의 상면으로부터 돌출되어, 리프트 핀(207)이 웨이퍼(200)를 하방으로부터 지지하도록 되어 있다. 또한, 기판 적재대(212)를 웨이퍼 처리 위치까지 상승시켰을 때는, 리프트 핀(207)은 적재면(211)의 상면으로부터 매몰되어, 적재면(211)이 웨이퍼(200)를 하방으로부터 지지하도록 되어 있다. 또한, 리프트 핀(207)은, 웨이퍼(200)와 직접 접촉하기 때문에, 예를 들어 석영이나 알루미나 등의 재질로 형성하는 것이 바람직하다. 또한, 리프트 핀(207)에 승강 기구를 설치하여, 리프트 핀(207)을 움직이도록 구성해도 된다.
또한, 도 17에 도시한 바와 같이, 기판 적재대(212)에는, 도 16에 도시된 바이어스 조정부(219)로서의 제1 바이어스 전극(219a)과 제2 바이어스 전극(219b)이 설치되어 있다. 제1 바이어스 전극(219a)은, 제1 임피던스 조정부(220a)와 접속되고, 제2 바이어스 전극(219b)은, 제2 임피던스 조정부(220b)와 접속되어, 각각의 전극의 전위를 조정 가능하게 구성되어 있다. 또한, 도 18에 도시한 바와 같이 제1 바이어스 전극(219a)과 제2 바이어스 전극(219b)은, 동심원 형상으로 형성되어, 기판의 중심측의 전위와 외주측의 전위를 조정 가능하게 구성된다.
또한, 제1 임피던스 조정부(220a)에 제1 임피던스 조정 전원(221a)을 설치하고, 제2 임피던스 조정부(220b)에 제2 임피던스 조정 전원(221b)을 설치하도록 구성해도 된다. 제1 임피던스 조정 전원(221a)을 설치함으로써, 제1 바이어스 전극(219a)의 전위의 조정 폭을 확장할 수 있어, 기판인 웨이퍼(200)의 중심측에 인입되는 활성종의 양의 조정 폭을 확장할 수 있다. 또한, 제2 임피던스 조정 전원(221b)을 설치함으로써, 제2 바이어스 전극(219b)의 전위의 조정 폭을 확장할 수 있어, 웨이퍼(200)의 외주측에 인입되는 활성종의 양의 조정 폭을 확장할 수 있다. 예를 들어, 활성종이 플러스의 전위인 경우에, 제1 바이어스 전극(219a)의 전위를 마이너스가 되도록 구성하여, 제2 바이어스 전극(219b)의 전위를 제1 바이어스 전극(219a)의 전위보다도 높아지도록 구성함으로써, 웨이퍼(200)의 외주측에 공급되는 활성종량보다도 중심측에 공급되는 활성종량을 많게 할 수 있다. 또한, 처리실(201) 내에 생성되는 활성종의 전위가 중성에 가까운 경우에도, 제1 임피던스 조정 전원(221a)과 제2 임피던스 조정 전원(221b) 중 어느 하나 또는 양쪽을 사용함으로써, 웨이퍼(200)에 인입되는 양을 조정할 수 있다.
또한, 기판 처리 장치(100)에는 가열부로서 히터(213)가 설치되어 있다. 또한, 히터(213)는, 제1 히터(213a)와 제2 히터(213b)와 같이 기판 지지부(210)의 존마다 설치해도 된다. 제1 히터(213a)는, 제1 바이어스 전극(219a)과 대향하도록 설치되고, 제2 히터(213b)는 제2 바이어스 전극(219b)과 대향하도록 설치된다. 제1 히터(213a)는 제1 히터 전원(213c)과 접속되고, 제2 히터(213b)는 제2 히터 전원(213d)과 접속되어, 각각의 히터에의 전력의 공급량을 조정 가능하게 구성된다.
<활성화부>
도 16에 도시한 바와 같이, 상부 용기(202a)의 상방에는, 제1 활성화부(상방 활성부)로서의 제1 코일(250a)이 설치되어 있다. 제1 코일(250a)에는, 제1 매칭 박스(250d)를 통해서 제1 고주파 전원(250c)이 접속되어 있다. 제1 코일(250a)에 고주파 전력이 공급됨으로써, 처리실(201)에 공급되는 가스를 여기해서 플라즈마를 생성 가능하게 구성된다. 특히, 처리실(201)의 상부이며, 웨이퍼(200)과 대향하는 공간(제1 플라즈마 생성 영역(251))에 플라즈마가 생성된다. 또한, 기판 적재대(212)와 대향하는 공간에 플라즈마가 생성되도록 구성해도 된다.
또한, 도 16에 도시한 바와 같이, 상부 용기(202a)의 측방에, 제2 활성화부(측방 활성화부)로서의 제2 코일(250b)을 설치해도 된다. 코일(250b)에는, 제2 매칭 박스(250e)를 통해서 제2 고주파 전원(250f)이 접속되어 있다. 제2 코일(250b)에 고주파 전력이 공급됨으로써, 처리실(201)에 공급되는 가스를 여기해서 플라즈마를 생성 가능하게 구성된다. 특히, 처리실(201)의 측방이며, 웨이퍼(200)과 대향하는 공간보다도 외측의 공간(제2 플라즈마 생성 영역(252))에 플라즈마가 생성된다. 또한, 기판 적재대(212)와 대향하는 공간보다도 외측에 플라즈마가 생성되도록 구성해도 된다.
여기에서는, 제1 활성화부와 제2 활성화부 각각에, 각각 별도의 매칭 박스와 고주파 전원을 설치한 예를 나타냈지만, 이에 한정되지 않고, 제1 코일(250a)과 제2 코일(250b)에서 공통의 매칭 박스를 사용하도록 구성해도 된다. 또한, 제1 코일(250a)과 제2 코일(250b)에서 공통의 고주파 전원을 사용하도록 구성해도 된다.
<자력 생성부(자계 생성부)>
도 16에 도시한 바와 같이, 상부 용기(202a)의 상방에는, 제1 자력 생성부(제1 자계 생성부)로서의 제1 전자석(상부 전자석)(250g)이 설치되어도 된다. 제1 전자석(250g)에는, 제1 전자석(250g)에 전력을 공급하는 제1 전자석 전원(250i)이 접속되어 있다. 또한, 제1 전자석(250g)은 링 형상이며, 도 16에 도시한 바와 같이 Z1 또는 Z2 방향의 자력(자계)을 생성 가능하게 구성되어 있다. 자력(자계)의 방향은, 제1 전자석 전원(250i)으로부터 공급되는 전류의 방향으로 제어된다.
또한, 웨이퍼(200)보다도 하방이며, 처리 용기(202)의 측면에, 제2 자력 생성부(자계 생성부)로서의 제2 전자석(측방 전자석)(250h)이 설치되어 있어도 된다. 제2 전자석(250h)에는, 제2 전자석(250h)에 전력을 공급하는 제2 전자석 전원(250j)이 접속되어 있다. 또한, 제2 전자석(250h)은, 링 형상이며, 도 16에 도시한 바와 같은 Z1 또는 Z2 방향의 자력(자계)을 생성 가능하게 구성되어 있다. 자력(자계)의 방향은, 제2 전자석 전원(250j)으로부터 공급되는 전류의 방향으로 제어된다.
제1 전자석(250g)과 제2 전자석(250h) 중 어느 하나에 의해, Z1 방향으로의 자력(자계)을 형성함으로써, 제1 플라즈마 생성 영역(251)에 형성된 플라즈마를 제3 플라즈마 생성 영역(253)이나 제4 플라즈마 생성 영역(254)으로 이동(확산)시킬 수 있다. 또한, 제3 플라즈마 생성 영역(253)에서는, 웨이퍼(200)의 중심측과 대향하는 위치에 생성되는 활성종의 활성도가, 웨이퍼(200)의 외주측에 대향하는 위치에 생성되는 활성종의 활성도보다도 높아진다. 이것은, 중심측에 가스가 공급되기 때문에 발생한다. 또한, 제4 플라즈마 생성 영역(254)에서는, 웨이퍼(200)의 외주측에 대향하는 위치에 생성되는 활성종의 활성도가, 중심측에 대향하는 위치에 생성되는 활성종의 활성도보다도 높아진다. 이것은, 기판 지지부(210)의 외주측에 배기 경로가 형성되므로, 웨이퍼(200)의 외주측에 가스 분자가 모이기 때문에 발생한다. 플라즈마의 위치는, 제1 전자석(250g)과 제2 전자석(250h)에 공급되는 전력에 의해 제어할 수 있고, 전력을 증대시킴으로써 보다 웨이퍼(200)에 근접시킬 수 있다. 또한, 제1 전자석(250g)과 제2 전자석(250h)의 양쪽에 의해, Z1 방향으로의 자력(자계)을 형성함으로써, 더욱 플라즈마를 웨이퍼(200)에 근접시킬 수 있다. 또한, Z2 방향으로의 자력(자계)을 형성함으로써, 제1 플라즈마 생성 영역(251)에서 형성된 플라즈마가 웨이퍼(200) 방향으로 확산하는 것을 억제시킬 수 있어, 웨이퍼(200)에 공급되는 활성종의 에너지를 저하시킬 수 있다. 또한, 제1 전자석(250g)에서 형성되는 자계의 방향과 제2 전자석(250h)에서 형성되는 자력(자계)의 방향을 각각 상이하게 구성해도 된다.
또한, 처리실(201) 내이며, 제1 전자석(250g)과 제2 전자석(250h)의 사이에, 자기 차단판(250k)을 설치해도 된다. 자기 차단판(250k)을 설치함으로써, 제1 전자석(250g)에서 형성되는 자력(자계)과 제2 전자석(250h)에서 형성되는 자력(자계)을 분리할 수 있고, 각각의 자계를 조정함으로써, 웨이퍼(200)의 면 내의 처리 균일성을 조정하는 것이 용이하게 된다. 또한, 자기 차단판(250k)의 높이를 자기 차단판 승강 기구(도시하지 않음)에 의해 조정 가능하도록 구성해도 된다.
<배기계>
반송 공간(203)(하부 용기(202b))의 내벽에는, 처리 공간(201)의 분위기를 배기하는 배기부로서의 배기구(221)가 형성되어 있다. 배기구(221)에는 배기관(222)이 접속되어 있고, 배기관(222)에는, 처리 공간(201) 내를 소정의 압력으로 제어하는 APC(Auto Pressure Controller) 등의 압력 조정기(223), 진공 펌프(224)가 순서대로 직렬로 접속되어 있다. 주로, 배기구(221), 배기관(222), 압력 조정기(223)에 의해 배기계(배기 라인)가 구성된다. 또한, 진공 펌프(224)를 배기계(배기 라인) 구성의 일부로 추가하여도 된다.
<가스 도입구>
상부 용기(202a)의 상부에는, 처리 공간(201) 내에 각종 가스를 공급하기 위한 가스 도입구(241a)가 형성되고, 공통 가스 공급관(242)이 접속되어 있다.
<가스 공급부>
도 19에 도시한 바와 같이, 공통 가스 공급관(242)에는, 제1 가스 공급관(243a), 제2 가스 공급관(244a), 제3 가스 공급관(245a), 클리닝 가스 공급관(248a)이 접속되어 있다.
제1 가스 공급관(243a)을 포함하는 제1 가스 공급부(243)로부터는 제1 원소 함유 가스(제1 처리 가스)가 주로 공급되고, 제2 가스 공급관(244a)을 포함하는 제2 가스 공급부(244)로부터는 주로 제2 원소 함유 가스(제2 처리 가스)가 공급된다. 제3 가스 공급관(245a)을 포함하는 제3 가스 공급부(245)로부터는, 주로 퍼지 가스가 공급되고, 클리닝 가스 공급관(248a)을 포함하는 클리닝 가스 공급부(248)로부터는 클리닝 가스가 공급된다. 처리 가스를 공급하는 처리 가스 공급부는, 제1 처리 가스 공급부와 제2 처리 가스 공급부 중 어느 하나 또는 양쪽으로 구성되고, 처리 가스는, 제1 처리 가스와 제2 처리 가스 중 어느 하나 또는 양쪽으로 구성된다.
<제1 가스 공급부>
제1 가스 공급관(243a)에는, 상류 방향에서부터 순서대로, 제1 가스 공급원(243b), 유량 제어기(유량 제어부)인 매스 플로우 컨트롤러 MFC(243c) 및 개폐 밸브인 밸브(243d)가 설치되어 있다.
제1 가스 공급원(243b)으로부터, 제1 원소를 함유하는 가스(제1 처리 가스)가 공급되어, MFC(243c), 밸브(243d), 제1 가스 공급관(243a), 공통 가스 공급관(242)을 통해서 가스 도입구(241a)에 공급된다.
제1 처리 가스는, 원료 가스, 즉, 처리 가스의 하나이다.
여기서, 제1 원소는, 예를 들어 실리콘(Si)이다. 즉, 제1 처리 가스는, 예를 들어 실리콘 함유 가스이다. 실리콘 함유 가스로서는, 예를 들어 디실란(Si2H6) 가스를 사용한다. 또한 실리콘 함유 가스로서는, 디실란 외에, TEOS(Tetraethyl orthosilicate, Si(OC2H5)4), 비스터셔리부틸아미노실란(SiH2(NH(C4H9))2, 약칭: BTBAS), 테트라키스디메틸아미노실란(Si[N(CH3)2]4, 약칭: 4DMAS) 가스, 비스디에틸아미노실란(Si[N(C2H5)2]2H2, 약칭: 2DEAS) 가스 등, 헥사메틸디실라잔(C6H19NSi2, 약칭: HMDS)이나 트리실릴아민((SiH3)3N, 약칭: TSA), 헥사클로로디실란(Si2Cl6, 약칭: HCDS) 등을 사용할 수 있다. 또한, 제1 처리 가스의 원료는, 상온 상압에서 고체, 액체 및 기체 중 어느 것이어도 된다. 제1 처리 가스의 원료가 상온 상압에서 액체인 경우에는, 제1 가스 공급원(243b)과 MFC(243c)의 사이에, 도시하지 않은 기화기를 설치하면 된다. 여기에서는 원료는 기체로서 설명한다.
제1 가스 공급관(243a)의 밸브(243d)보다도 하류측에는, 제1 불활성 가스 공급관(246a)의 하류단이 접속되어 있다. 제1 불활성 가스 공급관(246a)에는, 상류 방향에서부터 순서대로, 불활성 가스 공급원(246b), MFC(246c) 및 개폐 밸브인 밸브(246d)가 설치되어 있다.
여기서, 불활성 가스는, 예를 들어 헬륨(He) 가스이다. 또한, 불활성 가스로서, He 가스 외에, 예를 들어 네온(Ne) 가스, 아르곤(Ar) 가스 등의 희가스를 사용할 수 있다. 또한, 불활성 가스는, 처리 가스나, 웨이퍼(200), 성막되는 막과 반응하기 어려운 가스이어도 된다. 예를 들어, 질소(N2) 가스를 사용 가능한 경우가 있다.
주로, 제1 가스 공급관(243a), MFC(243c), 밸브(243d)에 의해, 제1 가스 공급부(243)(실리콘 함유 가스 공급부라고도 함)가 구성된다.
또한, 주로, 제1 불활성 가스 공급관(246a), MFC(246c) 및 밸브(246d)에 의해 제1 불활성 가스 공급부가 구성된다. 또한, 불활성 가스 공급원(246b), 제1 가스 공급관(243a)을, 제1 불활성 가스 공급부에 포함해서 생각해도 된다.
또한, 제1 가스 공급원(243b), 제1 불활성 가스 공급부를, 제1 가스 공급부에 포함해서 생각해도 된다.
<제2 가스 공급부>
제2 가스 공급관(244a)의 상류에는, 상류 방향에서부터 순서대로, 제2 가스 공급원(244b), MFC(244c) 및 개폐 밸브인 밸브(244d)가 설치되어 있다.
제2 가스 공급원(244b)으로부터, 제2 원소를 함유하는 가스(이하, 「제2 처리 가스」)가 공급되어, MFC(244c), 밸브(244d), 제2 가스 공급관(244a), 공통 가스 공급관(242)을 통해서 가스 정류부(234)에 공급된다.
제2 처리 가스는, 처리 가스의 하나이다. 또한, 제2 처리 가스는, 반응 가스 또는 개질 가스로서 생각해도 된다.
여기서, 제2 처리 가스는, 제1 원소와 상이한 제2 원소를 함유한다. 제2 원소로서는, 예를 들어 질소(N), 산소(O), 탄소(C), 수소(H) 중 어느 하나이다. 또한, 제2 처리 가스로서, 이들 원소를 복수 포함하는 가스를 사용해도 된다. 구체적으로는, 제2 처리 가스로서, 산소(O2) 가스가 사용된다.
주로, 제2 가스 공급관(244a), MFC(244c), 밸브(244d)에 의해, 제2 처리 가스 공급부(244)가 구성된다.
이 외에도, 활성화부로서의 리모트 플라즈마 유닛(RPU)(244e)을 설치하여, 제2 처리 가스를 활성화 가능하게 구성해도 된다.
또한, 제2 가스 공급관(244a)의 밸브(244d)보다도 하류측에는, 제2 불활성 가스 공급관(247a)의 하류단이 접속되어 있다. 제2 불활성 가스 공급관(247a)에는, 상류 방향에서부터 순서대로, 불활성 가스 공급원(247b), MFC(247c) 및 개폐 밸브인 밸브(247d)가 설치되어 있다.
제2 불활성 가스 공급관(247a)으로부터는, 불활성 가스가, MFC(247c), 밸브(247d), 제2 불활성 가스 공급관(247a)을 통해서 가스 정류부(234)에 공급된다. 불활성 가스는, 박막 형성 공정 S109(후술하는 S4001 내지 S4005)에서는 캐리어 가스 또는 희석 가스로서 작용한다.
주로, 제2 불활성 가스 공급관(247a), MFC(247c) 및 밸브(247d)에 의해 제2 불활성 가스 공급부가 구성된다. 또한, 불활성 가스 공급원(247b), 제2 가스 공급관(244a)을 제2 불활성 가스 공급부에 포함해서 생각해도 된다.
또한, 제2 가스 공급원(244b), 제2 불활성 가스 공급부를, 제2 원소 함유 가스 공급부(244)에 포함해서 생각해도 된다.
<제3 가스 공급부>
제3 가스 공급관(245a)에는, 상류 방향에서부터 순서대로, 제3 가스 공급원(245b), 유량 제어기(유량 제어부)인 MFC(245c) 및 개폐 밸브인 밸브(245d)가 설치되어 있다.
제3 가스 공급원(245b)으로부터, 퍼지 가스로서의 불활성 가스가 공급되어, MFC(245c), 밸브(245d), 제3 가스 공급관(245a), 공통 가스 공급관(242)을 통해서 가스 정류부(234)에 공급된다.
여기서, 불활성 가스는, 예를 들어 질소(N2) 가스이다. 또한, 불활성 가스로서, N2 가스 외에, 예를 들어 헬륨(He) 가스, 네온(Ne) 가스, 아르곤(Ar) 가스 등의 희가스를 사용할 수 있다.
주로, 제3 가스 공급관(245a), MFC(245c), 밸브(245d)에 의해, 제3 가스 공급부(245)(퍼지 가스 공급부라고도 함)가 구성된다.
<클리닝 가스 공급부>
클리닝 가스 공급관(248a)에는, 상류 방향에서부터 순서대로, 클리닝 가스원(248b), MFC(248c), 밸브(248d), RPU(250)가 설치되어 있다.
클리닝 가스원(248b)으로부터 클리닝 가스가 공급되어, MFC(248c), 밸브(248d), RPU(250), 클리닝 가스 공급관(248a), 공통 가스 공급관(242)을 통해서 가스 정류부(234)에 공급된다.
클리닝 가스 공급관(248a)의 밸브(248d)보다도 하류측에는, 제4 불활성 가스 공급관(249a)의 하류단이 접속되어 있다. 제4 불활성 가스 공급관(249a)에는, 상류 방향에서부터 순서대로, 제4 불활성 가스 공급원(249b), MFC(249c), 밸브(249d)가 설치되어 있다.
또한, 주로, 클리닝 가스 공급관(248a), MFC(248c) 및 밸브(248d)에 의해 클리닝 가스 공급부가 구성된다. 또한, 클리닝 가스원(248b), 제4 불활성 가스 공급관(249a), RPU(250)를, 클리닝 가스 공급부에 포함해서 생각해도 된다.
또한, 제4 불활성 가스 공급원(249b)으로부터 공급되는 불활성 가스를, 클리닝 가스의 캐리어 가스 또는 희석 가스로서 작용하도록 공급해도 된다.
클리닝 가스원(248b)으로부터 공급되는 클리닝 가스는, 클리닝 공정에서는 가스 정류부(234)나 처리실(201)에 부착된 부생성물 등을 제거하는 클리닝 가스로서 작용한다.
여기서, 클리닝 가스는, 예를 들어 3불화질소(NF3) 가스이다. 또한, 클리닝 가스로서, 예를 들어 불화수소(HF) 가스, 3불화염소(ClF3) 가스, 불소(F2) 가스 등을 사용해도 되고, 또한 이들을 조합해서 사용해도 된다.
또한 바람직하게는, 상술한 각 가스 공급부에 설치된 유량 제어부로서는, 니들 밸브나 오리피스 등의, 가스 플로우의 응답성이 높은 구성이 바람직하다. 예를 들어, 가스의 펄스폭이 밀리 초 오더가 된 경우에는, MFC에서는 응답할 수 없는 경우가 있지만, 니들 밸브나 오리피스의 경우에는, 고속의 ON/OFF 밸브와 조합함으로써, 밀리 초 이하의 가스 펄스에 대응하는 것이 가능하게 된다.
<제어부>
도 16에 도시한 바와 같이 기판 처리 장치(100)는, 기판 처리 장치(100)의 각 부의 동작을 제어하는 컨트롤러(121)를 갖고 있다.
도 20에 도시한 바와 같이, 제어부(제어 수단)인 컨트롤러(121)는, CPU(Central Processing Unit)(121a), RAM(Random Access Memory)(121b), 기억 장치(121c), I/O 포트(121d)를 구비한 컴퓨터로서 구성되어 있다. RAM(121b), 기억 장치(121c), I/O 포트(121d)는, 내부 버스(121e)를 통해서, CPU(121a)와 데이터 교환 가능하도록 구성되어 있다. 컨트롤러(121)에는, 예를 들어 터치 패널 등으로서 구성된 입출력 장치(122)나, 외부 기억 장치(283), 수신부(285) 등이 접속 가능하게 구성되어 있다. 또한, 상위 장치(270)에 네트워크(284)를 통해서 접속되는 수신부(285)가 설치된다. 수신부(285)는, 상위 장치(270)로부터 다른 장치의 정보를 수신하는 것이 가능하다.
기억 장치(121c)는, 예를 들어 플래시 메모리, HDD(Hard Disk Drive) 등으로 구성되어 있다. 기억 장치(121c) 내에는, 기판 처리 장치의 동작을 제어하는 제어 프로그램이나, 후술하는 기판 처리의 수순이나 조건 등이 기재된 프로그램 레시피 등이 판독 가능하게 저장되어 있다. 또한, 프로세스 레시피는, 후술하는 기판 처리 공정에서의 각 수순을 컨트롤러(121)에 실행시켜, 소정의 결과를 얻을 수 있게 조합된 것이며, 프로그램으로서 기능한다. 이하, 이 프로그램 레시피나 제어 프로그램 등을 총칭하여, 간단히 프로그램이라고도 한다. 또한, 본 명세서에서 프로그램이라는 말을 사용한 경우에는, 프로그램 레시피 단체만을 포함하는 경우, 제어 프로그램 단체만을 포함하는 경우, 또는, 그 양쪽을 포함하는 경우가 있다. 또한, RAM(121b)은, CPU(121a)에 의해 판독된 프로그램이나 데이터 등이 일시적으로 유지되는 메모리 영역(워크 에리어)으로서 구성되어 있다.
I/O 포트(121d)에는, 게이트 밸브(205), 승강 기구(218), 압력 조정기(223), 진공 펌프(224), RPU(250), MFC(243c, 244c, 245c, 246c, 247c, 248c, 249c), 밸브(243d, 244d, 245d, 246d, 247d, 248d, 249d), 제1 매칭 박스(250d), 제2 매칭 박스(250e), 제1 고주파 전원(250c), 제2 고주파 전원(250f), 제1 임피던스 조정부(220a), 제2 임피던스 조정부(220b), 제1 임피던스 조정 전원(221a), 제2 임피던스 조정 전원(221b), 제1 전자석 전원(250i), 제2 전자석 전원(250j), 제1 히터 전원(213c), 제2 히터 전원(213d) 등이 접속되어 있다.
CPU(121a)는, 기억 장치(121c)로부터의 제어 프로그램을 판독해서 실행함과 함께, 입출력 장치(122)로부터의 조작 커맨드의 입력 등에 따라서 기억 장치(121c)로부터 프로세스 레시피를 판독하도록 구성되어 있다. 그리고, CPU(121a)는, 판독된 프로세스 레시피의 내용에 따르도록, 게이트 밸브(205)의 개폐 동작, 승강 기구(218)의 승강 동작, 압력 조정기(223)의 압력 조정 동작, 진공 펌프(224)의 ON/OFF 제어, RPU(250)의 가스 여기 동작, MFC(243c, 244c, 245c, 246c, 247c, 248c, 249c)의 유량 조정 동작, 밸브(243d, 244d, 245d, 246d, 247d, 248d, 249d)의 가스의 온/오프 제어, 제1 매칭 박스(250d) 및 제2 매칭 박스(250e)의 정합 제어, 제1 고주파 전원(250c) 및 제2 고주파 전원(250f)의 ON/OFF 제어, 제1 임피던스 조정부(220a) 및 제2 임피던스 조정부(220b)의 임피던스 조정, 제1 임피던스 조정 전원(221a) 및 제2 임피던스 조정 전원(221b)의 ON/OFF 제어, 제1 전자석 전원(250i) 및 제2 전자석 전원(250j)의 전력 제어, 제1 히터 전원(213c) 및 제2 히터 전원(213d)의 전력 제어 등을 제어하도록 구성되어 있다.
또한, 컨트롤러(121)는, 전용의 컴퓨터로서 구성되어 있는 경우에 한하지 않고, 범용의 컴퓨터로서 구성되어 있어도 된다. 예를 들어, 상술한 프로그램을 저장한 외부 기억 장치(예를 들어, 자기 테이프, 플렉시블 디스크나 하드 디스크 등의 자기 디스크, CD나 DVD 등의 광 디스크, MO 등의 광자기 디스크, USB 메모리나 메모리 카드 등의 반도체 메모리)(283)를 준비하고, 이러한 외부 기억 장치(283)를 사용해서 범용의 컴퓨터에 프로그램을 인스톨하거나 함으로써, 본 실시 형태에 따른 컨트롤러(121)를 구성할 수 있다. 또한, 컴퓨터에 프로그램을 공급하기 위한 수단은, 외부 기억 장치(283)를 통해서 공급하는 경우에 한정되지 않는다. 예를 들어, 인터넷이나 전용 회선 등의 통신 수단을 사용하여, 외부 기억 장치(283)를 통하지 않고 프로그램을 공급하도록 해도 된다. 또한, 기억 장치(121c)나 외부 기억 장치(283)는, 컴퓨터 판독 가능한 기록 매체로서 구성된다. 이하, 이들을 총칭하여, 간단히 기록 매체라고도 한다. 또한, 본 명세서에서, 기록 매체라는 말을 사용한 경우에는, 기억 장치(121c) 단체만을 포함하는 경우, 외부 기억 장치(283) 단체만을 포함하는 경우, 또는, 그 양쪽을 포함하는 경우가 있다.
또한, 본 실시 형태의 수신부에서는, 상위 장치(270)로부터 다른 장치의 정보를 수신하는 것에 대해서 기재했지만, 이에 한정되는 것은 아니다. 예를 들어, 상위 장치(270)를 통하지 않고, 다른 장치로부터 직접 정보를 수신하도록 해도 된다. 또한, 입출력 장치(122)에서 다른 장치의 정보를 입력하고, 그것에 기초하여 제어해도 된다. 또한, 다른 장치의 정보를 외부 기억 장치(283)에 기억하고, 그 외부 기억 장치(283)로부터 다른 장치의 정보를 수신해도 된다.
계속해서, 기판 처리 장치(100)를 사용한 막의 형성 방법에 대해서 도 21, 도 22를 사용해서 설명한다.
막 두께 측정 공정 S108 후에, 측정된 웨이퍼(200)는 기판 처리 장치(100)에 반입된다. 또한, 이하의 설명에서, 기판 처리 장치를 구성하는 각 부의 동작은 컨트롤러(121)에 의해 제어된다.
<기판 반입 공정 S3004>
막 두께 측정 공정 S108에서 제1 절연막(2013)이 측정되었으면, 웨이퍼(200)를 기판 처리 장치(100)에 반입시킨다. 구체적으로는, 기판 지지부(210)를 승강 기구(218)에 의해 하강시켜, 리프트 핀(207)이 관통 구멍(214)으로부터 기판 지지부(210)의 상면측으로 돌출된 상태로 한다. 또한, 처리실(201) 내를 소정의 압력으로 압력 조절한 후, 게이트 밸브(205)를 개방하여, 게이트 밸브(205)로부터 리프트 핀(207) 위에 웨이퍼(200)를 적재시킨다. 웨이퍼(200)를 리프트 핀(207) 위에 적재시킨 후, 승강 기구(218)에 의해 기판 지지부(210)를 소정의 위치까지 상승시킴으로써, 웨이퍼(200)가, 리프트 핀(207)으로부터 기판 지지부(210)에 적재되게 된다. 여기에서 소정의 압력이란, 예를 들어 처리실(201) 내의 압력≥진공 반송 공간(203) 내의 압력으로 한다.
<감압·온도 조정 공정 S4001>
계속해서, 처리실(201) 내가 소정의 압력(진공도)이 되도록, 배기관(222)을 통해서 처리실(201) 내를 배기한다. 이때, 압력 센서가 측정한 압력값에 기초하여, 압력 조정기(223)로서의 APC 밸브의 밸브 개방도를 피드백 제어한다. 또한, 온도 센서(도시하지 않음)가 검출한 온도 값에 기초하여, 처리실(201) 내가 소정의 온도로 되도록 히터(213)에의 통전량을 피드백 제어한다. 구체적으로는, 기판 지지부(210)를 히터(213)에 의해 미리 가열해 두고, 웨이퍼(200) 또는 기판 지지부(210)의 온도 변화가 없어지고 나서 소정 시간 방치한다. 그 동안에, 처리실(201) 내에 잔류하고 있는 수분 또는 부재로부터의 탈가스 등이 있는 경우에는, 진공 배기나 N2 가스의 공급에 의한 퍼지에 의해 제거해도 된다. 이것으로 성막 프로세스 전의 준비가 완료되게 된다. 또한, 처리실(201) 내를 소정의 압력으로 배기할 때, 한번에, 도달 가능한 진공도까지 진공 배기해도 된다.
또한, 여기서, 수신한 데이터에 기초하여, 제1 히터(213a)와 제2 히터(213b)의 온도를 튜닝 가능하게 구성해도 된다. 웨이퍼(200)의 중심측의 온도와 외주측의 온도를 상이하게 하도록 튜닝함으로써, 웨이퍼(200)의 중심측과 외주측의 처리를 상이하게 하도록 할 수 있다.
또한, n층째의 절연막을 형성할 때는, 기판의 온도를, n-1회째의 온도보다도 낮아지도록 제어하는 것이 바람직하다. 절연막의 층이 증가한 경우에, n-1회째의 온도보다도 높게 처리하면, n-1층째의 절연막과 각 절연막의 사이에 존재하는 금속막이나, 각 절연막에 매립된 금속막 등이 절연막의 층에 확산해버리는 것을 억제할 수 있다.
<활성화 조건 조정 공정 S4002>
계속해서, 이하의 실시예 (A) 내지 (C) 중 적어도 1개 이상의 조정(튜닝)을 행한다. 도 22에서는, 실시예 (A)를 행한 예를 나타낸다.
실시예 (A) 제1 전자석 전원(250i)과 제2 전자석 전원(250j)으로부터 제1 전자석(250g)과 제2 전자석(250h) 각각에 소정의 전력을 공급하여, 처리실(201) 내에 소정의 자력(자계)을 형성한다. 예를 들어 Z1 방향의 자력(자계)이 형성된다. 이때, 수신한 측정 데이터에 따라, 웨이퍼(200)의 중앙 상부나 외주 상부에 형성되는 자계나 자속 밀도를 튜닝한다. 자력(자계)이나 자속 밀도의 튜닝은, 제1 전자석(250g)에서 형성되는 자계의 강도와, 제2 전자석(250h)에서 형성되는 자계의 강도에 따라 튜닝할 수 있다. 이 튜닝에 의해, 예를 들어 웨이퍼(200)의 중심측에 인입되는 활성종량(활성종 농도)을 웨이퍼(200)의 외주측에 인입되는 활성종량(활성종 농도)보다도 많게 할 수 있어, 웨이퍼(200)의 중심측의 처리량을 외주측의 처리량보다도 많게 할 수 있다.
여기서, 처리실(201) 내에 자기 차단판(250k)이 설치되어 있는 경우에는, 자기 차단판(250k)의 높이를 튜닝해도 된다. 자기 차단판(250k)의 높이를 조정함으로써, 자계나 자속 밀도를 튜닝할 수 있다.
실시예 (B) 제1 바이어스 전극(219a)과 제2 바이어스 전극(219b) 각각의 전위를 조정한다. 예를 들어, 제1 바이어스 전극(219a)의 전위가 제2 바이어스 전극(219b)의 전위보다도 낮아지도록, 제1 임피던스 조정부(220a)와 제2 임피던스 조정부(220b)가 조정된다. 제1 바이어스 전극(219a)의 전위를 제2 바이어스 전극(219b)의 전위보다도 낮게 함으로써, 웨이퍼(200)의 중심측에 인입되는 활성종량(활성종 농도)을 웨이퍼(200)의 외주측에 인입되는 활성종량(활성종 농도)보다도 많게 할 수 있어, 웨이퍼(200)의 중심측의 처리량을 외주측의 처리량보다도 많게 할 수 있다.
실시예 (C) 제1 코일(250a)과 제2 코일(250b) 각각에 공급하는 고주파 전력의 설정값을 조정한다. 예를 들어, 제1 코일(250a)에 공급하는 고주파 전력이 제2 코일(250b)에 공급되는 고주파 전력보다도 커지도록, 제1 고주파 전원(250c)과 제2 고주파 전원(250f)의 설정값이 조정(변경)된다. 제1 코일(250a)에 공급하는 고주파 전력을 제2 코일(250b)에 공급되는 고주파 전력보다도 크게 함으로써, 웨이퍼(200)의 중심측에 공급되는 활성종량(활성종 농도)을 웨이퍼(200)의 외주측에 공급되는 활성종량(활성종 농도)보다도 많게 할 수 있어, 웨이퍼(200)의 중심측의 처리량을 외주측의 처리량보다도 많게 할 수 있다.
또한, 실시예 (A) 내지 (C) 중 어느 하나 또는 2개 이상을 사용함으로써, n+1층째의 절연막의 형성 시의 처리 온도를 n층째의 절연막의 형성 시의 온도보다도 낮게 할 수 있다. 이와 같이 구성함으로써, 각 절연막의 사이에 존재하는 금속막이나, 각 절연막에 매립된 금속막 등이 절연막의 층으로 확산해버리는 것을 억제할 수 있다.
<처리 가스 공급 공정 S4003>
계속해서, 제1 처리 가스 공급부로부터 처리실(201) 내에 제1 처리 가스로서의 실리콘 원소 함유 가스를 공급한다. 또한, 배기계에 의한 처리실(201) 내의 배기를 계속해서 처리실(201) 내의 압력을 소정의 압력(제1 압력)이 되도록 제어한다. 구체적으로는, 제1 가스 공급관(243a)의 밸브(243d)를 개방하여, 제1 가스 공급관(243a)에 실리콘 원소 함유 가스를 흘린다. 실리콘 원소 함유 가스는, MFC(243c)에 의해 유량 조정된다. 유량 조정된 실리콘 원소 함유 가스는, 가스 도입구(241a)로부터 처리실(201) 내에 공급되어, 배기관(222)으로부터 배기된다. 또한, 이때, 제1 불활성 가스 공급관(246a)의 밸브(246d)를 개방하여, 제1 불활성 가스 공급관(246a)에 Ar 가스를 흘려도 된다. Ar 가스는, 제1 불활성 가스 공급관(246a)으로부터 흘러, MFC(246c)에 의해 유량 조정된다. 유량 조정된 Ar 가스는, 제1 가스 공급관(243a) 내에서 실리콘 원소 함유 가스가 혼합되어, 가스 도입구(241a)로부터 처리실(201) 내에 공급되어, 배기관(222)으로부터 배기된다.
<활성화 공정 S4004>
계속해서, 제2 처리 가스 공급부로부터 처리실(201) 내에 제2 처리 가스로서의 산소 함유 가스를 공급한다. 또한, 배기계에 의한 처리실(201) 내의 배기를 계속해서 처리실(201) 내의 압력을 소정의 압력으로 되도록 제어한다. 구체적으로는, 제2 가스 공급관(244a)의 밸브(244d)를 개방하여, 제2 가스 공급관(244a)에 산소 함유 가스를 흘린다. 산소 함유 가스는, MFC(244c)에 의해 유량 조정된다. 유량 조정된 산소 함유 가스는, 가스 도입구(241a)로부터 처리실(201) 내에 공급되어, 배기관(222)으로부터 배기된다. 이때, 제1 고주파 전원(250c)으로부터 제1 매칭 박스(250d)를 통해서, 제1 코일(250a)에 고주파 전력이 공급되면, 처리실(201) 내에 존재하는 산소 원소 함유 가스가 활성화된다. 이때, 특히, 제1 플라즈마 생성 영역(251), 제3 플라즈마 생성 영역(253), 제4 플라즈마 생성 영역(254) 중 적어도 어느 하나에 산소 함유 플라즈마가 생성되고, 활성화된 산소가 웨이퍼(200)에 공급된다. 바람직하게는, 웨이퍼(200)의 중심측과 외주측에 서로 다른 농도의 활성종이 공급되도록 구성한다. 예를 들어, 제2 전자석(250h)에서 형성되는 자계의 크기를 제1 전자석(250g)에서 형성되는 자계의 크기보다도 크게 함으로써, 제4 플라즈마 생성 영역(254)의 외주측의 플라즈마 밀도를 중심측의 플라즈마 밀도보다도 높게 할 수 있다. 이 경우, 웨이퍼(200)에는, 웨이퍼(200)의 중심측 상부와 비교하여, 웨이퍼(200)의 외주측 상부에 활성인 플라즈마를 생성할 수 있다.
이와 같은 산소 함유 플라즈마를 생성한 상태에서, 소정 시간 유지하여 기판에 소정의 처리를 실시한다.
또한, 제1 바이어스 전극(219a)과 제2 바이어스 전극(219b)의 전위차에 의해, 중심측과 외주측의 활성종의 농도가 상이하도록 구성해도 된다.
또한, 이때, 제2 고주파 전원(250f)으로부터 제2 매칭 박스(250e)를 통해서 제2 코일(250b)에 고주파 전력을 공급하여, 제2 플라즈마 생성 영역(252)에 산소 함유 플라즈마를 생성해도 된다.
<퍼지 공정 S4005>
산소 함유 플라즈마를 생성한 상태에서 소정 시간 경과한 후, 고주파 전력을 OFF로 해서, 플라즈마를 소실시킨다. 이때, 실리콘 원소 함유 가스의 공급과 산소 함유 가스의 공급은, 정지해도 되고, 소정 시간 공급을 계속시켜도 된다. 실리콘 원소 함유 가스와 산소 함유 가스의 공급 정지 후, 처리실(201) 내에 잔류하는 가스를 배기부로부터 배기한다. 이때, 불활성 가스 공급부로부터, 처리실(201) 내에 불활성 가스를 공급하여, 잔류 가스를 밀어내도록 구성해도 된다. 이렇게 구성함으로써, 퍼지 공정의 시간을 단축할 수 있어, 스루풋을 향상시킬 수 있다.
<기판 반출 공정 S3006>
퍼지 공정 S4005가 행하여진 후, 기판 반출 공정 S3006이 행하여지고, 웨이퍼(200)가 처리실(201)로부터 반출된다. 구체적으로는, 처리실(201) 내를 불활성 가스로 퍼지하여, 반송 가능한 압력으로 압력 조절한다. 압력 조절 후, 기판 지지부(210)가 승강 기구(218)에 의해 강하되고, 리프트 핀(207)이, 관통 구멍(214)으로부터 돌출되어, 웨이퍼(200)가 리프트 핀(207) 위에 적재된다. 웨이퍼(200)가, 리프트 핀(207) 위에 적재된 후, 게이트 밸브(205)가 개방되고, 웨이퍼(200)가 처리실(201)로부터 반출된다.
계속해서, 본 장치를 사용해서 제3 층간 절연막(2015)의 막 두께를 제어하는 방법을 설명한다. 상술한 바와 같이, 연마 공정 S107 종료 후, 제2 층간 절연막(2013)은, 웨이퍼(200)의 중앙면과 외주면에서 막 두께가 상이해져버린다. 막 두께 측정 공정 S108에서는 그 막 두께 분포를 측정한다. 측정 결과는 상위 장치(270)를 통해서 RAM(121b)에 저장된다. 저장된 데이터는 기억 장치(121c) 내의 레시피와 비교되어, CPU(121a)에 의해 소정의 처리 데이터가 연산된다. 이 처리 데이터에 기초한 장치 제어가 이루어진다.
이어서, RAM(121b)에 저장된 데이터가 분포 A인 경우를 설명한다. 분포 A의 경우란, 도 11, 도 12에 기재된 바와 같이, 절연막(2013a)이 절연막(2013b)보다도 두꺼운 경우를 말한다.
분포 A의 경우, 본 공정에서는, 웨이퍼(200)의 외주면에 형성하는 절연막(2015b)의 막 두께를 크게 하고, 웨이퍼(2000) 중앙면에 형성하는 절연막(2015a)의 막 두께를 절연막(2015b)보다도 작게 하도록 제어한다. 구체적으로는, 제2 전자석(250h)으로부터 발생시키는 자력을 제1 전자석(250g)으로부터 발생시키는 자력보다도 크게 함으로써, 제4 플라즈마 생성 영역(254)의 플라즈마 밀도를 제3 플라즈마 생성 영역(253)의 플라즈마 밀도보다도 높게 할 수 있어, 웨이퍼(200)의 중심측 상부와 비교하여, 웨이퍼(200)의 외주측 상부에 활성인 플라즈마를 생성할 수 있다. 이와 같은 플라즈마를 생성한 상태에서 처리함으로써, 절연막(2013)에 절연막(2015)을 겹친 높이를, 도 13에 도시하는 타깃 막 두께 분포 A'와 같이 보정할 수 있다. 즉, 적층 절연막의 막 두께를 막 두께 분포 A'와 같이 보정할 수 있다.
이때, 절연막(2013b)에 절연막(2015b)을 겹친 두께(H1b)와, 절연막(2013a)에 절연막(2015a)을 겹친 두께(H1a)가 실질적으로 동등해지도록, 절연막(2015)의 두께를 제어한다. 바람직하게는, 상기 기판 표면으로부터 상기 제2 층간 절연막의 상단까지의 거리가 소정 범위 내가 되도록 제어한다. 더욱 바람직하게는, 상기 기판의 면 내에서의 절연막(2015)의 높이(제3 층간 절연막의 상단)의 분포가 소정의 범위 내가 되도록 제3 층간 절연막(2015)의 막 두께 분포를 제어한다.
또한, 다른 방법으로서, 제1 바이어스 전극(219a)의 전위와 제2 바이어스 전극(219b)의 전위를 각각 제어해도 된다. 예를 들어, 제2 바이어스 전극(219b)의 전위를 제1 바이어스 전극(219a)의 전위보다도 낮게 함으로써, 웨이퍼(200)의 외주측에 인입되는 활성종량을 증가시켜서, 웨이퍼(200)의 외주측의 막 두께를 두껍게 할 수 있다.
또한, 제1 코일(250a)에 공급하는 전력과 제2 코일(250b)에 공급하는 전력을 각각 제어해도 된다. 예를 들어, 제2 코일(250b)에 공급되는 전력을 제1 코일(250a)에 공급되는 전력보다도 크게 함으로써, 웨이퍼(200)의 외주측에 공급되는 활성종량을 증가시켜서, 웨이퍼(200)의 외주측의 막 두께를 두껍게 할 수 있다.
또한, 이들 복수의 제어를 병행하여 행함으로써, 더욱 치밀한 제어가 가능하게 된다.
이어서, RAM(121b)에 저장된 데이터가 분포 B인 경우를 설명한다. 분포 B인 경우란, 도 11, 도 14에 기재된 바와 같이, 절연막(2013b)이 절연막(2013a)보다도 두꺼운 경우를 말한다.
분포 B인 경우, 본 공정에서는, 웨이퍼(200)의 중앙면에 형성하는 절연막(2015a)의 막 두께를 크게 하고, 웨이퍼(200)의 외주면에 형성하는 절연막(2015b)의 막 두께를 작게 하도록 제어한다. 구체적으로는, 제1 전자석(250g)으로부터 발생되는 자력을, 제2 전자석(250h)으로부터 발생되는 자력보다도 커지도록 하고, 제3 플라즈마 생성 영역(253)측에 플라즈마를 생성하도록 제어한다. 이렇게 함으로써, 절연막의 높이, 즉 절연막(2013)에 절연막(2015)을 겹친 높이를, 도 15에 기재된 막 두께 분포 B'와 같이 보정할 수 있다. 즉, 적층 절연막의 막 두께를 막 두께 분포 B'와 같이 보정할 수 있다.
이때, 절연막(2013b)에 절연막(2015b)을 겹친 두께(H1b)와, 절연막(2013a)에 절연막(2015a)을 겹친 두께(H1a)가 실질적으로 동등해지도록, 절연막(2015)의 두께를 제어한다. 더욱 바람직하게는, 웨이퍼(200)의 표면으로부터 절연막(2015b)의 상단까지의 거리와, 웨이퍼(200)의 표면으로부터 절연막(2015a)의 상단까지의 거리의 차가 소정 범위 내가 되도록 제어한다. 더욱 바람직하게는, 기판의 면 내에서의 절연막(2015)의 높이(제3 층간 절연막의 상단)의 분포가 소정의 범위 내가 되도록 제3 절연막(2015)의 막 두께 분포를 제어한다.
또한, 다른 방법으로서, 제1 바이어스 전극(219a)의 전위와 제2 바이어스 전극(219b)의 전위를 각각 제어해도 된다. 예를 들어, 제1 바이어스 전극(219a)의 전위를 제2 바이어스 전극(219b)의 전위보다도 낮게 함으로써, 웨이퍼(200)의 중심측에 인입되는 활성종량을 증가시켜서, 웨이퍼(200)의 중심측의 막 두께를 크게 할 수 있다.
또한, 제1 코일(250a)에 공급하는 전력과 제2 코일(250b)에 공급하는 전력을 각각 제어해도 된다. 예를 들어, 제1 코일(250a)에 공급되는 전력을 제2 코일(250b)에 공급되는 전력보다도 크게 함으로써, 웨이퍼(200)의 중심측에 공급되는 활성종량을 증가시켜서, 웨이퍼(200)의 중심측의 막 두께를 크게 할 수 있다.
이들 복수의 제어를 병행하여 행함으로써, 더욱 치밀한 제어가 가능하게 된다.
<막 두께 측정 공정 S110>
제3 절연막 형성 공정 S109에 이어서, 막 두께 측정 공정 S110을 행해도 된다. 막 두께 측정 공정 S110에서는, 제2 절연막(2013)과 제3 절연막(2015)을 겹친 층의 높이를 측정한다. 구체적으로는, 겹친 층의 높이가 정렬되어 있는지 여부, 즉 적층 절연막의 막 두께가 타깃의 막 두께 분포와 같이 보정되어 있는지 여부를 확인한다. 여기서 「높이가 정렬되는」이란, 완전히 높이가 일치하고 있는 것에 한하지 않고, 높이에 차가 있어도 된다. 예를 들어, 높이의 차는, 후속하는 패터닝 공정이나 금속막 형성 공정에서 영향이 없는 범위이면 된다.
제3 절연막 형성 공정 S109 후, 웨이퍼(200)는 측정 장치에 반입된다. 측정 장치는, 연마 장치(400)의 영향을 받기 쉬운 웨이퍼(200)의 중앙면과 그 외주면 중 적어도 몇 군데를 측정하여, 절연막(2015)의 막 두께(높이) 분포를 측정한다. 측정된 데이터는, 상위 장치(270)에 보내진다. 측정 후, 웨이퍼(200)는 반출된다.
웨이퍼(200)의 면 내에서의 높이의 분포가 소정 범위 내, 구체적으로는 후속하는 패터닝 공정 S111이나 금속막 형성 공정 S112에서 영향이 없는 범위 내이면 패터닝 공정 S111로 이행한다. 또한, 막 두께 분포가 소정의 분포가 됨을 미리 알고 있는 경우에는, 막 두께 측정 공정 S110은 생략해도 된다.
<패터닝 공정 S111>
계속해서, 패터닝 공정 S111을 설명한다. 막 두께 측정 후, 웨이퍼(200)를 소정의 패턴으로 패터닝한다. 패터닝 공정의 상세를 도 23 내지 도 25를 사용해서 설명한다. 또한, 여기에서는 분포 A를 예로 들어 설명하고 있지만, 이에 한정되는 것은 아니며, 분포 B에서도 마찬가지임은 물론이다.
패터닝 공정 S111은, 제2 패터닝 시스템의 일부로서 구성되는 노광 장치나 에칭 장치에서 행하여진다. 패터닝 공정 S111은, 노광 장치에 의한 노광 공정, 에칭 장치에 의한 에칭 공정 등의 공정을 포함한다. 패터닝 시스템에 반입된 웨이퍼(200)는, 노광된 후, 도 23에 기재된 바와 같이, 에칭 장치에서 적층 절연막을 소정의 패턴으로 형성한다. 여기에서는 관통 홈(2016)을 형성한다. 에칭 처리 종료 후, 웨이퍼(200)는 에칭 장치로부터 반출되어, 패터닝 시스템으로부터 반출된다.
구체적으로는, 본 공정에서는, 도 23과 같이, 적층 절연막(제2 절연막(2013)과 제3 절연막(2015)을 적층한 막)에, 콘택트 홀로서 사용되는 관통 홈(2016)을 형성한다. 관통 홈(2016)을 형성할 때는, 배리어 절연막(2012)을 에칭하여, 금속막(2009)의 일부가 드러나도록 처리된다. 에칭할 때는 배리어 절연막(2012)을 에칭하는 에칭 장치에서 소정의 시간 동안 처리를 한다. 금속막(2009)의 노출 부분에서, 후술하는 금속막(2019)과 금속막(2009)이 전기적으로 접속된다. 후술하는 바와 같이, 관통 홈(2016)의 하부는 금속막(2019)이 매립되는 비아 홀로서 구성되고, 상부는 금속막(2020)이 매립되는 배선 홈으로서 구성된다.
계속해서, 도 24와 같이, 배선이 되는 금속막을 배치하기 위한 배선용 홈(2017)을 형성한다. 형성할 때는, 배선용 홈을 형성하는 에칭 장치에서 소정의 시간 동안 웨이퍼(200)를 처리한다. 여기에서는, 웨이퍼(200)의 중앙면에, 높이(H2a)의 배선 홈(2017a)을 형성한다. 또한, 웨이퍼(200)의 외주면에는, 높이(H2b)의 배선 홈(2017b)을 형성한다. 적층 절연막의 높이가 웨이퍼(200) 중앙면과 웨이퍼(200) 외주면에서 동일하므로, 자연히 높이(H2a)와 높이(H2b)는 실질적으로 동일해진다. 또한, 배선용 홈은 반도체 장치의 제2층으로서 사용된다.
<금속막 형성 공정 S112>
계속해서, 관통 홈(2016)이나 배선 홈(2017)의 표면에 배리어 금속막(2018)을 형성한다. 그 후, 배리어 금속막(2018) 위에 도 25에 기재된 바와 같이, 접속 배선(via 또는 관통 단자라고도 함)으로서 사용되는 금속막(2019a 및 2019b)을 매립하고, 또한 배선용 홈(2017a 및 2017b)에 배선으로서 사용되는 금속막(2020a 및 2020b)(배선용 금속막(2020a 및 2020b), 또는 배선(2020a 및 2020b)이라고도 함)을 매립한다. 금속막(2019a), 금속막(2020a)은 금속막(2019b), 금속막(2020b)과 각각 동일한 성분으로 해도 된다. 동일한 성분으로 한 경우에는, 하나의 성막 공정에서 금속막(2019a 및 2019b), 금속막(2020a 및 2020b)을 형성한다. 금속막(2019a 및 2019b), 금속막(2020a 및 2020b)의 성분으로서는, 예를 들어 구리를 사용한다.
또한, 여기서는 금속막(2019), 금속막(2020), 절연막(2013)을 갖는 층을 다층 배선층의 제2층이라 칭한다. 또한, 금속막(2020)을 금속 배선 제2층, 또는 M2층이라 칭한다.
상술한 바와 같이, 제3 절연막 형성 공정 S109를 포함한 기판 처리 공정을 행함으로써, 비아 홀로서 사용되는 M1층과 M2층의 사이의 관통 홈(2016)의 높이를, 웨이퍼(200)의 면 내에서 일정하게 할 수 있다. 즉, 웨이퍼(200) 중앙면에서의 M1층과 M2층의 사이의 관통 홈(2016a)의 높이(H3a)와, 웨이퍼(200) 외주면에서의 M1층과 M2층의 사이의 관통 홈(2016b)의 높이(H3b)를 정렬할 수 있다. 이렇게 하면, 웨이퍼(200) 중앙에서의 금속막(2019a)과, 웨이퍼(200) 외주에서의 금속막(2019b)의 높이를 정렬할 수 있으므로, 금속막(2019)의 특성을 웨이퍼 면 내에서 일정하게 할 수 있다. 따라서, 웨이퍼(200)로부터 생산하는 많은 반도체 장치에 관하여, 특성을 일정하게 할 수 있다.
또한, 여기서 말하는 특성이란, 금속막(2019)의 높이에 비례하는 특성을 말하고, 예를 들어 전기적인 용량이나 저항값을 말한다.
<연마 공정 S113>
금속막 형성 공정 S112가 종료되면, 금속막 연마 공정 S104와 마찬가지로, 금속막간을 절연하기 위한 연마를 행한다.
<판정 공정 S114>
웨이퍼 위에 소정의 층수가 형성되었는지 판단한다. 소정의 층수가 형성되어 있으면 처리를 종료한다. 소정의 층수가 형성되어 있지 않으면 배리어 절연막 형성 공정 S105로 이행한다. 소정의 층수가 형성될 때까지, 배리어 절연막 형성 공정 S105 내지 금속막 연마 공정 S113을 반복한다.
본 실시 형태에서는, M1층과 M2층을 예로 들어 설명했지만 이에 한정되는 것은 아니다. 예를 들어, M3층 이상이라도 적용 가능하다.
또한, 본 실시 형태에서는 중력 방향 하층과 상층을 접속하는 것을 예로 들어 설명했지만, 이에 한정되는 것은 아니며, 예를 들어 3차원 적층 회로에 응용해도 됨은 물론이다.
이어서, 도 28 내지 도 30을 사용해서 비교예를 설명한다.
비교예는, 막 두께 측정 공정 S108, 제3 절연막 형성 공정 S109를 실시하지 않는 경우이다. 즉, 제2 절연막 연마 공정 S107 후, 패터닝 공정 S111을 실시하고 있다. 따라서 웨이퍼(200)의 중앙면과 그 외주면에서 절연막의 높이나 관통 홈(2016)의 높이가 상이하다.
도 28을 사용해서 비교예를 설명한다. 도 28은 도 23과 비교한 도면이다. 도 28의 경우, 제2 절연막 연마 공정 S107에 의해 절연막(2013)의 높이가 웨이퍼(200) 중앙면과 웨이퍼(200) 외주면에서 상이하다. 즉, 절연막(2013a)과 절연막(2013b)의 높이가 상이하다.
도 28에 도시된 웨이퍼(200)에 대하여 배선 홈(2017)을 형성하는 에칭 프로세스를 실행한다. 에칭 프로세스는 소정의 시간 동안 행하므로, 도 29에 기재된 바와 같이, 웨이퍼(200) 내주에서의 배선 홈(2017a)의 높이(H4a)와 웨이퍼(200) 외주에서의 배선 홈(2017b)의 높이(H4b)의 높이는 일정해진다. 그러나, 절연막(2013)의 높이가 웨이퍼(200) 외주와 웨이퍼(200) 중앙에서 상이하기 때문에, 관통 홈(2016) 중, 비아 홀의 높이가 상이해져버린다. 즉, 웨이퍼(200) 중앙의 비아 홀의 높이(H5a)와, 웨이퍼(200) 외주의 비아 홀의 높이(H5b)가 상이하다.
웨이퍼(200) 중앙과 웨이퍼(200) 외주에서 비아 홀의 높이가 상이하기 때문에, 도 30에 기재된 바와 같이, 비아 홀에 매립되는 금속막(2019')의 높이도 웨이퍼(200) 중앙과 웨이퍼(200) 외주에서 상이하다. 따라서, 전기적인 용량이나 저항값 등의 높이에 비례하는 특성이, 웨이퍼(200) 중앙의 금속막(2019a')과 웨이퍼(200) 외주의 금속막(2019b')에서 상이하다. 따라서, 웨이퍼(200)로부터 생산하는 많은 반도체 장치에 관하여, 특성을 일정하게 할 수 없다.
이에 반해, 본 실시 형태는 막 두께 측정 공정 S108, 제3 절연막 형성 공정 S109를 행하므로, 웨이퍼(200)의 면 내에서 금속막(2019)의 높이를 일정하게 할 수 있다. 따라서, 비교예에 비해, 웨이퍼(200)의 면 내에서 균일한 특성의 반도체 장치를 형성할 수 있어, 수율의 향상에 현저하게 공헌할 수 있다.
또한, 본 실시 형태에서는, 제1 절연막 공정 S101부터 제2 금속막 형성 공정까지를 개별의 장치에서 실시하도록 설명했지만, 이에 한정되지 않고, 도 26과 같이 하나의 기판 처리 시스템으로 하여 실시해도 된다. 여기에서는, 시스템(600)으로서, 시스템을 컨트롤하는 상위 장치(601)를 갖는다. 기판을 처리하는 기판 처리 장치나 기판 처리 시스템으로서, 제1 절연막 형성 공정 S101을 실시하는 절연막 형성 장치(602), 패터닝 공정 S102를 실시하는 패터닝 시스템(603), 금속막 형성 공정 S103을 실시하는 금속막 형성 시스템(604), 금속막 연마 공정 S104를 실시하는 연마 장치(605), 배리어 절연막 형성 공정 S105를 실시하는 배리어 절연막 형성 장치(606), 제2 절연막 형성 공정 S106을 실시하는 절연막 형성 장치(607), 제2 절연막 연마 공정 S107을 실시하는 연마 장치(608)(본 실시 형태의 연마 장치(400)에 상당), 막 두께 측정 공정 S108을 실시하는 측정 장치(609), 제3 절연막 형성 공정 S109를 실시하는 절연막 형성 장치(610)(본 실시 형태의 기판 처리 장치(100)에 상당), 막 두께 측정 공정 S110을 실시하는 막 두께 측정 장치(611), 패터닝 공정 S111을 실시하는 패터닝 시스템(612), 금속막 형성 공정 S112를 실시하는 금속막 형성 시스템(613), 금속막 연마 공정 S113을 실시하는 연마 장치(614)를 갖는다. 또한, 각 장치나 시스템간에서 정보를 주고받기 위한 네트워크(615)를 갖는다.
상위 장치(601)는, 각 기판 처리 장치나 기판 처리 시스템의 정보 전달을 제어하는 시스템 컨트롤러(6001)를 갖고 있다.
시스템의 제어부(제어 수단)인 시스템 컨트롤러(6001)는, CPU(Central Processing Unit)(6001a), RAM(Random Access Memory)(6001b), 기억 장치(6001c), I/O 포트(6001d)를 구비한 컴퓨터로서 구성되어 있다. RAM(6001b), 기억 장치(6001c), I/O 포트(6001d)는, 내부 버스를 통해서, CPU(6001a)와 데이터 교환 가능하도록 구성되어 있다. 상위 장치(601)에는, 예를 들어 터치 패널 등으로서 구성된 입출력 장치(6002)나, 외부 기억 장치(6003)가 접속 가능하게 구성되어 있다. 또한, 다른 장치나 시스템과 네트워크를 통해서 정보를 송수신하는 송수신부(6004)가 설치된다.
기억 장치(6001c)는, 예를 들어 플래시 메모리, HDD(Hard Disk Drive) 등으로 구성되어 있다. 기억 장치(6001c) 내에는, 기판 처리 장치에 동작 명령하기 위한 프로그램 등이 판독 가능하게 저장되어 있다. 또한, RAM(6001b)은, CPU(6001a)에 의해 판독된 프로그램이나 데이터 등이 일시적으로 유지되는 메모리 영역(워크 에리어)으로서 구성되어 있다.
CPU(6001a)는, 기억 장치(6001c)로부터의 제어 프로그램을 판독해서 실행함과 함께, 입출력 장치(6002)로부터의 조작 커맨드의 입력 등에 따라서 기억 장치(6003c)로부터 프로그램을 판독하도록 구성되어 있다. 그리고, CPU(6001a)는, 판독된 프로그램의 내용에 따르도록 각 장치의 정보 전달 동작을 제어 가능하게 구성되어 있다.
또한, 시스템 컨트롤러(6001)는, 전용의 컴퓨터로서 구성되어 있는 경우에 한하지 않고, 범용의 컴퓨터로서 구성되어 있어도 된다. 예를 들어, 상술한 프로그램을 저장한 외부 기억 장치(예를 들어, 자기 테이프, 플렉시블 디스크나 하드 디스크 등의 자기 디스크, CD나 DVD 등의 광 디스크, MO 등의 광자기 디스크, USB 메모리나 메모리 카드 등의 반도체 메모리)(6003)를 준비하고, 이러한 외부 기억 장치(6003)를 사용해서 범용의 컴퓨터에 프로그램을 인스톨하거나 함으로써, 본 실시 형태에 따른 시스템 컨트롤러(6001)를 구성할 수 있다. 또한, 컴퓨터에 프로그램을 공급하기 위한 수단은, 외부 기억 장치(6003)를 통해서 공급하는 경우에 한정되지 않는다. 예를 들어, 인터넷이나 전용 회선 등의 통신 수단을 사용하여, 외부 기억 장치(6003)를 통하지 않고 프로그램을 공급하도록 해도 된다. 또한, 기억 장치(6001c)나 외부 기억 장치(6003)는, 컴퓨터 판독 가능한 기록 매체로서 구성된다. 이하, 이들을 총칭하여 간단히 기록 매체라고도 한다. 또한, 본 명세서에 있어서, 기록 매체라는 말을 사용한 경우에는, 기억 장치(6001c) 단체만을 포함하는 경우, 외부 기억 장치(6003) 단체만을 포함하는 경우, 또는, 그 양쪽을 포함하는 경우가 있다.
시스템(600)이 갖는 장치는 적절히 선택 가능하며, 기능이 많은 장치라면 하나의 장치에 집약해도 된다. 반대로, 스루풋 등을 중시하는 경우에는, 하나의 공정을 실시하는 장치를 복수 설치해도 된다. 또한, 시스템(600)이 갖는 장치는 본 시스템(600) 내에서 관리하지 않고, 다른 시스템에서 관리해도 된다. 이 경우, 보다 상위의 네트워크(616)를 통해서 다른 시스템과 정보 전달을 행하도록 해도 된다.
또한, 기억 장치(6001c)에는, 측정 장치(609)로부터 수신한 데이터에 기초하여 절연막 형성 장치(610)를 컨트롤하는 프로그램을 저장해도 된다. 이 경우, 상위 장치(601)가 컨트롤하므로, 예를 들어 절연막 형성 장치(610)가 복수인 경우에, 반송 율속 등의 조건에 의해 복수의 절연막 형성 장치(610)를 적절히 선택 가능하게 되므로, 처리 효율을 높일 수 있다.
여기서, 측정 장치(609)로부터 수신한 데이터(막 두께 분포 데이터)에 기초하여, 절연막 형성 장치(610)를 제어하는 플로우에 대해서 도 27을 사용하여 설명한다.
측정 장치(609)로부터 막 두께 분포 데이터를 수신하면, 이하의 막 두께 분포 판정 공정 J100이 행하여진다. 막 두께 분포 판정 공정 J100에서는, 막 두께 분포 데이터 결과에 따라, 제1 막 두께 분포 판정 공정 J101, 제2 막 두께 분포 판정 공정 J102, 제3 막 두께 분포 판정 공정 J103이 행하여진다.
<제1 막 두께 분포 판정 공정 J101>
제1 막 두께 분포 판정 공정 J101에서는, 막 두께 분포 데이터가 소정의 범위 내인지 여부를 판정한다(막 두께 분포의 보정 필요 여부 판정). 막 두께 분포 데이터가 소정 범위 내인 경우에는, 웨이퍼(200)에 패터닝 공정 S111을 실시하도록 패터닝 시스템(612)에 반송하고, 막 두께 분포 데이터가 소정의 범위 밖인 경우에는, 제2 막 두께 분포 판정 공정 J102를 행하게 한다. 이 제1 막 두께 분포 판정 공정 J101에서의 막 두께 분포의 비교 연산은, 예를 들어 상위 장치(601)에서 행하여진다. 여기서, 소정의 범위 내인지 여부의 판정은, 예를 들어 도 13과 도 15에 도시한 바와 같이, 최댓값과 최솟값의 차에 의해 판정된다.
<제2 막 두께 분포 판정 공정 J102>
제2 막 두께 분포 판정 공정 J102에서는, 막 두께 분포 데이터가 막 두께 분포 A에 상당하는지 여부를 판정한다(보정 가부 판정). 판정은, 예를 들어 웨이퍼(200)의 중심측의 막 두께>외주측의 막 두께인지 여부로 행한다. 판정한 결과, 막 두께 분포 데이터가 막 두께 분포 A에 상당하는 경우에는, 타깃 막 두께 분포 A'가 되는 처리 데이터를 연산하고, 기판 처리 장치(100)에 반송해서 제3 절연막 형성 공정 A(S109A)를 행하게 한다. 막 두께 분포 데이터가 막 두께 분포 A에 상당하지 않는 경우에는, 제3 막 두께 분포 판정 공정 J103을 행하게 한다.
<제3 막 두께 분포 판정 공정 J103>
제3 막 두께 분포 판정 공정 J103에서는, 막 두께 분포 데이터가 막 두께 분포 B에 상당하는지 여부의 판정이 행하여진다(막 두께 분 보정의 보정 가부 판정). 판정은, 예를 들어 웨이퍼(200)의 중심측의 막 두께<웨이퍼(200)의 외주측의 막 두께인지 여부로 행한다. 판정한 결과, 막 두께 분포 데이터가 막 두께 분포 B에 상당하는 경우에는, 타깃 막 두께 분포 B'가 되는 처리 데이터를 연산하고, 기판 처리 장치(100)에 반송해서 제3 절연막 형성 공정 B(S109B)를 행하게 한다. 연마된 막 두께 분포 데이터가 막 두께 분포 B에 상당하지 않는 경우에는, 보정 불가의 정보나 에러 정보 등을 입출력 장치(6002)나 상위의 네트워크(616) 등에 통지(출력)하는 통지 공정 A100을 행하게 하고, 웨이퍼(200)의 처리를 종료시켜도 된다.
또한, 여기에서는, 제1 막 두께 분포 판정 공정 J101과 제2 막 두께 분포 판정 공정 J102와 제3 막 두께 분포 판정 공정 J103을 각각 별도로 실행시키도록 구성한 예를 기재했지만, 이것에 한정하는 것은 아니고, 웨이퍼(200)의 소정 포인트의 막 두께에 의해, 제1 막 두께 분포 판정 공정 J101, 제2 막 두께 분포 판정 공정 J102, 제3 막 두께 분포 판정 공정 J103 등의 판정을 동일한 판정 공정 중에 행하도록 구성해도 된다.
이와 같이 상위 장치(601)에서 판정함으로써, 웨이퍼(200)의 반송 경로를 최적화할 수 있어, 스루풋을 향상시킬 수 있다.
또한, 상위 장치(601)에서 판정하여, 판정 결과를 입출력 장치(6002)나, 상위의 네트워크(616) 등에 통지(출력)함으로써, 각 장치의 사용 상황이나, 막 두께 분포 데이터의 변동의 분석 부하를 경감할 수 있다.
예를 들어, 제1 막 두께 분포 판정 공정 J101, 제2 막 두께 분포 판정 공정 J102, 제3 막 두께 분포 판정 공정 J103 각각에서, Y가 된 횟수, N이 된 횟수, N/Y 비율 등의 데이터(정보)를 입출력 장치(6002)나, 상위의 네트워크(616) 등에 통지함으로써, 각 장치의 유지 보수 시기의 파악이 용이하게 된다.
또한, 막 두께 판정 공정 J100을 상위 장치(601)가 아니라, 측정 장치(609)에 설치된 컨트롤러에서 판정하도록 구성하고, 막 두께 분포 데이터의 내용을 상위 장치(601)와 다음 공정의 장치 중 어느 하나 또는 양쪽에 송신하도록 구성해도 된다.
또한, 막 두께 판정 공정 J100을, 기판 처리 장치(100)에 설치된 컨트롤러(121)에서 판정하도록 구성해도 된다.
또한, 본 실시 형태에서는, 제2 절연막 형성 공정의 다른 공정도 설명했지만, 이들 공정이나 장치, 시스템에 한정되지 않음은 물론이다.
또한, 웨이퍼(200)의 중앙면, 외주면으로 나누어서 설명했지만, 이에 한정되는 것은 아니며, 직경 방향에 대하여 보다 세분화한 영역에서 절연막의 막 두께를 제어해도 된다. 예를 들어, 기판 중앙면, 외주면, 중앙면과 외주면의 사이의 면 등, 3개 이상의 영역으로 나누어도 된다.
또한, 본 실시 형태에서는, 막 두께 측정 공정 S110을 행했지만, 이에 한정되는 것이 아니며, 행하지 않아도 된다. 이 경우, 절연막(2013) 위에 절연막(2015)을 겹친 높이가, 비아 홀의 특성의 변동이 없는 범위에서 정렬되어 있으면 된다.
<다른 실시 형태>
상술한 도 22에 웨이퍼(200)의 중심측에의 성막량과 외주측에의 성막량에 차를 두는 처리 시퀀스를 예로 들어 설명했지만, 이것에 한정하는 것이 아니며, 예를 들어 이하의 처리 시퀀스로 해도 된다.
예를 들어, 도 31에 도시하는 처리 시퀀스 예가 있다. 도 31은, 제1 전자석(250g)에서 자계를 생성한 후에, 제2 전자석(250h)에서 자계를 생성해서 처리하는 예이다. 이와 같이 처리함으로써, 기판의 외주측에의 성막량을 중심측에의 성막량보다도 많게 할 수 있다. 반대로, 제2 전자석(250h)에서 자계를 생성한 후에 제1 전자석(250g)에서 자계를 생성하도록 구성한 경우에는, 기판의 중심측에의 성막량을 외주측에의 성막량보다도 많게 할 수 있다.
또한, 도 32에 도시하는 처리 시퀀스 예가 있다. 도 32는, 도 22의 처리 시퀀스에서, 제2 코일(250b)에의 전력을 제1 코일(250a)에의 전력보다도 크게 해서 처리하는 예이다. 이와 같이 처리함으로써, 기판의 외주측에의 성막량을 중심측에의 성막량보다도 많게 할 수 있다. 반대로, 제1 전자석(250g)에의 전력을 제2 전자석(250h)에의 전력보다도 크게 하고, 제1 코일(250a)에의 전력을 제2 코일(250b)에의 전력보다도 크게 함으로써, 기판의 중심측에의 성막량을 외주측에의 성막량보다도 많게 할 수 있다.
또한, 도 33에 도시하는 처리 시퀀스 예가 있다. 도 33은, 도 22의 처리 시퀀스에서, 제1 바이어스 전극(219a)의 전위를 제2 바이어스 전극(219b)의 전위보다도 크게 해서 처리하는 예이다. 이와 같이 처리함으로써, 기판의 외주측에의 성막량을 중심측에의 성막량보다도 많게 할 수 있다. 반대로, 제1 전자석(250g)에의 전력을 제2 전자석(250h)에의 전력보다도 크게 하고, 제2 바이어스 전극(219b)의 전위를 제1 바이어스 전극(219a)의 전위보다도 크게 함으로써, 기판의 중심측에의 성막량을 외주측에의 성막량보다도 많게 할 수 있다.
또한, 도 34에 도시하는 처리 시퀀스 예가 있다. 도 34는, 제1 바이어스 전극의 전위보다도 제2 바이어스 전극의 전위를 높게 해서 처리하는 시퀀스이다. 이와 같이 처리함으로써, 도 13에 도시하는, 막 두께 분포 A를 막 두께 분포 A'가 되도록 보정할 수 있다.
또한, 도 35에 도시하는 처리 시퀀스 예가 있다. 도 35는, 제1 코일(250a)에 공급되는 고주파 전력을 제2 코일(250b)에 공급되는 고주파 전력보다도 크게 해서 처리하는 시퀀스이다. 이와 같이 처리함으로써, 도 15의 막 두께 분포 B를 막 두께 분포 B'가 되도록 보정할 수 있다.
또한, 도 36에 도시하는 처리 시퀀스 예가 있다. 도 36은, 제1 코일(250a)에 공급되는 고주파 전력을 제2 코일(250b)에 공급되는 고주파 전력보다도 작게 해서 처리하는 시퀀스이다. 이와 같이 처리함으로써, 도 13에 도시하는, 막 두께 분포 A를 막 두께 분포 A'가 되도록 보정할 수 있다.
또한, 도 37에 도시하는 처리 시퀀스 예가 있다. 도 37은, 제1 코일(250a)에 고주파 전력을 t1시간 동안 공급한 후에, 제2 코일(250b)에 고주파 전력을 t2시간 동안 공급하는 시퀀스이다. 여기에서는, t1을 t2보다도 길어지도록 구성한다. 이와 같이 처리함으로써 도 13의 막 두께 분포 B를 막 두께 분포 B'가 되도록 보정할 수 있다. 또한, 여기에서는, 제1 코일(250a)에 고주파 전력을 공급한 후에, 제2 코일(250b)에 고주파 전력을 공급하도록 구성했지만, 반대로, 제2 코일(250b)에 전력을 공급한 후에, 제1 코일(250a)에 전력을 공급하도록 구성해도 된다.
또한, 도 38에 도시하는 처리 시퀀스 예가 있다. 도 38은, t1을 t2보다도 짧아지도록 구성한 시퀀스이다. 이와 같이 처리함으로써, 도 13에 도시하는, 막 두께 분포 A를 막 두께 분포 A'가 되도록 보정할 수 있다. 또한, 여기에서는, 제1 코일(250a)에 고주파 전력을 공급한 후에, 제2 코일(250b)에 고주파 전력을 공급 하도록 구성했지만, 반대로, 제2 코일(250b)에 전력 공급한 후에, 제1 코일(250a)에 전력을 공급하도록 구성해도 된다.
또한, 상술에서는, 제1 코일(250a)과 제1 전자석(250g)과 제2 전자석(250h)을 사용해서 처리실(201) 내에 플라즈마를 생성하는 예를 나타냈지만, 이에 한정되는 것이 아니다. 예를 들어, 제1 코일(250a)을 설치하지 않고, 제2 코일(250b)과 제1 전자석(250g)과 제2 전자석(250h)을 사용해서 처리실(201) 내에 플라즈마를 생성하도록 구성해도 된다. 제2 코일(250b)만을 사용한 경우의 플라즈마는, 주로 제2 플라즈마 생성 영역(252)에 생성되지만, 제1 전자석(250g)과 제2 전자석(250h) 중 어느 하나 또는 양쪽을 사용함으로써 제2 플라즈마 생성 영역에 생성된 활성종을, 웨이퍼(200)의 중심측으로 확산시킴으로써, 처리 분포를 조정할 수 있다.
또한, 상술에서는, 웨이퍼의 내주, 외주로 나누어서 설명했지만, 이에 한정되는 것은 아니며, 직경 방향에 대하여 보다 세분화한 영역에서 실리콘 함유막의 막 두께를 제어해도 된다. 예를 들어, 기판 내주, 외주, 내주와 외주의 사이 등, 3개의 영역으로 나누어도 된다.
또한, 상술에서는, 제1 전자석(250g)의 직경과 제2 전자석(250h)의 직경을 동일한 직경으로 구성했지만, 이에 한정되는 아니다. 예를 들어, 제2 전자석(250h)의 직경을 제1 전자석(250g)의 직경보다도 크게 구성해도 되고, 제1 전자석(250g)의 직경을 제2 전자석(250h)의 직경보다도 크게 구성해도 된다.
또한, 상술에서는, 제1 전자석(250g)과 제2 전자석(250h)을 고정해서 구성한 예를 나타냈지만, 이에 한정되지 않고, 각각의 전자석에 상하 동작 기구를 설치하여, 처리에 따라 자석의 위치를 바꿀 수 있도록 구성해도 된다.
또한, 막을 형성하는 공정에서는, CVD와 같은 성막 처리나, 가스를 교대로 공급해서 박막을 형성하는 사이클릭 처리, 막을 개질하는 산화 처리, 질화 처리, 산질화 처리를 행해도 된다. 이와 같은 처리에 의하면, 마이그레이션이나 스퍼터에 의해 요철을 저감할 수 없는 경우에도, 보정을 행할 수 있다.
또한, 스퍼터 처리나 성막 처리를 행하는 경우에는, 이방성의 처리나 등방성의 처리를 조합하도록 구성해도 된다. 이방성 처리나 등방성 처리를 조합함으로써, 보다 정밀한 보정을 행할 수 있는 경우가 있다.
또한, 절연막으로서 실리콘 산화막을 사용했지만, 그 목적을 달성할 수 있으면 되며, 다른 원소를 함유하는, 산화막, 질화막, 탄화막, 산질화막 등, 각각을 복합시킨 막으로 패턴이 형성되어 있는 경우이어도 된다.
또한, 상술에서는, 반도체 디바이스의 제조 공정의 일 공정의 처리에 대해서 기재했지만, 이에 한정되지 않고, 액정 패널의 제조 공정의 패터닝 처리, 태양 전지의 제조 공정의 패터닝 처리나, 파워 디바이스의 제조 공정의 패터닝 처리 등의, 기판을 처리하는 기술에도 적용 가능하다.
또한, 상술에서는, 제1 절연막 형성 공정과 제2 절연막 형성 공정과 제3 절연막 형성 공정에서 서로 다른 장치를 사용했지만 이에 한정되는 것은 아니다. 예를 들어, 제1 절연막 형성 공정을 기판 처리 장치(100)에서 실시해도 된다.
또한, 상기 실시 형태에서는, 웨이퍼(200)로서, 예를 들어, 300mm 웨이퍼를 사용하여도 되지만, 450mm 웨이퍼 등의 대형 기판이라면 보다 효과적이다. 대형 기판의 경우, 절연막 연마 공정 S107의 영향이 보다 현저해진다. 즉, 절연막(2013a)과 절연막(2013b)의 막 두께 차가 보다 커진다. 제2 절연막 형성 공정을 실시함으로써, 대형 기판에서도 면 내의 특성의 변동을 억제할 수 있다.
<본 발명의 바람직한 형태>
이하에, 본 발명의 바람직한 형태에 대해서 부기한다.
<부기 1>
일 형태에 의하면,
복수의 배선용 홈을 갖는 제1 절연막 위에 금속 배선으로서의 금속막이 형성된 기판에 대하여 연마하는 연마 공정과,
상기 연마 공정 후, 상기 기판에 제2 절연막을 형성하는 공정과,
상기 제2 절연막을 연마하는 공정과,
상기 연마 공정 후에 상기 제2 절연막의 기판 면 내의 막 두께 분포 데이터를 수신하는 공정과,
상기 막 두께 분포 데이터를 기초로, 상기 연마 후의 제2 절연막 위에 형성하는 제3 절연막의 막 두께 분포를 조정함으로써 상기 연마 후의 제2 절연막과 상기 제3 절연막으로 형성되는 적층 절연막의 막 두께 분포를 보정하는 처리 데이터를 연산하는 공정과,
상기 처리 데이터를 기초로, 상기 기판의 중심측에 생성되는 처리 가스의 활성종의 농도와, 상기 기판의 외주측에 생성되는 상기 처리 가스의 활성종의 농도를 상이하게 하도록 상기 처리 가스를 활성화시켜서 상기 제3 절연막을 형성하여 상기 적층 절연막의 막 두께 분포를 보정하는 공정
을 포함하는 기판 처리 방법, 또는, 반도체 장치의 제조 방법이 제공된다.
<부기 2>
부기 1에 기재된 방법으로서, 바람직하게는
상기 막 두께 분포 데이터가, 상기 기판의 외주측의 막 두께가 상기 기판의 중심측의 막 두께보다도 작은 것을 나타내는 경우에, 상기 보정하는 공정에서, 상기 기판의 측방으로부터 발생하는 자력을 상기 기판의 상방으로부터 발생하는 자력보다도 크게 한다.
<부기 3>
부기 1에 기재된 방법으로서, 바람직하게는
상기 막 두께 분포 데이터가, 상기 기판의 외주측의 막 두께가 상기 기판의 중심측의 막 두께보다도 작은 것을 나타내는 경우에,
상기 보정하는 공정에서, 상기 기판의 측방으로부터 공급되는 고주파 전력을 상기 기판의 상방으로부터 공급되는 고주파 전력보다도 크게 한다.
<부기 4>
부기 1 내지 3 중 어느 한 항에 기재된 방법으로서, 바람직하게는
상기 막 두께 분포 데이터가, 상기 기판의 외주측의 막 두께가 상기 기판의 중심측의 막 두께보다도 작은 것을 나타내는 경우에,
상기 보정하는 공정에서, 상기 기판의 외주측의 전위를 상기 기판의 중심측의 전위보다도 낮게 한다.
<부기 5>
부기 1에 기재된 방법으로서, 바람직하게는
상기 막 두께 분포 데이터가, 상기 기판의 중심측의 막 두께가 상기 기판의 외주측의 막 두께보다도 작은 것을 나타내는 경우, 상기 보정하는 공정에서, 상기 기판의 상방으로부터 발생하는 자력을 상기 기판의 측방으로부터 발생하는 자력보다도 크게 한다.
<부기 6>
부기 1 또는 부기 5에 기재된 방법으로서, 바람직하게는
상기 막 두께 분포 데이터가, 상기 기판의 중심측의 막 두께가 상기 기판의 외주측의 막 두께보다도 작은 것을 나타내는 경우에,
상기 보정하는 공정에서, 상기 기판의 상방으로부터 공급되는 고주파 전력을 상기 기판의 측방으로부터 공급되는 고주파 전력보다도 크게 한다.
<부기 7>
부기 1, 5, 6 중 어느 한 항에 기재된 방법으로서, 바람직하게는
상기 막 두께 분포 데이터가, 상기 기판의 중심측의 막 두께가 상기 기판의 외주측의 막 두께보다도 작은 것을 나타내는 경우에,
상기 보정하는 공정에서, 상기 기판의 중심측의 전위를 상기 기판의 외주측의 전위보다도 낮게 한다.
<부기 8>
부기 1 내지 부기 7 중 어느 한 항에 기재된 방법으로서, 바람직하게는
상기 보정 공정 후에 상기 적층 절연막을 패터닝하는 공정을 포함한다.
<부기 9>
다른 형태에 의하면,
복수의 배선용 홈을 갖는 제1 절연막 위에 금속 배선으로서의 금속막이 형성된 기판에 대하여 연마시키는 연마 수순과,
상기 연마 수순 후, 상기 기판에, 적층 절연막의 일부로서의 제2 절연막을 형성시키는 수순과,
상기 제2 절연막을 연마시키는 수순과,
상기 연마 수순 후에, 상기 제2 절연막의 기판 면 내의 막 두께 분포 데이터를 수신시키는 수순과,
상기 막 두께 분포 데이터를 기초로, 상기 연마 후의 제2 절연막 위에 형성하는 제3 절연막의 막 두께 분포를 조정함으로써 상기 연마 후의 제2 절연막과 상기 제3 절연막으로 형성되는 적층 절연막의 막 두께 분포를 보정하는 처리 데이터를 연산시키는 수순과,
상기 처리 데이터를 기초로 상기 기판의 중심측에 생성되는 상기 처리 가스의 활성종의 농도와, 상기 기판의 외주측에 생성되는 상기 처리 가스의 활성종의 농도를 상이하게 하도록 상기 처리 가스를 활성화시켜서 상기 제3 절연막을 형성하여 상기 적층 절연막의 막 두께 분포를 보정시키는 수순
을 컴퓨터에 실행시키는 프로그램, 또는, 해당 프로그램을 기록한 컴퓨터 판독 가능한 기록 매체가 제공된다.
<부기 10>
또 다른 형태에 의하면,
복수의 배선용 홈을 갖는 제1 절연막 위에 금속 배선으로서의 금속막이 형성된 기판을 연마시키는 연마 수순과,
상기 연마 수순 후, 상기 기판에 제2 절연막을 형성시키는 수순과,
상기 제2 절연막을 연마시키는 수순과,
상기 연마 수순 후에, 상기 제2 절연막의 기판 면 내의 막 두께 분포 데이터를 수신시키는 수순과,
상기 막 두께 분포 데이터를 기초로, 상기 연마 후의 제2 절연막 위에 형성하는 제3 절연막의 막 두께 분포를 조정함으로써 상기 연마 후의 제2 절연막과 상기 제3 절연막으로 형성되는 적층 절연막의 막 두께 분포의 보정 필요 여부와 보정 가능한지를 판정시키는 판정 수순과,
상기 판정 수순에서, 상기 막 두께 분포의 보정 필요 여부 판정 결과와 보정 가부의 판정 결과를 출력 장치와 상위 네트워크 중 어느 하나 또는 양쪽에 통지하는 수순
을 컴퓨터에 실행시키는 프로그램, 또는, 해당 프로그램을 기록한 컴퓨터 판독 가능한 기록 매체가 제공된다.
<부기 11>
또 다른 형태에 의하면,
복수의 배선용 홈을 갖는 제1 절연막 위에 금속 배선으로서의 금속막이 형성된 기판에 제2 절연막을 형성하는 제2 절연막 형성 장치와,
상기 제2 절연막을 연마하는 연마 장치와,
상기 제2 절연막을 연마한 후의 상기 제2 절연막의 기판 면 내의 막 두께 분포 데이터를 수신하는 측정 장치와,
상기 막 두께 분포 데이터를 기초로, 상기 연마 후의 제2 절연막 위에 형성하는 제3 절연막의 막 두께 분포를 조정함으로써 상기 연마 후의 제2 절연막과 상기 제3 절연막으로 형성되는 적층 절연막의 막 두께 분포를 보정하는 처리 데이터를 연산하는 시스템 컨트롤러와,
상기 처리 데이터를 기초로, 상기 기판의 중심측에 생성되는 처리 가스의 활성종 농도와 상기 기판의 외주측에 생성되는 상기 처리 가스의 활성종 농도를 상 이하게 하도록 상기 처리 가스를 활성화시켜서 상기 제3 절연막을 형성하여 상기 적층 절연막의 막 두께 분포를 보정하는 제3 절연막 형성 장치
를 포함하는 기판 처리 시스템 또는 반도체 장치 제조 시스템이 제공된다.
<부기 12>
또 다른 형태에 의하면,
복수의 배선용 홈을 갖는 제1 절연막 위에, 연마된 금속 배선으로서의 금속막이 형성되고, 당해 금속막 위에 연마된 제2 절연막을 갖는 기판을 수용하는 처리실과,
상기 기판에 처리 가스를 공급하는 처리 가스 공급부와,
상기 처리 가스를 활성화시키는 활성화부와,
상기 연마된 제2 절연막의 막 두께 분포 데이터를 수신하는 수신부와,
상기 막 두께 분포 데이터를 기초로, 상기 연마 후의 제2 절연막 위에 형성하는 제3 절연막의 막 두께 분포를 조정함으로써 상기 연마 후의 제2 절연막과 상기 제3 절연막으로 형성되는 적층 절연막의 막 두께 분포를 보정하는 처리 데이터를 연산하는 연산부와,
상기 처리 데이터를 기초로, 상기 기판의 중심측에 생성되는 상기 처리 가스의 활성종의 농도와 상기 기판의 외주측에 생성되는 상기 처리 가스의 활성종의 농도를 상이하게 하도록 상기 처리 가스 공급부와 상기 활성화부를 제어하는 제어부
를 포함하는 기판 처리 장치, 또는, 반도체 장치의 제조 장치가 제공된다.
<부기 13>
또 다른 형태에 의하면,
복수의 배선용 홈을 갖는 제1 절연막 위에, 연마된 금속 배선으로서의 금속막이 형성되고, 당해 금속막 위에 연마된 제2 절연막을 갖는 기판을 처리실에 수용하는 공정과,
상기 제2 절연막의 막 두께 분포 데이터를 수신하는 공정과,
상기 막 두께 분포 데이터를 기초로, 상기 연마 후의 제2 절연막 위에 형성하는 제3 절연막의 막 두께 분포를 조정함으로써 상기 연마 후의 제2 절연막과 상기 제3 절연막으로 형성되는 적층 절연막의 막 두께 분포를 보정하는 처리 데이터를 연산하는 공정과,
상기 기판에 처리 가스를 공급하는 공정과,
상기 처리 데이터를 기초로, 상기 기판의 중심측에 생성되는 처리 가스의 활성종의 농도와, 상기 기판의 외주측에 생성되는 상기 처리 가스의 활성종의 농도를 상이하게 하도록 상기 처리 가스를 활성화시켜서 상기 제3 절연막을 형성하여 상기 적층 절연막의 막 두께 분포를 보정하는 공정
을 포함하는 기판 처리 방법, 또는, 반도체 장치의 제조 방법이 제공된다.
<부기 14>
또 다른 형태에 의하면,
복수의 배선용 홈을 갖는 제1 절연막 위에, 연마된 금속 배선으로서의 금속막이 형성되고, 당해 금속막 위에 연마된 제2 절연막을 갖는 기판을 처리실에 수용시키는 수순과,
상기 제2 절연막의 막 두께 분포 데이터를 수신시키는 수순과,
상기 막 두께 분포 데이터를 기초로, 상기 연마 후의 제2 절연막 위에 형성되는 제3 절연막의 막 두께 분포를 조정함으로써 상기 연마 후의 제2 절연막과 상기 제3 절연막으로 형성되는 적층 절연막의 막 두께 분포를 보정하는 처리 데이터를 연산시키는 수순과,
상기 기판에 처리 가스를 공급시키는 수순과,
상기 처리 데이터를 기초로, 상기 기판의 중심측에 생성되는 처리 가스의 활성종의 농도와, 상기 기판의 외주측에 생성되는 상기 처리 가스의 활성종의 농도를 상이하게 하도록 상기 처리 가스를 활성화시켜서 상기 제3 절연막을 형성하여 상기 적층 절연막의 막 두께 분포를 보정시키는 수순
을 컴퓨터에 실행시키는 프로그램, 또는, 해당 프로그램을 기록한 컴퓨터 판독 가능한 기록 매체가 제공된다.
<부기 15>
또 다른 형태에 의하면,
복수의 배선용 홈을 갖는 제1 절연막 위에 금속 배선으로서의 금속막이 형성된 기판에 대하여 연마하는 공정과,
상기 연마 공정 후, 상기 기판에 제2 절연막을 형성하는 공정과,
상기 제2 절연막을 연마하는 공정과,
상기 연마 공정 후에, 상기 제2 절연막의 막 두께 분포 데이터를 수신하는 공정과,
상기 막 두께 분포 데이터를 기초로, 상기 연마 후의 제2 절연막 위에 형성하는 제3 절연막의 막 두께 분포를 조정함으로써 상기 연마 후의 제2 절연막과 상기 제3 절연막으로 형성되는 적층 절연막의 기판 면 내의 중심측의 막 두께와 외주측의 막 두께와의 차가, 상기 제2 절연막의 기판 면 내의 중심측의 막 두께와 외주측의 막 두께와의 차보다도 작게 하는 처리 데이터를 연산하는 공정과,
상기 처리 데이터를 기초로, 상기 기판의 중심측에 생성되는 처리 가스의 활성종의 농도와, 상기 기판의 외주측에 생성되는 상기 처리 가스의 활성종의 농도를 상이하게 하도록 상기 처리 가스를 활성화시켜서 상기 제3 절연막을 형성하여 상기 적층 절연막의 막 두께 분포를 보정하는 공정
을 포함하는 기판 처리 방법, 또는, 반도체 장치의 제조 방법이 제공된다.
<부기 16>
또 다른 형태에 의하면,
복수의 배선용 홈을 갖는 제1 절연막 위에 금속 배선으로서의 금속막이 형성된 기판에 대하여 연마하는 공정과,
상기 연마 공정 후에, 상기 기판에 제2 절연막을 형성하는 공정과,
상기 제2 절연막을 연마하는 공정과,
상기 연마 공정 후에, 상기 제2 절연막의 막 두께 분포 데이터를 수신하는 공정과,
상기 막 두께 분포 데이터를 기초로, 상기 연마 후의 제2 절연막 위에 형성하는 제3 절연막의 막 두께 분포를 조정함으로써, 상기 연마 후의 제2 절연막과 상기 제3 절연막으로 형성되는 적층 절연막의 막 두께 분포를 상기 막 두께 분포 데이터의 막 두께 분포보다도 막 두께 균일성이 높은 분포로 하는 처리 데이터를 연산하는 공정과,
상기 처리 데이터를 기초로, 상기 기판의 중심측에 생성되는 처리 가스의 활성종의 농도와, 상기 기판의 외주측에 생성되는 상기 처리 가스의 활성종의 농도를 상이하게 하도록 상기 처리 가스를 활성화시켜서 상기 제3 절연막을 형성하여 상기 적층 절연막의 막 두께 분포를 상기 막 두께 분포 데이터의 막 두께 분포보다도 막 두께 균일성이 높은 분포로 하는 공정
을 포함하는 기판 처리 방법, 또는, 반도체 장치의 제조 방법이 제공된다.
200 : 웨이퍼(기판) 201 : 처리실
202 : 처리 용기 212 : 기판 적재대

Claims (19)

  1. 복수의 배선용 홈을 갖는 제1 절연막 위에 연마된 금속 배선으로서의 금속막을 갖고, 당해 금속막 위에 연마된 제2 절연막을 갖는 기판을 수용하는 처리실과,
    상기 기판에 처리 가스를 공급하는 처리 가스 공급부와,
    상기 처리 가스를 활성화시키는 활성화부와,
    상기 연마된 제2 절연막의 막 두께 분포 데이터를 수신하는 수신부와,
    상기 막 두께 분포 데이터를 기초로, 상기 연마 후의 제2 절연막 위에 형성하는 제3 절연막의 막 두께 분포를 조정함으로써 상기 연마 후의 제2 절연막과 상기 제3 절연막으로 형성되는 적층 절연막의 막 두께 분포를 보정하는 처리 데이터를 연산하는 연산부와,
    상기 처리 데이터를 기초로, 상기 기판의 중심측에 생성되는 상기 처리 가스의 활성종의 농도와 상기 기판의 외주측에 생성되는 상기 처리 가스의 활성종의 농도를 상이하게 하도록 상기 처리 가스를 활성화시켜서 상기 제3 절연막을 형성하여 상기 적층 절연막의 막 두께 분포를 보정하도록 상기 처리 가스 공급부와 상기 활성화부를 제어하는 제어부
    를 포함하는 기판 처리 장치.
  2. 제1항에 있어서,
    상기 활성화부는, 상기 막 두께 분포 데이터가, 상기 기판의 외주측의 막 두께가 상기 기판의 중심측의 막 두께보다도 작은 것을 나타내는 경우에, 상기 기판의 측방으로부터 공급되는 고주파 전력을 상기 기판의 상방으로부터 공급되는 고주파 전력보다도 크게 하는, 기판 처리 장치.
  3. 제2항에 있어서,
    상기 막 두께 분포 데이터가, 상기 기판의 외주측의 막 두께가 상기 기판의 중심측의 막 두께보다도 작은 것을 나타내는 경우에, 상기 기판의 외주측의 전위를 상기 기판의 중심측의 전위보다도 낮게 하는 바이어스 조정부를 더 포함하는, 기판 처리 장치.
  4. 제1항에 있어서,
    상기 막 두께 분포 데이터가, 상기 기판의 외주측의 막 두께가 상기 기판의 중심측의 막 두께보다도 작은 것을 나타내는 경우에, 상기 기판의 외주측의 전위를 상기 기판의 중심측의 전위보다도 낮게 하는 바이어스 조정부를 더 포함하는, 기판 처리 장치.
  5. 제1항에 있어서,
    상기 막 두께 분포 데이터가, 상기 기판의 외주측의 막 두께가 상기 기판의 중심측의 막 두께보다도 작은 것을 나타내는 경우에, 상기 기판의 측방으로부터 발생하는 자력을 상기 기판의 상방으로부터 발생하는 자력보다도 크게 하는 자력 생성부를 더 포함하는, 기판 처리 장치.
  6. 제5항에 있어서,
    상기 막 두께 분포 데이터가, 상기 기판의 외주측의 막 두께가 상기 기판의 중심측의 막 두께보다도 작은 것을 나타내는 경우에, 상기 기판의 외주측의 전위를 상기 기판의 중심측의 전위보다도 낮게 하는 바이어스 조정부를 더 포함하는, 기판 처리 장치.
  7. 제6항에 있어서,
    상기 활성화부는, 상기 막 두께 분포 데이터가, 상기 기판의 외주측의 막 두께가 상기 기판의 중심측의 막 두께보다도 작은 것을 나타내는 경우에, 상기 기판의 측방으로부터 공급되는 고주파 전력을 상기 기판의 상방으로부터 공급되는 고주파 전력보다도 크게 하는, 기판 처리 장치.
  8. 제5항에 있어서,
    상기 활성화부는, 상기 막 두께 분포 데이터가, 상기 기판의 외주측의 막 두께가 상기 기판의 중심측의 막 두께보다도 작은 것을 나타내는 경우에, 상기 기판의 측방으로부터 공급되는 고주파 전력을 상기 기판의 상방으로부터 공급되는 고주파 전력보다도 크게 하는, 기판 처리 장치.
  9. 제1항에 있어서,
    상기 활성화부는, 상기 막 두께 분포 데이터가, 상기 기판의 중심측의 막 두께가 상기 기판의 외주측의 막 두께보다도 작은 것을 나타내는 경우, 상기 기판의 상방으로부터 공급되는 고주파 전력을 상기 기판의 측방으로부터 공급되는 고주파 전력보다도 크게 하는, 기판 처리 장치.
  10. 제9항에 있어서,
    상기 막 두께 분포 데이터가, 상기 기판의 중심측의 막 두께가 상기 기판의 외주측의 막 두께보다도 작은 것을 나타내는 경우, 상기 기판의 중심측의 전위를 상기 기판의 외주측의 전위보다도 낮게 하는 바이어스 조정부를 더 포함하는, 기판 처리 장치.
  11. 제1항에 있어서,
    상기 막 두께 분포 데이터가, 상기 기판의 중심측의 막 두께가 상기 기판의 외주측의 막 두께보다도 작은 것을 나타내는 경우, 상기 기판의 중심측의 전위를 상기 기판의 외주측의 전위보다도 낮게 하는 바이어스 조정부를 더 포함하는, 기판 처리 장치.
  12. 제1항에 있어서,
    상기 막 두께 분포 데이터가, 상기 기판의 중심측의 막 두께가 상기 기판의 외주측의 막 두께보다도 작은 것을 나타내는 경우, 상기 기판의 상방으로부터 발생하는 자력을 상기 기판의 측방으로부터 발생하는 자력보다도 크게 하는 자력 생성부를 더 포함하는, 기판 처리 장치.
  13. 제12항에 있어서,
    상기 막 두께 분포 데이터가, 상기 기판의 중심측의 막 두께가 상기 기판의 외주측의 막 두께보다도 작은 것을 나타내는 경우, 상기 기판의 중심측의 전위를 상기 기판의 외주측의 전위보다도 낮게 하는 바이어스 조정부를 더 포함하는, 기판 처리 장치.
  14. 제13항에 있어서,
    상기 활성화부는, 상기 막 두께 분포 데이터가, 상기 기판의 중심측의 막 두께가 상기 기판의 외주측의 막 두께보다도 작은 것을 나타내는 경우, 상기 기판의 상방으로부터 공급되는 고주파 전력을 상기 기판의 측방으로부터 공급되는 고주파 전력보다도 크게 하는, 기판 처리 장치.
  15. 제1항에 있어서,
    상기 활성화부는, 상기 막 두께 분포 데이터가, 상기 기판의 중심측의 막 두께가 상기 기판의 외주측의 막 두께보다도 작은 것을 나타내는 경우, 상기 기판의 상방으로부터 공급되는 고주파 전력을 상기 기판의 측방으로부터 공급되는 고주파 전력보다도 크게 하는, 기판 처리 장치.
  16. 복수의 배선용 홈을 갖는 제1 절연막 위에 금속 배선으로서의 금속막이 형성된 기판에 제2 절연막을 형성하는 제2 절연막 형성 장치와,
    상기 제2 절연막을 연마하는 연마 장치와,
    상기 제2 절연막을 연마한 후의 상기 제2 절연막의 기판 면 내의 막 두께 분포 데이터를 수신하는 측정 장치와,
    상기 막 두께 분포 데이터를 기초로, 상기 연마 후의 제2 절연막 위에 형성하는 제3 절연막의 막 두께 분포를 조정함으로써 상기 연마 후의 제2 절연막과 상기 제3 절연막으로 형성되는 적층 절연막의 막 두께 분포를 보정하는 처리 데이터를 연산하는 시스템 컨트롤러와,
    상기 처리 데이터를 기초로, 상기 기판의 중심측에 생성되는 처리 가스의 활성종 농도와 상기 기판의 외주측에 생성되는 상기 처리 가스의 활성종 농도를 상이하게 하도록 상기 처리 가스를 활성화시켜서 상기 제3 절연막을 형성하여 상기 적층 절연막의 막 두께 분포를 보정하는 제3 절연막 형성 장치
    를 포함하는 기판 처리 시스템.
  17. 복수의 배선용 홈을 갖는 제1 절연막 위에 금속 배선으로서의 금속막이 형성된 기판에 대하여 연마하는 연마 공정과,
    상기 기판에 대한 연마 공정 후, 상기 기판에 제2 절연막을 형성하는 공정과,
    상기 제2 절연막을 연마하는 공정과,
    상기 제2 절연막에 대한 연마 공정 후에 상기 제2 절연막의 기판 면 내의 막 두께 분포 데이터를 수신하는 공정과,
    상기 막 두께 분포 데이터를 기초로, 연마 후의 상기 제2 절연막 위에 형성하는 제3 절연막의 막 두께 분포를 조정함으로써 연마 후의 상기 제2 절연막과 상기 제3 절연막으로 형성되는 적층 절연막의 막 두께 분포를 보정하는 처리 데이터를 연산하는 공정과,
    상기 처리 데이터를 기초로, 상기 기판의 중심측에 생성되는 처리 가스의 활성종의 농도와, 상기 기판의 외주측에 생성되는 상기 처리 가스의 활성종의 농도를 상이하게 하도록 상기 처리 가스를 활성화시켜서 상기 제3 절연막을 형성하여 상기 적층 절연막의 막 두께 분포를 보정하는 공정
    을 포함하는 반도체 장치의 제조 방법.
  18. 복수의 배선용 홈을 갖는 제1 절연막 위에, 연마된 금속 배선으로서의 금속막이 형성되고, 당해 금속막 위에 연마된 제2 절연막을 갖는 기판을 처리실에 수용하는 공정과,
    상기 제2 절연막의 막 두께 분포 데이터를 수신하는 공정과,
    상기 막 두께 분포 데이터를 기초로, 상기 연마 후의 제2 절연막 위에 형성하는 제3 절연막의 막 두께 분포를 조정함으로써 상기 연마 후의 제2 절연막과 상기 제3 절연막으로 형성되는 적층 절연막의 막 두께 분포를 보정하는 처리 데이터를 연산하는 공정과,
    상기 기판에 처리 가스를 공급하는 공정과,
    상기 처리 데이터를 기초로, 상기 기판의 중심측에 생성되는 처리 가스의 활성종의 농도와, 상기 기판의 외주측에 생성되는 상기 처리 가스의 활성종의 농도를 상이하게 하도록 상기 처리 가스를 활성화시켜서 상기 제3 절연막을 형성하여 상기 적층 절연막의 막 두께 분포를 보정하는 공정
    을 포함하는 반도체 장치의 제조 방법.
  19. 복수의 배선용 홈을 갖는 제1 절연막 위에, 연마된 금속 배선으로서의 금속막이 형성되고, 당해 금속막 위에 연마된 제2 절연막을 갖는 기판을 처리실에 수용시키는 단계와,
    상기 제2 절연막의 막 두께 분포 데이터를 수신시키는 단계와,
    상기 막 두께 분포 데이터를 기초로, 상기 연마 후의 제2 절연막 위에 형성되는 제3 절연막의 막 두께 분포를 조정함으로써 상기 연마 후의 제2 절연막과 상기 제3 절연막으로 형성되는 적층 절연막의 막 두께 분포를 보정하는 처리 데이터를 연산시키는 단계와,
    상기 기판에 처리 가스를 공급시키는 단계와,
    상기 처리 데이터를 기초로, 상기 기판의 중심측에 생성되는 처리 가스의 활성종의 농도와, 상기 기판의 외주측에 생성되는 상기 처리 가스의 활성종의 농도를 상이하게 하도록 상기 처리 가스를 활성화시켜서 상기 제3 절연막을 형성하여 상기 적층 절연막의 막 두께 분포를 보정시키는 단계
    를 컴퓨터에 실행시키는 프로그램을 저장하는 기록 매체.
KR1020150135876A 2015-07-06 2015-09-24 반도체 장치의 제조 방법, 기판 처리 시스템, 기판 처리 장치 및 기록 매체 KR101797291B1 (ko)

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3053156B1 (fr) 2016-06-28 2018-11-16 Stmicroelectronics (Rousset) Sas Composant a faible dispersion dans une puce electronique
JP6549074B2 (ja) * 2016-09-28 2019-07-24 株式会社Ｋｏｋｕｓａｉ Ｅｌｅｃｔｒｉｃ 半導体装置の製造方法、基板処理装置およびプログラム
JP6529996B2 (ja) * 2017-02-06 2019-06-12 株式会社Ｋｏｋｕｓａｉ Ｅｌｅｃｔｒｉｃ 基板処理装置、半導体装置の製造方法およびプログラム
JP6602332B2 (ja) * 2017-03-28 2019-11-06 株式会社Ｋｏｋｕｓａｉ Ｅｌｅｃｔｒｉｃ 半導体装置の製造方法、基板処理装置およびプログラム
JP6779173B2 (ja) * 2017-05-18 2020-11-04 株式会社荏原製作所 基板処理装置、プログラムを記録した記録媒体
WO2019245702A1 (en) * 2018-06-19 2019-12-26 Applied Materials, Inc. Pulsed plasma deposition etch step coverage improvement
CN110620063B (zh) * 2018-06-19 2023-01-13 东京毅力科创株式会社 配线固定构造和处理装置
TWI821363B (zh) * 2018-08-31 2023-11-11 美商應用材料股份有限公司 前驅物遞送系統
CN113823582A (zh) * 2020-06-21 2021-12-21 拓荆科技股份有限公司 用于处理站阻抗调节的装置、***和方法
JP2022049494A (ja) * 2020-09-16 2022-03-29 キオクシア株式会社 半導体製造装置

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0766291A (ja) * 1993-08-31 1995-03-10 Nippondenso Co Ltd 半導体装置の製造方法
KR0165470B1 (ko) * 1995-11-08 1999-02-01 김광호 반도체 소자의 박막형성 프로그램의 자동보정 시스템
JP3321403B2 (ja) * 1997-12-08 2002-09-03 株式会社東芝 成膜装置及び成膜方法
JP2000353693A (ja) * 1999-06-11 2000-12-19 Kokusai Electric Co Ltd プラズマ処理装置
JP2002203826A (ja) 2001-01-05 2002-07-19 Sony Corp 半導体装置の製造方法および研磨装置
JP3825688B2 (ja) * 2001-12-25 2006-09-27 株式会社東芝 半導体装置の製造方法
JP4454242B2 (ja) * 2003-03-25 2010-04-21 株式会社ルネサステクノロジ 半導体装置およびその製造方法
JP2005011834A (ja) * 2003-06-16 2005-01-13 Matsushita Electric Ind Co Ltd 半導体装置の製造方法および半導体装置製造システム
KR100771548B1 (ko) * 2006-06-30 2007-11-07 주식회사 하이닉스반도체 반도체 소자의 박막 평탄화 방법
JP2008177266A (ja) * 2007-01-17 2008-07-31 Fujitsu Ltd 半導体基板、および半導体装置の製造方法
JP2009295649A (ja) * 2008-06-03 2009-12-17 Renesas Technology Corp 半導体装置の製造方法
JP2011089146A (ja) 2009-10-20 2011-05-06 Panasonic Corp スパッタリング装置およびスパッタリング方法
JP2012151504A (ja) * 2012-04-09 2012-08-09 Sony Corp 薄膜形成方法
WO2014149259A1 (en) * 2013-03-15 2014-09-25 Applied Materials, Inc. Apparatus and method for tuning a plasma profile using a tuning ring in a processing chamber
TWI546847B (zh) * 2013-12-27 2016-08-21 日立國際電氣股份有限公司 基板處理裝置及半導體裝置的製造方法

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