KR20160117185A - 반도체 장치의 제조 방법 - Google Patents

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KR20160117185A
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wafer
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KR1020160029523A
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나오후미 오하시
사토시 다카노
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가부시키가이샤 히다치 고쿠사이 덴키
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Abstract

본 발명의 과제는, 반도체 장치의 특성의 변동을 억제하는 것이다.
기판 상에 회로 구성이 복수 형성된 기판에 대해, 적층 절연막의 일부인 제1 절연막을 형성하는 공정과, 상기 제1 절연막을 연마하는 공정과, 상기 제1 절연막의 막 두께 분포를 측정하는 공정과, 연마 후의 상기 제1 절연막 상에, 상기 적층 절연막의 일부이며, 상기 막 두께 분포와는 다른 막 두께 분포의 제2 절연막을 형성하고, 상기 적층 절연막의 막 두께를 보정하는 공정을 포함한다.

Description

반도체 장치의 제조 방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 제조 방법, 기판 처리 시스템, 기판 처리 장치 및 프로그램에 관한 것이다.
최근, 반도체 장치는 고집적화되는 경향이 있다. 그에 수반하여, 패턴 사이즈가 현저하게 미세화되고 있다. 이들 패턴은, 하드 마스크나 레지스트의 형성 공정, 리소그래피 공정, 에칭 공정 등으로 형성된다. 형성할 때에는, 반도체 장치의 특성의 변동이 일어나지 않도록 요구되고 있다.
그런데, 가공상의 문제로부터, 기판 상에 형성되는 회로간의 거리에 변동이 생기는 경우가 있다. 특히 미세화된 반도체 장치에 있어서는, 그러한 변동이 반도체 장치의 특성에 크게 영향을 미친다.
따라서 본 발명은, 반도체 장치의 특성의 변동을 억제 가능한 기술을 제공하는 것을 목적으로 한다.
상기 과제를 해결하기 위해,
기판 상에 회로 구성이 복수 형성된 기판에 대해, 적층 절연막의 일부인 제1 절연막을 형성하는 공정과, 상기 제1 절연막을 연마하는 공정과, 상기 제1 절연막의 막 두께 분포를 측정하는 공정과, 연마 후의 상기 제1 절연막 상에, 상기 적층 절연막의 일부이며, 상기 막 두께 분포와는 다른 막 두께 분포의 제2 절연막을 형성하고, 상기 적층 절연막의 막 두께를 보정하는 공정을 포함하는 기술을 제공한다.
본 발명에 관한 기술에 따르면, 기판면 내에 있어서, 반도체 장치의 특성의 편차를 억제할 수 있다.
도 1은 일 실시 형태에 관한 반도체 디바이스의 제조 플로우를 설명하는 설명도이다.
도 2는 일 실시 형태에 관한 웨이퍼의 설명도이다.
도 3은 일 실시 형태에 관한 웨이퍼의 처리 상태를 설명하는 설명도이다.
도 4는 일 실시 형태에 관한 연마 장치를 설명하는 설명도이다.
도 5는 일 실시 형태에 관한 연마 장치를 설명하는 설명도이다.
도 6은 일 실시 형태에 관한 웨이퍼의 처리 상태를 설명하는 설명도이다.
도 7은 일 실시 형태에 관한 연마 공정 후의 절연막의 막 두께 분포를 설명하는 설명도이다.
도 8은 일 실시 형태에 관한 웨이퍼의 처리 상태를 설명하는 설명도이다.
도 9는 일 실시 형태에 관한 절연막의 막 두께 분포를 설명하는 설명도이다.
도 10은 일 실시 형태에 관한 웨이퍼의 처리 상태를 설명하는 설명도이다.
도 11은 일 실시 형태에 관한 절연막의 막 두께 분포를 설명하는 설명도이다.
도 12는 일 실시 형태에 관한 기판 처리 장치를 설명하는 설명도이다.
도 13은 일 실시 형태에 관한 기판 처리 장치의 샤워 헤드를 설명하는 설명도이다.
도 14는 일 실시 형태에 관한 기판 처리 장치의 가스 공급계를 설명하는 설명도이다.
도 15는 일 실시 형태에 관한 기판 처리 장치의 가스 공급계를 설명하는 설명도이다.
도 16은 일 실시 형태에 관한 컨트롤러의 개략 구성도이다.
도 17은 일 실시 형태에 관한 웨이퍼의 처리 상태를 설명하는 설명도이다.
도 18은 일 실시 형태에 관한 웨이퍼의 처리 상태를 설명하는 설명도이다.
도 19는 일 실시 형태에 관한 웨이퍼의 처리 상태를 설명하는 설명도이다.
도 20은 일 실시 형태에 관한 웨이퍼의 처리 상태를 설명하는 설명도이다.
도 21은 일 실시 형태에 관한 웨이퍼의 처리 상태를 설명하는 설명도이다.
도 22는 비교예에 관한, 웨이퍼의 처리 상태를 설명하는 설명도이다.
도 23은 비교예에 관한, 웨이퍼의 처리 상태를 설명하는 설명도이다.
도 24는 비교예에 관한, 웨이퍼의 처리 상태를 설명하는 설명도이다.
도 25는 일 실시 형태에 관한 시스템을 설명하는 설명도이다.
도 26은 제1 절연막 분포와 각각의 매스 플로우 컨트롤러의 제어값의 관계를 나타내는 테이블이다.
도 27은 제1 절연막 분포와 각각의 매스 플로우 컨트롤러의 제어값의 관계를 나타내는 테이블이다.
도 28은 제1 절연막 분포와 각각의 매스 플로우 컨트롤러의 제어값과 각각의 히터의 제어값의 관계를 나타내는 테이블이다.
도 29는 제1 절연막 분포와 각각의 매스 플로우 컨트롤러의 제어값과 각각의 히터의 제어값의 관계를 나타내는 테이블이다.
이하에 본 발명의 실시 형태에 대해 설명한다.
도 1을 사용하여, 반도체 장치의 제조 공정의 일 공정을 설명한다.
(제1 절연막 형성 공정 S101)
제1 절연막 형성 공정 S101에 관해, 도 2, 도 3을 사용하여 웨이퍼(200)를 설명한다. 도 2는 절연막이 형성되기 전의 단계의 상태이다.
웨이퍼(200)에는 소스 또는 드레인으로서 구성되는 소스·드레인 영역(2001)이 형성되어 있다. 소스·드레인 영역(2001)의 사이에는 채널 영역(2002)이 형성되어 있다. 웨이퍼(200)의 표면(200a) 중, 각 채널 영역(2002) 상에는 게이트 전극(2003)이 형성되어 있다. 게이트 전극(2003)의 주위에는, 게이트 전극 측벽으로부터 전류를 억제하는 등의 역할을 갖는 외벽(2004)이 형성되어 있다. 소스·드레인 영역(2001), 게이트 전극(2003)은, 반도체 장치의 회로 구성의 일부로서 사용된다.
계속해서 도 3을 사용하여, 제1 절연막 형성 공정 S101을 설명한다. 웨이퍼(200)가 제1 절연막을 형성하는 기판 처리 장치(제1 절연막 형성 장치)에 반입되면, 기판 처리 장치의 처리실 내에 실리콘 함유 가스 및 산소 함유 가스를 공급한다. 공급된 가스는 처리실 내에서 반응하여, 인접하는 회로나 전극과의 사이를 절연하는 제1 층간 절연막(2005)[단순히 절연막(2005)이라고도 함]을 형성한다. 절연막(2005)은, 예를 들어 실리콘 산화막(SiO2막)으로 형성된다. 실리콘 함유 가스는 예를 들어 TEOS[Tetraethyl orthosilicate, Si(OC2H5)4] 가스이며, 산소 함유 가스는 예를 들어 산소 가스(O2)이다.
원하는 시간 경과 후 절연막(2005)이 형성되면, 웨이퍼(200)를 기판 처리 장치(제1 절연막 형성 장치)로부터 반출한다. 절연막(2005)은 층간 절연막으로서 사용된다.
여기서, 제1 절연막 형성 장치로 형성된 절연막(2005)에 대해 도 3을 사용하여 설명한다. 이미 설명한 바와 같이, 웨이퍼(200)에는 볼록 형상의 게이트 전극(2003)이 복수 형성되어 있다. 이러한 상태의 웨이퍼(200)에 막을 형성하는 경우, 도 3과 같이 기판 표면(200a)으로부터 절연막(2005)의 상단까지의 높이가 균일하게 되지 않는 상태로 된다. 따라서, 웨이퍼(200) 면 내에 있어서는, 기판 표면(200a)으로부터 절연막(2005)의 상단까지의 높이가 상이해져 버린다. 예를 들어, 게이트 전극(2003)의 사이에 형성된 절연막의 높이는, 게이트 전극(2003) 상에 형성된 절연막에 비해 낮아진다. 따라서, 오목부(2006)가 형성된다. 절연막(2005)을 형성 후, 웨이퍼(200)를 반출한다.
그런데, 후술하는 패터닝 공정 S108이나 제1 금속막 형성 공정 S110, 제2 금속막 형성 공정 S111 중 어느 하나 또는 양쪽의 관계로부터, 오목부(2006)가 없는 상태가 요구되고 있다. 따라서, 오목부(2006)를 없애기 위해, 다음의 연마 공정 S102에서 절연막(2005)을 연마한다.
(절연막 연마 공정 S102)
계속해서, 절연막(2005)을 연마하는 절연막 연마 공정 S102를 설명한다. 연마 공정은, CMP(Cheamical Mechanical Polishing) 공정이라고도 한다. 제1 층간 절연막 형성 장치로부터 반출된 웨이퍼(200)는, 연마 장치(400)에 반입된다.
이하에, 연마 공정의 구체적인 내용에 대해 설명한다. 제1 층간 절연막 형성 장치로부터 웨이퍼(200)를 반출 후, 도 4에 기재된 연마 장치(400)에 웨이퍼(200)를 반입한다.
도 4에 있어서, 부호 401은 연마반이며, 부호 402는 웨이퍼(200)를 연마하는 연마포이다. 연마반(401)은 도시하지 않은 회전 기구에 접속되고, 웨이퍼(200)를 연마할 때에는, 화살표 406 방향으로 회전된다.
부호 403은 연마 헤드이며, 연마 헤드(403)의 상면에는, 축(404)이 접속된다. 축(404)은 도시하지 않은 회전 기구·상하 구동 기구에 접속된다. 웨이퍼(200)를 연마하는 동안에, 화살표 407 방향으로 회전된다.
부호 405는 슬러리(연마제)를 공급하는 공급관이다. 웨이퍼(200)를 연마하는 동안에, 공급관(405)으로부터 연마포(402)를 향해 슬러리가 공급된다.
계속해서, 도 5를 사용하여, 연마 헤드(403)와 그 주변 구조의 상세를 설명한다. 도 5는 연마 헤드(403)의 단면도를 중심으로, 그 주변 구조를 설명하는 설명도이다. 연마 헤드(403)는, 톱 링(403a), 리테이너 링(403b), 탄성 매트(403c)를 갖는다. 연마하는 동안에, 웨이퍼(200)의 외측은 리테이너 링(403b)에 의해 둘러싸임과 함께, 탄성 매트(403c)에 의해 연마포(402)에 압박된다. 리테이너 링(403b)에는, 리테이너 링(403b)의 외측으로부터 내측에 걸쳐 슬러리가 통과하기 위한 홈(403d)이 형성되어 있다. 홈(403d)은 리테이너 링(403b)의 형상에 맞추어, 원주 형상으로 복수 형성되어 있다. 홈(403d)을 통해, 미사용의 신선한 슬러리와, 사용 완료된 슬러리가 교체되도록 구성되어 있다.
계속해서, 본 공정에 있어서의 동작을 설명한다.
연마 헤드(403) 내에 웨이퍼(200)를 반입하면, 공급관(405)으로부터 슬러리를 공급함과 함께, 연마반(401) 및 연마 헤드(403)를 회전시킨다. 슬러리는 리테이너 링(403b) 내에 유입되고, 웨이퍼(200)의 표면을 연마한다. 이와 같이 연마함으로써, 도 6에 기재된 바와 같이, 절연막(2005)의 높이를 균일하게 할 수 있다. 소정의 시간 연마하면, 연마 장치(400)로부터 웨이퍼(200)를 반출한다. 여기서 말하는 높이라 함은, 웨이퍼 표면(200a)으로부터 절연막(2005)까지의 상단, 바꿔 말하면 절연막(2005)의 표면까지의 높이를 말한다.
여기서, 절연막(2005)의 높이를 가다듬도록 CMP 장치(400)로 연마해도, 도 7과 같이, 웨이퍼(200)의 면 내에서는 절연막의 높이가 균일하게 되지 않는 경우가 있는 것을 알 수 있었다. 예를 들어, 웨이퍼(200)의 외주면의 막 두께가 중앙면에 비해 작은 분포 A나, 웨이퍼(200)의 중앙면의 막 두께가 외주면에 비해 작은 분포 B를 볼 수 있는 것을 알 수 있었다.
막 두께 분포에 편차가 있으면, 후술하는 패터닝 공정에서는 패턴의 폭의 변동이 발생한다고 하는 문제가 있다. 마찬가지로, 후술하는 제1 금속막 형성 공정에서는, 웨이퍼 표면(200a)으로부터 금속막 표면까지의 높이에 편차가 발생한다고 하는 문제가 있다. 그들에 기인하여 금속막의 특성에 변동이 일어나므로, 그 결과 수율의 저하를 야기한다.
이 문제에 대해 발명자에 의한 예의 연구의 결과, 분포 A, 분포 B 각각에 원인이 있는 것을 알 수 있었다. 이하에 그 원인을 설명한다.
분포 A의 원인은 웨이퍼(200)에 대한 슬러리의 공급 방법이다. 전술한 바와 같이, 연마포(402)에 공급된 슬러리는 리테이너 링(403b)을 통해, 웨이퍼(200)의 주위로부터 공급된다. 그 때문에, 웨이퍼(200)의 중앙면에는 웨이퍼(200)의 외주면을 연마한 후의 슬러리가 유입되고, 한편 웨이퍼(200)의 외주면에는 신선한 슬러리가 유입된다. 신선한 슬러리는 연마 효율이 높으므로, 웨이퍼(200)의 외주면은 중앙면보다도 연마되어 버린다. 이상으로부터, 절연막(2005)의 막 두께는 분포 A와 같이 되는 것을 알 수 있었다.
분포 B로 되는 원인은 리테이너 링(403b)의 마모이다. 연마 장치(400)에서 많은 웨이퍼(200)를 연마하면, 연마포(402)에 압박된 리테이너 링(403b)의 선단이 마모되어, 홈(403d)이나 연마포(402)와의 접촉면이 변형되거나 한다. 그 때문에, 본래 공급되어야 할 슬러리가 리테이너 링(403b)의 내주에 공급되지 않는 경우가 있다. 이러한 경우, 웨이퍼(200)의 외주면에 슬러리가 공급되지 않으므로, 웨이퍼(200)의 중앙면이 연마되고, 웨이퍼(200)의 외주면이 연마되지 않는 상태로 된다. 따라서, 절연막(2005)의 막 두께는 분포 B와 같이 되는 것을 알 수 있었다.
따라서 본 실시 형태에서는, 후술하는 바와 같이, 연마 장치(400)로 웨이퍼(200) 상의 절연막(2005)을 연마한 후에, 기판면 내에 있어서의 적층 절연막의 높이를 균일하게 하는 공정을 구성한다. 여기서 말하는 적층 절연막이라 함은, 절연막(2005)에 후술하는 절연막(2007)을 겹친 막을 말한다. 바꿔 말하면, 적층 절연막의 일부로서 절연막(2005)을 갖고, 또 다른 일부로서, 절연막(2007)을 갖는다.
높이를 균일하게 하는 구체적인 방법으로서는, 연마 공정 S102 후에 막 두께 측정 공정 S103에서 절연막(2005)의 막 두께 분포를 측정하고, 그 측정 데이터에 따라 제2 절연막 형성 공정 S104를 실행한다. 이와 같이 함으로써, 후술하는 패터닝 공정에서는 패턴의 폭의 변동을 억제한다. 마찬가지로, 후술하는 제1 금속막 형성 공정에서는, 웨이퍼 표면(200a)으로부터 금속막 표면까지의 높이의 변동을 억제한다.
(막 두께 측정 공정 S103)
다음으로, 막 두께 측정 공정 S103을 설명한다.
막 두께 측정 공정 S103에서는, 측정 장치를 사용하여 연마 후의 절연막(2005)의 막 두께를 측정한다. 측정 장치는 일반적인 장치가 사용 가능하므로, 구체적인 설명을 생략한다. 여기서 말하는 막 두께라 함은, 예를 들어 웨이퍼 표면(200a)으로부터 절연막(2005) 표면까지의 높이를 말한다.
연마 공정 S102 후, 웨이퍼(200)는 측정 장치에 반입된다. 측정 장치는, 연마 장치(400)의 영향을 받기 쉬운 웨이퍼(200)의 중앙면과 그 외주면 중, 적어도 몇 군데를 측정하여, 절연막(2005)의 막 두께(높이) 분포를 측정한다. 측정된 데이터는, 상위 장치를 통해 후술하는 기판 처리 장치(900)에 보내진다. 측정 후, 웨이퍼(200)는 측정 장치로부터 반출된다.
(제2 절연막 형성 공정 S104)
계속해서, 제2 절연막 형성 공정을 설명한다. 제2 절연막은 제1 절연막(2005)과 마찬가지의 성분 조성이다. 본 공정에서는, 도 8 또는 도 10에 기재된 바와 같이, 제2 층간 절연막(2007)[절연막(2007) 또는 보정막이라고도 함]을, 연마 후의 제1 절연막(2005) 상에 형성한다. 여기서는, 제1 절연막(2005)과 제2 절연막(2007)을 겹친 층을 적층 절연막이라 한다.
형성할 때에는, 연마 후의 제1 층간 절연막(2005)의 막 두께 분포를 보정하도록, 제2 층간 절연막(2007)을 형성한다. 보다 바람직하게는, 절연막(2007)의 표면의 높이가 균일하게 되도록 절연막(2007)을 형성한다. 여기서 말하는 높이라 함은, 절연막(2007)의 표면의 높이를 말하고, 바꿔 말하면 웨이퍼 표면(200a)으로부터 절연막(2007)의 표면까지의 거리를 말한다.
이하에 도 8 내지 도 16을 사용하여 본 공정을 설명한다. 도 8은 제1 절연막(2005)이 분포 A로 된 경우에, 본 공정에서 형성한 절연막(2007)을 설명하는 도면이다. 도 9는 막 두께 분포 A와, 그 보정 분포 A'를 설명하는 설명도이다. 도 10은 제1 절연막(2005)이 분포 B로 된 경우에, 본 공정에서 형성한 절연막(2007)을 설명하는 도면이다. 도 11은 막 두께 분포 B와, 그 보정 분포 B'를 설명하는 설명도이다. 도 12 내지 도 16은 본 공정을 실현하기 위한 기판 처리 장치를 설명하는 도면이다.
도 8에 있어서, (A)는 절연막(2007)을 형성한 후의 웨이퍼(200)를 상방에서 본 도면이다. 도 8의 (B)는 막 두께 분포 A에 있어서, 도 8의 (A)의 α-α'의 단면 중, 웨이퍼(200)의 중앙과 그 외주를 발췌한 도면이다.
도 10에 있어서, (A)는 절연막(2007)을 형성한 후의 웨이퍼(200)를 상방에서 본 도면이다. 도 10의 (B)는 막 두께 분포 B에 있어서, 도 10의 (A)의 α-α'의 단면 중, 웨이퍼(200)의 중앙과 그 외주를 발췌한 도면이다.
여기서는, 웨이퍼(200) 중앙면의 제1 절연막을 절연막(2005a), 제2 절연막을 절연막(2007a)이라 하고, 웨이퍼(200)의 외주면의 제1 절연막을 절연막(2005b), 제2 절연막을 절연막(2007b)이라 한다.
측정기로부터 반출된 웨이퍼(200)는, 도 12에 기재된 제2 절연막을 형성하는 장치인 기판 처리 장치(900)에 반입된다.
기판 처리 장치(900)는, 막 두께 측정 공정 S103에서 측정한 데이터에 기초하여 절연막(2007)의 막 두께를 기판면 내에 있어서 제어한다. 예를 들어, 상위 장치로부터 수신한 데이터가 분포 A를 나타내는 데이터라면, 웨이퍼(200) 외주면의 절연막(2007b)을 두껍게 하고, 중앙면의 절연막(2007a)이 외주면의 절연막(2007b)보다도 얇아지도록, 막 두께를 제어한다. 또한, 상위 장치로부터 수신한 데이터가 분포 B를 나타내는 데이터라면, 웨이퍼(200) 중앙면의 절연막(2007a)을 두껍게 하고, 외주면의 절연막(2007b)을 절연막(2007a)보다도 얇아지도록, 막 두께를 제어한다.
보다 바람직하게는, 제1 절연막(2005)과 제2 절연막(2007)을 겹친 적층 절연막의 높이를, 웨이퍼 면 내에서 소정의 범위로 하도록, 제2 절연막(2007)의 두께를 제어한다. 바꿔 말하면, 기판의 면 내에 있어서의 상기 제2 층간 절연막(2007)의 높이의 분포가 소정의 범위 내로 되도록 제2 층간 절연막(2007)의 막 두께 분포를 제어하여, 높이를 가다듬는다. 즉, 도 8, 도 10에 기재된 바와 같이, 웨이퍼(200) 중앙면에 있어서의 기판 표면(200a)으로부터 제2 절연막(2007a) 상단까지의 높이 H1a와, 웨이퍼(200) 외주면에 있어서의 기판 표면(200a)으로부터 제2 절연막(2007b)의 상단까지의 높이 H1b를 균일하게 할 수 있다.
다음으로, 절연막(2007a, 2007b) 각각의 막 두께를 제어 가능한 기판 처리 장치(900)에 대해, 구체적으로 설명한다.
본 실시 형태에 관한 처리 장치(900)에 대해 설명한다. 기판 처리 장치(900)는, 도 12에 도시되어 있는 바와 같이, 낱장식 기판 처리 장치로서 구성되어 있다.
도 12에 도시하는 바와 같이, 기판 처리 장치(900)는 처리 용기(202)를 구비하고 있다. 처리 용기(202)는, 예를 들어 횡단면이 원형이며 편평한 밀폐 용기로서 구성되어 있다. 또한, 처리 용기(202)는, 예를 들어 알루미늄(Al)이나 스테인리스(SUS) 등의 금속 재료 또는, 석영에 의해 구성되어 있다. 처리 용기(202) 내에는, 기판으로서의 실리콘 웨이퍼 등의 웨이퍼(200)를 처리하는 처리 공간(처리실)(201), 반송 공간(203)이 형성되어 있다. 처리 용기(202)는, 상부 용기(202a)와 하부 용기(202b)로 구성된다. 상부 용기(202a)와 하부 용기(202b) 사이에는 구획판(204)이 설치된다. 상부 처리 용기(202a)에 둘러싸인 공간이며, 구획판(204)보다도 상방의 공간을 처리 공간(처리실이라고도 함)(201)이라 하고, 하부 용기(202b)에 둘러싸인 공간이며, 구획판보다도 하방의 공간을 반송 공간(203)이라 한다.
하부 용기(202b)의 측면에는, 게이트 밸브(205)에 인접한 기판 반입 출구(206)가 형성되어 있고, 웨이퍼(200)는 기판 반입 출구(206)를 통해 도시하지 않은 반송실과의 사이를 이동한다. 하부 용기(202b)의 저부에는, 리프트 핀(207)이 복수 설치되어 있다.
처리실(201) 내에는, 웨이퍼(200)를 지지하는 기판 지지부(210)가 설치되어 있다. 기판 지지부(210)는, 웨이퍼(200)를 적재하는 적재면(211)과, 적재면(211)을 표면에 갖는 기판 적재대(212)를 갖는다. 바람직하게는, 가열부로서의 히터(213)를 설치한다. 가열부를 설치함으로써, 기판을 가열시켜, 기판 상에 형성되는 막의 품질을 향상시킬 수 있다. 기판 적재대(212)에는, 리프트 핀(207)이 관통하는 관통 구멍(214)이, 리프트 핀(207)과 대응하는 위치에 각각 형성되어 있어도 된다.
기판 적재대(212)는 샤프트(217)에 의해 지지된다. 샤프트(217)는, 처리 용기(202)의 저부를 관통하고 있고, 나아가서는 처리 용기(202)의 외부에서 승강 기구(218)에 접속되어 있다. 승강 기구(218)를 작동시켜 샤프트(217) 및 기판 적재대(212)를 승강시킴으로써, 기판 적재면(211) 상에 적재되는 웨이퍼(200)를 승강시키는 것이 가능하게 구성된다. 또한, 샤프트(217) 하단부의 주위는 벨로즈(219)에 의해 덮여 있고, 처리실(201) 내는 기밀하게 유지되어 있다.
기판 적재대(212)는, 웨이퍼(200)의 반송 시에는, 기판 적재면(211)이 기판 반입 출구(206)의 위치(웨이퍼 반송 위치)로 되도록 하강하고, 웨이퍼(200)의 처리 시에는 도 12에서 도시되는 바와 같이, 웨이퍼(200)가 처리실(201) 내의 처리 위치(웨이퍼 처리 위치)까지 상승한다.
구체적으로는, 기판 적재대(212)를 웨이퍼 반송 위치까지 하강시켰을 때에는, 리프트 핀(207)의 상단부가 기판 적재면(211)의 상면으로부터 돌출되어, 리프트 핀(207)이 웨이퍼(200)를 하방으로부터 지지하도록 되어 있다. 또한, 기판 적재대(212)를 웨이퍼 처리 위치까지 상승시켰을 때에는, 리프트 핀(207)은 기판 적재면(211)의 상면으로부터 매몰되어, 기판 적재면(211)이 웨이퍼(200)를 하방으로부터 지지하도록 되어 있다. 또한, 리프트 핀(207)은, 웨이퍼(200)와 직접 접촉하므로, 예를 들어 석영이나 알루미나 등의 재질로 형성하는 것이 바람직하다. 또한, 리프트 핀(207)에 승강 기구를 설치하여, 기판 적재대(212)와 리프트 핀(207)이 상대적으로 움직이도록 구성해도 된다.
히터(213)는, 웨이퍼(200)의 중심인 중심면과, 그 중심면의 외주인 외주면을 각각 개별적으로 가열 제어 가능한 구성이다. 예를 들어, 기판 적재면(211)의 중심에 설치되고, 상방에서 볼 때 원주 형상의 센터 존 히터(213a)와, 동일하게 원주 형상이며, 센터 존 히터(213a)의 외주에 설치된 아웃 존 히터(213b)를 갖는다. 센터 존 히터(213a)는 웨이퍼의 중심면을 가열하고, 아웃 존 히터(213b)는 웨이퍼의 외주면을 가열한다.
센터 존 히터(213a), 아웃 존 히터(213b)는, 각각 히터 전력 공급선을 통해 히터 온도 제어부(215)에 접속된다. 히터 온도 제어부(215)는 각 히터에의 전력 공급을 제어함으로써, 웨이퍼(200)의 중심면, 외주면의 온도를 제어한다.
기판 적재대(212)에는, 웨이퍼(200)의 온도를 측정하는 온도 측정기(216a)와 온도 측정기(216b)가 내포된다. 온도 측정기(216a)는 센터 존 히터(213a) 근방의 온도를 측정하도록, 기판 적재대(212)의 중심부에 설치된다. 온도 측정기(216b)는 아웃 존 히터(213b) 근방의 온도를 측정하도록, 기판 적재대(212)의 외주면에 설치된다. 온도 측정기(216a), 온도 측정기(216b)는 온도 정보 수신부(216c)에 접속된다. 각 온도 측정기로 측정한 온도는, 온도 정보 수신부(216c)에 송신된다. 온도 정보 수신부(216c)는 수신한 온도 정보를 후술하는 컨트롤러(260)에 온도 정보를 송신한다. 컨트롤러(260)는 수신한 온도 정보나 상위 장치로부터 수신하는 막 두께 정보에 기초하여 히터 온도를 제어한다. 또한, 온도 측정기(216a), 온도 측정기(216b), 온도 정보 수신부(216c)를 통합하여 온도 검출부(216)로 한다.
(배기계)
처리실(201)[상부 용기(202a)]의 내벽 상면에는, 처리실(201)의 분위기를 배기하는 배기구(221)가 형성되어 있다. 배기구(221)에는 제1 배기관으로서의 배기관(224)이 접속되어 있고, 배기관(224)에는, 처리실(201) 내를 소정의 압력으로 제어하는 APC(Auto Pressure Controller) 등의 압력 조정기(222), 진공 펌프(223)가 순서대로 직렬로 접속되어 있다. 주로, 배기구(221), 배기관(224), 압력 조정기(222)에 의해, 제1 배기부(배기 라인)가 구성된다. 또한, 진공 펌프(223)를 제1 배기부에 포함하도록 구성해도 된다.
(버퍼실)
처리실(201)의 상방에는, 버퍼실(232)이 설치되어 있다. 버퍼실(232)은, 측벽(232a), 천장(232b)에 의해 구성되어 있다. 버퍼실(232)은, 샤워 헤드(234)를 내포한다. 버퍼실(232)의 내벽(232a)과 샤워 헤드(234) 사이에는, 가스 공급 경로(235)가 구성된다. 즉, 가스 공급 경로(235)는 샤워 헤드(234)의 측벽(234b)을 둘러싸도록 형성된다.
샤워 헤드(234)와 처리실(201)을 구획하는 벽에는, 분산판(234a)이 설치된다. 분산판(234a)은 예를 들어 원반 형상으로 구성된다. 처리실(201)측에서 보면, 도 13과 같이 가스 공급 경로(235)는 샤워 헤드 측벽(234b)과 측벽(232a) 사이이며, 분산판(234a)의 수평 방향 주위에 형성된 구조로 된다.
버퍼실(232)의 천장(232b)에는, 가스 도입관(236), 가스 도입관(237)이 관통되어 있다. 또한, 가스 도입관(238), 가스 도입관(239)이 접속되어 있다. 가스 도입관(236), 가스 도입관(237)은 샤워 헤드(234)에 접속된다. 가스 도입관(236), 가스 도입관(238)은 후술하는 제1 가스 공급계에 접속된다. 가스 도입관(237), 가스 도입관(239)은 후술하는 제2 가스 공급계에 접속된다.
가스 도입관(236), 가스 도입관(237)으로부터 도입된 가스는 샤워 헤드(234)를 통해 처리실(201)에 공급된다. 가스 도입관(238), 가스 도입관(239)으로부터 도입된 가스는 가스 공급 경로(235)를 통해 처리실(201)에 공급된다.
샤워 헤드(234)로부터 공급된 가스는 웨이퍼(200)의 중심에 공급된다. 가스 공급 경로(235)로부터 공급된 가스는 웨이퍼(200)의 에지에 공급된다. 웨이퍼의 외주면(에지)이라 함은, 전술한 웨이퍼 중심에 대해, 그 외주를 말한다.
샤워 헤드(234)는, 예를 들어 석영, 알루미나, 스테인리스, 알루미늄 등의 재료로 구성된다.
이러한 구성으로 함으로써, 샤워 헤드(234)는 기판 적재면(211) 상에 적재한 웨이퍼(200)의 중앙면과 대향하는 위치에 설치된다. 따라서, 샤워 헤드(234)로부터 공급된 가스는 웨이퍼(200)의 중앙면에 공급 가능해진다. 또한, 가스 공급 경로(235)는 웨이퍼(200)의 외주면과 대향하는 위치에 형성된다. 따라서, 공급된 가스는 웨이퍼(200)의 외주면에 공급 가능해진다.
(가스 공급계)
(제1 가스 공급계)
계속해서, 도 14를 사용하여 제1 가스 공급계를 설명한다.
도 14의 A1은 도 12의 A1에 접속되고, A2는 도 12의 A2에 접속된다. 즉, 가스 공급관(241a)은 가스 도입관(236)에 접속되고, 가스 공급관(242a)은 가스 도입관(238)에 접속된다.
가스 공급관(241a)에는, 상류부터 합류관(240b), 매스 플로우 컨트롤러(241b), 밸브(241c)가 설치된다. 매스 플로우 컨트롤러(241b), 밸브(241c)에 의해, 가스 공급관(241a)을 통과하는 가스의 유량이 제어된다. 합류관(240b)의 상류에는 제1 처리 가스의 가스원(240a)이 설치된다. 제1 처리 가스는 실리콘 함유 가스이다. 예를 들어 디실란(Si2H6) 가스를 사용한다.
바람직하게는, 밸브(241c)의 하류측에, 불활성 가스를 공급하기 위한 제1 불활성 가스 공급관(243a)이 접속된다. 불활성 가스 공급관(243a)에는, 상류부터 불활성 가스원(243b), 매스 플로우 컨트롤러(243c), 밸브(243d)가 설치된다. 불활성 가스는 예를 들어 헬륨(He) 가스가 사용된다. 불활성 가스는, 가스 공급관(241a)을 흐르는 가스에 첨가되어, 희석 가스로서 사용된다. 매스 플로우 컨트롤러(243c), 밸브(243d)를 제어함으로써, 가스 도입관(236), 샤워 헤드(234)를 통해 공급하는 처리 가스의 농도나 유량을, 보다 최적으로 튜닝할 수 있다.
가스 도입관(238)과 접속되는 가스 공급관(242a)에는, 상류부터 합류관(240b), 매스 플로우 컨트롤러(242b), 밸브(242c)가 설치된다. 매스 플로우 컨트롤러(242b), 밸브(242c)에 의해, 가스 공급관(242a)을 통과하는 가스의 유량이 제어된다. 합류관(240b)의 상류에는 제1 처리 가스의 가스원(240a)이 설치된다.
바람직하게는, 밸브(242c)의 하류측에, 불활성 가스를 공급하기 위한 제2 불활성 가스 공급관(244a)이 접속된다. 불활성 가스 공급관(244a)에는, 상류부터 불활성 가스원(244b), 매스 플로우 컨트롤러(244c), 밸브(244d)가 설치된다. 불활성 가스는 예를 들어 헬륨(He) 가스가 사용된다. 불활성 가스는, 가스 공급관(242a)을 흐르는 가스에 첨가되어, 희석 가스로서 사용된다. 매스 플로우 컨트롤러(244c), 밸브(244d)를 제어함으로써, 가스 도입관(238), 가스 공급 경로(235)를 흐르는 가스의 농도나 유량을, 보다 최적으로 튜닝할 수 있다.
가스 공급관(241a), 매스 플로우 컨트롤러(241b), 밸브(241c), 가스 공급관(242a), 매스 플로우 컨트롤러(242b), 밸브(242c), 합류관(240b)을 통합하여 제1 가스 공급계라 한다. 또한, 가스원(240a), 가스 도입관(236), 가스 도입관(238)을 제1 가스 공급계에 포함해도 된다.
제1 불활성 가스 공급관(243a), 매스 플로우 컨트롤러(243c), 밸브(243d), 제2 불활성 가스 공급관(244a), 매스 플로우 컨트롤러(244c), 밸브(244d)를 통합하여 제1 불활성 가스 공급계라 한다. 또한, 불활성 가스원(243b), 불활성 가스원(244b)을 제1 불활성 가스 공급계에 포함해도 된다.
나아가서는, 제1 가스 공급계에 제1 불활성 가스 공급계를 포함해도 된다.
또한, 본 실시 형태에 있어서는, 가스 공급관(241a)을 제1 가스 공급관, 가스 공급관(242a)을 제2 가스 공급관이라 한다.
또한, 매스 플로우 컨트롤러(241b) 단독, 또는 매스 플로우 컨트롤러(241b)와 밸브(241c)의 조합을 제1 처리 가스 유량 제어부라 한다. 나아가서는, 매스 플로우 컨트롤러(242b) 단독, 또는 매스 플로우 컨트롤러(242b)와 밸브(242c)의 조합을 제2 처리 가스 유량 제어부라 한다.
또한, 매스 플로우 컨트롤러(243c) 단독, 또는 매스 플로우 컨트롤러(243c)와 밸브(243d)의 조합을 제1 불활성 가스 유량 제어부라 한다. 나아가서는, 매스 플로우 컨트롤러(244c) 단독, 또는 매스 플로우 컨트롤러(244c)와 밸브(244d)의 조합을 제2 불활성 가스 유량 제어부라 한다.
(제2 가스 공급계)
계속해서, 도 15를 사용하여 제2 가스 공급계를 설명한다. 도 15의 B1은 도 12의 B1에 접속되고, B2는 도 12의 B2에 접속된다. 즉, 가스 공급관(251a)은 가스 도입관(237)에 접속되고, 가스 공급관(252a)은 가스 도입관(239)에 접속된다.
가스 공급관(251a)에는, 상류부터 합류관(250b), 매스 플로우 컨트롤러(251b), 밸브(251c)가 설치된다. 매스 플로우 컨트롤러(251b), 밸브(251c)에 의해, 가스 공급관(251a)을 통과하는 가스의 유량이 제어된다. 합류관(250b)의 상류에는 제2 처리 가스의 가스원(250a)이 설치된다. 제2 처리 가스는 산소 함유 가스이다. 예를 들어 산소 가스(O2)를 사용한다.
바람직하게는, 밸브(251c)의 하류측에, 불활성 가스를 공급하기 위한 제3 불활성 가스 공급관(253a)이 설치된다. 불활성 가스 공급관(253a)에는, 상류부터 불활성 가스원(253b), 매스 플로우 컨트롤러(253c), 밸브(253d)가 설치된다. 불활성 가스는 예를 들어 헬륨(He) 가스가 사용된다. 불활성 가스는, 가스 공급관(251a)을 흐르는 가스의 희석 가스로서 사용된다. 매스 플로우 컨트롤러(253c), 밸브(253d)를 제어함으로써, 가스 도입관(237), 샤워 헤드(234)를 통해 공급하는 가스의 농도나 유량을, 보다 최적으로 튜닝할 수 있다.
가스 공급관(252a)에는, 상류부터 합류관(250b), 매스 플로우 컨트롤러(252b), 밸브(252c)가 설치된다. 매스 플로우 컨트롤러(252b), 밸브(252c)에 의해, 가스 공급관(252a)을 통과하는 가스의 유량이 제어된다. 합류관(250b)의 상류에는 제2 처리 가스의 가스원(250a)이 설치된다. 제2 처리 가스는 산소 함유 가스이다. 예를 들어 산소 가스(O2)를 사용한다.
바람직하게는, 밸브(252c)의 하류측에, 불활성 가스를 공급하기 위한 제4 불활성 가스 공급관(254a)이 설치된다. 불활성 가스 공급관(254a)에는, 상류부터 불활성 가스원(254b), 매스 플로우 컨트롤러(254c), 밸브(254d)가 설치된다. 불활성 가스는 예를 들어 헬륨(He) 가스가 사용된다. 불활성 가스는, 가스 공급관(252a)을 흐르는 가스의 희석 가스로서 사용된다. 매스 플로우 컨트롤러(254c), 밸브(254d)를 제어함으로써, 가스 도입관(239), 가스 공급 경로(235)를 흐르는 가스의 농도나 유량을, 보다 최적으로 튜닝할 수 있다.
가스 공급관(251a), 매스 플로우 컨트롤러(251b), 밸브(251c), 가스 공급관(252a), 매스 플로우 컨트롤러(252b), 밸브(252c), 합류관(250b)을 통합하여 제2 가스 공급계라 한다. 또한, 가스원(250a), 가스 도입관(237), 가스 도입관(239)을 제2 가스 공급계에 포함해도 된다.
제3 불활성 가스 공급관(253a), 매스 플로우 컨트롤러(253c), 밸브(253d), 제4 불활성 가스 공급관(254a), 매스 플로우 컨트롤러(254c), 밸브(254d)를 통합하여 제2 불활성 가스 공급계라 한다. 또한, 불활성 가스원(253b), 불활성 가스원(254b)을 제2 불활성 가스 공급계에 포함해도 된다.
나아가서는, 제2 가스 공급계에 제2 불활성 가스 공급계를 포함해도 된다. 또한 제1 가스 공급계, 제2 가스 공급계를 통합하여 가스 공급계라 한다.
또한, 본 실시 형태에 있어서는, 가스 공급관(251a)을 제3 가스 공급관, 가스 공급관(252a)을 제4 가스 공급관이라 한다.
또한, 매스 플로우 컨트롤러(251b) 단독, 또는 매스 플로우 컨트롤러(251b)와 밸브(251c)의 조합을 제3 처리 가스 유량 제어부라 한다. 나아가서는, 매스 플로우 컨트롤러(252b) 단독, 또는 매스 플로우 컨트롤러(252b)와 밸브(252c)의 조합을 제4 처리 가스 유량 제어부라 한다.
또한, 매스 플로우 컨트롤러(253c) 단독, 또는 매스 플로우 컨트롤러(253c)와 밸브(253d)의 조합을 제3 불활성 가스 유량 제어부라 한다. 나아가서는, 매스 플로우 컨트롤러(254c) 단독, 또는 매스 플로우 컨트롤러(254c)와 밸브(254d)의 조합을 제4 불활성 가스 유량 제어부라 한다.
이상과 같이, 제1 가스 공급계 및 제2 가스 공급계 각각에 매스 플로우 컨트롤러, 밸브를 설치하고 있으므로, 개별적으로 가스의 양을 제어할 수 있다. 또한, 제1 불활성 가스 공급계, 제2 불활성 가스 공급계의 각각에 매스 플로우 컨트롤러, 밸브를 설치하고 있으므로, 개별적으로 가스의 농도를 제어할 수 있다.
(제어부)
기판 처리 장치(900)는, 기판 처리 장치(900)의 각 부의 동작을 제어하는 컨트롤러(260)를 갖고 있다.
컨트롤러(260)의 개략을 도 16에 나타낸다. 제어부(제어 수단)인 컨트롤러(260)는, CPU(Central Processing Unit)(260a), RAM(Random Access Memory)(260b), 기억 장치(260c), I/O 포트(260d), 비교부(260f), 송수신부(260g)를 구비한 컴퓨터로서 구성되어 있다. RAM(260b), 기억 장치(260c), I/O 포트(260d)는, 송수신부(260g)의 지시에 의해, 내부 버스(260e)를 통해, CPU(260a)와 데이터 교환 가능하도록 구성되어 있다. 컨트롤러(260)에는, 예를 들어 터치 패널 등으로서 구성된 입출력 장치(261)나, 외부 기억 장치(262)가 접속 가능하게 구성되어 있다. 또한, 상위 장치(270)에 네트워크를 통해 전기적으로 접속되는 수신부(263)가 설치된다. 수신부(263)는, 상위 장치로부터 다른 장치의 정보를 수신하는 것이 가능하다.
기억 장치(260c)는, 예를 들어 플래시 메모리, HDD(Hard Disk Drive) 등으로 구성되어 있다. 기억 장치(260c) 내에는, 기판 처리 장치의 동작을 제어하는 제어 프로그램이나, 후술하는 기판 처리의 수순이나 조건 등이 기재된 프로그램 레시피, 후술하는 테이블 등이 판독 가능하게 저장되어 있다. 또한, 프로세스 레시피는, 후술하는 기판 처리 공정에 있어서의 각 수순을 컨트롤러(260)에 실행시켜, 소정의 결과를 얻을 수 있도록 조합된 것이며, 프로그램으로서 기능한다. 이하, 이 프로그램 레시피나 제어 프로그램 등을 총칭하여, 단순히 프로그램이라고도 한다. 또한, 본 명세서에 있어서 프로그램이라 하는 말을 사용한 경우에는, 프로그램 레시피 단체만을 포함하는 경우, 제어 프로그램 단체만을 포함하는 경우, 또는, 그 양쪽을 포함하는 경우가 있다. 또한, RAM(260b)은, CPU(260a)에 의해 판독된 프로그램이나 데이터 등이 일시적으로 유지되는 메모리 영역(워크 에어리어)으로서 구성되어 있다.
I/O 포트(260d)는, 게이트 밸브(205), 승강 기구(218), 히터(213), 압력 조정기(222), 진공 펌프(223) 등에 접속되어 있다. 또한, MFC(241b, 242b, 243c, 244c, 251b, 252b, 253c, 254c), 밸브(241c, 242c, 243d, 244d, 251c, 252c, 253d, 254d) 등에도 접속되어 있어도 된다.
CPU(260a)는, 기억 장치(260c)로부터의 제어 프로그램을 판독하여 실행함과 함께, 입출력 장치(261)로부터의 조작 커맨드의 입력 등에 따라 기억 장치(260c)로부터 프로세스 레시피를 판독하도록 구성되어 있다. 그리고, CPU(260a)는, 판독된 프로세스 레시피의 내용을 따르도록, 게이트 밸브(205)의 개폐 동작, 승강 기구(218)의 승강 동작, 히터(213)에의 전력 공급 동작, 압력 조정기(222)의 압력 조정 동작, 진공 펌프(223)의 온/오프 제어, 매스 플로우 컨트롤러의 유량 조정 동작, 밸브 등을 제어 가능하게 구성되어 있다.
또한, 컨트롤러(260)는, 전용의 컴퓨터로서 구성되어 있는 경우에 한하지 않고, 범용의 컴퓨터로서 구성되어 있어도 된다. 예를 들어, 상술한 프로그램을 저장한 외부 기억 장치(예를 들어, 자기 테이프, 플렉시블 디스크나 하드 디스크 등의 자기 디스크, CD나 DVD 등의 광 디스크, MO 등의 광자기 디스크, USB 메모리나 메모리 카드 등의 반도체 메모리)(262)를 준비하고, 이러한 외부 기억 장치(262)를 사용하여 범용의 컴퓨터에 프로그램을 인스톨하는 것 등에 의해, 본 실시 형태에 관한 컨트롤러(260)를 구성할 수 있다. 또한, 컴퓨터에 프로그램을 공급하기 위한 수단은, 외부 기억 장치(262)를 통해 공급하는 경우에 한하지 않는다. 예를 들어, 인터넷이나 전용 회선 등의 통신 수단을 사용하고, 외부 기억 장치(262)를 통하지 않고 프로그램을 공급하도록 해도 된다. 또한, 기억 장치(260c)나 외부 기억 장치(262)는, 컴퓨터 판독 가능한 기록 매체로서 구성된다. 이하, 이들을 총칭하여, 단순히 기록 매체라고도 한다. 또한, 본 명세서에 있어서, 기록 매체라 하는 말을 사용한 경우에는, 기억 장치(260c) 단체만을 포함하는 경우, 외부 기억 장치(262) 단체만을 포함하는 경우, 또는, 그 양쪽을 포함하는 경우가 있다.
계속해서, 테이블에 대해 설명한다. 기억 장치(260c)는 도 26에 기재된 테이블을 갖는다. 이 테이블은, 제1 절연막 분포와 각 매스 플로우 컨트롤러의 제어값 α11, α…α14, β12…β14의 관계를 나타낸 것이다. 제1 절연막 분포 정보를 수신부(263)가 수신하면, CPU(260a)는 기억부(260b)로부터 테이블을 판독하고, 비교부(260f)는 판독된 테이블과 수신한 정보를 비교한다. 비교한 결과, 산출된 데이터 α11, α12, α13, α14는, 각 매스 플로우 컨트롤러에 제어값으로서 송신된다.
계속해서, 기판 처리 장치(900)를 사용한 막의 형성 방법에 대해 설명한다.
막 두께 측정 공정 S103 후, 측정된 웨이퍼(200)는 기판 처리 장치(900)에 반입된다. 또한, 이하의 설명에 있어서, 기판 처리 장치를 구성하는 각 부의 동작은 컨트롤러(260)에 의해 제어된다.
(기판 반입 공정)
막 두께 측정 공정 S103에서 제1 절연막(2005)의 막 두께가 측정되면, 웨이퍼(200)를 기판 처리 장치(900)에 반입시킨다. 구체적으로는, 기판 지지부(210)를 승강 기구(218)에 의해 하강시키고, 리프트 핀(207)이 관통 구멍(214)으로부터 기판 지지부(210)의 상면측으로 돌출시킨 상태로 한다. 또한, 처리실(201) 내를 소정의 압력으로 압력 조절한 후, 게이트 밸브(205)를 개방하고, 게이트 밸브(205)로부터 리프트 핀(207) 상에 웨이퍼(200)를 적재시킨다. 웨이퍼(200)를 리프트 핀(207) 상에 적재시킨 후, 승강(218)에 의해 기판 지지부(210)를 소정의 위치까지 상승시킴으로써, 웨이퍼(200)가, 리프트 핀(207)으로부터 기판 지지부(210)에 적재되게 된다.
(감압·승온 공정)
계속해서, 처리실(201) 내가 소정의 압력(진공도)으로 되도록, 배기관(224)을 통해 처리실(201) 내를 배기한다. 이때, 압력 센서가 측정한 압력값에 기초하여, 압력 조정기(222)로서의 APC 밸브의 밸브의 개방도를 피드백 제어한다. 또한, 온도 센서(216)가 검출한 온도값에 기초하여, 처리실(201) 내가 소정의 온도로 되도록 히터(213)에의 통전량을 피드백 제어한다. 구체적으로는, 기판 지지부(210)를 히터(213)에 의해 미리 가열해 두고, 웨이퍼(200) 또는 기판 지지부(210)의 온도 변화가 없어지고 나서 소정 시간동안 둔다. 그 동안, 처리실(201) 내에 잔류하고 있는 수분 혹은 부재로부터의 탈가스 등이 있는 경우에는, 진공 배기나 불활성 가스 공급에 의한 퍼지에 의해 제거해도 된다. 이것으로 성막 프로세스 전의 준비가 완료되게 된다. 또한, 처리실(201) 내를 소정의 압력으로 배기할 때에, 한번, 도달 가능한 진공도까지 진공 배기해도 된다.
웨이퍼(200)가 기판 지지부(210)에 적재되고, 처리실(201) 내의 분위기가 안정된 후, 매스 플로우 컨트롤러(241b), 매스 플로우 컨트롤러(242b), 매스 플로우 컨트롤러(251b), 매스 플로우 컨트롤러(252b)를 가동시킴과 함께, 밸브(241c), 밸브(242c), 밸브(251c), 밸브(252c)의 개방도를 조정한다. 이때, 매스 플로우 컨트롤러(243c), 매스 플로우 컨트롤러(244c), 매스 플로우 컨트롤러(253c), 매스 플로우 컨트롤러(254c)를 가동시킴과 함께, 밸브(243d), 밸브(244d), 밸브(253d), 밸브(254d)의 개방도를 조정해도 된다.
(가스 공급 공정)
가스 공급 공정에서는, 제1 가스 공급계 및 제2 가스 공급계로부터 처리실(201)에 가스를 공급한다.
가스를 공급할 때에는, 상위 장치(270)로부터 수신한 절연막(2005)의 막 두께 분포 데이터에 따라 제1 가스 공급계, 제2 가스 공급계의 매스 플로우 컨트롤러나 밸브를 제어하여, 웨이퍼(200)의 중앙면에 공급하는 가스의 양(또는 농도)과 외주면에 공급하는 처리 가스의 양(또는 농도)을 각각 제어한다. 보다 바람직하게는, 상위 장치(270)로부터 수신한 측정 데이터에 따라, 센터 존 히터(213a)와 아우터 존 히터(213b)를 제어하여, 웨이퍼(200)의 면 내의 온도 구배를 제어한다.
처리실(201) 내에 공급된 가스는 처리실(201) 내에서 분해되어, 연마 후의 제1 절연막(2005) 상에 제2 절연막(2007)을 형성한다.
소정의 시간 경과 후, 각 밸브를 폐쇄하여, 가스의 공급을 정지한다.
이때의 히터(213)의 온도는, 게이트 전극(2003) 등의 이미 형성되어 있는 구성에 악영향이 없는 온도로 한다. 예를 들어, 웨이퍼(200)가 200∼500℃, 바람직하게는 300∼450℃의 범위 내의 소정의 온도로 되도록 설정한다. 불활성 가스로서는, He 가스 외에, 막에 악영향이 없는 가스이면 되고, 예를 들어 Ar, N2, Ne, Xe 등의 희가스를 사용해도 된다.
(기판 반출 공정)
성막 공정이 끝난 후, 기판 지지부(210)를 승강 기구(218)에 의해 하강시키고, 리프트 핀(207)이 관통 구멍(214)으로부터 기판 지지부(210)의 상면측으로 돌출시킨 상태로 한다. 또한, 처리실(201) 내를 소정의 압력으로 압력 조절한 후, 게이트 밸브(205)를 해방하고, 웨이퍼(200)를 리프트 핀(207) 상으로부터 게이트 밸브(205) 밖으로 반송한다.
계속해서, 본 장치를 사용하여 제2 층간 절연막의 막 두께를 제어하는 방법을 설명한다. 전술한 바와 같이, 연마 공정 S102 종료 후, 제1 poly-Si막(2005)은, 웨이퍼(200)의 중앙면과 외주면에서 막 두께가 상이해져 버린다. 측정 공정 S103에서는 그 막 두께 분포를 측정한다. 측정 결과는 상위 장치(270)를 통해, RAM(260b)에 저장된다. 저장된 데이터는, 비교부(260f)에 의해 기억 장치(260c) 내의 테이블과 비교되고, 그 제어값에 기초한 장치 제어가 이루어진다.
다음으로, 상위 장치로부터 수신되고, RAM(260b)에 저장된 데이터가 분포 A인 경우를 설명한다. 분포 A의 경우라 함은, 도 7에 기재된 바와 같이, 절연막(2005a)이 절연막(2005b)보다도 두꺼운 경우를 말한다.
분포 A의 경우, 본 공정에서는, 웨이퍼(200) 외주면에 형성하는 절연막(2007b)을 두껍게 하고, 웨이퍼(200) 중앙면에 형성하는 절연막(2007a)의 막 두께를 절연막(2007b)보다도 얇아지도록 제어한다. 구체적으로는, 가스를 공급할 때, 웨이퍼(200)의 외주면에 공급하는 실리콘 함유 가스를, 웨이퍼(200) 중앙면보다도 많게 하도록 제어한다. 이와 같이 함으로써, 본 반도체 장치에 있어서의 절연막의 높이, 즉, 절연막(2005)에 절연막(2007)을 겹친 적층 절연막의 막 두께를, 도 9에 기재된 타깃 막 두께 분포 A'와 같이 보정할 수 있다. 즉, 적층 절연막의 막 두께를 막 두께 분포 A'와 같이 보정할 수 있다.
구체적으로는, 우선 기억 장치(260c)로부터 도 26에 기재된 테이블을 판독한다. 비교부(260f)는 판독된 데이터와 수신한 막 두께 분포를 비교하여, 각 매스 플로우 컨트롤러의 제어값을 선정한다. 여기서는 매스 플로우 컨트롤러(241b)에 대해서는 제어값 α101을, 매스 플로우 컨트롤러(242b)에 대해서는 제어값 α102를, 매스 플로우 컨트롤러(251b)에 대해서는 제어값 α103을, 매스 플로우 컨트롤러(252b)에 대해서는 제어값 α104를 선정한다. 그 후, 송수신부(260g)는 I/O 포트(260d)를 통해 각 매스 플로우 컨트롤러에 제어값을 송신한다. 각 매스 플로우 컨트롤러는 수신한 제어값으로 되도록 조정하여, 가스의 유량을 제어한다.
제1 가스 공급계에서는, 수신한 제어값에 기초하여 매스 플로우 컨트롤러(241b)를 제어하여, 샤워 헤드(234)로부터 처리실(201)에 공급하는 실리콘 함유 가스의 양을 제어한다. 또한, 매스 플로우 컨트롤러(242b)를 제어하여, 가스 공급 경로(235)로부터 처리실(201)에 실리콘 함유 가스를 공급한다. 웨이퍼(200)의 처리면에 있어서의 단위 면적당 실리콘 함유 가스의 폭로량은, 가스 공급 경로(235)로부터 공급되는 가스의 폭로량이 샤워 헤드로부터 공급되는 가스의 폭로량보다도 많아지도록 제어된다. 여기서 말하는 폭로량이라 함은, 처리 가스의 주성분의 폭로량을 말한다. 본 실시 형태에 있어서는, 처리 가스가 실리콘 함유 가스이며, 주성분은 실리콘이다.
또한, 제2 가스 공급계에서는, 수신한 제어값에 기초하여 매스 플로우 컨트롤러(251b)를 제어함과 함께, 밸브(251c)의 개방도를 제어하여, 샤워 헤드(234)로부터 공급하는 산소 함유 가스의 양을 제어한다. 가스 공급관(251a)에 있어서의 산소 함유 가스의 양은, 가스 공급관(241a)에 있어서의 실리콘 함유 가스의 양에 대응한 양으로 한다. 또한, 매스 플로우 컨트롤러(252b)를 제어함과 함께, 밸브(252c)의 개방도를 제어하여, 가스 공급 경로(235)로부터 산소 함유 가스를 공급한다. 가스 공급관(252a)에 있어서의 산소 함유 가스의 양은, 가스 공급관(242a)에 있어서의 실리콘 함유 가스의 양에 대응한 양으로 한다.
이때, 웨이퍼(200)의 처리면에 있어서의 단위 면적당 실리콘 함유 가스의 폭로량은, 가스 공급 경로(235)로부터 공급되는 가스의 폭로량이 샤워 헤드(234)로부터 공급되는 가스의 폭로량보다도 많아지도록 제어된다. 여기서 말하는 폭로량이라 함은, 처리 가스의 주성분의 폭로량을 말한다. 본 실시 형태에 있어서는, 처리 가스가 실리콘 함유 가스이며, 주성분은 실리콘이다.
샤워 헤드(234)를 통해 공급된 실리콘 함유 가스와 산소 함유 가스는, 웨이퍼(200)의 중앙면에 형성된 절연막(2005a) 상에 공급된다. 공급된 가스는, 도 8에 기재된 바와 같이, 절연막(2005a) 상에 절연막(2007a)을 형성한다.
가스 공급 경로(235)를 통해 공급된 실리콘 함유 가스와 산소 함유 가스는 웨이퍼(200)의 외주면에 형성된 절연막(2005b) 상에 공급된다. 공급된 가스는, 도 8에 기재된 바와 같이, 절연막(2005b) 상에 절연막(2007b)을 형성한다.
전술한 바와 같이, 웨이퍼(200)의 처리면에 있어서의 단위 면적당 실리콘 함유 가스의 폭로량은, 절연막(2005b) 상이 절연막(2005a) 상보다도 많아지므로, 절연막(2007b)의 막 두께를 절연막(2007a)보다도 두껍게 하는 것이 가능해진다.
이때, 도 8에 기재된 바와 같이, 절연막(2005b)에 절연막(2007b)을 겹친 두께 H1b와, 절연막(2005a)에 절연막(2007a)을 겹친 두께 H1a가 실질적으로 동등해지도록, 절연막(2007)의 두께를 제어한다. 보다 바람직하게는, 기판 표면(200a)으로부터 절연막(2007b)의 상단까지의 거리와, 기판 표면(200a)으로부터 절연막(2007a)의 상단까지의 거리의 차가 소정 범위 내로 되도록 제어한다. 또한 보다 바람직하게는, 상기 기판의 면 내에 있어서의 절연막(2007)의 높이(제2 층간 절연막의 상단)의 분포가 소정의 범위 내로 되도록 제2 절연막(2007)의 막 두께 분포를 제어한다.
또한, 다른 방법으로서, 가스 공급관(241a)과 가스 공급관(242a)의 실리콘 함유 가스의 공급량을 동일하게 하고, 대신에 가스 공급관(241a)과 가스 공급관(242a) 각각의 실리콘 함유 가스의 농도를 제어해도 된다. 실리콘 함유 가스의 농도를 제어할 때에는, 제1 불활성 가스 공급계를 제어함으로써, 가스 공급관(241a), 가스 공급관(242a)을 통과하는 실리콘 함유 가스의 농도를 제어한다. 분포 A의 경우, 가스 공급관(241a)을 통과하는 실리콘 함유 가스의 농도를 낮게 함과 함께, 가스 공급관(242a)을 통과하는 실리콘 함유 가스의 농도를, 가스 공급관(241a)을 통과하는 가스의 농도보다도 높게 한다.
구체적으로는, 막 두께 분포 A를 수신하면, 도 26의 테이블로 치환되고, 도 27의 테이블을 판독한다. 비교부(260f)는 판독된 도 27의 테이블과 수신한 막 두께 분포를 비교하여, 매스 플로우 컨트롤러(241b), 매스 플로우 컨트롤러(243c), 매스 플로우 컨트롤러(242b), 매스 플로우 컨트롤러(244c), 매스 플로우 컨트롤러(251c), 매스 플로우 컨트롤러(253c), 매스 플로우 컨트롤러(252b), 매스 플로우 컨트롤러(254c)의 제어값 α201…α208을 선정한다. 그 후, 송수신부(260g)는 I/O 포트(260d)를 통해 각 매스 플로우 컨트롤러에 제어값을 송신한다. 각 매스 플로우 컨트롤러는 수신한 제어값으로 되도록 조정하여, 가스의 유량을 제어한다.
이와 같이 함으로써, 웨이퍼(200)의 처리면에 있어서의 단위 면적당 실리콘 함유 가스의 폭로량에 관해, 가스 공급 경로(235)로부터 공급되는 가스량이 샤워 헤드(234)로부터 공급되는 가스량보다도 많아지도록, 보다 치밀하게 제어할 수 있다. 이와 같이 제어함으로써, 보다 확실하게 절연막(2007b)의 막 두께를 절연막(2007a)보다도 두껍게 하는 것이 가능해진다.
보다 바람직하게는, 가스 공급관(241a)과 가스 공급관(242a)의 실리콘 함유 가스의 공급량을 다르게 함과 함께, 농도를 다르게 해도 된다. 이러한 제어를 함으로써, 단위 면적당 실리콘 함유 가스의 폭로량을 보다 큰 차분으로 공급할 수 있다. 즉, 절연막(2007a)과 절연막(2007b)에서 보다 큰 막 두께 차로 할 수 있다. 따라서, 절연막 연마 공정 S102에서 절연막(2005a)과 절연막(2005b)의 높이의 차가 커져 버렸다고 해도, 높이를 균일하게 하는 것이 가능해진다.
또한 보다 바람직하게는, 상기한 바와 같이 처리 가스를 제어하는 것과 병행하여, 센터 존 히터(213a)와 아웃 존 히터(213b)를 제어해도 된다. 이 경우, 도 26이나 도 27의 테이블로 치환되고, 도 28의 테이블을 판독한다. 비교부(260f)는 판독된 도 28의 테이블과 수신한 막 두께 분포를 비교하여, 매스 플로우 컨트롤러(241b), 매스 플로우 컨트롤러(243c), 매스 플로우 컨트롤러(242b), 매스 플로우 컨트롤러(244c), 매스 플로우 컨트롤러(251c), 매스 플로우 컨트롤러(253c), 매스 플로우 컨트롤러(252b), 매스 플로우 컨트롤러(254c)의 제어값 α301…α304와, 히터(213a), 히터(213b)의 제어값 α305, α306을 선정한다. 그 후, 송수신부(260g)는 I/O 포트(260d)를 통해 각 매스 플로우 컨트롤러에 제어값을 송신한다. 각 매스 플로우 컨트롤러는 수신한 제어값으로 되도록 조정하여, 가스의 유량을 제어한다. 나아가서는, 송수신부(260g)는 I/O 포트(260d)를 통해 히터 온도 제어부(215)에 제어값을 송신하여, 웨이퍼(200)가 원하는 온도 분포로 되도록 제어한다.
동시에 불활성 가스 공급계를 제어하는 경우, 도 28의 테이블로 치환되고, 도 29의 테이블을 판독한다. 비교부(260f)는 판독된 도 29의 테이블과 수신한 막 두께 분포를 비교하여, 매스 플로우 컨트롤러(241b), 매스 플로우 컨트롤러(243c), 매스 플로우 컨트롤러(242b), 매스 플로우 컨트롤러(244c), 매스 플로우 컨트롤러(251c), 매스 플로우 컨트롤러(253c), 매스 플로우 컨트롤러(252b), 매스 플로우 컨트롤러(254c)의 제어값 α401…α408과, 히터(213a), 히터(213b)의 제어값 α409, α410을 선정한다. 그 후, 송수신부(260g)는 I/O 포트(260d)를 통해 각 매스 플로우 컨트롤러와 히터에 제어값을 송신한다. 각 매스 플로우 컨트롤러는 수신한 제어값으로 되도록 조정하여, 가스의 유량을 제어한다. 나아가서는, 송수신부(260g)는 I/O 포트(260d)를 통해 히터 온도 제어부(215)에 제어값을 송신하여, 웨이퍼(200)가 원하는 온도 분포로 되도록 제어한다.
형성되는 막 두께는 온도에 비례하므로, 분포 A의 경우, 아우터 존 히터(213b)의 온도를 센터 존 히터(213a)보다도 높게 한다. 예를 들어 디실란 가스와 같은, 온도 조건이 막 생성 효율에 크게 기여하는 가스를 사용하여 절연막(2007)을 형성하는 경우에 유효하다.
이와 같이, 처리 가스 공급량(농도)과 온도를 병행하여 제어하면, 보다 치밀한 막 두께 제어가 가능해진다.
다음으로, RAM(260b)에 저장된 데이터가 분포 B인 경우를 설명한다. 분포 B의 경우라 함은, 도 7에 기재된 바와 같이, 절연막(2005b)이 절연막(2005a)보다도 두꺼운 경우를 말한다.
분포 B의 경우, 본 공정에서는, 웨이퍼(200) 중앙면에 형성하는 절연막(2007a)을 두껍게 하고, 웨이퍼(200) 외주면에 형성하는 절연막(2007b)의 막 두께를 절연막(2007a)보다도 작게 하도록 제어한다. 구체적으로는, 가스를 공급할 때, 웨이퍼(200) 중앙면에 공급하는 실리콘 함유 가스를, 웨이퍼(200) 외주면보다도 많게 하도록 제어한다. 이와 같이 함으로써, 본 반도체 장치에 있어서의 절연막의 높이, 즉, 절연막(2005)에 절연막(2007)을 겹친 높이를, 도 11에 기재된 타깃 막 두께 분포 B'와 같이 보정할 수 있다. 즉, 적층 절연막의 막 두께를 막 두께 분포 B'와 같이 보정할 수 있다.
구체적으로는, 우선 기억 장치(260c)로부터 도 26에 기재된 테이블을 판독한다. 비교부(260f)는 판독된 데이터와 수신한 막 두께 분포를 비교하여, 각 매스 플로우 컨트롤러의 제어값을 선정한다. 여기서는 매스 플로우 컨트롤러(241b)에 대해서는 제어값 β101을, 매스 플로우 컨트롤러(242b)에 대해서는 제어값 β102를, 매스 플로우 컨트롤러(251b)에 대해서는 제어값 β103을, 매스 플로우 컨트롤러(252b)에 대해서는 제어값 β104를 선정한다. 그 후, 송수신부(260g)는 I/O 포트(260d)를 통해 각 매스 플로우 컨트롤러에 제어값을 송신한다. 각 매스 플로우 컨트롤러는 수신한 제어값으로 되도록 조정하고, 가스의 유량을 제어한다.
제1 가스 공급계에서는 수신한 제어값에 기초하여 매스 플로우 컨트롤러(241b)를 제어함과 함께, 밸브(241c)의 개방도를 제어하여, 샤워 헤드(234)로부터 처리실(201)에 공급하는 실리콘 함유 가스의 양을 제어한다. 또한, 매스 플로우 컨트롤러(242b)를 제어함과 함께, 밸브(242c)의 개방도를 제어하여, 가스 공급 경로(235)로부터 처리실(201)에 실리콘 함유 가스를 공급한다. 웨이퍼(200)의 처리면에 있어서의 단위 면적당 실리콘 함유 가스의 폭로량은, 샤워 헤드(234)로부터 공급되는 가스의 폭로량이 가스 공급 경로(235)로부터 공급되는 가스의 폭로량보다도 많아지도록 제어된다.
또한, 제2 가스 공급계에서는, 수신한 제어값에 기초하여 매스 플로우 컨트롤러(251b)를 제어함과 함께, 밸브(251c)의 개방도를 제어하여, 샤워 헤드(234)로부터 공급하는 산소 함유 가스의 양을 제어한다. 가스 공급관(251a)에 있어서의 산소 함유 가스의 양은, 가스 공급관(241a)에 있어서의 실리콘 함유 가스의 양에 대응한 양으로 한다. 또한, 매스 플로우 컨트롤러(252b)를 제어함과 함께, 밸브(252c)의 개방도를 제어하여, 가스 공급 경로(235)로부터 산소 함유 가스를 공급한다. 가스 공급관(252a)에 있어서의 산소 함유 가스의 양은, 가스 공급관(242a)에 있어서의 실리콘 함유 가스의 양에 대응한 양으로 한다. 이때, 웨이퍼(200)의 처리면에 있어서의 단위 면적당 실리콘 함유 가스의 폭로량은, 샤워 헤드(234)로부터 공급되는 가스의 폭로량이 가스 공급 경로(235)로부터 공급되는 가스의 폭로량보다도 많아지도록 제어된다.
샤워 헤드(234)를 통해 공급된 실리콘 함유 가스와 산소 함유 가스는, 웨이퍼(200)의 중앙면에 형성된 절연막(2005a) 상에 공급된다. 공급된 가스는, 도 10에 기재된 바와 같이, 절연막(2005a) 상에 절연막(2007a)을 형성한다.
가스 공급 경로(235)를 통해 공급된 실리콘 함유 가스와 산소 함유 가스는, 웨이퍼(200)의 외주면에 형성된 절연막(2005b) 상에 공급된다. 공급된 가스는, 도 10에 기재된 바와 같이, 절연막(2005b) 상에 절연막(2007b)을 형성한다.
전술한 바와 같이, 웨이퍼(200)의 처리면에 있어서의 단위 면적당 실리콘 함유 가스의 폭로량은, 절연막(2005a) 상이 절연막(2005b) 상보다도 많아지므로, 절연막(2007a)의 막 두께를 절연막(2007b)보다도 두껍게 하는 것이 가능해진다.
이때, 도 10에 기재된 바와 같이, 절연막(2005b)에 절연막(2007b)을 겹친 두께 H1b와, 절연막(2005a)에 절연막(2007a)을 겹친 두께 H1a가 실질적으로 동등해지도록, 절연막(2007)의 두께를 제어한다. 보다 바람직하게는, 기판 표면(200a)으로부터 절연막(2007b)의 상단까지의 거리와, 기판 표면(200a)으로부터 절연막(2007a)의 상단까지의 거리의 차가 소정 범위 내로 되도록 제어한다. 또한 보다 바람직하게는, 상기 기판의 면 내에 있어서의 절연막(2007)의 높이(제2 층간 절연막의 상단)의 분포가 소정의 범위 내로 되도록 제2 절연막(2007)의 막 두께 분포를 제어한다.
또한, 다른 방법으로서, 가스 공급관(241a)과 가스 공급관(242a)의 실리콘 함유 가스의 공급량을 동일하게 하고, 대신에 가스 공급관(241a)과 가스 공급관(242a) 각각의 실리콘 함유 가스의 농도를 제어해도 된다. 실리콘 함유 가스의 농도를 제어할 때에는, 제1 불활성 가스 공급계를 제어함으로써, 가스 공급관(241a), 가스 공급관(242a)을 통과하는 실리콘 함유 가스의 농도를 제어한다. 분포 B의 경우, 가스 공급관(242a)을 통과하는 실리콘 함유 가스의 농도를 작게 함과 함께, 가스 공급관(241a)을 통과하는 실리콘 함유 가스의 농도를, 가스 공급관(242a)을 통과하는 가스의 농도보다도 높게 한다.
구체적으로는, 막 두께 분포 B를 수신하면, 도 26의 테이블로 치환되고, 도 27의 테이블을 판독한다. 비교부(260f)는 판독된 도 27의 테이블과 수신한 막 두께 분포를 비교하여, 매스 플로우 컨트롤러(241b), 매스 플로우 컨트롤러(243c), 매스 플로우 컨트롤러(242b), 매스 플로우 컨트롤러(244c), 매스 플로우 컨트롤러(251c), 매스 플로우 컨트롤러(253c), 매스 플로우 컨트롤러(252b), 매스 플로우 컨트롤러(254c)의 제어값 β201…β208을 선정한다. 그 후, 송수신부(260g)는 I/O 포트(260d)를 통해 각 매스 플로우 컨트롤러에 제어값을 송신한다. 각 매스 플로우 컨트롤러는 수신한 제어값으로 되도록 조정하여, 가스의 유량을 제어한다.
이와 같이 함으로써, 보다 확실하게 웨이퍼(200)의 처리면에 있어서의 단위 면적당 실리콘 함유 가스의 폭로량은, 샤워 헤드(234)로부터 공급되는 가스량이 가스 공급 경로(235)로부터 공급되는 가스량보다도 많아지도록 제어할 수 있다. 이와 같이 제어함으로써, 보다 확실하게 절연막(2007a)의 막 두께를 절연막(2007b)보다도 두껍게 하는 것이 가능해진다.
보다 바람직하게는, 가스 공급관(251a)과 가스 공급관(252a)의 실리콘 함유 가스의 공급량을 다르게 함과 함께, 농도를 다르게 해도 된다. 이러한 제어를 함으로써, 단위 면적당 실리콘 함유 가스의 폭로량을 보다 큰 차분으로 공급할 수 있다. 즉, 절연막(2007a)과 절연막(2007b)에서 보다 큰 막 두께 차로 할 수 있다. 따라서, 절연막 연마 공정 S102에서 절연막(2005a)과 절연막(2005b)의 높이의 차가 커져 버렸다고 해도, 높이를 균일하게 하는 것이 가능해진다.
또한 보다 바람직하게는, 상기한 바와 같이 처리 가스를 제어하는 것과 병행하여, 센터 존 히터(213a)와 아웃 존 히터(213b)를 제어해도 된다. 이 경우, 도 26이나 도 27의 테이블로 치환되고, 도 28의 테이블을 판독한다. 비교부(260f)는 판독된 도 28의 테이블과 수신한 막 두께 분포를 비교하여, 매스 플로우 컨트롤러(241b), 매스 플로우 컨트롤러(243c), 매스 플로우 컨트롤러(242b), 매스 플로우 컨트롤러(244c), 매스 플로우 컨트롤러(251c), 매스 플로우 컨트롤러(253c), 매스 플로우 컨트롤러(252b), 매스 플로우 컨트롤러(254c)의 제어값 β301…β304와, 히터(213a), 히터(213b)의 제어값 β305, β306을 선정한다. 그 후, 송수신부(260g)는 I/O 포트(260d)를 통해 각 매스 플로우 컨트롤러에 제어값을 송신한다. 각 매스 플로우 컨트롤러는 수신한 제어값으로 되도록 조정하여, 가스의 유량을 제어한다. 나아가서는, 송수신부(260g)는 I/O 포트(260d)를 통해 히터 온도 제어부(215)에 제어값을 송신하여, 웨이퍼(200)가 원하는 온도 분포로 되도록 제어한다.
동시에 불활성 가스 공급계를 제어하는 경우, 도 28의 테이블로 치환되고, 도 29의 테이블을 판독한다. 비교부(260f)는 판독된 도 29의 테이블과 수신한 막 두께 분포를 비교하여, 매스 플로우 컨트롤러(241b), 매스 플로우 컨트롤러(243c), 매스 플로우 컨트롤러(242b), 매스 플로우 컨트롤러(244c), 매스 플로우 컨트롤러(251c), 매스 플로우 컨트롤러(253c), 매스 플로우 컨트롤러(252b), 매스 플로우 컨트롤러(254c)의 제어값 β401…β408과, 히터(213a), 히터(213b)의 제어값 β409, β410을 선정한다. 그 후, 송수신부(260g)는 I/O 포트(260d)를 통해 각 매스 플로우 컨트롤러와 히터에 제어값을 송신한다. 각 매스 플로우 컨트롤러는 수신한 제어값으로 되도록 조정하여, 가스의 유량을 제어한다. 나아가서는, 송수신부(260g)는 I/O 포트(260d)를 통해 히터 온도 제어부(215)에 제어값을 송신하여, 웨이퍼(200)가 원하는 온도 분포로 되도록 제어한다.
형성되는 막 두께는 온도에 비례하므로, 분포 B의 경우, 센터 존 히터(213a)의 온도를 아우터 존 히터(213b)보다도 높게 한다. 예를 들어 디실란 가스와 같은, 온도 조건이 막 생성 효율에 크게 기여하는 가스를 사용하여 절연막(2007)을 형성하는 경우에 유효하다.
이와 같이, 처리 가스 공급량(농도)과 온도를 병행하여 제어하면, 보다 치밀한 막 두께 제어가 가능해진다.
이상 설명한 바와 같이, 웨이퍼(200)의 처리면의 단위 면적당 실리콘 함유 가스의 양을 튜닝함으로써, 웨이퍼(200)의 중앙과 그 외주 각각에서 제2 절연막(2007)의 두께를 제어할 수 있다.
이때, 절연막(2005b)에 절연막(2007b)을 겹친 두께를, 절연막(2005a)에 절연막(2007a)을 겹친 두께와 동등해지도록, 절연막(2007)의 두께를 제어한다.
(막 두께 측정 공정 S105)
계속해서, 막 두께 측정 공정 S105를 설명한다. 막 두께 측정 공정 S105에서는, 제1 절연막(2005)과 제2 절연막(2007)을 겹친 층의 높이를 측정한다. 구체적으로는, 겹친 층의 높이가 균일하게 되어 있는지 여부, 즉, 적층 절연막의 막 두께가 타깃의 막 두께 분포와 같이 보정되어 있는지 여부를 확인한다. 여기서 「높이가 균일하다」라 함은, 완전히 높이가 일치하고 있는 것에 한하지 않고, 높이에 차가 있어도 된다. 예를 들어, 높이의 차는, 이후의 패터닝 공정이나 금속막 형성 공정에서 영향이 없는 범위이면 된다.
제2 절연막 형성 공정 S104 후, 웨이퍼(200)는 측정 장치에 반입된다. 측정 장치는, 연마 장치(400)의 영향을 받기 쉬운 웨이퍼(200)의 중앙면과 그 외주면 중, 적어도 몇 군데를 측정하여, 절연막(2007)의 막 두께(높이) 분포를 측정한다. 측정된 데이터는, 상위 장치에 보내진다. 측정 후, 웨이퍼(200)는 반출된다.
웨이퍼(200)의 면 내에 있어서의 높이의 분포가 소정 범위 내, 구체적으로는 이후의 패터닝 공정이나 금속막 형성 공정에서 영향이 없는 범위 내이면 질화막 형성 공정 S106으로 이행한다. 또한, 막 두께 분포가 소정의 분포로 되는 것을 미리 알고 있는 경우에는, 막 두께 측정 공정 S105은 생략해도 된다.
(질화막 형성 공정 S106)
계속해서, 질화막 형성 공정 S106을 설명한다.
막 두께 측정 후, 웨이퍼(200)를 질화막 형성 장치에 반입한다. 질화막 형성 장치는, 일반적인 낱장 장치이므로 설명을 생략한다.
본 공정에서는, 도 17과 같이, 제2 절연막(2007) 상에 실리콘 질화막(2008)을 형성한다. 이 실리콘 질화막은, 후술하는 패터닝 공정 중의 에칭 공정에 있어서, 하드 마스크의 역할을 갖는다. 또한, 도 17에서는 분포 A를 예로 하고 있지만, 그에 한정하는 것이 아니라, 분포 B에 있어서도 마찬가지인 것은 물론이다.
질화막 형성 장치에서는 처리실 내에 실리콘 함유 가스와 질소 함유 가스를 공급하여, 웨이퍼(200) 상에 실리콘 질화막(2008)을 형성한다. 실리콘 함유 가스는 예를 들어 디실란(Si2H4) 가스이며, 질소 함유 가스는 예를 들어 암모니아(NH3) 가스이다.
제2 절연막 형성 공정 S104에서 높이가 균일하게 된 절연막(2007) 상에 실리콘 질화막(2008)이 형성되므로, 실리콘 질화막(2008)의 높이도 기판 면 내에서 소정의 범위의 높이 분포로 된다. 즉, 웨이퍼(200)의 면 내에 있어서, 웨이퍼 표면(200a)으로부터 실리콘 질화막(2008) 표면까지의 거리는, 웨이퍼(200)의 면 내에 있어서 소정의 범위 내로 된다.
(막 두께 측정 공정 S107)
계속해서, 막 두께 측정 공정 S107에 대해 설명한다. 막 두께 측정 공정 S107에서는, 제1 절연막과 제2 절연막, 실리콘 질화막을 겹친 층의 높이를 측정한다. 여기서 「높이가 균일하다」라 함은, 완전히 높이가 일치하고 있는 것에 한하지 않고, 높이에 차가 있어도 된다. 예를 들어, 높이의 차는, 이후의 공정인 에칭 공정이나 금속막 형성 공정에서 영향이 없는 범위이면 된다.
질화막 형성 공정 S106 후, 웨이퍼(200)는 측정 장치에 반입된다. 측정 장치는, 연마 장치(400)의 영향을 받기 쉬운 웨이퍼의 중앙면과 그 외주면 중, 적어도 몇 군데를 측정하여, 질화막(2008)의 막 두께(높이) 분포를 측정한다. 측정된 데이터는, 상위 장치에 보내진다. 측정 후, 웨이퍼(200)는 반출된다.
웨이퍼(200)의 면 내에 있어서의 높이의 분포가 소정 범위 내, 구체적으로는 이후의 패터닝 공정이나 금속막 형성 공정에서 영향이 없는 범위 내이면 패터닝 공정 S108로 이행한다.
(패터닝 공정 S108)
계속해서, 패터닝 공정 S108을 설명한다. 도 18은 노광 공정에 있어서의 웨이퍼(200)의 상태를 설명하는 도면이며, 도 19는 에칭 후의 웨이퍼(200)의 상태를 설명한 도면이다.
이하에 구체적인 내용을 설명한다.
실리콘 질화막 형성 후, 레지스트 형성 장치에서 실리콘 질화막 상에 레지스트막(2009)을 도포한다. 그 후, 도 18과 같이, 노광 장치에서, 램프(501)로부터 광을 발하여 노광한다. 노광 장치에서는 마스크(502)를 통해 레지스트(2009) 상에 광(503)을 조사하여, 레지스트막(2009)의 일부를 변질시킨다. 여기서는, 웨이퍼(200) 중앙면에 있어서의 변질된 레지스트막을 레지스트(2009a), 웨이퍼(200) 외주면에 있어서의 변질된 레지스트막을 레지스트(2009b)라 한다.
전술한 바와 같이, 웨이퍼 표면(200a)으로부터 실리콘 질화막(2008)의 표면까지의 높이 분포는, 기판 면 내에서 소정의 범위 내에 있다. 따라서, 웨이퍼 표면(200a)으로부터 레지스트막(2009)의 표면까지의 높이를 균일하게 할 수 있다. 노광 공정에 있어서는 램프(501)로부터 레지스트(2009)까지의 거리, 즉, 광(503)의 이동 거리가 웨이퍼(200)의 면 내에 있어서 동등해진다. 따라서, 초점 심도의 면 내 분포를 동등하게 할 수 있다.
초점 심도를 동등하게 할 수 있으므로, 레지스트막(2009a), 레지스트막(2009b)의 폭을, 기판 면 내에 있어서 일정하게 할 수 있다. 따라서, 패턴 폭의 변동을 없앨 수 있다.
계속해서, 도 19를 사용하여 에칭 처리 후의 웨이퍼(200)의 상태를 설명한다. 전술한 바와 같이 레지스트막(2009a)과 레지스트막(2009b)의 폭이 일정하므로, 웨이퍼(200)의 면 내에 있어서의 에칭 폭을 일정하게 하는 것이 가능해진다. 따라서, 웨이퍼(200)의 중앙면이나 외주면에 있어서, 에칭 가스를 균일하게 공급할 수 있어, 에칭 후의 홈(2010)의 폭을, 웨이퍼(200) 중앙면에 있어서의 홈(2010a)과 웨이퍼(200) 외주면에 있어서의 홈(2010b)의 폭과 일정하게 할 수 있다. 홈(2010)이 웨이퍼(200)의 면 내에서 일정해지므로, 회로의 특성을 기판 면 내에서 일정하게 할 수 있으므로, 수율을 향상시킬 수 있다.
(제1 금속막 형성 공정 S109)
계속해서, 금속막 형성 공정 S109를 설명한다. 도 20은 제1 금속막인 금속막(2011)을 형성한 웨이퍼(200)를 설명한 도면이다. 금속막 형성 장치는 기존의 CVD 장치 등의 박막 장치이므로 설명을 생략한다.
에칭 처리 종료 후, 웨이퍼(200)는 금속막 형성 장치에 반입된다. 금속막 형성 장치의 처리실에, 금속 함유 가스를 공급하여, 금속막(2011)을 형성한다. 금속은 도전성의 성질을 갖고, 예를 들어 텅스텐(W)이 사용된다. 금속 함유 가스는, 예를 들어 텅스텐 함유 가스이다.
금속 함유 가스는 홈(2010) 등에 공급되고, 도 20과 같이 홈(2010)에 금속 성분을 충전하여, 금속막(2011)을 형성한다. 금속막(2011)은 위층에 형성되는 회로와 소스·드레인 영역(2001)이 접속되기 위한 도전성 배선으로서 사용된다.
(금속막 연마 공정 S110)
금속막(2011)이 형성되면, 금속막 형성 장치로부터 웨이퍼(200)를 반출하고, 그 후 연마 장치에 이동 탑재한다. 연마 장치에서는 여분의 금속막을 연마한다. 여분의 금속막이라 함은, 예를 들어 홈(2010)으로부터 밀려나온 막을 말한다.
(제2 금속막 형성 공정 S111)
금속막 연마 공정 S110 후, 제1 금속막(2011) 상에의 성막, 패터닝 공정 등을 통해 도 21과 같이 제2 금속막(2012)을 형성한다. 제2 금속막(2012)은, 제1 금속막(2011)과 동일한 조성으로 해도 되고, 회로의 특성에 따라서는 다른 조성으로 해도 된다.
전술한 바와 같이, 제2 절연막 형성 공정 S104를 포함한 기판 처리 공정을 행함으로써, 기판 표면(200a)으로부터 금속막(2012)의 하단부까지의 거리를, 웨이퍼(200)의 면 내에서 일정하게 할 수 있다. 즉, 웨이퍼(200) 중앙면에 있어서의 기판 표면(200a)으로부터 제2 금속막(2012a)의 하단까지의 높이 H2a와, 웨이퍼(200) 외주면에 있어서의 기판 표면(200a)으로부터 제2 금속막(2012b)의 하단까지의 높이 H2b를 균일하게 할 수 있다. 따라서, 드레인·소스 영역(2001)과 제2 금속막(2012)을 연결하는 제1 금속막(2011)의 특성을, 웨이퍼(200)의 면 내에서 균일하게 할 수 있다. 이와 같이 하여, 웨이퍼(200)로부터 생산하는 많은 반도체 장치에 관해, 특성을 일정하게 할 수 있다.
또한, 여기서 말하는 특성이라 함은, 금속막의 높이에 비례하는 특성을 말하고, 예를 들어 전기적인 용량을 말한다.
본 실시 형태에 있어서는, 드레인·소스 영역(2001)과 제2 금속막(2012) 사이의 도전성 배선을 예로 하여 설명하였지만 그에 한정하는 것은 아니다. 예를 들어, 드레인·소스 영역을 금속 배선으로 치환해도 된다. 이 경우, 한쪽이 제1 금속 배선이며, 다른 쪽이 제1 금속 배선보다도 상방의 층에 배치된 제2 금속 배선이며, 그 사이를 본 실시 형태에 있어서의 도전층으로 구성하도록 해도 된다.
또한, 본 실시 형태에 있어서는 중력 방향 하층과 상층을 접속하는 것을 예로 설명하였지만, 그에 한정하는 것이 아니라, 예를 들어 3차원 적층 회로에 응용해도 되는 것은 물론이다.
다음으로, 도 22 내지 도 24를 사용하여 비교예를 설명한다.
비교예는, 제2 절연막 형성 공정 S104를 실시하지 않는 경우이다. 따라서 웨이퍼(200)의 중앙면과 그 외주면에서 높이가 다르다.
우선 도 22를 사용하여 제1 비교예를 설명한다. 도 22는 도 18과 비교한 도면이다. 도 22의 경우, 절연막(2005)의 높이가 웨이퍼(200) 중앙면과 웨이퍼(200) 외주면에서 상이하므로, 즉, 절연막(2005a)과 절연막(2005b)의 높이가 상이하므로, 광(503)의 거리가 웨이퍼(200) 중앙면과 웨이퍼(200) 외주면에서 상이해져 버린다. 따라서, 초점 거리가 웨이퍼(200) 중앙면과 외주면에서 상이하고, 그 결과 레지스트막(2009a)의 폭과 레지스트막(2009b)의 폭이 상이해져 버린다. 이러한 레지스트막(2009)으로 처리를 진행시키면, 도 23에 기재된 바와 같이, 웨이퍼(200) 중앙면측의 홈 La'와 웨이퍼(200) 외주면측의 홈 Lb'에서 폭이 상이해져 버린다. 따라서, 웨이퍼(200) 중앙면과 웨이퍼(200) 외주면에서 반도체 장치의 특성에 변동이 일어난다.
이에 반해, 본 실시 형태는 제2 절연막 형성 공정 S104를 행하므로, 면 내에 있어서 홈(2010)의 폭을 일정하게 할 수 있다. 따라서, 비교예에 비해, 균일한 특성의 반도체 장치를 형성할 수 있어, 수율의 향상에 현저하게 공헌할 수 있다.
계속해서 제2 비교예를 설명한다. 도 24는 도 21과 비교한 도면이다. 도 24는 가령 레지스트막(2009a)과 레지스트막(2009b)의 폭에 변동이 없는 경우를 상정하고 있다.
전술한 바와 같이, 패터닝 공정 S108 후, 제1 금속막 형성 공정 S109, 금속막 연마 공정 S110, 제2 금속막 형성 공정 S111을 행하고, 제1 금속막(2011)과 제2 금속막(2012)을 형성한다.
그런데, 제1 절연막(2005)의 두께가 웨이퍼(200)의 중앙면과 외주면에서 상이하므로, 즉, 절연막(2005a)과 절연막(2005b)의 높이가 상이하므로, 도 24에 기재된 바와 같이, 웨이퍼(200) 중앙면에 있어서의 제1 금속막[2011(a)]의 높이 H2a'(기판 표면(200a)으로부터 제2 금속막(2012a)의 하단까지의 높이)와 웨이퍼(200) 외주면에 있어서의 제2 금속막[2011(b)]의 높이 H2b'(기판 표면(200a)으로부터 제2 금속막(2012b)의 하단까지의 높이)가 상이해져 버린다.
여기서, 전술한 바와 같이 제1 금속막(2011)의 전기적 용량은 금속막의 높이에 의존하는 것이 알려져 있다. 즉, 도 20과 같은 상황의 경우, 웨이퍼(200) 중앙면과 웨이퍼(200) 외주면에서 전기적 용량이 상이해져 버린다.
이에 반해, 본 실시 형태는 제2 절연막 형성 공정 S104를 행하므로, 웨이퍼(200)의 면 내에 있어서 제1 금속막의 높이를 일정하게 할 수 있다. 따라서, 비교예에 비해, 균일한 특성의 반도체 장치를 형성할 수 있어, 수율의 향상에 현저하게 공헌할 수 있다.
또한, 본 실시 형태에서는, 제1 절연막 공정 S101로부터 제2 금속막 형성 공정까지를 개별의 장치에서 실시하도록 설명하였지만, 그에 한하지 않고, 도 25와 같이 하나의 기판 처리 시스템으로 하여 실시해도 된다. 여기서는, 시스템(600)으로서, 시스템을 컨트롤하는 상위 장치(601)를 갖는다. 기판을 처리하는 기판 처리 장치나 기판 처리 시스템으로서, 제1 절연막 형성 공정 S101을 실시하는 절연막 형성 장치(602), 절연막 연마 공정 S102를 실시하는 연마 장치(603)[본 실시 형태의 연마 장치(400)에 상당], 막 두께 측정 공정 S103을 실시하는 막 두께 측정 장치(604), 제2 절연막 형성 공정 S104를 실시하는 절연막 형성 장치(605)[본 실시 형태의 기판 처리 장치(900)에 상당], 막 두께 측정 공정 S105를 실시하는 막 두께 측정 장치(606), 질화막 형성 공정 S106을 실시하는 질화막 형성 장치(607), 막 두께 측정 공정 S107을 실시하는 측정 장치(608), 패터닝 공정 S108을 실시하는 패터닝 시스템(609), 제1 금속막 형성 공정 S109를 실시하는 금속막 형성 장치(610), 금속막 연마 공정 S110을 실시하는 연마 장치(611), 제2 금속막 형성 공정 S111을 실시하는 금속막 형성 시스템(612)을 갖는다. 나아가서는, 각 장치나 시스템간에서 정보를 교환하기 위한 네트워크(613)를 갖는다.
상위 장치(601)는, 각 기판 처리 장치나 기판 처리 시스템의 정보 전달을 제어하는 컨트롤러(6001)를 갖고 있다.
제어부(제어 수단)인 컨트롤러(6001)는, CPU(Central Processing Unit)(6001a), RAM(Random Access Memory)(6001b), 기억 장치(6001c), I/O 포트(6001d)를 구비한 컴퓨터로서 구성되어 있다. RAM(6001b), 기억 장치(6001c), I/O 포트(6001d)는, 내부 버스를 통해, CPU(6001a)와 데이터 교환 가능하도록 구성되어 있다. 컨트롤러(6001)에는, 예를 들어 터치 패널 등으로서 구성된 입출력 장치(6002)나, 외부 기억 장치(6003)가 접속 가능하게 구성되어 있다. 또한, 다른 장치나 시스템과 네트워크를 통해 정보를 송수신하는 송수신부(6004)가 설치된다.
기억 장치(6001c)는, 예를 들어 플래시 메모리, HDD(Hard Disk Drive) 등으로 구성되어 있다. 기억 장치(6001c) 내에는, 기판 처리 장치에 동작 명령하기 위한 프로그램 등이 판독 가능하게 저장되어 있다. 또한, RAM(6001b)은, CPU(6001a)에 의해 판독된 프로그램이나 데이터 등이 일시적으로 유지되는 메모리 영역(워크 에리어)으로서 구성되어 있다.
CPU(6001a)는, 기억 장치(6001c)로부터의 제어 프로그램을 판독하여 실행함과 함께, 입출력 장치(6002)로부터의 조작 커맨드의 입력 등에 따라 기억 장치(6001c)로부터 프로그램을 판독하도록 구성되어 있다. 그리고, CPU(6001a)는, 판독된 프로그램의 내용을 따르도록 각 장치의 정보 전달 동작을 제어 가능하게 구성되어 있다.
또한, 컨트롤러(6001)는, 전용의 컴퓨터로서 구성되어 있는 경우에 한하지 않고, 범용의 컴퓨터로서 구성되어 있어도 된다. 예를 들어, 상술한 프로그램을 저장한 외부 기억 장치(예를 들어, 자기 테이프, 플렉시블 디스크나 하드 디스크 등의 자기 디스크, CD나 DVD 등의 광 디스크, MO 등의 광자기 디스크, USB 메모리나 메모리 카드 등의 반도체 메모리)(6003)를 준비하고, 이러한 외부 기억 장치(6003)를 사용하여 범용의 컴퓨터에 프로그램을 인스톨하는 것 등에 의해, 본 실시 형태에 관한 컨트롤러(6001)를 구성할 수 있다. 또한, 컴퓨터에 프로그램을 공급하기 위한 수단은, 외부 기억 장치(6003)를 통해 공급하는 경우에 한정하지 않는다. 예를 들어, 인터넷이나 전용 회선 등의 통신 수단을 사용하고, 외부 기억 장치(6003)를 통하지 않고 프로그램을 공급하도록 해도 된다. 또한, 기억 장치(6001c)나 외부 기억 장치(6003)는, 컴퓨터 판독 가능한 기록 매체로서 구성된다. 이하, 이들을 총칭하여, 단순히 기록 매체라고도 한다. 또한, 본 명세서에 있어서, 기록 매체라 하는 말을 사용한 경우에는, 기억 장치(6001c) 단체만을 포함하는 경우, 외부 기억 장치(6003) 단체만을 포함하는 경우, 또는, 그 양쪽을 포함하는 경우가 있다.
시스템(600)이 갖는 장치는 적절히 선택 가능하고, 기능이 용장하는 장치라면 하나의 장치에 집약해도 된다. 나아가서는, 본 시스템(600) 내에서 관리하지 않고, 다른 시스템에서 관리해도 된다. 이 경우, 보다 상위의 네트워크(614)를 통해 다른 시스템과 정보 전달을 행하도록 해도 된다.
또한, 웨이퍼(200)의 중앙, 외주면으로 나누어 설명하였지만, 그에 한정하는 것이 아니라, 직경 방향에 대해 보다 세분화한 영역에서 절연막의 막 두께를 제어해도 된다. 예를 들어, 기판 중앙, 외주면, 중앙과 외주 사이의 면 등, 3개 이상의 영역으로 나누어도 된다.
또한, 본 실시 형태에서는 질화막 형성 공정 S106을 행하였지만, 그에 한정하는 것이 아니라, 행하지 않아도 된다. 이 경우, 절연막(2005) 상에 절연막(2007)을 겹친 높이가, 제1 금속막의 특성의 변동이 없는 범위에서 균일하게 되어 있으면 된다.
또한, 본 실시 형태에서는, 막 두께 측정 공정 S105를 행하였지만, 그에 한정하는 것이 아니라, 행하지 않아도 된다. 이 경우, 절연막(2005) 상에 절연막(2007)을 겹친 높이가, 제1 금속막의 특성의 변동이 없는 범위에서 균일하게 되어 있으면 된다.
또한, 본 실시 형태에서는, 막 두께 측정 공정 S107을 행하였지만, 그에 한정하는 것이 아니라, 행하지 않아도 된다. 이 경우, 절연막(2005) 상에 절연막(2007)을 겹친 높이가, 제1 금속막의 특성의 변동이 없는 범위에서 균일하게 되어 있으면 된다. 나아가서는, 질화막 형성 공정 S106에서 형성된 질화막을, 절연막(2005)과 절연막(2007)에 겹친 높이가, 제1 금속막의 특성의 변동이 없는 범위에서 균일하게 되어 있으면 된다.
또한, 여기서는 하드 마스크로서, 실리콘 질화막을 예로 설명하였지만, 그에 한정하는 것이 아니라, 예를 들어 실리콘 산화막이어도 된다.
또한, 막을 형성하는 공정에 있어서는, CVD와 같은 성막 처리나, 가스를 교대로 공급하여 박막을 형성할 때 클릭 처리, 막을 개질하는 산화 처리, 질화 처리, 산질화 처리를 행해도 된다. 이러한 처리에 따르면, 마이그레이션이나 스퍼터에 의해, 요철을 저감시킬 수 없는 경우라도, 보정을 행할 수 있다.
또한, 스퍼터 처리나 성막 처리를 행하는 경우에는, 이방성의 처리나 등방성의 처리를 조합하도록 구성해도 된다. 이방성 처리나 등방성 처리를 조합함으로써, 보다 정밀한 보정을 행할 수 있는 경우가 있다.
또한, 절연막으로서 실리콘 산화막을 사용하였지만, 그 목적을 달성할 수 있으면 되고, 다른 원소를 함유하는, 산화막, 질화막, 탄화막, 산질화막 등, 각각을 복합한 막으로 패턴이 형성되어 있는 경우여도 된다.
또한, 상술에서는, 반도체 디바이스의 제조 공정의 일 공정의 처리에 대해 기재하였지만, 이에 한정하지 않고, 액정 패널의 제조 공정의 패터닝 처리, 태양 전지의 제조 공정의 패터닝 처리나, 파워 디바이스의 제조 공정의 패터닝 처리 등의, 기판을 처리하는 기술에도 적용 가능하다.
또한, 상술에서는, 제1 절연막의 분포에 따라 가스, 단위 면적당 폭로량이 다르도록 제1 가스 공급계와 제2 가스 공급계를 제어하고, 또한 센터 존 히터(213a), 아우터 존 히터(213b)를 제어하였지만, 그에 한정하는 것은 아니다. 예를 들어, 가스 공급부에서 가스의 양이나 농도를 변경하기 어려운 경우에는, 제1 가스 공급계, 제2 가스 공급계의 공급량을 동등하게 함과 함께, 센터 존 히터(213a), 아우터 존 히터(213b)의 온도가 다르도록 제어해도 된다.
또한, 상술에서는, 제1 절연막 형성 공정과 제2 절연막 형성 공정에서 다른 장치를 사용하였지만 그에 한정하는 것은 아니다. 예를 들어, 제1 절연막 형성 공정을 기판 처리 장치(900)에서 실시해도 된다.
또한, 상술에서는, 300㎜ 웨이퍼를 사용하여 설명하였지만, 그에 한정하는 것은 아니다. 예를 들어, 450㎜ 웨이퍼 등의 대형 기판이면 보다 효과적이다. 대형 기판의 경우, 절연막 연마 공정 S102의 영향이 보다 현저해진다. 즉, 절연막(2005a)과 절연막(2005b)의 막 두께 차가 보다 커진다. 제2 절연막 형성 공정을 실시함으로써, 대형 기판에 있어서도 면 내의 특성의 변동을 억제할 수 있다.
<본 발명의 바람직한 형태>
이하에, 본 발명의 바람직한 형태에 대해 부기한다.
<부기 1>
본 발명의 일 형태에 의하면,
회로 구성이 복수 형성된 기판에 대해, 적층 절연막의 일부로서 구성되는 제1 절연막을 형성하는 공정과,
상기 제1 절연막을 연마하는 공정과,
상기 제1 절연막의 막 두께 분포를 측정하는 공정과,
연마 후의 상기 제1 절연막 상에, 상기 막 두께 분포와는 다른 막 두께 분포로, 상기 적층 절연막의 일부로서 구성되는 제2 절연막을 형성하고, 상기 적층 절연막의 막 두께를 보정하는 공정을 포함하는 반도체 장치의 제조 방법, 또는 기판 처리 방법이 제공된다.
<부기 2>
부기 1에 기재된 방법으로서, 바람직하게는
상기 회로 구성은 게이트 전극이다.
<부기 3>
부기 1 또는 부기 2에 기재된 방법으로서, 바람직하게는
상기 제2 절연막을 형성하는 공정에서는, 상기 기판의 면 내에 있어서의 상기 제2 절연막의 높이의 분포를 소정의 범위 내로 한다.
<부기 4>
부기 1 내지 부기 3 중 어느 하나에 기재된 방법으로서, 바람직하게는
상기 제2 절연막을 형성하는 공정 후, 상기 기판에 대해 패터닝하여 상기 기판에 홈을 형성하는 공정과, 상기 패터닝의 공정 후, 상기 홈에 제1 금속막을 형성하는 공정을 더 포함한다.
<부기 5>
부기 1 내지 부기 4 중 어느 하나에 기재된 방법으로서, 바람직하게는
상기 제1 금속막을 형성하는 공정 후, 상기 제1 금속막에 전기적으로 접속되는 제2 금속막을 형성하는 공정을 포함한다.
<부기 6>
부기 1 내지 부기 5 중 어느 하나에 기재된 방법으로서, 바람직하게는
상기 제2 절연막을 형성하는 공정에서는, 상기 기판 표면으로부터 상기 제2 절연막의 상단까지의 거리를 소정 범위 내로 한다.
<부기 7>
부기 1 내지 부기 6 중 어느 하나에 기재된 방법으로서, 바람직하게는
상기 제2 절연막 형성 공정에서는,
상기 제1 절연막의 막 두께 분포가, 상기 기판의 중앙면보다도 그 외주면의 막 두께가 큰 경우에는,
상기 외주면에 있어서의 상기 기판의 단위 면적당 처리 가스의 주성분의 폭로량을 상기 중앙면보다도 적게 한다.
<부기 8>
부기 1 내지 부기 7 중 어느 하나에 기재된 방법으로서, 바람직하게는
상기 제2 절연막 형성 공정에서는,
상기 제1 절연막의 막 두께 분포가, 상기 기판의 중앙면보다도 그 외주면의 막 두께가 큰 경우에는
상기 외주면에 공급하는 처리 가스의 양을 상기 중앙면보다도 적게 한다.
<부기 9>
부기 1 내지 부기 8 중 어느 하나에 기재된 방법으로서, 바람직하게는
상기 제2 절연막 형성 공정에서는,
상기 제1 절연막의 막 두께 분포가, 상기 기판의 중앙면보다도 그 외주면의 막 두께가 큰 경우에는
상기 외주면에 공급하는 처리 가스의 주성분의 농도를 상기 중앙면보다도 작게 한다.
<부기 10>
부기 9에 기재된 방법으로서, 바람직하게는
상기 처리 가스의 농도를 제어할 때에는, 상기 외주면에 공급하는 처리 가스에 첨가하는 불활성 가스의 공급량을, 상기 중앙면에 공급하는 처리 가스에 첨가하는 불활성 가스의 공급량보다도 많게 한다.
<부기 11>
부기 1 내지 부기 10 중 어느 하나에 기재된 방법으로서, 바람직하게는
상기 제2 절연막 형성 공정에서는,
상기 제1 절연막의 막 두께 분포가, 상기 기판의 중앙면보다도 그 외주면의 막 두께가 큰 경우에는,
상기 기판의 중앙면의 온도를 상기 외주면의 온도보다도 높게 한다.
<부기 12>
부기 7 내지 부기 11 중 어느 하나에 기재된 방법으로서, 바람직하게는
상기 처리 가스는 실리콘 함유 가스이다.
<부기 13>
부기 1 내지 부기 6 중 어느 하나에 기재된 방법으로서, 바람직하게는
상기 제2 절연막 형성 공정에서는,
상기 제1 절연막의 상기 막 두께 분포가, 상기 기판의 중앙면보다도 그 외주면의 막 두께가 작은 경우에는,
상기 외주면에 있어서의 상기 기판의 단위 면적당 처리 가스의 주성분의 폭로량을 상기 중앙면보다도 크게 한다.
<부기 14>
부기 1 내지 부기 6, 또는 부기 13 중 어느 하나에 기재된 방법으로서, 바람직하게는
상기 제2 절연막 형성 공정에서는,
상기 제1 절연막의 상기 막 두께 분포가, 상기 기판의 중앙면보다도 그 외주면의 막 두께가 작은 경우에는,
상기 외주면에 공급하는 처리 가스의 양을 상기 중앙면보다도 많게 한다.
<부기 15>
부기 1 내지 부기 6, 또는 부기 13 내지 부기 14 중 어느 하나에 기재된 방법으로서, 바람직하게는
상기 제2 절연막 형성 공정에서는,
상기 제1 절연막의 상기 막 두께 분포가, 상기 기판의 중앙면보다도 그 외주면의 막 두께가 작은 경우에는,
상기 외주면에 공급하는 처리 가스의 주성분의 농도를 상기 중앙면보다도 크게 한다.
<부기 16>
부기 15에 기재된 방법으로서, 바람직하게는
상기 처리 가스의 농도를 제어할 때에는, 상기 중앙면에 공급하는 처리 가스에 첨가하는 불활성 가스의 공급량을, 상기 외주면에 공급하는 처리 가스에 첨가하는 불활성 가스의 공급량보다도 많게 한다.
<부기 17>
부기 1 내지 부기 6, 또는 부기 13 내지 부기 16 중 어느 하나에 기재된 방법으로서, 바람직하게는
상기 제2 절연막 형성 공정에서는,
상기 제1 절연막의 상기 막 두께 분포가, 상기 기판의 중앙면보다도 그 외주면의 막 두께가 작은 경우에는,
상기 기판의 외주면의 온도를 상기 중앙면의 온도보다도 높게 한다.
<부기 18>
부기 13 내지 부기 17 중 어느 하나에 기재된 방법으로서, 바람직하게는
상기 처리 가스는 실리콘 함유 가스이다.
<부기 19>
또 다른 형태에 의하면,
회로 구성이 복수 형성된 기판에 대해, 적층 절연막의 일부로서 구성되는 제1 절연막을 형성하는 제1 장치와,
상기 제1 절연막을 연마하는 제2 장치와,
상기 제1 절연막의 막 두께 분포를 측정하는 제3 장치와,
연마 후의 상기 제1 절연막 상에, 상기 막 두께 분포와는 다른 막 두께 분포로, 상기 적층 절연막의 일부로서 구성되는 제2 절연막을 형성하고, 상기 적층 절연막의 막 두께를 보정하는 제4 장치
를 포한하는 기판 처리 시스템이 제공된다.
<부기 20>
또 다른 형태에 의하면,
처리실에 내포되고, 복수의 회로 구성과, 적층 절연막의 일부이며, 연마된 상태의 제1 절연막을 갖는 기판을 적재하는 기판 적재부와,
상기 제1 절연막의 막 두께 분포 데이터를 수신하는 수신부와,
상기 제1 절연막 상에, 상기 막 두께 분포와는 다른 막 두께 분포로, 상기 적층 절연막의 일부로서 구성되는 제2 절연막을 형성하고, 상기 적층 절연막의 막 두께를 보정하도록 가스를 공급하는 가스 공급부
를 포함하는 기판 처리 장치가 제공된다.
<부기 21>
또 다른 형태에 의하면,
처리실에 내포되고, 제1 구성과, 제1 구성 상에 형성된 제1 절연막을 갖는 기판이 적재되는 기판 적재부와,
상위 장치로부터 상기 제1 절연막의 막 두께 분포 데이터를 수신하는 수신부와,
상기 수신부에서 수신한 막 두께 분포의 데이터에 따라, 상기 기판의 단위 면적당 가스의 폭로량의 분포를 제어하여 상기 제1 절연막 상에 제2 절연막을 형성하는 가스 공급부
를 포함하는 기판 처리 장치가 제공된다.
<부기 22>
또 다른 형태에 의하면,
회로 구성이 복수 형성된 기판에 대해, 적층 절연막의 일부인 제1 절연막을 형성하는 수단과,
상기 제1 절연막을 연마하는 수순과,
상기 제1 절연막의 막 두께 분포를 측정하는 수순과,
연마 후의 상기 제1 절연막 상에, 상기 막 두께 분포와는 다른 막 두께 분포로, 상기 적층 절연막의 일부로서 구성되는 제2 절연막을 형성하고, 상기 적층 절연막의 막 두께를 보정하는 수순
을 컴퓨터에 실행시키는 프로그램이 제공된다.
<부기 23>
또 다른 형태에 의하면,
회로 구성이 복수 형성된 기판에 대해, 적층 절연막의 일부인 제1 절연막을 형성하는 수단과,
상기 제1 절연막을 연마하는 수순과,
상기 제1 절연막의 막 두께 분포를 측정하는 수순과,
연마 후의 상기 제1 절연막 상에, 상기 막 두께 분포와는 다른 막 두께 분포로, 상기 적층 절연막의 일부로서 구성되는 제2 절연막을 형성하고, 상기 적층 절연막의 막 두께를 보정하는 수순
을 컴퓨터에 실행시키는 프로그램이 기록되는 기록 매체가 제공된다.
<부기 24>
또 다른 형태에 의하면,
이하를 포함하는 기판 처리 장치가 제공된다.
(ⅰ) 처리실
(ⅱ) 다음을 포함하는 기판 적재부
·상기 처리실 내에 설치되는 기판 적재대
·복수의 회로 구성과, 「적층 절연막의 일부이며 연마된 상태의 제1 절연막을 갖는 기판」을 적재하는 기판 적재면
(ⅲ) 다음을 포함하는 제1 가스 공급계
·제1 가스 공급관(241a)
·제1 가스 공급관에 설치된 제1 처리 가스 유량 제어부(241b)
·제2 가스 공급관(242a)
·제2 가스 공급관에 설치된 제2 처리 가스 유량 제어부(242b)
(ⅳ) 다음을 포함하는 제2 가스 공급계
·제3 가스 공급관(251a)
·제3 가스 공급관에 설치된 제3 처리 가스 유량 제어부(251b)
·제4 가스 공급관(252a)
·제4 가스 공급관에 설치된 제3 처리 가스 유량 제어부(252b)
(v) 다음을 포함하는 버퍼실
·제1 가스 공급관과 제3 가스 공급관에 연통되고, 상기 기판 적재면과 대향하는 샤워 헤드
·제2 가스 공급관과 제4 가스 공급관에 연통되고, 상기 기판 적재면과 대향하는 가스 공급 경로
(ⅵ) 상위 장치에 전기적으로 접속되고, 상위 장치로부터 제1 절연막의 막 두께 분포 정보를 수신하는 수신부
(ⅶ) 다음을 포함하는 제어부
·「제1 절연막의 막 두께 분포 정보」와 「가스 공급부의 제어값」의 관계성이 기록되는 테이블
·상기 테이블이 기억되는 기억부
·「수신한 제1 절연막의 막 두께 분포 정보」와 테이블을 비교하여, 가스 공급부에 지시하는 제어값을 산출하는 비교부
·산출한 제어값을 각 가스 공급 제어부에 송신하는 송수신부
200 : 웨이퍼(기판)
201 : 처리실
202 : 처리 용기
212 : 기판 적재대

Claims (17)

  1. 회로 구성이 복수 형성된 기판에 대해, 적층 절연막의 일부로서 구성되는 제1 절연막을 형성하는 공정과,
    상기 제1 절연막을 연마하는 공정과,
    상기 제1 절연막의 막 두께 분포를 측정하는 공정과,
    연마 후의 상기 제1 절연막 상에, 상기 막 두께 분포와는 다른 막 두께 분포로, 상기 적층 절연막의 일부로서 구성되는 제2 절연막을 형성하고, 상기 적층 절연막의 막 두께를 보정하는 공정
    을 포함하는, 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 제2 절연막을 형성하는 공정 후, 상기 기판에 대해 패터닝하여 상기 기판에 홈을 형성하는 공정과, 상기 패터닝 공정 후, 상기 홈에 제1 금속막을 형성하는 공정을 더 포함하는, 반도체 장치의 제조 방법.
  3. 제2항에 있어서,
    상기 제1 금속막을 형성하는 공정 후, 상기 제1 금속막에 전기적으로 접속되는 제2 금속막을 형성하는 공정을 더 포함하는, 반도체 장치의 제조 방법.
  4. 제1항에 있어서,
    상기 제2 절연막 형성 공정에서는,
    상기 제1 절연막의 막 두께 분포가, 상기 기판의 중앙면보다도 그 외주면의 막 두께가 큰 경우에는,
    상기 외주면에 있어서의 상기 기판의 단위 면적당 처리 가스의 주성분의 폭로량을 상기 중앙면보다도 적게 하는, 반도체 장치의 제조 방법.
  5. 제4항에 있어서,
    상기 제2 절연막을 형성하는 공정 후, 상기 기판에 대해 패터닝하여 상기 기판에 홈을 형성하는 공정과, 상기 패터닝의 공정 후, 상기 홈에 제1 금속막을 형성하는 공정을 더 포함하는, 반도체 장치의 제조 방법.
  6. 제5항에 있어서,
    상기 제1 금속막을 형성하는 공정 후, 상기 제1 금속막에 전기적으로 접속되는 제2 금속막을 형성하는 공정을 더 포함하는, 반도체 장치의 제조 방법.
  7. 제1항에 있어서,
    상기 제2 절연막 형성 공정에서는,
    상기 제1 절연막의 막 두께 분포가, 상기 기판의 중앙면보다도 그 외주면의 막 두께가 큰 경우에는,
    상기 외주면에 공급하는 처리 가스의 양을 상기 중앙면보다도 적게 하는, 반도체 장치의 제조 방법.
  8. 제1항에 있어서,
    상기 제2 절연막 형성 공정에서는,
    상기 제1 절연막의 막 두께 분포가, 상기 기판의 중앙면보다도 그 외주면의 막 두께가 큰 경우에는,
    상기 외주면에 공급하는 처리 가스의 주성분의 농도를 상기 중앙면보다도 작게 하는, 반도체 장치의 제조 방법.
  9. 제8항에 있어서,
    상기 처리 가스의 농도를 제어할 때에는, 상기 외주면에 공급하는 처리 가스에 첨가하는 불활성 가스의 공급량을, 상기 중앙면에 공급하는 처리 가스에 첨가하는 불활성 가스의 공급량보다도 많게 하는, 반도체 장치의 제조 방법.
  10. 제1항에 있어서,
    상기 제2 절연막 형성 공정에서는,
    상기 제1 절연막의 막 두께 분포가, 상기 기판의 중앙면보다도 그 외주면의 막 두께가 큰 경우에는,
    상기 기판의 중앙면의 온도를 상기 외주면의 온도보다도 높게 하는, 반도체 장치의 제조 방법.
  11. 제1항에 있어서,
    상기 제2 절연막 형성 공정에서는,
    상기 제1 절연막의 막 두께 분포가, 상기 기판의 중앙면보다도 그 외주면의 막 두께가 작은 경우에는,
    상기 외주면에 있어서의 상기 기판의 단위 면적당 처리 가스의 주성분의 폭로량을 상기 중앙면보다도 크게 하는, 반도체 장치의 제조 방법.
  12. 제11항에 있어서,
    상기 제2 절연막을 형성하는 공정 후, 상기 기판에 대해 패터닝하여 상기 기판에 홈을 형성하는 공정과, 상기 패터닝의 공정 후, 상기 홈에 제1 금속막을 형성하는 공정을 더 포함하는, 반도체 장치의 제조 방법.
  13. 제12항에 있어서,
    상기 제1 금속막을 형성하는 공정 후, 상기 제1 금속막에 전기적으로 접속되는 제2 금속막을 형성하는 공정을 더 포함하는, 반도체 장치의 제조 방법.
  14. 제1항에 있어서,
    상기 제2 절연막 형성 공정에서는,
    상기 제1 절연막의 막 두께 분포가, 상기 기판의 중앙면보다도 그 외주면의 막 두께가 작은 경우에는,
    상기 외주면에 공급하는 처리 가스의 양을 상기 중앙면보다도 많게 하는, 반도체 장치의 제조 방법.
  15. 제1항에 있어서,
    상기 제2 절연막 형성 공정에서는,
    상기 제1 절연막의 막 두께 분포가, 상기 기판의 중앙면보다도 그 외주면의 막 두께가 작은 경우에는,
    상기 외주면에 공급하는 처리 가스의 주성분의 농도를 상기 중앙면보다도 크게 하는, 반도체 장치의 제조 방법.
  16. 제15항에 있어서,
    상기 처리 가스의 농도를 제어할 때에는, 상기 중앙면에 공급하는 처리 가스에 첨가하는 불활성 가스의 공급량을, 상기 외주면에 공급하는 처리 가스에 첨가하는 불활성 가스의 공급량보다도 많게 하는, 반도체 장치의 제조 방법.
  17. 제1항에 있어서,
    상기 제2 절연막 형성 공정에서는,
    상기 제1 절연막의 막 두께 분포가, 상기 기판의 중앙면보다도 그 외주면의 막 두께가 작은 경우에는,
    상기 기판의 외주면의 온도를 상기 중앙면의 온도보다도 높게 하는, 반도체 장치의 제조 방법.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170040233A1 (en) * 2015-08-04 2017-02-09 Hitachi Kokusai Electric Inc. Substrate Processing Apparatus and Substrate Processing System

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02262331A (ja) * 1989-04-03 1990-10-25 Toshiba Corp 気相成長装置
JPH0766291A (ja) * 1993-08-31 1995-03-10 Nippondenso Co Ltd 半導体装置の製造方法
KR0165470B1 (ko) * 1995-11-08 1999-02-01 김광호 반도체 소자의 박막형성 프로그램의 자동보정 시스템
JPH09181076A (ja) * 1995-12-26 1997-07-11 Toshiba Corp 成膜装置
US6033921A (en) * 1998-04-06 2000-03-07 Advanced Micro Devices, Inc. Method for depositing a material of controlled, variable thickness across a surface for planarization of that surface
JP2002198410A (ja) * 2000-12-27 2002-07-12 Mitsubishi Electric Corp 半導体装置の製造方法及び製造システム
DE102006015096B4 (de) * 2006-03-31 2011-08-18 Globalfoundries Inc. Verfahren zur Verringerung der durch Polieren hervorgerufenen Schäden in einer Kontaktstruktur durch Bilden einer Deckschicht
JP5076426B2 (ja) * 2006-09-29 2012-11-21 富士通セミコンダクター株式会社 半導体装置の製造方法
JP2008177266A (ja) * 2007-01-17 2008-07-31 Fujitsu Ltd 半導体基板、および半導体装置の製造方法
JP5396065B2 (ja) * 2008-10-28 2014-01-22 株式会社日立製作所 半導体装置の製造方法
JP5980476B2 (ja) * 2010-12-27 2016-08-31 株式会社荏原製作所 ポリッシング装置およびポリッシング方法
JP6197381B2 (ja) * 2013-06-05 2017-09-20 富士通セミコンダクター株式会社 半導体装置とその製造方法

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