KR20160133625A - 전력용 반도체 소자 - Google Patents

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Abstract

본 발명은 전력용 반도체 소자에 관한 것으로, 구체적으로는 IEGT(Injection Enhanced Gate Transistor)의 구조를 개선하여 종래 대비 전기장(E-field)의 세기를 감소시킴으로써 항복 전압을 유지하고, 게이트 캐패시턴스를 줄이며, 그에 따라 에너지 소모가 작고, 스위칭 성능을 향상시킬 수 있는 전력용 반도체 소자에 관한 것이다.

Description

전력용 반도체 소자{Power Semiconductor Device}
본 발명은 전력용 반도체 소자에 관한 것으로, 구체적으로는 IEGT(Injection Enhanced Gate Transistor)의 구조를 개선하여 종래 대비 전기장(E-field)의 세기를 감소시킴으로써 항복 전압을 유지하고, 게이트 캐패시턴스를 줄이며, 그에 따라 에너지 소모가 작고, 스위칭 성능을 향상시킬 수 있는 전력용 반도체 소자에 관한 것이다.
파워 일렉트로닉스(Power Electronics: 전력 전자공학) 분야에 있어서는, 전원기기의 소형화·고성능화가 강력히 요구되고 있다. 이 요구를 받아 전력용 반도체 장치에서는 고내압·대전류화와 더불어, 저손실화나 저노이즈화에 대한 성능 개선이 이루어지고 있다. 이러한 상황 하에서, 낮은 온(ON)전압 특성을 가지며, 동시에 턴오프(Turn-off) 손실의 저감이 가능한 소자로서, IGBT(Insulated Gate Bipolar Transistor)를 개량한 IEGT(Injection Enhanced Gate Transistor)가 주목받고 있다.
특히, 최근 공개된 종래 기술들은 IEGT의 BVCES(Breakdown Voltage Colloector-Emiiter, specified with zero gate emitter voltage)를 확보하기 위하여 IEGT의 플로팅(Floating) 간격을 최소화하거나 에피층(Epi Layer)의 비저항(Resistivity) 값을 증가시켜 콜렉터-에미터 사이의 항복 전압인 BVCES를 확보하는 기술 구성을 개시하고 있다.
그러나 이와 같은 종래 기술들은 플로팅 효과를 감소시켜 Vce(sat) (Collector-Emiiter Saturation voltage)를 증가시키거나 에피층(Epi Layer)의 두께를 증가시켜 스위칭 성능을 감소시키는 문제점이 있었다.
미국 등록 특허 제 6,809,349 호 미국 등록 특허 제 7,038,273 호 미국 등록 특허 제 7,078,740 호
본 발명은 상기와 같은 종래 기술이 갖는 문제점을 해결하며 BVCES를 유지하고, 게이트 캐패시턴스를 줄이며, 그에 따라 파워 에너지 소모가 작은, 향상된 스위칭 성능을 제공할 수 있는 전력용 반도체 소자를 제공하고자 한다.
본 발명의 일 측면에 따른 전력용 반도체 소자는, 제1 도전형의 드리프트 영역을 포함한 기판; 상기 기판 상면에 형성되는 에미터 금속층; 상기 기판 하면에 형성된 드레인 금속층; 상기 에미터 금속층과 접하여 형성된 에미터 컨택 영역; 상기 에미터 컨택영역의 사면을 둘러싸는 트렌치 게이트 구조; 상기 에미터 컨택 영역 아래에 형성되는 제2 도전형의 베이스 층; 및 상기 트렌치 게이트 구조의 바깥 영역에 위치하며, 상기 트렌치 게이트 구조를 둘러싸고 상기 트렌치 게이트 구조보다 더 깊은 플로팅 영역;을 포함하고, 상기 플로팅 영역은 전기적으로 플로팅 되며 상기 트렌치 게이트 구조의 하면을 감싸도록 형성되고, 상기 베이스 층과 떨어져 형성되며, 상기 플로팅 영역의 불순물 농도는 상기 베이스 층의 불순물 농도보다 낮게 형성된다.
여기서, 상기 트렌치 게이트 구조는 상기 기판 표면으로부터 상기 드리프트 영역까지 형성되는 한 쌍의 트렌치 게이트를 포함하며, 상기 에미터 컨택 영역은 제1 도전형의 소스 영역 및 제2 도전형의 컨택 영역을 포함하고, 상기 전력용 반도체 소자는, 상기 베이스 층 및 드리프트 영역의 사이에 형성되고, 상기 드리프트 영역보다 더 높은 농도를 갖는 제1 도전형의 제1 웰 영역;을 더 포함하고, 상기 제1 웰 영역에 의해 상기 플로팅 영역과 상기 베이스 층이 분리되도록 형성될 수 있다.
상기 실시예에 있어, 바람직하게는 상기 플로팅 영역보다 더 깊은 깊이를 갖는 제2 도전형의 딥웰 영역; 및 상기 소스 영역과 접하여 형성되지 않고, 상기 딥웰 영역보다 깊이가 작은 한쌍의 더미 트렌치 게이트;를 더 포함하고, 상기 플로팅 영역과 상기 딥웰 영역은 상기 한쌍의 더미 트렌치 게이트에 의해 서로 떨어져 형성될 수 있다.
또한, 상기 기판 내 형성되며 셀 영역 및 상기 셀 영역을 둘러싸는 터미네이션 영역을 더 포함하고, 상기 셀 영역은 상기 트렌치 게이트 구조 및 플로팅 영역을 포함하고, 상기 터미네이션 영역은 터미네이션 링 영역 및 게이트 버스 라인을 포함하도록 형성될 수 있다.
본 발명에 따른 전력용 반도체 소자는, 상기 기판 내 형성되는 터미네이션 링 영역; 상기 플로팅 영역과 상기 터미네이션 링 영역 사이에 형성된 더미 트렌치 게이트; 및 상기 더미 트렌치 게이트와 상기 터미네이션 링 영역 사이에 형성되고 상기 더미 트렌치 게이트 깊이보다 더 깊은 제2 도전형의 딥웰 영역;을 더 포함하고, 상기 딥웰 영역은 상기 에미터 금속층과 전기적으로 연결될 수 있다.
여기서, 상기 더미 트렌치 게이트와 상기 딥웰 영역 사이에 형성되고 상기 더미 트렌치 게이트의 깊이보다 작은 제2 도전형의 에지 베이스 층;을 더 포함할 수 있다.
본 발명의 다른 예에 따른 전력용 반도체 소자는, 제1 도전형의 드리프트 영역을 포함하는 포함하는 기판; 상기 기판 상면에 형성되는 에미터 금속층; 상기 기판 하면에 형성된 드레인 금속층; 상기 에미터 금속층과 전기적으로 연결된 트렌치 에미터 구조; 상기 트렌치 에미터 구조 안에 형성되고, 상기 트렌치 에미터 구조의 깊이보다 더 깊은 제2 도전형의 플로팅 영역; 상기 트렌치 에미터 구조의 바깥 영역에 배치되고, 상기 트렌치 에미터 구조를 둘러싸는 트렌치 게이트 구조; 상기 트렌치 게이트 구조와 상기 트렌치 에미터 구조 사이에 형성되고, 상기 에미터 금속층과 접하여 형성되는 에미터 컨택 영역; 및 상기 에미터 컨택 영역 아래에 형성되는 제2 도전형의 베이스 층;을 포함하고, 상기 플로팅 영역은 전기적으로 플로팅이며, 상기 트렌치 게이트 구조는 평면상으로 서로 연결된 그물 모양의 네트워크 구조를 갖도록 형성된다.
여기서, 상기 플로팅 영역은 상기 드리프트 영역과 접하여 형성되며 상기 트렌치 에미터 구조의 하부 영역을 완전히 감싸도록 형성될 수 있다.
상기 플로팅 영역의 너비는 상기 베이스 층의 너비보다 크게 형성될 수 있다.
본 발명의 바람직한 실시예에서, 상기 트렌치 게이트 구조는 복수의 트렌치 영역을 포함하며, 상기 복수의 트렌치 영역은 상기 기판 표면으로부터 상기 드리프트 영역까지 형성되는 한 쌍의 트렌치 게이트를 포함하며, 상기 에미터 컨택 영역은 제1 도전형의 소스 영역 및 제2 도전형의 컨택 영역을 포함하도록 형성될 수 있다.
여기서, 상기 트렌치 에미터 구조는 상기 한 쌍의 트렌치 게이트의 사이에 형성되고, 상기 트렌치 에미터 구조는 상기 소스 영역과 접하여 형성되지 않도록 구성될 수 있다.
또한, 본 발명에 따른 전력용 반도체 소자는, 상기 기판 내부여 형셩되는 제2 도전형의 터미네이션 링 영역; 및 상기 베이스 층보다 더 깊은 깊이를 갖는 더미 트렌치 게이트;를 더 포함하고, 상기 더미 트렌치 게이트는 상기 베이스 층과 상기 터미네이션 링 영역 사이에 형성되고, 상기 소스 영역과 접하여 형성되지 않도록 구성될 수 있다.
여기서, 상기 기판은 제1 영역 및 제2 영역으로 구분하고, 상기 제1 영역 및 제2 영역이 교번하여 형성되며, 상기 제1 영역은 상기 플로팅 영역이 상기 트렌치 에미터 구조로 둘러싸여 있고, 상기 제2 영역은 상기 에미터 컨택 영역이 상기 트렌치 게이트 구조로 둘러싸도록 형성될 수 있다.
이때, 상기 터미네이션 링 영역은 상기 더미 트렌치 게이트의 하면을 넘어가도록 형성될 수 있다.
본 발명에 따른 전력용 반도체 소자는 트렌치 구조 사이에 형성되는 플로팅 영역이 상기 트렌치 구조의 하부 영역을 감싸도록 종래 대비 깊게 형성되어 트렌치 구조의 하부 영역에 집중되는 전기장을 감소시킴으로써 BVCES의 감소 없이 낮은 Vce(sat) 및 향상된 스위칭 성능을 제공할 수 있다는 효과가 있다.
도 1은 본 발명에 따른 전력용 반도체 소자를 포함하는 반도체 칩에 대한 상면도를 나타낸 도면이다.
도 2는 본 발명의 제1 실시예에 따른 전력용 반도체 소자에 대한 상면도를 나타낸 도면이다.
도 3은 도 2의 절단면(A-A')을 따라 바라본 도면이다.
도 4는 도 1의 절단면(B-B')을 따라 바라본 도면이다.
도 5는 도 도 1의 절단면(C-C')을 따라 바라본 도면이다.
도 6은 본 발명에 따른 전력용 반도체 소자를 포함하는 반도체 칩에 대한 상면도를 나타낸 도면이다.
도 7은 본 발명의 제2 실시예에 따른 전력용 반도체 소자에 대한 상면도를 나타낸 도면이다.
도 8은 도 7의 절단면(D-D')을 따라 바라본 도면이다.
도 9는 본 발명의 제1 및 제2 실시예에 따른 전력용 반도체 소자의 게이트 캐패시턴스 값을 나타낸 도면이다.
도 10은 도 6의 절단면(E-E')을 따라 바라본 도면이다.
도 11은 본 발명의 제3 실시예에 따른 전력용 반도체 소자에 대한 상면도를 나타낸 도면이다.
도 12는 도 11의 절단면(F-F')을 따라 바라본 도면이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시 예를 가질 수 있는 바, 특정 실시 예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
공간적으로 상대적인 용어인 아래(below, beneath, lower), 위(above, upper) 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관 관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 아래(below, beneath)로 기술된 소자는 다른 소자의 위(above, upper)에 놓여질 수 있다. 따라서, 예시적인 용어인 아래는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
또한, "제1 도전형" 및 "제2 도전형"이라는 용어는 N 또는 P 형과 같이 서로 반대되는 도전형을 가리키며, 여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함한다. 이하, 본 발명의 일실시예에서는 제1 도전형이 N형이고, 제2 도전형이 P형인 경우를 예시하여 설명한다.
이하, 본 발명의 실시예를 첨부한 도면들을 참조하여 상세히 설명하기로 한다.
도 1은 본 발명에 따른 전력용 반도체 소자를 포함하는 반도체 칩에 대한 상면도를 나타낸 도면이다.
도 1에 도시된 바와 같이, 본 발명의 제1 실시예에 따른 전력용 반도체 소자를 포함하는 반도체 칩은, 반도체 소자가 동작하는 영역인 활성 영역 또는 셀 영역(Cell region, 1000)과, 상기 활성 영역 내에는 매우 높은 고전압이 걸려 있는 high voltage (HV) 영역이 형성되나 반도체 칩 가장 자리에서는 이에 따른 전계 집중을 완화시켜 내압을 유지시키기 위한 JTE(Junction Termination Extension) 및 상기 활성 영역의 반도체 소자가 동작 가능하도록 전압을 인가하는 영역인 터미네이션 영역(Edge region, 2000)으로 구성된다. 여기서 터미네이션 영역(2000)은 다른 말로 정션 터미네이션 영역(2000)으로도 부를 수 있다.
특히, 상기 터미네이션 영역(2000)은 상기 HV 영역을 주변의 다른 영역과 전기적으로 분리(isolation)시켜야 하며, 이를 위해 HV 영역에 걸려 있는 높은 전계를 단계적으로 낮춰주거나 분산시켜 줘야 한다. 이를 위해 도 5와 같이 터미네이션 영역에 JTE와 같은 링 형상의 도핑 영역(95)을 형성하게 되면, 활성 영역 내의 전계가 반도체 칩의 가장자리로 향할수록 점차 낮아져서 HV 영역으로부터 멀어질수록 전계 값이 제로(0)에 가까워진다.
도 1은 본 발명의 전력용 반도체 소자의 실시예로서, 1200 V 범위의 항복 전압을 갖는 트렌치 IGBT 소자의 게이트 패드(3000)는 상기 활성 셀 영역(1000)의 정중앙에 위치하고, 상기 게이트 패드(3000)와 전기적으로 연결하는 제1 게이트 버스 라인(1500)이 형성된 기술 구성을 개시하고 있다. 여기서 제1 게이트 버스 라인(1500)은 트렌치 게이트 전극과 전기적으로 연결되어 있다. 그래서 게이트 패드(3000)에 신호가 인가되면, 제1 게이트 버스 라인(1500)을 통해서 트렌치 게이트에 신호가 인가되는 것이다. 여기서 제1 게이트 버스 라인(1500)은 선택 사항으로 게이트 신호 전달 (propagation) 경로의 지연(delay)을 막기 위한 것으로 100 A 정도의 큰 전류를 갖는 대용량의 전력용 반도체 소자에 적합하다. 그 보다 낮은 전류를 갖는 소용량 전력용 반도체소자에서는 사용하지 않을 수 있다. 도 6을 참조하면 그것을 알 수 있다. 그리고 제1 게이트 버스 라인(1500)은 저항을 낮추기 위해서 Al 또는 Cu 등의 금속층으로 형성한다. 그리고 활성 영역(1000)의 가장자리를 둘러싸도록 제2 게이트 버스 라인(1600)이 존재한다. 제1 게이트 버스 라인(1500)과 제2 게이트 버스 라인(1600)은 서로 물리적으로 떨어져 있지만, 트렌치 게이트를 통해서 전기적으로 서로 연결되어 있다. 제1 게이트 버스 라인(1500)과 제2 게이트 버스 라인(1600) 사이에 에미터 전극이 지나간다. 제2 게이트 버스 라인(1600)도 셀 영역(1000)에 있는 트렌치 게이트 전극과 전기적으로 연결되어 있다. 그래서 제2 게이트 버스 라인(1600)을 통해서도 트렌치 게이트 전극에 신호를 입력할 수 있다. 제2 게이트 버스 라인(1600)도 저항을 낮추기 위해서 Al 또는 Cu 등의 금속층으로 형성한다.
본 발명에 따른 전력용 반도체 소자 구성은 활성 셀 영역 중 액티브 셀 영역(1)의 반도체 소자들의 기술 구성에 대해 특징화하고 있는 것으로, 이를 포함하는 반도체 칩에 있어 게이트 전극(또는 게이트 폴리)에 게이트 전압을 인가하기 위한 구성(일 예로, 도 1에 도시된 트렌치 게이트, 게이트 전극의 구조, 형태, 배치 상태 등)은 다양하게 설정될 수 있다.
도 2는 본 발명의 제1 실시예에 따른 전력용 반도체 소자에 대한 상면도를 나타낸 도면이며, 도 3은 도 2의 절단면(A-A')을 따라 바라본 도면이다.
도 2에 도시된 바와 같이, 본 발명의 제1 실시예에 따른 전력용 반도체 소자의 액티브 셀 영역(1)은 고농도 P형 접촉 영역(35) 및 고농도 N형 소스 영역(30)을 포함하는 에미터 컨택 영역(Ec)이 형성된다. 그리고 상기 에미터 컨택 영역(Ec)을 감싸도록 형성되는 복수개의 트렌치 게이트 구조(trench gate structure)(10)가 있다. 트렌치 게이트 구조에는 트렌치 내에 게이트 전극(15, 15a) 및 게이트 절연막(16)이 형성된다. 게이트 전극(15)은 N형의 도펀트가 도핑된 폴리실리콘을 일례로 사용할 수 있다. 에미터 컨택 영역(Ec)을 감싸도록 형성되는 트렌치 게이트 구조(10)가 각각 사분면의 일 영역에 위치하도록 구성될 수 있다. 여기서 에미터 컨택 영역(Ec)과 게이트 전극(15)과는 전기적으로 절연되어 있다. 여기서 게이트 전극(15)은 두 가지로 구분할 수 있는데, 트렌치 게이트 구조 안에 형성된 제1 게이트 전극(15a)과 플로팅 영역 위를 지나가는 제2 게이트 전극(15b)으로 나눌 수 있다. 상기 두 가지 게이트 전극은 모두 같은 물질로 형성된다. 제2 게이트 전극(15b)은 복수의 제1 게이트 전극(15a)을 서로 연결시켜 주는 역할을 한다. 일종의 브리지(bridge) 역할을 하는 것이다.
상기 트렌치 게이트 구조(10)의 주변 영역에 형성되는 P형 플로팅 영역(DF, 20)이 있다. P형 플로팅 영역(20)은 고농도 P형 접촉 영역(35) 및 고농도 N형 소스 영역(30) 보다 불순물 농도가 낮다. 플로팅 영역(20)은 전기적으로 에미터 금속층(전극) 또는 게이트 전극과도 연결되어 있지 않은 구성으로써, 전적으로 플로팅 상태이다. 플로팅 영역(20)은 에미터 전극 아래에 위치하지만, 절연막에 의해 둘러 쌓여 있기 때문에 홀 캐리어가 빠져 나가지 못하는 영역이다. 이로 인해 N-Drift 영역(50)에 홀 캐리어 농도를 증가시킨다. 컨덕션 모듈레이션(conduction modulation)에 의해 전자도 N-drift 영역에 많아져서 스위칭 ON 상태에서, N-drift 영역(50)의 저항이 감소하게 된다. 그렇게 되면, 콜렉터와 에미터 금속층 사이의 전압, Vce를 낮춰주는 역할을 한다. Vce가 낮아지면, 그만큼 스위칭 ON 상태에서 전력손실이 그 만큼 줄어든다. 반대로 스위칭 off 상태에서는 불리하다. 왜냐하면 전자 또는 홀 캐리어가 플로팅 영역으로 빠져나가기 힘들기 때문이다. 플로팅 영역(20)이 전기적으로 플로팅 영역이기 때문이다. 그래서 스위칭 off 시간이 길어질 수 있다.
도 2에 있어, 각 영역에 대한 구분의 편의상, 에미터 컨택 영역(Ec)은 'Ec'로 표기하였으며, 플로팅 영역(20)은 'DP'로 표기하였다. 이하, 제2 및 제3 실시예에서도 동일한 표기 방식을 활용한다.
이와 같은 전력용 반도체 소자의 구체적인 기술 구성은 아래의 도 3과 같다.
먼저, 상기 전력용 반도체 소자는 다양한 반도체 기판에 기반하여 구성된다. 상기 기판으로는 N형 또는 P형 불순물이 도핑된 에피(EPI) 웨이퍼가 적용될 수 있다. 가령 에피 웨이퍼로는 대구경 웨이퍼 생산에 유리한 초크랄스키(Cz) 기법에 의해 생산된 Cz 웨이퍼 또는 테스트 웨이퍼 위에 에피층이 성장된 웨이퍼가 해당될 수 있다. 또는 약하게 도핑된 N형 에피층을 가진 웨이퍼를 사용할 수 있다.
또는, 상기 반도체 기판으로는 서로 다른 농도를 갖는 두 개의 에피층으로 구성된 에피 웨이퍼일 수 있다. 이 경우 불순물 농도가 높은 에피층은 필드 스탑 층(버퍼 층, 55)으로 동작하고, 상기 필드 스탑 층(55) 상부에 형성되며 상기 필드 스탑 층(55)보다 불순물 농도가 낮은 에피층은 드리프트 영역(50)으로 동작할 수 있다. 드리프트 영역(50)은 90 ~ 100 um 두께를 갖는다. 그에 반해 필드 스탑층은 15 ~ 30 um 두께를 갖는다. 필드 스탑층(55)은 에미터 금속층부터 형성되는 전계(electric field)가 더 이상 P+ 콜렉터 층(57)에 뻗어나가지 않도록 막아 주는 역할을 한다. 필드 스탑층(55)이 없을 경우, 드리프트 영역(50)의 두께를 매우 두껍게 해야 하는데, 그 경우, 낮은 농도로 도핑된 드리프트 영역(50)에 의해 저항이 증가하는 단점이 있다. 또한 필드 스탑층(55)이 존재하지 않으면, 전계가 더 깊게 아래 방향으로 형성되어 PN 다이오드를 형성할 수 없어서 고용량의 전류에 사용되는 IGBT 기능을 제대로 발휘할 수 없다.
본 발명에 있어 전력용 반도체의 일 예로 농도가 다른 에피층을 갖는 에피 웨이퍼가 적용될 수 있으나, 본 발명의 실시예는 상기 예로 한정되지 않는다. 다른 예로, 반도체 기판에 대해 서로 다른 농도를 갖는 불순물의 이온 주입을 통해서도 이와 같은 필드 스탑 층(55)을 형성할 수도 있다.
이하, 본 발명의 제1 실시예에 따른 전력용 반도체 소자의 기술 구성을 구체적으로 설명하면 아래와 같다.
먼저, 복수의 트렌치 게이트 구조(10)가 반도체 기판의 상부로부터 일정 깊이로 형성된다. 이하, 설명의 편의상 도면의 좌측부터 우측 방향으로 각각 제1 트렌치 게이트(11), 제2 트렌치 게이트(12), 제3 트렌치 게이트(13) 및 제4 트렌치 게이트(14)라 명명한다.
상기 제1 내지 제4 트렌치 게이트(11,12,13,14)는 상기 반도체 기판에 대한 식각 공정을 통해 형성될 수 있으며, 각각은 동일한 공정을 통해 동일한 깊이로 형성될 수 있다.
각각의 트렌치 게이트(11,12,13,14)는 각각 게이트 절연막 및 게이트 전극(15)을 포함할 수 있다. 상기 게이트 전극(15)은 각각의 트렌치 게이트 내부에 형성되고, 상기 게이트 전극(15, 15a)을 둘러싸는 게이트 절연막(16)이 형성될 수 있다.
이와 같이 구성된 상기 제 2 및 제3 트렌치 게이트(12,13) 사이 영역에는 상기 제2 및 제3 트렌치 게이트(12,13)의 하부 영역을 감싸도록 P형 플로팅 영역(20)이 형성된다. 상기 P형 플로팅 영역(20)은 P형 불순물인 붕소(B) 또는 BF2 등을 일정 농도로 이온 주입하여 형성될 수 있다. P형 플로팅 영역(20)은 P형 베이스 층(40)의 농도보다 작게 한다. 그 이유는 P형 플로팅 영역(20)의 저항을 올림으로써, 항복전압을 더 높게 하거나, 유지하기 위함이다.
여기서, 상기 플로팅 영역(20)이 제2 및 제3 트렌치 게이트(12,13)의 하부 영역을 감싸도록 형성된다 함은, 상기 제2 및 제3 트렌치 게이트(12,13)의 가장 깊은 영역이 P형 플로팅 영역(20)과 접촉하도록 형성되는 것을 의미한다.
전력용 반도체 소자가 동작하게 되면 상기 제2 및 제3 트렌치 게이트(12,13)를 포함하는 모든 트렌치 게이트의 하부 영역에 전계가 집중되게 되나, P형 플로팅 영역(20)이 각각의 트렌치 게이트의 하부 영역을 감싸도록 형성됨으로써 이와 같은 전계 집중은 완화되게 되어 전력용 반도체 소자의 항복전압을 향상시킬 수 있다. 전계 집중이 트렌치 게이트 하부 영역에 집중되는 이유는 트렌치 모서리 부분의 모양이 거의 직각을 이루기 때문이다. 그래서 트렌치 모서리 부분에서 전계가 집중할 수 밖에 없다. 그런데, 그 트렌치 한쪽 모서리 부분을 P형 플로팅 영역(20)이 완전히 감싸도록 형성됨으로써, 전계 집중이 완화된다. 반대쪽 다른 트렌치 모서리 부분으로의 전계 집중은 심하지 않다. 이와 같이 플로팅 영역(20)이 트렌치 하부 영역 깊이보다 낮은 깊이에 있는 구조보다, 더 깊이 확산된 구조가 더 항복 전압 측면에서 유리하다.
바람직하게는, 상기 P형 플로팅 영역(20)은 도 3에 도시된 바와 같이 트렌치 게이트(12,13)의 하부 영역을 감싸도록 형성될 수 있으며, 이를 통해 전력용 반도체 소자의 동작 특성을 개선할 수 있다.
여기서, 본 발명의 제1 실시예에 따른 전력용 반도체 소자는 도 3에 도시된 기술 구성이 반복적으로 구성되며, 이에 따라 상기 플로팅 영역(20)은 도 3에 도시된 바와 같이 상기 제1 트렌치 게이트(11)의 좌측 영역 및 제4 트렌치 게이트(14)의 우측 영역에도 형성될 수 있다. 이와 같이 상기 플로팅 영역(20)은 각각 상기 제1 내지 제4 트렌치 게이트(11,12,13,14)의 하부 영역을 감싸도록 형성될 수 있다.
상기 제1 및 제2 트렌치 게이트(11,12), 제3 및 제4 트렌치 게이트(13,14) 사이 영역에는 각각 N형 소스 영역(30), P형 고농도 P형 접촉 영역(35)을 포함하는 에미터 컨택 영역(Ec)이 형성되고, 상기 에미터 컨택 영역(Ec) 아래에는 P형 베이스 층(40)이 형성된다.
먼저, N형 소스 영역(30)은 고농도의 N형 불순물 농도를 갖도록 형성될 수 있으며, 주변에 형성된 영역의 트렌치 게이트와 접촉하도록 형성된다. 일 예로, N형 불순물인 인(P), 비소(As) 등을 고농도로 이온 주입하여 형성될 수 있다. 이와 같은 상기 N형 소스 영역(30)은 각각 제1 내지 제4 트렌치 게이트(11,12,13,14)와 접촉하여 반도체 기판의 상부 영역에 형성될 수 있다.
P형 고농도 P형 접촉 영역(35)은 고농도의 P형 불순물 농도를 갖도록 형성되어 상기 소스 영역(30)의 사이 영역에 형성된다. 여기서, 상기 고농도 P형 접촉 영역(35)은 상기 소스 영역(30)과 접하여 형성된다. P형 베이스 층(40)은 상기 소스 영역(30) 및 고농도 P형 접촉 영역(35)의 하부 영역에 형성되며, 상기 반도체 기판의 상부로부터 일정 깊이로 형성된다. 여기서, 상기 베이스 층(40)은 상기 고농도 P형 접촉 영역(35)보다 낮은 불순물 농도로 형성될 수 있다. Gate에 일정 bias 인가시 Inversion되어 Channel을 형성하기 위함이다. 기본 Vth turn-on 특성을 얻기 위한 것이다.
실시예에 따라 상기 P형 베이스 층(40)의 하부 영역에는 N형 웰 영역(45)이 형성될 수 있다. 상기 N형 웰 영역(45)은 드레인 금속층(전극, 59)에서 소스 영역(30)으로 홀(hole) 캐리어가 이동하는 것을 억제하는 역할을 한다. 이를 위해 상기 N형 웰 영역(45)은 N형 드리프트 영역(40)보다 높은 불순물 농도를 갖도록 형성될 수 있다. 이에 따라 상기 드리프트 영역(40)에 홀 캐리어가 쌓이게 되면 전자의 주입을 증가시켜 전도도 변조(conductivity modulation)가 더 많이 발생하게 되고, 그 결과 저항이 낮아진다. 그래서 작은 전압에도 전자 캐리어가 쉽게 드레인 영역으로 이동할 수 있도록 하여 낮은 Vce(sat) 특성을 얻을 수 있게 된다.
상기 베이스 층(40)이 반도체 기판의 상부면으로부터 형성된 깊이는 각 트렌치 게이트(11,12,13,14)의 깊이보다 작게 형성될 수 있다. 반면에 N형 웰 영역(45)은 전하 저장층의 역할을 하는데, 각 트렌치 게이트의 깊이보다 깊게 형성될 수도 있으며, 상기 깊이 값 및 불순물 농도에 의해 Vce(sat) 감소 효과 및 BVces 감소의 trade-off 특성이 있으므로, 상기 깊이 값은 적절히 조절되어야 한다.
또한, 상기 베이스 층(40)(또는 N형 웰 영역(45))의 너비는 상기 플로팅 영역(20)의 너비보다 작게 형성될 수 있다. 다만, 상기 베이스 층(40)(또는 N형 웰 영역(45))의 너비가 작을수록 플로팅 영역(20)의 side diffusion으로 활성 셀(active cell)의 채널 형성에 영향을 미치는 바, 반도체 소자의 특성에 따라 적정한 너비의 설정이 중요하다.
이와 같이 구성된 베이스 층(40)(또는 N형 웰 영역(45)) 및 플로팅 영역(20)의 하부 영역에는 N형 드리프트 영역(50)이 형성된다. 상기 드리프트 영역(50)은 도 3과 같이 상기 플로팅 영역(20)의 하부 영역을 감싸며, 상기 플로팅 영역(20)보다 큰 깊이로 형성된다.
N형 필드 스탑 층(55)은 상기 드리프트 영역(50)의 하부 영역에 형성된다. 상기 필드 스탑 층(55)은 앞에서 언급한 바와 같이 상기 드리프트 영역(50)보다 높은 불순물 농도로 형성된다.
추가적으로, 상기 필드 스탑 층(55) 및 콜렉터 층(57)이 형성된 반도체 기판의 하부면에 대해 금속층(back metal)을 증착하여 드레인 전극(59)을 형성할 수 있다.
이와 같이 구성된 전력용 반도체의 동작 특성을 위해 도 3과 같이 제2 및 제3 트렌치 게이트(12,13)의 게이트 전극(15)은 게이트 전극 브릿지(15b)로 서로 전기적으로, 물리적으로 연결된다. 그리고 상기 플로팅 영역(20) 위에는 절연층(60)이 형성된다. 이와 같이 상기 절연층(60)은 게이트 전극 브릿지(15b) 및 플로팅 영역(20)의 사이에 형성되어 상기 기술 구성이 전기적으로 도통되는 것을 방지하는 역할을 수행한다.
또한, 상기 게이트 전극(15)의 상부면 뿐만 아니라 상기 소스 영역(30)이 형성된 반도체 소자의 상부면을 모두 감싸도록 절연막(70)이 형성된다. 상기 절연막(70)은 상부에 형성되는 에미터 금속층(80)과 게이트 전극(15, 15b) 등이 전기적으로 도통하는 것을 방지하는 역할을 한다.
앞서 설명한 바와 같이, 상기 절연막(70) 상부에는 에미터 금속층(80)이 형성되어 상기 고농도 P형 접촉 영역(35)과 고농도 N형 소스 영역(30)과 전기적으로 연결된다. 반도체 기판의 상부면을 일부 식각하여 에미터 금속층(80)이 형성된다. 그래서 에미터 금속층(80)은 고농도 P형 접촉 영역(35)뿐만 아니라, 소스 영역(30)과 직접 접한다. 그래서 에미터 금속층(80)은 고농도 P형 접촉 영역(35)뿐만 아니라, 소스 영역(30)과 오믹 저항을 형성할 수 있다.
상기와 같은 제1 실시예에 따른 전력용 반도체 소자의 동작을 위해 도 1에 도시된 트렌치 게이트(B-B'절단면) 및 터미네이션 셀(C-C'절단면)은 다음의 도 4 및 도 5와 같이 구성될 수 있다. 이는 활성 영역 내 반도체 소자들의 동작 특성을 향상시키기 위한 선택적인 기술 구성으로써 다양하게 변경 적용될 수 있음은 물론이다.
도 4에 도시된 바와 같이, 한쌍의 액티브(active) 트렌치 게이트 (21,22)와 한쌍의 더미 트렌치 게이트(23,24)가 존재한다. 각각의 게이트 영역에는 게이트 전극(15)이 형성되어 있으며, 게이트 브리지 패턴(15a,15b)를 통해 게이트 패드(3000)와 전기적으로 연결된다.
트렌치 게이트에 인접하여(B' 방향), 두개의 더미 트렌치 게이트(23, 24) 사이에는 P형 베이스 층(40)이 별도로 형성되지 않을 수 있다. 이는 두 개 이상의 트렌치를 형성하여 플로팅 영역(20)과 제1의 P형 웰 영역(90) 이 서로 붙는 것을 방지하기 위해서이다. Gate 패드(3000) 아래의 딥웰 영역(90)이 많이 확산되어 Deep Floating 영역(DF,20)과 서로 붙게 되면, floating 영역(20)과 Emitter 컨택 영역(Ec)이 short 되기 때문이다. 이로 인해 정전용량(Capacitance) 등이 증가하게 되는 문제점이 발생한다. 따라서 그 두 영역 사이에는 서로 닿지 않도록 2개의 트렌치를 이용해서 Isolation를 한 것이다.
여기서 한쌍의 더미 트렌치 게이트(23, 24)에는 소스 영역(30)이 형성되어 있지 않다. 그래서 채널 영역이 없다. 반면에 한쌍의 액티브(active) 트렌치 게이트(21,22)에는 N+ 소스 영역(30)이 형성되고 P형 베이스 층(40)에 채널 영역이 형성된다. 그래서 액티브(active) 영역이라고 부른 것이다.
여기서 P형 딥웰 영역(90)은 에미터 금속층(80)과 연결되어 셀 영역의 에미터 컨택 영역(Ec) 전위와 같게 된다. 에미터 금속층으로 연결해 주지 않으면 항복 전압(BV) drop이 발생할 수 있기 때문이다. 즉, 셀 영역의 에미터 컨택 영역(Ec)의 전기적 potential을 잡아주기 위해 고농도 컨택층(36)을 통해 에미터 금속층(80)과 전기적으로 연결되어 있다. 이로써 셀 영역에서 발생한 1200 V 정도의 고전압을 계속해서 유지하게 된다. 제1 및 제2의 P형 딥웰 영역(90) 모두 한쌍의 더미 트렌치 게이트(23, 24)보다 깊게 형성된다. P형 딥웰 영역(90)의 농도는 P형 플로팅 영역(20)의 농도보다 같거나 작게 형성된다.
트렌치 게이트(10b,10c)의 하부 영역을 P형 플로팅 영역(20)이 감싸도록 형성됨으로써 상기 트렌치 게이트의 하부 영역에 집중되는 전계를 감소시키고, 이를 통해 BVCES를 유지할 수 있게 한다.
도 5는 에지 셀 영역(C-C') 근처의 전력용 반도체의 단면이다. 도시된 바와 같이, 활성 영역 내의 액티브 셀 영역은 도 3과 동일하게 형성된다. 3개의 트렌치 게이트가 형성되는데, 한쌍의 활성(active) 트렌치 게이트(26,27), 더미(dummy) 트렌치 게이트(28)가 형성된다. 액티브(active) 트렌치 게이트(26,27) 사이에는 P형의 베이스 층(40) 및 에미터 컨택 영역(Ec)이 형성된다. 더미 트렌치 게이트(28)의 한쪽면에는 P형의 에지 베이스 층(41)이 형성된다. 여기서 P형의 에지 베이스 층(41)은 P형의 베이스 층(40)과 특성이 같은데, 다만 에지 셀 영역에 형성되기 때문에 에지 베이스 층(41)이라고 명명한다. 액티브 트렌치 게이트(26,27)에는 N+ 소스 영역(30)이 형성되어 있어, P형 베이스 층(40)에 채널 영역이 형성되지만, 더미 트렌치 게이트(28)에는 소스 영역(30)이 존재하기 않기 때문에, P형 에지 베이스 층(41)에 채널 영역이 형성되지 않는다. 그리고 더미 트렌치 게이트(28)와 액티브 트렌치 게이트(27) 사이에는 P형의 플로팅 영역(20)이 형성된다. P형의 플로팅 영역(20)은 모두 N형의 영역으로 완전히 둘러 싸여 있다. P형의 플로팅 영역(20)은 상면/옆면으로는 트렌치 게이트의 절연막(16)에 의해 둘러싸이고, 바닥면으로는 N-drift 영역(50) 또는 N형 웰 영역(45)에 의해 둘러싸여 있다. 그래서 전기적으로 완전히 플로팅 영역이 된다. 플로팅 영역에 의해 게이트 캐패시턴스를 줄일 수 있는 효과가 있다. 또한 P형 베이스 층의 면적이 줄어들어 캐리어의 밀도를 올리는 효과를 발휘한다. 그래서 Vce 값을 떨어뜨릴 수 있다. 여기서 주의할 점은 플로팅 영역(20)과 P형 에지 베이스 층(41) 또는 P형 딥웰 영역(90)와 만나지 않게 해야 한다. P형 에지 베이스 층(41) 또는 P형 딥웰 영역(90)이 확산에 의해 플로팅 영역(20)과 만날 수 있기 때문에 P형 에지 베이스 층(41)과 플로팅 영역(20) 사이에 충분한 간격을 두어야 한다.
이어 터미네이션 영역 방향(C' 방향)으로 P형 에지 베이스 층(41) 및 P형 딥웰 영역(90)이 서로 접하면서 형성된다. P형 에지 베이스 층(41)은 P형 베이스 층(40)과 동일한 공정 조건에서 형성되고, 같은 농도를 갖는 영역이다. 여기서 상기 P형 딥웰 영역(90)은 P형 에지 베이스 층(41)보다 큰 깊이로 형성될 수 있으며, 상기 P형 딥웰 영역(90)의 상부면에는 고농도 P형 접촉 영역(36)이 형성될 수 있다. 상기 고농도 P형 접촉 영역(36)은 상기 반도체 소자의 상부에 형성된 에미터 금속층(80)과 전기적으로 연결된다. 따라서 상기 P형 딥웰 영역(90)은 전기적으로 에미터 금속층(80)과 연결된다. 이로 인해 셀 영역과 같은 동전위가 P형 딥웰 영역(90)에도 형성된다. 이는 터미네이션 영역(2000) 바로 근처까지 높은 고전압 전위를 유지하기 위함이다.
또한, 액티브 셀 영역 내 트렌치 게이트(26,27,28) 내부의 게이트 전극(15)으로 게이트 전압을 인가하기 위한 기술 구성으로써, 상기 게이트 전극(15)은 터미네이션 영역(2000)으로 확장되어 형성될 수 있다. 여기서, 상기 게이트 브릿지 전극(15b)은 터미네이션 영역 방향의 P형 에지 베이스 층(41) 및 P형 딥웰 영역(90)의 상부 영역에도 형성되는 바, 이들 영역 사이에는 절연막(72)이 형성될 수 있다. 이를 통해 P형 에지 베이스 층(41) 및 P형 딥웰 영역(90)은 상기 게이트 전극(15)과 전기적으로 분리(isolation)될 수 있다.
상기 게이트 브릿지 전극(15b)은 터미네이션 영역까지 확장되어 형성되고, 상기 게이트 전극(15)의 일 영역이 터미네이션 영역에 형성된 제2 게이트 버스 라인(1600)과 전기적으로 연결될 수 있다. 터미네이션 영역에 게이트 전극(15)을 형성하고 제2 게이트 버스 라인(1600)과 전기적으로 연결하게 되면 게이트 전극(15)은 제2 게이트 버스 라인(1600)과 동전위가 된다. 이로 인해 일정한 전계(electric field)를 고정적으로 형성하게 하여 게이트 신호 전달에 지장이 없게 된다.
또한, 앞서 설명한 바와 같이, 터미네이션 영역은 상기 활성 영역(또는 HV 영역)을 주변의 다른 영역과 전기적으로 분리(isolation)시켜야 하며, 이를 위해 HV 영역에 걸려 있는 높은 전계를 단계적으로 낮춰주거나 분산시켜 줘야 한다. 이를 위해 도 5와 같이 터미네이션 영역(2000)에 P형의 도펀트로 도핑된 정션 필드 링(junction termination field ring) 영역(줄여서 JTE, 95)과 같은 링 형상의 도핑 영역이 형성된다. 여기서 JTE 링 영역(95)의 깊이는 P형 딥윌 영역(90)의 깊이와 거의 동일하고, P형 플로팅 영역(20)보다 깊게 형성된다.
다만, 도 5는 본 발명에 따른 일 실시예로써, 상기 정션 필드 링(95)은 반도체 소자의 특성에 따라 2개 이상 형성될 수 있으며, 이의 너비는 설계자에 의해 조정될 수 있다.
여기서, 상기 정션 필드 링(95)과 게이트 브릿지 전극(15b)이 전기적으로 도통되지 않도록 상기 JTE(95) 및 게이트 브릿지 전극(15b) 사이 영역에 절연막(60)이 형성될 수 있다.
이하, 도 6 내지 도 12를 참조하여, 본 발명의 제2 실시예 및 제3 실시예에 따른 전력용 반도체 소자에 대하여 상세히 설명한다.
도 6은 본 발명의 제2 실시예에 따른 전력용 반도체 소자에 대한 상면도를 나타낸 도면이다. 도 7은 도 6에서 셀 영역(2)를 확대한 전력용 반도체 소자에 대한 상면도이다. 도 8은 도 7의 절단면(E-E')을 따라 바라본 도면이다.
도 6에서, 활성 영역(1000)의 가장자리를 둘러싸도록 제2 게이트 버스 라인(1600)이 존재한다. 도 1에서 도시한, 제1 게이트 버스 라인(1500)은 형성되어 있지 않다. 제2 게이트 버스 라인(1600)은 셀 영역(1000)에 있는 트렌치 게이트 전극과 전기적으로 연결되어 있다. 그래서 제2 게이트 버스 라인(1600)을 통해서 트렌치 게이트 전극에 신호를 입력할 수 있다. 제2 게이트 버스 라인(1600)은 저항을 낮추기 위해서 Al 또는 Cu 등의 금속층으로 형성한다.
도 7에는 본 발명의 전력용 반도체 소자의 평면도를 도시하였다. 도 7은 반도체 칩의 활성 영역(active region)을 크게 구획하는 트렌치 게이트 구조(210)가 그물 모양으로 서로 연결된 네트워크 모양으로 형성되어 있다. 상기 트렌치 게이트 구조(210)에 의해 나뉘어진 영역 내에는 에미터 컨택 영역(Ec)이 형성되어 있다. 에미터 컨택 영역(Ec)는 에미터 금속층과 전기적으로 접촉하는 영역으로 N+ 소스 영역 및 P+ 컨택 영역을 포함한다. 그리고 트렌치 에미터 전극 구조(290)로 고립되어 형성된 플로팅 영역(DF, 220)이 존재한다. 플로팅 영역(DF, 220)은 P형 도핑 영역으로 트렌치 에미터 전극 구조(290)로 완전히 둘러쌓여서, 다른 영역, 예를 들어 에미터 컨택 영역(Ec)과 접촉이 차단된, 완전히 고립된 구조이다. 도 7은 트렌치 게이트 구조(210)가 플로팅 영역(220)을 둘러싸는 구조로서, 도 2에서 보여주고 있는 구조와 반대이다. 도 2에서는 플로팅 영역(DF)가 트렌치 게이트 구조를 감싸고 있지만, 도 7에서는 반대로 되어 있다. 상기와 같은 기술 구성은 Miller cap 에 있어 유리하다. 더 자세한 설명은 도 9에서 설명한다.
도 8에 본 발명의 전력용 반도체 소자를 도시하였다. 먼저, 복수개의 트렌치 구조(211,212,213,214)가 반도체 기판의 상부로부터 일정 깊이로 형성된다. 다만, 중간에 위치하는 2개의 트렌치 구조(212,213)는 트렌치 에미터로써 에미터 금속층과 전기적으로 연결된다. 트렌치 에미터(212, 213)는 트렌치 에미터 구조(290, 도 8 참조)를 형성한다. 상기 트렌치 에미터(212, 213)의 외곽에 위치한 트렌치 구조(211, 214)는 트렌치 게이트(211, 214)로 게이트 버스 라인 또는 게이트 패드와 전기적으로 연결된다. 트렌치 게이트(211, 214)가 트렌치 게이트 구조(210, 도 8 참조)를 형성한다. 이하, 설명의 편의상 도면의 좌측부터 우측 방향으로 각각 제1 트렌치 게이트(211), 제1 트렌치 에미터(212), 제2 트렌치 에미터(213) 및 제2 트렌치 게이트(214)라 명명한다.
상기 트렌치 구조(211,212,213,214)는 상기 반도체 기판에 대한 식각 공정을 통해 형성될 수 있으며, 각각은 동일한 공정을 통해 동일한 깊이로 형성될 수 있다.
각각의 트렌치 구조(211,212,213,214)는 절연막 및 전극을 포함하도록 구성될 수 있다. 구체적으로 각 트렌치 게이트(211,214)는 게이트 절연막(216) 및 게이트 전극(215)을 포함한다. 트렌치 에미터(212,213)는 게이트 절연막(218) 및 트렌치 에미터 전극(217)을 포함한다. 각각의 트렌치 구조(211,212,213,214)에 있어 게이트 전극 또는 트렌치 에미터 전극은 각각의 트렌치 구조 내부에 형성된다. 상기 게이트 전극 또는 트렌치 에미터 전극과 트렌치 사이에 절연막(216,218)이 형성될 수 있다. 여기서 게이트 절연막(216)과 게이트 절연막(218)은 모두 같은 공정에서 형성되므로 같은 물질로 구성된다. 실리콘 산화막 또는 실리콘 산화-질화막으로 형성될 수 있다.
여기서 트렌치 에미터 전극(217)은 두가지로 구분할 수 있는데, 트렌치 에미터 안에 형성된 제1 트렌치 에미터 전극(217)과 플로팅 영역(220) 위를 지나가는 제2 에미터 전극(217b)으로 나눌 수 있다. 상기 두 개 구성은 모두 같은 물질로 형성된다. 제2 트렌치 에미터 전극은 복수의 제1 트렌치 에미터 전극을 서로 연결시켜 주는 역할을 한다. 일종의 브리지(bridge) 역할을 하는 것이다. 제2 실시예가 제1 실시예와 다른 점은, 트렌치 에미터 전극(217b)의 상부면 일부가 노출되어 있다는 점이다. 이를 통해 노출된 트렌치 에미터 전극(217b)의 일면은 상부에 형성되는 에미터 금속층(280)과 전기적으로 연결될 수 있다. 그래서 트렌치 에미터 전극(217)은 더 이상 트렌치 게이트 전극(215)과 전기적으로 연결되어 있지 않다. 즉, 채널을 열어 주기 위한 트렌치 게이트 전극(215)으로 사용하지 않는다는 것이다. 트렌치 에미터 전극(217) 주변 영역에 소스 영역(230)이 없는 것을 이를 또한 뒷받침하고 있다.
P 형 도펀트로 도핑된 플로팅 영역(220)이라는 것은 앞서 설명한 바와 똑같다. 이와 같이 구성된 상기 제1 및 제2 트렌치 에미터(212,213) 사이 영역에는 상기 제1 및 제2 트렌치(212,213)의 하부 영역을 감싸도록 P형 플로팅 영역(220)이 형성된다. 여기서, 상기 플로팅 영역(220)이 제1 및 제2 트렌치 에미터(212,213)의 하부 영역을 감싸도록 형성된다 함은, 상기 제1 및 제2 트렌치 에미터(212,213)의 가장 깊은 영역이 P형 플로팅 영역(220)과 접촉하도록 형성되는 것을 의미한다. 여기서, 상기 플로팅 영역(220)은 제1 및 제2 트렌치 에미터(212,213)의 하부 영역을 감싸도록 형성될 수 있다.
P형 플로팅 영역(DF)은 n-drift 층(250)과 만나기 때문에 P-N 접합 영역이 형성된다. P-N 접합 영역은 트렌치 에미터 전극의 깊이보다 더 깊게 형성된다. P형 플로팅 영역은 에미터 금속층 또는 P형 베이스층(240) 등의 trench IGBT 의 어느 영역과도 전기적으로 전혀 연결되어 있지 않다. 또한 그라운드 포텐셜도 가지고 있지 않다. 그야말로 플로팅 상태이다. 다만 P형 플로팅 영역(220)의 도핑 농도는 P형 베이스 층(240)보다 농도가 더 낮게 설정된다. 그 이유는 앞서 설명한대로, Trench IGBT 소자의 항복 전압을 높게 하거나 유지하기 위해서이다. 여기서 주의할 것은 P형 플로팅 영역과 P형 베이스층은 만나지 않게 해야한다는 것이다. 그래서 중간에 n-drift 층보다 농도가 높은 n형 웰 영역이 필요하다. N형 웰 영역(245)이 존재함으로 인해 P형 플로팅 영역(220)과 P형 베이스층(240)이 서로 만나는 것을 막아준다. 그러나 N형 웰 영역(245)은 선택사항이다. N형 웰 영역(245)이 없을 경우, P형 플로팅 영역의 깊이를 잘 조절해서, 트렌치 에미터(212, 213)의 하부면을 타고 P형 베이스층(240)으로 확산 되지 않도록 하면 되는 것이다. N형 웰 영역(245)은 드레인 영역에서 소스 영역으로 홀(hole) 캐리어가 이동하는 것을 억제하는 역할을 한다.
플로팅 영역(220)이 형성됨으로써, 전체 셀 영역에서 P형 베이스 층(240)의 면적이 줄어든다. 왜냐하면, P형 베이스 층(240)이 형성될 영역에 플로팅 영역(220)이 형성되었기 때문이다. 그에 따라 컬렉터 층으로부터 n-Drift 영역(250)으로 흘러 들어온 홀 캐리어의 방출(discharge)이 어려워진다. 그래서 n-Drift 영역(250) 내에 홀 캐리어의 양이 많아지고, 이를 보상하기 위해 전자 캐리어가 많아진다. 그렇게 되면 conductivity modulation 이 더욱 효과적으로 수행된다. Carrier density 가 증가하여 콜랙터 층과 에미터 전극 사이에 전압, Vce가 낮아진다. 그러나, turn-off 시 불리하다. 왜냐하면, turn-on에 의해 플로팅 영역(220) 아래에 캐리어가 많이 쌓여 있어, Turn-off 때 많은 캐리어들이 빨리 빠져나가는 시간이 많이 필요하기 때문이다. 이는 스위칭 손실(loss)로 나타날 수 있다. 그리고 플로팅 영역(220)의 농도는 P-base 층(240)보다 농도가 낮다. 농도를 크게 하면 기생 capacitance 값이 커져서 문제가 생긴다.
그리고 n-Drift 영역(250)의 두께를 어느 정도 확보해야 한다. 플로팅 영역의 깊이가 깊어져 N+ buffer와 가까워 지면 항복 전압에 영향을 줄 수 있다. 즉, 고농도 N+ buffer 와 P-base 또는 플로팅 영역 사이에 depletion 영역이 어느 정도 확보되어야 하는데, 그 공간이 확보되지 못하면 항복 전압이 감소할 수 있기 때문이다. 그래서 n-drift 두께는 top surface 로부터 90 ~ 100 um 두께로 형성되며, 그에 반에 플로팅 영역의 두께는 8 - 9 um 로서, 항복 전압 확보 측면에서 플로팅 영역(220)의 두께는 n-drift 층(250)두께의 8 ~ 10 % 정도 되는 것이 바람직하다.
그리고, 상기 전력용 반도체 소자는 다양한 반도체 기판에 기반하여 구성된다. 상기 기판으로는 N형 또는 P형 불순물이 도핑된 에피(EPI) 웨이퍼가 적용될 수 있다. 가령 에피 웨이퍼로는 대구경 웨이퍼 생산에 유리한 초크랄스키(Cz) 기법에 의해 생산된 Cz 웨이퍼 또는 테스트 웨이퍼 위에 에피층이 성장된 웨이퍼가 해당될 수 있다. 또는 약하게 도핑된 N형 에피층을 가진 웨이퍼를 사용할 수 있다. 또는, 상기 반도체 기판으로는 서로 다른 농도를 갖는 두 개의 에피층으로 구성된 에피 웨이퍼일 수 있다. 이 경우 불순물 농도가 높은 에피층은 필드 스탑 층(버퍼 층, 255)으로 동작하고, 상기 필드 스탑 층(255) 상부에 형성되며 상기 필드 스탑 층(255)보다 농도가 낮은 에피층은 드리프트 영역(250)으로 동작할 수 있다. 본 발명에 있어 전력용 반도체의 일 예로 농도가 다른 에피층을 갖는 에피 웨이퍼가 적용될 수 있으나, 본 발명의 실시예는 상기 예로 한정되지 않는다. 다른 예로, 반도체 기판에 대해 서로 다른 농도를 갖는 불순물의 이온 주입을 통해서도 이와 같은 필드 스탑 층 및 드리프트 영역을 형성할 수도 있다.
이하, 본 발명의 제2 실시예에 따른 전력용 반도체 소자의 기술 구성에 대해 설명함에 있어, 동일한 기술 구성에 대해서는 설명을 생략하며 제1 실시예와 비교하여 기술적 차별점에 대해서 구체적으로 설명한다.
상기 제1 트렌치 게이트(211)의 좌/우측 영역, 제2 트렌치 게이트(214)의 좌/우측 영역에는 각각 N형 소스 영역(230), P형 고농도 P형 접촉 영역(235), P형 베이스 층(240)이 형성된다. 그러나 제1 트렌치 에미터 전극(212) 및 제2 에미터 트렌티(213) 양 옆에는 N형 소스 영역(230)을 형성하지 않는다. 그 이유는 채널 영역을 형성하지 않기 위함이다. 채널 영역이 형성되지 않으면, 에미터 금속층(280)에서 콜렉터층(257)으로 흐르는 전류는 감소할 수 있지만, Short-circuit 특성을 개선할 수 있다. 먼저, N형 소스 영역(230)은 고농도의 불순물 농도를 갖도록 형성될 수 있으며, 주변에 형성되는 영역의 트렌치 구조와 접촉하도록 형성된다. 도 8의 경우, 상기 N형 소스 영역(230)은 각각 제1 트렌치 게이트(211), 제2 트렌치 게이트(214)와 접촉하여 반도체 기판의 상부 영역에 형성될 수 있다. 고농도 P형 접촉 영역(235)은 고농도의 불순물 농도를 갖도록 형성되어 상기 소스 영역(230)의 사이 영역에 형성된다.
P형 베이스 층(240)은 상기 소스 영역(230) 및 고농도 P형 접촉 영역(235)의 하부 영역에 형성되며, 상기 반도체 기판의 상부로부터 일정 깊이로 형성된다. 여기서, 상기 베이스 층(240)은 상기 고농도 P형 접촉 영역(235)보다 낮은 불순물 농도로 형성될 수 있다. 상기 구성에 따른 기술적 효과에 대해서는 앞에서 상술한 바 이하 생략한다.
상기 베이스 층(240)이 반도체 기판의 상부면으로부터 형성된 깊이는 각 트렌치 구조(211,212,213,214)의 깊이보다 작게 형성될 수 있다. 또한, 상기 베이스 층(240)의 너비는 상기 플로팅 영역(220)의 너비보다 작게 형성될 수 있다. 다만, 상기 베이스 층(240)의 너비가 작을수록 플로팅 영역(220)의 side diffusion으로 활성 셀(active cell)의 채널 형성에 영향을 미치는 바, 반도체 소자의 특성에 따라 적정한 너비의 설정이 중요하다. 이와 같이 구성된 베이스 층(240)(또는 N형 웰 영역, 245) 및 플로팅 영역(220)의 하부 영역에는 N형 드리프트 영역(250)이 형성된다. 상기 드리프트 영역(250)은 도 8과 같이 상기 플로팅 영역(220)의 하부 영역을 감싸며, 상기 플로팅 영역(220)보다 큰 깊이로 형성된다. N형 필드 스탑 층(255)은 상기 드리프트 영역(250)의 하부 영역에 형성된다. 상기 필드 스탑 층(255)은 앞에서 언급한 바와 같이 상기 드리프트 영역(250)보다 높은 불순물 농도로 형성된다.
상기 필드 스탑 층(255) 및 P형 콜렉터 층(257)이 형성된 반도체 기판의 하부면에 대해 금속층(back metal)을 증착하여 드레인 전극(259)이 형성될 수 있다.
이와 같이 구성된 전력용 반도체의 동작 특성을 위해 도 8과 같이 제1 트렌치 에미터(212) 및 제2 트렌치 에미터(213)는 연결된 구성으로서, 서로 전기적으로 연결될 수 있으며, 상기 트렌치 에미터 전극(217)과 상기 플로팅 영역(220) 사이에는 절연층(260)이 형성되어, 상기 트렌치 에미터 전극(217)과 플로팅 영역이 전기적으로 도통되는 것을 방지할 수 있다.
여기서, 본 발명에 적용가능한 실시예에서, 상기 절연막(270)은 상기 트렌치 에미터 전극(217)의 상부면 일부를 노출시키도록 형성될 수 있으며, 이를 통해 노출된 트렌치 에미터 전극(217)의 일면은 상부에 형성되는 에미터 금속층(280)과 전기적으로 연결될 수 있다.
앞서에서 설명한 실시예1은 Miller cap 이 상당히 크다. 도 9에서 이를 비교하고자 한다.
도 9(a)에 도시된 바와 같이 트렌치 gate 구조만 있는 경우, floating 영역에 의해 캐패시턴스 값은 C M =C GC +C GF +C FC 를 갖게 된다. 그러나 도 9(b)에 도시된 바와 같이, 트렌치 게이트 구조 및 트렌치 에미터 구조가 동시에 존재하는 경우, C M =C GC 값이 된다. 다시 말해, 캐패시턴스 값을 구성하는 파라미터 중 CGF+CFC 값이 제외된다. 왜냐하면 트렌치 에미터 구조가 에미터 금속층과 연결되어, 더 이상 채널을 열고 닫는 트렌치 게이트 구조가 아니기 때문이다. 이와 같이 Miller capacitance 값이 작아지면 스위칭 delay 가 줄어든다. 그만큼 파워 손실이 줄어든다. 이는 곧 스위칭 손실(loss)이 획기적으로 줄어든다는 의미이다. Miller period 시간이 줄어들어, 에너지 손실이 그만큼 작아진다. Turn-on 에 필요한 energy loss 도 줄어든다. 그 이유는 에미터 전극으로 바로 전류가 빠져나갈 수 있기 때문이다. Low switching power loss 및 small gate driving force 에 유리하다.
도 10은 제2 실시예에 대한 터미네이션 영역 근처의 단면도이다. 복수개의 트렌치 구조(226, 227, 228)이 존재한다. 그 사이에 P형 베이스 층(240)이 존재한다. 트렌치 에미터(226) 내에는 에미터 금속층(280)과 전기적으로 연결된 트렌치 에미터 전극(217)이 형성된다. 또한, 게이트 절연막(218)이 형성된다.
트렌치 게이트(227) 내부에는 트렌치 게이트 전극(215a)이 형성된다. 트렌치 게이트(227) 양쪽에는 N+ 소스 영역(230)이 배치된다.
더미 트렌치 게이트 (228)가 트렌치 게이트(227)와 JTE 링 영역(295) 사이에 형성된다. 더미 트렌치 게이트(228) 양쪽에 N+ 소스 영역(230)은 형성되지 않는다. 다시 말해, 채널 영역이 없다는 것이다.
그리고 더미 트렌치 게이트 구조(228) 근처에 JTE 링이 형성된다. 상기 도면에 있어 필드 링(field ring)은 하나만 형성되는 것으로 도시하고 있으나, 본 발명은 상기 기술 구성으로 한정되지 않는다. 실제로는 터미네이션 영역(2000) 안에서 상기 필드 링은 복수개가 존재하게 된다. 여기서 JTE 링 영역이 더미 트렌치 게이트(228)의 밑면(bottom surface)을 넘어와도 소자 특성에는 큰 문제가 없다. 왜냐하면 상기 영역에는 채널 영역이 없기 때문이다. 오히려 상기 JTE 링 영역이 더미 트렌치 게이트(228)의 밑면에 접촉하게 되면 항복전압 특성에 유리하다. 전계를 더 완화시키는 효과가 있기 때문이다.
터미네이션 영역 위에 제2 게이트 버스 라인(1600)이 형성되는데, JTE 링 영역(295)와 중첩되어 형성된다. 그리고 제2 게이트 버스 라인(1600)은 트렌치 게이트 전극(215)과 게이트 브리지(215b)를 통해서 전기적으로 연결되어 있다. 트렌치 에미터 전극(217)은 에미터 금속층(280)과 전기적으로 연결된다. 그 외의 영역들은 앞에서 설명한 것과 유사하다.
본 발명의 제3 실시예에 따른 전력 반도체 소자는 상기 제1 실시예에 따른 전력 반도체 소자 구조와 제2 실시예에 따른 전력 반도체 구조가 혼합된 하이브리드 구조로 형성되며, 이에 대한 기술 구성은 도 11 및 도 12와 같이 구성될 수 있다.
도 11은 본 발명의 제3 실시예에 따른 전력용 반도체 소자에 대한 상면도를 나타낸 도면이며, 도 12는 도 11의 절단면(F-F')을 따라 바라본 도면이다.
도 11에 도시된 바와 같이, 본 발명의 제3 실시예에 따른 전력용 반도체 소자는 제2 실시예와 유사하게 반도체 칩의 활성 영역이 트렌치 게이트(390)으로 구획되도록 형성될 수 있다. 여기서 플로팅 영역(320)은 상기 트렌치 에미터 구조(390)로 둘러싸여 있다. 그리고 에미터 컨택 영역(Ec)는 트렌치 게이트 구조(310)로 둘러싸여 있다. 여기서 편의상 제1 영역과 제2 영역으로 구분하고자 한다. 제1 영역은 플로팅 영역(320)이 상기 트렌치 에미터 구조(390)로 둘러싸여 있는 영역이다. 그리고 제2 영역은 에미터 컨택 영역(Ec)이 트렌치 게이트 구조(310)로 둘러싸여 있는 영역이다. 그래서 제1 영역과 제2 영역이 교번하여 형성되어 있다. 여기서 제3 영역은 제1 영역과 동일하다. 제1 영역과 제2 영역 사이에 제2 트렌치 게이트 구조(310n)가 가로 질러 형성되어 있다. 즉, 제2 트렌치 게이트 구조(310n)가 제1 영역과 제2 영역을 구분하는 트렌치 구조(310n)가 된다.
그리고 편의상 제1 영역에는 X 타입 구조가 존재하고, 제2 영역에는 Y 타입의 구조가 존재한다.
도 11을 참조하여 설명하면, 제3 실시예에 따른 전력용 반도체 소자의 칩 구조는 트렌치 게이트 구조(310)에 의해 6개의 영역으로 구획될 수 있다. 여기서, 상기 6개의 영역은 각각 트렌치 구조 내 형성된 전극에 의해 내부 및 외부 영역으로 구분되며, 상기 내부 및 외부 영역은 [플로팅 영역(DF) 및 에미터 컨택 영역(Ec)] 또는 [에미터 컨택 영역(Ec) 및 플로팅 영역(DF)]으로 구성될 수 있다. 여기서 설명의 편의상, 각 6개 영역의 가운데에 형성되는 영역의 명칭을 따서 각 영역을 DF 구조 또는 Ec 구조로 구분한다.
즉, 도 11에 도시된 바와 같이, 제2 트렌치 게이트 구조(310n)에 의해 구획되는 6개의 영역은 아래의 표와 같이 구획된다.
X 타입 Y 타입 X 타입
Y 타입 X 타입 Y 타입
즉, X와 Y 타입이 교번하여 형성된다. X 타입 주변에서 Y타입만 존재하고, 반대로 Y타입 주변에는 X타입만 존재한다. 즉, 각 영역은 인접하는 영역과는 상이하게 구성된다. X 타입 구조는 트렌치 에미터 구조(390)이 형성되어 내부 및 외부 영역을 구획하고, 상기 트렌치 에미터 구조(390) 내부에는 플로팅 영역(DF, 320)이 형성된다. 외부 영역에는 에미터 컨택 영역(Ec)이 형성된다. 트렌치 에미터 구조(390)는 에미터 금속층(도12, 380)과 전기적으로 모두 연결되어 있다.
반면, Y 타입 구조는 제1 트렌치 게이트 구조(310)가 형성되어 내부 및 외부 영역을 구획하고, 상기 제1 트렌치 게이트 구조(310) 내부에는 에미터 컨택 영역(Ec)이 형성되고, 외부 영역에는 플로팅 영역(DF, 320)이 형성된다. 그리고 에미터 컨택 영역(Ec)을 둘러싸는 제2 트렌치 게이트 구조(310n)가 형성된다. 제2 트렌치 게이트 구조(310n)는 그물 모양의 네트워크로 서로 연결되어 있는 형태이다. 제1 트렌치 게이트 구조(310)와 제2 트렌치 게이트 구조(310n) 는 전기적으로 서로 연결되어 있다. 모두 게이트 전극(도 12, 325)으로 연결되어 있는 것이다.
상기와 같은 전력용 반도체 소자의 구체적인 기술 구성은 도 12와 같으며, 이에 대한 상세한 설명은 다음과 같다.
이하, 본 발명의 제3 실시예에 따른 전력용 반도체 소자의 기술 구성에 대해 설명함에 있어, 동일한 기술 구성에 대해서는 설명을 생략하며 제1 실시예 또는 제2 실시예와 비교하여 기술적 차별점에 대해서 구체적으로 설명한다.
먼저, 도 12에 도시된 바와 같이, 6개의 트렌치 구조 (321,322,323,324,325,326)가 반도체 기판의 상부로부터 일정 깊이로 형성된다. 참고로, 도 12는 도 3 및 도 8과 달리 6개의 트렌치 구조가 형성된 기술 구성을 도시하고 있으나, 이는 설명의 편의를 위해 6개의 트렌치 구조를 도시한 것에 불과하며 당업자라면 도 12 등을 토대로 본 발명에 따른 전력용 반도체 소자의 전체 구조는 상기와 같은 기술 구성이 반복적으로 구성됨을 용이하게 확인할 수 있을 것이다.
도 12에 있어, 중간에 위치하는 2개의 트렌치 구조(323,324)는 트렌치 에미터로, 에미터 금속층(380)과 전기적으로 연결된다. 상기 트렌치 에미터(323,324)의 외곽에 총 4개의 트렌치 구조(321,322,325,326)는 트렌치 게이트(321,322,325,326)로 게이트 패드(미도시) 또는 게이트 버스 라인(미도시)과 전기적으로 연결된다. 이하, 설명의 편의상 도면의 좌측부터 우측 방향으로 각각 제1 트렌치 게이트 (321), 제2 트렌치 게이트 (322), 제1 트렌치 에미터 (323), 제2 트렌치 에미터 (324), 제3 트렌치 게이트 (325) 및 제4 트렌치 게이트 (326)라 명명한다.
상기 트렌치 구조는 상기 반도체 기판에 대한 식각 공정을 통해 형성될 수 있으며, 각각은 동일한 공정을 통해 동일한 깊이로 형성될 수 있다.
각각의 트렌치 구조는 절연막 및 전극을 포함하도록 구성될 수 있다. 구체적으로 각 트렌치 게이트 구조(321,322,325,326)는 게이트 절연막(316) 및 게이트 전극(315)을 포함하도록, 트렌치 에미터 구조(323,324)는 게이트 절연막(318) 및 트렌치 에미터 전극(317)을 포함하도록 구성될 수 있다. 각각의 트렌치 구조에 있어 전극은 각각의 트렌치 구조 내부에 형성되고, 상기 전극(315,317)과 트렌치 구조의 사이 영역에 절연막(316,318)이 형성될 수 있다.
이와 같이 구성된 상기 제1 및 제2 트렌치 게이트 구조(321,322) 사이 영역, 제1 및 제2 트렌치 에미터(323,324) 사이 영역, 제3 및 제4 트렌치 게이트(325,326) 사이 영역에는 각각 상기 제1 및 제2 트렌치 게이트(321,322)의 하부 영역, 제1 및 제2 트렌치 에미터(323,324)의 하부 영역, 제3 및 제4 트렌치 게이트(325,326)의 하부 영역을 감싸도록 P형 플로팅 영역(320)이 형성된다. 여기서, 상기 플로팅 영역(320)이 각 트렌치 구조의 하부 영역을 감싸도록 형성된다 함은, 상기 트렌치의 가장 깊은 영역이 P형 플로팅 영역(320)과 접촉하도록 형성되는 것을 의미한다. 여기서, 상기 플로팅 영역(320)은 각각의 트렌치 구조 (321,322,323,324,325,326)의 하부 영역을 감싸도록 형성될 수 있다.
상기와 같은 구조의 특성에 대해서는 앞에서 상술한 바 이하 생략한다.
상기 제2 트렌치 게이트(322) 및 제1 트렌치 에미터(323) 사이 영역, 제2 트렌치 에미터(324) 및 제3 트렌치 게이트(325) 사이 영역에는 각각 N형 소스 영역(330), P형 고농도 P형 접촉 영역(335), P형 베이스 층(340)이 형성된다. 이외, 제1 트렌치 게이트(321)의 좌측 영역 및 제4 트렌치 게이트(326)의 우측 영역에도 소스 영역(330), 고농도 P형 접촉 영역(335) 및 베이스 층(340)이 형성될 수 있다.
P형 고농도 P형 접촉 영역(335), P형 베이스 층(340), N형 웰 영역(345), N형 드리프트 영역(350), N형 필드 스탑 층(355), P형 콜렉터 층(357), 드레인 전극(359), 절연층(360,370)의 상기 구성에 따른 기술적 효과에 대해서는 앞에서 상술한 바 이하 생략한다. 그리고 상기 베이스 층(340) 너비는 상기 플로팅 영역(320)의 너비보다 작게 형성될 수 있다.다만, 상기 베이스 층(340)의 너비가 작을수록 플로팅 영역(320)의 side diffusion으로 활성 셀(active cell)의 채널 형성에 영향을 미치는 바, 반도체 소자의 특성에 따라 적정한 너비의 설정이 중요하다.
이와 같이 구성된 전력용 반도체의 동작 특성을 위해 도 12와 같이 복수의 트렌치 게이트(321,322,325,326)는 각각 게이트 전극(315)을 통해서 서로 전기적으로 연결되어 있다. 반면에, 트렌치 에미터 구조(323,324)는 트렌치 에미터 전극(317)을 통해서 서로 전기적으로 연결되어 있다. 트렌치 에미터 전극(317)은 또한 에미터 금속층(380)과 전기적으로 연결되어 있다.
이와 같은 기술 구성을 통해, 본 발명에 따른 전력용 반도체 소자는 종래 대비 BVCES의 감소 없이 낮은 Vce(sat) 및 향상된 스위칭 성능을 제공할 수 있는 전력용 반도체 소자를 제공할 수 있다.
이제까지 본 발명에 대하여 그 바람직한 실시예들을 중심으로 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.
1: 액티브 셀 영역
10, 11, 12, 13, 14, 211, 212, 213, 214, 321, 322, 323, 324, 325, 326
: 트렌치 구조
15, 215, 315 : 트렌치 게이트 전극
17, 217, 317 : 트렌치 에미터 전극
216, 218 : 게이트 절연막
20, 220, 320: 플로팅 영역
30, 230, 330 : 소스 영역
35, 235, 335 : 고농도 P형 접촉 영역
40, 240, 340 : 베이스 층
45, 245, 345 : N형 웰 영역
50, 250, 350 : 드리프트 영역
55, 255, 355 : 필드 스탑 층
57, 257, 357 : 콜렉터 층
59, 259, 359 : 드레인 전극
60, 260, 360 : 절연막
70, 270, 370 : 절연막
80, 280, 380 : 에미터 금속층
1000 : 활성 영역
290, 390 : 트렌치 게이트
2000 : 터미네이션 영역

Claims (14)

  1. 제1 도전형의 드리프트 영역을 포함한 기판;
    상기 기판 상면에 형성되는 에미터 금속층;
    상기 기판 하면에 형성된 드레인 금속층;
    상기 에미터 금속층과 접하여 형성된 에미터 컨택 영역;
    상기 에미터 컨택영역의 사면을 둘러싸는 트렌치 게이트 구조;
    상기 에미터 컨택 영역 아래에 형성되는 제2 도전형의 베이스 층; 및
    상기 트렌치 게이트 구조의 바깥 영역에 위치하며, 상기 트렌치 게이트 구조를 둘러싸고 상기 트렌치 게이트 구조보다 더 깊은 플로팅 영역;을 포함하고,
    상기 플로팅 영역은 전기적으로 플로팅 되며 상기 트렌치 게이트 구조의 하면을 감싸도록 형성되고, 상기 베이스 층과 떨어져 형성되며,
    상기 플로팅 영역의 불순물 농도는 상기 베이스 층의 불순물 농도보다 낮은 전력용 반도체 소자.
  2. 제1 항에 있어서,
    상기 트렌치 게이트 구조는 상기 기판 표면으로부터 상기 드리프트 영역까지 형성되는 한 쌍의 트렌치 게이트를 포함하며,
    상기 에미터 컨택 영역은 제1 도전형의 소스 영역 및 제2 도전형의 컨택 영역을 포함하고,
    상기 전력용 반도체 소자는,
    상기 베이스 층 및 드리프트 영역의 사이에 형성되고, 상기 드리프트 영역보다 더 높은 농도를 갖는 제1 도전형의 제1 웰 영역;을 더 포함하고,
    상기 제1 웰 영역에 의해 상기 플로팅 영역과 상기 베이스 층이 분리 되는 전력용 반도체 소자.
  3. 제 2항에 있어서,
    상기 플로팅 영역보다 더 깊은 깊이를 갖는 제2 도전형의 딥웰 영역; 및
    상기 소스 영역과 접하여 형성되지 않고, 상기 딥웰 영역보다 깊이가 작은 한쌍의 더미 트렌치 게이트;를 더 포함하고,
    상기 플로팅 영역과 상기 딥웰 영역은 상기 한쌍의 더미 트렌치 게이트에 의해 서로 떨어져 있는 것을 특징으로 하는 전력용 반도체 소자.
  4. 제1 항에 있어서,
    상기 기판 내 형성되며 셀 영역 및 상기 셀 영역을 둘러싸는 터미네이션 영역을 더 포함하고,
    상기 셀 영역은 상기 트렌치 게이트 구조 및 플로팅 영역을 포함하고,
    상기 터미네이션 영역은 터미네이션 링 영역 및 게이트 버스 라인을 포함하는 전력용 반도체 소자.
  5. 제 1항에 있어서,
    상기 기판 내 형성되는 터미네이션 링 영역;
    상기 플로팅 영역과 상기 터미네이션 링 영역 사이에 형성된 더미 트렌치 게이트; 및
    상기 더미 트렌치 게이트와 상기 터미네이션 링 영역 사이에 형성되고 상기 더미 트렌치 게이트 깊이보다 더 깊은 제2 도전형의 딥웰 영역;을 더 포함하고,
    상기 딥웰 영역은 상기 에미터 금속층과 전기적으로 연결되는 전력용 반도체 소자.
  6. 제 5항에 있어서,
    상기 더미 트렌치 게이트와 상기 딥웰 영역 사이에 형성되고 상기 더미 트렌치 게이트의 깊이보다 작은 제2 도전형의 에지 베이스 층;을 더 포함하는 것을 특징으로 하는 전력용 반도체 소자.
  7. 제1 도전형의 드리프트 영역을 포함하는 포함하는 기판;
    상기 기판 상면에 형성되는 에미터 금속층;
    상기 기판 하면에 형성된 드레인 금속층;
    상기 에미터 금속층과 전기적으로 연결된 트렌치 에미터 구조;
    상기 트렌치 에미터 구조 안에 형성되고, 상기 트렌치 에미터 구조의 깊이보다 더 깊은 제2 도전형의 플로팅 영역;
    상기 트렌치 에미터 구조의 바깥 영역에 배치되고, 상기 트렌치 에미터 구조를 둘러싸는 트렌치 게이트 구조; 및
    상기 트렌치 게이트 구조와 상기 트렌치 에미터 구조 사이에 형성되고, 상기 에미터 금속층과 접하여 형성되는 에미터 컨택 영역;
    상기 에미터 컨택 영역 아래에 형성되는 제2 도전형의 베이스 층;을 포함하고,
    상기 플로팅 영역은 전기적으로 플로팅이며,
    상기 트렌치 게이트 구조는 평면상으로 서로 연결된 그물 모양의 네트워크 구조를 갖는 전력용 반도체 소자.
  8. 제 7항에 있어서,
    상기 플로팅 영역은 상기 드리프트 영역과 접하여 형성되며 상기 트렌치 에미터 구조의 하부 영역을 완전히 감싸도록 형성되는 전력용 반도체 소자.
  9. 제 7항에 있어서,
    상기 플로팅 영역의 너비는 상기 베이스 층의 너비보다 큰 것을 특징으로 하는 전력용 반도체 소자.
  10. 제 7항에 있어서,
    상기 트렌치 게이트 구조는 복수의 트렌치 영역을 포함하며,
    상기 복수의 트렌치 영역은 상기 기판 표면으로부터 상기 드리프트 영역까지 형성되는 한 쌍의 트렌치 게이트를 포함하며,
    상기 에미터 컨택 영역은 제1 도전형의 소스 영역 및 제2 도전형의 컨택 영역을 포함하는 전력용 반도체 소자.
  11. 제 10항에 있어서,
    상기 트렌치 에미터 구조는 상기 한 쌍의 트렌치 게이트의 사이에 형성되고, 상기 트렌치 에미터 구조는 상기 소스 영역과 접하여 형성되지 않는 것을 특징으로 하는 전력용 반도체 소자.
  12. 제 7항에 있어서,
    상기 기판 내부여 형셩되는 제2 도전형의 터미네이션 링 영역; 및
    상기 베이스 층보다 더 깊은 깊이를 갖는 더미 트렌치 게이트;를 더 포함하고,
    상기 더미 트렌치 게이트는 상기 베이스 층과 상기 터미네이션 링 영역 사이에 형성되고, 상기 소스 영역과 접하여 형성되지 않는 것을 특징으로 하는 전력용 반도체 소자.
  13. 제 7항에 있어서,
    상기 기판은 제1 영역 및 제2 영역으로 구분하고, 상기 제1 영역 및 제2 영역이 교번하여 형성되며,
    상기 제1 영역은 상기 플로팅 영역이 상기 트렌치 에미터 구조로 둘러싸여 있고,
    상기 제2 영역은 상기 에미터 컨택 영역이 상기 트렌치 게이트 구조로 둘러싸여 있는 전력용 반도체 소자.
  14. 제 12항에 있어서,
    상기 터미네이션 링 영역은 상기 더미 트렌치 게이트의 하면을 넘어가도록 형성되는 전력용 반도체 소자.
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