KR20160116215A - 반도체 소자 - Google Patents

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Abstract

본 발명은 반도체 소자에 관한 것으로, 기판으로부터 돌출된 복수의 활성 패턴들, 상기 복수의 활성 패턴들을 가로지르는 게이트 구조체, 상기 게이트 구조체 양측의 상기 복수의 활성 패턴들 상에 각각 배치되는 복수의 소스/드레인 영역들 및 상기 복수의 활성 패턴들을 가로지르며, 상기 복수의 소스/드레인 영역들과 공통적으로 연결되는 소스/드레인 콘택들을 포함하는 반도체 소자가 제공된다.

Description

반도체 소자{SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는 핀 전계 효과 트랜지스터를 포함하는 반도체 소자에 관한 것이다.
반도체 소자는 모스 전계 효과 트랜지스터들(MOS(Metal Oxide Semiconductor) FET)로 구성된 집적회로를 포함한다. 반도체 소자의 크기 및 디자인 룰(Design rule)이 점차 축소됨에 따라, 모스 전계 효과 트랜지스터들의 크기 축소(scale down)도 점점 가속화되고 있다. 모스 전계 효과 트랜지스터들의 크기 축소에 의해 반도체 소자의 동작 특성이 저하될 수 있다. 이에 따라, 반도체 소자의 고집적화에 따른 한계를 극복하면서 보다 우수한 성능을 갖는 반도체 소자를 형성하기 위한 다양한 방법이 연구되고 있다.
본 발명이 이루고자 하는 기술적 과제는 전기적 특성이 최적화되어 신뢰성이 향상된 반도체 소자를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자는 기판으로부터 돌출된 복수의 활성 패턴들; 상기 복수의 활성 패턴들을 가로지르는 게이트 구조체; 상기 게이트 구조체 양측의 상기 복수의 활성 패턴들 상에 각각 배치되는 복수의 소스/드레인 영역들; 및 상기 복수의 활성 패턴들을 가로지르며, 상기 복수의 소스/드레인 영역들과 공통적으로 연결되는 소스/드레인 콘택들을 포함하고, 상기 복수의 소스/드레인 영역들 각각은: 상기 복수의 활성 패턴들의 상면과 접하며, 상기 기판으로부터 멀어짐에 따라 실질적으로 증가하는 폭을 갖는 제1 부분; 및 상기 제1 부분으로부터 연장되고, 상기 기판으로부터 멀어짐에 따라 실질적으로 감소하는 폭을 갖는 제2 부분을 포함하되, 상기 소스/드레인 콘택들의 바닥면은, 상기 제1 및 상기 제2 부분들 사이의 경계보다 낮다.
일 실시예에 따르면, 상기 바닥면은, 상기 복수의 활성 패턴들의 상기 상면보다 높을수 있다.
일 실시예에 따르면, 상기 바닥면은 상기 기판의 상면에 실질적으로 평행한 평탄면일 수 있다.
일 실시예에 따르면, 상기 바닥면은 굴곡지는 곡면을 포함할 수 있다.
일 실시예에 따르면, 상기 복수의 활성 패턴들은 실질적으로 동일한 간격으로 서로 이격될 수 있다.
일 실시예에 따르면, 상기 소스/드레인 영역들 각각은, 상기 복수의 활성 패턴들의 상기 상면보다 낮은 레벨에 위치하고, 상기 복수의 활성 패턴들의 측벽들과 접하는 제3 부분을 더 포함하되, 상기 제3 부분의 최하부는 상기 복수의 활성패턴들의 상기 측벽들과 이격될 수 있다.
일 실시예에 따르면, 상기 복수의 소스/드레인 영역들은 상기 기판과 실질적으로 동일한 격자 상수를 갖거나 상기 기판보다 격자 상수가 낮은 물질을 포함할 수 있다.
일 실시예에 따르면, 상기 복수의 소스/드레인 영역들은 상기 기판보다 격자 상수가 큰 물질을 포함할 수 있다.
일 실시예에 따르면, 상기 기판 상에 배치되고, 상기 복수의 활성 패턴들의 측벽들의 일부를 덮는 소자분리 패턴을 더 포함하되, 상기 소자분리 패턴은: 상기 게이트 구조체 아래의 제1 영역; 및 상기 게이트 구조체의 양측의 제2 영역을 포함하고, 상기 제2 영역은, 그 바닥면의 높이가 상기 제1 영역의 상면보다 낮은 복수의 리세스 영역들을 포함할 수 있다.
일 실시예에 따르면, 상기 복수의 리세스 영역들은 상기 복수의 활성 패턴들 사이의 제1 리세스 영역들, 및 상기 복수의 활성 패턴들 양측의 제2 리세스 영역들을 포함하되, 상기 제1 리세스 영역들의 바닥면들은 상기 제2 리세스 영역들의 바닥면들보다 높을 수 있다.
일 실시예에 따르면, 상기 제1 리세스 영역들의 바닥면들은 실질적으로 서로 동일한 높이를 가질 수 있다.
일 실시예에 따르면, 상기 제1 리세스 영역들은 에어갭을 포함할 수 있다.
일 실시예에 따르면, 상기 소스/드레인 콘택들 중 일부는 상기 에어갭 내로 연장되는 연장부를 포함할 수 있다.
일 실시예에 따르면, 상기 제1 및 제2 리세스 영역들의 내면을 덮으며, 상기 복수의 소스/드레인 영역들의 상부 및 상기 게이트 구조체의 측벽들 상으로 연장되는 콘택 식각 정지막을 더 포함하되, 상기 에어갭은 상기 콘택 식각 정지막에 의해 정의될 수 있다.
일 실시예에 따르면, 상기 게이트 구조체는: 상기 복수의 활성 패턴들을 가로지르는 게이트 전극; 및 상기 복수의 활성 패턴들과 상기 게이트 전극 사이의 게이트 유전 패턴을 포함하되, 상기 게이트 유전 패턴은 제1 서브 게이트 유전 패턴, 및 상기 제1 서브 게이트 유전 패턴보다 유전 상수가 높은 제2 서브 게이트 유전 패턴을 포함할 수 있다.
상기 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 소자는 서로 다른 제1 영역 및 제2 영역을 포함하는 기판; 상기 제1 영역의 기판으로부터 돌출되고, 서로 동일한 간격으로 이격되는 복수의 제1 활성 패턴들; 상기 제2 영역의 기판으로부터 돌출되고, 서로 다른 간격으로 이격되는 복수의 제2 활성 패턴들; 상기 복수의 제1 활성 패턴들을 가로지르는 제1 게이트 구조체; 상기 복수의 제2 활성 패턴들을 가로지르는 제2 게이트 구조체; 상기 제1 게이트 구조체 일측의 상기 복수의 제1 활성 패턴들 상에 각각 배치되는 복수의 제1 소스/드레인 영역들; 상기 제2 게이트 구조체 일측의 상기 복수의 제2 활성 패턴들 상에 각각 배치되는 복수의 제2 소스/드레인 영역들; 상기 복수의 제1 활성 패턴들을 가로지르며, 상기 복수의 제1 소스/드레인 영역들과 공통으로 연결되는 제1 소스/드레인 콘택; 및 상기 복수의 제2 활성 패턴들을 가로지르며, 상기 복수의 제2 소스/드레인 영역들과 공통으로 연결되는 제2 소스/드레인 콘택을 포함하되, 상기 제1 소스/드레인 콘택의 상면은 상기 제2 소스/드레인 콘택의 상면보다 낮다.
일 실시예에 따르면, 상기 제1 소스/드레인 콘택의 바닥면은 상기 기판의 상면에 실질적으로 평행한 평탄면일 수 있다.
일 실시예에 따르면, 상기 제2 소스/드레인 콘택의 바닥면은 복수의 평탄면들과 복수의 경사면들을 포함할 수 있다.
일 실시예에 따르면, 상기 제1 소스/드레인 콘택의 상기 바닥면은 상기 복수의 평탄면들 중의 최상면보다 낮을 수 있다.
일 실시예에 따르면, 상기 제1 게이트 구조체는: 상기 복수의 제1 활성 패턴들을 가로지르는 제1 게이트 전극; 및 상기 복수의 제1 활성 패턴들과 상기 제1 게이트 전극 사이의 제1 게이트 유전 패턴을 포함하고, 상기 제2 게이트 구조체는: 상기 복수의 제2 활성 패턴들을 가로지르는 제2 게이트 전극; 및 상기 복수의 제2 활성 패턴들과 상기 제2 게이트 전극 사이의 제2 게이트 유전 패턴을 포함하되, 상기 제1 게이트 전극의 상면은 상기 제2 게이트 전극의 상면보다 낮을 수 있다.
일 실시예에 따르면, 상기 제1 게이트 전극의 폭은 상기 제2 게이트 전극의 폭보다 클 수 있다.
일 실시예에 따르면, 상기 제1 게이트 유전 패턴은 제1 서브 게이트 유전 패턴, 및 상기 제1 서브 게이트 유전 패턴보다 유전 상수가 높은 제2 서브 게이트 유전 패턴을 포함할 수 있다.
일 실시예에 따르면, 상기 제2 게이트 유전 패턴은 상기 제2 서브 게이트 유전 패턴과 동일한 물지를 포함할 수 있다.
일 실시예에 따르면, 상기 복수의 제1 소스/드레인 영역들 각각은: 상기 복수의 제1 활성 패턴들의 상면과 접하며, 상기 기판으로부터 멀어짐에 따라 실질적으로 증가하는 폭을 갖는 제1 부분; 및 상기 제1 부분으로부터 연장되고, 상기 기판으로부터 멀어짐에 따라 실질적으로 감소하는 폭을 갖는 제2 부분을 포함하되, 상기 제1 소스/드레인 콘택의 상기 바닥면은 상기 제1 부분 및 상기 제2 부분의 경계보다 낮을 수 있다.
일 실시예에 따르면, 상기 제1 소스 드레인 콘택의 상기 바닥면은, 상기 복수의 제1 활성 패턴들의 상기 상면보다 높을 수 있다.
일 실시예에 따르면, 상기 복수의 제1 소스/드레인 영역들 각각은, 상기 복수의 제1 활성 패턴들의 상기 상면보다 낮은 레벨에 위치하고, 상기 복수의 제1 활성 패턴들의 측벽들과 접하는 제3 부분을 더 포함하되, 상기 제3 부분의 최하부는 상기 복수의 제1 활성패턴들의 상기 측벽들과 이격될 수 있다.
일 실시예에 따르면, 상기 복수의 제1 소스/드레인 영역들은 상기 기판과 실질적으로 동일한 격자 상수를 갖거나 상기 기판보다 격자 상수가 낮은 물질을 포함할 수 있다.
일 실시예에 따르면, 상기 복수의 제1 소스/드레인 영역들은 상기 기판보다 격자 상수가 큰 물질을 포함할 수 있다.
일 실시예에 따르면, 상기 복수의 제2 활성 패턴들은 제1 거리로 서로 이격된 한 쌍의 제1 서브 활성 패턴들, 및 상기 한쌍의 제1 서브 활성 패턴들로부터 상기 제1 거리보다 큰 제2 거리로 이격된 제2 서브 활성 패턴을 포함하고, 상기 복수의 제2 소스/드레인 영역들은, 상기 한 쌍의 제1 서브 활성 패턴들 및 제2 서브 활성 패턴 상에 각각 배치되는 제1 내지 제3 서브 소스/드레인 영역들을 포함하되, 상기 제1 및 제2 서브 소스/드레인 영역들은 상기 제3 서브 소스/드레인 영역과 서로 다른 도전형을 가질 수 있다.
일 실시예에 따르면, 상기 제2 소스/드레인 콘택은, 상기 제2 서브 활성 패턴과 이에 인접한 제1 서브 활성 패턴 사이로 연장되는 연장부를 포함할 수 있다.
본 발명의 실시예들에 따르면, 각 영역의 복수의 소스/드레인 영역들과 공통적으로 연결되는 소스/드레인 콘택들이 다양한 형상으로 구현될 수 있다. 이에 따라, 각 영역에서 요구되는 소스/드레인 콘택 저항을 구현하기 위해 각 소스/드레인 콘택들과 그 아래의 소스/드레인 영역들 사이의 접촉 면적이 원하는 대로 조절될 수 있다. 결과적으로, 전기적 특성이 최적화되어 반도체 소자의 신뢰성이 향상될 수 있다.
도 1은 본 발명의 일 실시예들에 따른 반도체 장치를 설명하기 위한 평면도이다.
도 2a는 도 1의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', A-A' 및 B-B' 에 따른 단면도이고, 도 2b는 도 1의 Ⅲ-Ⅲ' 및 C-C' 에 따른 단면도이고, 도 2c는 도 1의 Ⅳ-Ⅳ' 및 D-D' 에따른 단면도이다.
도 3a 내지 도 3d는 도 2c의 A 부분에 대응하는 확대도들이다.
도 4a 내지 도4c는 도 2c의 B 부분에 대응하는 확대도들이다.
도 5a 내지 도 10a는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 것으로, 도 1의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', A-A' 및 B-B' 에 따른 단면도들이다.
도 5b 내지 도 10b는 도 1의 Ⅲ-Ⅲ' 및 C-C' 에 따른 단면도들이다.
도 5c 내지 도 10c는 도 1의 Ⅳ-Ⅳ' 및 D-D' 에 따른 단면도들이다.
도 11은 본 발명의 실시예들에 따른 반도체 소자를 포함하는 시모스 에스램 셀(CMOS SRAM cell)의 등가 회로도이다.
도 12는 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 시스템의 블록도이다.
도 13은 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 장치의 구성을 보여주는 블록도이다.
도 14은 전자 시스템이 모바일 폰에 적용되는 예를 도시한다.
도 15는 전자 시스템이 태블릿 또는 스마트 태블릿에 적용되는 예를 도시한다.
도 16은 전자 시스템이 노트북 컴퓨터에 적용되는 예를 도시한다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다.
본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명함으로써 본 발명을 상세히 설명한다.
도 1은 본 발명의 일 실시예들에 따른 반도체 장치를 설명하기 위한 평면도이다. 도 2a는 도 1의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', A-A' 및 B-B' 에 따른 단면도이고, 도 2b는 도 1의 Ⅲ-Ⅲ' 및 C-C' 에 따른 단면도이고, 도 2c는 도 1의 Ⅳ-Ⅳ' 및 D-D' 에따른 단면도이다. 도 3a 내지 도 3d는 도 2c의 A 부분에 대응하는 확대도들이다. 도 4a 내지 도4c는 도 2c의 B 부분에 대응하는 확대도들이다.
도 1, 도 2a 내지 도 2c, 도 3a, 및 도 4a를 참조하면, 제1 영역(R1) 및 제2 영역(R2)을 포함하는 기판(100)이 제공된다. 기판(100)은 반도체 기판일 수 있다. 일 예로, 기판(100)은 실리콘 기판 또는 게르마늄 기판이거나, SOI(Silicon On Insulator) 기판일 수 있다. 일 실시예에 따르면, 제1 영역(R1)은 반도체 소자의 로직 회로를 구성하는 로직 트랜지스터들이 배치되는 로직 셀 영역의 일부일 수 있다. 일 예로, 제1 영역(R1)은 프로세서 코어 또는 I/O 단자를 구성하는 로직 트랜지스터들이 형성되는 영역일 수 있다. 그러나, 본 발명의 실시예들이 이에 제한되는 것은 아니다. 제2 영역(R2)은 데이터를 저장하기 위한 복수의 메모리 셀들이 형성되는 메모리 셀 영역의 일부일 수 있다. 일 예로, 제2 영역(R2)에는 6개의 트랜지스터들로 구성된 복수의 6T 에스램(SRAM) 셀들을 구성하는 메모리 셀 트랜지스터들이 형성될 수 있다. 그러나, 본 발명의 실시예들이 이에 제한되는 것은 아니다.
각 영역들(R1, R2)은 NMOSFET 영역(NR1, NR2) 및 PMOSFET 영역(PR1, PR2)을 포함할 수 있다. 본 실시예에서, NMOSFET 영역(NR1, NR2)은 하나의 n형 트랜지스터가 배치되는 활성 영역으로 정의될 수 있고, PMOSFET 영역(PR1, PR2)은 하나의 p형 트랜지스터가 배치되는 활성 영역으로 정의될 수 있다. 각 영역들(R1, R2)의 NMOSFET 영역(NR1, NR2) 및 PMOSFET 영역(PR1, PR2)은, 일 예로 제1 방향(D1)을 따라 배열될 수 있다. 그러나, 본 발명의 개념에 이에 제한되는 것은 아니다.
각 영역들(R1, R2) 상에 활성 패턴들이 제공될 수 있다. 구체적으로, 제1 영역(R1)의 각 활성 영역들(NR1, PR1) 상에, 기판(100)으로부터 돌출된 제1 활성 패턴들(AP1)이 배치될 수 있다. 제1 활성 패턴들(AP1)은 제1 방향(D1)으로 배열될 수 있고, 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장되는 라인 형태를 가질 수 있다. 각 활성 영역들(NR1, PR1)의 제1 활성 패턴들(AP1)은 실질적으로 동일한 간격으로 서로 이격될 수 있다. 일 예로, 각 활성 영역들(NR1, PR1)의 제1 활성 패턴들(AP1)은 제1 거리(d1)만큼 서로 이격될 수 있다. 제1 활성 패턴들(AP1)은 기판(100)의 일부이거나, 기판(100) 상에 형성된 에피층일 수 있다. 제1 영역(R1)의 활성 영역들(NR1, PR1) 상에 3개의 제1 활성 패턴들(AP1)이 배치되는 것으로 도시되었으나, 본 발명의 실시예들이 이에 제한되는 것은 아니다. 도시된 바와 달리, 각 활성 영역들(NR1, PR1) 상에는 서로 동일한 이격 거리를 갖는 제1 활성 패턴들(AP1)이 4개 이상 배치될 수 있다.
제2 영역(R2)의 각 활성 영역들(NR2, PR2) 상에, 기판(100)으로부터 돌출된 제2 활성 패턴(AP2)이 배치될 수 있다. 제2 활성 패턴(AP2)은 제1 방향(D1)으로 배열될 수 있고, 제2 방향(D2)으로 연장되는 라인 형태를 가질 수 있다. 제2 활성 패턴(AP2)은 기판(100)의 일부이거나, 기판(100) 상에 형성된 에피층일 수 있다. 본 발명의 개념에 따르면, 제2 영역(R2)의 NMOSFET 영역(NR2)의 제2 활성 패턴(AP2)은 복수 개로 제공될 수 있다. 일 예로, NMOSFET 영역(NR2) 상에 2개의 제2 활성 패턴들(AP2)이 배치될 수 있다. 그러나, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 도시된 바와 달리, NMOSFET 영역(NR2) 상에는 3개 이상의 제2 활성 패턴들(AP2)이 제공될 수 있다. 이 경우, 3개 이상의 제2 활성 패턴들(AP2)은 실질적으로 동일한 간격으로 서로 이격될 수 있다. 제2 영역(R2)의 PMOSFET 영역(PR2) 상에 하나의 제2 활성 패턴(AP2)이 배치된다. 그러나, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 도시된 바와 달리, PMOSFET 영역(PR2) 상에도 복수의 제2 활성 패턴들(AP2)이 배치될 수 있다. 본 발명의 개념에 따르면, NMOSFET 영역(NR2) 영역의 제2 활성 패턴들(AP2)은 제2 거리(d2)만큼 서로 이격될 수 있고, PMOSFET 영역(PR2)의 제2 활성 패턴(AP2)은 NMOSFET 영역(NR2)의 제1 활성 패턴들(AP1)로부터 제3 거리(d3)만큼 이격될 수 있다. 제3 거리(d3)는 제2 거리(d2)보다 클 수 있다. 제3 거리(d3)는 서로 다른 도전형을 갖는 NMOSFET 영역(NR2) 및 PMOSFET 영역(PR2)을 분리하기 위해 필요한 최소한의 이격 거리일 수 있다. 한편, 제2 거리(d2)는 제1 거리(d1)보다 클 수 있다. 이하 설명의 편의를 위해, NMOSFET 영역(NR2) 상에 한 쌍의 제2 활성 패턴들(AP2)이 배치되고, PMOSFET 영역(PR2) 상에 하나의 제2 활성 패턴(AP2)이 배치되는 경우를 기준으로 설명한다.
기판(100) 상에 소자분리 패턴들이 배치될 수 있다. 소자분리 패턴들은 제1 영역(R1)의 제1 및 제2 소자 분리 패턴들(ST1, ST2)과 제2 영역(R2)의 제3 소자분리 패턴들(ST3)을 포함할 수 있다. 제1 소자분리 패턴들(ST1)은 제1 영역(R1)의 NMOSFET 영역(NR1)과 PMOSFET 영역(PR1)을 분리할 수 있다. 일 예로, NMOSFET 영역(NR1)과 PMOSFET 영역(PR1)은 제1 소자 분리 패턴(ST1)을 사이에 두고 제1 방향(D1)으로 이격될 수 있다. 제1 활성 패턴들(AP1)의 양 측에 제2 방향(D2)으로 연장되는 제2 소자분리 패턴들(ST2)이 배치될 수 있다. 제1 소자분리 패턴들(ST1)과 제2 소자분리 패턴들(ST2)은 실질적으로 연결된 하나의 절연막의 일부일 수 있다. 제1 및 제2 소자분리 패턴들(ST1, ST2)은 후술할 제1 게이트 구조체(GS1) 아래에 위치하는 제1 부분(P1)과, 제1 게이트 구조체(GS1) 양측에 위치하는 제2 부분들(P2)을 포함할 수 있다. 제2 소자분리 패턴들(ST2)의 제2 부분들(P2)은 제1 게이트 구조체(GS1) 아래에 위치하는 제1 활성 패턴들(AP1)의 상부를 노출할 수 있다. 제2 부분들(P2)에 의해 노출된 제1 활성 패턴들(AP1)의 상부는 제1 활성 핀들(AF1)로 정의될 수 있다. 본 발명의 개념에 따르면, 제1 및 제2 소자분리 패턴들(ST1, ST2)의 제2 부분들(P2)의 상부는 리세스 될 수 있다. 즉, 제2 부분들(P2)은 복수의 리세스 영역들을 포함할 수 있다. 예를 들면, 제1 게이트 구조체(GS1)의 일측에 위치하는 경우를 기준으로, 복수의 리세스 영역들은 NMOSFET 영역(NR1)의 제1 활성 패턴들(AP1) 사이의 제1 리세스 영역들(RS1), PMOSFET 영역(PR1)의 제1 활성 패턴들(AP1) 사이의 제2 리세스 영역들(RS2), 및 제1 소자분리 패턴들(ST1)에 인접한 각 활성 영역들(NR1, PR1)의 제1 활성 패턴들(AP1)의 일측에 형성되는 제3 리세스 영역들(RS3)을 포함할 수 있다. 제1 내지 제3 리세스 영역들(RS1~RS3)의 리세스된 깊이는 패턴 밀도에 따라 서로 다를 수 있다. 즉, 제1 활성 패턴들(AP1) 사이의 간격이 좁은 영역은, 그 간격이 넓은 영역보다 얕게 리세스될 수 있다. 일 예로, 제1 리세스 영역들(RS1)의 바닥면들(BS1)은 제3 리세스 영역들(RS3)의 바닥면들(BS3)보다 높을 수 있다. 또한, 제2 리세스 영역들(RS2)의 바닥면들(BS2)은 제3 리세스 영역들(RS3)의 바닥면들(BS3)보다 높을 수 있다. 이에 더해, 제1 리세스 영역들(RS1)의 바닥면들(BS1)은 실질적으로 서로 동일한 높이를 가질 수 있다. 마찬가지로, 제2 리세스 영역들(RS2)의 바닥면들(BS2)은 실질적으로 서로 동일한 높이를 가질 수 있다. 이는 각 활성 영역들(NR1, PR1)의 제1 활성 패턴들(AP1) 사이의 간격이 일정하기 때문일 수 있다. 일 실시예에 따르면, 제2 부분들(P2)은, 제1 게이트 구조체(GS1) 양측에 위치하는 NMOSFET 영역(NR1)의 제1 활성 패턴들(AP1)의 측벽들을 노출할 수 있고, 제1 게이트 구조체(GS1)의 양측에 위치하는 PMOSFET 영역(PR1)의 제1 활성 패턴들(AP1)의 측벽들을 노출하지 않을 수 있다. 그러나, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 제1 및 제2 소자분리 패턴들(ST1, ST2)은 일 예로, 실리콘 산화물을 포함할 수 있다.
제3 소자분리 패턴들(ST3)은 제2 게이트 구조체(GS2) 아래에 위치하는 제3 부분(P3)과, 제2 게이트 구조체(GS2) 양측에 위치하는 제4 부분들(P4)을 포함할 수 있다. 제3 소자분리 패턴들(ST3)의 제4 부분들(P4)은 제2 게이트 구조체(GS2) 아래에 위치하는 제2 활성 패턴들(AP2)의 상부를 노출할 수 있다. 제4 부분들(P4)에 의해 노출된 제2 활성 패턴들(AP2)의 상부는 제2 활성 핀들(AF2)로 정의될 수 있다. 본 발명의 개념에 따르면, 제2 소자분리 패턴들(ST2)의 제4 부분들(P4)의 상부는 리세스 될 수 있다. 즉, 제4 부분들(P4)은 복수의 리세스 영역들을 포함할 수 있다. 예를 들면, 제2 게이트 구조체(GS2)의 일측에 위치하는 경우를 기준으로, 복수의 리세스 영역들은, NMOSFET 영역(NR2) 의 제2 활성 패턴들(AP2) 사이의 제4 리세스 영역(RS4), PMOSFET 영역(PR2)의 제2 활성 패턴(AP2)과 이에 인접한 NMOSFET 영역(NR2)의 제2 활성 패턴(AP2) 사이의 제5 리세스 영역(RS5), 및 3개의 제2 활성 패턴들(AP2)을 기준으로 이들의 양측에 위치하는 제6 리세스 영역들(RS6)을 포함할 수 있다. 제4 내지 제6 리세스 영역들(RS4~RS6)의 리세스된 깊이는 패턴 밀도에 따라 서로 다를 수 있다. 일 예로, 제4 리세스 영역(R4)의 바닥면(BS4)은 제5 및 제6 리세스 영역들(RS5, RS6)의 바닥면들(BS5, BS6)보다 높을 수 있다. 일 실시예에 따르면, 제4 부분들(P4)은, 제2 게이트 구조체(GS2)의 양측에 위치하는 NMOSFET 영역(NR2)의 제2 활성 패턴들(AP2)의 측벽들을 노출할 수 있고, 제2 게이트 구조체(GS2)의 양측의 PMOSFET 영역(PR2)의 제2 활성 패턴(AP2)의 측벽들을 노출하지 않을 수 있다. 그러나, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 제3 소자분리 패턴들(ST3)은 일 예로, 실리콘 산화물을 포함할 수 있다.
제1 영역(R1)의 기판(100) 상에, 제1 활성 패턴들(AP1)을 가로지르는 제1 게이트 구조체(GS1)가 배치될 수 있고, 제2 영역(R2)의 기판(100) 상에 제2 활성 패턴(AP2)을 가로지르는 제2 게이트 구조체(GS2)가 배치될 수 있다. 제1 및 제2 게이트 구조체들(GS1, GS2)은 각각 제1 방향(D1)으로 연장되어 NMOSFET 영역(NR1, NR2) 및 PMOSFET 영역(PR1, PR22)을 가로지를 수 있다. 제1 게이트 구조체(GS1)의 측벽들 상에 제1 게이트 구조체(GS1)를 따라 제1 방향(D1)으로 연장되는 제1 게이트 스페이서(121a)가 배치될 수 있고, 제2 게이트 구조체(GS2)의 측벽들 상에 제2 게이트 구조체(GS2)를 따라 제1 방향(D1)으로 연장되는 제2 게이트 스페이서(121b)가 배치될 수 있다. 제1 및 제2 게이트 스페이서들(121a, 121b)은 질화물(일 예로, 실리콘 질화물)을 포함할 수 있다. 본 실시예에서, 제2 게이트 구조체(GS2)가 각 활성 영역들(NR2, PR2)의 제2 활성 패턴들(AP2)을 가로지르는 것으로 도시되었으나, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 다른 실시예에 따르면, 도시된 바와 달리, 제2 게이트 구조체(GS2)는 NMOSFET 영역(NR2)의 제2 활성 패턴들(AP2)을 가로지르되, PMOSFET 영역(PR2)의 제2 활성 패턴(AP2) 상에는 배치되지 않을 수 있다.
제1 게이트 구조체(GS1)는 제1 활성 핀들(AF1)의 상면 및 측벽들을 덮는 제1 게이트 전극(GE1), 및 제1 게이트 전극(GE1)과 제1 게이트 스페이서(121a) 사이의 제1 게이트 유전 패턴(GD1)을 포함할 수 있다. 제1 게이트 유전 패턴(GD1)은 제1 게이트 전극(GE1)과 제1 활성 핀들(AF1) 사이에도 배치될 수 있고, 제1 활성 핀들(AF1)로부터 수평적으로 연장되어 제1 및 제2 소자분리 패턴들(ST1, ST2)의 제1 부분(P1)의 상면을 덮을 수 있다. 일 실시예에 따르면, 제1 게이트 유전 패턴(GD1)은 제1 게이트 스페이서(121a) 및 제1 활성 핀들(AF1)에 인접한 제1 서브 게이트 유전 패턴(GD1a), 및 제1 게이트 전극(GE1)에 인접한 제2 서브 게이트 유전 패턴(GD1b)을 포함할 수 있다. 제1 및 제2 서브 게이트 유전 패턴들(GD1a, GD1b)은 서로 다른 유전 상수를 갖는 물질을 포함할 수 있다. 즉, 제2 서브 게이트 유전 패턴(GD1b)은 제1 서브 게이트 유전 패턴(GD1a)보다 유전 상수가 높은 물질을 포함할 수 있다. 일 예로, 제1 서브 게이트 유전 패턴(GD1a)은, 실리콘 산화물 또는 실리콘 산화질화물을 포함할 수 있고, 제2 서브 게이트 유전 패턴(GD1b)은 실리콘 산화물보다 유전 상수가 높은 고유전막들 중 적어도 하나를 포함할 수 있다. 고유전막들은 일 예로, 하프늄 산화물, 하프늄 실리케이트, 지르코늄 산화물, 또는 지르코늄 실리케이트를 포함할 수 있으나, 이러한 물질들에 한정되는 것은 아니다. 제1 게이트 전극(GE1)은 도전성 금속 질화물(일 예로, 티타늄 질화물 또는 탄탈륨 질화물 등) 및 금속(일 예로, 알루미늄, 텅스텐 등) 중 적어도 하나를 포함할 수 있다. 이하에서, 제1 게이트 구조체(GS1) 아래의 NMOSFET영역(NR1)의 제1 활성 핀들(AF1)은 제1 채널 영역들(CH1)로 지칭될 수 있고, 제1 게이트 구조체(GS1) 아래의 PMOSFET 영역(PR1)의 제1 활성 핀들(AF1)은 제2 채널 영역들(CH2)로 지칭될 수 있다.
제2 게이트 구조체(GS2)는 제2 활성 핀들(AF2)의 상면 및 측벽들을 덮는 제2 게이트 전극(GE2), 및 제2 게이트 전극(GE2)과 제2 게이트 스페이서(121b) 사이의 제2 게이트 유전 패턴(GD2)을 포함할 수 있다. 제2 게이트 유전 패턴(GD2)은 제2 게이트 전극(GE2)과 제2 활성 핀들(AF2) 사이에도 배치될 수 있고, 제2 활성 핀들(AF2)로부터 수평적으로 연장되어 제3 소자분리 패턴들(ST3)의 제3 부분(P3)의 상면을 덮을 수 있다. 제2 게이트 전극(GE2)은 제1 게이트 전극(GE1)과 실질적으로 동일한 물질을 포함할 수 있다. 즉, 제2 게이트 전극(GE2)은 도전성 금속 질화물(일 예로, 티타늄 질화물 또는 탄탈륨 질화물 등) 및 금속(일 예로, 알루미늄, 텅스텐 등) 중 적어도 하나를 포함할 수 있다. 제2 게이트 유전 패턴(GD2)은 제2 서브 게이트 유전 패턴(GD1b)과 실질적으로 동일한 물질을 포함할 수 있다. 즉, 제2 게이트 유전 패턴(GD2)은 실리콘 산화물보다 유전 상수가 높은 고유전막들 중 적어도 하나를 포함할 수 있다. 이하에서, 제2 게이트 구조체(GS2) 아래의 NMOSFET 영역(NR2)의 제2 활성 핀들(AF2)은 제3 채널 영역들(CH3)로 지칭될 수 있고, 제2 게이트 구조체(GS2) 아래의 PMOSFET 영역(PR2)의 제2 활성 핀(AF2)은 제4 채널 영역(CH4)으로 지칭될 수 있다.
본 발명의 개념에 따르면, 제1 게이트 전극(GE1)의 제3 폭(W3)은 제2 게이트 전극(GE2)의 제4 폭(W4)보다 클 수 있다. 일 실시에에 따르면, 제3 폭(W3)은 제4 폭(W4)보다 약 10배 이상일 수 있다. 일 예로, 제3 폭(W3)은 약 200nm일 수 있고, 제4 폭(W4)은 20nm 이하일 수 있다. 이에 더해, 제1 게이트 전극(GE1)의 상면(GES1)은 제2 게이트 전극(GE2)의 상면(GES2)보다 낮을 수 있다.
제1 및 제2 게이트 구조체들(GS1, GS2) 각각의 양 측에 소스/드레인 영역들이 배치될 수 있다. 상세하게, 제1 게이트 구조체(GS1) 양 측의 소스/드레인 영역들은, NMOSFET 영역(NR1)의 제1 활성 패턴들(AP1) 상에 배치되는 제1 소스/드레인 영역들(SD1), 및 PMOSFET 영역(PR1)의 제1 활성 패턴들(AP1) 상에 배치되는 제2 소스/드레인 영역들(SD2)을 포함할 수 있다. 제1 소스/드레인 영역들(SD1)은 n형의 도전형을 가질 수 있고, 제2 소스/드레인 영역들(SD2)은 p형의 도전형을 가질 수 있다. 일 실시예에 따르면, 제1 및 제2 소스/드레인 영역들(SD1, SD2)은 각각 그 아래의 활성 패턴들(AP1)을 씨드층으로 하여 형성된 에피택시얼 패턴들일 수 있다. 이 경우, 제1 소스/드레인 영역들(SD1)은 제1 채널 영역들(CH1)에 인장성 스트레인을 제공하는 물질을 포함할 수 있고, 제2 소스/드레인 영역들(SD2)은 제2 채널 영역들(CH2)에 압축성 스트레인을 제공하는 물질을 포함할 수 있다. 일 예로, 기판(100)이 실리콘 기판인 경우, 제1 소스/드레인 영역들(SD1)은 Si보다 격자 상수가 작은 SiC층, 또는 기판(100)과 실질적으로 동일한 격자 상수를 갖는 Si층을 포함할 수 있다. 그리고, 제2 소스/드레인 영역(SD2)은 Si보다 격자 상수가 큰 SiGe층을 포함할 수 있다. 제1 활성 핀들(AF1) 각각은 수평적 위치에 있어서, 인접한 제1 소스/드레인 영역들(SD1) 사이 및 인접한 제2 소스/드레인 영역들(SD2) 사이에 위치할 수 있다.
제2 게이트 구조체(GS2) 양 측의 소스/드레인 영역들은, NMOSFET 영역(NR2)의 제2 활성 패턴들(AP2) 상에 배치되는 제3 소스/드레인 영역들(SD3), 및 PMOSFET 영역(PR2)의 제2 활성 패턴(AP2) 상에 배치되는 제4 소스/드레인 영역들(SD4)을 포함할 수 있다. 제3 소스/드레인 영역들(SD3)은 n형의 도전형을 가질 수 있고, 제4 소스/드레인 영역들(SD4)은 p형의 도전형을 가질 수 있다. 일 실시예에 따르면, 제1 및 제2 소스/드레인 영역들(SD1, SD2)은 각각 그 아래의 활성 패턴들(AP2)을 씨드층으로 하여 형성된 에피택시얼 패턴들일 수 있다. 이 경우, 제3 소스/드레인 영역들(SD3)은 제3 채널 영역들(CH3)에 인장성 스트레인을 제공하는 물질을 포함할 수 있고, 제4 소스/드레인 영역들(SD4)은 제4 채널 영역(CH4)에 압축성 스트레인을 제공하는 물질을 포함할 수 있다. 즉, 제3 및 제4 소스/드레인 영역들(SD3, SD4)은 각각 상술한 제1 및 제2 소스/드레인 영역들(SD1, SD2)과 동일한 물질을 포함할 수 있다. 제2 활성 핀들(AF2) 각각은 수평적 위치에 있어서, 인접한 제3 소스/드레인 영역들(SD3) 사이 및 인접한 제2 소스/드레인 영역들(SD4) 사이에 위치할 수 있다.
일 단면의 관점에서, 제1 소스/드레인 영역들(SD1)은 제2 소스/드레인 영역들(SD2)과 다른 형상을 가질 수 있고, 제3 소스/드레인 영역들(SD3)은 제4 소스/드레인 영역들(SD4)과 다른 형상을 가질 수 있다. 제3 및 제4 소스/드레인 영역들(SD3, SD4)은 각각 제1 및 제2 소스/드레인 영역들(SD1, SD2)에 상응하는 형상을 가질 수 있다. 이에 대해, 도 3d 및 도 4c를 참조하여 상세히 설명한다. 여기서, 도 3d 및 도 4c는 소스/드레인 콘택들(CT1~CT5)과 접하지 않는 소스/드레인 영역들의 일 단면을 도시한다.
먼저 도 3d를 참조하면, 제1 소스/드레인 영역들(SD1)은, 그 아래의 제1 활성 패턴들(AP1)의 마주하는 측벽들 상에 배치되는 제1 부분(LP1), 기판(100)으로부터 멀어질수록 실질적으로 증가하는 폭을 갖는 제2 부분(MP1), 및 기판(100)으로부터 멀어질수록 실질적으로 감소하는 폭을 갖는 제3 부분(UP1)을 포함할 수 있다. 이 때, 제1 부분(LP1)은, 제1 소스/드레인 영역들(SD1) 아래의 제1 활성 패턴들(AP1)의 상면보다 낮은 레벨에 위치할 수 있고, 제2 소자분리 패턴들(ST2)의 제2 부분들(P2)에 의해 노출된 제1 활성 패턴들(AP1)의 측벽들과 접할 수 있다. 이에 더해, 제1 부분(LP1)의 최하부(LSP1)는 상술한 제1 활성 패턴들(AP1)의 측벽들과 이격될 수 있다. 제2 및 제3 부분들(MP1, UP1)은 상술한 제1 활성 패턴들(AP1)의 상면보다 높은 레벨에 위치할 수 있다. 여기서, 제2 및 제3 부분들(MP1, UP1) 사이의 경계는 제1 경계(IS1)으로 지칭될 수 있다. 이에 반해, 제2 소스/드레인 영역들(SD2)은, 그 아래의 제1 활성 패턴들(AP1)의 상면과 접하며, 기판(100)으로부터 멀어질수록 실질적으로 증가하는 폭을 갖는 제1 부분(LP2), 및 제1 부분(LP2)으로부터 연장되고, 기판(100)으로부터 멀어질수록 실질적으로 감소하는 폭을 갖는 제2 부분(UP2)을 포함할 수 있다. 여기서, 제1 및 제2 부분들(LP2, UP2) 사이의 경계는 제2 경계(IS2)로 지칭될 수 있다. 일 실시예에 따르면, 제1 소스/드레인 영역들(SD1)의 최상부들(USP1)은 제2 소스/드레인 영역들(SD2)의 최상부(UPS2)보다 높을 수 있다.
도 4c를 참조하면, 도시된 바와 같이, 제3 및 제4 소스/드레인 영역들(SD3, SD4)은 각각 제1 및 제2 소스/드레인 영역들(SD1, SD2)에 상응하는 형상을 가질 수 있다. 상세하게, 제3 소스/드레인 영역들(SD3)은, 그 아래의 제2 활성 패턴들(AP2)의 마주하는 측벽들 상에 배치되는 제1 부분(LP3), 기판(100)으로부터 멀어질수록 실질적으로 증가하는 폭을 갖는 제2 부분(MP3), 및 기판(100)으로부터 멀어질수록 실질적으로 감소하는 폭을 갖는 제3 부분(UP3)을 포함할 수 있다. 이 때, 제1 부분(LP3)은, 제3 소스/드레인 영역들(SD3) 아래의 제2 활성 패턴들(AP2)의 상면보다 낮은 레벨에 위치할 수 있고, 제3 소자분리 패턴들(ST3)의 제4 부분들(P4)에 의해 노출된 제2 활성 패턴들(AP2)의 측벽들과 접할 수 있다. 이에 더해, 제1 부분(LP3)의 최하부(LSP2)는 상술한 제2 활성 패턴들(AP2)의 측벽들과 이격될 수 있다. 제2 및 제3 부분들(MP3, UP3)은 상술한 제2 활성 패턴들(AP2)의 상면보다 높은 레벨에 위치할 수 있다. 여기서, 제2 및 제3 부분들(MP3, UP3) 사이의 경계는 제3 경계로(IS3)로 지칭될 수 있다. 이에 반해, 제4 소스/드레인 영역들(SD4)은, 그 아래의 제2 활성 패턴들(AP2)의 상면과 접하며, 기판(100)으로부터 멀어질수록 실질적으로 증가하는 폭을 갖는 제1 부분(LP4), 및 제1 부분(LP4)으로부터 연장되고, 기판(100)으로부터 멀어질수록 실질적으로 감소하는 폭을 갖는 제2 부분(UP4)을 포함할 수 있다. 여기서, 제1 및 제2 부분들(LP4, UP4) 사이의 경계는 제4 경계(IS4)로 지칭될 수 있다. 일 실시예에 따르면, 제3 소스/드레인 영역들(SD3)의 최상부들(USP3)은 제4 소스/드레인 영역들(SD4)의 최상부(UPS4)보다 높을 수 있다.
제1 영역(R1)의 NMOSFET 영역(NR1) 상에 배치되는 제1 게이트 전극(GE1) 및 제1 게이트 유전 패턴(GD1)과, 제1 소스 드레인 영역들(SD1)은 n형의 제1 트랜지스터(TR1)을 구성할 수 있다. 즉, 제1 트랜지스터(TR1)는 n형의 멀티 핀 전계 효과 트랜지스터로 구현될 있다. 이에 따라, 제1 트랜지스터(TR1)의 온(on) 전류 특성이 개선될 수 있다. 제1 영역(R1)의 PMOSFET 영역(PR1) 상에 배치되는 제1 게이트 전극(GE1) 및 제1 게이트 유전 패턴(GD1)과, 제2 소스 드레인 영역들(SD2)은 p형의 제2 트랜지스터(TR2)를 구성할 수 있다. 즉, 제2 트랜지스터(TR2)는 p형의 멀티 핀 전계 효과 트랜지스터로 구현될 있다. 이에 따라, 제2 트랜지스터(TR2)의 온(on) 전류 특성이 개선될 수 있다.
제2 영역(R2)의 NMOSFET 영역(NR2) 상에 배치되는 제2 게이트 전극(GE2) 및 제2 게이트 유전 패턴(GD2)과, 제3 소스/드레인 영역들(SD3)은 n형의 제3 트랜지스터(TR3)을 구성할 수 있다. 즉, 제3 트랜지스터(TR3)는 n형의 멀티 핀 전계 효과 트랜지스터로 구현될 있다. 이에 따라, 제3 트랜지스터(TR3)의 온(on) 전류 특성이 개선될 수 있다. 제2 영역(R2)의 PMOSFET 영역(PR2) 상에 배치되는 제2 게이트 전극(GE2) 및 제2 게이트 유전 패턴(GD2)과, 제4 소스 드레인 영역들(SD2)은 p형의 제4 트랜지스터(TR4)를 구성할 수 있다. 즉, 제4 트랜지스터(TR4)는 p형의 단일 핀 전계 효과 트랜지스터로 구현될 있다.
계속해서, 도 1, 도 2a 내지 도 2c, 도 3a 및 도 4a를 참조하면, 기판(100) 상에 콘택 식각 정지막(125)이 배치될 수 있다. 콘택 식각 정지막(125)은 제1 내지 제3 소자분리 패턴들(ST1~ST3)의 리세스 영역들(일 예로, 제1 내지 제6 리세스 영역들(RS1~RS6))의 내면을 덮으며, 소스/드레인 영역들(SD1~SD4)의 상부 및 게이트 구조체들(GS1, GS2)의 양 측벽들 상으로 연장될 수 있다. 콘택 식각 정지막(125)은 후술할 제1 층간 절연막(130)과 식각 선택성이 있은 물질을 포함할 수 있다. 일 예로, 콘택 식각 정지막(125)은 실리콘 질화막 또는 실리콘 산질화막을 포함할 수 있다.
기판(100) 상에, 소스/드레인 영역들(SD1~SD4) 및 게이트 구조체들(GS1, GS2)의 양 측벽들을 덮는 제1 층간 절연막(130)이 배치될 수 있다. 제1 영역(R1)의 제1 층간 절연막(130)의 상면(130S1)은 제1 게이트 전극(GE1)의 상면(GE1S)과 공면을 이룰 수 있고, 제2 영역(R2)의 제1 층간 절연막(130)의 상면(130S2)은 제2 게이트 전극(GE2)의 상면(GE2S)과 공면을 이룰 수 있다. 즉, 제1 영역(R1)의 제1 층간 절연막(130)의 상면(130S1)은 제2 영역(R2)의 제1 층간 절연막(130)의 상면(130S2)보다 낮을 수 있다. 일 실시예에 따르면, 제1 영역(R1)의 제1 층간 절연막(130)은 콘택 식각 정지막(125)이 형성된 제1 영역(R1)의 리세스 영역들(일 예로, 제1 내지 제3 리세스 영역들(RS1~RS3) 중 일부에 대해서만 전부(fully) 채울 수 있다. 일 예로, 제1 및 제2 리세스 영역들(RS1, RS2)은 제1 층간 절연막(130)에 의해 전부(fully) 채워지지 않을 수 있다. 즉, 제1 및 제2 리세스 영역들(RS1, RS2)에 에어갭(AG)이 형성될 수 있다. 에어갭(AG)은 고상 물질이 제공되지 않는 영역으로, 실질적으로 빈 공간일 수 있다. 제1 활성 패턴들(AP1) 사이의 간격이 좁게 형성됨에 따라, 서로 인접한 소스/드레인 영역들(SD1, SD2)의 측벽들 상의 콘택 식각 정지막(125)이 서로 연결되어 리세스 영역들(RS1, RS2)에 에어갭(AG)이 형성될 수 있다. 즉, 에어갭(AG)은 리세스 영역들(RS1, RS2)의 내면을 덮는 콘택 식각 정지막(125)에 의해 정의될 수 있다. 제1 및 제2 리세스 영역들(RS1, RS2)에 에어갭(AG)이 형성됨으로써, 제1 활성 패턴들(AP1) 사이의 기생 캐패시터가 감소될 수 있다.
일 실시예에 따르면, 제2 영역(R2)의 제1 층간 절연막(130)은 콘택 식각 정지막(125)이 형성된 제2 영역(R2)의 리세스 영역들(일 예로, 제4 내지 제6 리세스 영역들(RS4~RS6))을 전부(fully) 채울 수 있다. 제2 활성 패턴들(AP2) 사이의 이격 거리인 제2 거리(d2)는, 비록 제3 거리(d3)보다는 작지만 제1 활성 패턴들(AP1) 사이의 이격 거리인 제1 거리(d1)보다 크기 때문에, 폭이 좁은 제4 리세스 영역(R4)에도 제1 층간 절연막(130)이 전부(fully) 채워질 수 있다. 그러나, 다른 실시예에 따르면, 제2 영역(R2)의 리세스 영역들 중 일부는 제1 층간 절연막(130)에 의해 전부(fully) 채워지지 않을 수 있다. 도 4b에 도시된 바와 같이, 제4 리세스 영역(R4)은 제1 층간 절연막(130)에 의해 전부(fully) 채워지지 않을 수 있다. 즉, 제4 리세스 영역(RS4)에 에어갭(AG)이 형성될 수 있다. 이 경우, NMOSFET 영역(NR2)의 제2 활성 패턴들(AP2) 사이의 기생 캐패시터가 감소될 수 있다. 제1 층간 절연막(130)은 일 예로, 실리콘 산화막 또는 저유전막들 중 적어도 하나를 포함할 수 있다.
기판(100) 상에, 제2 층간 절연막(150)이 배치될 수 있다. 제2 층간 절연막(150)은 제1 층간 절연막(130) 및 게이트 구조체들(GS1, GS2)을 덮을 수 있다. 본 발명의 개념에 따르면, 제1 영역(R1)의 제2 층간 절연막(150)의 상면(150S1)은 제2 영역(R2)의 제2 층간 절연막(150)의 상면(150S2)보다 낮을 수 있다. 제2 층간 절연막(150)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 또는 저유전막들 중 적어도 하나를 포함할 수 있다. 일 실시예에 따르면, 제2 층간 절연막(150)과 게이트 구조체들(GS1, GS2) 사이, 및 제2 층간 절연막(150)과 제1 층간 절연막(130) 사이에 게이트 캡핑막(145)이 배치될 수 있다. 상세하게, 제1 영역(R1)의 게이트 캡핑막(145)은 제1 게이트 전극(GE1)의 상면(GE1S)을 덮으며 제1 영역(R1)의 제1 층간 절연막(130)의 상면(130S1) 상으로 연장될 수 있다. 또한, 제2 영역(R2)의 게이트 캡핑막(145)은 제2 게이트 전극(GE2)의 상면(GE2S)을 덮으며 제2 영역(R2)의 제1 층간 절연막(130)의 상면(130S2) 상으로 연장될 수 있다. 다른 실시예에 따르면, 도시된 바와 달리, 게이트 캡핑막(145)은 게이트 전극들(GE1, GE2)의 상면들(GE1S, GE2S) 상에 국소적으로 배치되어, 제1 층간 절연막(130)의 상면들(130S1, 130S2)을 덮지 않을 수 있다. 또 다른 실시예에 따르면, 게이트 캡핑막(145)은 생략될 수 있다. 게이트 캡핑막(145)은 일 예로, 실리콘 질화막을 포함할 수 있다.
제1 및 제2 게이트 구조체들(GS1, GS2) 각각의 양측에 소스/드레인 콘택들이 배치될 수 있다. 소스/드레인 콘택들은 제2 층간 절연막(150), 게이트 캡핑막(145), 제1 층간 절연막(130), 및 콘택 식각 정지막(125)을 관통하여 소스/드레인 영역들과 연결될 수 있다. 상세하게, 제1 영역(R1)의 소스/드레인 콘택들은 NMOSFET 영역(NR1)의 제1 게이트 구조체(GS1)의 양측에 배치되는 제1 소스/드레인 콘택들(CT1), 및 PMOSFET 영역(PR1)의 제1 게이트 구조체(GS1)의 양측에 배치되는 제2 소스/드레인 콘택들(CT2)을 포함할 수 있다. 제1 소스/드레인 콘택들(CT1)은 각각 제1 게이트 구조체(GS1) 양측의 제1 소스/드레인 영역들(SD1)과 공통적으로 연결될 수 있다. 제2 소스/드레인 콘택들(CT2)은 각각 제1 게이트 구조체(GS1) 양측의 제2 소스/드레인 영역들(SD2)과 공통적으로 연결될 수 있다. 평면적 관점에서, 제1 소스/드레인 콘택들(CT1)은 NMOSFET 영역(NR1)의 제1 활성 패턴들(AP1)을 가로지를 수 있고, 제2 소스/드레인 콘택들(CT2)은 PMOSFET 영역(PR1)의 제1 활성 패턴들(AP1)을 가로지를 수 있다. 제1 및 제2 소스/드레인 콘택들(CT1, CT2) 각각은 제1 도전 패턴(160a) 및 제1 도전 패턴(160a) 상의 제2 도전 패턴(165a)을 포함할 수 있다. 제1 도전 패턴(160a)은 배리어 도전막일 수 있다. 일 예로, 제1 도전 패턴(160a)은 티타늄 질화막, 텅스텐 질화막, 또는 탄탈륨 질화막 중 적어도 하나를 포함할 수 있다. 제2 도전 패턴(165a)은 금속막일 수 있다. 일 예로, 제2 도전 패턴(165a)은 텅스텐, 티타늄 및 탄탈륨 중 적어도 하나를 포함할 수 있다. 다른 실시예에서, 제1 및 제2 소스/드레인 콘택들(CT1, CT2)은 도핑된 반도체 물질을 포함할 수 있다. 도시하지는 않았지만, 게이트 캡핑막(145)은 각각의 제1 도전 패턴(160a)과 각각의 소스/드레인 영역들(SD1, SD2) 사이에 게재되는 금속 실리사이드막을 더 포함할 수 있다. 금속 실리사이드막은 일 예로, 티타늄-실리사이드, 탄탈륨-실리사이드, 및 텅스텐-실리사이드 중 적어도 하나를 포함할 수 있다.
제2 영역(R2)의 소스/드레인 콘택들은 제2 게이트 구조체(GS2)의 일측에 배치되는 제3 및 제4 소스/드레인 콘택들(CT3, CT4), 및 제2 게이트 구조체(GS2)의 타측에 배치되는 제5 소스/드레인 콘택(CT5)을 포함할 수 있다. 제3 소스/드레인 콘택(CT3)은 제2 게이트 구조체(GS2) 일측의 제3 소스/드레인 영역들(SD3)과 공통적으로 연결될 수 있고, 제4 소스/드레인 콘택(CT4)은 제2 게이트 구조체(GS2) 일측의 제4 소스/드레인 영역(SD4)과 연결될 수 있다. 제5 소스/드레인 콘택(CT5)은 제2 게이트 구조체(GS2) 타측의 제3 및 제4 소스/드레인 영역들(SD3, SD4)과 공통적으로 연결될 수 있다. 평면적 관점에서, 제3 소스/드레인 콘택(CT3)은 NMOSFET 영역(NR2)의 제2 활성 패턴들(AP2)을 가로지를 수 있고, 제4 소스/드레인 콘택(CT4)은 PMOSFET 영역(PR2)의 제2 활성 패턴(AP2)을 가로지를 수 있다. 그리고, 제5 소스/드레인 콘택(CT5)은 NMOSFET 영역(NR2) 및 PMOSFET 영역(PR2)의 제2 활성 패턴들(AP2)을 가로지를 수 있다. 제3 내지 제5 소스/드레인 콘택들(CT3~CT5) 각각은 제1 도전 패턴(160b) 및 제1 도전 패턴(160b) 상의 제2 도전 패턴(165b)을 포함할 수 있다. 제1 도전 패턴(160b)은 배리어 도전막일 수 있다. 일 예로, 제1 도전 패턴(160b)은 티타늄 질화막, 텅스텐 질화막, 또는 탄탈륨 질화막 중 적어도 하나를 포함할 수 있다. 제2 도전 패턴(165b)은 금속막일 수 있다. 일 예로, 제2 도전 패턴(165b)은 텅스텐, 티타늄 및 탄탈륨 중 적어도 하나를 포함할 수 있다. 다른 실시예에서, 제3 내지 제5 소스/드레인 콘택들(CT3~CT5)은 도핑된 반도체 물질을 포함할 수 있다. 도시하지는 않았지만, 제3 내지 제5 소스/드레인 콘택들(CT3~CT5)은 각각의 제1 도전 패턴(160b)과 각각의 소스/드레인 영역들(SD3, SD4) 사이에 게재되는 금속 실리사이드막을 더 포함할 수 있다. 금속 실리사이드막은 일 예로, 티타늄-실리사이드, 탄탈륨-실리사이드, 및 텅스텐-실리사이드 중 적어도 하나를 포함할 수 있다.
제1 및 제2 소스/드레인 콘택들(CT1, CT2)은 동시에 형성되어 실질적으로 동일한 높이 상면들(US1, US2)을 가질 수 있다. 마찬가지로, 제3 내지 제5 소스/드레인 콘택들(CT3~CT5)은 동시에 형성되어 실질적으로 동일한 높이의 상면들(US3~US5)을 가질 수 있다. 이 때, 제3 내지 제5 소스/드레인 콘택들(CT3~CT5)의 상면들(US3~US5)은 제1 및 제2 소스/드레인 콘택들(CT1, CT2)의 상면들(US1~US2)보다 높을 수 있다. 이에 반해, 제1 내지 제5 소스/드레인 콘택들(CT1~CT5)의 하면의 프로파일은 다양하게 구현될 수 있다. 이하, 도면들을 참조하여, 제1, 제2, 및 제5 소스/드레인 콘택들(CT1, CT2, CT5)의 형상에 대해 좀 더 자세히 설명한다.
먼저 도 3a 내지 도 3c를 참조하여, 제1 및 제2 소스/드레인 콘택들(CT1, CT2)의 형상에 대해 설명한다. 도 3a를 참조하면, 제1 소스/드레인 콘택들(CT1)의 바닥면(CBS1)은 제1 소스/드레인 영역들(SD1)의 제1 경계(IS1)보다 낮고, 제1 소스/드레인 영역들(SD1)과 접하는 제1 활성 패턴들(AP1)의 상면보다 높을 수 있다. 마찬가지로, 제2 소스/드레인 콘택들(CT2)의 바닥면(CBS2)은 제2 소스/드레인 영역들(SD2)의 제2 경계(IS2)보다 낮고, 제2 소스/드레인 영역들(SD2)과 접하는 제1 활성 패턴들(AP1)의 상면보다 높을 수 있다. 일 실시예에 따르면, 제1 및 제2 소스/드레인 콘택들(CT1, CT2)의 바닥면들(CBS1, CBS2)들은 기판(100)의 상면에 실질적으로 평행한 평탄면을 가질 수 있다. 다른 실시예에 따르면, 도 3b에 도시된 바와 같이, 제1 및 제2 소스/드레인 콘택들(CT1, CT2)의 바닥면들(CBS1, CBS2)들은 굴곡진 곡면을 가질 수 있다. 이 경우, 제1 소스/드레인 콘택들(CT1)의 바닥면(CBS1)의 최상부는 제1 소스/드레인 영역들(SD1)의 제1 경계(IS1)보다 낮을 수 있고, 제1 소스/드레인 콘택들(CT1)의 바닥면(CBS1)의 최하부는, 제1 소스/드레인 영역들(SD1)과 접하는 제1 활성 패턴들(AP1)의 상면보다 높을 수 있다. 마찬가지로, 제2 소스/드레인 콘택들(CT2)의 바닥면(CBS2)의 최상부는 제2 소스/드레인 영역들(SD2)의 제2 경계(IS2)보다 낮을 수 있고, 제2 소스/드레인 콘택들(CT2)의 바닥면(CBS2)의 최하부는, 제2 소스/드레인 영역들(SD2과 접하는 제2 활성 패턴들(AP2)의 상면보다 높을 수 있다.
또 다른 실시예에 따르면, 도 3c에 도시된 바와 같이, 제1 및 제2 소스/드레인 콘택들(CT1, CT2) 중의 일부는 제1 활성 패턴들(AP1) 사이의 리세스 영역들(일 예로, 제1 및 제2 리세스 영역들(RS1, RS2)) 내로 연장되는 연장부(EP2)를 포함할 수 있다. 이 경우, 제1 소스/드레인 콘택들(CT1)의 바닥면(CBS1)의 최상부는 제1 소스/드레인 영역들(SD1)의 제1 경계(IS1)보다 낮을 수 있다. 그러나, 제1 소스/드레인 콘택들(CT1)의 바닥면(CBS1)의 최하부는, 제1 소스/드레인 영역들(SD1)과 접하는 제1 활성 패턴들(AP1)의 상면보다 낮을 수 있다. 일 실시예에 따르면, 제1 소스/드레인 콘택들(CT1)의 바닥면(CBS1)의 최하부는 제1 리세스 영역들(RS1)의 바닥면(BS1) 상의 콘택 식각 정지막(125)과 접할 수 있다. 마찬가지로, 제2 소스/드레인 콘택들(CT2)의 바닥면(CBS2)의 최상부는 제2 소스/드레인 영역들(SD2)의 제2 경계(IS2)보다 낮을 수 있다. 그러나, 제2 소스/드레인 콘택들(CT2)의 바닥면(CBS2)의 최하부는, 제2 소스/드레인 영역들(SD2)과 접하는 제2 활성 패턴들(AP2)의 상면보다 높을 수 있다. 일 실시예에 따르면, 제2 소스/드레인 콘택들(CT2)의 바닥면(CBS2)의 최하부는 제2 리세스 영역들(RS2)의 바닥면(BS2) 상의 콘택 식각 정지막(125)과 접할 수 있다.
이어서, 도 4a를 참조하면, 제5 소스/드레인 콘택(CT5)의 바닥면(CBS3)은 복수의 평탄면들(일 예로, 제1 평탄면(CBS3a)) 및 복수의 평탄면들로부터 연장되어 아래로 경사진 복수의 경사면들(일 예로, 제1 경사면(CBS3b))을 가질 수 있다. 이 경우, 제5 소스/드레인 콘택(CT5)의 바닥면(CBS3)의 평탄면들 중 최상면은 제3 소스/드레인 영역들(SD3)의 제3 경계(IS3) 및, 제4 소스/드레인 영역들(SD4)의 제4 경계(IS4)보다 높을 수 있다. 한편, 제5 소스/드레인 콘택(CT5)의 바닥면(CBS3)의 경사면들 중 일부는 제3 및 제4 소스/드레인 영역들(SD3, SD4)과 접하는 제2 활성 패턴들(AP2)의 상면보다 아래로 연장될 수 있다. 즉, 제5 소스/드레인 콘택(CT5)은 제5 리세스 영역(RS5) 내로 연장되는 연장부(EP1)를 포함할 수 있다. 제5 소스/드레인 콘택(CT5)의 연장부(EP1)는 인접한 제1 활성 패턴들(AP1)로부터 이격될 수 있다. 한편, 도시하지는 않았지만, 제5 소스/드레인 콘택(CT5)의 바닥면(CBS3)은 굴곡진 곡면을 가질 수 있다. 이 경우, 제5 소스/드레인 콘택(CT5)의 바닥면(CBS3)의 최상부는 상술한 제3 및 제4 경계들(IS3, IS4)보다 높을 수 있다. 본 발명의 개념에 따르면, 제1 및 제2 소스/드레인 콘택들(CT1, CT2)의 바닥면들(CBS1, CBS2)은 상술한 제5 소스/드레인 콘택(CT5)의 바닥면(CBS3)의 최상부(혹은 최상면)보다 낮을 수 있다. 제5 소스/드레인 콘택(CT5)이 상술한 바와 같은 바닥면(CBS3)을 가짐에 따라, 제5 소스/드레인 콘택(CT5)과 소스/드레인 영역들의 접촉 면적이 증대될 수 있다. 결과적으로, 소스/드레인 영역들과 접하는 제5 소스/드레인 콘택(CT5)의 저항이 감소되어, 반도체 소자의 전기적 특성이 향상될 수 있다.
도시하지는 않았지만, 제2 층간 절연막(150) 상에 제1 내지 제5 소스/드레인 콘택들(CT1~CT5)과 각각 접속하는 배선들이 배치될 수 있다. 배선들은 제1 내지 제5 소스/드레인 콘택들(CT1~CT5)을 통해 제1 내지 제4 소스/드레인 영역들(SD1~SD4)에 전기적으로 연결될 수 있다. 배선들은 도전 물질을 포함할 수 있다.
도 5a 내지 도 10a, 도 5b 내지 도 10b, 및 도 5c 내지 도 10c를 참조하여, 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 설명한다.
도 5a 내지 도 10a는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 것으로, 도 1의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', A-A' 및 B-B' 에 따른 단면도들이다. 도 5b 내지 도 10b는 도 1의 Ⅲ-Ⅲ' 및 C-C' 에 따른 단면도들이다. 도 5c 내지 도 10c는 도 1의 Ⅳ-Ⅳ'및 D-D'에 따른 단면도들이다.
도 5a 내지 도 5c를 참조하면, 제1 영역(R1) 및 제2 영역(R2)을 포함하는 기판이 제공된다. 기판(100)은 반도체 기판일 수 있다. 일 예로, 기판(100)은 실리콘 기판 또는 게르마늄 기판이거나, SOI(Silicon On Insulator) 기판일 수 있다. 일 실시예에 따르면, 제1 영역(R1)은 반도체 소자의 로직 회로를 구성하는 로직 트랜지스터들이 배치되는 로직 셀 영역의 일부일 수 있다. 일 예로, 제1 영역(R1)은 프로세서 코어 또는 I/O 단자를 구성하는 로직 트랜지스터들이 형성되는 영역일 수 있다. 그러나, 본 발명의 실시예들이 이에 제한되는 것은 아니다. 제2 영역(R2)은 데이터를 저장하기 위한 복수의 메모리 셀들이 형성되는 메모리 셀 영역의 일부일 수 있다. 일 예로, 제2 영역(R2)에는 6개의 트랜지스터들로 구성된 복수의 6T 에스램(SRAM) 셀들을 구성하는 메모리 셀 트랜지스터들이 형성될 수 있다. 그러나, 본 발명의 실시예들이 이에 제한되는 것은 아니다.
각 영역들(R1, R2)은 NMOSFET 영역(NR1, NR2) 및 PMOSFET 영역(PR1, PR2)을 포함할 수 있다. 본 실시예에서, NMOSFET 영역(NR1, NR2)은 하나의 n형 트랜지스터가 배치되는 활성 영역으로 정의될 수 있고, PMOSFET 영역(PR1, PR2)은 하나의 p형 트랜지스터가 배치되는 활성 영역으로 정의될 수 있다. 각 영역들의 NMOSFET 영역(NR1, NR2) 및 PMOSFET 영역(PR1, PR2)은, 일 예로 제1 방향(D1)을 따라 배열될 수 있다. 그러나, 본 발명의 개념에 이에 제한되는 것은 아니다.
기판(100)을 패터닝하여 제1 및 제2 활성 패턴들(AP1, AP2)을 정의하는 얕은 트렌치들(101)이 형성될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 제1 방향(D1)으로 배열될 수 있고, 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장되는 라인 형태를 가질 수 있다. 제1 활성 패턴들(AP1)은 실질적으로 동일한 거리로 서로 이격되도록 형성될 수 있다. 일 예로, 제1 활성 패턴들(AP1)은 제1 거리(d1)만큼 서로 이격될 수 있다. 이에 반해, 제2 활성 패턴들(AP2)은 NMOSFET 영역(NR2) 영역의 제2 활성 패턴들(AP2)은 제2 거리(d2)만큼 서로 이격되고, PMOSFET 영역(PR2)의 제2 활성 패턴(AP2)은 NMOSFET 영역(NR2)의 제1 활성 패턴들(AP1)로부터 제3 거리(d3)만큼 이격되도록 형성될 수 있다. 제3 거리(d3)는 제2 거리(d2)보다 클 수 있다. 제3 거리(d3)는 서로 다른 도전형을 갖는 NMOSFET 영역(NR2) 및 PMOSFET 영역(PR2)을 분리하기 위해 필요한 최소한의 이격 거리일 수 있다. 한편, 제2 거리(d2)는 제1 거리(d1)보다 클 수 있다. NMOSFET 영역(NR2)영역과 PMOSFET 영역(PR2) 사이에 불필요한 제1 활성 패턴들(AP1a)은 제거될 수 있다. 불필요한 제1 활성 패턴들(AP1a)이 제거되는 동안 NMOSFET 영역(NR2)과 PMOSFET 영역(PR2) 영역 사이에 깊은 트렌치들(103)이 형성될 수 있다. 깊은 트렌치들(103)의 바닥면은 얕은 트렌치들(101)의 바다면보다 낮을 수 있다.
깊은 트렌치들(103) 내에 제1 소자분리 패턴들(ST1)이 형성될 수 있다. 또한, 제1 영역(R1)의 얕은 트렌치들(101) 내에 제2 소자분리 패턴들(ST2)이 형성될 수 있고 제2 영역(R2)의 얕은 트렌치들(101) 내에 제3 소자분리 패턴들(ST3)이 형성될 수 있다. 제2 및 제3 소자분리 패턴들(ST2, ST3)은 각각 제1 활성 패턴들(AP1)의 상부 및 제2 활성 패턴(AP2)의 상부가 노출되도록 형성될 수 있다. 제2 및 제3 소자분리 패턴들(ST2, ST3)에 의해 노출된 제1 및 제2 활성 패턴들(AP1, AP2)의 상부는 각각 제1 및 제2 활성 핀들(AF1, AF2)로 정의될 수 있다. 제1 소자분리 패턴들(ST1)의 상면은 제2 소자분리 패턴들(ST2)의 상면과 실질적으로 동일할 수 있다.
도 6a 내지 도 6c를 참조하면, 제1 영역(R1)의 기판(100) 상에, 차례로 적층된 제1 식각 정지 패턴(105a), 제1 희생 게이트 패턴(110a) 및 제1 게이트 마스크 패턴(115a)을 포함하는 제1 희생 게이트 구조체가 형성될 수 있다. 또한, 제2 영역(R2)의 기판 상에, 차례로 적층된 제2 식각 정지 패턴(105b), 제2 희생 게이트 패턴(110b) 및 제2 게이트 마스크 패턴(115b)을 포함하는 제2 희생 게이트 구조체가 형성될 수 있다. 제1 희생 게이트 구조체는 제1 활성 핀들(AF1)을 가로지르고. 제2 희생 게이트 구조체는 제2 활성 핀들(AF2)을 가로지를 수 있다. 즉, 제1 식각 정지 패턴(105a), 제1 희생 게이트 패턴(110a)은 제1 활성 핀들(AF1)의 상면 및 측벽들을 덮으며, 제1 및 제2 소자분리 패턴들(ST1, ST2)의 상면 상으로 연장될 수 있다. 제1 게이트 마스크 패턴(115a)은 제1 희생 게이트 패턴(110a)의 상면 상에 배치되어, 제1 희생 게이트 패턴(110a)의 상면을 따라 연장될 수 있다. 제2 식각 정지 패턴(105b), 제2 희생 게이트 패턴(110b)은 제2 활성 핀들(AF2)의 상면 및 측벽들을 덮으며, 제3 소자분리 패턴들(ST3)의 상면 상으로 연장될 수 있다. 제2 게이트 마스크 패턴(115b)은 제2 희생 게이트 패턴(110b)의 상면 상에 배치되어, 제2 희생 게이트 패턴(110b)의 상면을 따라 연장될 수 있다. 본 발명의 개념에 따르면, 제1 희생 게이트 패턴(110a)는 제1 폭(W1)을 가질 수 있고, 제2 희생 게이트 패턴(110b)은 제1 폭(W1)보다 작은 제2 폭(W2)을 가질 수 있다. 제1 및 제2 희생 게이트 구조체는, 기판(100) 상에 제1 및 제2 활성 핀들(AF1, AF2)을 덮는 식각 정지막, 희생 게이트막 및 게이트 마스크막을 순차적으로 형성하고, 이를 패터닝하여 형성될 수 있다. 식각 정지막은 일 예로, 실리콘 산화물을 포함할 수 있다. 희생 게이트막은 식각 정지막에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다. 일 예로, 희생 게이트막은 폴리 실리콘을 포함할 수 있다. 희생 게이트막은 CVD(Chemical Vapor Deposition:), PVD(Physical Vapor Deposition), 또는 ALD(Atomic Layer Deposition) 공정에 의해 형성될 수 있다. 게이트 마스크막은 실리콘 질화막 또는 실리콘 산질화막을 포함할 수 있다.
제1 희생 게이트 패턴(110a)이 제1 활성 핀들(AF1)을 가로지르도록 형성됨에 따라, 제1 및 제2 소자분리 패턴들(ST1, ST2)의 제1 부분(P1)과 제2 부분들(P2)이 정의될 수 있다. 제1 부분(P1)은, 제1 희생 게이트 패턴(110a) 아래에 위치하고 제1 희생 게이트 패턴(110a)과 중첩되는, 제1 및 제2 소자분리 패턴들(ST1, ST2)의 일부분이다. 제2 부분들(P2)은, 제1 희생 게이트 패턴(110a)의 양측에 위치하고 제1 부분(P1)에 의해 수평적으로 분리된 제1 및 제2 소자분리 패턴들(ST1, ST2)의 다른 부분들이다.
이어서, 기판(100) 상에, 제1 및 제2 희생 게이트 패턴들(110a, 110b)를 콘포말하게 덮는 게이트 스페이서막(120)이 형성될 수 있다. 게이트 스페이서막(120)은 일 예로, 실리콘 질화물을 포함할 수 있다. 다른 예로, 게이트 스페이서막(120)은 SiCN 또는 SiOCN과 같은 low-k 질화물을 포함할 수 있다. 게이트 스페이서막(120)은 CVD 또는 ALD와 같은 증착 공정에 의해 형성될 수 있다.
도 7a 내지 도 7c를 참조하면, 제1 희생 게이트 패턴(110a) 양 측의 제1 활성 패턴들(AP1)의 상부, 및 제2 희생 게이트 패턴(110b) 양 측의 제2 활성 패턴들(AP2)의 상부가 제거될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)을 제거하는 것은, 기판(100) 상에 마스크 패턴을 형성하고, 이를 식각 마스크로 하는 식각 공정을 수행하는 것을 포함할 수 있다. 식각 공정은 건식 및 또는 습식 식각 공정을 포함할 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)이 제거되는 동안, 게이트 스페이서막(120)도 함께 제거되어 제1 희생 게이트 패턴(110a)의 측벽 상의 제1 게이트 스페이서(121a), 및 제2 희생 게이트 패턴(110b)의 측벽 상의 제2 게이트 스페이서(121b)가 형성될 수 있다.
일 실시예에 따르면, 제1 활성 패턴들(AP1)이 제거되는 동안, NMOSFET 영역(NR1)의 제1 및 제2 소자분리 패턴들(ST1, ST2)의 제2 부분들(P2)의 상부가 리세스될 수 있다. 이에 따라, 제1 희생 게이트 패턴(110a) 양측에 위치하는 NMOSFET 영역(NR1)의 제1 활성 패턴들(AP1)의 측벽들이 노출될 수 있다. 한편, 제2 소자분리 패턴들(ST2)이 리세스되는 동안, NMOSFET 영역(NR1)의 제1 활성 패턴들(AP1)의 측벽들 상에 제2 소자분리 패턴들(ST2)의 일부가 식각되지 않고 남은 제1 에지부들(ED1)이 형성될 수 있다. 그리고, 제2 활성 패턴들(AP2)이 제거되는 동안, NMOSFET 영역(NR2)의 제3 소자분리 패턴들(ST3)의 제4 부분들(P4)의 상부가 리세스될 수 있다. 이에 따라, NMOSFET 영역(NR2)의 제2 희생 게이트 패턴(110b) 양측에 위치하는 제2 활성 패턴들(AP2)의 측벽들이 노출될 수 있다. 한편, 제3 소자분리 패턴들(ST3)이 리세스되는 동안, NMOSFET 영역(NR2)의 제2 활성 패턴들(AP2)의 양 측벽들 상에 제3 소자분리 패턴(ST3)의 일부가 식각되지 않고 남은 제2 에지부들(ED2)이 형성될 수 있다.
이어서, 제1 희생 게이트 패턴(110a)의 양측에 제1 및 제2 소스/드레인 영역들(SD1, SD2)이 형성될 수 있고, 제2 희생 게이트 패턴(110b)의 양측에 제3 및 제4 소스/드레인 영역들(SD3, SD4)이 형성될 수 있다. 제1 소스/드레인 영역들(SD1)은 NMOSFET 영역(NR1)의 제1 활성 패턴들(AP1) 상에 형성되고, 제2 소스/드레인 영역들(SD2)은 PMOSFET 영역(PR1)의 제1 활성 패턴들(AP1) 상에 형성된다. 제3 소스/드레인 영역들(SD3)은 NMOSFET 영역(NR2)의 제2 활성 패턴들(AP2) 상에 형성되고, 제4 소스/드레인 영역들(SD4)은 PMOSFET 영역(PR2)의 제2 활성 패턴(AP2) 상에 형성된다. 제1 내지 제4 소스/드레인 영역들(SD1~SD4)은 선택적 에피택시얼 성장 공정을 수행하여 형성될 수 있다. 상세하게, 제1 및 제3 소스/드레인 영역들(SD1, SD3)은 그 아래의 활성 패턴들(AP1, AP2)의 상면 및 측벽들을 씨드로 하여 성장된 에피택시얼 패턴일 수 있다. 이 경우, 제1 및 제3 소스/드레인 영역들(SD1, SD3)은, 그들 사이에 게재된 제1 및 제2 활성 핀들(AF1, AF2)에 인장성 스트레인(tensile strain)을 유발할 수 있도록 형성될 수 있다. 일 예로, 기판(100)이 실리콘 기판인 경우, 제1 및 제3 소스/드레인 영역들(SD1, SD3)은 Si층 또는 SiC층으로 형성될 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니다. 에피택시얼 성장 공정과 동시에 또는 에피택시얼 성장 공정 후, 제1 및 제3 소스/드레인 영역들(SD1, SD3)에 불순물이 도핑될 수 있다. 제1 및 제3 소스/드레인 영역들(SD1, SD3)은 n형의 도전형을 가질 수 있다.
한편, 제2 및 제4 소스/드레인 영역들(SD2, SD4)은 그 아래의 활성 패턴들(AP1, AP2)의 상면을 씨드로 하여 성장된 에피택시얼 패턴일 수 있다. 이 경우, 제2 및 제4 소스/드레인 영역들(SD2, SD4)은, 그들 사이에 게재된 제1 및 제2 활성 핀들(AF1, AF2)에 압축성 스트레인(compressive strain)을 유발할 수 있도록 형성될 수 있다. 일 예로, 기판(100)이 실리콘 기판인 경우, 제2 및 제4 소스/드레인 영역들(SD2, SD4)은 SiGe층으로 형성될 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니다. 에피택시얼 성장 공정과 동시에 또는 에피택시얼 성장 공정 후, 제2 및 제4 소스/드레인 영역들(SD2, SD4)에 불순물이 도핑될 수 있다. 제2 및 제4 소스/드레인 영역들(SD2, SD4)은 p형의 도전형을 가질 수 있다.
일 실시예에 따르면, 제1 소스/드레인 영역들(SD1)의 최상부들(USP1)은 제2 소스/드레인 영역들(SD2)의 최상부들(USP2)보다 높도록 형성될 수 있다. 또한, 제3 소스/드레인 영역들(SD3)의 최상부들(USP3)은 제4 소스/드레인 영역들(SD4)의 최상부들(USP4)보다 높도록 형성될 수 있다. 이는 에피택시얼 성장 공정 동안 제1 내지 제4 소스/드레인 영역들(SD1~SD4)의 성장량을 조절함으로써 구현될 수 있다. 한편, 에지부들(ED1, ED2)의 존재로 인해, 제1 및 제3 소스/드레인 영역들(SD1, SD3)의 최하부들(LSP1, LSP2)은 각각 제1 및 제2 활성패턴들(AP1, AP2)의 측벽들과 이격될 수 있다.
도 8a 내지 도 8c를 참조하면, 제1 내지 제3 소자분리 패턴들(ST1~ST3)의 제2 부분들(P2)의 상부가 리세스 될 수 있다. 그 결과, 제1 내지 제3 소자분리 패턴들(ST1~ST3)의 제2 부분들(P2)에 복수의 리세스 영역들이 형성될 수 있다. 복수의 리세스 영역들은 리세스된 제2 부분들(P2)의 상부에 의해 정의될 수 있다. 예를 들면, 제1 게이트 구조체(GS1)의 일측에 위치하는 경우를 기준으로, 복수의 리세스 영역들은 NMOSFET 영역(NR1)의 제1 활성 패턴들(AP1) 사이의 제1 리세스 영역들(RS1), PMOSFET 영역(PR1)의 제1 활성 패턴들(AP1) 사이의 제2 리세스 영역들(RS2), 및 제1 소자분리 패턴들(ST1)에 인접한 각 활성 영역들(NR1, PR1)의 제1 활성 패턴들(AP1)의 일측에 형성되는 제3 리세스 영역들(RS3)을 포함할 수 있다. 제1 내지 제3 리세스 영역들(RS1~RS3)의 리세스된 깊이는 패턴 밀도에 따라 서로 다를 수 있다. 즉, 제1 활성 패턴들(AP1) 사이의 간격이 좁은 영역은, 그 간격이 넓은 영역보다 얕게 리세스될 수 있다. 일 예로, 제1 리세스 영역들(RS1)의 바닥면들(BS1)은 제3 리세스 영역들(RS3)의 바닥면들(BS3)보다 높을 수 있다. 또한, 제2 리세스 영역들(RS2)의 바닥면들(BS2)은 제3 리세스 영역들(RS3)의 바닥면들(BS3)보다 높을 수 있다. 이에 더해, 제1 리세스 영역들(RS1)의 바닥면들(BS1)은 실질적으로 서로 동일한 높이를 가질 수 있다. 마찬가지로, 제2 리세스 영역들(RS2)의 바닥면들(BS2)은 실질적으로 서로 동일한 높이를 가질 수 있다. 또한, 제2 게이트 구조체(GS2)의 일측에 위치하는 경우를 기준으로, 복수의 리세스 영역들은, NMOSFET 영역(NR2)의 제2 활성 패턴들(AP2) 사이의 제4 리세스 영역(R4), 서로 인접한 NMOSFET 영역(NR2)의 제2 활성 패턴과 PMOSFET 영역(PR2)의 제2 활성 패턴(AP2) 사이의 제5 리세스 영역(RS5), 및 3개의 제2 활성 패턴들(AP2)을 기준으로 이들의 양측에 위치하는 제6 리세스 영역들(RS6)을 포함할 수 있다. 앞서 설명한 바와 같이, 제4 내지 제6 리세스 영역들(RS4~RS6)의 리세스된 깊이는 패턴 밀도에 따라 서로 다를 수 있다. 일 예로, 제4 리세스 영역(R4)의 바닥면(BS4)은 제5 및 제6 리세스 영역들(RS5, RS6)의 바닥면들(BS5, BS6)보다 높을 수 있다.
이 후, 기판(100) 상에 콘택 식각 정지막(125)이 콘포말하게 형성될 수 있다. 콘택 식각 정지막(125)은 소자분리 패턴들(ST1~ST3)의 리세스 영역들의 내면을 덮으며, 제1 내지 제4 소스/드레인 영역들(SD1~SD4) 및 제1 및 제2 게이트 마스크 패턴들(115a, 115b) 상으로 연장될 수 있다. 콘택 식각 정지막(125)은 후술할 제1 층간 절연막(130)과 식각 선택성이 있은 물질로 형성될 수 있다. 일 예로, 콘택 식각 정지막(125)은 실리콘 질화막 또는 실리콘 산질화막을 포함할 수 있다. 콘택 식각 정지막(125)은 CVD 공정 또는 ALD 공정에 의해 형성될 수 있다.
콘택 식각 정지막(125)이 형성된 기판(100) 상에 제1 층간 절연막(130)이 형성될 수 있다. 제1 층간 절연막(130)은 소스/드레인 영역들(SD1~SD4) 및 희생 게이트 패턴들(110a, 110b)을 덮도록 형성될 수 있다. 제1 층간 절연막(130)은 실리콘 산화막, 또는 저유전막들 중 적어도 하나를 포함할 수 있다. 이어서, 희생 게이트 패턴들(110a, 110b)의 상면이 노출될 때까지 제1 층간 절연막(130)을 평탄화하는 공정이 수행될 수 있다. 평탄화 공정은 에치백(etch back) 및/또는 CMP(chemical mechanical polishing) 공정을 포함할 수 있다. 노출된 희생 게이트 패턴들(110a, 110b)을 제거하여, 게이트 스페이서들(121a, 121b)사이에서 제1 및 제2 활성 핀들(AF1, AF2)을 각각 노출하는 제1 및 제2 갭 영역들(140a, 140b)이 형성될 수 있다. 제1 및 제2 갭 영역들(140a, 140b)은 희생 게이트 패턴들(110a, 110b) 및 식각 정지 패턴들(105a, 1105b)을 선택적으로 제거하는 식각 공정을 수행하여 형성될 수 있다.
도 9a 내지 도 9c를 참조하면, 제1 갭 영역(140a)을 채우는 제1 게이트 유전 패턴(GD1) 및 제1 게이트 전극(GE1), 및 제2 갭 영역(140b)을 채우는 제2 게이트 유전 패턴(GD2) 및 제2 게이트 전극(GE2)이 형성될 수 있다. 구체적으로, 제1 및 제2 갭 영역들(140a, 140b)을 포함하는 기판(100) 상에 제1 게이트 유전막이 형성되어, 제1 및 제2 갭 영역들(140a, 140b)의 일부를 채울 수 있다. 제1 게이트 유전막은 제1 및 제2 활성 핀들(AF1, AF2)을 덮도록 형성될 수 있다. 제1 게이트 유전막은 일 예로, 실리콘 산화막 또는 실리콘 산질화막을 포함할 수 있다. 이 후, 제2 갭 영역(140b) 내의 제1 게이트 유전막이 선택적으로 제거될 수 있다. 이 후, 기판(100) 상에 제2 게이트 유전막이 형성되어, 제1 및 제2 갭 영역들(140a, 140b)의 일부를 채울 수 있다. 제2 게이트 유전막은 고유전막들 중 적어도 하나를 포함할 수 있다. 일 예로, 제2 게이트 유전막은 하프늄 산화물, 하프늄 실리케이트, 지르코늄 산화물, 또는 지르코늄 실리케이트 중 적어도 하나를 포함할 수 있으나, 이러한 물질들에 한정되는 것은 아니다. 제1 및 제 게이트 유전막들은 일 예로, CVD 공정 또는 ALD 공정을 수행하여 형성될 수 있다. 제2 게이트 유전막 상에 게이트막이 형성되어, 제1 및 제2 갭 영역들(140a, 140b)의 잔부를 채울 수 있다. 게이트막은 도전성 금속 질화물(일 예로, 티타늄 질화물 또는 탄탈륨 질화물 등) 및 금속(일 예로, 알루미늄, 텅스텐 등) 중 적어도 하나를 포함할 수 있다. 차례로 적층된 제1 게이트 유전막, 제2 게이트 유전막 및 게이트막을 평탄화하여, 제1 갭 영역(140a) 내에 제1 게이트 유전 패턴(GD1) 및 제1 게이트 전극(GE1))이 형성될 수 있고, 제2 갭 영역(140b) 내에 제2 게이트 유전 패턴(GD2) 및 제2 게이트 전극(GE2)이 형성될 수 있다. 제1 게이트 유전 패턴(GD1)은 제1 및 제2 게이트 유전막들로부터 각각 형성된 제1 서브 게이트 유전 패턴(GD1a) 및 제2 서브 게이트 유전 패턴(GD1b)을 포함할 수 있다. 본 발명의 개념에 따르면, 상술한 평탄화 공정의 결과, 제1 게이트 전극(GE1)의 상면(GE1S)과, 제2 게이트 전극(GE2)의 상면(GE2S) 사이에 단차가 발생할 수 있다. 즉, 제1 게이트 전극(GE1)의 상면(GE1S)은 제2 게이트 전극(GE2)의 상면(GE2S)보다 낮을 수 있다. 이는 게이트막의 평탄화 공정 수행시, 갭 영역들(140a, 140b)의 폭에 따른 식각률의 차이에 기인한 것일 수 있다. 즉, 제1 갭 영역(140a)의 폭(W1)이 제2 갭 영역(140b)의 폭(W2)보다 크기 때문에, 제1 갭 영역(140a) 내의 게이트막의 식각률이 제2 갭 영역(140b) 내의 게이트막의 식각률보다 높을 수 있다. 평탄화 공정에 의해 제1 층간 절연막(130) 및 게이트 스페이서들(121a, 121b)의 상면들이 노출될 수 있다. 평탄화된 제1 영역(R1)의 제1 층간 절연막(130)의 상면(130S1)은 제1 게이트 전극(GE1)의 상면(GE1S)과 공면을 이룰 수 있다. 평탄화된 제2 영역(R2)의 제1 층간 절연막(130)의 상면(130S2)은 제2 게이트 전극(GE2)의 상면(GE2S)과 공면을 이룰 수 있다. 제1 게이트 유전 패턴(GD1)은 제1 게이트 전극(GE1)의 바닥면을 따라 연장될 수 있고, 제1 게이트 전극(GE1)의 양 측벽들 상에 배치되어 제1 게이트 전극(GE1)과 제1 게이트 스페이서(121a) 사이에 개재될 수 있다. 제2 게이트 유전 패턴(GD2)은 제2 게이트 전극(GE2)의 바닥면을 따라 연장될 수 있고, 제2 게이트 전극(GE2)의 양 측벽들 상에 배치되어 제2 게이트 전극(GE2)과 제2 게이트 스페이서(121b) 사이에 개재될 수 있다.
제1 게이트 전극(GE1) 아래에 배치되는 NMOSFET 영역(NR1)의 제1 활성 핀들(AF1)은 제1 채널 영역들(CH1)로 정의되고, 제1 게이트 전극(GE1) 아래에 배치되는 PMOSFET 영역(PR1)의 제1 활성 핀들(AF1)은 제2 채널 영역들(CH2)로 정의된다. 제1 채널 영역들(CH1)은 제1 소스/드레인 영역들(SD1) 사이에 개재될 수 있고, 제2 채널 영역들(CH2)은 제2 소스/드레인 영역들(SD2) 사이에 게재될 수 있다. 제2 게이트 전극(GE2) 아래에 배치되는 NMOSFET 영역(NR2)의 제2 활성 핀들(AF2)은 제3 채널 영역들(CH3)로 정의되고, 제2 게이트 전극(GE2) 아래에 배치되는 PMOSFET 영역(PR2)의 제2 활성 핀(AF2)은 제4 채널 영역(CH4)로 정의된다. 제3 채널 영역들(CH3)은 제3 소스/드레인 영역들(SD3) 사이에 개재될 수 있고, 제4 채널 영역은 제4 소스/드레인 영역들(SD4) 사이에 게재될 수 있다. 제1 게이트 유전 패턴(GD1) 및 제1 게이트 전극(GE1)은 제1 구조체(GS)로 정의되고, 제2 게이트 유전 패턴(GD2) 및 제2 게이트 전극(GE2)은 제2 게이트 구조체(GS2)로 정의된다.
도 10a 내지 도 10c를 참조하면, 제1 및 제2 게이트 전극들(GE1, GE2)을 포함하는 결과물 상에 게이트 캡핑막(145) 및 제2 층간 절연막(150)이 순차적으로 형성될 수 있다. 게이트 캡핑막(145)은 게이트 구조체들(GS1, GS2) 및 제1 층간 절연막(130)을 덮을 수 있다. 게이트 캡핑막(145)은 일 예로, 실리콘 질화막을 포함할 수 있다. 제2 층간 절연막(150)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 또는 저유전막들 중 적어도 하나를 포함할 수 있다. 게이트 캡핑막(145) 및 제2 층간 절연막(150) 각각은 일 예로, CVD 공정에 의해 형성될 수 있다. 제1 및 제2 게이트 전극들(GE1, GE) 사이의 단차에 의해, 제1 영역(R1)의 제2 층간 절연막(150)과 제2 영역(R2)의 제2 층간 절연막(150) 사이에 단차가 발생할 수 있다. 즉, 제1 영역(R1)의 제2 층간 절연막(150)의 상면(150S1)은 제2 영역(R2)의 제2 층간 절연막(150)의 상면(150S2)보다 낮을 수 있다.
이어서, 제2 층간 절연막(150), 게이트 캡핑막(145), 제1 층간 절연막(130) 및 콘택 식각 정지막(125)을 관통하여 소스/드레인 영역들을 노출하는 제1 내지 제5 콘택 홀들(H1~H5)이 형성될 수 있다. 제1 콘택 홀들(H1)은 제1 게이트 구조체(GS1) 양측의 제1 소스/드레인 영역들(SD1)을 노출할 수 있고, 제2 콘택 홀들(H2)은 제1 게이트 구조체(GS1) 양측의 제2 소스/드레인 영역(SD2)을 노출할 수 있다. 제3 콘택 홀(H3)은 제2 게이트 구조체(GS2)의 일측의 제3 및 제4 소스/드레인 영역들(SD3, SD4)을 노출할 수 있고, 제4 콘택 홀(H4)은 제2 게이트 구조체(GS2) 일측의 제4 소스/드레인 영역(SD4)을 노출할 수 있다. 제5 콘택 홀(H5)은 제2 게이트 구조체(GS2)의 타측의 제3 및 제4 소스/드레인 영역들(SD3, SD4)을 노출할 수 있다. 제1 내지 제5 콘택 홀들(H1~H5)은 제2 층간 절연막(150) 상에 마스크 패턴(미도시)을 형성한 후, 이를 식각 마스크로 하는 이방성 식각 공정을 수행되어 형성될 수 있다. 일 실시예에 따르면, 이방성 식각 공정은 제1 내지 제5 콘택 홀들(H1~H5)에 노출되는 제1 내지 제4 소스/드레인 영역들(SD1~SD4)의 상부를 부분적으로 더 식각하도록 수행될 수 있다. 본 발명의 실시예에 따르면, 제1 및 제2 게이트 전극들(GE1, GE2)이 단차를 가지도록 형성됨에 따라, 제1 층간 절연막(130)의 상면(130S1, 130S2)도 각 영역들(R1, R2)에 따라 단차를 가질 수 있다. 즉, 제1 영역(R1)의 제1 층간 절연막(130)의 상면(130S1)은 제2 영역(R2)의 제1 층간 절연막(130)의 상면(130S2) 보다 낮을 수 있다. 달리 얘기하면, 제1 영역(R1)의 제1 층간 절연막(130)의 두께는 제2 영역(R2)의 제1 층간 절연막(130)의 두께보다 작을 수 있다. 이에 따라, 이방성 식각 공정이 수행되는 동안, 제1 및 제2 소스/드레인 영역들(SD1, SD2)은 제3 및 제4 소스/드레인 영역들(SD3, SD4)보다 제1 및 제2 콘택 홀들(H1, H2)에 의해 먼저 노출될 수 있다. 이에 따라, 제1 및 제2 소스 드레인 영역들(SD1, SD2)의 상부는 과식각 될 수 있다. 그 결과, 제1 및 제2 콘택 홀들(H1, H2)은 제1 및 제2 소스/드레인 영역들(SD1, SD2)의 제1 및 제2 경계들(IS1, IS2)보다 아래에 위치하는 바닥면들을 가지도록 형성될 수 있다. 한편, 패턴 밀도에 따른 식각량의 차이로 인해, 제5 콘택 홀(H5)의 바닥면은 복수의 평탄면들 및 복수의 경사면들을 갖도록 형성될 수 있다. 이에 더해, 제5 콘택 홀(H5)은 제5 리세스 영역(RS5)의 바닥면(BS5) 상의 콘택 식각 정지막(125)을 노출하도록 형성될 수 있다.
다시 도 2a 내지 도 2c를 참조하면, 제1 내지 제5 콘택 홀들(H1~H5, 도 10a 및 도 10b 참조) 내에 각각 제1 내지 제5 소스/드레인 콘택들(CT1~CT5)이 형성될 수 있다. 제1 및 제2 소스/드레인 콘택들(CT1, CT2)은 각각 제1 도전 패턴(160a) 및 제1 도전 패턴(160a) 상의 제2 도전 패턴(165a)을 포함할 수 있고, 제3 내지 제5 소스/드레인 콘택들(CT3~CT5)은 각각 제1 도전 패턴(160b) 및 제1 도전 패턴(160b) 상의 제2 도전 패턴(165b)을 포함할 수 있다. 구체적으로, 제1 내지 제5 소스/드레인 콘택들(CT1~CT5)은 기판(100) 상에 제1 내지 제5 콘택 홀들(H1~H5)을 채우는 도전성 물질막을 형성한 후, 제2 층간 절연막(150)의 상면이 노출될 때까지 도전성 물질막을 평탄화하여 형성될 수 있다. 일 실시예에 있어서, 도전성 물질막을 형성하는 것은 제1 도전막 및 제2 도전막을 순차적으로 증착하는 것을 포함할 수 있다. 제1 도전막은 배리어 도전막일 수 있다. 일 예로, 제1 도전막은 티타늄 질화막, 텅스텐 질화막, 또는 탄탈륨 질화막 중 적어도 하나를 포함할 수 있다. 제2 도전막은 금속막일 수 있다. 일 예로, 제2 도전막은 텅스텐, 티타늄 및 탄탈륨 중 적어도 하나를 포함할 수 있다. 도시하지는 않았지만, 제1 도전막의 형성 후 열처리 공정이 수행되어 제1 도전막과 각각의 소스/드레인 영역들 사이에 금속 실리사이드막이 형성될 수 있다. 금속 실리사이드막은 일 예로, 티타늄-실리사이드, 탄탈륨-실리사이드, 및 텅스텐-실리사이드 중 적어도 하나를 포함할 수 있다.
도시하지는 않았지만, 제2 층간 절연막(150) 상에 제1 내지 제5 소스/드레인 콘택들(CT1~CT5)과 각각 접속하는 배선들이 형성될 수 있다. 배선들은 도전 물질을 포함할 수 있다.
도 11은 본 발명의 실시예들에 따른 반도체 소자를 포함하는 시모스 에스램 셀(CMOS SRAM cell)의 등가 회로도이다. 도 14를 참조하면, 시모스 에스램 셀은 한 쌍의 구동 트랜지스터들(driver transistors: TD1, TD2), 한 쌍의 전송 트랜지스터들(transfer transistors: TT1, TT2), 및 한 쌍의 부하 트랜지스터들(load transistors: TL1, TL2)을 포함할 수 있다. 구동 트랜지스터들(TD1, TD2)은 풀다운 트랜지스터(pull-down transistor)일 수 있고, 전송 트랜지스터들(TT1, TT2)은 패스 트랜지스터(paSS transistor)일 수 있고, 부하 트랜지스터들(TL1, TL2)은 풀업 트랜지스터(pull-up transistor)일 수 있다. 구동 트랜지스터들(TD1, TD2) 및 전송 트랜지스터들(TT1, TT2)은 NMOS 트랜지스터들일 수 있고, 부하 트랜지스터들(TL1, TL2)은 PMOS 트랜지스터들일 수 있다. 본 발명의 실시예들에 따른 제3 트랜지스터(TR3, 도 1 참조)는 구동 트랜지스터들(TD1, TD2) 및 전송 트랜지스터들(TT1, TT2) 중 하나일 수 있고, 제4 트렌지스터(TR4, 도 1 참조)는 부하 트랜지스터들(TL1, TL2)중 하나일 수 있다.
제 1 구동 트랜지스터(TD1)와 제 1 전송 트랜지스터(TT1)는 서로 직렬로 연결될 수 있다. 제 1 구동 트랜지스터(TD1)의 소스 영역은 접지선(VSS)에 전기적으로 연결되고, 제 1 전송 트랜지스터(TT1)의 드레인 영역은 제 1 비트 라인(BL1)에 전기적으로 연결될 수 있다. 제 2 구동 트랜지스터(TD2)와 제 2 전송 트랜지스터(TT2)는 직렬로 연결될 수 있다. 제 2 구동 트랜지스터(TD2)의 소스 영역은 접지선(VSS)에 전기적으로 연결되고, 제 2 전송 트랜지스터(TT2)의 드레인 영역은 제 2 비트 라인(BL2)에 전기적으로 연결될 수 있다.
제 1 부하 트랜지스터(TL1)의 소스 영역 및 드레인 영역은 각각 전원선(Vcc) 및 제 1 구동 트랜지스터(TD1)의 드레인 영역에 전기적으로 연결될 수 있다. 제 2 부하 트랜지스터(TL2)의 소스 영역 및 드레인 영역은 전원선(Vcc) 및 제 2 구동 트랜지스터(TD2)의 드레인 영역에 전기적으로 연결될 수 있다. 제 1 부하 트랜지스터(TL1)의 드레인 영역, 제 1 구동 트랜지스터(TD1)의 드레인 영역 및 제 1 전송 트랜지스터(TT1)의 소스 영역은 제 1 노드(N1)에 해당한다. 제 2 부하 트랜지스터(TL2)의 드레인 영역, 제 2 구동 트랜지스터(TD2)의 드레인 영역 및 제 2 전송 트랜지스터(TT2)의 소스 영역은 제 2 노드(N2)에 해당한다. 제 1 구동 트랜지스터(TD1)의 게이트 전극 및 제 1 부하 트랜지스터(TL1)의 게이트 전극은 제 2 노드(N2)에 전기적으로 연결되고, 제 2 구동 트랜지스터(TD2)의 게이트 전극 및 제 2 부하 트랜지스터(TL2)의 게이트 전극은 제 1 노드(N1)에 전기적으로 연결될 수 있다. 제 1 및 제 2 전송 트랜지스터들(TT1, TT2)의 게이트 전극들은 워드라인(WL)에 전기적으로 연결될 수 있다. 제 1 구동 트랜지스터(TD1), 제 1 전송 트랜지스터(TT1), 및 제 1 부하 트랜지스터(TL1)는 제 1 하프 셀(H1)을 구성하고, 제 2 구동 트랜지스터(TD2), 제 2 전송 트랜지스터(TT2), 및 제 2 부하 트랜지스터(TL2)는 제 2 하프 셀(H2)을 구성할 수 있다.
도 12는 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 시스템의 블록도이다.
도 12를 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110, controller), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로 컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램등을 더 포함할 수도 있다. 본 발명의 실시예들에 따른 반도체 소자는 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital aSSistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireleSS phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 13은 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 장치의 구성을 보여주는 블록도이다.
도 13을 참조하면, 전자 장치(1200)는 반도체 칩(1210)을 포함할 수 있다. 반도체 칩(1210)은 프로세서(Processor; 1211), 임베디드 메모리(Embedded Memory; 1213), 캐시 메모리(Cache Memory; 1215) 및 I/O 단자(Input/Output terminal)를 포함할 수 있다.
프로세서(1211)는 하나 이상의 프로세서 코어들(Processor Core; C1-Cn)을 포함할 수 있다. 하나 이상의 프로세서 코어들(C1-Cn)은 데이터 및 신호를 처리할 수 있다.
전자 장치(1200)는 처리된 데이터 및 신호를 이용하여 고유의 기능을 수행할 수 있다. 일 예로, 프로세서(1211)는 어플리케이션 프로세서(Application Processor)일 수 있다.
임베디드 메모리(1213)는 프로세서(1211)와 제1 데이터(DAT1)를 교환할 수 있다. 제1 데이터(DAT1)는 하나 이상의 프로세서 코어들(C1-Cn)에 의해 처리된 또는 처리될 데이터이다. 임베디드 메모리(1213)는 제1 데이터(DAT1)를 관리할 수 있다. 예를 들어, 임베디드 메모리(1213)는 제1 데이터(DAT1)를 버퍼링(Buffering)할 수 있다. 즉, 임베디드 메모리(1213)는 프로세서(1211)의 버퍼 메모리 또는 워킹 메모리(Working Memory)로서 작동할 수 있다.
일 실시예에 따르면, 전자 장치(1200)는 웨어러블(Wearable) 전자 장치에 적용될 수 있다. 웨어러블 전자 장치는 많은 양의 연산을 필요로 하는 기능보다 적은 양의 연산을 필요로 하는 기능을 더 많이 수행할 수 있다. 따라서, 전자 장치(1200)가 웨어러블 전자 장치에 적용될 경우, 임베디드 메모리(1213)는 큰 버퍼 용량을 갖지 않아도 무방할 수 있다.
임베디드 메모리(1213)는 SRAM일 수 있다. SRAM은 DRAM 보다 빠른 속도로 작동할 수 있다. SRAM이 반도체 칩(1210)에 임베디드되면, 작은 크기를 갖고 빠른 속도로 작동하는 전자 장치(1200)가 구현될 수 있다. 나아가, SRAM이 반도체 칩(1210)에 임베디드되면, 전자 장치(1200)의 작동 전력(Active Power)의 소모량이 감소할 수 있다. SRAM은 본 발명의 실시예들에 따른 반도체 소자를 포함할 수 있다.
캐시 메모리(1215)는 하나 이상의 프로세서 코어들(C1 내지 Cn)과 함께 반도체 칩(1210) 위에 실장될 수 있다. 캐시 메모리(1215)는 캐시 데이터(DATc)를 저장할 수 있다. 캐시 데이터(DATc)는 하나 이상의 프로세서 코어들(C1 내지 Cn)에 의해 이용되는 데이터일 수 있다. 캐시 메모리(1215)는 적은 저장 용량을 갖지만, 매우 빠른 속도로 작동할 수 있다. 캐시 메모리(1215)는 본 발명의 실시예들에 따른 반도체 소자를 포함하는 SRAM(Static Random Access Memory)을 포함할 수 있다. 캐시 메모리(1215)가 이용되는 경우, 프로세서(1211)가 임베디드 메모리(1213)에 접근하는 횟수 및 시간이 감소할 수 있다. 따라서, 캐시 메모리(1215)가 이용되는 경우, 전자 장치(1200)의 작동 속도가 빨라질 수 있다.
I/O 단자(1217)는 프로세서(1211)에 동작 전압을 공급하는 것을 제어할 수 있다. 즉, 프로세서(1211)의 프로세서 코어들(C1-Cn)은 I/O 단자(1217)를 통해 안전하게 전압을 공급받을 수 있다. I/O 단자(1217)는 본 발명의 실시예들에 따른 제1 및 제2 트랜지스터들(TR1, TR2, 도 1 참조)을 포함할 수 있다.
이해를 돕기 위해, 도 13에서, 캐시 메모리(1215)는 프로세서(1211)와 별개의 구성 요소로 도시되었다. 그러나, 캐시 메모리(1215)는 프로세서(1211)에 포함되도록 구성될 수 있다. 도 13은 본 발명의 기술 사상의 보호 범위를 제한하기 위한 것은 아니다.
프로세서(1211), 임베디드 메모리(1213) 및 캐시 메모리(1215)는 다양한 인터페이스 규약에 기초하여 데이터를 전송할 수 있다. 예컨대, 프로세서(1211), 임베디드 메모리(1213) 및 캐시 메모리(1215)는 USB(Universal Serial Bus), SCSI(Small Computer System Interface), PCI(Peripheral Component Interconnect) Express, ATA(Advanced Technology Attachment), PATA(Parallel ATA), SATA(Serial ATA), SAS(Serial Attached SCSI), IDE(Integrated Drive Electronics), UFS(Universal Flash Storage) 등 중에서 하나 이상의 인터페이스 규약에 기초하여 데이터를 전송할 수 있다.
전자 시스템(도 12의 1100)은 다양한 전자기기들의 전자 제어 장치에 적용될 수 있다. 도 14는 전자 시스템(도 12의 1100)이 모바일 폰(2000)에 적용되는 예를 도시한다. 그 밖에, 전자 시스템(도 12의 1100)은 도 15에 도시된 태블릿 또는 스마트 태블릿(3000)에 적용될 수 있으며, 또한 도 16에 도시된 노트북 컴퓨터(4000)에 적용될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 기판으로부터 돌출된 복수의 활성 패턴들;
    상기 복수의 활성 패턴들을 가로지르는 게이트 구조체;
    상기 게이트 구조체 양측의 상기 복수의 활성 패턴들 상에 각각 배치되는 복수의 소스/드레인 영역들; 및
    상기 복수의 활성 패턴들을 가로지르며, 상기 복수의 소스/드레인 영역들과 공통적으로 연결되는 소스/드레인 콘택들을 포함하고,
    상기 복수의 소스/드레인 영역들 각각은:
    상기 복수의 활성 패턴들의 상면과 접하며, 상기 기판으로부터 멀어짐에 따라 실질적으로 증가하는 폭을 갖는 제1 부분; 및
    상기 제1 부분으로부터 연장되고, 상기 기판으로부터 멀어짐에 따라 실질적으로 감소하는 폭을 갖는 제2 부분을 포함하되,
    상기 소스/드레인 콘택들의 바닥면은, 상기 제1 및 제2 부분들 사이의 경계보다 낮은 반도체 소자.
  2. 제 1 항에 있어서,
    상기 바닥면은, 상기 복수의 활성 패턴들의 상기 상면보다 높은 반도체 소자.
  3. 제 1 항에 있어서,
    상기 바닥면은 상기 기판의 상면에 실질적으로 평행한 평탄면인 반도체 소자.
  4. 제 1 항에 있어서,
    상기 바닥면은 굴곡지는 곡면을 포함하는 반도체 소자.
  5. 제 1 항에 있어서,
    상기 복수의 활성 패턴들은 실질적으로 동일한 간격으로 서로 이격되는 반도체 소자.
  6. 제 1 항에 있어서,
    상기 소스/드레인 영역들 각각은, 상기 복수의 활성 패턴들의 상기 상면보다 낮은 레벨에 위치하고, 상기 복수의 활성 패턴들의 측벽들과 접하는 제3 부분을 더 포함하되,
    상기 제3 부분의 최하부는 상기 복수의 활성패턴들의 상기 측벽들과 이격되는 반도체 소자.
  7. 제 1 항에 있어서,
    상기 기판 상에 배치되고, 상기 복수의 활성 패턴들의 측벽들의 일부를 덮는 소자분리 패턴을 더 포함하되,
    상기 소자분리 패턴은:
    상기 게이트 구조체 아래의 제1 영역; 및
    상기 게이트 구조체의 양측의 제2 영역을 포함하고,
    상기 제2 영역은, 그 바닥면의 높이가 상기 제1 영역의 상면보다 낮은 복수의 리세스 영역들을 포함하는 반도체 소자.
  8. 제 7 항에 있어서,
    상기 복수의 리세스 영역들은 상기 복수의 활성 패턴들 사이의 제1 리세스 영역들, 및 상기 복수의 활성 패턴들 양측의 제2 리세스 영역들을 포함하되,
    상기 제1 리세스 영역들의 바닥면들은 상기 제2 리세스 영역들의 바닥면들보다 높은 반도체 소자.
  9. 제 8 항에 있어서,
    상기 제1 리세스 영역들은 에어갭을 포함하는 반도체 소자.
  10. 제 1 항에 있어서
    상기 게이트 구조체는:
    상기 복수의 활성 패턴들을 가로지르는 게이트 전극; 및
    상기 복수의 활성 패턴들과 상기 게이트 전극 사이의 게이트 유전 패턴을 포함하되,
    상기 게이트 유전 패턴은 제1 서브 게이트 유전 패턴, 및 상기 제1 서브 게이트 유전 패턴보다 유전 상수가 높은 제2 서브 게이트 유전 패턴을 포함하는 반도체 소자.
  11. 서로 다른 제1 영역 및 제2 영역을 포함하는 기판;
    상기 제1 영역의 기판으로부터 돌출되고, 서로 동일한 간격으로 이격되는 복수의 제1 활성 패턴들;
    상기 제2 영역의 기판으로부터 돌출되고, 서로 다른 간격으로 이격되는 복수의 제2 활성 패턴들;
    상기 복수의 제1 활성 패턴들을 가로지르는 제1 게이트 구조체;
    상기 복수의 제2 활성 패턴들을 가로지르는 제2 게이트 구조체;
    상기 제1 게이트 구조체 일측의 상기 복수의 제1 활성 패턴들 상에 각각 배치되는 복수의 제1 소스/드레인 영역들;
    상기 제2 게이트 구조체 일측의 상기 복수의 제2 활성 패턴들 상에 각각 배치되는 복수의 제2 소스/드레인 영역들;
    상기 복수의 제1 활성 패턴들을 가로지르며, 상기 복수의 제1 소스/드레인 영역들과 공통으로 연결되는 제1 소스/드레인 콘택; 및
    상기 복수의 제2 활성 패턴들을 가로지르며, 상기 복수의 제2 소스/드레인 영역들과 공통으로 연결되는 제2 소스/드레인 콘택을 포함하되,
    상기 제1 소스/드레인 콘택의 상면은 상기 제2 소스/드레인 콘택의 상면보다 낮은 반도체 소자.
  12. 제 11 항에 있어서,
    상기 제1 소스/드레인 콘택의 바닥면은 상기 기판의 상면에 실질적으로 평행한 평탄면인 반도체 소자.
  13. 제 12 항에 있어서,
    상기 제2 소스/드레인 콘택의 바닥면은 복수의 평탄면들과 복수의 경사면들을 포함하는 반도체 소자.
  14. 제 13 항에 있어서,
    상기 제1 소스/드레인 콘택의 상기 바닥면은 상기 복수의 평탄면들 중의 최상면보다 낮은 반도체 소자.
  15. 제 11 항에 있어서,
    상기 제1 게이트 구조체는:
    상기 복수의 제1 활성 패턴들을 가로지르는 제1 게이트 전극; 및
    상기 복수의 제1 활성 패턴들과 상기 제1 게이트 전극 사이의 제1 게이트 유전 패턴을 포함하고,
    상기 제2 게이트 구조체는:
    상기 복수의 제2 활성 패턴들을 가로지르는 제2 게이트 전극; 및
    상기 복수의 제2 활성 패턴들과 상기 제2 게이트 전극 사이의 제2 게이트 유전 패턴을 포함하되,
    상기 제1 게이트 전극의 상면은 상기 제2 게이트 전극의 상면보다 낮은 반도체 소자.
  16. 제 15 항에 있어서,
    상기 제1 게이트 전극의 폭은 상기 제2 게이트 전극의 폭보다 큰 반도체 소자.
  17. 제 15 항에 있어서,
    상기 제1 게이트 유전 패턴은 제1 서브 게이트 유전 패턴, 및 상기 제1 서브 게이트 유전 패턴보다 유전 상수가 높은 제2 서브 게이트 유전 패턴을 포함하는 반도체 소자.
  18. 제 11 항에 있어서,
    상기 복수의 제1 소스/드레인 영역들 각각은:
    상기 복수의 제1 활성 패턴들의 상면과 접하며, 상기 기판으로부터 멀어짐에 따라 실질적으로 증가하는 폭을 갖는 제1 부분; 및
    상기 제1 부분으로부터 연장되고, 상기 기판으로부터 멀어짐에 따라 실질적으로 감소하는 폭을 갖는 제2 부분을 포함하되,
    상기 제1 소스/드레인 콘택의 상기 바닥면은 상기 제1 및 제2 부분들 사이의 경계보다 낮은 반도체 소자.
  19. 제 11 항에 있어서,
    상기 복수의 제2 활성 패턴들은 제1 거리로 서로 이격된 한 쌍의 제1 서브 활성 패턴들, 및 상기 한쌍의 제1 서브 활성 패턴들로부터 상기 제1 거리보다 큰 제2 거리로 이격된 제2 서브 활성 패턴을 포함하고,
    상기 복수의 제2 소스/드레인 영역들은, 상기 한 쌍의 제1 서브 활성 패턴들 및 제2 서브 활성 패턴 상에 각각 배치되는 제1 내지 제3 서브 소스/드레인 영역들을 포함하되,
    상기 제1 및 제2 서브 소스/드레인 영역들은 상기 제3 서브 소스/드레인 영역과 서로 다른 도전형을 갖는 반도체 소자.
  20. 제 19 항에 있어서,
    상기 제2 소스/드레인 콘택은, 상기 제2 서브 활성 패턴과 이에 인접한 제1 서브 활성 패턴 사이로 연장되는 연장부를 포함하는 반도체 소자.
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