CN117119784B - 半导体结构及其制备方法 - Google Patents

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Abstract

本申请涉及一种半导体结构及其制备方法，涉及半导体制造技术领域，半导体结构包括衬底、栅导电层及栅介质层，衬底内形成有沿第一方向间隔排布的第一有源区、第二有源区及用于形成存储器的第三有源区，第一有源区与第二有源区用于形成不同类型的晶体管；栅导电层包括平直部及设置于平直部与衬底之间且底面不齐平的第一凸出部、第二凸出部及第三凸出部，第一凸出部朝向第一有源区延伸，第二凸出部朝向第二有源区延伸，及第三凸出部朝向第三有源区延伸；栅介质层位于衬底与栅导电层之间。该结构实现针对器件不同区域单独调整相应元件特性的功能，提高半导体结构的灵活性和良率。

Description

半导体结构及其制备方法
技术领域
本申请涉及半导体制造技术领域，特别是涉及一种半导体结构及其制备方法。
背景技术
半导体集成电路技术通过不断地迭代，获得更小的集成电路器件的关键尺寸和更复杂的电路，使得半导体集成电路的性能不断提高。
然而，随着关键尺寸的不断缩小，再继续对不同有源区内采用相同的关键尺寸，会导致难以对内部元件的关键尺寸进行针对性地调整，元件中的寄生电容和/或电阻会显著降低器件性能。
发明内容
基于此，本申请提供一种半导体结构及其制备方法，至少能够解决单独调整不同有源区内的元件的效能的问题。
本申请的一方面提供一种半导体结构，包括衬底、栅导电层及栅介质层，衬底内形成有沿第一方向间隔排布的第一有源区、第二有源区及用于形成存储器的第三有源区，第一有源区与第二有源区用于形成不同类型的晶体管；栅导电层包括平直部及设置于平直部与衬底之间且底面不齐平的第一凸出部、第二凸出部及第三凸出部，第一凸出部朝向第一有源区延伸，第二凸出部朝向第二有源区延伸，及第三凸出部朝向第三有源区延伸；栅介质层位于衬底与栅导电层之间。
于上述实施例中半导体结构中，通过设置栅导电层包括底面不齐平的第一凸出部、第二凸出部及第三凸出部，且第一凸出部朝向第一有源区延伸，第二凸出部朝向第二有源区延伸，第三凸出部朝向第三有源区延伸，达到三个有源区都有对应设置的不同深度的凸出部，因此可以根据不同有源区的需求而设置对应的凸出部的深度，来实现对不同有源区的效能的单独调整，进而实现针对器件不同区域单独调整相应元件特性的功能，提高半导体结构的灵活性和良率。
在一些实施例中，第一凸出部、第二凸出部及第三凸出部中至少一个嵌入衬底内，凸出部嵌入衬底内可以提高对应有源区的性能。
在一些实施例中，第二有源区被其内的隔离结构隔离成底面齐平或不齐平的第一部分及第二部分；第二凸出部包括沿第一方向间隔排布的第一子凸出部及第二子凸出部，第一子凸出部的部分嵌入第二有源区的第一部分内，第二子凸出部的部分嵌入第二有源区的第二部分内，第二有源区中设置第一子凸出部和第二子凸出部可以分别调整第二有源区的第一部分和第二有源区的第二部分的性能，提升第二有源区的灵活性和良率。
在一些实施例中，第二凸出部的底面低于第一凸出部的底面，且高于第三凸出部的底面，使得第二有源区的性能强于第一有源区，弱于第三有源区。
在一些实施例中，半导体结构还包括导电层及侧墙，导电层覆盖栅导电层的顶面；侧墙覆盖栅介质层、栅导电层，以及导电层的侧表面，侧墙可以对***栅极结构进行绝缘保护。
在一些实施例中，栅导电层的材料选自多晶硅、掺杂的多晶硅、金属或其组合。
在一些实施例中，导电层的材料选自多晶硅、掺杂的多晶硅、金属或其组合。
本申请的另一方面提供一种半导体结构的制备方法，包括：提供衬底，衬底内形成有沿第一方向间隔排布的第一有源区、第二有源区及用于形成存储器的第三有源区，第一有源区与第二有源区用于形成不同类型的晶体管；形成位于第一有源区内的第一沟槽、位于第二有源区内的第二沟槽，及位于第三有源区内的第三沟槽，第一沟槽、第二沟槽及第三沟槽的底面不齐平；形成栅介质层，栅介质层覆盖第一有源区、第二有源区与第三有源区的裸露顶面，以及第一沟槽、第二沟槽、第三沟槽的侧壁与底面；形成覆盖栅介质层的顶面的栅导电层，栅导电层的顶面高于栅介质层的顶面；栅导电层朝向第一有源区延伸的部分用于构成第一凸出部；栅导电层朝向第二有源区延伸的部分用于构成第二凸出部；栅导电层朝向第三有源区延伸的部分用于构成第三凸出部；栅导电层高出栅介质层的顶面的部分用于构成平直部。
于上述实施例中半导体结构的制备方法中，通过在第一有源区内形成第一沟槽、在第二有源区内形成第二沟槽，在第三有源区内形成第三沟槽，并设置第一沟槽、第二沟槽及第三沟槽的底面不齐平，达成在第一有源区、第二有源区、第三有源区内形成不同深度的沟槽，通过不同深度的沟槽在对应的有源区内形成不同高度的栅导电层的凸出部，因此可以根据不同有源区的需求而设置对应的沟槽的深度，来实现对不同有源区的效能的单独调整，进而实现针对器件不同区域单独调整相应元件特性的功能，提高制成的半导体结构的灵活性和良率。
在一些实施例中，第一凸出部、第二凸出部及第三凸出部中至少一个嵌入衬底内，凸出部嵌入衬底内可以提高对应有源区的性能。
在一些实施例中，形成第一沟槽包括：于衬底的顶面形成第一图形化光刻胶层，第一图形化光刻胶层内包括暴露出第一有源区的第一图形；以第一图形化光刻胶层为掩膜版，刻蚀衬底，得到第一沟槽，第一沟槽的深度为第一有源区栅极下的深度，可以实现对第一有源区的效能的单独调整。
在一些实施例中，第二有源区被其内的隔离结构隔离成第一部分及第二部分；形成第二沟槽包括：于衬底的顶面形成第二图形化光刻胶层，第二图形化光刻胶层内包括暴露出第一部分的第二图形，以及暴露出第二部分的第三图形；以第二图形化光刻胶层为掩膜版，刻蚀衬底，得到第二沟槽，第二沟槽的第一部分及第二部分的深度为第二有源区栅极下的深度，可以实现对第二沟槽的第一部分及第二部分的效能的单独调整。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请实施例的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本申请一实施例中提供的一种半导体结构的结构示意图；
图2为图1中虚线框中半导体元件的部分结构的俯视示意图；
图3为本申请另一实施例中提供的一种半导体结构的结构示意图；
图4为本申请再一实施例中提供的一种半导体结构的结构示意图；
图5为本申请一实施例中提供的一种半导体结构的制备方法的流程示意图；
图6为本申请第一实施例中半导体结构的制备方法的截面结构示意图；
图7为本申请第二实施例中半导体结构的制备方法的截面结构示意图；
图8为本申请第三实施例中半导体结构的制备方法的截面结构示意图；
图9为本申请第四实施例中半导体结构的制备方法的截面结构示意图；
图10为本申请第五实施例中半导体结构的制备方法的截面结构示意图；
图11为本申请第六实施例中半导体结构的制备方法的截面结构示意图；
图12为本申请第七实施例中半导体结构的制备方法的截面结构示意图；
图13为本申请第八实施例中半导体结构的制备方法的截面结构示意图；
图14为本申请第九实施例中半导体结构的制备方法的截面结构示意图；
图15为本申请第十实施例中半导体结构的制备方法的截面结构示意图；
图16为本申请第十一实施例中半导体结构的制备方法的截面结构示意图。
附图标记说明：
D1、N型元件的线宽；D2、P型元件的线宽；10、衬底；11、第一有源区；12、第二有源区；121、第二有源区的第一部分；122、第二有源区的第二部分；13、第三有源区；131、第一存储有源区；132、第二存储有源区；133、第三存储有源区；134、第四存储有源区；135、第五存储有源区；14、有源柱；20、栅介质层；30、栅导电层；31、平直部；32、第一凸出部；33、第二凸出部；331、第一子凸出部；332、第二子凸出部；34、第三凸出部；341、第一存储凸出部；342、第二存储凸出部；343、第三存储凸出部；344、第四存储凸出部；345、第五存储凸出部；40、侧墙；50、导电层；100、半导体结构；101、虚拟多晶硅栅极；102、第一反射层；103、第一图形化光刻胶层；60、第一沟槽；104、第一牺牲层；105、第二反射层；106、第一子图形化光刻胶层；107、第二牺牲层；108、第三反射层；109、第二子图形化光刻胶层；70、第二沟槽；71、第二沟槽的第一部分；72、第二沟槽的第二部分；80、第三沟槽；81、第三沟槽的第一部分；82、第三沟槽的第二部分；83、第三沟槽的第三部分；84、第三沟槽的第四部分；85、第三沟槽的第五部分。
具体实施方式
为了便于理解本申请，下面将参阅相关附图对本申请进行更全面的描述。附图中给出了本申请的首选实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本申请的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层、掺杂类型和/或部分，这些元件、部件、区、层、掺杂类型和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层、掺杂类型或部分与另一个元件、部件、区、层、掺杂类型或部分。因此，在不脱离本申请教导之下，下面讨论的第一元件、部件、区、层、掺杂类型或部分可表示为第二元件、部件、区、层或部分；举例来说，可以将第一掺杂类型成为第二掺杂类型，且类似地，可以将第二掺杂类型成为第一掺杂类型；第一掺杂类型与第二掺杂类型为不同的掺杂类型，譬如，第一掺杂类型可以为P型且第二掺杂类型可以为N型，或第一掺杂类型可以为N型且第二掺杂类型可以为P型。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可以用于描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。此外，器件也可以包括另外地取向(譬如，旋转90度或其它取向)，并且在此使用的空间描述语相应地被解释。
在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应明白，当术语“组成”和/或“包括”在该说明书中使用时，可以确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。同时，在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本申请的基本构想，虽图示中仅显示与本申请中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
请参考图1-图2，在半导体制程中，N型元件(NMOS)与P型元件(PMOS)都会设计成一样的线宽（pitch)，即N型元件的线宽D1和P型元件的线宽D2相等，来做成不同的运用于电路的设计，虽然可以实现简单制程的生产，但是有无法单独调整N型元件或P型元件效能的问题。
基于此，本申请提供一种半导体结构及其制备方法，至少能够解决单独调整不同有源区的N型元件或P型元件的效能的问题。
请参考图3，本申请的一方面提供一种半导体结构100，包括衬底10、栅导电层30及栅介质层20，衬底10内形成有沿第一方向间隔排布的第一有源区11、第二有源区12及用于形成存储器的第三有源区13，第一方向可以为ox方向，第一有源区11与第二有源区12用于形成不同类型的晶体管；栅导电层30包括平直部31及设置于平直部31与衬底10之间且底面不齐平的第一凸出部32、第二凸出部33及第三凸出部34，第一凸出部32朝向第一有源区11延伸，第二凸出部33朝向第二有源区12延伸，及第三凸出部34朝向第三有源区13延伸；栅介质层20位于衬底10与栅导电层30之间。
作为示例，请继续参考图3，本实施例的半导体结构100通过设置栅导电层30包括底面不齐平的第一凸出部32、第二凸出部33及第三凸出部34，且第一凸出部32朝向第一有源区11延伸，第二凸出部33朝向第二有源区12延伸，第三凸出部34朝向第三有源区13延伸，达到三个有源区都有对应设置的不同深度的凸出部，因此可以根据不同有源区的需求而设置对应的凸出部的深度，来实现对不同有源区的效能的单独调整，进而实现针对器件不同区域单独调整相应元件特性的功能，提高半导体结构100的灵活性和良率。
作为示例，请继续参考图3，第一有源区11及第二有源区12可以为半导体结构100的逻辑区，第一有源区11形成N形晶体管，第二有源区12形成P形晶体管。
作为示例，请继续参考图3，衬底10包括沿第一方向间隔排布的有源柱14；第一凸出部32、第二凸出部33及第三凸出部34位于相邻的有源柱14之间；有源柱14的纵截面为梯形，第一有源区11内的有源柱14可以为NMOS有源柱14，第二有源区12内的有源柱14可以为PMOS有源柱14。
在一些实施例中，请继续参考图3，第一凸出部32、第二凸出部33及第三凸出部34中至少一个嵌入衬底10内，凸出部嵌入衬底10内可以提高对应有源区的性能。
在一些实施例中，请参考图4，第二有源区12被其内的隔离结构隔离成底面齐平或不齐平的第一部分121及第二部分122；第二凸出部33包括沿第一方向间隔排布的第一子凸出部331及第二子凸出部332，第一子凸出部331的部分嵌入第二有源区12的第一部分内121，第二子凸出部332的部分嵌入第二有源区12的第二部分122内，第二有源区12中设置第一子凸出部331和第二子凸出部332可以分别调整第二有源区12的第一部分121和第二有源区12的第二部分122的性能，提升第二有源区12的灵活性和良率。
作为示例，请继续参考图4，第二有源区12包括两个PMOS有源柱14，第一PMOS有源柱14与第二PMOS有源柱14之间的是第一子凸出部331，第二PMOS有源柱14与第三有源区13之间的是第二子凸出部332。
作为示例，请继续参考图4，第三有源区13可以形成静态随机存储器（StaticRandom Access Memory，SRAM），第三有源区13包括第一存储有源区131、第二存储有源区132、第三存储有源区133、第四存储有源区134及第五存储有源区135，五个存储有源区间形成第一存储凸出部341、第二存储凸出部342、第三存储凸出部343、第四存储凸出部344及第五存储凸出部345，第一存储凸出部341、第二存储凸出部342、第三存储凸出部343、第四存储凸出部344及第五存储凸出部345的底面不齐平。第一存储有源区131、第二存储有源区132及第五存储有源区135形成N形晶体管，第三存储有源区133及第四存储有源区134形成P形晶体管。
在一些实施例中，请继续参考图4，第二凸出部33的底面低于第一凸出部32的底面，且高于第三凸出部34的底面，使得第二有源区12的性能强于第一有源区11，弱于第三有源区13。
作为示例，请继续参考图4，第一凸出部32、第二凸出部33的第一子凸出部331、第二凸出部33的第二子凸出部332、第一存储凸出部341、第二存储凸出部342、第三存储凸出部343、第四存储凸出部344及第五存储凸出部345嵌入衬底10内的深度可以根据器件的具体需求设置，器件需要某一部分的晶体管的性能更强就可以将对应的凸出部的深度设置的更大，实现对不同有源区的效能的单独调整，进而实现针对器件不同区域单独调整相应元件特性的功能，提高半导体结构100的灵活性和良率。
作为示例，请继续参考图4，凸出部的深度设置可以影响对应元件的阈值电压（Threshold voltage）、开启电流（turn on current）及失配电压(Voltage mismatch)。
在一些实施例中，请继续参考图4，半导体结构100还包括导电层50及侧墙40，导电层50覆盖栅导电层30的顶面；侧墙40覆盖栅介质层20、栅导电层30，以及导电层50的侧表面，两个侧墙40之间是一个完整的栅极，侧墙40可以对***栅极结构进行绝缘保护的作用，侧墙40的材料包括氧化硅、氮化硅、氮氧化硅或其组合。
在一些实施例中，请继续参考图4，栅导电层30的材料选自多晶硅、掺杂的多晶硅、金属或其组合。
在一些实施例中，请继续参考图4，导电层50的材料选自多晶硅、掺杂的多晶硅、金属或其组合。
请参考图5，本申请的另一方面提供一种半导体结构的制备方法，包括：
步骤S102：提供衬底，衬底内形成有沿第一方向间隔排布的第一有源区、第二有源区及用于形成存储器的第三有源区，第一有源区与第二有源区用于形成不同类型的晶体管；
步骤S104：形成位于第一有源区内的第一沟槽、位于第二有源区内的第二沟槽，及位于第三有源区内的第三沟槽，第一沟槽、第二沟槽及第三沟槽的底面不齐平；
步骤S106：形成栅介质层，栅介质层覆盖第一有源区、第二有源区与第三有源区的裸露顶面，以及第一沟槽、第二沟槽、第三沟槽的侧壁与底面；
步骤S108：形成覆盖栅介质层的顶面的栅导电层，栅导电层的顶面高于栅介质层的顶面；栅导电层朝向第一有源区延伸的部分用于构成第一凸出部；栅导电层朝向第二有源区延伸的部分用于构成第二凸出部；栅导电层朝向第三有源区延伸的部分用于构成第三凸出部；栅导电层高出栅介质层的顶面的部分用于构成平直部。
作为示例，请继续参考图5，本实施例的半导体结构的制备方法在第一有源区内形成第一沟槽、在第二有源区内形成第二沟槽，在位于第三有源区内形成第三沟槽，并设置第一沟槽、第二沟槽及第三沟槽的底面不齐平，达成在第一有源区、第二有源区、第三有源区内形成不同深度的沟槽，通过不同深度的沟槽在对应的有源区形成不同高度的栅导电层的凸出部，因此，可以根据不同有源区的需求而设置对应的沟槽的深度，来实现对不同有源区的效能的单独调整，进而实现针对器件不同区域单独调整相应元件特性的功能，提高半导体结构的灵活性和良率。
作为示例，请参考图6-图7，在步骤S104之前包括：
步骤S103：去除虚拟多晶硅栅极101（dummy poly）
作为示例，请继续参考图6-图7，虚拟多晶硅栅极101覆盖衬底10的顶面，可以采用干法刻蚀工艺与湿法刻蚀去除虚拟多晶硅栅极101，暴露出虚拟多晶硅栅极101下方的衬底10，衬底10内形成有第一有源区11及第二有源区12。
在一些实施例中，请参考图8-图9，步骤S104中形成第一沟槽60包括：
步骤S1041：于衬底10的顶面形成第一图形化光刻胶层103，第一图形化光刻胶层103内包括暴露出第一有源区11的第一图形；
步骤S1042：以第一图形化光刻胶层103为掩膜版，刻蚀衬底10，得到第一沟槽60。
作为示例，请继续参考图8-图9，步骤S1041中可以采用沉积工艺于衬底10的顶面涂覆第一反射层102及第一光刻胶材料层，经过曝光、显影等一系列步骤，形成第一图形化光刻胶层103，第一图形化光刻胶层103内包括暴露出第一有源区11的第一图形，再采用刻蚀工艺以第一图形化光刻胶层103为掩膜版，刻蚀衬底10，得到第一沟槽60。
在一些实施例中，请参考图10-图13，第二有源区12被其内的隔离结构隔离成第一部分121及第二部分122；步骤S104中形成第二沟槽70包括：
步骤S1043：于衬底10的顶面形成第二图形化光刻胶层，第二图形化光刻胶层内包括暴露出第二有源区12的第一部分121的第二图形，以及暴露出第二有源区12的第二部分122的第三图形；
步骤S1044：以第二图形化光刻胶层为掩膜版，刻蚀衬底10，得到第二沟槽70。
作为示例，请继续参考图10-图13，步骤S104中先采用沉积工艺于第一沟槽60内填充第一牺牲层104，采用沉积工艺于衬底10的顶面涂覆第二反射层105及第二光刻胶材料层的第一部分，经过曝光、显影等一系列步骤，形成第二图形化光刻胶层的第一子图形化光刻胶层106，第二图形化光刻胶层的第一子图形化光刻胶层106内包括暴露出第二有源区12的第一部分121的第二图形，采用刻蚀工艺以第二图形化光刻胶层的第一子图形化光刻胶层106为掩膜版，刻蚀衬底10，得到第二沟槽70的第一部分71；再采用沉积工艺于第二沟槽70的第一部分71内填充第二牺牲层107，采用沉积工艺于衬底10的顶面涂覆第三反射层108及第二光刻胶材料层的第二子图形化光刻胶层109，经过曝光、显影等一系列步骤，形成第二图形化光刻胶层的第二子图形化光刻胶层109，第二图形化光刻胶层的第二子图形化光刻胶层109内包括暴露出第二有源区12的第二部分122的第三图形，采用刻蚀工艺以第二图形化光刻胶层的第二子图形化光刻胶层109为掩膜版，刻蚀衬底10，得到第二沟槽70的第二部分72。
作为示例，请参考图14，步骤S104中形成第三沟槽80包括采用形成上述第二沟槽70相同的方法，于衬底10内的第三有源区13中形成第三沟槽80的第一部分81、第三沟槽80的第二部分82、第三沟槽80的第三部分83、第三沟槽80的第四部分84及第三沟槽80的第五部分85。
作为示例，请参考图14，第一沟槽60、第二沟槽70及第三沟槽80为浅沟槽隔离（shallow trench isolation，STI），通过设置不同的STI的深度，即，根据元件的需求设置第一沟槽60、第二沟槽70的第一部分71、第二沟槽70的第二部分72、第三沟槽80的第一部分81、第三沟槽80的第二部分82、第三沟槽80的第三部分83、第三沟槽80的第四部分84及第三沟槽80的第五部分85的不同深度，形成不同有源区栅极下的深度，因此实现对不同有源区的效能的单独调整，进而实现针对器件不同区域单独调整相应元件特性的功能，提高半导体结构100的灵活性和良率。
作为示例，请继续参考图14，第一沟槽60、第二沟槽70的第一部分71、第二沟槽70的第二部分72、第三沟槽80的第一部分81、第三沟槽80的第二部分82、第三沟槽80的第三部分83、第三沟槽80的第四部分84及第三沟槽80的第五部分85的深度为5nm-10nm，例如，沟槽深度可以为5nm、6nm、7nm、8nm、9nm及10nm等等。
作为示例，请参考图15，步骤S106中可以采用沉积工艺形成栅介质层20，栅介质层20覆盖第一有源区11、第二有源区12与第三有源区13的裸露顶面，以及第一沟槽60、第二沟槽70、第三沟槽80的侧壁与底面。栅介质层20的材料包括二氧化硅或其他介电常数较高（high-k）的材料，例如介电常数大于3.9的材料。
作为示例，请参考图16，步骤S108中可以采用沉积工艺形成覆盖栅介质层20的顶面的栅导电层30，栅导电层30的顶面高于栅介质层20的顶面；栅导电层30朝向第一有源区11延伸的部分用于构成第一凸出部32；栅导电层30朝向第二有源区12延伸的部分用于构成第二凸出部33，第二凸出部33包括第二凸出部33的第一子凸出部331及第二凸出部33的第二子凸出部332；栅导电层30朝向第三有源区13延伸的部分用于构成第三凸出部34，第三凸出部34包括第一存储凸出部341、第二存储凸出部342、第三存储凸出部343、第四存储凸出部344及第五存储凸出部345；栅导电层30高出栅介质层20的顶面的部分用于构成平直部31。
在一些实施例中，请继续参考图16，第一凸出部32、第二凸出部33及第三凸出部34中至少一个嵌入衬底10内，凸出部嵌入衬底10内可以提高对应有源区的性能。
作为示例，请参考图4，步骤S108之后还包括采用沉积工艺于栅导电层30的顶面沉积导电层50，栅导电层30和导电层50的材料可以相同。
应该理解的是，虽然图5的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，虽然图 5 中的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。
本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。
以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对公开专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。

Claims (10)

1.一种半导体结构，其特征在于，包括：
衬底，所述衬底内形成有沿第一方向间隔排布的第一有源区、第二有源区及用于形成存储器的第三有源区，所述第一有源区与所述第二有源区用于形成不同类型的晶体管；
栅导电层，包括平直部及设置于所述平直部与所述衬底之间且底面不齐平的第一凸出部、第二凸出部及第三凸出部，所述第一凸出部朝向所述第一有源区延伸，所述第二凸出部朝向所述第二有源区延伸，及所述第三凸出部朝向所述第三有源区延伸；
栅介质层，位于所述衬底与所述栅导电层之间；
所述第二凸出部嵌入所述衬底内，所述第二凸出部的底面低于所述第一凸出部的底面，且高于所述第三凸出部的底面。
2.如权利要求1所述的半导体结构，其特征在于，所述第一凸出部及所述第三凸出部均嵌入所述衬底内。
3.如权利要求2所述的半导体结构，其特征在于，所述第二有源区被其内的隔离结构隔离成底面齐平或不齐平的第一部分及第二部分；
所述第二凸出部包括沿第一方向间隔排布的第一子凸出部及第二子凸出部，所述第一子凸出部的部分嵌入所述第一部分内，所述第二子凸出部的部分嵌入所述第二部分内。
4.如权利要求2所述的半导体结构，其特征在于，所述第一有源区及所述第二有源区为所述半导体结构的逻辑区，所述第一有源区用于形成N形晶体管，所述第二有源区用于形成P形晶体管。
5.如权利要求1-4任一项所述的半导体结构，其特征在于，还包括：
导电层，覆盖所述栅导电层的顶面；
侧墙，覆盖所述栅介质层、所述栅导电层，以及所述导电层的侧表面。
6.如权利要求5所述的半导体结构，其特征在于，包括如下特征中的至少一种：
所述栅导电层的材料选自多晶硅、掺杂的多晶硅、金属或其组合；
所述导电层的材料选自多晶硅、掺杂的多晶硅、金属或其组合。
7.一种半导体结构的制备方法，其特征在于，用于制备权利要求1-6任一项所述的半导体结构，所述半导体结构的制备方法包括：
提供衬底，所述衬底内形成有沿第一方向间隔排布的第一有源区、第二有源区及用于形成存储器的第三有源区，所述第一有源区与所述第二有源区用于形成不同类型的晶体管；
形成位于所述第一有源区内的第一沟槽、位于所述第二有源区内的第二沟槽，及位于所述第三有源区内的第三沟槽，所述第一沟槽、所述第二沟槽及所述第三沟槽的底面不齐平；
形成栅介质层，所述栅介质层覆盖所述第一有源区、所述第二有源区与所述第三有源区的裸露顶面，以及所述第一沟槽、所述第二沟槽、所述第三沟槽的侧壁与底面；
形成覆盖所述栅介质层的顶面的栅导电层，所述栅导电层的顶面高于所述栅介质层的顶面；所述栅导电层朝向所述第一有源区延伸的部分用于构成第一凸出部；所述栅导电层朝向所述第二有源区延伸的部分用于构成第二凸出部；所述栅导电层朝向所述第三有源区延伸的部分用于构成第三凸出部；所述栅导电层高出所述栅介质层的顶面的部分用于构成平直部；
所述第二有源区被其内的隔离结构隔离成第一部分及第二部分；形成所述第二沟槽包括：
于所述衬底的顶面形成第二图形化光刻胶层，所述第二图形化光刻胶层内包括暴露出所述第一部分的第二图形，以及暴露出所述第二部分的第三图形；
以所述第二图形化光刻胶层为掩膜版，刻蚀所述衬底，得到所述第二沟槽。
8.如权利要求7所述的半导体结构的制备方法，其特征在于，所述第一凸出部、所述第二凸出部及所述第三凸出部中至少一个嵌入所述衬底内。
9.如权利要求7所述的半导体结构的制备方法，其特征在于，形成所述第一沟槽包括：
于所述衬底的顶面形成第一图形化光刻胶层，所述第一图形化光刻胶层内包括暴露出所述第一有源区的第一图形；
以所述第一图形化光刻胶层为掩膜版，刻蚀所述衬底，得到所述第一沟槽。
10.如权利要求7所述的半导体结构的制备方法，其特征在于，所述第一有源区及所述第二有源区为所述半导体结构的逻辑区，所述第一有源区用于形成N形晶体管，所述第二有源区用于形成P形晶体管。
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