KR20130089120A - 미세 패턴들을 포함하는 반도체 소자 제조방법 - Google Patents

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Abstract

반도체 기판에 활성 라인(active line)들을 형성하고, 활성 라인들을 교차하는 콘택 라인(contact line)들의 배열을 형성한 후, 활성 라인에 교차되는 콘택 라인 부분에 중첩되게 콘택 라인들을 교차하는 라인 패턴(line pattern)들을 포함하는 식각 마스크(mask)를 형성하고, 식각 마스크에 노출되는 상기 콘택 라인 부분들을 선택적으로 식각하여 콘택 패턴들 및 사이의 콘택 분리 홈들을 형성하고, 콘택 분리 홈들에 노출되는 활성 라인 부분들을 선택적으로 식각하여 활성 패턴 분리 홈들을 형성하여 개개의 활성 패턴들을 분리하고, 활성 패턴들을 가로지르는 트랜지스터의 게이트(gate)들을 형성하고, 콘택 패턴들에 연결되는 비트 라인(bit line)들을 형성하는 반도체 소자 제조 방법을 제시한다.

Description

미세 패턴들을 포함하는 반도체 소자 제조방법{Methods for fabricating semiconductor device with fine pattenrs}
본 출원은 반도체 소자에 관한 것으로, 특히 미세 패턴들을 포함한 반도체 소자 제조 방법에 관한 것이다.
반도체 소자가 고집적화되고 미세화됨에 따라, 보다 미세한 크기의 미세 패턴을 구현하는 방법을 개발하고자 노력하고 있다. 디램(DRAM)과 같은 메모리(memory) 반도체 소자의 경우 메모리 셀을 이루는 셀 패턴들의 크기가 미세해짐에 따라, 30㎚ 이하의 테크놀로지(technology)에서는 단일 노광(single exoposur)을 채용하는 리소그래피(lithography) 과정으로 원하는 미세 패턴을 패터닝(patterning)하기가 실질적으로 어려워지고 있다.
라인 및 스페이스(line & space)들의 배열을 형성한 후, 라인들 중간 중간을 홀(hole) 패턴들의 배열을 포함하는 컷팅 마스크(cutting mask)를 사용하여 끊어 미세 패턴들의 배열로 분리하는 방법이 고려될 수 있다. 주식회사 하이닉스반도체에 의해 스페이서 패터닝 기술을 이용한 반도체 소자의 형성방법의 명칭으로 출원된 국내 출원번호 10-2009-0133241호에서 제시된 바와 같이, 스페이서 패터닝 기술(SPT: Spacer Patterning Technology)를 이용하여 라인 패턴들의 배열을 형성한 후, 라인 패턴 중간을 끊어주는 컷팅 마스크를 홀 패턴으로 형성하여, 홀 패턴에 노출된 라인 패턴 부분을 제거함으로써 미세 패턴들로 분리할 수 있다.
이와 같이 홀 패턴들의 배열을 이용하여 라인 패턴을 컷팅하여 미세 패턴들로 분리할 때, 반도체 소자의 테크놀로지가 더 축소되어 홀 패턴의 크기 또한 극심하게 작은 크기로 요구되고 있다. 이에 따라, 홀 패턴들의 배열 또한 단일 노광 리소그래피 과정으로 형성하기 어려워져, 홀 패턴들과 이전에 형성된 라인 패턴들 간의 중첩(overlay)을 안정적으로 확보하기도 더욱 어려워질 수 있다. 홀 패턴과 라인 패턴의 중첩에 불량이 유발될 경우, 라인 패턴들로부터 분리되어 구현되는 미세 패턴들의 장축 길이 분포 또한 불균일해지게 되며, 이는 반도체 소자의 신뢰성을 저하시키는 요인으로 작용하게 된다.
본 출원은 라인(line) 형상의 패턴들을 보다 미세한 크기의 패턴들로 분리하기 위한 컷팅 마스크를 라인 패턴들의 배열을 포함하게 도입하여, 서로 다른 층위에 형성되는 패턴들 간의 중첩 마진(overlay margin)을 보다 넓게 확보하고 공정 불량을 억제할 수 있는 미세 패턴들을 포함하는 반도체 소자 제조 방법을 제시하고자 한다.
본 출원의 일 관점은, 반도체 기판에 활성 라인(active line)들을 형성하는 단계; 상기 활성 라인들을 교차하는 콘택 라인(contact line)들의 배열을 형성하는 단계; 상기 활성 라인에 교차되는 상기 콘택 라인 부분에 중첩되게 상기 콘택 라인들을 교차하는 라인 패턴(line pattern)들을 포함하는 식각 마스크(mask)를 형성하는 단계; 상기 식각 마스크에 노출되는 상기 콘택 라인 부분들을 선택적으로 식각하여 콘택 패턴들 및 사이의 콘택 분리 홈들을 형성하는 단계; 상기 콘택 분리 홈들에 노출되는 상기 활성 라인 부분들을 선택적으로 식각하여 활성 패턴 분리 홈들을 형성하여 개개의 활성 패턴들을 분리하는 단계; 상기 활성 패턴들을 가로지르는 트랜지스터의 게이트(gate)들을 형성하는 단계; 및 상기 게이트 상측으로 교차되는 비트 라인(bit line)들을 형성하는 단계를 포함하는 반도체 소자 제조 방법을 제시한다.
본 출원의 다른 일 관점은, 반도체 기판에 활성 라인(active line)들을 설정하는 제1소자분리층을 형성하는 단계; 상기 활성 라인들을 교차하는 콘택 라인(contact line)들의 배열 및 상기 콘택 라인들 사이를 채우는 제1층간 절연층을 형성하는 단계; 상기 활성 라인에 교차되는 상기 콘택 라인 부분에 중첩되게 상기 콘택 라인들을 교차하는 라인 패턴(line pattern)들을 포함하는 식각 마스크(mask)를 형성하는 단계; 상기 식각 마스크에 노출되는 상기 콘택 라인 부분들을 선택적으로 식각하여 콘택 패턴들 및 사이의 콘택 분리 홈들을 형성하는 단계; 상기 콘택 분리 홈들에 노출되는 상기 활성 라인 부분들을 선택적으로 식각하여 활성 패턴 분리 홈들을 형성하여 개개의 활성 패턴들을 분리하는 단계; 상기 활성 패턴 분리 홈들을 채우는 제2소자분리층을 형성하는 단계; 상기 활성 패턴들을 가로지르는 트랜지스터의 게이트(gate)들을 형성하는 단계; 및 상기 게이트 상측으로 교차되는 비트 라인(bit line)들을 형성하는 단계를 포함하는 반도체 소자 제조 방법을 제시한다.
본 출원의 다른 일 관점은, 반도체 기판에 활성 라인(active line)들을 설정하는 제1소자분리층을 형성하는 단계; 상기 활성 라인들을 교차하는 가상 콘택 라인(pseude contact line)들의 배열 및 상기 가상 콘택 라인들 사이를 채우는 제1층간 절연층을 형성하는 단계; 상기 활성 라인에 교차되는 상기 가상 콘택 라인 부분에 중첩되게 상기 가상 콘택 라인들을 교차하는 라인 패턴(line pattern)들을 포함하는 식각 마스크(mask)를 형성하는 단계; 상기 식각 마스크에 노출되는 상기 가상 콘택 라인 부분들을 선택적으로 식각하여 가상 콘택 패턴들 및 사이의 가상 콘택 분리 홈들을 형성하는 단계; 상기 가상 콘택 분리 홈들에 노출되는 상기 활성 라인 부분들을 선택적으로 식각하여 활성 패턴 분리 홈들을 형성하여 개개의 활성 패턴들을 분리하는 단계; 상기 활성 패턴 분리 홈들을 채우는 제2소자분리층을 형성하는 단계; 상기 활성 패턴들을 가로지르는 트랜지스터의 게이트(gate)들을 형성하는 단계; 상기 가상 콘택 패턴들을 선택적으로 제거하여 콘택 패턴 홈들을 형성하는 단계; 상기 콘택 패턴 홈들을 채우는 콘택 패턴들을 형성하는 단계; 및 상기 콘택 패턴들에 연결되는 비트 라인(bit line)들을 형성하는 단계를 포함하는 반도체소자 제조방법을 제시한다.
본 출원의 다른 일 관점은, 반도체 기판의 셀 영역(cell)에 셀 활성 라인(active line)들을 설정하고 주변 영역(peripheral region)에 주변 활성 영역을 설정하는 제1소자분리층을 형성하는 단계; 상기 셀 활성 라인들을 교차하는 콘택 라인(contact line)들의 배열 및 상기 콘택 라인들 사이를 채우고 상기 주변 활성 영역을 덮는 제1층간 절연층을 형성하는 단계; 상기 셀 활성 라인에 교차되는 상기 콘택 라인 부분에 중첩되게 상기 콘택 라인들을 교차하는 라인 패턴(line pattern)들을 포함하는 식각 마스크(mask)를 형성하는 단계; 상기 식각 마스크에 노출되는 상기 콘택 라인 부분들을 선택적으로 식각하여 콘택 패턴들 및 사이의 콘택 분리 홈들을 형성하는 단계; 상기 콘택 분리 홈들에 노출되는 상기 활성 라인 부분들을 선택적으로 식각하여 활성 패턴 분리 홈들을 형성하여 개개의 활성 패턴들을 분리하는 단계; 상기 활성 패턴 분리 홈들을 채우는 제2소자분리층을 형성하는 단계; 상기 활성 패턴들을 가로지르는 셀 트랜지스터의 매몰 게이트(buried gate)들을 형성하는 단계; 상기 제1층간 절연층의 상기 주변 활성 영역을 덮는 부분을 선택적으로 제거하여 상기 주변 활성 영역을 노출하는 단계; 상기 노출된 주변 활성 영역 상에 주변 트랜지스터의 제1주변 게이트층을 형성하는 단계; 상기 제1층간 절연층 상에 상기 콘택 패턴들에 연결되고 상기 제1주변 게이트층을 덮는 비트 라인(bit line)층을 형성하는 단계; 및 상기 비트 라인층 및 하부의 상기 제1주변 게이트층을 선택적으로 식각하여 상기 콘택 패턴들에 연결되는 비트 라인들을 형성하고 상기 주변 영역 상에 상기 비트 라인층으로부터 패터닝된 제2주변 게이트 및 상기 제1주변 게이트층으로부터 패터닝된 제1주변 게이트를 포함하는 주변 게이트를 형성하는 단계를 포함하는 반도체 소자 제조 방법을 제시한다.
본 출원의 다른 일 관점은, 반도체 기판의 셀 영역(cell)에 셀 활성 라인(active line)들을 설정하고 주변 영역(peripheral region)에 주변 활성 영역을 설정하는 제1소자분리층을 형성하는 단계; 상기 셀 활성 라인들을 교차하는 가상 콘택 라인(pseude contact line)들의 배열 및 상기 가상 콘택 라인들 사이를 채우고 상기 주변 활성 영역을 덮는 제1층간 절연층을 형성하는 단계; 상기 셀 활성 라인에 교차되는 상기 가상 콘택 라인 부분에 중첩되게 상기 가상 콘택 라인들을 교차하는 라인 패턴(line pattern)들을 포함하는 식각 마스크(mask)를 형성하는 단계; 상기 식각 마스크에 노출되는 상기 가상 콘택 라인 부분들을 선택적으로 식각하여 가상 콘택 패턴들 및 사이의 콘택 분리 홈들을 형성하는 단계; 상기 콘택 분리 홈들에 노출되는 상기 셀 활성 라인 부분들을 선택적으로 식각하여 활성 패턴 분리 홈들을 형성하여 개개의 활성 패턴들을 분리하는 단계; 상기 활성 패턴 분리 홈들을 채우는 제2소자분리층을 형성하는 단계; 상기 활성 패턴들을 가로지르는 셀 트랜지스터의 매몰 게이트(buried gate)들을 형성하는 단계; 상기 가상 콘택 패턴들을 선택적으로 제거하여 콘택 패턴 홈들을 형성하는 단계; 상기 콘택 패턴 홈을 채우는 콘택 패턴들을 형성하는 단계; 상기 제1층간 절연층의 상기 주변 활성 영역을 덮는 부분을 선택적으로 제거하여 상기 주변 활성 영역을 노출하는 단계; 상기 노출된 주변 활성 영역 상에 주변 트랜지스터의 제1주변 게이트층을 형성하는 단계; 상기 제1층간 절연층 상에 상기 콘택 패턴들에 연결되고 상기 제1주변 게이트층을 덮는 비트 라인(bit line)층을 형성하는 단계; 및 상기 비트 라인층 및 하부의 상기 제1주변 게이트층을 선택적으로 식각하여 상기 콘택 패턴들에 연결되는 비트 라인들을 형성하고 상기 주변 영역 상에 상기 비트 라인층으로부터 패터닝된 제2주변 게이트 및 상기 제1주변 게이트층으로부터 패터닝된 제1주변 게이트를 포함하는 주변 게이트를 형성하는 단계를 포함하는 반도체 소자 제조 방법을 제시한다.
상기 제1소자분리층을 형성하는 단계는 상기 활성 패턴들이 위치할 활성 영역 부분들 사이의 분리 부분들을 포함하는 상기 활성 라인들의 배열 레이아웃(layout)을 얻는 단계; 상기 반도체 기판 상에 상기 활성 라인들의 배열 레이아웃을 따르는 트렌치 식각 마스크(etch mask for trench)를 형성하는 단계; 상기 트렌치 식각 마스크에 노출된 상기 반도체 기판 부분을 식각하여 트렌치(trench)를 형성하는 단계; 및 상기 트렌치를 채우는 상기 제1소자분리층을 형성하는 단계를 포함할 수 있다.
상기 콘택 라인(contact line)들은 상기 활성 라인들 중 어느 하나의 상기 활성 라인에 위치하는 어느 하나의 상기 분리 부분과 상기 활성 라인에 대해 2번째 위치하는 다른 하나의 상기 활성 라인에 위치하는 다른 하나의 상기 분리 부분을 이어주는 라인 패턴(line pattern)으로서 상기 두 분리 부분들을 중첩되게 지나도록 연장될 수 있다.
상기 식각 마스크(mask)는 상기 활성 라인들의 분리 부분들에 중첩된 상기 콘택 라인 부분들을 노출하는 라인 패턴으로 형성될 수 있다.
상기 활성 라인들의 배열 레이아웃을 얻는 단계는 상기 활성 라인들이 상기 게이트들 및 비트 라인들에 대해 사선 방향으로 교차하게 연장하는 라인 패턴(line pattern)들로 설정하는 단계를 포함할 수 있다.
상기 트렌치 식각 마스크(etch mask for trench)를 형성하는 단계는 스페이서 패터닝 기술(SPT), 이중 패터닝 기술(DPT), 이중 노광 기술(DET), 리소그래피-리소그래피-식각 기술(LLE) 또는 리소그래피-식각-리소그래피-식각 기술(LELE)을 적용하여 수행될 수 있다.
상기 제1소자분리층을 형성하는 단계는 상기 트렌치를 채우는 실리콘 질화물층을 증착하는 단계; 및 상기 실리콘 질화물층을 평탄화하는 단계를 포함할 수 있다.
상기 콘택 라인(contact line)들의 배열을 형성하는 단계는 상기 반도체 기판을 덮는 상기 제1층간 절연층을 형성하는 단계; 상기 제1층간 절연층을 선택적으로 식각하여 콘택 라인 홈(contact line groove)들을 형성하는 단계; 및 상기 콘택 라인 홈을 채우는 도전층을 증착하는 단계를 포함할 수 있다.
상기 콘택 라인 홈을 채우는 도전층은 도전성 폴리 실리콘층 또는 텅스텐을 포함하는 금속층을 포함할 수 있다.
상기 식각 마스크는 상기 콘택 라인들 사이의 상기 제1층간 절연층 부분을 일부 노출하게 형성되고, 상기 콘택 분리 홈들은 상기 식각 마스크 및 상기 식각 마스크에 의해 노출된 상기 제1층간 절연층 부분에 함께 노출되는 상기 콘택 라인 부분들이 선택적으로 식각 제거되어 형성될 수 있다.
상기 활성 패턴 분리 홈들은 상기 콘택 분리 홈들 바닥에 노출된 상기 제1소자분리층 부분 및 주위의 상기 제1층간 절연층 부분에 자기정렬(self align)되도록 형성될 수 있다.
상기 제2소자분리층을 형성하는 단계는 상기 활성 패턴 분리 홈들 및 상기 콘택 분리 홈들을 채우게 실리콘 질화물층을 증착하는 단계; 및 상기 콘택 분리 홈들이 다시 열리게 상기 실리콘 질화물층을 리세스(recess)하는 단계를 포함할 수 있다.
상기 다시 열린 콘택 분리 홈들을 채우는 제2층간절연층을 형성하는 단계를 더 포함할 수 있다.
상기 트랜지스터의 게이트들을 형성하는 단계는 상기 제1층간 절연층 및 하부의 상기 활성 패턴 부분들을 선택적으로 식각하여 상기 활성 패턴들을 가로지르는 라인(line) 형상의 매몰 게이트 홈(groove for buried gate)들을 형성하는 단계; 상기 매몰 게이트 홈들을 채우는 매몰 게이트층을 형성하는 단계; 상기 매몰 게이트층을 리세스하여 상측에 오목한 실링 홈(sealing groove)를 가지는 매몰 게이트들을 형성하는 단계; 및 상기 실링 홈을 채우는 실링층을 형성하는 단계를 포함할 수 있다.
상기 비트 라인들을 형성하는 단계는 상기 콘택 패턴들에 연결되는 비트 라인 도전층을 상기 제1층간 절연층 상에 형성하는 단계; 상기 비트 라인 도전층 상에 비트 라인 캡층(bit line capping layer)을 절연층으로 형성하는 단계; 상기 비트 라인 캡층 및 상기 비트 라인 도전층을 선택적으로 식각하여 상기 비트 라인들을 형성하는 단계; 및 상기 비트 라인 및 상측의 상기 비트 라인 캡층의 측부를 차폐하는 비트 라인 스페이서(spacer)를 형성하는 단계를 포함할 수 있다.
상기 비트 라인들 사이를 채우는 제3층간 절연층을 형성하는 단계; 상기 제3층간 절연층 및 상기 제1층간 절연층을 관통하여 상기 활성 패턴들에 접속되는 스토리지노드 콘택(storage node contact)들을 형성하는 단계; 및 상기 스토리지노드 콘택들에 연결되는 커패시터의 스토리지노드들을 형성하는 단계를 더 포함할 수 있다.
상기 가상 콘택 라인(pseude contact line)들의 배열을 형성하는 단계는 상기 반도체 기판을 덮는 상기 제1층간 절연층을 형성하는 단계; 상기 제1층간 절연층을 선택적으로 식각하여 콘택 라인 홈(contact line groove)들을 형성하는 단계; 및 상기 콘택 라인 홈을 채우는 절연층을 상기 제1층간 절연층과 다른 절연층을 증착하여 상기 가상 콘택 라인들을 형성하는 단계를 포함할 수 있다.
상기 제1층간 절연층은 실리콘 산화물층을 포함하여 형성되고, 상기 가상 콘택 라인들은 실리콘 산화물층을 포함하여 형성되고, 상기 식각 마스크는 상기 제1층간 절연층과 다른 비정질 카본(amorphhous carbon)층을 포함하여 형성될 수 있다.
상기 가상 콘택 분리 홈을 형성하는 단계 이후에, 상기 가상 콘택 분리 홈의 측벽에 상기 활성 패턴 분리 홈의 선폭을 줄여주는 스페이서(spacer)를 부착하는 단계를 더 포함하고, 상기 활성 패턴 분리 홈은 상기 스페이서 및 상기 콘택 분리 홈들 바닥에 노출된 상기 제1소자분리층 부분에 자기정렬(self align)될 수 있다.
상기 스페이서는 상기 제1소자분리층과 동일한 절연층을 포함하여 형성될 수 있다.
상기 제2소자분리층을 형성하는 단계는 상기 활성 패턴 분리 홈들 및 상기 가상 콘택 분리 홈들을 채우는 실리콘 질화물층을 증착하는 단계; 및 상기 가상 콘택 패턴들의 상측 표면이 노출되게 상기 실리콘 질화물층을 리세스(recess)하는 단계를 포함할 수 있다.
상기 콘택 패턴들을 형성하는 단계 이후에, 상기 콘택 패턴들의 측벽이 노출되게 상기 제1층간 절연층 및 상기 제2소자분리층을 선택적으로 리세스(recess)하는 단계; 및 상기 측벽이 노출된 콘택 패턴들 사이를 채우는 제2층간 절연층을 상기 제2소자분리층과 다른 절연층을 포함하여 형성하는 단계를 더 포함할 수 있다.
상기 제2층간 절연층은 실리콘 산화물층을 포함하여 형성될 수 있다.
상기 제1주변 게이트층은 도전성 폴리 실리콘층을 포함하여 형성되고, 상기 비트 라인층은 텅스텐(W)을 포함하는 금속층을 포함하여 형성될 수 있다.
본 출원의 실시예들에 따르면, 라인(line) 형상의 패턴들을 보다 미세한 크기의 패턴들로 분리하기 위한 컷팅 마스크를 또 다른 라인 패턴들의 배열을 포함하게 도입할 수 있다. 이에 따라, 서로 다른 층위에 형성되는 패턴들 간의 중첩 마진(overlay margin)을 보다 넓게 확보하고 공정 불량을 억제할 수 있는 미세 패턴들을 포함하는 반도체 소자 제조 방법을 제시할 수 있다.
도 1 내지 도 34은 본 출원의 실시예에 따른 미세 패턴들을 포함하는 반도체 소자 제조 방법을 보여주는 도면들이다.
도 35는 본 출원의 실시예에 따른 미세 패턴들을 포함하는 반도체 소자 제조 방법의 제1변형예를 보여주는 도면이다.
도 36 내지 도 58은 본 출원의 실시예에 따른 미세 패턴들을 포함하는 반도체 소자 제조 방법의 제2변형예를 보여주는 도면들이다.
도 1 내지 도 34는 본 출원의 실시예에 따른 미세 패턴들을 포함하는 반도체 소자 제조 방법을 보여주는 도면들이다.
본 출원의 실시예에 따른 반도체 소자 및 제조방법을 디램(DRAM) 반도체 소자의 셀 트랜지스터(cell transistor)가 집적될 활성 영역(active region)들의 배열과 이에 비트라인(bit line)을 접속할 비트라인 연결 콘택의 배열을 중심으로 설명하지만, 본 출원은 라인 패턴들의 레이아웃(layout)들을 상호 교차되게 하여 서로 다른 층위들에 위치하는 미세 패턴들을 형성하는 방법을 제시한다.
도 1은 반도체 소자의 셀 소자분리(cell isolation) 구조의 레이아웃(layout)을 보여주는 평면도이다.
도 1을 참조하면, 메모리 셀(memory cell)들이 집적될 셀 영역(cell region)에서 셀 트랜지스터들이 집적될 셀 활성 영역(11)들의 배열을 설정하는 셀 소자분리 영역(15)을 포함하는 셀 소자분리 구조의 레이아웃(10)은, 2F × 3F의 레이아웃 배열을 따라 X-Y축에 대해 사선 방향으로 장축 방향이 연장되는 장방형 형태의 셀 활성 영역(11)들의 배열을 설정하게 설계될 수 있다. 예컨대, 활성 영역(11)의 장축 방향은 Y축에 대해 대략 18° 기울어진 사선 방향으로 배치될 수 있다. 디램 반도체 소자가 30㎚ 이하 20㎚ 급 테크놀로지(technology)로 작아지며, 셀 활성 영역(11)을 단일 노광(single exposure)으로 웨이퍼(wafer) 또는 반도체 기판 상에 패턴 전사하기가 어려워져, 라인 및 스페이스(line & space) 배열과 같이 라인 패턴(line pattern)들이 반복된 패턴 배열을 반도체 기판 상에 형성한 후, 라인 패턴들의 중간 중간을 끊어 보다 미세한 크기의 미세 패턴들로 분리하는 과정으로 활성 영역(11)을 패터닝하는 과정을 도입할 수 있다.
도 2 및 도 3는 반도체 기판(100)에 소자분리를 위한 트렌치들(trench: 151, 153)을 형성하는 단계를 보여준다.
도 2는 셀 활성 라인 마스크 레이아웃(cell active line mask layout: 20)을 보여준다. 도 1에 제시된 바와 같이 설계된 셀 활성 영역(11)들을 장축 방향으로 연결하여 라인 패턴(line pattern)을 이루어, 라인 및 스페이스 형태의 셀 활성 라인 마스크(21)의 레이아웃(20)을, 도 1의 셀 소자분리 구조의 레이아웃(10)으로부터 추출한다. 생성된 셀 활성 라인 마스크(21)는 도 1의 셀 활성 영역(11)의 장방형 형태의 영역과, 장축 방향에서의 이들 셀 활성 영역(11)들 사이 부분을 덮는 라인 패턴들을 포함하여 생성될 수 있다. 셀 활성 라인 마스크(21)들의 라인 패턴들 사이의 스페이스 부분(25)은 셀 소자분리 영역(도 1의 15)을 포함하는 영역으로 설정된다.
도 3은 반도체 기판(100)에 소자분리를 위한 트렌치들(151, 153)을 형성하는 과정을 보여주는 단면도들이다. 반도체 기판(100)은 상대적으로 미세한 크기의 셀 회로 들이 집적되는 셀 영역과 이러한 셀 회로들을 제어하는 주변 회로들이 집적되는 주변 영역(peripheral region)을 포함할 수 있다. 메모리 소자, 예컨대, 디램 소자의 경우, 셀 영역에는 셀 트랜지스터 및 셀 커패시터(cell capacitor)와 같은 메모리 셀 회로를 이루는 소자들이 집적될 수 있고, 주변 영역에는 메모리 셀 회로의 독출 및 쓰기 등과 같은 동작을 제어하는 센스 앰플리파이어(sense amplifier)와 같은 주변 회로들을 구성하는 주변 트랜지스터들이 집적될 수 있다.
도 3은 도 2의 A-A' 및 B-B' 절단선을 따르는 셀 영역의 반도체 기판(100)의 단면들 및 이러한 셀 영역 주위에 배치되는 주변 영역의 단면을 보여준다. 반도체 기판(100) 상에 활성 영역을 설정하는 소자분리 트렌치들(151, 153)을 형성하기 위한 트렌치 식각 마스크(etch mask for trenchs: 210)를 형성한다.
트렌치 식각 마스크(210)는 셀 영역의 제1트렌치 식각 마스크(211)와 주변 영역의 제2트렌치 식각 마스크(213)을 포함하여 형성될 수 있다. 예컨대, 실리콘(Si) 기판과 같은 반도체 기판(100) 상에 트렌치 식각 마스크층을 형성하고, 트렌치 식각 마스크층의 셀 영역 부분에 도 2에 제시된 바와 같은 제1트렌치(151) 부분을 여는 셀 활성 라인 마스크(21)의 레이아웃(20)을 패턴 전사하고, 주변 영역에 제2트렌치(153) 부분을 여는 별도의 마스크 레이아웃을 패턴 전사한 후, 트렌치 식각 마스크층을 선택적 식각하여 트렌치 식각 마스크(210)를 형성한다. 이때, 셀 영역의 셀 활성 라인 마스크(21)의 레이아웃(20)을 따르게 제1트렌치 식각 마스크(211)를 형성하기 위해서, 스페이서 패터닝 기술(SPT: Spacer Patterning Technology)와 같은 라인 및 스페이스 배열을 형성하는 미세 패터 형성 기술을 적용할 수 있다.
주변 영역의 경우 셀 영역에 비해 상대적으로 큰 크기의 패턴들이 형성되므로, 주변 영역 상의 제2트렌치 식각 마스크(213)에는 SPT 기술이 적용되지 않을 수 있다. 셀 영역에만 SPT 기술과 같은 미세 패턴 형성 기술을 적용하기 위해서, 셀 영역과 주변 영역에는 별도의 노광 과정들이 독립적으로 수행될 수도 있다. 또한, 셀 영역에 라인 및 스페이스 배열을 형성할 때, SPT 이외에 이중 패터닝 기술(DPT: Double Patterning Technology)나 이중 노광 기술(DET: Double Exposure Technology), 리소그래피-리소그래피-식각 기술(LLE: Lithography Lithography Etch), 리소그래피-식각-리소그래피-식각 기술(LELE: Lithography Etch Lithography Etch)와 같이 라인 패턴들의 배열을 형성하는 미세 패턴 형성 기술들이 적용될 수도 있다.
반도체 기판(100) 상에 트렌치 식각 마스크(210)을 형성한 후, 트렌치 식각 마스크(210)에 의해 노출된 반도체 기판(100) 부분을 선택적으로 식각하여 셀 영역의 제1트렌치(151) 및 주변 영역의 제2트렌치(153)을 형성한다. 제1트렌치(151)는 도 2의 셀 활성 라인 마스크 레이아웃(20)을 따라, 라인 형상으로 셀 활성 라인(111)들을 설정하게 형성되고, 제2트렌치(153)는 주변 활성 영역(113)을 설정하게 형성된다. 라인 형상의 제1트렌치(151)들에 의해 설정되는 셀 활성 라인(111)들은 후속 과정에서 중간 중간 끊어져 도 1에 제시된 바와 같은 셀 활성 영역(11)들과 같은 보다 미세한 크기의 미세 패턴들로 분리되어야 하지만, 주변 활성 영역(113)은 더 이상 미세 패턴들로 분리되지 않고 주변 트랜지스터들을 포함하는 주변 회로들이 집적될 활성 영역 형태로 패터닝될 수 있다.
도 4 및 도 5는 반도체 기판(100)에 소자분리를 위한 층(230)을 형성하는 단계를 보여준다. 도 4는 셀 활성 라인(111)들의 배열 레이아웃을 보여주는 평면도이고, 도 5는 소자분리층(230)의 단면을 보여준다.
도 4 및 도 5를 참조하면, 제1 및 제2트렌치들(151, 153)의 바닥 및 측벽 상에 트렌치 라이너(trench liner: 210)를 절연층으로 형성한다. 이러한 트렌치 라이너(210)를 형성하는 과정은 소자분리 구조에서 측벽 산화물층(wall oxide layer)을 형성하는 과정으로 수행될 수 있다. 예컨대, 제1 및 제2트렌치들(151, 153)이 형성된 반도체 기판(100)에 측벽 산화(wall oxidation) 과정을 수행하여, 반도체 기판(100) 표면에 실리콘 산화물층을 열산화로 성장시킬 수 있다. 트렌치 라이너(210)를 얇은 두께, 예컨대, 수 Å 내지 수십 Å, 경우에 따라서는 수백 Å 두께로 성장시킬 수 있다.
트렌치 라이너(210)를 형성한 후, 제1 및 제2트렌치들(151, 153)을 채우는 소자분리층(isolation layer: 230)을 절연층으로 형성한다. 이때, 제1트렌치(151)에 비해 넓은 폭으로 형성되는 제2트렌치(153)을 보이드(void)와 같은 채움 불량(filling failure)없이 원활히 채우기 위해서, 소자분리층(230)은 셀 영역과 주변 영역에서 상호 다른 층 구조로 도입될 수 있다.
셀 영역의 제1트렌치(151)는 단일 절연층, 예컨대, 실리콘 질화물(Si3N4)층을 포함하는 제1소자분리층(231)으로 채우지고, 제2트렌치(153)의 상대적으로 넓은 폭에 의해 라이너(liner) 형상으로 형성된 제1소자분리층(231) 상에 채움 특성(gap filling property)가 상대적으로 우수한 유동성 절연층, 예컨대, 스핀온유전층(SOD: Spin On Dielectric)을 포함하는 제2소자분리층(233)을 형성하여, 제2소자분리층(233) 및 제1소자분리층(231)의 복합층 구조로 제2트렌치(153)가 채워지게 한다. 실리콘 질화물층의 제1소자분리층(231)을 제1트렌치(151)를 채우게 증착하고, 제2트렌치(153)의 제1소자분리층(231) 부분의 오목한 형상을 채우게 제2소자분리층(233)을 SOD를 도포하고 열처리에 의해 치밀화(densification)한 후, 실질적으로 실리콘 산화물(SiO2)로 치밀화된 SOD층을 평탄화하여 제2트렌치(153)을 채우는 제1 및 제2소자분리층들(231, 233)의 이중층 구조를 구현할 수 있다. 이때, 평탄화 과정은 제1 및 제2트렌치들(151, 153)에 인근하는 반도체 기판(100)의 상측 표면 부분을 노출하게 수행될 수 있고, 또는 반도체 기판(100)의 상측 표면 부분에 제1소자분리층(231) 부분이 일부 두께 잔류하여 하부의 반도체 기판(100) 표면을 보호하게 수행될 수도 있다.
제1소자분리층(231)은 후속 반도체 기판(100) 상측에 형성될 층간 절연층과 식각 선택비를 가질 수 있는 다른 절연 물질로도 형성될 수 있지만, 후속 층간 절연층의 패터닝을 위한 식각 시 식각 종료(etch stop) 또는 과도한 식각에 의한 손상을 억제하기 위해서 실리콘 질화물층으로 형성되는 것이 유효하다.
도 4를 다시 참조하면, 제1소자분리층들(231)에 의해 실질적으로 설정된 셀 활성 라인(111)들은, 도 1에 제시된 바와 같은 셀 활성 영역(11)들의 배열로 패터닝되기 위해서 중간 중간 분리되게 된다. 이러한 셀 활성 라인(111)의 분리를 위해서, 셀 활성 영역(11)에 해당되는 셀 활성 영역 부분(117)과 분리 부분(118, 119)을 셀 활성 라인(111)에 설정할 수 있다. 분리 부분(118, 119)들은 도 1의 레이아웃에서 셀 활성 영역(11)들의 장축 방향으로의 셀 활성 영역(11)들 사이 부분에 해당되게 설정될 수 있다.
이러한 분리 부분(118, 119)들에 해당되는 영역을 노출하는 컷팅 홀(cutting hole)들의 배열을 포함하는 컷팅 마스크(cutting mask)를 반도체 기판(100) 상에 형성하고, 컷팅 마스크를 식각 마스크로 이용하는 선택적 식각 과정을 수행하여, 분리 부분(118, 119)에 해당되어 노출된 반도체 기판(100) 부분을 선택적으로 제거함으로써, 셀 활성 라인(111)을 개별 셀 활성 영역 부분(117)들로 분리하는 방법을 고려할 수 있다.
분리 부분(118, 119)들을 노출하는 컷팅 홀들을 가지는 컷팅 마스크(도시되지 않음)를 반도체 기판(100) 상에 형성할 때, 컷팅 마스크를 패터닝하는 과정에서 상당한 어려움들이 수반될 수 있다. 반도체 소자가 30㎚ 이하 테크놀로지로 극히 미세화되고 있어, 분리 부분(118, 119) 이웃하는 분리 부분(118, 119)들 간의 피치(pitch)가 매우 작아지고 있어, 분리 부분(118, 119)들에 해당되는 컷팅 홀들을 단일 노광(single exposure) 과정으로 반도체 기판(100) 상에 패턴 전사하기가 실질적으로 어렵다. 이에 따라, 이중 패터닝 기술(DPT)와 같이 2장의 포토 마스크(photo mask)를 사용하여, 홀수 번째의 제1분리 부분(118)들에 해당되는 제1컷팅 홀들을 1차 노광 패턴 전사하고, 연후에 짝수 번째의 제2분리 부분(119)들에 해당되는 제2컷팅 홀들을 2차 노광 패턴 전사하는 방법이 고려될 수 있다.
이러한 DPT와 같은 미세 패턴 형성 기술은 2장의 포토 마스크들을 이용하여 이중 노광 과정들이 요구되므로, 2차례의 노광 과정들에서 2장의 포토 마스크들 사이에 중첩(overlay) 문제가 수반되고, 또한, 많은 비용 부담이 수반된다. 2장의 포토 마스크들 사이에 정교한 중첩을 확보하기가 어려워, 컷팅 홀들을 포함하는 컷팅 과정에서의 균일도가 저하될 수 있어, 결과로 분리된 셀 활성 영역 부분(117)의 패턴들이 장축 방향에서의 길이가 균일하지 못하여 장축 선폭(CD) 변동이 유발될 수 있고, 또한, 메몰 게이트(BG: Buried Gate)와 비트 라인(BL: Bit Line)와 분리된 셀 활성 영역 부분(117) 간의 중첩에 문제가 유발될 수 있다.
본 출원에서는 컷팅 홀들을 포함하는 컷팅 마스크를 도입하지 않고서도, 공정 과정 중에 셀 활성 라인(111)들의 분리 부분(118, 119)들을 선택적으로 제거하여 개별 셀 활성 영역 부분(117)들로 분리하는 방법을 제시한다.
도 6 및 도 7은 제1층간 절연층(310)에 콘택 라인 홈(contact line groove: 330)을 형성하는 단계를 보여준다. 도 6은 셀 영역에서의 콘택 라인 홈(330)들의 배열 레이아웃을 보여주는 평면도이고, 도 7는 제1층간 절연층(310)의 단면 형상을 보여준다.
도 6 및 도 7을 참조하면, 제1 및 제2트렌치(151, 153)를 채우는 소자분리층(230)을 평탄화한 후, 반도체 기판(100)의 노출된 표면을 덮는 제1층간 절연층(310)을 형성한다. 제1층간 절연층(310)을 패터닝하는 식각 과정에서 셀 영역에 형성된 제1소자분리층(231)이 과도하게 손상되지 않도록, 제1층간 절연층(310)은 제1소자분리층(231)을 이루는 실리콘 질화물과 식각 선택비를 가질 수 있는 절연 물질, 예컨대, 실리콘 산화물(SiO2)을 포함하여 형성될 수 있다.
제1층간 절연층(310)을 증착한 후, 제1층간 절연층(310)의 셀 영역을 덮는 부분에 선택적 식각을 수행하여 콘택 라인 홈(330)을 형성한다. 콘택 라인 홈(330)은 셀 활성 라인(111)들을 교차하는 라인 형상의 홈으로 형성될 수 있다. 이때, 콘택 라인 홈(330)의 레이아웃은 도 4의 셀 활성 라인(111)들의 레이아웃으로부터 추출될 수 있다. 셀 활성 라인(111)들의 분리 부분(118, 119)들을 연결하는 사선 라인(line)들을 설정하여, 도 6에 제시된 바와 같이 셀 활성 라인(111)에 교차되는 라인 형상으로 콘택 라인 홈(330)들의 배열을 생성할 수 있다. 이때, 홀수 번째의 제1분리 부분(118)들을 상호 연결하고 또한 짝수 번째의 제2분리 부분(119)들을 상호 연결시킴으로써, 라인 형상의 콘택 라인 홈(330)들의 배열 레이아웃을 생성할 수 있다.
콘택 라인 홈(330)은 분리 부분(118, 119)들에 중첩되게 연장되는 라인 형상이지만, 또한 셀 활성 패턴들로 분리될 셀 활성 영역 부분(117)의 중간을 지나는 라인 형상으로 설정된다. 예컨대, 두 개의 홀수 번째 셀 활성 라인(111)들 사이에 위치하는 짝수 번째 셀 활성 라인(111)의 중간 부분을 겹쳐 지나는 라인 형상으로 콘택 라인 홈(330)은 생성된다. 짝수 번째 셀 활성 라인(111)의 중간 부분을 겹쳐 지나는 콘택 라인 홈(330) 부분은 하나의 셀 활성 영역 부분(117) 상에 집적되는 두 개의 셀 트랜지스터들에 공통 연결되는 비트 라인 콘택(BLC: Bit Line Contact)이 위치할 지점(115)으로 설정된다. 두 개의 짝수 번째 셀 활성 라인(111)들 사이에 위치하는 홀수 번째 셀 활성 라인(111)의 중간 부분을 겹쳐 지나는 콘택 라인 홈(330) 부분 또한 마찬가지로 BLC이 위치할 지점(115)으로 설정된다.
이와 같은 콘택 라인 홈(330)들의 배열 레이아웃을 가지는 포토 마스크(photo mask)를 제작한 후, 이를 이용하는 노광 및 식각 과정을 수행하여 제1층간 절연층(310)의 셀 영역 부분에 콘택 라인 홈(330)들을 형성한다.
도 8 및 도 9는 콘택 라인(contact line: 430)을 형성하는 단계를 보여준다. 도 8은 셀 영역에서의 콘택 라인(430)들의 배열 레이아웃을 보여주는 평면도이고, 도 9는 제1층간 절연층(310)에 콘택 라인(430)이 삽입된 단면 형상을 보여준다.
도 8 및 도 9를 참조하면, 콘택 라인 홈(330)을 채우는 도전층을 형성하여 셀 활성 라인(111)의 BLC 지점(115) 및 분리 부분(118, 119)에 접촉하는 콘택 라인(430)을 형성한다. 콘택 라인 홈(330)의 측벽에 절연 강화를 위한 절연 제1스페이서(spacer: 431)를 절연층의 증착 및 이방성 식각을 이용하여 형성하고, 제1스페이서(431)에 의해 노출된 바닥 부분에 접촉하는 불순물의 도핑(doping)에 의해 도전성을 가지는 도전성 폴리 실리콘층(poly silicon layer)을 증착하고, CMP 등으로 평탄화하여 콘택 라인(430)을 형성한다. 이때, 도전성 폴리 실리콘층과 같이 도전성을 가지는 도전 물질, 예컨대, 텅스텐(W), 티타늄 질화물(TiN) 등과 같은 금속층을 포함하여 콘택 라인(430)을 형성할 수도 있다.
도 10 및 도 11은 콘택 분리 식각 마스크(450)을 형성하는 단계를 보여준다. 도 10은 셀 영역에서의 콘택 분리 식각 마스크(450)의 배열 레이아웃을 보여주는 평면도이고, 도 11은 콘택 분리 식각 마스크(450) 및 분리된 콘택 패턴(435)들의 단면 형상을 보여준다.
도 10 및 도 11을 참조하면, 콘택 라인(430)을 개별 연결 콘택, 예컨대, 비트 라인 콘택(BLC)들로 분리하기 위한 콘택 분리 식각 마스크(450)을 형성한다. 콘택 분리 식각 마스크(450)는 콘택 라인(430)과 수직한 방향으로 연장되는 라인 패턴(line pattern)들의 배열로 형성될 수 있다. 콘택 분리 식각 마스크(450)는 도 8의 셀 영역에서의 콘택 라인(430)들의 배열 레이아웃으로부터, 셀 활성 라인(111)의 BLC 지점(115)들을 상호 연결하는 라인 패턴들이고, 또한, 콘택 라인(430)에 수직하게 교차되는 라인 패턴들로 레이아웃 생성될 수 있다. 이와 같이 콘택 라인(430) 및 제1층간 절연층(310)을 덮는 콘택 분리 식각 마스크를 위한 절연층을 형성하고, 도 10의 콘택 분리 식각 마스크(450)의 레이아웃을 노광 및 식각 과정으로 패턴 전사하여 콘택 분리 식각 마스크(450)를 반도체 기판(100) 상에 형성한다. 콘택 분리 식각 마스크(450)는 반도체 기판(100)을 이루는 실리콘(Si)층, 콘택 라인(430)을 이루는 폴리 실리콘층, 제1층간 절연층(310)을 이루는 실리콘 산화물층과 식각 선택비를 가지는 절연 물질로 형성될 수 있다. 예컨대, 콘택 분리 식각 마스크(450)는 실리콘 질화물(Si3N4)층을 포함하여 형성될 수 있다.
콘택 라인(430)의 콘택 분리 식각 마스크(450)에 의해 노출된 부분(433)을 선택적으로 제거하는 식각 과정을 수행한다. 이러한 식각 과정은 콘택 라인(430)을 이루는 폴리 실리콘층과 콘택 분리 식각 마스크(450)를 이루는 실리콘 질화물층 간의 식각 선택비를 이용하여, 폴리 실리콘층을 선택적으로 식각 제거하는 과정으로 수행될 수 있다. 이때, 식각 과정은 건식 식각 과정으로 수행될 수 있다. 콘택 라인(430)을 이루는 폴리 실리콘층과 제1층간 절연층(310)을 이루는 실리콘 산호물층 간의 식각 선택비를 이용하여, 콘택 라인(430)들 사이를 채우고 있는 제1층간 절연층(310) 부분이 손실되지 않는다. 콘택 라인(430)의 노출된 부분(433)이 선택적으로 제거됨에 따라 콘택 분리 홈(433)이 형성되고, 콘택 분리 식각 마스크(450)에 의해 가려진 콘택 라인(430) 부분이 콘택 분리 식각 마스크(450)에 자기 정렬(self aligned) 패터닝되어 콘택 패턴(435)들로 분리된다. 이러한 콘택 패턴(435)들은 BLC 지점(115)에 각각 위치하여 비트 라인과 반도체 기판(100)을 연결하는 비트 라인 콘택으로 형성될 수 있다.
콘택 라인 홈(도 9의 330) 및 콘택 라인(도 9의 430)을 라인 형상으로 형성한 후, 콘택 라인(430)에 교차되는 라인 형상의 콘택 분리 식각 마스크(450)를 이용한 콘택 라인(430) 분리 과정으로, BLC와 같은 개별 콘택 패턴(435)들의 배열을 형성할 수 있어, 콘택 패턴(435)들 간의 피치가 작아짐에 따른 패터닝의 어려움을 극복할 수 있다.
콘택 패턴(435)과 이웃하는 콘택 패턴(435)과의 이격 간격이 협소함에 따라, 콘택 패턴(435)들을 직접적으로 형상짓는 식각 마스크를 도입할 경우, 식각 마스크는 콘택 패턴(435)이 위치할 부분에 위치하는 홀 패턴(hole pattern)들의 배열을 가지게 구현되어야 할 것이다. 홀 패턴들 사이의 간격이 협소함에 따라 단일 노광 또는 단일 패터닝 과정으로 이들 홀 패턴들의 배열을 구현하기가 어려우므로, 홀 패턴들의 배열을 이중 패터닝 기술을 이용하여 2장의 별도의 포토 마스크들을 이용하는 2차례의 노광 및 패터닝 과정으로 수행하는 방법을 고려할 수 있다. 이러한 이중 패터닝 기술의 경우, 도 4를 참조하여 설명한 바와 마찬가지로, 2차례의 노광 과정들에서 2장의 포토 마스크들 사이에 중첩(overlay) 문제가 수반되고, 또한, 많은 비용 부담이 수반된다. 2장의 포토 마스크들 사이에 정교한 중첩을 확보하기가 어려워, 이웃하는 두 홀 패턴들 간의 이격 간격이 불균일해져 비트 라인 및 활성 영역과의 오정렬(misalign)이 유발될 수 있다. 이러한 취약점들을 콘택 패턴(435)들을 라인 형상의 콘택 라인(430) 및 콘택 분리 식각 마스크(450)를 도입함으로써 유효하게 극복할 수 있다.
도 12 및 도 13은 활성 패턴 분리 홈(143)을 형성하는 단계를 보여준다. 도 12는 셀 영역에서의 활성 패턴 분리 홈(143)들의 배열 레이아웃을 보여주는 평면도이고, 도 13은 활성 패턴 분리 홈(143) 및 콘택 분리 홈(433)의 중첩 형상을 보여주는 단면도이다.
도 12 및 도 13을 참조하면, 콘택 분리 홈(433)의 바닥에는 셀 활성 라인(111)들의 분리 부분(118, 119)들에 해당되는 반도체 기판(100) 표면 부분들이 노출된다. 콘택 분리 홈(433)은 콘택 분리 마스크(450)와, 콘택 분리 마스크(450)에 노출된 제1층간 절연층(310) 부분에 의해 확정된 영역으로 설정되므로, 콘택 분리 홈(433)은 콘택 라인(430)에 중첩되어 있던 셀 활성 라인(111)들의 분리 부분(118, 119)들 및 인접하는 제1소자분리층(231) 부분을 바닥으로 노출하게 된다. 콘택 분리 홈(433) 바닥에 노출된 반도체 기판(100) 표면 부분들을 선택적으로 제거함으로써, 실질적으로 셀 활성 라인(111)들의 분리 부분(118, 119)을 선택적으로 제거한다. 이에 따라, 셀 활성 라인(111)을 셀 활성 영역 부분(117)들에 각각 해당되는 개개의 셀 활성 패턴(141)들로 분리하는 활성 패턴 분리 홈(143)들이 형성된다.
활성 패턴 분리 홈(143)들은 제1층간 절연층(310) 부분, 콘택 분리 홈(433) 바닥에 노출된 제1소자분리층(231) 부분, 및 콘택 분리 마스크(450)에 의해서 확정되는 영역으로 설정된다. 이에 따라, 활성 패턴 분리 홈(143)들을 형성하는 선택적 식각 과정은, 제1층간 절연층(310) 부분, 노출된 제1소자분리층(231) 부분, 및 콘택 분리 마스크(450)와 식각 선택비를 가지며 반도체 기판(100)을 이루는 실리콘층을 식각하는 과정으로 수행된다. 실리콘 산화물층 및 실리콘 질화물층에 대해 식각 선택비를 가지며 실리콘층을 식각하는 과정은 반도체 기술 분야에서 다양하게 알려져 있고, 제1층간 절연층(310)이 실리콘 산화물층을 포함하고, 노출된 제1소자분리층(231)이 실리콘 질화물층을 포함하고, 콘택 분리 마스크(450)가 실리콘 질화물층을 포함하여 형성될 수 있으므로, 실리콘 산화물층 및 실리콘 질화물층에 대해 식각 선택비를 가지며 실리콘층을 선택적으로 식각할 수 있다.
활성 패턴 분리 홈(143)들은 제1층간 절연층(310) 부분, 콘택 분리 홈(433) 바닥에 노출된 제1소자분리층(231) 부분, 및 콘택 분리 마스크(450)에 자기 정렬 식각되어 형성되므로, 활성 패턴 분리 홈(143)들을 형성하기 위해서 셀 활성 라인(111)들의 분리 부분(118, 119)들에 해당되는 영역을 노출하는 컷팅 홀들의 배열을 포함하는 별도의 컷팅 마스크가 요구되지 않는다. 따라서, 컷팅 홀들의 배열을 포함하는 컷팅 마스크를 구현하는 데 요구되는 기술적 어려움들이 유효하게 극복될 수 있다.
도 14 및 도 15는 활성 패턴 분리 홈(143)을 채우는 제3소자분리층(235)을 형성하는 단계를 보여주는 평면도 및 단면도이다.
도 14 및 도 15를 참조하면, 활성 패턴 분리 홈(143)을 채우는 제3소자분리층(235)을 형성한다. 활성 패턴 분리 홈(143)의 바닥 및 측벽에 노출된 반도체 기판(100) 부분에 분리 홈 라이너(215)를 절연층으로 형성한다. 분리 홈 라이너(215)는 트렌치 라이너(210)와 마찬가지로 측벽 산화물층(wall oxide layer)을 형성하는 과정으로 수행될 수 있다. 이후에, 활성 패턴 분리 홈(143)을 채우는 절연층을 증착한다. 이때, 제1소자분리층(231)과 마찬가지로 실리콘 질화물층을 증착하여 제3소자분리층(235)을 형성할 수 있다.
도 16 및 도 17은 제3소자분리층(235)를 리세스(recess)하는 단계를 보여주는 평면도 및 단면도이다.
도 16 및 도 17을 참조하면, 제3소자분리층(235)을 증착한 후 후속 식각 과정에서의 식각 부담을 줄이기 위해서 리세스(recess)한다. 제3소자분리층(235)을 이루는 실리콘 질화물층을 CMP 평탄화로 그 두께를 줄인 후, 에치 백(etch back)하여 제3소자분리층(235)의 상측 표면이 이웃하는 셀 활성 패턴(141)의 상측 표면과 실질적으로 대등한 같은 높이를 가지게 한다. 이에 따라, 콘택 패턴(435)의 상측 표면이 노출되고, 또한, 콘택 패턴(435) 및 제1층간 절연층(310)의 측벽 일부를 노출하는 리세스 홈(334)가 형성될 수 있다. 리세스 홈(334)에 노출된 콘택 패턴(435)의 측벽에 절연을 위한 제2스페이서(432)를 실리콘 질화물층을 증착 및 이방성 식각하여 형성한다. 이때, 제2스페이서(432)는 노출된 제1층간 절연층(310)의 측벽을 덮도록 연장될 수 있다.
제2스페이서(432)가 형성된 리세스 홈(334)를 채우도록 제2층간 절연층(335)를 형성한다. 제2층간 절연층(335)은 제1층간 절연층(310)과 마찬가지로 실리콘 산화물층을 포함하여 형성될 수 있다. 제2층간 절연층(335)을 증착한 후 CMP 등으로 평탄화하여 콘택 패턴(435)의 상측 표면이 노출되게 한다.
도 18 및 도 19는 매몰 게이트 홈(groove for buried gate: 501)을 형성하는 단계를 보여주는 평면도 및 단면도이다.
도 18 및 도 19를 참조하면, 하나의 셀 활성 패턴(141)에 두 개의 워드 라인(word line)이 가로질러 지날 수 있도록, 워드 라인인 셀 트랜지스터의 게이트(gate)가 매몰될 매몰 게이트 홈(501)의 레이아웃을 도 18에 제시된 바와 같이 생성한다. 이때, 매몰 게이트 홈(501)의 레이아웃은 X축 방향으로 연장되는 라인 형상들의 배열로 설계 생성될 수 있다. 매몰 게이트 홈(501)의 레이아웃을 반도체 기판(100) 상에 패턴 전사하여 매몰 게이트 홈(501)을 위한 식각 마스크(도시되지 않음)을 형성하고, 식각 마스크에 의해 노출된 제1 및 제2층간 절연층(310, 335) 부분 및 하부의 셀 활성 패턴(141) 부분을 선택적으로 식각하여, 셀 활성 패턴(141)을 가로지는 매몰 게이트 홈(501)을 형성한다.
도 20 및 도 21은 매몰 게이트층(510)을 형성하는 단계를 보여주는 평면도 및 단면도이다.
도 20 및 도 21을 참조하면, 매몰 게이트 홈(501)을 채우는 매몰 게이트층(510)을 형성한다. 매몰 게이트층(510)은 티타늄 질화물(TiN)이나 텅스텐(W)과 같은 금속층을 포함하여 형성될 수 있다. 이때, 매몰 게이트층(510)은 셀 트랜지스터의 게이트를 위한 층이므로, 매몰 게이트층(510)과 매몰 게이트 홈(501)에 노출된 반도체 기판(100)의 표면의 계면에는 게이트 유전층(gate dielectric: 도시되지 않음)이 개재된다. 매몰 게이트층(510)을 증착한 후 콘택 패턴(435)의 상측 표면이 노출되도록 매몰 게이트층(510)을 CMP 평탄화할 수 있다.
도 22 및 도 23은 매몰 게이트(511)를 리세스(recess)하는 단계를 보여주는 평면도 및 단면도이다.
도 22 및 도 23을 참조하면, 매몰 게이트층(510)을 선택적으로 리세스(recess)하여 매몰 게이트 홈(501) 내측에 매몰 게이트(511)를 형성하고, 매몰 게이트(511) 상측에 실링(sealing)을 위한 층이 채워질 실링 홈(513)을 형성한다. 매몰 게이트층(510)을 에치백하여 표면 높이가 셀 활성 패턴(141)의 상측 표면보다 낮게 하여 실링 홈(513)이 유도되게 한다.
도 24 및 도 25는 매몰 게이트(511)를 덮는 실링층(530)을 형성하는 단계를 보여주는 평면도 및 단면도이다.
도 24 및 도 25를 참조하면, 실링 홈(513)을 채우는 절연층을 증착하여 매몰 게이트((511)의 상측을 덮어 보호하는 실링층(530)을 형성한다. 실링층(530)은 후속되는 식각 과정으로부터 매몰 게이트(511)를 보호하기 위해서, 제1 및 제2층간 절연층(310, 335)를 이루는 실리콘 산화물층과 식각 선택비를 가지는 실리콘 질화물층을 포함하여 형성될 수 있다.
도 26은 제1주변 게이트층(551)을 형성하는 단계를 보여주는 단면도이다.
도 26을 참조하면, 주변 영역 상에 위치하는 실링층(530) 부분 및 하부의 제1층간 절연층(310) 부분을 선택적으로 제거하여, 주변 활성 영역(113)의 상측 표면을 노출한다. 셀 영역을 노출하고 주변 영역을 덮는 셀 오픈 마스크(cell open mask: 도시되지 않음)를 실링층(530) 상에 형성한 후, 셀 오픈 마스크에 노출된 주변 영역 상의 실링층(530) 부분을 선택적으로 식각 제거하고, 이어 노출되는 하부의 제1층간 절연층(310) 부분을 선택적으로 식각 제거한다. 이에 따라, 노출된 주변 활성 영역(113)의 표면에 주변 영역 상에 형성될 주변 트랜지스터의 주변 게이트 유전층(552)을 실리콘 산화물층과 같은 유전 물질층을 포함하여 형성한다.
이후에, 주변 게이트 유전층(552)을 덮는 제1주변 게이트층(551)을 증착하고, CMP 또는 에치 백으로 평탄화하여 셀 영역 상의 실링층(530) 부분을 노출하여, 제1주변 게이트층(551)이 셀 영역 상에는 배제되게 단절시킨다.
도 27은 비트 라인층(570)을 형성하는 단계를 보여주는 단면도이다.
도 27을 참조하면, 셀 영역 상에 잔존하는 실링층(530) 부분을 선택적으로 리세스(recess)하여 하부의 콘택 패턴(435), 제1층간 절연층(310) 및 제2층간 절연층(335)의 상측 표면이 노출되게 한다. 실링층(530)이 실링 홈(513) 내를 채우는 부분이 잔존하도록 실링층(530)을 에치 백함으로써, 매몰 게이트(511) 상측을 보호하는 실링층(530)을 패터닝한다. 노출된 콘택 패턴(435) 상에 전기적으로 접촉하는 비트 라인층(570)을 증착한다. 비트 라인층(570)은 폴리 실리콘층 보다 높은 도전성을 나타내는 도전층, 예컨대, 텅스텐(W)층과 같은 금속층을 포함하여 형성될 수 있다. 폴리 실리콘층을 포함하는 콘택 패턴(435)과 텅스텐층간의 계면에는 제1장벽 금속층(BM: Barrier Metal layer: 575)을 티타늄 질화물(TiN)층을 포함하여 형성할 수 있다.
비트 라인층(570) 및 제1장벽 금속층(575)은 셀 영역 뿐만 아니라 주변 영역에까지 연장되어, 주변 영역 상에 노출된 제1주변 게이트층(551)을 덮게 형성된다. 비트 라인층(570)의 셀 영역 부분(571)은 디램(DRAM) 반도체 소자에서 메모리 셀의 동작을 제어하는 비트 라인을 이루는 층으로 이용되고, 비트 라인층(570)의 주변 영역 부분(573)은 제1주변 게이트층(551)을 이루는 도전 물질 보다 높은 전도성을 가지는 제2주변 게이트층(573)으로 이용될 수 있다. 비트 라인층(570) 상에는 비트 라인 캡층(bit line capping layer: 590)을 형성하여, 비트 라인층(570)의 상측 표면을 보호하는 하드 마스크(hard mask)로 이용한다. 비트 라인 캡층(590)은 실리콘 질화물층을 포함하여 형성될 수 있다.
도 28 및 도 29는 비트 라인 스택(bit line stack: 577) 및 주변 게이트 스택(578)을 패터닝하는 단계를 보여준다. 도 28은 셀 영역의 비트 라인 스택(577)의 배열 레이아웃을 보여주는 평면도이고, 도 29는 비트 라인 스택(577) 및 주변 게이트 스택(578)을 보여주는 단면도이다.
도 28 및 도 29를 참조하면, 매몰 게이트(511)가 연장되는 방향, 예컨대, X축 방향에 수직한 Y축 방향으로 연장되는 비트 라인 스택(577)의 배열 레이아웃을 도 28의 평면도와 같이 생성한 후, 비트 라인 스택(577)의 배열 레이아웃을 반도체 기판(100) 상에 패턴 전사하여, 비트 라인 스택(577)의 배열 레이아웃을 가지는 비트 라인 마스크(도시되지 않음)를 비트 라인 캡층(590) 상에 형성한다. 이때, 비트 라인 마스크는 주변 영역 상의 비트 라인 캡층(590) 부분을 덮어 후속 식각 과정으로부터 차단되게 형성할 수 있다. 이후에, 비트 라인 마스크에 노출된 비트 라인 캡층(도 27의 590) 부분을 선택적으로 식각하여 패터닝하고, 패터닝된 비트 라인 캡층(591)에 노출되는 하부의 비트 라인층(570)의 셀 영역 부분(571)을 선택적으로 식각하여 비트 라인(572)를 패터닝한다. 비트 라인(572)에 노출되는 하부의 제1장벽 금속층(575) 부분을 선택적으로 제거하여, 제1장벽 금속층(575), 비트 라인(572) 및 비트 라인 캡층(591)이 스택된 비트 라인 스택(577)을 패터닝한다. 이때, 비트 라인(572)은 하부의 콘택 패턴(435)에 중첩되게 연결되도록 패터닝되어, 콘택 패턴(435)이 비트 라인 콘택(BLC)으로 작용하게 유도한다.
비트 라인 스택(577)을 패터닝한 후, 주변 영역 상의 비트 라인 캡층(도 27의 590) 부분 상에 주변 게이트의 레이아웃을 가지는 주변 게이트 마스크(도시되지 않음)를 형성하고, 주변 게이트 마스크를 식각 마스크로 이용하여 주변 영역 상의 비트 라인 캡층(590) 부분을 선택적으로 식각하여, 주변 게이트 캡층(593)을 패터닝한다. 주변 게이트 캡층(593)에 노출된 비트 라인층(570)의 주변 영역 부분(573)을 선택적으로 식각하여 제2주변 게이트(574)로 패터닝하고, 제2주변 게이트(574)에 노출된 제1장벽 금속층(575) 부분을 선택적으로 식각하고, 이어 노출되는 하부의 제1주변 게이트층(551) 부분을 선택적으로 식각하여 제1주변 게이트(554)를 패터닝한다. 이에 따라, 제1주변 게이트(554), 제1장벽 금속층(575), 제2주변 게이트(574) 및 주변 게이트 캡층(593)을 포함하는 주변 게이트 스택(578)이 패터닝된다.
주변 게이트 스택(578)과 비트 라인 스택(577)을 패터닝하는 과정을 셀 영역 및 주변 영역을 독립적으로 패터닝하는 과정으로 설명하지만, 노광 및 식각 과정을 포함하는 리소그래피(lithography) 과정의 공정 마진(margin)이 허용하는 한 주변 영역 및 셀 영역을 동시에 패터닝하는 과정으로 수행될 수도 있다.
도 30은 비트 라인 스페이서(587)을 형성하는 단계를 보여주는 단면도이다.
도 30을 참조하면, 비트 라인 스택(577) 및 주변 게이트 스택(578)을 덮는 비트 라인 스페이서층을 증착한 후, 이방성 식각과 같은 스페이서 식각을 수행하여 비트 라인 스택(577)의 측벽을 덮어 비트 라인(572)을 절연하는 비트 라인 스페이서(587)을 형성하고, 주변 게이트 스택(578)의 측벽을 덮어 제1 및 제2주변 게이트들(554, 574)을 절연하는 주변 게이트 스페이서(588)을 형성한다. 비트 라인 스페이서(587) 및 주변 게이트 스페이서(588)은 실리콘 질화물과 같이 실리콘 산화물과 식각 선택비를 가지는 절연 물질층을 포함하여 형성될 수 있다.
도 31은 제3층간 절연층(350)을 형성하는 단계를 보여주는 단면도이다.
도 31을 참조하면, 비트 라인 스택(577)들 사이 및 주변 게이트 스택(578)들 사이를 채우는 제3층간 절연층(350)을 형성한다. 제3층간 절연층(350)으로 실리콘 산화물층을 증착한 후, 실리콘 산화물층을 CMP 평탄화하여 비트 라인 스택(577)의 비트 라인 캡층(591) 및 주변 게이트 스택(578)의 주변 게이트 캡층(593)의 상측 표면이 노출되게 한다.
도 32 및 도 33은 스토리지노드 콘택(SNC: Storage Node Contact)을 위한 홀(601)을 형성하는 단계를 보여준다. 도 32는 스토리지노드 콘택 홀(601)을 위한 스토리지노드 콘택 마스크(603)의 레이아웃을 보여주는 평면도이고, 도 33은 스토리지노드 콘택 홀(601)의 단면 형상을 보여주는 단면도이다.
도 32 및 도 33을 참조하면, 매몰 게이트(511)을 포함하여 구성되는 셀 트랜지스터에 전기적으로 연결되는 셀 커패시터(cell capacitor)의 스토리지노드와 셀 활성 패턴(141)의 전기적 접속을 위한 스토리지노드 콘택이 형성될 홀(601)을 제3층간 절연층(350)을 관통하게 형성한다. 스토리지노드 콘택홀(601)은 비트 라인 스택(577)에 자기정렬되는 자기정렬콘택홀(SAC: Self Aligned Contact hole)로 형성될 수 있다.
비트 라인 스택(577)에 수직하게 교차되는 라인 홈(602) 및 마스크 라인(603)들이 반복되는 스토리지노드 콘택 마스크(602, 603)의 레이아웃을 도 32에 제시된 바와 같은 평면도로 생성할 수 있다. 스토리지노드 콘택 마스크(602, 603)의 레이아웃을 제3층간 절연층(350) 상에 패턴 전사하여 스토리지노드 콘택 마스크(602, 603)를 형성한 후, 스토리지노드 콘택 마스크(602, 603)의 라인 홈(602)에 노출된 제3층간 절연층(350) 부분을 선택적으로 식각 제거한다. 이때, 라인 홈(602)에 노출된 비트 라인 스택(577)의 비트 라인 캡층(591)의 실리콘 질화물층은 제3층간 절연층(350)의 실리콘 산화물층에 대해 식각 선택비를 가지므로, 식각에 대해 저항하여 실질적으로 식각되지 않고 유지될 수 있다. 실질적으로 제3층간 절연층(350)의 노출 부위만 식각되므로, 비트 라인 스택(577) 및 비트 라인 스페이서(587)에 자기정렬되는 스토리지노드 콘택홀(601)들이 형성될 수 있다.
도 34는 스토리지노드 콘택(610)을 형성하는 단계를 보여준다.
도 34를 참조하면, 스토리지노드 콘택홀(601)을 채우는 도전층을 증착한 후, CMP 평탄화하여 스토리지노드 콘택(610)을 형성한다. 스토리지노드 콘택(610)은 도전성 폴리 실리콘층을 포함하여 형성될 수 있다. 스토리지노드 콘택(610) 상에 스토리지노드(630)을 형성한다. 스토리지노드(630)는 기둥(pillar) 형상으로 형성될 수 있으며, 실린더(cylinder) 형상으로도 형성될 수 있다. 스토리지노드(630)는 티타늄 질화물(TiN)과 같은 금속 전극으로 형성될 수 있으며, 스토리지노드(630) 상에 유전층(도시되지 않음) 및 플레이트노드(plate node: 도시되지 않음)를 형성하여 셀 커패시터를 구성할 수 있다.
도 35는 본 출원의 실시예에 대한 제1변형예에 따른 미세 패턴들을 포함하는 반도체 소자 제조 방법을 보여주는 도면이다.
도 35를 참조하면, 콘택 패턴(도 34의 435)는 텅스텐(W)층과 같은 금속층을 포함하는 콘택 패턴(473)으로 적용될 수 있다. 이러한 경우 하부의 셀 활성 패턴(141)의 실리콘 표면과 텅스텐층 간의 계면에 제2장벽 금속층(471)을 티타늄 질화물층을 포함하는 금속층으로 도입할 수 있다. 텅스텐 콘택 패턴(473)은 도전성 폴리 실리콘의 콘택 패턴(도 34의 435)에 비해 상대적으로 높은 전도성을 가져 반도체 소자의 동작 속도 개선 및 비트 라인 저항 개선에 유효하다.
도 36 내지 도 58은 본 출원의 실시예에 대한 제2변형예에 따른 미세 패턴들을 포함하는 반도체 소자 제조 방법을 보여주는 도면들이다.
본 출원의 제2변형예는 비트 라인 콘택 패턴(도 34의 435)을 형성하기 이전에 매몰 게이트(도 34의 511)을 먼저 형성함으로써, 매몰 게이트(511)를 위한 매몰 게이트 홈(도 18의 501)의 프로파일(profile)을 개선하고, 이에 따라 매몰 게이트(511)의 프로파일을 개선하여 균일도를 개선할 수 있다. 도 36 내지 도 58에 제시된 도면 부호들 중 도 1 내지 도 35에 제시된 도면 부호와 동일한 도면 부호는 동일한 부재나 균등하게 간주될 수 있는 부재를 의미하는 것으로 해석될 수 있다.
도 36은 제1 및 제2소자분리층(2310, 2330)을 덮는 제3층간 절연층(3100)을 형성하는 단계를 보여준다.
도 36을 참조하면, 도 1 내지 도 5를 참조하여 설명한 바와 마찬가지로, 반도체 기판(1000)의 셀 영역에 제1트렌치(1510) 및 주변 영역에 제2트렌치(1530)을 형성한 후, 셀 활성 라인(1110)들을 설정하는 제1소자분리층(2310) 및 주변 활성 영역(1130)을 실질적으로 설정하는 제2소자분리층(2330)을 트렌치 라이너(2100)을 수반하여 형성한다. 이후에, 제1 및 제2소자분리층(2310, 2330)을 평탄화한 후, 반도체 기판(1000)의 노출된 표면을 덮는 제3층간 절연층(3100)을 형성한다. 도 7에 제시된 제1층간 절연층(310)을 형성하는 대신에 제3층간 절연층(3100)을 실리콘 질화물층을 포함하여 형성한다. 이때, 실리콘 질화물층의 제3층간 절연층(3100)과 반도체 기판(1000) 사이의 계면에는 패드 산화물층(3110)이 접착성 및 계면 특성의 개선을 위해 도입될 수 있다. 제3층간 절연층(3100)은 실리콘 산화물층과 식각 선택비를 이루는 한 다른 절연 물질로도 형성될 수 있다. 이때, 제3층간 절연층(3100)은 후속 비트 라인 콘택(BLC)에 형상을 부여하는 몰드(mold)를 제공하는 층으로서 희생 절연층으로 도입된다. 따라서, 제3층간 절연층(3100)은 후속 형성될 비트 라인 콘택(BLC)의 높이를 고려하여 비트 라인 콘택 높이 정도의 두께를 가지는 층으로 형성된다.
도 37 및 도 38은 제3층간 절연층(3100)에 콘택 라인 홈(3300)을 형성하는 단계를 보여준다. 도 37은 콘택 라인 홈(3300)의 배열 레이아웃을 보여주는 평면도이고, 도 38은 콘택 라인 홈(3300)의 단면 형상을 보여주는 단면도이다.
도 37 및 도 38을 참조하면, 제3층간 절연층(3100)을 증착한 후, 제3층간 절연층(3100)의 셀 영역을 덮는 부분에 선택적 식각을 수행하여 콘택 라인 홈(3300)을, 도 6 및 도 7을 참조하여 설명한 바와 마찬가지로 형성한다. 이때, 콘택 라인 홈(3300)은 비트 라인 콘택(BLC), 즉, 도 16의 콘택 패턴(435) 및 제1스페이서(431)의 선폭을 합친 선폭 넓이 만큼의 선폭 넓이를 가지게 설계될 수 있다.
도 39 및 도 40은 가상 콘택 라인(pseudo contact line: 4300)을 형성하는 단계를 보여준다. 도 39는 가상 콘택 라인(4300)의 배열 레이아웃을 보여주는 평면도이고, 도 40은 가상 콘택 라인(4300)의 단면 형상을 보여주는 단면도이다.
도 39 및 도 40을 참조하면, 콘택 라인 홈(3330)을 채우는 가상 콘택 라인(4300)을 도 9의 콘택 라인(430)과 마찬가지로 형성한다. 이때, 가상 콘택 라인(4300)은 콘택 라인(도 9의 430)과 달리 절연층으로 형성되며, 후속 BLC를 형성할 때 제거되는 희생층으로 형성된다. 가상 콘택 라인(4300)은 몰드로 이용된 제3층간 절연층(3100)의 실리콘 질화물과 식각 선택비를 가질 수 있는 실리콘 산화물층을 포함하여 형성될 수 있다. 이때, 제3층간 절연층(3100) 및 가상 콘택 라인(4300)은 상호 간에 식각 선택비를 가질 수 있는 다른 절연 물질층들의 조합으로도 가능하다.
도 41 및 도 42는 콘택 분리 식각 마스크(4500)을 형성하는 단계를 보여준다. 도 41은 셀 영역에서의 콘택 분리 식각 마스크(4500)의 배열 레이아웃을 보여주는 평면도이고, 도 42는 콘택 분리 식각 마스크(4500) 및 분리된 가상 콘택 패턴(4350)들의 단면 형상을 보여준다.
도 41 및 도 42를 참조하면, 가상 콘택 라인(4300)을 개별 가상 콘택 패턴들이 비트 라인 콘택(BLC)들인 콘택 패턴(도 10의 435)와 실질적으로 동일한 형상을 가지도록 분리하기 위한 콘택 분리 식각 마스크(4500)을 형성한다. 콘택 분리 식각 마스크(4500)는 도 10 및 도 11을 참조하여 설명한 바와 마찬가지, 가상 콘택 라인(4300)과 수직한 방향으로 연장되는 라인 패턴들의 배열로 형성될 수 있다. 콘택 분리 식각 마스크(4500)는 가상 콘택 라인(4300)을 이루는 실리콘 산화물층 및 제3층간 절연층(3100)을 이루는 실리콘 질화물층과 식각 선택비를 가지는 절연 물질로 형성될 수 있다. 예컨대, 콘택 분리 식각 마스크(4500)는 비정질 카본층(amorphous carbon layer)을 포함하여 형성될 수 있다.
도 10 및 도 11을 참조하여 설명한 바와 마찬가지로, 가상 콘택 라인(4300)의 콘택 분리 식각 마스크(4500)에 의해 노출된 부분을 선택적으로 제거하여, 콘택 분리 홈(4330)을 형성한다. 콘택 분리 홈(4330)에 의해 가상 콘택 라인(4300)은, 도 10 및 도 11을 참조하여 설명한 바와 마찬가지로, 개개의 가상 콘택 패턴(4350)들로 분리된다.
도 43은 콘택 분리 홈(4330) 측벽에 제3스페이서(4331)을 형성하는 단계를 보여주는 단면도이다.
도 43을 참조하면, 콘택 분리 홈(4330)의 측벽에 제3스페이서(4331)을 스페이서층을 증착하고 이방성 식각하는 과정으로 형성한다. 이때, 제3스페이서(4331)는 콘택 분리 홈(4330)의 선폭을 줄여주는 역할을 한다. 콘택 분리 홈(4330)은 가상 콘택 라인(4300) 부분이 선택적으로 제거된 부분이므로, 콘택 분리 홈(4330)의 선폭은 가상 콘택 라인(4300)의 선폭에 의존하게 된다. 가상 콘택 라인(4300)은 도 16의 콘택 패턴(435) 및 제1스페이서(431)의 선폭을 합친 선폭 넓이 만큼의 선폭 넓이를 가지게 설계되고, 콘택 패턴(도 16의 435)는 실질적으로 셀 활성 라인(1110)의 단축 방향의 선폭과 실질적으로 같은 선폭으로 설계될 수 있다. 이에 따라, 콘택 분리 홈(4330)의 선폭이 셀 활성 라인(1110)의 단축 방향의 선폭보다 넓은 선폭을 가지게 되므로, 이를 셀 활성 라인(1110)의 단축 방향의 선폭 크기만큼 줄여, 후속되는 활성 패턴 분리 홈의 선폭 크기가 보다 축소될 수 있도록 한다. 이는 후속 활성 패턴 분리 홈에 의해 제거되는 셀 활성 라인(1110) 부분의 선폭을 감소시키기 위함이다. 이러한 제3스페이서(4331)는 실리콘 산화물층이나 실리콘층과 식각 선택비를 가지는 절연 물질, 예컨대, 실리콘 질화물층을 포함하여 형성될 수 있다.
도 44는 활성 패턴 분리 홈(1430)을 형성하는 단계를 보여주는 단면도이다.
도 44를 참조하면, 콘택 분리 홈(4330) 바닥에 노출된 반도체 기판(1100)의 셀 활성 라인(도 43의 1110) 부분을 선택적으로 식각하여 활성 패턴 분리 홈(1430)을 도 12 및 도 13을 참조하여 설명한 바와 마찬가지로 형성한다. 활성 패턴 분리 홈(1430)들은 제3층간 절연층(3100) 부분, 콘택 분리 홈(4330) 바닥에 노출된 제1소자분리층(2310) 부분, 및 가상 콘택 패턴(4350), 제3스페이서(4331)에 의해 확정되는 영역으로 설정된다. 이때, 가상 콘택 패턴(4350) 또한 절연 물질층을 포함하므로, 콘택 분리 식각 마스크(4500)는 미리 제거할 수 있다.
이에 따라, 활성 패턴 분리 홈(1430)들을 형성하는 선택적 식각 과정은, 제3층간 절연층(3100) 부분, 노출된 제1소자분리층(2310) 부분, 제3스페이서(4331) 및 가상 콘택 패턴(4350)와 식각 선택비를 가지며 반도체 기판(100)을 이루는 실리콘층을 식각하는 과정으로 수행된다. 활성 패턴 분리 홈(1430)의 형성에 의해서 셀 활성 라인(1110)은 개별 셀 활성 패턴(1410)들로 분리된다.
도 45는 활성 패턴 분리 홈(1430)을 채우는 제3소자분리층(2350)을 형성하는 단계를 보여주는 단면도이다.
도 45를 참조하면, 활성 패턴 분리 홈(1430)을 채우는 제3소자분리층(235)을 형성한다. 도 14 및 도 15를 참조하여 설명한 바와 마찬가지로, 활성 패턴 분리 홈(1430)의 바닥 및 측벽에 노출된 반도체 기판(1000) 부분에 분리 홈 라이너(2150)를 절연층으로 형성하고, 활성 패턴 분리 홈(1430)을 채우는 절연층을 증착한다. 이때, 제1소자분리층(2310)과 마찬가지로 실리콘 질화물층을 증착하여 제3소자분리층(2350)을 형성할 수 있다.
도 46은 가상 콘택 패턴(4350)의 상측 표면을 노출하는 단계를 보여주는 단면도이다.
도 46을 참조하면, 제3소자분리층(2350)를, 도 16 및 도 17을 참조하여 설명한 바와 마찬가지로, CMP 또는 에치 백 등으로 리세스(recess)하여, 가상 콘택 패턴(4350)의 상측 표면을 노출한다. 제3층간 절연층(3100) 및 제3스페이서(4331)에 의해 둘러싸인 형상의 가상 콘택 패턴(4350)의 상측 표면을 노출시킨다.
도 47은 매몰 게이트(5110)를 형성하는 단계를 보여주는 단면도이다.
도 47을 참조하면, 도 18 내지 도 19를 참조하여 설명한 바와 마찬가지로, 제3층간 절연층(3100) 부분 및 하부의 셀 활성 패턴(1410) 부분을 선택적으로 식각하여, 셀 활성 패턴(1410)을 가로지는 매몰 게이트 홈(5010)을 형성한다. 이후에, 도 20 및 도 21을 참조하여 설명한 바와 마찬가지로, 매몰 게이트 홈(5010)을 채우는 매몰 게이트층을 형성한다. 이후에, 도 22 및 도 23을 참조하여 설명한 바와 마찬가지로, 매몰 게이트층을 선택적으로 리세스(recess)하여 매몰 게이트 홈(5010) 내측에 매몰 게이트(5110)를 형성하고, 매몰 게이트(5110) 상측에 실링(sealing)을 위한 층이 채워질 실링 홈(5130)을 형성한다.
도 48은 매몰 게이트(5110)를 차단하는 실링층(5300)을 형성하는 단계를 보여주는 단면도이다.
도 48을 참조하면, 도 24 및 도 25를 참조하여 설명한 바와 마찬가지로, 실링 홈(5130)을 채우는 절연층을 증착하여 매몰 게이트((5110)의 상측을 덮어 보호하는 실링층(5300)을 형성한다. 실링층(5300)은 후속되는 식각 과정으로부터 매몰 게이트(5110)를 보호하기 위해서, 가상 콘택 패턴(4350)를 실리콘 산화물층과 식각 선택비를 가지는 실리콘 질화물층을 포함하여 형성될 수 있다. 실링층(5300)을 위한 실리콘 질화물층을 증착한 후 CMP 평탄화하여, 가상 콘택 패턴(4350)의 상측 표면을 노출한다.
도 49 및 도 50은 콘택 패턴 홈(4351)을 형성하는 단계를 보여주는 평면도 및 단면도이다.
도 49 및 도 50을 참조하면, 노출된 가상 콘택 패턴(4350)을 선택적으로 식각 제거하여, 콘택 패턴 홈(4351)을 형성한다. 콘택 패턴 홈(4351)은 BLC가 위치할 부분의 셀 활성 패턴(1410) 부분을 노출하게 형성된다.
도 51 및 도 52는 콘택 패턴(4352)을 형성하는 단계를 보여주는 평면도 및 단면도이다.
도 51 및 도 52를 참조하면, 콘택 패턴 홈(4351)을 채우는 도전층, 예컨대, 도전성 폴리 실리콘층 또는 텅스텐층과 같은 금속층을 증착한 후, CMP 등으로 평탄화하여 콘택 패턴(4352)들을 형성한다.
도 53은 콘택 패턴(4352)들을 절연하는 제4층간 절연층(3110)을 형성하는 단계를 보여주는 단면도이다.
도 53을 참조하면, 콘택 패턴(4352)들을 형성한 후, 몰드로서 역할한 제3층간 절연층(3100) 부분을 리세스(recess)하여 제거한다. 이때, 제3층간 절연층(3100)은 실리콘 질화물층으로 형성되어 있으므로, 마찬가지로 실리콘 질화물층으로 형성된 제3스페이서(도 52의 4331)의 일부 또는 전부가 제거될 수 있고, 또한, 마찬가지로 실리콘 질화물층을 포함하여 형성된 실링층(5300)의 일부 또한 리세스될 수 있다.
도 54는 제1주변 게이트층(5510)을 형성하는 단계를 보여주는 단면도이다.
도 54를 참조하면, 도 26을 참조하여 설명한 바와 마찬가지로, 주변 활성 영역(1130)의 표면에 주변 영역 상에 형성될 주변 트랜지스터의 주변 게이트 유전층(5520)을 실리콘 산화물층과 같은 유전 물질층을 포함하여 형성하고, 주변 게이트 유전층(5520) 상에 제1주변 게이트층(5510)을 형성한다. 이때, 셀 영역의 콘택 패턴(4352)들의 보호하기 위한 보호 희생층으로 제5층간 절연층(5310)을 실리콘 산화물층을 포함하여 형성할 수 있다. 제5층간 절연층(5310)을 도입할 경우, 셀 영역을 노출하고 주변 영역을 덮는 셀 오픈 마스크(cell open mask: 도시되지 않음)를 형성한 후, 셀 오픈 마스크에 노출된 주변 영역 상의 제5층간 절연층(5310) 부분을 선택적으로 식각 제거하고, 이어 노출되는 하부의 제4층간 절연층(3100) 부분을 선택적으로 식각 제거할 수 있다. 이에 따라, 노출된 주변 활성 영역(1130)의 표면에 주변 영역 상에 형성될 주변 트랜지스터의 주변 게이트 유전층(5520)을 실리콘 산화물층과 같은 유전 물질층을 포함하여 형성할 수 있다. 이후에, 주변 게이트 유전층(5520)을 덮는 제1주변 게이트층(5510)을 폴리 실리콘층을 포함하여 증착하고, CMP 또는 에치 백으로 평탄화하여 셀 영역 상의 제5층간 절연층(5310) 부분을 노출하여, 제1주변 게이트층(5510)이 셀 영역 상에는 배제되게 단절시킨다.
도 55은 비트 라인층(5700)을 형성하는 단계를 보여주는 단면도이다.
도 55를 참조하면, 도 27을 참조하여 설명한 바와 마찬가지로, 셀 영역 상에 잔존하는 제5층간 절연층(5310)을 선택적으로 리세스(recess)하여 하부의 콘택 패턴(4352), 제4층간 절연층(3100)의 상측 표면이 노출되게 한다. 노출된 콘택 패턴(4352) 상에 전기적으로 접촉하는 비트 라인층(5700)을 제1장벽 금속층(BM: 5750)을 수반하여 형성한다. 비트 라인층(570) 상에 비트 라인 캡층(5900)을 형성한다.
도 56은 비트 라인 스택(5770) 및 주변 게이트 스택(5780)을 형성하는 단계를 보여준다.
도 56을 참조하면, 도 29를 참조하여 설명한 바와 마찬가지로, 비트 라인 스택(5770) 및 주변 게이트 스택(5780)을 패터닝한다. 비트 라인 캡층(5910), 비트 라인(5720), 제1장벽 금속층(5750)을 포함하는 비트 라인 스택(5770)이 형성되고, 주변 게이트 캡층(5930), 제2주변 게이트(5740), 제1장벽 금속층(5750), 제1주변 게이트(5540)을 포함하는 주변 게이트 스택(5780)이 형성된다. 이후에, 도 30을 참조하여 설명한 바와 같이 비트 라인 스페이서(5870) 및 주변 게이트 스페이서(5880)를 형성한다. 비트 라인 스택(5770)들 사이 및 주변 게이트 스택(5780)들 사이를 채우는 제6층간 절연층(3500)을, 도 31을 참조하여 설명한 바와 마찬가지로 형성한다. 이에 따라, BLC인 콘택 패턴(4352)와 비트 라인 스택(5770)들 사이를 채우는 층간 절연층은 제4층간 절연층(3110) 및 제6층간 절연층(3500)의 적층 구조로 이루어지고, 두 층 모두 실리콘 산화물층을 포함하여 이루어진다. 콘택 패턴(4352)를 둘러싸는 층간 절연층 부분은 제4층간 절연층(3110)으로 실리콘 산화물층으로 이루어지는 점은, 도 31에 제시된 콘택 패턴(435)의 주변 일부에 실링층(530)이 위치하는 점과 대비된다.
도 57은 스토리지노드 콘택 홀(6010)을 형성하는 단계를 보여주는 단면도이다.
도 57을 참조하면, 도 32 및 도 33을 참조하여 설명한 바와 마찬가지로, 스토리지노드 콘택 홀(6010)을 제6층간 절연층(3500) 및 하부의 제4층간 절연층(3110)을 관통하게 형성한다. 이때, 스토리지노드 콘택홀(6010)은 비트 라인 스택(5770)에 자기정렬되는 자기정렬콘택홀(SAC)로 형성될 수 있다. 스토리지노드 콘택홀(6010)을 형성하는 선택적 식각 과정을 건식 식각 과정으로 수행한 후, 스토리지노드 콘택홀(6010)의 바닥 부분을 확장하는 습식 확장 식각(wet widening) 과정을 수행할 수 있다. 희석 불산과 같은 산화물 에천트(etchant)를 이용하는 습식 식각 과정을 추가로 수행하여, 스토리지노드 콘택홀(6010)의 바닥 부분의 측벽을 이루는 제4층간 절연층(3110) 부분을 추가적으로 식각하여, 스토리지노드 콘택홀(6010)의 바닥 선폭을 보다 넓게 유도할 수 있다. 이때, 매몰 게이트(5110)의 상측을 보호하는 실링층(5300)이 셀 활성 패턴(1410) 표면까지 리세스된 상태이므로, 스토리지노드 콘택홀(6010)의 바닥 부분이 실링층(5300) 상측에 일부 중첩되게 확장될 수 있다. 스토리지노드 콘택홀(6010)의 바닥 부분 선폭이 보다 넓게 확장되므로, 스토리지노드와 스토리지노드 콘택홀(6010) 바닥에 노출된 셀 활성 패턴(1410) 간의 접촉 면적이 증가되고, 이는 스토리지노드의 접촉 저항을 개선하는 데 유효하다.
도 58은 스토리지노드 콘택(6100)을 형성하는 단계를 보여주는 단면도이다.
도 58을 참조하면, 도 34를 참조하여 설명한 바와 마찬가지로, 스토리지노드 콘택홀(6010)을 채우는 스토리지노드 콘택(6100)을 형성하고, 스토리지노드(6300)를 형성할 수 있다.
본 출원의 다양한 실시 형태들을 도면을 예시하며 설명하였지만, 이는 본 출원의 실시예들을 설명하기 위해 제시된 것이며, 세밀하게 제시된 형상으로 본 출원을 한정하고자 한 것은 아니다.
111: 셀 활성 라인, 113: 주변 활성 영역,
141: 셀 활성 패턴, 143: 활성 패턴 분리 홈,
430: 콘택 라인, 435: 콘택 분리 홈,
435: 콘택 패턴, 450: 콘택 분리 식각 마스크,
511: 매몰 게이트, 577: 비트 라인 스택,
578: 주변 게이트 스택.

Claims (29)

  1. 반도체 기판에 활성 라인(active line)들을 설정하는 제1소자분리층을 형성하는 단계;
    상기 활성 라인들을 교차하는 콘택 라인(contact line)들의 배열 및 상기 콘택 라인들 사이를 채우는 제1층간 절연층을 형성하는 단계;
    상기 활성 라인에 교차되는 상기 콘택 라인 부분에 중첩되게 상기 콘택 라인들을 교차하는 라인 패턴(line pattern)들을 포함하는 식각 마스크(mask)를 형성하는 단계;
    상기 식각 마스크에 노출되는 상기 콘택 라인 부분들을 선택적으로 식각하여 콘택 패턴들 및 사이의 콘택 분리 홈들을 형성하는 단계;
    상기 콘택 분리 홈들에 노출되는 상기 활성 라인 부분들을 선택적으로 식각하여 활성 패턴 분리 홈들을 형성하여 개개의 활성 패턴들을 분리하는 단계;
    상기 활성 패턴 분리 홈들을 채우는 제2소자분리층을 형성하는 단계;
    상기 활성 패턴들을 가로지르는 트랜지스터의 게이트(gate)들을 형성하는 단계; 및
    상기 게이트 상측으로 교차되는 비트 라인(bit line)들을 형성하는 단계를 포함하는 반도체 소자 제조 방법.
  2. 제1항에 있어서,
    상기 제1소자분리층을 형성하는 단계는
    상기 활성 패턴들이 위치할 활성 영역 부분들 사이의 분리 부분들을 포함하는 상기 활성 라인들의 배열 레이아웃(layout)을 얻는 단계;
    상기 반도체 기판 상에 상기 활성 라인들의 배열 레이아웃을 따르는 트렌치 식각 마스크(etch mask for trench)를 형성하는 단계;
    상기 트렌치 식각 마스크에 노출된 상기 반도체 기판 부분을 식각하여 트렌치(trench)를 형성하는 단계; 및
    상기 트렌치를 채우는 상기 제1소자분리층을 형성하는 단계를 포함하는 반도체 소자 제조 방법.
  3. 제2항에 있어서,
    상기 콘택 라인(contact line)들은
    상기 활성 라인들 중 어느 하나의 상기 활성 라인에 위치하는 어느 하나의 상기 분리 부분과 상기 활성 라인에 대해 2번째 위치하는 다른 하나의 상기 활성 라인에 위치하는 다른 하나의 상기 분리 부분을 이어주는 라인 패턴(line pattern)으로서 상기 두 분리 부분들을 중첩되게 지나도록 연장되는 반도체 소자 제조 방법.
  4. 제3항에 있어서,
    상기 식각 마스크(mask)는
    상기 활성 라인들의 분리 부분들에 중첩된 상기 콘택 라인 부분들을 노출하는 라인 패턴으로 형성되는 반도체 소자 제조 방법.
  5. 제2항에 있어서,
    상기 활성 라인들의 배열 레이아웃을 얻는 단계는
    상기 활성 라인들이 상기 게이트들 및 비트 라인들에 대해 사선 방향으로 교차하게 연장하는 라인 패턴(line pattern)들로 설정하는 단계를 포함하는 반도체 소자 제조 방법.
  6. 제5항에 있어서,
    상기 트렌치 식각 마스크(etch mask for trench)를 형성하는 단계는
    스페이서 패터닝 기술(SPT), 이중 패터닝 기술(DPT), 이중 노광 기술(DET), 리소그래피-리소그래피-식각 기술(LLE) 또는 리소그래피-식각-리소그래피-식각 기술(LELE)을 적용하여 수행되는 반도체 소자 제조 방법.
  7. 제2항에 있어서,
    상기 제1소자분리층을 형성하는 단계는
    상기 트렌치를 채우는 실리콘 질화물층을 증착하는 단계; 및
    상기 실리콘 질화물층을 평탄화하는 단계를 포함하는 반도체 소자 제조 방법.
  8. 제1항에 있어서,
    상기 콘택 라인(contact line)들의 배열을 형성하는 단계는
    상기 반도체 기판을 덮는 상기 제1층간 절연층을 형성하는 단계;
    상기 제1층간 절연층을 선택적으로 식각하여 콘택 라인 홈(contact line groove)들을 형성하는 단계; 및
    상기 콘택 라인 홈을 채우는 도전층을 증착하는 단계를 포함하는 반도체 소자 제조 방법.
  9. 제8항에 있어서,
    상기 콘택 라인 홈을 채우는 도전층은
    도전성 폴리 실리콘층 또는 텅스텐을 포함하는 금속층을 포함하는 반도체 소자 제조 방법.
  10. 제1항에 있어서,
    상기 식각 마스크는
    상기 콘택 라인들 사이의 상기 제1층간 절연층 부분을 일부 노출하게 형성되고,
    상기 콘택 분리 홈들은
    상기 식각 마스크 및 상기 식각 마스크에 의해 노출된 상기 제1층간 절연층 부분에 함께 노출되는 상기 콘택 라인 부분들이 선택적으로 식각 제거되어 형성되는 반도체 소자 제조 방법.
  11. 제1항에 있어서,
    상기 활성 패턴 분리 홈들은
    상기 콘택 분리 홈들 바닥에 노출된 상기 제1소자분리층 부분 및 주위의 상기 제1층간 절연층 부분에 자기정렬(self align)되는 반도체 소자 제조 방법.
  12. 제1항에 있어서,
    상기 제2소자분리층을 형성하는 단계는
    상기 활성 패턴 분리 홈들 및 상기 콘택 분리 홈들을 채우게 실리콘 질화물층을 증착하는 단계; 및
    상기 콘택 분리 홈들이 다시 열리게 상기 실리콘 질화물층을 리세스(recess)하는 단계를 포함하는 반도체 소자 제조 방법.
  13. 제12항에 있어서,
    상기 다시 열린 콘택 분리 홈들을 채우는 제2층간절연층을 형성하는 단계를 더 포함하는 반도체 소자 제조 방법.
  14. 제1항에 있어서,
    상기 트랜지스터의 게이트들을 형성하는 단계는
    상기 제1층간 절연층 및 하부의 상기 활성 패턴 부분들을 선택적으로 식각하여 상기 활성 패턴들을 가로지르는 라인(line) 형상의 매몰 게이트 홈(groove for buried gate)들을 형성하는 단계;
    상기 매몰 게이트 홈들을 채우는 매몰 게이트층을 형성하는 단계;
    상기 매몰 게이트층을 리세스하여 상측에 오목한 실링 홈(sealing groove)를 가지는 매몰 게이트들을 형성하는 단계; 및
    상기 실링 홈을 채우는 실링층을 형성하는 단계를 포함하는 반도체 소자 제조 방법.
  15. 제1항에 있어서,
    상기 비트 라인들을 형성하는 단계는
    상기 콘택 패턴들에 연결되는 비트 라인 도전층을 상기 제1층간 절연층 상에 형성하는 단계;
    상기 비트 라인 도전층 상에 비트 라인 캡층(bit line capping layer)을 절연층으로 형성하는 단계;
    상기 비트 라인 캡층 및 상기 비트 라인 도전층을 선택적으로 식각하여 상기 비트 라인들을 형성하는 단계; 및
    상기 비트 라인 및 상측의 상기 비트 라인 캡층의 측부를 차폐하는 비트 라인 스페이서(spacer)를 형성하는 단계를 포함하는 반도체 소자 제조 방법.
  16. 제1항에 있어서,
    상기 비트 라인들 사이를 채우는 제3층간 절연층을 형성하는 단계;
    상기 제3층간 절연층 및 상기 제1층간 절연층을 관통하여 상기 활성 패턴들에 접속되는 스토리지노드 콘택(storage node contact)들을 형성하는 단계; 및
    상기 스토리지노드 콘택들에 연결되는 커패시터의 스토리지노드들을 형성하는 단계를 더 포함하는 반도체 소자 제조 방법.
  17. 반도체 기판에 활성 라인(active line)들을 설정하는 제1소자분리층을 형성하는 단계;
    상기 활성 라인들을 교차하는 가상 콘택 라인(pseude contact line)들의 배열 및 상기 가상 콘택 라인들 사이를 채우는 제1층간 절연층을 형성하는 단계;
    상기 활성 라인에 교차되는 상기 가상 콘택 라인 부분에 중첩되게 상기 가상 콘택 라인들을 교차하는 라인 패턴(line pattern)들을 포함하는 식각 마스크(mask)를 형성하는 단계;
    상기 식각 마스크에 노출되는 상기 가상 콘택 라인 부분들을 선택적으로 식각하여 가상 콘택 패턴들 및 사이의 가상 콘택 분리 홈들을 형성하는 단계;
    상기 가상 콘택 분리 홈들에 노출되는 상기 활성 라인 부분들을 선택적으로 식각하여 활성 패턴 분리 홈들을 형성하여 개개의 활성 패턴들을 분리하는 단계;
    상기 활성 패턴 분리 홈들을 채우는 제2소자분리층을 형성하는 단계;
    상기 활성 패턴들을 가로지르는 트랜지스터의 게이트(gate)들을 형성하는 단계;
    상기 가상 콘택 패턴들을 선택적으로 제거하여 콘택 패턴 홈들을 형성하는 단계;
    상기 콘택 패턴 홈들을 채우는 콘택 패턴들을 형성하는 단계; 및
    상기 콘택 패턴들에 연결되는 비트 라인(bit line)들을 형성하는 단계를 포함하는 반도체소자 제조방법.
  18. 제17항에 있어서
    상기 가상 콘택 라인(pseude contact line)들의 배열을 형성하는 단계는
    상기 반도체 기판을 덮는 상기 제1층간 절연층을 형성하는 단계;
    상기 제1층간 절연층을 선택적으로 식각하여 콘택 라인 홈(contact line groove)들을 형성하는 단계; 및
    상기 콘택 라인 홈을 채우는 절연층을 상기 제1층간 절연층과 다른 절연층을 증착하여 상기 가상 콘택 라인들을 형성하는 단계를 포함하는 반도체 소자 제조 방법.
  19. 제17항에 있어서,
    상기 제1층간 절연층은 실리콘 산화물층을 포함하여 형성되고, 상기 가상 콘택 라인들은 실리콘 산화물층을 포함하여 형성되고,
    상기 식각 마스크는 상기 제1층간 절연층과 다른 비정질 카본(amorphhous carbon)층을 포함하여 형성되는 반도체 소자 제조 방법.
  20. 제17항에 있어서,
    상기 가상 콘택 분리 홈을 형성하는 단계 이후에,
    상기 가상 콘택 분리 홈의 측벽에 상기 활성 패턴 분리 홈의 선폭을 줄여주는 스페이서(spacer)를 부착하는 단계를 더 포함하고,
    상기 활성 패턴 분리 홈은 상기 스페이서 및 상기 콘택 분리 홈들 바닥에 노출된 상기 제1소자분리층 부분에 자기정렬(self align)되는 반도체 소자 제조 방법.
  21. 제20항에 있어서,
    상기 스페이서는 상기 제1소자분리층과 동일한 절연층을 포함하여 형성되는 반도체 소자 제조 방법.
  22. 제17항에 있어서,
    상기 제2소자분리층을 형성하는 단계는
    상기 활성 패턴 분리 홈들 및 상기 가상 콘택 분리 홈들을 채우는 실리콘 질화물층을 증착하는 단계; 및
    상기 가상 콘택 패턴들의 상측 표면이 노출되게 상기 실리콘 질화물층을 리세스(recess)하는 단계를 포함하는 반도체 소자 제조 방법.
  23. 제17항에 있어서,
    상기 콘택 패턴들을 형성하는 단계 이후에,
    상기 콘택 패턴들의 측벽이 노출되게 상기 제1층간 절연층 및 상기 제2소자분리층을 선택적으로 리세스(recess)하는 단계; 및
    상기 측벽이 노출된 콘택 패턴들 사이를 채우는 제2층간 절연층을 상기 제2소자분리층과 다른 절연층을 포함하여 형성하는 단계를 더 포함하는 반도체 소자 제조 방법.
  24. 제23항에 있어서,
    상기 제2층간 절연층은
    실리콘 산화물층을 포함하여 형성되는 반도체 소자 제조 방법.
  25. 제17항에 있어서,
    상기 트랜지스터의 게이트들을 형성하는 단계는
    상기 제1층간 절연층 및 하부의 상기 활성 패턴 부분들을 선택적으로 식각하여 상기 활성 패턴들을 가로지르는 라인(line) 형상의 매몰 게이트 홈(groove for buried gate)들을 형성하는 단계;
    상기 매몰 게이트 홈들을 채우는 매몰 게이트층을 형성하는 단계;
    상기 매몰 게이트층을 리세스하여 상측에 오목한 실링 홈(sealing groove)를 가지는 매몰 게이트들을 형성하는 단계; 및
    상기 실링 홈을 채우는 실링층을 형성하는 단계를 포함하는 반도체 소자 제조 방법.
  26. 반도체 기판의 셀 영역(cell)에 셀 활성 라인(active line)들을 설정하고 주변 영역(peripheral region)에 주변 활성 영역을 설정하는 제1소자분리층을 형성하는 단계;
    상기 셀 활성 라인들을 교차하는 콘택 라인(contact line)들의 배열 및 상기 콘택 라인들 사이를 채우고 상기 주변 활성 영역을 덮는 제1층간 절연층을 형성하는 단계;
    상기 셀 활성 라인에 교차되는 상기 콘택 라인 부분에 중첩되게 상기 콘택 라인들을 교차하는 라인 패턴(line pattern)들을 포함하는 식각 마스크(mask)를 형성하는 단계;
    상기 식각 마스크에 노출되는 상기 콘택 라인 부분들을 선택적으로 식각하여 콘택 패턴들 및 사이의 콘택 분리 홈들을 형성하는 단계;
    상기 콘택 분리 홈들에 노출되는 상기 활성 라인 부분들을 선택적으로 식각하여 활성 패턴 분리 홈들을 형성하여 개개의 활성 패턴들을 분리하는 단계;
    상기 활성 패턴 분리 홈들을 채우는 제2소자분리층을 형성하는 단계;
    상기 활성 패턴들을 가로지르는 셀 트랜지스터의 매몰 게이트(buried gate)들을 형성하는 단계;
    상기 제1층간 절연층의 상기 주변 활성 영역을 덮는 부분을 선택적으로 제거하여 상기 주변 활성 영역을 노출하는 단계;
    상기 노출된 주변 활성 영역 상에 주변 트랜지스터의 제1주변 게이트층을 형성하는 단계;
    상기 제1층간 절연층 상에 상기 콘택 패턴들에 연결되고 상기 제1주변 게이트층을 덮는 비트 라인(bit line)층을 형성하는 단계; 및
    상기 비트 라인층 및 하부의 상기 제1주변 게이트층을 선택적으로 식각하여 상기 콘택 패턴들에 연결되는 비트 라인들을 형성하고 상기 주변 영역 상에 상기 비트 라인층으로부터 패터닝된 제2주변 게이트 및 상기 제1주변 게이트층으로부터 패터닝된 제1주변 게이트를 포함하는 주변 게이트를 형성하는 단계를 포함하는 반도체 소자 제조 방법.
  27. 제26항에 있어서,
    상기 제1주변 게이트층은
    도전성 폴리 실리콘층을 포함하여 형성되고,
    상기 비트 라인층은 텅스텐(W)을 포함하는 금속층을 포함하여 형성되는 반도체 소자 제조 방법.
  28. 반도체 기판의 셀 영역(cell)에 셀 활성 라인(active line)들을 설정하고 주변 영역(peripheral region)에 주변 활성 영역을 설정하는 제1소자분리층을 형성하는 단계;
    상기 셀 활성 라인들을 교차하는 가상 콘택 라인(pseude contact line)들의 배열 및 상기 가상 콘택 라인들 사이를 채우고 상기 주변 활성 영역을 덮는 제1층간 절연층을 형성하는 단계;
    상기 셀 활성 라인에 교차되는 상기 가상 콘택 라인 부분에 중첩되게 상기 가상 콘택 라인들을 교차하는 라인 패턴(line pattern)들을 포함하는 식각 마스크(mask)를 형성하는 단계;
    상기 식각 마스크에 노출되는 상기 가상 콘택 라인 부분들을 선택적으로 식각하여 가상 콘택 패턴들 및 사이의 콘택 분리 홈들을 형성하는 단계;
    상기 콘택 분리 홈들에 노출되는 상기 셀 활성 라인 부분들을 선택적으로 식각하여 활성 패턴 분리 홈들을 형성하여 개개의 활성 패턴들을 분리하는 단계;
    상기 활성 패턴 분리 홈들을 채우는 제2소자분리층을 형성하는 단계;
    상기 활성 패턴들을 가로지르는 셀 트랜지스터의 매몰 게이트(buried gate)들을 형성하는 단계;
    상기 가상 콘택 패턴들을 선택적으로 제거하여 콘택 패턴 홈들을 형성하는 단계;
    상기 콘택 패턴 홈을 채우는 콘택 패턴들을 형성하는 단계;
    상기 제1층간 절연층의 상기 주변 활성 영역을 덮는 부분을 선택적으로 제거하여 상기 주변 활성 영역을 노출하는 단계;
    상기 노출된 주변 활성 영역 상에 주변 트랜지스터의 제1주변 게이트층을 형성하는 단계;
    상기 제1층간 절연층 상에 상기 콘택 패턴들에 연결되고 상기 제1주변 게이트층을 덮는 비트 라인(bit line)층을 형성하는 단계; 및
    상기 비트 라인층 및 하부의 상기 제1주변 게이트층을 선택적으로 식각하여 상기 콘택 패턴들에 연결되는 비트 라인들을 형성하고 상기 주변 영역 상에 상기 비트 라인층으로부터 패터닝된 제2주변 게이트 및 상기 제1주변 게이트층으로부터 패터닝된 제1주변 게이트를 포함하는 주변 게이트를 형성하는 단계를 포함하는 반도체 소자 제조 방법.
  29. 반도체 기판에 활성 라인(active line)들을 형성하는 단계;
    상기 활성 라인들을 교차하는 콘택 라인(contact line)들의 배열을 형성하는 단계;
    상기 활성 라인에 교차되는 상기 콘택 라인 부분에 중첩되게 상기 콘택 라인들을 교차하는 라인 패턴(line pattern)들을 포함하는 식각 마스크(mask)를 형성하는 단계;
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    상기 활성 패턴들을 가로지르는 트랜지스터의 게이트(gate)들을 형성하는 단계; 및
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