KR20160096435A - 반도체 장치 및 이의 동작 방법 - Google Patents

반도체 장치 및 이의 동작 방법 Download PDF

Info

Publication number
KR20160096435A
KR20160096435A KR1020150018075A KR20150018075A KR20160096435A KR 20160096435 A KR20160096435 A KR 20160096435A KR 1020150018075 A KR1020150018075 A KR 1020150018075A KR 20150018075 A KR20150018075 A KR 20150018075A KR 20160096435 A KR20160096435 A KR 20160096435A
Authority
KR
South Korea
Prior art keywords
cycling
value
threshold value
memory blocks
wear leveling
Prior art date
Application number
KR1020150018075A
Other languages
English (en)
Inventor
김상식
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020150018075A priority Critical patent/KR20160096435A/ko
Priority to US14/794,244 priority patent/US9564246B2/en
Priority to CN201510462915.9A priority patent/CN105869675B/zh
Publication of KR20160096435A publication Critical patent/KR20160096435A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C29/50004—Marginal testing, e.g. race, voltage or current testing of threshold voltage
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3468—Prevention of overerasure or overprogramming, e.g. by verifying whilst erasing or writing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/349—Arrangements for evaluating degradation, retention or wearout, e.g. by counting erase cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/349—Arrangements for evaluating degradation, retention or wearout, e.g. by counting erase cycles
    • G11C16/3495—Circuits or methods to detect or delay wearout of nonvolatile EPROM or EEPROM memory devices, e.g. by counting numbers of erase or reprogram cycles, by using multiple memory areas serially or cyclically
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/38—Response verification devices
    • G11C29/42—Response verification devices using error correcting codes [ECC] or parity check

Landscapes

  • Techniques For Improving Reliability Of Storages (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)

Abstract

본 기술은 메인 데이터 저장부들과 싸이클링 정보 저장부들을 포함하는 메모리 블록들; 상기 메모리 블록들의 웨어 레벨링 동작을 수행하도록 구성된 회로 그룹; 및 상기 싸이클링 정보에 따라 임계값을 설정하고, 상기 설정된 임계값에 따라 상기 웨어 레벨링 동작이 수행되도록 상기 회로 그룹을 제어하는 제어 회로를 포함하는 반도체 장치 및 이의 동작 방법을 포함한다.

Description

반도체 장치 및 이의 동작 방법{Semiconductor device and operating method thereof}
본 발명은 반도체 장치 및 이의 동작 방법에 관한 것으로, 보다 구체적으로는 반도체 장치의 마모도(wear) 관리 방법에 관한 것이다.
반도체 장치는 데이터가 저장되는 다수의 메모리 블록들을 포함하며, 메모리 블록들에 소거 동작, 프로그램 동작 및 리드 동작을 수행하는 회로 그룹과, 회로 그룹을 제어하는 제어회로를 포함한다.
메모리 블록들에는 다수의 메모리 셀들이 포함되어 있는데, 소거 동작 또는 프로그램 동작이 수행될 때 기판과 메모리 셀 사이에서 전자들이 이동하므로 소거 동작과 프로그램 동작이 반복될수록 메모리 셀들이 열화될 수 있다. 소거 동작과 프로그램 동작이 한 번 수행되는 것을 싸이클링(cycling)이라 한다.
따라서, 싸이클링 횟수가 많은 메모리 블록들은 싸이클링 횟수가 적은 메모리 블록들보다 마모도(wear)가 크다. 마모도가 큰 메모리 블록들은 상대적으로 마모도가 적은 메모리 블록들보다 신뢰도가 저하되므로, 반도체 장치의 마모도를 관리할 필요가 있다.
본 발명의 실시예는 메모리 블록의 마모도를 효율적으로 관리할 수 있는 반도체 장치 및 이의 동작 방법을 제공한다.
본 발명의 실시예에 따른 반도체 장치는, 메인 데이터 저장부들과 싸이클링 정보 저장부들을 포함하는 메모리 블록들; 상기 메모리 블록들의 웨어 레벨링 동작을 수행하도록 구성된 회로 그룹; 및 상기 싸이클링 정보에 따라 임계값을 설정하고, 상기 설정된 임계값에 따라 상기 웨어 레벨링 동작이 수행되도록 상기 회로 그룹을 제어하는 제어 회로를 포함한다.
본 발명의 실시예에 따른 반도체 장치의 동작 방법은, 메모리 블록들의 싸이클링 횟수 기준값을 설정하는 단계; 상기 메모리 블록들의 싸이클링 횟수 평균값과 상기 싸이클링 횟수 기준값의 비교 결과에 따라 임계값을 설정하는 단계; 및 상기 임계값에 따라 웨어 레벨링 동작을 수행하는 단계를 포함한다.
본 발명의 실시예에 따른 반도체 장치의 동작 방법은, 메모리 블록들의 싸이클링 횟수 기준값을 설정하기 위한 테스트 동작을 수행하는 단계; 상기 메모리 블록들의 싸이클링 횟수 평균값을 산출하는 단계; 상기 싸이클링 횟수 평균값과 상기 싸이클링 횟수 기준값을 비교하는 단계; 상기 싸이클링 횟수 평균값이 상기 싸이클링 횟수 기준값보다 낮으면 제1 임계값을 저장하고, 상기 싸이클링 횟수 평균값이 상기 싸이클링 횟수 기준값 이상이면 상기 제1 임계값보다 낮은 제2 임계값을 저장하는 단계; 상기 메모리 블록들 중 싸이클링 횟수가 최대인 메모리 블록과 최소인 메모리 블록의 싸이클링 횟수 차이값을 산출하는 단계; 상기 차이값과 상기 저장된 제1 또는 제2 임계값을 비교하는 단계; 및 상기 차이값이 상기 저장된 제1 또는 제2 임계값보다 크면 웨어 레벨링 동작을 수행하고, 상기 차이값이 상기 저장된 제1 또는 제2 임계값 이하면 상기 웨어 레벨링 동작을 생략하는 단계를 포함한다.
본 기술은 특정 메모리 블록에 마모도가 집중되지 않도록 함으로써 반도체 장치의 수명을 연장할 수 있고, 이로 인해 반도체 장치의 신뢰도를 개선시킬 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 2는 본 발명의 실시예에 따른 마모도 관리 방법을 구체적으로 설명하기 위한 블록도이다.
도 3은 본 발명의 실시예에 따른 마모도 관리 방법을 구체적으로 설명하기 위한 순서도이다.
도 4는 일 실시예에 따른 웨어 레벨링 동작을 설명하기 위한 도면이다.
도 5는 본 발명의 실시예에 따른 반도체 장치를 포함하는 솔리드 스테이트 드라이브를 설명하기 위한 블록도이다.
도 6은 본 발명의 실시예에 따른 반도체 장치를 포함하는 메모리 시스템을 설명하기 위한 블록도이다.
도 7은 본 발명의 실시 예에 따른 반도체 장치를 포함하는 컴퓨팅 시스템의 개략적인 구성을 설명하기 위한 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명의 실시예에 따른 반도체 장치를 설명하기 위한 개략도이다.
도 1을 참조하면, 반도체 장치(1000)는 데이터가 저장되는 메모리 셀 어레이(110)와, 메모리 셀 어레이(110)의 소거 동작, 프로그램 동작, 리드 동작 및 웨어 레벨링 동작을 수행하도록 구성된 회로 그룹(120)과, 소거 동작, 프로그램 동작, 리드 동작 및 웨어 레벨링 동작이 수행되도록 회로 그룹(120)을 제어하는 제어회로(130)를 포함한다.
메모리 셀 어레이(110)는 제1 내지 제k 메모리 블록들(MB1~MBk; k는 양의 정수)을 포함한다. 제1 내지 제k 메모리 블록들(MB1~MBk)은 서로 동일하게 구성되며, 비트라인들(BL)을 공유한다. 제1 내지 제k 메모리 블록들(MB1~MBk)은 제1 내지 제k 메인 데이터 저장부들과 제1 내지 제k 싸이클링 정보 저장부들을 포함한다.
제1 메모리 블록(MB1)을 예를 들어 설명하면, 제1 메모리 블록(MB1)은 제1 메인 데이터 저장부와 제1 싸이클링 정보 저장부를 포함할 수 있다. 제1 메인 데이터 저장부와 제1 싸이클링 정보 저장부는 2차원 또는 3차원 구조를 갖는 다수의 셀 스트링들로 구성될 수 있다. 예를 들면, 2차원 셀 스트링에서는 메모리 셀들이 기판에 평행한 방향으로 배열되며, 3차원 셀 스트링에서는 메모리 셀들이 기판에 수직 방향으로 배열된다. 메모리 셀들의 게이트들은 워드라인들(WL)에 연결되고, 소오스 셀렉트 트랜지스터들은 소오스 라인들(SSL)에 연결되며, 드레인 셀렉트 트랜지스터들은 드레인 셀렉트 라인들(DSL)에 각각 연결된다. 드레인 셀렉트 트랜지스터들의 드레인(drain)은 비트라인들(BL)에 연결되며, 소오스 셀렉트 트랜지스터들의 소오스는 공통 소오스 라인(미도시)에 공통으로 연결된다. 메모리 셀들은 드레인 셀렉트 트랜지스터와 소오스 셀렉트 트랜지스터들 사이에 배열된다. 제1 메인 데이터 저장부에 포함된 메모리 셀들을 메인 메모리 셀들이라 정의되면, 제1 싸이클링 정보 저장부에 포함된 메모리 셀들은 플래그 셀들로 정의될 수 있다. 메인 메모리 셀들에는 사용자가 저장하는 메인 데이터가 저장될 수 있으며, 플래그 셀들에는 싸이클링 정보가 저장될 수 있다. 싸이클링 정보는 싸이클링 횟수에 대한 데이터를 포함한다. 또한, 플래그 셀들에는 반도체 장치의 동작과 관련된 다양한 정보가 저장될 수 있다.
제1 내지 제k 메모리 블록들(MB1~MBk)은 서로 다른 동작이 수행되기 때문에, 제1 내지 제k 싸이클링 정보 저장부들에는 서로 다른 제1 내지 제k 싸이클링 정보(CN<k:1>)가 저장될 수 있다.
회로그룹(120)은 전압 생성 회로(21), 로우 디코더(22), 페이지 버퍼(23), 컬럼 디코더(24) 및 입출력 회로(25)를 포함할 수 있다.
전압 생성 회로(21)는, 제어 회로(130)의 제어에 따라 소거 동작, 프로그램 동작, 리드 동작 및 웨어 레벨링 동작에 맞는 다양한 레벨의 동작전압들(VR)을 생성한다. 예를 들면, 동작전압들(VR)은 소거 전압, 프로그램 전압, 리드 전압, 패스 전압 등 다양한 레벨을 갖는 전압들이 포함된다.
로우 디코더(22)는 로우 어드레스(RADD)에 응답하여 메모리 셀 어레이(110)에 포함된 메모리 블록들 중 하나를 선택하고, 선택된 메모리 블록에 연결된 워드라인들(WL), 드레인 셀렉트 라인들(DSL) 및 소오스 셀렉트 라인들(SSL)에 동작전압들을 전달한다.
페이지 버퍼(23)는 비트라인들(BL)을 통해 메모리 블록들과 연결되며, 프로그램, 리드 및 소거 동작시 페이지 버퍼 제어 신호(PBSIGNALS)에 응답하여 비트라인들(BL)을 통해 선택된 메모리 블록과 데이터를 주고 받으며, 전달받은 데이터를 임시로 저장한다. 예를 들면, 페이지 버퍼(23)는 비트라인들(BL)을 통해 제1 내지 제k 싸이클링 정보(CN<k:1>)를 전달받을 수 있다.
컬럼 디코더(24)는 컬럼 어드레스(CADD)에 응답하여 페이지 버퍼(23)와 데이터를 주고받는다. 예를 들면, 컬럼 디코더(24)는 페이지 버퍼(23)로부터 제1 내지 제k 싸이클링 정보(CN<k:1>)를 전달받을 수 있다.
입출력 회로(25)는 외부로부터 전달받은 명령신호(CMD) 및 어드레스(ADD)를 제어회로(130)에 전달하고, 외부로부터 전달받은 데이터(DATA)를 컬럼 디코더(24)에 전송하고, 컬럼 디코더(24)로부터 전달받은 데이터(DATA)를 외부로 출력하거나 제어회로(130)에 전달한다. 예를 들면, 입출력 회로(25)는 컬럼 디코더(24)로부터 제1 내지 제k 싸이클링 정보(CN<k:1>)를 전달받아 제어회로(130)에 전달할 수 있다.
제어회로(130)는 명령신호(CMD), 어드레스(ADD) 및 제1 내지 제k 싸이클링 정보(CN<k:1>)에 응답하여 회로 그룹(120)을 제어하기 위한 로우 어드레스(RADD), 페이지 버퍼 제어신호들(PBSIGNALS) 및 컬럼 어드레스(CADD)를 출력한다. 특히, 제어회로(130)는 웨어 레벨링 동작을 위한 웨어 레벨링(wear leveling) 임계값 연산부(31)와 웨어 레벨링 임계값 저장부(32)를 포함한다.
웨어 레벨링 임계값 연산부(31)와 웨어 레벨링 임계값 저장부(32)를 사용한 마모도 관리 방법을 설명하면 다음과 같다.
도 2는 본 발명의 실시예에 따른 마모도 관리 방법을 구체적으로 설명하기 위한 블록도이다.
도 2를 참조하면, 웨어 레벨링 임계값 연산부(31)는 제1 내지 제k 싸이클링 정보 저장부들로부터 전달받는 제1 내지 제k 싸이클링 정보(CN<k:1>)를 토대로 메모리 블록들(도 1의 MB1~MBk)의 싸이클링 횟수 평균값을 산출하고, 싸이클링 횟수 평균값과 싸이클링 횟수 기준값을 서로 비교하고, 비교 결과에 따라 제1 임계값(WLT1) 또는 제1 임계값(WLT1)보다 낮은 제2 임계값(WLT2)을 생성하고, 싸이클링 횟수의 최대값과 최소값의 차이를 연산한다. 웨어 레벨링 임계값 연산부(31)에서 생성된 제1 또는 제2 임계값(WLT1 또는 WLT2)은 웨어 레벨링 임계값 저장부(32)에 저장된다. 제1 및 제2 임계값들(WTL1 및 WLT2)은 웨어 레벨링(wear leveling) 동작이 수행되기 위한 기준이 되는 값이다.
제어회로(도 1의 130)는 웨어 레벨링 임계값 연산부(31)에서 연산된 싸이클링 횟수의 최대값과 최소값의 차이와 제1 또는 제2 임계값(WLT1 또는 WLT2)에 따라 웨어 레벨링 동작이 수행되도록 회로 그룹(도 1의 120)을 제어한다.
도 3은 본 발명의 실시예에 따른 마모도 관리 방법을 구체적으로 설명하기 위한 순서도이다.
도 3을 참조하면, 반도체 장치의 마모도 관리 동작은 싸이클링 횟수를 연산하는 단계(310)와, 연산된 싸이클링 횟수에 따라 싸이클링 임계값을 설정하는 단계(320)와, 설정된 임계값에 따라 웨어 레벨링을 수행하는 단계(330)를 포함한다.
싸이클링 횟수를 연산하는 단계(310)는 싸이클링 횟수 기준값(EW_R) 설정 단계(311)와, 메모리 블록들의 싸이클링 횟수 평균값(EW_A) 연산 단계(312)를 포함한다.
연산된 싸이클링 횟수에 따라 싸이클링 임계값을 설정하는 단계(320)는 싸이클링 횟수 평균값(EW_A)과 싸이클링 횟수 기준값(EW_R)을 비교하는 단계(321)와, 비교 결과에 따라 임계값(T)을 설정하는 단계(322 또는 323)를 포함한다.
설정된 임계값에 따라 웨어 레벨링을 수행하는 단계(330)는 웨어 레벨링 동작이 필요한지를 판단하는 단계(331)와, 판단 결과에 따라 웨어 레벨링 동작을 수행하는 단계(332)를 포함한다.
웨어 레벨링은 메모리 블록들의 싸이클링 횟수 차이가 많은 경우, 서로 다른 메모리 블록들의 데이터를 서로 교환함으로써, 메모리 블록들의 마모도 차이를 감소시키는 동작을 의미한다.
상술한 각 단계를 구체적으로 설명하면 다음과 같다.
싸이클링 횟수 기준값(EW_R) 설정 단계(311)에서는, 반도체 장치의 메모리 블록들이 열화되기 시작하는 싸이클링 횟수를 싸이클링 횟수 기준값(EW)R)으로 설정한다. 싸이클링 횟수 기준값(EW_R)은 반도체 장치에 따라 다르게 설정될 수 있으며, 테스트 동작을 통해 설정될 수 있다. 예를 들면, 테스트 동작은 반도체 장치에 포함된 메모리 블록들의 테스트 소거 동작과 테스트 프로그램 동작을 반복하면서 수행될 수 있다. 테스트 소거 동작과 테스트 프로그램 동작이 반복될수록 싸이클링 횟수가 증가하는데, 싸이클링 횟수가 증가할수록 메모리 블록들은 열화된다. 메모리 블록들의 열화 정도가 높아질 때의 싸이클링 횟수를 싸이클링 횟수 기준값으로 설정할 수 있다.
메모리 블록들의 열화 정도는 다양한 방법으로 확인할 수 있다. 예를 들면, 싸이클링 횟수가 증가할수록 메모리 셀들의 터널 절연막에 트랩되는 전자들의 수가 증가하면서, 프로그램 동작 시간이 빨라질 수 있다. 따라서, 프로그램 동작 시간이 빨라지기 시작할 때의 횟수를 싸이클링 횟수 기준값(EW_R)으로 설정할 수 있다. 싸이클링 횟수 기준값(EW_R)은 반도체 장치의 테스트 동작시 한 번만 설정될 수 있으며, 이후에는 생략될 수 있다. 싸이클링 횟수 기준값(EW_R)에 대한 데이터는 메모리 셀 어레이(도 1의 110)에 포함된 메모리 블록들 중 CAM 블록에 저장되거나, 제어회로(도 1의 130)에 포함된 저장부에 저장될 수 있다. 싸이클링 횟수 기준값(EW_R)이 설정되면(311), 메모리 블록들의 싸이클링 횟수 평균값(EW_A) 연산 단계(312)가 수행된다.
메모리 블록들의 싸이클링 횟수 평균값(EW_A) 연산 단계(312)에서는, 현 상태의 제1 내지 제k 메모리 블록들(MB1~MBk)의 싸이클링 횟수의 평균을 연산한다. 예를 들면, 메모리 셀 어레이(110) 내에 k개의 메모리 블록들이 포함된 경우, 각 메모리 블록의 싸이클링 횟수를 합산한 후, 이를 k로 나눈 값이 싸이클링 횟수 평균값(EW_A)으로 연산된다.
싸이클링 횟수 평균값(EW_A)과 싸이클링 횟수 기준값(EW_R)을 비교하는 단계(321)에서는, 싸이클링 횟수 평균값(EW_A)이 싸이클링 횟수 기준값(EW_R)보다 낮은지를 판단한다. 싸이클링 횟수 평균값(EW_A)이 싸이클링 횟수 기준값(EW_R)보다 낮으면 반도체 장치가 적게 열화된 상태이고, 싸이클링 횟수 평균값(EW_A)이 싸이클링 횟수 기준값(EW_R) 이상이면 반도체 장치가 많이 열화된 상태인 것으로 판단된다. 싸이클링 횟수 평균값(EW_A)이 싸이클링 횟수 기준값(EW_R)보다 낮으면, 임계값(T)으로 제1 임계값(WLT1)을 설정하고(322), 싸이클링 횟수 평균값(EW_A)이 싸이클링 횟수 기준값(EW_R) 이상이면, 임계값(T)으로 제1 임계값(WLT1)보다 낮은 제2 임계값(WLT2)을 설정한다(323). 임계값(T)은 웨어 레벨링의 발생 빈도를 조절하는 기준이 된다.
웨어 레벨링 동작이 필요한지를 판단하는 단계(331)에서는, 메모리 블록들 중에서 싸이클링 횟수가 최대인 메모리 블록과 최소인 메모리 블록의 싸이클링 횟수 차이(ΔEW; 이하, 차이값)를 산출하고, 차이값(ΔEW)과 임계값(T)을 비교한다. 차이값(ΔEW)이 임계값(T)보다 이하로 판단되면, 웨어 레벨링을 수행하지 않고 동작이 종료된다. 차이값(ΔEW)이 임계값(T)보다 크다고 판단되면, 웨어 레벨링 동작이 수행된다(332). 즉, 싸이클링 횟수 최대값과 최소값의 차이가 크다면 웨어 레벨링 동작을 수행한다. 웨어 레벨링 동작은 싸이클링 횟수가 최대인 메모리 블록과 최소인 메모리 블록에 각각 저장된 데이터를 서로 바꾸는 동작이다.
상술한 바와 같이, 웨어 레벨링 동작은 메모리 블록들의 싸이클링 횟수 차이가 임계값(T)에 도달하면 수행된다. 메모리 블록들의 싸이클링 횟수 차이가 임계값(T)에 도달했다는 것은 메모리 블록들의 마모도 편차가 크다는 것을 의미하므로, 웨어 레벨링 동작을 수행함으로써 메모리 블록들 간의 마모도 차이를 감소시킬 수 있다. 특히, 웨어 레벨링 동작이 수행되는 기준인 임계값(T)을 메모리 블록들의 마모도 상태에 따라 가변함으로써 웨어 레벨링 동작이 수행되는 빈도를 조절할 수 있다. 즉, 메모리 블록들의 마모도 상태가 낮을 때에는 높은 임계값(WLT1)이 설정되어 웨어 레벨링 동작의 발생 빈도를 낮추고, 메모리 블록들의 마모도 상태가 높을 때에는 낮은 임계값(WLT2)이 설정되어 웰어 레벨링 동작의 발생 빈도를 높임으로써, 메모리 블록들의 마모도를 효율적으로 관리할 수 있다.
또한, 상술한 방법에서는 싸이클링 횟수 기준값(EW_R)이 하나로 설정되었으나, 싸이클링 횟수 기준값(EW_R)을 다수개로 설정하여 메모리 블록들의
웨어 레벨링 동작은 다양한 방법으로 수행될 수 있으나, 이해를 돕기 위하여 다음의 도면을 참조하여 웨어 레벨링 동작의 실시예를 설명하도록 한다.
도 4는 일 실시예에 따른 웨어 레벨링 동작을 설명하기 위한 도면이다.
도 4를 참조하면, 웨어 레벨링 동작은 싸이클링 횟수 차이가 많이 나는 메모리 블록들의 데이터를 서로 교환함으로써, 메모리 블록들의 마모도를 균일하게 할 수 있다. 예를 들면, 제1 내지 제k 메모리 블록들(MB1~MBk) 중에서 제k 메모리 블록(MBk)의 싸이클링 횟수가 최대이고 제1 메모리 블록(MB1)의 싸이클링 횟수가 최소인 경우, 제1 메모리 블록(MB1)에 저장된 데이터를 제k 메모리 블록(MBk)으로 카피백하고, 제k 메모리 블록(MBk)에 저장된 데이터를 제1 메모리 블록(MB1)으로 카피백한다. 보다 구체적으로 설명하면, 제1 메모리 블록(MB1)에 저장된 데이터를 엑스트라 블록(미도시)으로 카피백하고 제1 메모리 블록(MB1)을 소거한다. 제k 메모리 블록(MBk)에 저장된 데이터를 제1 메모리 블록(MB1)으로 카피백하고 제k 메모리 블록(MNk)을 소거한다. 엑스트라 메모리 블록(미도시)에 저장된 데이터를 제k 메모리 블록(MBk)으로 카피백하고, 엑스트라 메모리 블록(미도시)을 소거한다.
도 5는 본 발명의 실시예에 따른 반도체 장치를 포함하는 솔리드 스테이트 드라이브를 설명하기 위한 블록도이다.
도 5를 참조하면, 드라이브 장치(2000)는 호스트(2100; Host)와 SSD(2200)를 포함한다. SSD(2200)는 SSD 제어부(2210; SSD Controller), 버퍼 메모리(2220; Buffer Memory) 및 반도체 장치(1000)를 포함한다.
SSD 제어부(2210)는 호스트(2100)와 SSD(2200)와의 물리적 연결을 제공한다. 즉, SSD 제어부(2210)는 호스트(2100)의 버스 포맷(Bus Format)에 대응하여 SSD(2200)와의 인터페이싱을 제공한다. 특히, SSD 제어부(2210)는 호스트(2100)로부터 제공되는 명령어를 디코딩한다. 디코딩된 결과에 따라, SSD 제어부(2210)는 반도체 장치(1000)를 액세스한다. 호스트(2100)의 버스 포맷(Bus format)으로 USB(Universal Serial Bus), SCSI(Small Computer System Interface), PCI express, ATA, PATA(Parallel ATA), SATA(Serial ATA), SAS(Serial Attached SCSI) 등이 포함될 수 있다.
버퍼 메모리(2220)에는 호스트(2100)로부터 제공되는 프로그램 데이터 또는 반도체 장치(1000)로부터 리드된 데이터가 임시적으로 저장된다. 호스트(2100)의 리드 요청시 반도체 장치(1000)에 존재하는 데이터가 캐시되어 있는 경우, 버퍼 메모리(2220)는 캐시된 데이터를 직접 호스트(2100)로 제공하는 캐시 기능을 지원한다. 일반적으로, 호스트(2100)의 버스 포맷(예를 들면, SATA 또는 SAS)에 의한 데이터 전송 속도는 SSD(2200)의 메모리 채널의 전송 속도보다 빠르다. 즉, 호스트(2100)의 인터페이스 속도가 SSD(2200)의 메모리 채널의 전송 속도보다 빠른 경우, 대용량의 버퍼 메모리(2220)를 제공함으로써 속도 차이로 발생하는 퍼포먼스 저하를 최소화할 수 있다. 버퍼 메모리(2220)는 대용량의 보조 기억 장치로 사용되는 SSD(2200)에서 충분한 버퍼링을 제공하기 위해 동기식 DRAM(Synchronous DRAM)으로 제공될 수 있다.
반도체 장치(1000)는 SSD(2200)의 저장 매체로서 제공된다. 예를 들면, 반도체 장치(1000)는 도 1에서 상술한 바와 같이 대용량의 저장 능력을 가지는 불휘발성 메모리 장치로 제공될 수 있으며, 불휘발성 메모리 중에서도 낸드 플래시 메모리(NAND-type Flash memory)로 제공될 수 있다.
도 6은 본 발명의 실시예에 따른 반도체 장치를 포함하는 메모리 시스템을 설명하기 위한 블록도이다.
도 6을 참조하면, 본 발명에 따른 메모리 시스템(3000)은 메모리 제어부(3100)와 반도체 장치(1000)를 포함할 수 있다.
반도체 장치(1000)는 도 1과 실질적으로 동일하게 구성될 수 있으므로, 반도체 장치(1000)에 대한 구체적인 설명은 생략한다.
메모리 제어부(3100)는 반도체 장치(1000)를 제어하도록 구성될 수 있다. SRAM(3110)은 CPU(3120)의 워킹 메모리로 사용될 수 있다. 호스트 인터페이스(3130; Host I/F)는 메모리 시스템(3000)과 접속되는 호스트의 데이터 교환 프로토콜을 구비할 수 있다. 메모리 제어부(3100)에 구비된 에러 정정 회로(3140; ECC)는 반도체 장치(1000)로부터 리드된 데이터에 포함되어 있는 에러를 검출 및 정정할 수 있다. 반도체 인터페이스(3150; Semiconductor I/F)는 반도체 장치(1000)와 인터페이싱 할 수 있다. CPU(3120)는 메모리 제어부(3100)의 데이터 교환을 위한 제어동작을 수행할 수 있다. 또한, 도 9에는 도시되지 않았지만, 메모리 시스템(3000)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있다.
본 발명에 따른 메모리 시스템(3000)은, 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), 디지털 카메라(digital camera), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 장치들 중 하나에 적용될 수 있다.
도 7은 본 발명의 실시 예에 따른 반도체 장치를 포함하는 컴퓨팅 시스템의 개략적인 구성을 설명하기 위한 도면이다.
도 7을 참조하면, 본 발명에 따른 컴퓨팅 시스템(4000)은 버스(4300)에 전기적으로 연결된 반도체 장치(1000), 메모리 제어부(4100), 모뎀(4200), 마이크로프로세서(4400) 및 사용자 인터페이스(4500)를 포함한다. 본 발명에 따른 컴퓨팅 시스템(4000)이 모바일 장치인 경우, 컴퓨팅 시스템(4000)의 동작 전압을 공급하기 위한 배터리(4600)가 추가적으로 제공될 수 있다. 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(4000)에는 응용 칩셋(application chip set), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램 등이 더 포함될 수 있다.
반도체 장치(1000)는 도 1과 실질적으로 동일하게 구성될 수 있으므로, 반도체 장치(1000)에 대한 구체적인 설명은 생략한다.
메모리 제어부(4100)와 반도체 장치(1000)는 SSD(Solid State Drive/Disk)를 구성할 수 있다.
본 발명에 따른 반도체 장치 및 메모리 제어부는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 반도체 장치 및 메모리 제어부는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP) 및 Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장 될 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
110: 메모리 셀 어레이 120: 회로 그룹
130: 제어 회로 MB1~MBk: 메모리 블록
21: 전압 생성 회로 22: 로우 디코더
23: 페이지 버퍼 24: 컬럼 디코더
25: 입출력 회로 31: 웨어 레벨링 임계값 연산부
32: 웨어 레벨링 임계값 저장부

Claims (15)

  1. 메인 데이터 저장부들과 싸이클링 정보 저장부들을 포함하는 메모리 블록들;
    상기 메모리 블록들의 웨어 레벨링 동작을 수행하도록 구성된 회로 그룹; 및
    상기 싸이클링 정보에 따라 임계값을 설정하고, 상기 설정된 임계값에 따라 상기 웨어 레벨링 동작이 수행되도록 상기 회로 그룹을 제어하는 제어 회로를 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 메인 데이터 저장부들에는 사용자가 사용하는 메인 데이터가 저장되고,
    상기 싸이클링 정보 저장부들에는 상기 메모리 블록들의 싸이클링 횟수에 대한 데이터가 저장되는 반도체 장치.
  3. 제1항에 있어서, 상기 회로 그룹은,
    상기 제어 회로의 제어에 따라 상기 웨어 레벨링 동작에 필요한 다양한 레벨의 동작전압들을 생성하도록 구성된 전압 생성 회로;
    상기 제어 회로에서 출력되는 로우 어드레스에 응답하여 상기 메모리 블록들 중 하나를 선택하고, 상기 선택된 메모리 블록에 상기 동작전압들을 전달하도록 구성된 로우 디코더;
    상기 제어 회로에서 출력되는 페이지 버퍼 제어 신호에 응답하여 상기 메모리 블록들에 저장된 상기 싸이클링 정보를 전달받도록 구성된 페이지 버퍼;
    상기 제어 회로에서 출력되는 컬럼 어드레스에 응답하여 상기 페이지 버퍼로부터 상기 싸이클링 정보를 전달받도록 구성된 컬럼 디코더; 및
    외부로부터 전달받은 명령신호 및 어드레스를 상기 제어회로에 전달하고, 상기 외부로부터 전달받은 데이터를 상기 컬럼 디코더에 전송하고, 상기 컬럼 디코더로부터 전달받은 상기 싸이클링 정보를 상기 제어 회로에 전달하도록 구성된 입출력 회로를 포함하는 반도체 장치.
  4. 제1항에 있어서, 상기 제어 회로는,
    상기 싸이클링 정보를 토대로 다양한 값들을 산출하도록 구성된 웨어 레벨링 임계값 연산부; 및
    상기 웨어 레벨링 임계값 연산부에서 출력된 제1 임계값 또는 상기 제1 임계값보다 낮은 제2 임계값을 저장하도록 구성된 웨어 레벨링 임계값 저장부를 포함하는 반도체 장치.
  5. 제4항에 있어서, 상기 웨어 레벨링 임계값 연산부는,
    상기 메모리 블록들의 싸이클링 횟수 평균값을 산출하고,
    상기 싸이클링 횟수 평균값과 싸이클링 횟수 기준값을 서로 비교하고,
    상기 비교 결과에 따라 상기 제1 임계값 또는 상기 제2 임계값을 출력하고,
    상기 싸이클링 횟수의 최대값과 최소값의 차이를 연산하도록 구성되는 반도체 장치.
  6. 메모리 블록들의 싸이클링 횟수 기준값을 설정하는 단계;
    상기 메모리 블록들의 싸이클링 횟수 평균값과 상기 싸이클링 횟수 기준값의 비교 결과에 따라 임계값을 설정하는 단계; 및
    상기 임계값에 따라 웨어 레벨링 동작을 수행하는 단계를 포함하는 반도체 장치의 동작 방법.
  7. 제6항에 있어서,
    상기 싸이클링 횟수 기준값을 설정하기 위한 테스트 동작을 수행하는 단계를 더 포함하는 반도체 장치의 동작 방법.
  8. 제7항에 있어서, 상기 테스트 동작은,
    상기 메모리 블록들의 테스트 소거 동작과 테스트 프로그램 동작을 반복하면서 상기 메모리 블록들의 열화 정도를 확인하는 단계; 및
    상기 메모리 블록들의 열화 정도가 높아질 때의 싸이클링 횟수를 상기 싸이클링 횟수 기준값으로 설정하는 단계를 포함하는 반도체 장치의 동작 방법.
  9. 제7항에 있어서,
    상기 싸이클링 횟수 기준값에 대한 데이터는 메모리 셀 어레이에 포함된 CAM 블록 또는 제어회로에 포함된 저장부에 저장되는 반도체 장치의 동작 방법.
  10. 제6항에 있어서, 상기 임계값은,
    상기 싸이클링 횟수 평균값이 상기 싸이클링 횟수 기준값보다 낮으면 제1 임계값으로 설정되고,
    상기 싸이클링 횟수 평균값이 상기 싸이클링 횟수 기준값 이상이면 상기 제1 임계값보다 낮은 제2 임계값으로 설정되는 반도체 장치의 동작 방법.
  11. 제6항에 있어서,
    상기 임계값을 설정하는 단계와 상기 웨어 레벨링 동작을 수행하는 단계 사이에, 상기 메모리 블록들의 싸이클링 횟수의 최대값과 최소값의 차이값을 산출하는 단계를 더 포함하는 반도체 장치의 동작 방법.
  12. 제11항에 있어서,
    상기 차이값이 상기 임계값보다 크면 상기 웨어 레벨링 동작이 수행되고,
    상기 차이값이 상기 임계값 이하이면 상기 웨어 레벨링 동작을 생략하는 반도체 장치의 동작 방법.
  13. 메모리 블록들의 싸이클링 횟수 기준값을 설정하기 위한 테스트 동작을 수행하는 단계;
    상기 메모리 블록들의 싸이클링 횟수 평균값을 산출하는 단계;
    상기 싸이클링 횟수 평균값과 상기 싸이클링 횟수 기준값을 비교하는 단계;
    상기 싸이클링 횟수 평균값이 상기 싸이클링 횟수 기준값보다 낮으면 제1 임계값을 저장하고, 상기 싸이클링 횟수 평균값이 상기 싸이클링 횟수 기준값 이상이면 상기 제1 임계값보다 낮은 제2 임계값을 저장하는 단계;
    상기 메모리 블록들 중 싸이클링 횟수가 최대인 메모리 블록과 최소인 메모리 블록의 싸이클링 횟수 차이값을 산출하는 단계;
    상기 차이값과 상기 저장된 제1 또는 제2 임계값을 비교하는 단계; 및
    상기 차이값이 상기 저장된 제1 또는 제2 임계값보다 크면 웨어 레벨링 동작을 수행하고, 상기 차이값이 상기 저장된 제1 또는 제2 임계값 이하면 상기 웨어 레벨링 동작을 생략하는 단계를 포함하는 반도체 장치의 동작 방법.
  14. 제13항에 있어서, 상기 웨어 레벨링 동작은,
    상기 싸이클링 횟수가 최대인 메모리 블록과 상기 싸이클링 횟수가 최소인 메모리 블록의 데이터를 서로 바꾸는 반도체 장치의 동작 방법.
  15. 제13항에 있어서, 상기 웨어 레벨링 동작은,
    상기 싸이클링 횟수가 최소인 메모리 블록의 데이터를 엑스트라 블록으로 카피백하는 단계;
    상기 싸이클링 횟수가 최소인 메모리 블록을 소거하는 단계; 및
    상기 싸이클링 횟수가 최대인 메모리 블록의 데이터를 상기 싸이클링 횟수가 최소인 메모리 블록으로 카피백하는 단계;
    상기 싸이클링 횟수가 최대인 메모리 블록을 소거하는 단계;
    상기 엑스트라 블록의 데이터를 상기 싸이클링 횟수가 최대인 메모리 블록으로 카피백하는 단계; 및
    상기 엑스트라 블록을 소거하는 단계를 포함하는 반도체 장치의 동작 방법.
KR1020150018075A 2015-02-05 2015-02-05 반도체 장치 및 이의 동작 방법 KR20160096435A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020150018075A KR20160096435A (ko) 2015-02-05 2015-02-05 반도체 장치 및 이의 동작 방법
US14/794,244 US9564246B2 (en) 2015-02-05 2015-07-08 Semiconductor device and operating method thereof
CN201510462915.9A CN105869675B (zh) 2015-02-05 2015-07-31 半导体器件及其操作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020150018075A KR20160096435A (ko) 2015-02-05 2015-02-05 반도체 장치 및 이의 동작 방법

Publications (1)

Publication Number Publication Date
KR20160096435A true KR20160096435A (ko) 2016-08-16

Family

ID=56566977

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150018075A KR20160096435A (ko) 2015-02-05 2015-02-05 반도체 장치 및 이의 동작 방법

Country Status (3)

Country Link
US (1) US9564246B2 (ko)
KR (1) KR20160096435A (ko)
CN (1) CN105869675B (ko)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10585794B2 (en) 2017-08-16 2020-03-10 SK Hynix Inc. Memory system and operating method of memory system
KR20200027862A (ko) * 2018-09-05 2020-03-13 에스케이하이닉스 주식회사 메모리 시스템 및 이의 동작 방법
US10997069B2 (en) 2018-09-20 2021-05-04 SK Hynix Inc. Memory system and operating method thereof
WO2021202277A1 (en) * 2020-04-01 2021-10-07 Micron Technology, Inc. Self-seeded randomizer for data randomization in flash memory
US11256617B2 (en) 2020-04-01 2022-02-22 Micron Technology, Inc. Metadata aware copyback for memory devices
US11693583B2 (en) 2020-05-19 2023-07-04 SK Hynix Inc. Memory controller and operating method thereof

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180123385A (ko) * 2017-05-08 2018-11-16 에스케이하이닉스 주식회사 메모리 시스템 및 이를 이용한 웨어-레벨링 방법
CN114860150A (zh) * 2021-02-04 2022-08-05 戴尔产品有限公司 在存储群集的存储***之间执行损耗均衡

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101419834B (zh) * 2007-10-22 2011-03-30 群联电子股份有限公司 平均磨损方法及使用此方法的控制器
CN101645309B (zh) * 2008-08-05 2013-05-22 威刚科技（苏州）有限公司 非挥发性存储装置及其控制方法
CN101740100A (zh) * 2008-11-27 2010-06-16 威刚科技股份有限公司 具平均抹除机制的闪存装置及其控制方法
US8254172B1 (en) * 2009-09-30 2012-08-28 Western Digital Technologies, Inc. Wear leveling non-volatile semiconductor memory based on erase times and program times
KR101662273B1 (ko) 2009-11-27 2016-10-05 삼성전자주식회사 비휘발성 메모리 장치, 그것을 포함한 메모리 시스템 및 그것의 마모도 관리 방법
US8683297B2 (en) * 2011-11-02 2014-03-25 Sandisk Technologies Inc. Systems and methods of generating a replacement default read threshold
US20140181434A1 (en) 2012-12-20 2014-06-26 Virtium Technology, Inc. Integrated and naturalized static wear-leveling for block mapping

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10585794B2 (en) 2017-08-16 2020-03-10 SK Hynix Inc. Memory system and operating method of memory system
KR20200027862A (ko) * 2018-09-05 2020-03-13 에스케이하이닉스 주식회사 메모리 시스템 및 이의 동작 방법
US10838627B2 (en) 2018-09-05 2020-11-17 SK Hynix Inc. Memory system and method of operating the same
US10997069B2 (en) 2018-09-20 2021-05-04 SK Hynix Inc. Memory system and operating method thereof
WO2021202277A1 (en) * 2020-04-01 2021-10-07 Micron Technology, Inc. Self-seeded randomizer for data randomization in flash memory
US11256617B2 (en) 2020-04-01 2022-02-22 Micron Technology, Inc. Metadata aware copyback for memory devices
US11327884B2 (en) 2020-04-01 2022-05-10 Micron Technology, Inc. Self-seeded randomizer for data randomization in flash memory
US11709771B2 (en) 2020-04-01 2023-07-25 Micron Technology, Inc. Self-seeded randomizer for data randomization in flash memory
US11768766B2 (en) 2020-04-01 2023-09-26 Micron Technology, Inc. Metadata aware copyback for memory devices
US11693583B2 (en) 2020-05-19 2023-07-04 SK Hynix Inc. Memory controller and operating method thereof

Also Published As

Publication number Publication date
US9564246B2 (en) 2017-02-07
US20160232954A1 (en) 2016-08-11
CN105869675A (zh) 2016-08-17
CN105869675B (zh) 2020-07-28

Similar Documents

Publication Publication Date Title
KR20160096435A (ko) 반도체 장치 및 이의 동작 방법
KR102065664B1 (ko) 메모리 장치의 열화 상태 추정 방법 및 이를 이용한 메모리 시스템에서의 웨어 레벨링 방법
TWI612525B (zh) 解碼方法、記憶體儲存裝置及記憶體控制電路單元
KR102295208B1 (ko) 프로그램 영역을 동적으로 할당하는 저장 장치 및 그것의 프로그램 방법
CN106205719B (zh) 半导体器件及其操作方法
KR102395722B1 (ko) 저장 장치 및 이의 동작 방법
US9576668B2 (en) Semiconductor device and operating method thereof
KR20160058521A (ko) 반도체 장치 및 이의 동작 방법
KR20160021654A (ko) 반도체 메모리 장치 및 이의 동작방법
KR20150135903A (ko) 반도체 장치 및 이를 포함하는 시스템과 이의 동작 방법
KR20160043436A (ko) 불휘발성 메모리 장치 및 이의 동작 방법
KR20160110592A (ko) 반도체 장치 및 이의 동작 방법
US20150058697A1 (en) Storage device, controller and memory controlling method
US9472290B2 (en) Semiconductor device and method of erasing the same
US9431114B2 (en) Semiconductor device and method of operating the same using state code
US20160225415A1 (en) Semiconductor device and operating method thereof
KR20160052277A (ko) 반도체 장치 및 이의 동작 방법
US20150332783A1 (en) Method of operating semiconductor device
US9569142B2 (en) Semiconductor device and method of operating the same according to degree of deterioration
KR20150139116A (ko) 반도체 장치 및 이의 동작 방법
CN105575428B (zh) 半导体器件及其操作方法
US9548125B2 (en) Semiconductor device having multi-level cell and method of reading the same
KR20160024530A (ko) 반도체 장치 및 이의 동작 방법
KR20170029265A (ko) 전압 생성 회로, 이를 포함하는 메모리 시스템 및 이의 동작 방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination