KR101088450B1 - 반도체 메모리 장치 - Google Patents

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Abstract

본 발명의 실시 예에 따른 반도체 메모리 장치는 복수개의 메모리 블록을 포함하는 제 1 및 제 2 플레인; 입력되는 블록 어드레스가 배드 블록 어드레스인지 여부를 비교하고, 그 비교 결과에 따른 배드 블록 신호를 출력하는 블록 어드레스 비교 회로; 상기 배드 블록 신호, 제 1 및 제 2 플레인 선택 신호에 응답하여, 제 1 및 제 2 플레인 블록 인에이블 신호를 출력하는 인에이블 로직; 상기 제 1 및 제 2 플레인 블록 인에이블신호에 응답하여 블록 어드레스 신호를 출력하는 어드레스 디코더를 포함한다.
배드 블록, 멀티 플레인, 블록 인에이블

Description

반도체 메모리 장치{Semiconductor memory device}
본 발명은 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치는 데이터를 저장해 두고 필요할 때 읽어볼 수 있는 기억장치이다. 반도체 메모리 장치는 크게 램(Random Access Memory: RAM)과 롬(Read Only Memory: ROM)으로 나누어진다. 램에 저장된 데이터는 전원 공급이 중단되면 소멸된다. 이러한 타입의 메모리를 휘발성(volatile) 메모리라고 한다. 반면에, 롬에 저장된 데이터는 전원 공급이 중단되더라도 소멸되지 않는다. 이러한 타입의 메모리를 비휘발성(nonvolatile) 메모리라고 한다.
종래에 반도체 메모리 장치에서는 모든 블록들(blocks)이 하나의 플레인(plane)에 배치되었다. 이러한 구조를 단일 플레인(single plane) 구조라 한다. 여기서 블록은 소거(erase) 연산의 단위이다. 각각의 블록은 복수개의 메모리 셀들을 포함한다.
단일 플레인 구조의 플래시 메모리에서, 소거(erase)의 경우에는 한 번에 하나의 블록(block)에 대해서만, 기록(program)과 판독(read)의 경우에는 한 번에 하나의 블록 내의 페이지(page)에 대해서만 명령의 수행이 가능하다.
반도체 메모리 장치의 성능을 향상시키기 위하여 다중 플레인(multi plane) 구조가 제안되었다. 다중 플레인 구조 반도체 메모리에서는 블록들이 복수의 플레인들에 분산 배치된다. 다중 플레인 구조의 장점은 서로 다른 플레인에 위치한 블록들 또는 페이지들에 대해 동시에 소거(erase), 기록(program) 또는 판독(read) 등의 연산을 수행할 수 있다는 것이다. 동시에 연산이 되는 블록들은 인접한 플레인에 연속하여 배열된다.
상기한 반도체 메모리 장치는 점차 고집적화 및 대용량화, 그리고 칩 사이즈의 증가를 통해서 고기능화되고 있다. 그러나 고집적화 및 대용량화, 칩 사이즈 증가 등에 따라 회로 선폭의 감소, 공정의 증가 및 복잡도 증가 등이 수반된다. 이러한 조건들은 반도체 메모리 장치의 수율을 감소시키는 요인이 되고 있다.
이러한 문제점을 해결하기 위해, 반도체 메모리 장치는 결함이 발생된 메모리 셀을 대체하기 위한 여분의 메모리 셀(Redundancy Memory Cell:이하 리던던시 메모리 셀)을 구비하고 있다. 또한, 결함 셀의 어드레스를 리던던시 메모리 셀의 어드레스로 전환하기 위한 수단들을 포함하고 있다. 그리고 페일된 메모리 셀의 개수가 너무 많아서 리던던시 메모리 셀로 대체할 수 없는 메모리 블록은 배드 블록(Bad block)으로 설정한다. 그리고 배드 블록에 대한 액세스가 차단되도록 설정한다.
따라서 본 발명의 실시 예에 따른 반도체 메모리 장치는 멀티 플레인에 대하여 프로그램이나 소거 동작을 할 때 각각의 플레인별로 배드 블록이 선택되는 경우에 동작을 바로 끝낼 수 있게 한다.
본 발명의 실시 예에 따른 반도체 메모리 장치는,
복수개의 메모리 블록을 포함하는 제 1 및 제 2 플레인; 입력되는 블록 어드레스가 배드 블록 어드레스인지 여부를 비교하고, 그 비교 결과에 따른 배드 블록 신호를 출력하는 블록 어드레스 비교 회로; 상기 배드 블록 신호, 제 1 및 제 2 플레인 선택 신호에 응답하여, 제 1 및 제 2 플레인 블록 인에이블 신호를 출력하는 인에이블 로직; 상기 제 1 및 제 2 플레인 블록 인에이블신호에 응답하여 블록 어드레스 신호를 출력하는 어드레스 디코더를 포함한다.
상기 인에이블 로직은, 전원이 입력되기 시작할 때 인에이블되는 파워 온 리셋 신호와, 어드레스가 입력될 때 인에이블되는 어드레스 저장 신호와, 어드레스 저장이 완료된 후 인에이블되는 어드레스 저장 완료 신호의 반전된 신호와, 멀티 플레인 동작 명령의 반전 신호와, 동작 명령이 입력될 때 인에이블되는 명령 입력 신호들을 논리 조합한 결과에 따른 리셋 신호와, 상기 리셋 신호를 설정된 시간동안 지연시킨 지연된 리셋 신호를 출력하는 리셋 신호 출력부; 상기 지연된 리셋 신호와, 상기 제 1 플레인의 블록 어드레스에 대하여 출력되는 배드 블록 신호와, 상기 제1 플레인 신호를 논리 조합하고, 그 결과에 따라서 상기 제 1 플레인 블록 인에이블 신호를 출력하는 제 1 플레인 인에이블부; 및 상기 지연된 리셋 신호와, 상기 제 2 플레인의 블록 어드레스에 대하여 출력되는 배드 블록 신호와, 상기 제 2 플레인 신호를 논리 조합하고, 그 결과에 따라서 상기 제 1 플레인 블록 인에이블 신호를 출력하는 제 1 플레인 인에이블부를 포함한다.
상기 리셋 신호 출력부는, 전원이 입력되기 시작할 때 인에이블되는 파워 온 리셋 신호와, 어드레스가 입력될 때 인에이블되는 어드레스 저장 신호와, 어드레스 저장이 완료된 후 인에이블되는 어드레스 저장 완료 신호의 반전된 신호와, 멀티 플레인 동작 명령의 반전 신호와, 동작 명령이 입력될 때 인에이블되는 명령 입력 신호들을 오아(OR) 조합하고, 그 결과를 상기 리셋 신호로 출력하는 제 1 논리 회로; 및 상기 리셋 신호를 설정된 시간동안 지연시켜 지연된 리셋 신호로 출력하는 지연부를 포함한다.
상기 제 1 플레인 인에이블부는, 상기 지연된 리셋 신호와, 상기 제 1 플레인의 블록 어드레스에 대한 배드 블록 신호를 앤드 조합하는 제 2 논리 회로; 상기 제 2 논리 회로의 출력과 상기 제 1 플레인 선택 신호를 앤드 조합하는 제 3 논리 회로; 및 상기 리셋 신호에 의해 리셋되고, 상기 제 3 논리 회로의 출력에 응답하여 상기 제 1 플레인 블록 인에이블 신호를 출력하는 제 1 플립플롭을 포함한다.
상기 제 2 플레인 인에이블부는, 상기 지연된 리셋 신호와, 상기 제 2 플레인의 블록 어드레스에 대한 배드 블록 신호를 앤드 조합하는 제 4 논리 회로; 상기 제 4 논리 회로의 출력과 상기 제 2 플레인 선택 신호를 앤드 조합하는 제 5 논리 회로; 및 상기 리셋 신호에 의해 리셋되고, 상기 제 5 논리 회로의 출력에 응답하여 상기 제 2 플레인 블록 인에이블 신호를 출력하는 제 2 플립플롭을 포함한다.
상기 어드레스 디코더는 상기 제 1 또는 제 2 플레인 블록 인에이블 신호가 디스에이블된 경우, 해당 플레인에 블록 어드레스 신호를 모두 디스에이블하는 것을 특징으로 한다.
이상에서 설명한 바와 같이, 본 발명의 실시 예에 따른 반도체 메모리 장치는, 멀티 플레인에 대한 프로그램이나 소거 동작을 수행하기 위하여 선택되는 메모리 블록이 배드 블록인지를 각각의 플레인별로 확인하여 동작 수행을 바로 중지할 수 있게 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치를 나타낸다.
도 1을 참조하면, 반도체 메모리 장치(100)는 제 1 및 제 2 플레인(110, 120), X 디코더(130), 주변 회로(140), 입출력 로직(150), 래치 회로(160), 비교 회로(170) 및 로직 그룹(180)을 포함한다.
제 1 및 제 2 플레인(110, 120)은 각각 제 1 내지 제 4 메모리 블록(BK11 내지 BK14, BK21 내지 BK24)들을 포함한다. 제 1 및 제 2 플레인(110, 120)은 일반적으로는 더 많은 개수의 메모리 블록을 포함하나, 본 발명의 설명을 위하여 4개의 메모리 블록만을 나타냈다.
각각의 메모리 블록은 데이터 저장을 위한 메모리 셀들로 구성되는 셀 스트링(미도시)들을 포함한다.
또한, 제 1 및 제 2 플레인(110, 120)의 메모리 블록중 하나(BK14, BK24)는 옵션 정보를 저장하기 위한 캠셀 블록으로 지정하여 사용된다. 메모리 블록(BK14, BK24)에는 배드 블록 어드레스와, 리페어된 컬럼 어드레스, 그리고 반도체 메모리 장치(100)가 동작하기 위해 필요한 옵션 정보 등이 저장된다.
주변 회로(140)는 데이터를 저장하거나, 저장된 데이터를 독출하기 위한 페이지 버퍼(미도시)나 Y 디코더(미도시), 전압 제공 회로(미도시)등을 포함한다.
X 디코더(130)는 제 1 및 제 2 플레인(110, 120)에 포함되는 각각의 메모리 블록에 대응하여 연결되는 블록 선택 회로(131)들을 포함한다.
블록 선택 회로(131)는 어드레스 신호에 응답하여, 해당 블록 선택회로(141)에 연결되어 있는 메모리 블록을 인에이블한다. 메모리 블록이 블록 선택 스위치(131)에 의해서 인에이블되면, 메모리 블록에 포함되는 라인들(SSL, WL0 내지 WL31 및 DSL)과 동작 전압이 제공되는 글로벌 라인들(GSSL, GWL0 내지 GWL31, 및 GDSL)이 연결된다.
글로벌 라인들(GSSL, GWL0 내지 GWL31 및 GDSL)에 제공되는 동작 전압은 전 압 제공 회로(미도시)가 생성한다.
래치회로(160)는 블록 어드레스 래치회로(161)와 컬럼 어드레스 래치회로(162)를 포함한다.
상기 반도체 메모리 장치(100)의 로직 그룹(180)은 전원이 입력되기 시작하면 메모리 블록(BK14, BK24)에 저장된 배드 블록 어드레스와 리페어된 컬럼 어드레스 및 옵션 정보를 로딩한다.
상기 배드 블록 어드레스는 블록 어드레스 래치회로(161)에 저장되고, 리페어된 컬럼 어드레스는 컬럼 어드레스 래치회로(162)에 저장된다. 옵션 정보는 로직 그룹(180)내의 레지스터(미도시)에 저장된다. 로직 그룹(180)은 옵션 정보를 프로그램, 독출, 소거 등의 동작 제어를 할 때 이용한다.
비교 회로(170)는 블록 어드레스 비교회로(171)와 컬럼 어드레스 비교회로(172)를 포함한다.
블록 어드레스 비교 회로(171)는 로직 그룹(180)으로부터 입력되는 블록 어드레스와, 블록 어드레스 래치회로(161)에 저장된 배드 블록의 어드레스를 비교한다. 그리고 로직 그룹(180)으로부터 입력되는 블록 어드레스가 배드 블록인 경우, 배드 블록 신호(BADBLK)를 출력한다.
배드 블록 신호(BADBLK)는 로직 그룹(180)으로 입력된다.
컬럼 어드레스 비교 회로(172)는 로직 그룹(180)으로부터 입력되는 컬럼 어드레스와, 컬럼 어드레스 래치회로(162)에 저장된 리페어된 컬럼의 어드레스를 비교한다. 그리고 로직 그룹(180)으로부터 입력되는 컬럼 어드레스가 리페어된 컬럼 어드레스라면 리페어 신호(REP)를 출력한다.
리페어 신호(REP)는 주변회로(140)로 입력된다.
그리고 입출력 로직(150)은 입출력 제어신호에 응답하여 반도체 메모리 장치(100)와 외부의 시스템 등과의 데이터 입출력을 제어한다.
로직 그룹(180)은 X 디코더(130), 주변 회로(140), 입출력 로직(150), 래치회로(160), 비교회로(170)를 제어하기 위한 제어신호들을 출력하는 로직들을 포함한다.
상기 X 디코더(130)의 블록 선택 회로(131)는 다양한 방법으로 구현된다.
블록 선택 회로(131)와 연결되어 있는 메모리 블록이 페일 처리된 배드 블록인 경우, 블록 선택 회로(131)가 해당 메모리 블록을 인에이블 되지 못하도록 해야 한다.
블록 선택회로(131)의 일반적인 회로 구성으로는 블록 어드레스가 입력되는 회로에 퓨즈를 포함시키고, 배드 블록과 연결되는 경우에 퓨즈(F)를 컷팅함으로써 전기적으로 배드 블록이 인에이블되지 못하게 한다.
퓨즈를 블록 선택 회로(131)에 포함시키는 경우에는 퓨즈 자체의 면적이 크다는 단점이 있다. 그리고 반도체 메모리 장치(100)의 제조 과정에서만 퓨즈를 컷팅할 수 있다는 문제가 있다.
따라서 도 1과 같이 블록(BK14, BK24)에 배드 블록의 어드레스를 저장하고, 블록 선택 회로(131)의 퓨즈를 없애는 방법을 사용한다.
블록 선택 회로(131)의 퓨즈가 없기 때문에, 로직 그룹(180)은 배드 블록 신 호(BADBLK)에 따라서 블록 어드레스를 디스에이블 시켜서 출력하는 기능을 갖는다.
도 2는 도 1의 블록 어드레스 비교 회로를 나타낸다.
도 2를 참조하면, 블록 어드레스 비교 회로(171)는 직렬로 연결되는 복수개의 어드레스 비교 회로들과 제 1 PMOS 트랜지스터(P1), 제 1 NMOS 트랜지스터(N1), 노아 게이트(NOR) 및 제 1 인버터(IN1)를 포함한다.
각각의 어드레스 비교 회로들은 4개의 NMOS 트랜지스터를 포함하고, 블록 어드레스 래치회로(161)에서 입력되는 어드레스(FAXBLC<20:32>)와 그 반전된 어드레스(FAXBLC_N<20:32>)가 각각 입력되고, 로직 블록(180)으로부터 입력되는 블록 어드레스(AXBLC<20:32>)와 그 반전된 어드레스(AXBLC_N<20:32>)가 입력된다.
제 1 PMOS 트랜지스터(P1)는 전원전압 입력단과 노드(SENSE)의 사이에 연결된다. 그리고 제 1 PMOS 트랜지스터(P1)의 게이트에는 노아 게이트(NOR)의 출력이 입력된다.
노아 게이트(NOR)에는 비교 리셋 신호(RST_CAM_COMP)와 센싱신호(SENSE)가 입력된다. 노아 게이트(NOR)는 입력되는 두 개의 신호중 하이 레벨 신호가 하나라도 있으면, 로우 레벨 신호를 출력한다. 두 개의 신호가 모두 로우 레벨인 경우에만 하이 레벨 신호를 출력한다.
제 1 인버터(IN1)는 노드(SENSE)의 전압 레벨에 따른 신호를 반전하여 출력한다.
제 1 인버터(IN1)의 출력이 배드 블록 신호(BADBLK)이다.
로직 그룹(180)은 동작 명령이 입력되면, 먼저 비교 리셋 신 호(RST_CAM_COMP)를 하이 레벨로 인가한다. 이때 센싱신호(SENSE)는 로우 레벨이다.
따라서 노아 게이트(NOR)는 로우 레벨 신호를 출력한다. 노아 게이트(NOR)가 로우 레벨 신호를 출력하면, 제 1 PMOS 트랜지스터(P1)는 턴 온 된다.
따라서 노드(SENSE)에는 전원전압이 인가된다. 노드(SENSE)는 제 1 인버터(IN1)에 의해 반전된다. 따라서 배드 블록 확인 신호(BADBLK)는 로우 레벨로 출력된다.
그리고 로직 그룹(180)에서 동작 명령과 어드레스를 수신하면, 배드 블록체크 인에이블 신호(BADBLKCHKEN)를 하이 레벨로 입력한다. 배드 블록체크 인에이블 신호(BADBLKCHKEN)가 하이 레벨이면 제 1 NMOS 트랜지스터(N1)가 턴온 된다.
그리고 제 1 NMOS 트랜지스터(N1)가 턴온 된 상태에서, 블록 어드레스 래치회로(161)에 저장된 어드레스(FAXBLC<20:32>, FAXBLC_N<20:32>)와 로직 그룹(180)에서 입력한 블록의 어드레스(AXBLC<20:32>, AXBLC_N<20:32>)가 일치하면 노드(SENSE)가 접지노드에 연결된다.
노드(SENSE)가 접지노드에 연결되면, 제 1 인버터(IN1)는 이를 반전하여 하이 레벨 신호를 출력한다. 따라서 배드 블록 신호(BADBLK)가 하이 레벨로 출력된다.
상기 배드 블록 신호(BADBLK)에 의해서 로직 그룹(180)은 모든 블록이 디스에이블되도록 블록 어드레스를 변환하여 출력한다.
상기와 같이 배드 블록을 판단하여 디스에이블하는 방법을 사용할 때, 제 1 및 제 2 플레인(110, 120)을 동시에 선택하여 동작하게 하는 멀티 플레인에 대한 명령이 입력되면 제 1 플레인(110)의 메모리 블록은 정상적으로 선택하지 못한다.
그 이유는 멀티 플레인 동작 명령이 입력될 때, 제 1 플레인에 대한 블록 어드레스에 대해서 제어로직(181)이 모두 디스에이블 상태인 것으로 인식하기 때문이다. 이는 제 1 플레인의 어드레스가 입력된 후에, 이어서 동작 명령과 함께 제 2 플레인의 어드레스가 입력되기 때문이다. 동작 명령이 연속해서 입력되면 제어로직(181)은 멀티 플레인에 대한 동작 명령이라고 인식하고, 제 1 플레인의 어드레스는 무시하게 된다.
이와 같이 멀티 플레인 동작 명령에서 제 1 플레인의 블록 어드레스가 디스에이블되는 이유는, 현재 멀티 플레인 동작 명령이 제 1 및 제 2 플레인(110, 120)에서 동일한 어드레스를 갖는 메모리 블록만을 선택해야 한다는 제약이 있기 때문이다.
예를 들어, 도 1에서 제 1 플레인(110)의 메모리 블록(BK12)과 제 2 플레인(120)의 메모리 블록(BK23)이 배드 블록이라고 가정하면, 멀티 플레인 명령은 블록 어드레스가 '00'인 메모리 블록(BK11, BK210에 대해서만 입력될 수 있다.
블록 어드레스가 '01'인 메모리 블록(BK12, BK22)이나 블록 어드레스가 '10'인 메모리 나 메모리 블록(BK13, BK23)에 대해서는 멀티 플레인 명령을 입력할 수 없다.
따라서 멀티 플레인 명령을 입력할 때 제 1 플레인(110)과 제 2 플레인(120)에 대해 동일한 블록 어드레스가 입력되는 것은 자명한 사실이므로, 제1 플레 인(110)에 대한 블록 어드레스는 디스에이블하여 생략하는 것이다.
따라서 멀티 플레인 명령이 입력될 때, 배드 블록에 대해서 제 1 플레인에 대해서는 임의의 블록 어드레스를 선택하여 배드 블록인지를 확인할 수 있다.
만약 임의로 선택하는 블록 어드레스가 배드 블록이라면, 동작은 정상적으로 실행될 수 없다.
본 발명의 실시 예에서는 멀티 플레인의 명령이 입력될 때 각각의 플레인마다 블록의 어드레스를 입력하게 하고, 로직 그룹(180)에서는 각각의 플레인별로 배드 블록 확인을 하여 동작 할 수 있다.
이를 위해서 로직 그룹(180)은 다음과 같이 구성된다.
도 3은 도 1의 로직 그룹을 나타낸다.
도 3을 참조하면, 로직 그룹(180)은 제어 로직(181), 블록 인에이블 로직(182), 어드레스 디코더(183) 및 레지스터(184)를 포함한다.
제어 로직(181)은 동작 명령과 어드레스 정보를 입력받고, 동작 명령을 실행하기 위한 제어신호를 출력한다. 그리고 제어로직(181)은 어드레스 정보에 포함된 플레인 선택 신호와 블록 어드레스 및 컬럼 어드레스를 출력한다.
블록 어드레스는 블록 어드레스 비교 회로(171)와 어드레스 디코더(183)로 입력된다. 그리고 플레인 선택 신호는 어드레스 디코더(183)와 블록 인에이블 로직(182)으로 입력된다.
컬럼 어드레스는 컬럼 어드레스 비교 회로(171)로 입력된다.
블록 인에이블 로직(182)은 제어로직(181)으로부터 입력되는 제어신호들과, 플레인 선택 신호, 블록 어드레스 비교 회로(171)로부터의 배드 블록 신호(BADBLK)를 이용하여 제 1 및 제 2 플레인의 블록 인에이블 신호(XDECEN_P0, XDECEN_P1)를 출력한다.
어드레스 디코더(183)는 제어로직(181)으로부터의 플레인 선택 신호와 블록 어드레스를 이용하여 제 1 및 제 2 플레인(110, 120)의 메모리 블록을 인에이블시키기 위한 블록 어드레스 신호(AX, BX, CX, DX)를 출력한다.
제 1 및 제 2 플레인의 블록 인에이블 신호(XDECEN_P0, XDECEN_P1)가 로우레벨로 입력되는 경우에, 제 1 어드레스 디코더(183)는 해당 플레인의 블록 어드레스 신호(AX, BX, CX, DX)를 모두 로우 레벨로 디스에이블하여 출력한다.
블록 어드레스(AX, BX, CX, DX)가 모두 로우 레벨로 디스에이블되면, X 디코더(130)는 모든 블록을 디스에이블한다.
레지스터(184)는 옵션 정보가 저장되고, 로직 그룹(181)이 동작 명령에 따른 제어동작을 할 때, 레지스터(184)에 저장된 옵션 정보를 이용한다.
도 4는 도 3의 블록 인에이블 로직을 나타낸다.
도 4를 참조하면, 블록 인에이블 로직(182)은 제 1 플레인 인에이블부(410), 제 2 플레인 인에이블하다(420) 및 리셋 신호 출력부(430)를 포함한다.
제 1 플레인 인에이블부(410)는 리셋 신호 출력부(430)가 출력하는 리셋 신호(XDEC_RST)에 의해 리셋되고, 배드 블록 신호(BADBLK)와 제 1 플레인 선택 신호(PLANESEL_P0)에 응답하여 제 1 플레인 블록 인에이블 신호(XDECEN_P0)를 출력한다.
제 2 플레인 인에이블부(410)는 리셋 신호 출력부(430)의 리셋 신호(XDEC_RST)에 의해 리셋되고, 배드 블록 신호(BADBLK)와 제 2 플레인 선택 신호(PLANESEL_P1)에 응답하여 제 2 플레인 블록 인에이블 신호(XDECEN_P1)를 출력한다.
리셋 신호 출력부(430)는 반도체 메모리 장치(100)에 전원이 입력되기 시작하여 파워 온 리셋 (Power On Reset)이 출력될 때, 어드레스가 입력될 때, 그리고 명령이 입력될 때 제 1 및 제 2 플레인 인에이블부(410)의 출력을 리셋하기 위한 리셋 신호(XDEC_RST)를 출력한다.
제 1 플레인 인에이블부(410)는 제 1 및 제 2 앤드 게이트(AND1, AND2)와 제 1 플립플롭(F1)을 포함하고, 제 2 플레인 인에이블부(420)는 제 3 및 제 4 앤드 게이트(AND3, AND4)와 제 2 플립플롭(F2)을 포함한다.
그리고 리셋 신호 출력부(430)는 오아 게이트(OR)와 지연부(431)를 포함한다.
오아 게이트(OR)는 파워 온 리셋 신호(POR)와, 어드레스 저장 신호(ALEREG) 또는 어드레스 저장 완료 신호(ALEDONE)와 명령 입력 신호(CLEREG) 또는 멀티 플레인 명령 신호(CI_DUALPLANE)를 오아(OR) 논리 조합하고 그 결과를 출력한다.
오아 게이트(OR)의 출력은 리셋 신호(XDEC_RST)이다. 리셋 신호(XDEC_RST)는 지연부(431)로 입력된다. 또한 리셋 신호(XDEC_RST)는 1 및 제 2 플립플롭(F1, F2)의 리셋 단자로 입력된다.
지연부(431)는 리셋 신호(XDEC_RST)를 일정 시간 지연시켜 출력한다. 지연 부(431)의 출력은 딜레이 리셋 신호(XDEC_RST_DEL)이다.
딜레이 리셋 신호(XDEC_RST_DEL)는 제 1 및 제 3 앤드 게이트(AND1, AND3)에 입력된다.
제 1 앤드 게이트(AND1)에는 배드 블록 신호(BADBLK)와 딜레이 리셋 신호(XDEC_RST_DEL)를 앤드 논리 조합하고, 그 결과를 출력한다.
제 1 앤드 게이트(AND1)의 출력은 제 2 앤드 게이트(AND2)로 입력된다.
제 2 앤드 게이트(AND2)는 제 1 앤드 게이트(AND1)의 출력과, 제 1 플레인 선택 신호(PLANESEL_P0)를 앤드 논리 조합하고, 그 결과를 출력한다.
제 2 앤드 게이트(AND2)의 출력은 제 1 클럭신호(CK0)로서 제 1 플립 플록(F1)의 클럭단에 입력된다.
제 1 플립플롭(F1)은 전원전압을 입력받고, 제 1 클록신호(CK0)가 하이 레벨로 입력되면 로우 레벨 신호를 출력한다. 제 1 클록 신호(CK0)가 로우 레벨로 입력되면 하이 레벨 신호를 출력한다.
제 1 플립플롭(F1)의 출력은 제 1 플레인 블록 인에이블 신호(XDECEN_P0)이다.
제 3 앤드 게이트(AND3)는 배드 블록 신호(BADBLK)와 딜레이 리셋 신호(XDEC_RST_DEL)를 앤드 논리조합하고, 그 결과를 출력한다. 제 3 앤드 게이트(AND3)의 출력은 제 4 앤드 게이트(AND4)로 입력된다.
제 4 앤드 게이트(AND4)는 제 2 플레인 선택 신호(PLANESEL_P1)와 제 3 앤드 게이트(AND3)의 출력을 앤드 논리 조합하고, 그 결과를 출력한다.
제 4 앤드 게이트(AND4)의 출력은 제 2 클럭신호(CK1)로서 제 2 플립플롭(F2)의 클럭단으로 입력된다.
제 2 플립플롭(F2)은 전원전압을 입력받고 제 2 클럭신호(CK1)가 하이 레벨로 입력되면 로우 레벨 신호를 출력한다. 그리고 제 2 클럭신호(CK1)가 로우 레벨로 입력되면 하이 레벨 신호를 출력한다.
제 2 플립플롭(f2)의 출력은 제 2 플레인 블록 인에이블 신호(XDECEN_P1)이다.
본 발명의 실시 예에 따른 반도체 메모리 장치(100)의 동작을 설명하면 다음과 같다.
도 5는 본 발명의 실시 예에 따른 반도체 메모리 장치에 멀티 플레인 명령이 입력되는 경우의 동작 타이밍도이다.
도 5를 참조하면, 먼저 반도체 메모리 장치(100)를 인에이블하는 칩 인에이블 신호(CEb)가 로우 레벨로 인가되는 상태에서 동작 명령을 입력하기 위해 명령 래치 인에이블 신호(Commend Latch Enable; CLE)가 하이 레벨로 입력된다. 명령 래치 인에이블 신호(CLE)가 하이 레벨인 동안 동작 명령(COM)이 입력된다.
동작 명령이 입력되면, 명령 래치 인에이블 신호(CLE)는 로우 레벨로 변경된다.
그리고 어드레스 입력을 위하여 어드레스 래치 인에이블 신호(Address Latch Enable; ALE)가 하이 레벨로 입력되고, 어드레스 래치 인에이블 신호(ALE)가 하이 레벨인 동안 어드레스가 입력된다.
반도체 메모리 장치(100)의 어드레스는 5 사이클로 입력되는데, 처음의 2 사이클은 컬럼 어드레스(Col1, Col2)이고, 다음의 3 사이클은 로우 어드레스(Row1, Row2, Row3)이다.
플레인 어드레스와 블록 어드레스는 로우 어드레스에 포함된다.
어드레스의 입력이 끝나면 어드레스 래치 인에이블 신호(ALE)는 로우 레벨로 변경된다.
동작 명령이 프로그램 명령이라면, 다음으로 프로그램할 데이터가 입력된다.
그리고 명령 래치 인에이블 신호(CLE)가 다시 하이 레벨로 인가되고, 종료 또는 확인 명령(11h)이 입력된다.
상기 동작 명령과, 어드레스, 데이터 등이 입력될 때 쓰기 인에이블 신호(WE#)의 토글링에 맞추어 데이터가 입력된다.
멀티 플레인에 대한 동작 명령이라면, 일정 시간이후에 다시 동작 명령과, 어드레스, 데이터 및 확인 명령이 입력된다. 그리고 두 개의 플레인의 메모리 블록이 동시에 인에이블되어 프로그램동작을 시작하게 된다.
이때 동작 명령이나 어드레스, 그리고 데이터가 입력되는 동안 레디 비지(R/B)신호는 하이 레벨로 유지된다.
그리고 리드 인에이블 신호(RE#)는 계속 하이 레벨로 유지되다가 프로그램 동작을 하는 동안 검증을 수행할 때 로우 레벨로 인가된다.
상기한 멀티 플레인 동작을 할 때 배드 블록 확인하는 동작은 다음과 같다.
도 6은 본 발명의 실시 예에 따른 배드 블록을 확인하는 방법을 설명하기 위 한 타이밍도이다.
도 6을 참조하면, 도 5와 같이 동작 명령이 입력되는 동안은 명령 입력 신호(CLEREG)는 하이 레벨이 되고, 어드레스 래치 인에이블 신호(ALE)가 하이레벨인 동안에 어드레스 저장 신호(ALEREG)는 하이 레벨이 된다. 어드레스 저장 신호(ALEREG)는 다음번 명령이 입력되기까지 하이 레벨로 유지되고, 다음번 명령이 입력된 후에 로우 레벨로 변경된다.
그리고 다음번 명령에 따라서 어드레스가 입력되는 동안 다시 하이 레벨로 변경된다.
어드레스 저장 완료 신호(ALEDONE)는 어드레스 입력이 완료된 시점에서 하이 레벨로 변경되고, 다음번 명령이 입력되기 시작하면 로우 레벨로 변경된다.
그리고 멀티 플레인 명령 신호(CI_DUALPLANE)는 첫 번째 동작 명령에 이어서, 두 번째 동작 명령이 들어왔을 때 하이 레벨로 인가된다.
제 1 플레인에 대한 동작 명령과 어드레스가 입력되는 구간(T1)에서 상기의 어드레스 저장신호(ALEREG)가 하이 레벨이고, 어드레스 저장 완료 신호(ALEDONE)의 반전된 신호(ALEDONEb)가 하이 레벨이고, 멀티 플레인 명령 신호(CI_DUALPLANE)의 반전된 신호(CI_DUALPLANEb)가 하이 레벨인 구간(t1)동안 오아 게이트(OR)는 하이 레벨의 리셋 신호(XDEC_RST)를 출력한다.
하이 레벨의 리셋 신호(XDEC_RST)에 의하여 제 1 및 제 2 플립플롭(F1, F2)은 리셋되고, 하이 레벨의 제 1 및 제 2 플레인 블록 인에이블 신호(XDECEN_P0, XDECEN_P1)를 출력한다.
리셋 신호(XDEC_RST)는 지연부(431)에 의하여 딜레이 되어 딜레이 지연 신호(XDEC_RST_DEL)로 출력된다. 지연부(431)는 블록 어드레스가 배드 블록인지를 비교하는데 걸리는 시간만큼 리셋 신호(XDEC_RST)를 딜레이 한다.
상기 어드레스가 입력되면, 제어로직(181)은 블록 어드레스를 블록 어드레스 비교 회로(171)로 전송한다.
블록 어드레스 비교 회로(171)는 제어로직(181)으로부터의 블록어드레스가 배드 블록인지를 확인하고, 만약 제어로직(181)으로부터의 블록 어드레스가 배드 블록의 어드레스라면 하이 레벨의 배드 블록 신호(BADBLK)를 출력한다.
도 6을 참조하면, 제 1 플레인의 블록이 배드 블록인 경우에, 배드 블록신호(BADBLK)는 어드레스가 모두 입력된 후에 하이 레벨로 변경되었다.
배드 블록 신호(BADBLK)가 하이 레벨로 출력될 때, 딜레이 리셋 신호(XDEC_RST_DEL)가 하이 레벨로 변경된다.
그리고 제 1 플레인에 대한 블록 어드레스를 비교한 것이므로, 제 1 플레인 선택 신호(PLANESEL_P0)가 하이 레벨로 입력된다.
이에 따라 제 1 앤드 게이트(AND1)는 하이 레벨을 출력하고, 제 2 앤드 게이트(AND2)도 하이 레벨을 출력한다.
제 2 앤드 게이트(AND2)의 출력은 제 1 클럭신호(CK0)이므로, 제 1 클럭신호(CK0)도 하이 레벨이다.
따라서 제 1 플립플롭(F1)은 로우 레벨의 신호를 출력한다. 제 1 플립플롭(F1)의 출력은 제 1 플레인 블록 인에이블 신호(XDECEN_P0)이다. 따라서 제 1 플 레인 블록 인에이블 신호(XDECEN_P0)는 로우 레벨이다.
제 1 플레인 블록 인에이블 신호(XDECEN_P0)가 로우 레벨인 것은, 동작 명령과 함께 입력되었던 제 1 플레인의 메모리 블록이 배드 블록이라는 뜻이다.
어드레스 디코더(183)는 로우 레벨의 제 1 플레인 블록 인에이블 신호(XDECEN_P0)에 응답하여 블록 어드레스 신호(AX, BX, CX, DX)를 모두 로우레벨로 디스에이블시킨다.
블록 어드레스 신호(AX, BX, CX, DX)가 모두 로우 레벨로 디스에이블되면, 제 1 플레인(110)의 메모리 블록은 모두 디스에이블 상태가 된다.
두 번째로 입력되는 명령과 제 2 플레인의 어드레스에 대해서도 상술한 동작이 동일하게 반복된다.
즉, 어드레스 저장 신호(ALEREG)가 하이 레벨이고, 어드레스 저장 확인 신호(ALEDONE)의 반전된 신호(ALEDONEb)가 하이 레벨이고, 멀티 플레인 명령 신호(CI_DUALPLANE)의 반전된 신호(CI_DUALPLANEb)가 하이 레벨인 동안 리셋 신호(XDEC_RST)가 하이 레벨로 출력된다.
리셋 신호(XDEC_RST)가 하이 레벨로 출력되면, 제 1 및 제 2 플립플롭(F1, F2)은 리셋된다.
그리고 제 2 플레인의 어드레스에서 블록 어드레스가 배드 블록인지를 확인하는 동안 지연부(431)는 리셋 신호를 지연시켜 딜레이 리셋 신호(XDEC_RST_DEL)를 출력한다.
제 2 플레인의 블록 어드레스가 배드 블록이라면, 배드 블록 신호(BADBLK)는 하이 레벨로 출력된다.
그리고 제 2 플레인 선택 신호(PLANESEL_P1)도 하이 레벨이 된다.
따라서 제 3 앤드 게이트(AND3)와 제 4 앤드 게이트(AND4)는 하이 레벨 신호를 출력한다. 제 4 앤드 게이트(AND4)의 출력은 제 2 클럭신호(CK1)이다.
따라서 제 2 클럭신호(CK1)도 하이 레벨이다. 제 2 클럭신호(CK1)가 하이 레벨이면, 제 2 플립플롭(F2)은 로우 레벨의 제 2 플레인 블록 인에이블 신호(XDECEN_P1)를 출력한다.
상기 하이 레벨의 제 2 플레인 블록 인에이블 신호(XDECEN_P1)에 응답하여, 어드레스 디코더(183)는 제 2 플레인(120)에 모든 메모리 블록을 디스에이블하는 블록 어드레스 신호(AX, BX, CX, DX)를 출력한다.
상기의 동작에 따라서 멀티 플레인에 대해서도 각각의 플레인별로 배드 블록인지를 확인할 수 있고, 배드 블록인 경우에 동작이 진행되지 않도록 할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치를 나타낸다.
도 2는 도 1의 블록 어드레스 비교 회로를 나타낸다.
도 3은 도 1의 로직 그룹을 나타낸다.
도 4는 도 3의 블록 인에이블 로직을 나타낸다.
도 5는 본 발명의 실시 예에 따른 반도체 메모리 장치에 멀티 플레인 명령이 입력되는 경우의 동작 타이밍도이다.
도 6은 본 발명의 실시 예에 따른 배드 블록을 확인하는 방법을 설명하기 위한 타이밍도이다.
*도면의 주요 부분의 간단한 설명*
410 : 제 1 플레인 인에이블부
420 : 제 2 플레인 인에이블부
430 : 리셋 신호 출력부

Claims (10)

  1. 복수개의 메모리 블록을 포함하는 제 1 및 제 2 플레인;
    입력되는 블록 어드레스가 배드 블록 어드레스인지 여부를 비교하고, 그 비교 결과에 따른 배드 블록 신호를 출력하는 블록 어드레스 비교 회로;
    상기 배드 블록 신호, 제 1 및 제 2 플레인 선택 신호에 응답하여, 제 1 및 제 2 플레인 블록 인에이블 신호를 출력하는 인에이블 로직;
    상기 제 1 및 제 2 플레인 블록 인에이블신호에 응답하여 블록 어드레스 신호를 출력하는 어드레스 디코더를 포함하고,
    상기 인에이블 로직은,
    파워 온 리셋 신호와, 어드레스 저장 신호와, 어드레스 저장 완료 신호의 반전된 신호와, 멀티 플레인 동작 명령의 반전 신호와, 동작 명령이 입력될 때 인에이블되는 명령 입력 신호들을 논리 조합한 결과에 따른 리셋 신호와, 상기 리셋 신호를 설정된 시간동안 지연시킨 지연된 리셋 신호를 출력하는 리셋 신호 출력부;
    상기 지연된 리셋 신호와, 상기 배드 블록 신호와, 상기 제1 플레인 선택 신호를 논리 조합하고, 그 결과에 따라서 상기 제 1 플레인 블록 인에이블 신호를 출력하는 제 1 플레인 인에이블부; 및
    상기 지연된 리셋 신호와, 상기 배드 블록 신호와, 상기 제2 플레인 선택 신호를 논리 조합하고, 그 결과에 따라서 상기 제 2 플레인 블록 인에이블 신호를 출력하는 제 2 플레인 인에이블부
    를 포함하는 반도체 메모리 장치.
  2. 삭제
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제 1항에 있어서,
    상기 제 1 및 제 2 플레인 인에이블부에 각각 입력되는 배드 블록 신호는, 해당 플레인의 메모리 블록의 어드레스에 대하여 출력되는 것을 특징으로 하는 반도체 메모리 장치.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제 3항에 있어서,
    상기 리셋 신호 출력부는,
    전원이 입력되기 시작할 때 인에이블되는 파워 온 리셋 신호와, 어드레스가 입력될 때 인에이블되는 어드레스 저장 신호와, 어드레스 저장이 완료된 후 인에이블되는 어드레스 저장 완료 신호의 반전된 신호와, 멀티 플레인 동작 명령의 반전 신호와, 동작 명령이 입력될 때 인에이블되는 명령 입력 신호들을 오아(OR) 조합하고, 그 결과를 상기 리셋 신호로 출력하는 제 1 논리 회로; 및
    상기 리셋 신호를 설정된 시간동안 지연시켜 지연된 리셋 신호로 출력하는 지연부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    상기 지연부는,
    상기 블록 어드레스 비교 회로가 상기 제 1 또는 제 2 플레인의 블록 어드레스에 대한 배드 블록 신호를 출력할 때까지 상기 리셋 신호를 지연시키는 것을 특징으로 하는 반도체 메모리 장치.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제 3항에 있어서,
    상기 제 1 플레인 인에이블부는 각각,
    상기 지연된 리셋 신호와, 상기 제 1 플레인의 블록 어드레스에 대한 배드 블록 신호를 앤드 조합하는 제 2 논리 회로;
    상기 제 2 논리 회로의 출력과 상기 제 1 플레인 선택 신호를 앤드 조합하는 제 3 논리 회로; 및
    상기 리셋 신호에 의해 리셋되고, 상기 제 3 논리 회로의 출력에 응답하여 상기 제 1 또는 제 2 플레인 블록 인에이블 신호를 출력하는 제 1 플립플롭을 포함하는 반도체 메모리 장치.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제 3항에 있어서,
    상기 제 2 플레인 인에이블부는,
    상기 지연된 리셋 신호와, 상기 제 2 플레인의 블록 어드레스에 대한 배드 블록 신호를 앤드 조합하는 제 4 논리 회로;
    상기 리셋 신호에 의해 리셋되고, 상기 제 5 논리 회로의 출력에 응답하여 상기 제 2 플레인 블록 인에이블 신호를 출력하는 제 2 플립플롭을 포함하는 반도체 메모리 장치.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제 1항에 있어서,
    상기 제 1 및 제2 플레인의 메모리 블록들 중 하나를 상기 배드 블록 어드레스를 저장하기 위한 메모리 블록으로 사용하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제 8항에 있어서,
    전원이 입력되기 시작할 때, 상기 배드 블록 어드레스를 로딩하여 저장하는 래치회로를 더 포함하고,
    상기 블록 어드레스 비교 회로는 상기 래치회로에 저장된 배드 블록 어드레스와, 상기 입력되는 블록 어드레스를 비교하고, 비교 결과에 따라 상기 배드 블록 신호를 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제 1항에 있어서,
    상기 어드레스 디코더는 상기 제 1 또는 제 2 플레인 블록 인에이블 신호가 디스에이블된 경우, 해당 플레인에 블록 어드레스 신호를 모두 디스에이블하는 것을 특징으로 하는 반도체 메모리 장치.
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