KR20160071118A - 반도체 장치 및 이의 동작 방법 - Google Patents

반도체 장치 및 이의 동작 방법 Download PDF

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Abstract

본 기술은 선택된 페이지의 리드 동작이 상기 선택된 페이지의 첫 번째 리드 동작인지 아닌지를 판단하는 단계; 상기 판단 결과, 상기 리드 동작이 상기 선택된 페이지의 첫 번째 리드 동작인 경우, 상기 선택된 페이지의 LSB 리드 동작을 수행하고, 상기 LSB 리드 동작 결과에 따라 상기 선택된 페이지의 제1 서브 리드 동작을 수행하는 단계; 및 상기 판단 결과, 상기 리드 동작이 상기 선택된 페이지의 첫 번째 리드 동작이 아닌 경우, 상기 저장된 프로그램 상태 데이터에 따라 상기 선택된 페이지의 LSB 리드 동작 또는 MSB 리드 동작을 포함하는 제2 서브 리드 동작을 수행하는 단계를 포함하는 반도체 장치 및 이의 동작 방법을 포함한다.

Description

반도체 장치 및 이의 동작 방법{Semiconductor device and operating method thereof}
본 발명은 반도체 장치 및 이의 동작 방법에 관한 것으로, 보다 구체적으로는 반도체 장치의 리드 동작에 관한 것이다.
반도체 장치는 하나의 메모리 셀에 하나의 비트만 저장되는 싱글 레벨 셀(Single Level Cell; SLC)이 사용되었으나, 반도체 장치의 대용량화로 인해, 하나의 메모리 셀에 다수의 비트가 저장될 수 있는 멀티 레벨 셀(Multi Level Cell; MLC)이 개발되고 있다. 최근에는 멀티 레벨 셀의 종류가 세분화되면서, 하나의 셀에 두 개의 비트가 저장되는 셀을 멀티 레벨 셀이라 하고, 세 개의 비트가 저장되는 셀을 트리플 레벨 셀(Triple Level Cell; TLC)이라 하고, 네 개의 비트가 저장되는 셀을 쿼드러플 레벨 셀(Quadruple Level Cell; QLC)이라 부르기도 한다.
이처럼, 하나의 셀에 저장되는 비트의 수가 많아지면서, 프로그램 및 리드 동작 또한 싱글 레벨 셀과 다르게 수행된다. 예를 들면, 프로그램 동작은 하위비트 프로그램(Least Significant Bit; LSB 프로그램) 동작이 수행된 후에 상위비트 프로그램(Most Significant Bit; MSB 프로그램) 동작이 수행된다. 리드 동작 또한, 선택된 페이지가 LSB 프로그램된 페이지인지 아니면 MSB 프로그램된 페이지인지를 판단한 후에 각 프로그램 상태에 따라 리드 동작이 수행된다.
본 발명의 실시예는 리드 동작을 간소화하여 리드 동작시간을 단축할 수 있는 반도체 장치 및 이의 동작 방법을 제공한다.
본 발명의 실시예에 따른 반도체 장치의 동작 방법은, 선택된 페이지의 리드 동작이 상기 선택된 페이지의 첫 번째 리드 동작인지 아닌지를 판단하는 단계; 상기 판단 결과, 상기 리드 동작이 상기 선택된 페이지의 첫 번째 리드 동작인 경우, 상기 선택된 페이지의 LSB 리드 동작을 수행하고, 상기 LSB 리드 동작 결과에 따라 상기 선택된 페이지의 제1 서브 리드 동작을 수행하는 단계; 및 상기 판단 결과, 상기 리드 동작이 상기 선택된 페이지의 첫 번째 리드 동작이 아닌 경우, 상기 저장된 프로그램 상태 데이터에 따라 상기 선택된 페이지의 LSB 리드 동작 또는 MSB 리드 동작을 포함하는 제2 서브 리드 동작을 수행하는 단계를 포함한다.
본 발명의 실시예에 따른 반도체 장치는, 노말 데이터가 저장되는 노말 메모리 셀들과, 프로그램 상태 데이터가 저장되는 플래그 셀들이 포함된 다수의 메모리 블록들; 상기 메모리 블록들 중 리드 동작이 수행된 페이지의 제1 로우 어드레스와 상기 프로그램 상태 데이터를 저장하며, 선택된 페이지의 리드 동작을 수행하도록 구성된 주변회로; 및 입력된 제2 로우 어드레스와 상기 제1 로우 어드레스 중 서로 일치하는 어드레스가 있는지를 판단하고, 상기 판단 결과에 따라 상기 선택된 페이지의 리드 동작을 수행하도록 상기 주변회로를 제어하는 제어회로를 포함한다.
본 기술은 리드 동작을 간소화 함으로써, 리드 동작시간을 단축할 수 있고, 이로 인해 반도체 장치의 성능을 개선할 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 2는 도 1의 메모리 블록을 구체적으로 설명하기 위한 도면이다.
도 3은 도 1의 레지스터를 구체적으로 설명하기 위한 도면이다.
도 4는 본 발명의 실시예에 따른 리드 동작을 설명하기 위한 순서도이다.
도 5는 본 발명의 실시예에 따른 반도체 장치를 포함하는 솔리드 스테이트 드라이브를 설명하기 위한 블록도이다.
도 6은 본 발명의 실시예에 따른 반도체 장치를 포함하는 메모리 시스템을 설명하기 위한 블록도이다.
도 7은 본 발명의 실시 예에 따른 반도체 장치를 포함하는 컴퓨팅 시스템의 개략적인 구성을 설명하기 위한 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명에 따른 반도체 장치를 설명하기 위한 도면이다.
도 1을 참조하면, 반도체 장치(1000)는 데이터가 저장되는 메모리 셀 어레이(11)와, 메모리 셀 어레이(11)의 프로그램, 리드 및 소거 동작을 수행하는 주변회로(12)와, 주변회로(12)를 제어하는 제어회로(13)를 포함한다.
메모리 셀 어레이(11)는 다수의 메모리 블록들을 포함하는데, 각각의 메모리 블록들은 서로 동일하게 구성된다. 메모리 블록은 다수의 셀 스트링들을 포함하며, 셀 스트링들은 2차원 또는 3차원 구조로 이루어질 수 있다. 각각의 메모리 블록에는 사용자가 사용하는 노말 데이터와, 반도체 장치의 동작에 사용되는 플래그 데이터(DATA_FLAG)가 저장될 수 있다. 예를 들면, 플래그 데이터(DATA_FLAG)는 페이지(page)의 프로그램 상태 데이터를 포함할 수 있다.
주변회로(12)는 전압 생성 회로(21), 로우 디코더(22), 레지스터(23), 페이지 버퍼(24), 컬럼 디코더(25) 및 입출력 회로(26)를 포함한다.
전압 생성 회로(21)는, 동작명령신호(OP_CMD)에 응답하여 다양한 레벨의 동작전압들을 생성한다. 동작명령신호(OP_CMD)는 프로그램 명령신호, 리드 명령신호 및 소거 명령신호를 포함할 수 있다. 리드 동작을 예로 들면, 전압 생성 회로(21)는 다양한 레벨의 리드 전압들(VR)을 생성할 수 있다. 전압 생성 회로(21)는 리드 전압들(VR) 외에도 다양한 레벨을 갖는 패스전압들, 프로그램 전압들 및 소거 전압들을 생성할 수 있다.
로우 디코더(22)는 로우 어드레스(RADD)에 응답하여 메모리 셀 어레이(11)에 포함된 메모리 블록들 중 하나를 선택하고, 선택된 메모리 블록에 연결된 워드라인들(WL), 드레인 셀렉트 라인들(DSL) 및 소오스 셀렉트 라인들(SSL)에 동작전압들을 전달한다. 로우 어드레스(RADD)는 리드 동작이 수행될 메모리 블록의 어드레스와 선택된 메모리 블록의 페이지 어드레스를 포함할 수 있다.
레지스터(23)는 로우 어드레스(RADD)와 플래그 데이터(DATA_FLAG)를 저장하기 위한 다수의 저장부를 포함한다. 예를 들면, 리드 동작이 수행된 메모리 블록의 어드레스 및 페이지 어드레스와, 리드 동작이 수행된 페이지의 프로그램 상태를 나타내는 플래그 데이터(DATA_FLAG)가 레지스터(23)에 저장될 수 있다.
페이지 버퍼(24)는 비트라인들(BL)을 통해 메모리 블록들과 연결되며, 프로그램, 리드 및 소거 동작시 선택된 메모리 블록과 데이터를 주고 받으며, 전달받은 데이터를 임시로 저장한다. 예를 들면, 페이지 버퍼(24)는 리드 동작시 노말 메모리 셀들로부터 리드된 노말 데이터와, 플래그 셀들로부터 리드된 플래그 데이터를 임시로 저장할 수 있다.
컬럼 디코더(25)는 컬럼 어드레스(CADD)에 응답하여 페이지 버퍼(24)와 데이터를 주고받는다.
입출력 회로(26)는 외부로부터 전달받은 명령신호(CMD) 및 어드레스(ADD)를 제어회로(13)에 전달하고, 외부로부터 전달받은 데이터(DATA)를 컬럼 디코더(25)에 전송하고, 컬럼 디코더(25)로부터 전달받은 데이터(DATA)를 외부로 출력하거나 제어회로(13)에 전달한다.
제어회로(13)는 명령신호(CMD) 및 어드레스(ADD)에 응답하여 프로그램 동작, 리드 동작 또는 소거 동작을 수행하도록 주변회로(12)를 제어한다. 특히, 제어회로(13)는 리드 동작시, 입력된 어드레스와 저장된 어드레스를 서로 비교하여 비교신호를 출력하는 어드레스 비교부와, 비교신호에 응답하여 선택된 페이지의 첫번째 리드 동작인지를 판단하기 위한 리드 동작 판단부와, 선택된 페이지를 리드하기 위한 리드 동작 제어부를 포함할 수 있다. 예를 들어, 입력된 어드레스를 제1 로우 어드레스라 하고, 레지스터(23)에 저장된 어드레스를 제2 로우 어드레스라 하면, 어드레스 비교부는 제1 로우 어드레스와 제2 로우 어드레스가 서로 일치하지 않으면 제1 비교신호를 출력하고, 서로 일치하면 제2 비교신호를 출력할 수 있다. 리드 동작 판단부는 제1 비교신호가 수신되면, 리드 동작이 선택된 페이지의 첫번째 리드 동작으로 판단하고, 제2 비교신호가 수신되면, 리드 동작이 선택된 페이지의 첫번째 리드 동작이 아닌 것으로 판단한 후, 판단 결과를 리드 동작 제어부에 전달한다. 리드 동작 제어부는 리드 동작이 선택된 페이지의 첫번째 리드 동작인 경우와 아닌 경우에 따라 각각 설정된 알고리즘으로 선택된 페이지를 리드하도록 주변회로를 제어한다.
도 2는 도 1의 메모리 블록을 구체적으로 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 블록은 메인 블록(main block; MBLK)과 플래그 블록(flag block; FBLK)을 포함할 수 있다. 메인 블록(MBLK)과 플래그 블록(FBLK)은 저장되는 데이터의 종류에 차이가 있으며, 구조적으로는 서로 동일하다. 예를 들면, 메인 블록(MBLK)의 노말 메모리 셀들에는 사용자가 사용하는 노말 데이터(normal data)가 저장되고, 플래그 블록(FBLK)의 플래그 셀들에는 반도체 장치 내부에서 사용되는 플래그 데이터(flag data)가 저장될 수 있다. 예를 들면, 플래그 데이터는 각 페이지의 프로그램 상태 데이터를 포함할 수 있으며, 보다 구체적으로는, LSB(Least Significant Bit) 또는 MSB(Most Significant Bit) 프로그램 완료 데이터를 포함할 수 있다.
메모리 블록에서, 셀 스트링들(ST)은 비트라인들(BL0~BLj)과 소오스 라인(SL) 사이에 연결되며, 반도체 기판상에서 수평으로 배열된다. 셀 스트링들(ST)은 소오스 셀렉트 트랜지스터들(SST), 다수의 메모리 셀들(F0~Fn) 및 드레인 셀렉트 트랜지스터들(DST)을 포함한다. 소오스 셀렉트 트랜지스터들(SST)은 소오스 라인(SL)과 메모리 셀들(F0) 사이에 연결되고, 드레인 셀렉트 트랜지스터들(DST)은 비트라인들(BL0~BLj)과 메모리 셀들(Fn) 사이에 연결된다. 소오스 셀렉트 트랜지스터들(SST)의 게이트들은 소오스 셀렉트 라인(SSL)에 연결되고, 메모리 셀들(F0~Fn)의 게이트들은 워드라인들(WL0~WLn)에 연결되고, 드레인 셀렉트 트랜지스터들(DST)의 게이트들은 드레인 셀렉트 라인들(DSL)에 연결된다. 동일한 워드라인에 연결된 메모리 셀들의 그룹을 페이지(page)라 하며, 리드 동작은 페이지 단위로 수행된다.
도 3은 도 1의 레지스터를 구체적으로 설명하기 위한 도면이다.
도 3을 참조하면, 레지스터(23)는 다수의 저장부들을 포함할 수 있다. 예를 들면, 레지스터(23)는 로우 어드레스(RADD)가 저장되는 제1 및 제2 저장부들과, 페이지의 프로그램 상태 데이터를 포함하는 플래그 데이터(DATA_FLAG)가 저장되는 제3 저장부를 포함할 수 있다. 로우 어드레스(RADD)는 메모리 블록 어드레스와 페이지 어드레스를 포함하는데, 제1 저장부에는 메모리 블록 어드레스가 저장될 수 있고, 제2 저장부에는 페이지 어드레스가 저장될 수 있다. 보다 구체적으로 설명하면, 리드 동작이 수행된 선택된 페이지의 메모리 블록 어드레스는 제1 저장부에 저장되고, 페이지 어드레스는 제2 저장부에 저장되며, 선택된 페이지의 프로그램 상태 데이터는 제3 저장부에 저장될 수 있다. 제1 내지 제3 저장부들 각각은 다수의 서브 저장부들을 포함할 수 있다. 예를 들면, 제1 저장부에는 리드 동작이 완료된 다수의 메모리 블록 어드레스가 저장될 수 있으며, 리드 동작시 입력된 메모리 블록 어드레스가 임시로 저장될 수도 있다. 제2 저장부에도 리드 동작이 완료된 다수의 페이지 어드레스가 저장될 수 있으며, 리드 동작시 입력된 페이지 어드레스가 임시로 저장될 수 있다. 제3 저장부에도 리드 동작이 완료된 페이지들의 프로그램 상태 데이터가 저장될 수 있으며, 리드 동작시 리드된 선택된 페이지의 프로그램 상태 데이터가 임시로 저장될 수 있다. 제1 내지 제3 저장부들에 저장된 메모리 블록 어드레스, 페이지 어드레스 및 프로그램 상태 데이터는 서로 맵핑된다. 즉, 리드 동작이 처음으로 수행된 각 페이지에 대하여, 해당 페이지가 포함된 메모리 블록 어드레스, 페이지 어드레스 및 프로그램 상태 데이터가 하나의 그룹으로 맵핑된다.
도 4는 본 발명의 실시예에 따른 리드 동작을 설명하기 위한 순서도이다.
도 4를 참조하면, 제어회로(도 1의 13)에 리드 명령신호가 수신되면, 제어회로(13)는 선택된 페이지가 처음으로 수행되는 리드 동작인지를 판단한 후(400), 리드 동작이 처음인 경우(500)와 그렇지 않은 경우(600)를 구분하여, 선택된 페이지의 리드 동작이 수행되도록 주변회로(도 1의 12)를 제어한다. 설명의 편의를 위하여, 리드 동작이 처음인 경우(500)를 제1 서브 리드 동작이라 하고, 그렇지 않은 경우(600)를 제2 서브 리드 동작으로 정의한다.
리드 동작을 구체적으로 설명하면 다음과 같다.
리드 동작이 시작되면, 리드 동작이 선택된 페이지의 첫 번째 리드 동작인지를 판단한다(단계 400). 즉, 리드 동작이 선택된 페이지가 첫 번째로 수행되는 리드 동작인지, 아니면 이전에 리드 동작이 수행된 적이 있었는지를 판단한다. 이러한 판단을 위하여, 제어회로(13)의 어드레스 비교부는 입력된 로우 어드레스(RADD)를 레지스터(도 2의 23)의 제1 및 제2 저장부들에 저장된 어드레스와 비교한다. 이어서, 제어회로(13)의 리드 동작 판단부는 어드레스 비교부의 비교 결과에 따라 제1 또는 제2 서브 리드 동작(단계 500 또는 단계 600)을 수행할지를 판단한다. 보다 구체적으로 설명하면, 어드레스 비교부는 입력된 로우 어드레스(RADD)를 레지스터(도 2의 23)의 제1 및 제2 저장부들에 저장된 어드레스와 비교한다. 즉, 어드레스 비교부는 로우 어드레스(RADD)에 포함된 메모리 블록 어드레스와 레지스터(23)의 제1 저장부에 저장된 어드레스를 서로 비교한다. 제1 저장부에 저장된 메모리 블록 어드레스 중 입력된 메모리 블록 어드레스와 일치하는 어드레스가 없으면, 어드레스 비교부는 제1 비교신호를 출력하고, 일치하는 어드레스가 있으면 어드레스 비교부는 제2 비교신호를 출력한다. 리드 동작 판단부는, 제1 비교신호가 수신되면 제1 서브 리드 동작(단계 500)이 수행되도록 리드 동작 제어부에 제1 동작 신호를 전송하고, 제2 비교신호가 수신되면 제2 서브 리드 동작(단계 600)이 수행되도록 리드 동작 제어부에 제2 동작 신호를 전송한다.
제1 서브 리드 동작(단계 500)을 구체적으로 설명하면 다음과 같다.
리드 동작이 선택된 페이지의 첫번째 리드 동작으로 판단된 경우, 제어회로(13)의 리드 동작 제어부는 다음과 같이 제1 서브 리드 동작(단계 500)이 수행되도록 주변회로(12)를 제어한다.
제1 서브 리드 동작(단계 500)이 시작되면, 선택된 페이지의 LSB 리드 동작(단계 51)이 수행된다. LSB 리드 동작(단계 51)은 입력된 로우 어드레스(RADD)에 따라 선택된 메모리 블록에 포함된 선택된 페이지의 모든 셀들에 대하여 수행된다. 선택된 페이지로부터 리드된 LSB 데이터는 메모리 셀들로부터 리드된 노말 데이터와 플래그 셀들로부터 리드된 플래그 데이터(DATA_FLAG)를 포함할 수 있다. 플래그 데이터(DATA_FLAG)는 프로그램 상태 데이터를 포함한다. 이어서, 리드된 LSB 데이터와, 선택된 페이지의 프로그램 상태 데이터와, 선택된 페이지의 어드레스(메모리 블록 어드레스 및 페이지 어드레스)가 저장부에 각각 저장되고(단계 52), 선택된 페이지가 LSB 프로그램된 페이지인지 아니면 MSB 프로그램된 페이지인지를 판단한다(단계 53). 이를 위해, 리드 동작 제어부는 리드된 LSB 데이터에 포함된 프로그램 상태 데이터에 따라 선택된 페이지가 LSB 프로그램 되었는지 아니면 MSB 프로그램 되었는지를 판단한다. '단계 53'에서, 선택된 페이지가 LSB 프로그램된 페이지로 판단되면(LSB), '단계 52'에서 저장된 LSB 데이터가 출력되고(단계 54), 선택된 페이지의 리드 동작은 종료된다. '단계 53'에서, 선택된 페이지가 MSB 프로그램된 페이지로 판단되면(MSB), 선택된 페이지의 MSB 리드 동작이 수행되고(단계 55), 리드된 MSB 데이터가 출력된 후(단계 56), 선택된 페이지의 리드 동작은 종료된다.
리드 동작이 선택된 페이지의 첫번째 리드 동작이 아닌 것으로 판단된 경우, 제어회로(13)의 리드 동작 제어부는 다음과 같이 제2 서브 리드 동작(단계 500)이 수행되도록 주변회로(12)를 제어한다.
제2 서브 리드 동작(단계 600)을 구체적으로 설명하면 다음과 같다.
제2 서브 리드 동작(단계 600)이 시작되면, 제어회로(13)는 선택된 페이지가 LSB 프로그램된 페이지인지 아니면 MSB 프로그램된 페이지인지를 판단한다(단계 61). 이를 위해, 리드 동작 제어부는 선택된 페이지를 리드하는 대신, 레지스터(도 2의 23)의 제3 저장부에 저장된 프로그램 상태 데이터에 따라, 선택된 페이지가 LSB 프로그램 되었는지 아니면 MSB 프로그램 되었는지를 판단한다. 선택된 페이지가 LSB 프로그램된 페이지이면(LSB), 선택된 페이지의 LSB 리드 동작이 수행되고(단계 62), 리드된 LSB 데이터가 출력된다(단계 63). 선택된 페이지가 MSB 페이지이면(MSB), 선택된 페이지의 MSB 리드 동작이 수행되고(단계 64), 리드된 MSB 데이터가 출력된다(단계 65). 선택된 페이지의 LSB 또는 MSB 데이터가 출력되면, 선택된 페이지의 리드 동작은 종료된다.
상술한 바와 같이, 선택된 페이지의 이전 리드 동작에서 저장된 프로그램 상태 데이터에 따라, 선택된 페이지의 프로그램 상태를 빠르게 판단할 수 있고, 이에 따라 LSB 또는 MSB 리드 동작을 수행할 수 있으므로, LSB 및 MSB 리드 동작시 각각 LSB 또는 MSB 프로그램 여부를 판단하던 종래의 리드 동작보다 리드 동작시간이 단축될 수 있다.
도 5는 본 발명의 실시예에 따른 반도체 장치를 포함하는 솔리드 스테이트 드라이브를 설명하기 위한 블록도이다.
도 5를 참조하면, 드라이브 장치(2000)는 호스트(2100; Host)와 SSD(2200)를 포함한다. SSD(2200)는 SSD 제어부(2210; SSD Controller), 버퍼 메모리(2220; Buffer Memory) 및 반도체 장치(1000)를 포함한다.
SSD 제어부(2210)는 호스트(2100)와 SSD(2200)와의 물리적 연결을 제공한다. 즉, SSD 제어부(2210)는 호스트(2100)의 버스 포맷(Bus Format)에 대응하여 SSD(2200)와의 인터페이싱을 제공한다. 특히, SSD 제어부(2210)는 호스트(2100)로부터 제공되는 명령어를 디코딩한다. 디코딩된 결과에 따라, SSD 제어부(2210)는 반도체 장치(1000)를 액세스한다. 호스트(2100)의 버스 포맷(Bus format)으로 USB(Universal Serial Bus), SCSI(Small Computer System Interface), PCI express, ATA, PATA(Parallel ATA), SATA(Serial ATA), SAS(Serial Attached SCSI) 등이 포함될 수 있다.
버퍼 메모리(2220)에는 호스트(2100)로부터 제공되는 프로그램 데이터 또는 반도체 장치(1000)로부터 리드된 데이터가 임시적으로 저장된다. 호스트(2100)의 리드 요청시 반도체 장치(1000)에 존재하는 데이터가 캐시되어 있는 경우, 버퍼 메모리(2220)는 캐시된 데이터를 직접 호스트(2100)로 제공하는 캐시 기능을 지원한다. 일반적으로, 호스트(2100)의 버스 포맷(예를 들면, SATA 또는 SAS)에 의한 데이터 전송 속도는 SSD(2200)의 메모리 채널의 전송 속도보다 빠르다. 즉, 호스트(2100)의 인터페이스 속도가 SSD(2200)의 메모리 채널의 전송 속도보다 빠른 경우, 대용량의 버퍼 메모리(2220)를 제공함으로써 속도 차이로 발생하는 퍼포먼스 저하를 최소화할 수 있다. 버퍼 메모리(2220)는 대용량의 보조 기억 장치로 사용되는 SSD(2200)에서 충분한 버퍼링을 제공하기 위해 동기식 DRAM(Synchronous DRAM)으로 제공될 수 있다.
반도체 장치(1000)는 SSD(2200)의 저장 매체로서 제공된다. 예를 들면, 반도체 장치(1000)는 도 1에서 상술한 바와 같이 대용량의 저장 능력을 가지는 불휘발성 메모리 장치로 제공될 수 있으며, 불휘발성 메모리 중에서도 낸드 플래시 메모리(NAND-type Flash memory)로 제공될 수 있다.
도 6은 본 발명의 실시예에 따른 반도체 장치를 포함하는 메모리 시스템을 설명하기 위한 블록도이다.
도 6을 참조하면, 본 발명에 따른 메모리 시스템(3000)은 메모리 제어부(3100)와 반도체 장치(1000)를 포함할 수 있다.
반도체 장치(1000)는 도 1과 실질적으로 동일하게 구성될 수 있으므로, 반도체 장치(1000)에 대한 구체적인 설명은 생략한다.
메모리 제어부(3100)는 반도체 장치(1000)를 제어하도록 구성될 수 있다. SRAM(3110)은 CPU(3120)의 워킹 메모리로 사용될 수 있다. 호스트 인터페이스(3130; Host I/F)는 메모리 시스템(3000)과 접속되는 호스트의 데이터 교환 프로토콜을 구비할 수 있다. 메모리 제어부(3100)에 구비된 에러 정정 회로(3140; ECC)는 반도체 장치(1000)로부터 리드된 데이터에 포함되어 있는 에러를 검출 및 정정할 수 있다. 반도체 인터페이스(3150; Semiconductor I/F)는 반도체 장치(1000)와 인터페이싱 할 수 있다. CPU(3120)는 메모리 제어부(3100)의 데이터 교환을 위한 제어동작을 수행할 수 있다. 또한, 도 6에는 도시되지 않았지만, 메모리 시스템(3000)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있다.
본 발명에 따른 메모리 시스템(3000)은, 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), 디지털 카메라(digital camera), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 장치들 중 하나에 적용될 수 있다.
도 7은 본 발명의 실시 예에 따른 반도체 장치를 포함하는 컴퓨팅 시스템의 개략적인 구성을 설명하기 위한 도면이다.
도 7을 참조하면, 본 발명에 따른 컴퓨팅 시스템(4000)은 버스(4300)에 전기적으로 연결된 반도체 장치(1000), 메모리 제어부(4100), 모뎀(4200), 마이크로프로세서(4400) 및 사용자 인터페이스(4500)를 포함한다. 본 발명에 따른 컴퓨팅 시스템(4000)이 모바일 장치인 경우, 컴퓨팅 시스템(4000)의 동작 전압을 공급하기 위한 배터리(4600)가 추가적으로 제공될 수 있다. 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(4000)에는 응용 칩셋(application chip set), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램 등이 더 포함될 수 있다.
반도체 장치(1000)는 도 1과 실질적으로 동일하게 구성될 수 있으므로, 반도체 장치(1000)에 대한 구체적인 설명은 생략한다.
메모리 제어부(4100)와 반도체 장치(1000)는 SSD(Solid State Drive/Disk)를 구성할 수 있다.
본 발명에 따른 반도체 장치 및 메모리 제어부는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 반도체 장치 및 메모리 제어부는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP) 및 Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장 될 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
1000: 반도체 장치 11: 메모리 셀 어레이
12: 주변회로 13: 제어회로
21: 전압 생성 회로 22: 로우 디코더
23: 레지스터 24: 페이지 버퍼
25: 컬럼 디코더 26: 입출력 회로

Claims (18)

  1. 선택된 페이지의 리드 동작이 상기 선택된 페이지의 첫 번째 리드 동작인지 아닌지를 판단하는 단계;
    상기 판단 결과, 상기 리드 동작이 상기 선택된 페이지의 첫 번째 리드 동작인 경우, 상기 선택된 페이지의 LSB(Least Significant Bit) 리드 동작을 수행하고, 상기 LSB 리드 동작 결과에 따라 상기 선택된 페이지의 제1 서브 리드 동작을 수행하는 단계; 및
    상기 판단 결과, 상기 리드 동작이 상기 선택된 페이지의 첫 번째 리드 동작이 아닌 경우, 상기 저장된 프로그램 상태 데이터에 따라 상기 선택된 페이지의 LSB 리드 동작 또는 MSB(Most Significant Bit) 리드 동작을 포함하는 제2 서브 리드 동작을 수행하는 단계를 포함하는 반도체 장치의 동작 방법.
  2. 제1항에 있어서,
    상기 선택된 페이지의 리드 동작이 상기 선택된 페이지의 첫 번째 리드 동작인지 아닌지를 판단하는 단계는,
    입력된 로우 어드레스와 저장된 로우 어드레스를 서로 비교하고, 상기 저장된 로우 어드레스 중 상기 입력된 로우 어드레스와 일치하는 로우 어드레스가 없으면, 상기 리드 동작은 상기 선택된 페이지의 첫 번째 리드 동작인 것으로 판단되고,
    상기 저장된 로우 어드레스 중 상기 입력된 로우 어드레스와 일치하는 로우 어드레스가 있으면, 상기 리드 동작은 상기 선택된 페이지의 첫 번째 리드 동작이 아닌 것으로 판단되는 반도체 장치의 동작 방법.
  3. 제2항에 있어서,
    상기 로우 어드레스는 메모리 블록 어드레스와 페이지 어드레스를 포함하는 반도체 장치의 동작 방법.
  4. 제3항에 있어서,
    상기 입력된 로우 어드레스에 포함된 메모리 블록 어드레스 및 페이지 어드레스가 상기 저장된 로우 어드레스에 포함된 메모리 블록 어드레스 및 페이지 어드레스와 모두 일치하는 어드레스가 있으면, 상기 리드 동작은 상기 선택된 페이지의 첫 번째 리드 동작인 것으로 판단되는 반도체 장치의 동작 방법.
  5. 제3항에 있어서,
    상기 입력된 로우 어드레스에 포함된 메모리 블록 어드레스 및 페이지 어드레스 중 어느 하나라도 상기 저장된 로우 어드레스에 포함된 메모리 블록 어드레스및 페이지 어드레스와 서로 일치하지 않는 어드레스가 있으면, 상기 리드 동작은 상기 선택된 페이지의 첫 번째 리드 동작이 아닌 것으로 판단되는 반도체 장치의 동작 방법.
  6. 제1항에 있어서, 상기 제1 서브 리드 동작은,
    상기 선택된 페이지의 LSB 리드 동작을 수행하는 단계;
    상기 선택된 페이지의 로우 어드레스 및 리드된 LSB 데이터를 저장하는 단계;
    상기 선택된 페이지의 프로그램 상태를 판단하는 단계; 및
    상기 선택된 페이지가 LSB 프로그램된 페이지로 판단되면, 상기 저장된 LSB 데이터를 출력하고, 상기 선택된 페이지가 MSB 프로그램된 페이지로 판단되면, 상기 선택된 페이지의 MSB 리드 동작을 수행하여 리드된 MSB 데이터를 출력하는 단계를 포함하는 반도체 장치의 동작 방법.
  7. 제6항에 있어서,
    상기 LSB 리드 동작시, 상기 선택된 페이지의 플래그 셀들로부터 프로그램 상태 데이터가 리드되는 반도체 장치의 동작 방법.
  8. 제6항에 있어서,
    상기 제1 서브 리드 동작 중, 상기 선택된 페이지의 프로그램 상태를 판단하는 단계는, 상기 프로그램 상태 데이터에 따라 결정되는 반도체 장치의 동작 방법.
  9. 제1항에 있어서, 상기 제2 서브 리드 동작은,
    상기 선택된 페이지의 프로그램 상태를 판단하는 단계; 및
    상기 선택된 페이지가 LSB 프로그램된 페이지이면, 상기 선택된 페이지의 LSB 리드 동작을 수행하여 리드된 LSB 데이터를 출력하고, 상기 선택된 페이지가 MSB 프로그램된 페이지이면, 상기 선택된 페이지의 MSB 리드 동작을 수행하여 리드된 MSB 데이터를 출력하는 단계를 포함하는 반도체 장치의 동작 방법.
  10. 노말 데이터가 저장되는 노말 메모리 셀들과, 프로그램 상태 데이터가 저장되는 플래그 셀들이 포함된 다수의 메모리 블록들;
    상기 메모리 블록들 중 리드 동작이 수행된 페이지의 제1 로우 어드레스와 상기 프로그램 상태 데이터를 저장하며, 선택된 페이지의 리드 동작을 수행하도록 구성된 주변회로; 및
    입력된 제2 로우 어드레스와 상기 제1 로우 어드레스 중 서로 일치하는 어드레스가 있는지를 판단하고, 상기 판단 결과에 따라 상기 선택된 페이지의 리드 동작을 수행하도록 상기 주변회로를 제어하는 제어회로를 포함하는 반도체 장치.
  11. 제10항에 있어서, 상기 주변회로는,
    다양한 레벨의 동작 전압들을 생성하도록 구성된 전압 생성 회로;
    상기 제2 로우 어드레스에 응답하여 상기 메모리 블록들 중 하나를 선택하고, 상기 선택된 메모리 블록에 상기 동작 전압들을 전송하도록 구성된 로우 디코더;
    상기 선택된 페이지의 상기 제1 로우 어드레스 및 상기 프로그램 상태 데이터가 저장되는 레지스터;
    리드 동작시, 상기 선택된 페이지로부터 리드된 노말 데이터 및 상기 프로그램 상태 데이터를 임시로 저장하도록 구성된 페이지 버퍼; 및
    컬럼 어드레스에 응답하여 상기 페이지 버퍼와 데이터를 주고받도록 구성된 컬럼 디코더를 포함하는 반도체 장치.
  12. 제11항에 있어서,
    상기 제1 및 제2 로우 어드레스 각각에는 메모리 블록 어드레스 및 페이지 어드레스가 포함되는 반도체 장치.
  13. 제10항에 있어서, 상기 제어회로는,
    상기 제1 로우 어드레스와 상기 제2 로우 어드레스를 비교하여 제1 비교신호 또는 제2 비교신호를 출력하도록 구성된 어드레스 비교부;
    상기 제1 또는 제2 비교신호에 응답하여 상기 선택된 페이지의 리드 동작이 첫번째로 수행되는 동작인지 아닌지를 판단하고 동작 신호를 출력하도록 구성된 리드 동작 판단부; 및
    상기 동작 신호에 응답하여 상기 선택된 페이지의 제1 서브 리드 동작 또는 제2 서브 리드 동작이 수행되도록 상기 주변회로를 제어하는 리드 동작 제어부를 포함하는 반도체 장치.
  14. 제13항에 있어서, 상기 어드레스 비교부는,
    상기 제1 로우 어드레스와 상기 제2 로우 어드레스를 서로 비교하고, 서로 일치하지 않으면 상기 제1 비교신호를 출력하고, 서로 일치하면 상기 제2 비교신호를 출력하는 반도체 장치.
  15. 제14항에 있어서,
    상기 제1 비교신호가 상기 리드 동작 판단부에 수신되면, 상기 리드 동작 판단부는 상기 제2 로우 어드레스에 의해 상기 선택된 페이지의 상기 제1 서브 리드 동작이 수행되도록 상기 동작 신호를 출력하고,
    상기 제2 비교신호가 상기 리드 동작 판단부에 수신되면, 상기 리드 동작 판단부는 상기 제2 로우 어드레스에 의해 상기 선택된 페이지의 상기 제2 서브 리드 동작이 수행되도록 상기 동작 신호를 출력하는 반도체 장치.
  16. 제13항에 있어서,
    상기 리드 동작 제어부는, 상기 제1 서브 리드 동작 수행시, 상기 선택된 페이지의 LSB 리드 동작을 수행한 후, 리드된 LSB 데이터를 저장하고, 저장된 LSB 데이터에 따라, 상기 저장된 LSB 데이터를 출력하거나 MSB 리드 동작이 수행되도록 상기 주변회로를 제어하는 반도체 장치.
  17. 제16항에 있어서,
    상기 리드 동작 제어부는, 상기 저장된 LSB 데이터의 프로그램 상태 데이터로부터 상기 선택된 페이지가 LSB 프로그램된 페이지인지 아니면 MSB 프로그램된 페이지인지를 판단하는 반도체 장치.
  18. 제13항에 있어서,
    상기 리드 동작 제어부는, 상기 제2 서브 리드 동작 수행시, 상기 제1 서브 리드 동작에서 저장된 상기 프로그램 상태 데이터에 따라 상기 선택된 페이지가 LSB 또는 MSB 프로그램된 페이지인지를 판단하고, 상기 선택된 페이지가 LSB 프로그램된 페이지라고 판단되면, 상기 선택된 페이지의 LSB 리드 동작을 수행하여 리드된 LSB 데이터를 출력하고, 상기 선택된 페이지가 MSB 프로그램된 페이지라고 판단되면, 상기 선택된 페이지의 MSB 리드 동작을 수행하여 리드된 MSB 데이터가 출력되도록 상기 주변회로를 제어하는 반도체 장치.
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