KR20160048584A - 반도체 장치 - Google Patents

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KR20160048584A KR1020140145529A KR20140145529A KR20160048584A KR 20160048584 A KR20160048584 A KR 20160048584A KR 1020140145529 A KR1020140145529 A KR 1020140145529A KR 20140145529 A KR20140145529 A KR 20140145529A KR 20160048584 A KR20160048584 A KR 20160048584A
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Abstract

반도체 장치는 테스트모드에 진입하여 리페어데이터의 조합에 따라 내부어드레스를 생성하고, 불량이 발생한 리던던시워드라인을 선택하기 위한 퓨즈셋을 럽처하기 위해 인에이블되는 럽처제어신호에 응답하여 제1 및 제2 전압제어신호를 생성하는 퓨즈제어부 및 상기 내부어드레스의 조합에 따라 선택되는 다수의 퓨즈셋을 포함하고, 상기 제1 및 제2 전압제어신호에 응답하여 상기 불량이 발생한 리던던시워드라인을 선택하기 위한 퓨즈셋을 럽처하여 퓨즈데이터를 출력하는 퓨즈어레이를 포함한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것이다.
반도체 메모리 장치의 고집적화 및 저장 용량의 증대는 생산 공정에서 반도 체 셀의 불량 발생 가능성을 증가시키고, 이는 곧 생산 수율을 저하하는 요인으로 작용한다. 일반적으로 반도체 메모리 장치가 몇 개의 결함 메모리 셀들, 심지어는 단 한 개의 결함 셀만을 가지더라도 그 장치는 제품으로서 출하될 수 없다.
이와 같이, 반도체 메모리 장치의 고집적화에 따른 수율 저하를 개선하기 위해서 여러 가지 시도들이 진행되고 있으며, 그 대표적인 것이 퓨즈를 이용한 리페어를 사용하는 것이다.
한편, 반도체 장치는 여러 설정정보, 리페어 정보 등 다양한 내부제어동작에 필요한 정보를 저장하기 위해 퓨즈를 사용한다. 일반적인 퓨즈는 레이저에 의해 퓨즈가 커팅되었느냐/아니냐에 따라 데이터를 구분하기에 웨이퍼 상태에서는 퓨즈를 프로그래밍하는 것이 가능하지만, 웨이퍼가 패키지 내부에 실장 된 이후에는 퓨즈를 프로그래밍하는 것이 불가능하다. 이러한 단점을 극복하기 위해 사용되는 것이 이-퓨즈(e-fuse)인데, 이-퓨즈는 트랜지스터를 이용하여 게이트와 드레인/소스 간의 저항을 변경시켜 데이터를 저장하는 퓨즈를 말한다.
이-퓨즈의 데이터를 인식하기 위해서는 트랜지스터의 사이즈를 크게 하여 별도의 센싱동작 없이 바로 데이터를 인식하도록 하거나, 트랜지스터의 사이즈를 줄이는 대신에 증폭기를 이용하여 트랜지스터에 흐르는 전류를 센싱하여 이-퓨즈의 데이터를 인식할 수 있다. 위의 2가지 방법은 이-퓨즈를 구성하는 트랜지스터의 사이즈를 크게 설계하거나, 이-퓨즈마다 데이터의 증폭을 위한 증폭기를 구비하여야 하기에 면적 상의 제한을 가지게 된다.
최근, 이-퓨즈의 면적 상 제한을 해결하기 위해 이-퓨즈를 어레이로 구현하여 반도체 장치의 내부제어동작에 필요한 정보를 저장하는 방식이 연구되고 있다. 이-퓨즈를 어레이로 구현하는 경우 이-퓨즈의 데이터를 증폭하기 위한 증폭기를 공유할 수 있어 전체 면적을 감소시킬 수 있게 된다.
본 발명은 테스트모드에 진입하여 불량이 발생한 리던던시워드라인을 선택하기 위한 퓨즈셋을 자동으로 커팅하는 반도체 장치를 제공한다.
이를 위해 본 발명은 테스트모드에 진입하여 리페어데이터의 조합에 따라 내부어드레스를 생성하고, 불량이 발생한 리던던시워드라인을 선택하기 위한 퓨즈셋을 럽처하기 위해 인에이블되는 럽처제어신호에 응답하여 제1 및 제2 전압제어신호를 생성하는 퓨즈제어부 및 상기 내부어드레스의 조합에 따라 선택되는 다수의 퓨즈셋을 포함하고, 상기 제1 및 제2 전압제어신호에 응답하여 상기 불량이 발생한 리던던시워드라인을 선택하기 위한 퓨즈셋을 럽처하여 퓨즈데이터를 출력하는 퓨즈어레이를 포함하는 반도체 장치를 제공한다.
또한, 본 발명은 테스트모드에 진입하여 리페어데이터의 조합에 따라 내부어드레스를 생성하고, 럽처제어신호에 응답하여 제1 및 제2 전압제어신호를 생성하는 퓨즈제어부, 상기 내부어드레스의 조합에 따라 선택되는 다수의 퓨즈셋을 포함하고, 상기 제1 및 제2 전압제어신호에 응답하여 상기 다수의 퓨즈셋을 럽처하여 퓨즈데이터 및 출력데이터를 출력하는 퓨즈어레이 및 메모리셀어레이에 포함된 다수의 리던던시워드라인 중 불량이 발생한 리던던시워드라인의 위치정보를 포함하는 불량신호를 저장하고, 상기 출력데이터에 응답하여 상기 불량신호의 조합에 따라 상기 럽처제어신호를 생성하는 럽처제어부를 포함하는 반도체 장치를 제공한다.
본 발명에 의하면 테스트모드에 진입하여 불량이 발생한 리던던시워드라인을 선택하기 위한 퓨즈셋을 자동으로 커팅함으로써 퓨즈셋 커팅동작 시간을 감소할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 구성을 도시한 블럭도이다.
도 2는 도 1에 도시된 반도체 장치에 포함되는 퓨즈제어부의 구성을 도시한 블럭도이다.
도 3은 도 1에 도시된 반도체 장치에 포함되는 퓨즈어레이의 구성을 도시한 블럭도이다.
도 4는 도 1에 도시된 반도체 장치에 포함되는 럽처제어부의 구성을 도시한 블럭도이다.
도 5는 도 4에 도시된 럽처제어부에 포함되는 불량신호저장부의 구성을 도시한 블럭도이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 구성을 도시한 블럭도이다.
도 1에 도시된 바와 같이, 본 실시예에 따른 반도체 장치는 메모리셀어레이(10), 퓨즈제어부(20), 퓨즈어레이(30) 및 럽처제어부(40)를 포함한다.
메모리셀어레이(10)는 리던던시테스트에 진입하여 다수의 리던던시워드라인을 테스트하고 불량이 발생한 리던던시워드라인의 위치정보를 포함하는 제1 내지 제N 불량신호(FAIL<1:N>)를 생성한다. 여기서, 메모리셀어레이(10)는 워드라인 및 리던던시워드라인을 포함하고, 워드라인 및 리던던시워드라인에 연결되는 다수의 메모리셀을 포함하는 메모리장치로 구현된다. 그리고, 리던던시테스트는 메모리셀에 데이터를 라이트하고 라이트된 데이터를 리드하여 데이터의 로직레벨을 감지함으로써 워드라인 및 리던던시워드라인에 연결되는 메모리셀의 불량을 테스트하는 동작이다.
퓨즈제어부(20)는 테스트모드에 진입하여 제1 내지 제N 리페어데이터(MRD<1:N>)의 조합에 따라 제1 내지 제N 내부어드레스(IADD<1:N>)를 생성하고, 럽처제어신호(RUPCTR)의 레벨에 따라 제1 전압제어신호(BUPEX) 및 제2 전압제어신호(BLE)를 생성한다. 여기서, 테스트모드는 다수의 퓨즈셋(미도시)을 순차적으로 선택하고, 메모리셀어레이(10)에 구비되는 리던던시워드라인 중 불량이 발생한 리던던시워드라인을 선택하는 퓨즈셋의 절연막을 럽처(파열)하기 위한 동작이다.
퓨즈어레이(30)는 제1 내지 제N 내부어드레스(IADD<1:N>)의 조합에 따라 선택되는 다수의 퓨즈셋들을 포함하고, 제1 전압제어신호(RUPEX) 및 제2 전압제어신호(BLE)를 입력받아 불량이 발생한 리던던시워드라인을 선택하기 위한 퓨즈셋을 럽처(파열)하여 퓨즈데이터(FZD) 및 출력데이터(DO)를 생성한다. 여기서, 퓨즈셋은 제1 전압제어신호(RUPEX) 및 제2 전압제어신호(BLE)에 의해 공급되는 전압간의 전압차에 의해 절연막이 럽처(파열)되는 다수의 트랜지스터형 이-퓨즈로 구현된다.
좀더구체적으로 반도체 장치가 테스트모드에 진입하여 퓨즈셋이 럽처(파열)되는 경우와 퓨즈셋이 럽처(파열)되지 않는 경우를 나누어 살펴보면 다음과 같다.
먼저, 퓨즈셋이 럽처(파열)되는 경우는 제1 전압제어신호(RUPEX)가 인에이블되어 퓨즈셋에 높은 전압레벨을 갖는 고전압이 인가되고, 제2 전압제어신호(BLE)가 인에이블되어 퓨즈셋에 접지전압이 인가된다. 따라서, 퓨즈셋은 고전압과 접지전압간의 큰 전압차에 의해 절연막이 럽처(파열)된다.
다음으로, 퓨즈셋이 럽처(파열)되지 않는 경우는 제1 전압제어신호(RUPEX)가 인에이블되어 퓨즈셋에 높은 전압레벨을 갖는 고전압이 인가되고, 제2 전압제어신호(BLE)가 디스에이블되어 퓨즈셋에 고전압과 접지전압 사이의 레벨을 갖는 내부전압이 인가된다. 따라서, 퓨즈셋은 고전압과 내부전압 간의 낮은 전압차에 의해 절연막이 럽처(파열)되지 않는다.
럽처제어부(40)는 테스트모드신호(TM) 및 래치펄스신호(LCP)를 입력 받아 제1 내지 제N 외부어드레스(EADD<1:N>)의 조합에 따라 제1 내지 제N 불량신호(FAIL<1:N>)를 저장하고, 출력데이터(DO)를 입력 받아 제1 내지 제N 불량신호(FAIL<1:N>)의 조합에 따라 럽처제어신호(RUPCTR)를 생성한다. 여기서, 럽처제어신호(RUPCTR)는 메모리셀어레이(20)에 구비된 리던던시워드라인 중 불량이 발생한 리던던시워드라인을 선택하기 위한 퓨즈셋의 럽처(파열)동작을 수행하기 위해 인에이블되는 신호이다.
도 2를 참고하면, 퓨즈제어부(20)는 인에이블신호생성부(21), 오실레이터(22), 내부커맨드생성부(23), 카운터(24) 및 전압제어신호생성부(25)를 포함한다.
인에이블신호생성부(21)는 테스트모드에 진입하는 경우 발생하는 펄스를 포함하는 펄스신호(TRGP)를 입력 받아 인에이블되는 오실레이터인에이블신호(OSCEN), 럽처인에이블신호(RUPEN) 및 개시신호(STR)를 생성한다. 또한, 인에이블신호생성부(21)는 제1 내부클럭(LCLK)을 입력 받아 오실레이터인에이블신호(OSCEN), 럽처인에이블신호(RUPEN) 및 개시신호(STR)의 생성 시점을 조절한다.
오실레이터(22)는 오실레이터인에이블신호(OSCEN)를 입력 받아 토글링하는 제1 내부클럭(LCLK) 및 제2 내부클럭(SCLK)을 생성한다. 여기서, 제1 내부클럭(LCLK)은 토글링 주기가 길게 설정되고, 제2 내부클럭(SCLK)은 토글링 주기가 짧게 설정되며, 제1 및 제2 내부클럭(LCLK,SCLK)의 토글링 주기는 실시예에 따라 다양하게 설정될 수 있다.
내부커맨드생성부(23)는 개시신호(STR)가 입력 될 때마다 순차적으로 발생하는 제1 내부커맨드(VRD), 제2 내부커맨드(REN), 제3 내부커맨드(RDIS) 및 제4 내부커맨드(RON)를 생성한다. 여기서, 제1 내부커맨드(VRD)는 퓨즈데이터(FZD)를 리드하기 위해 생성되는 커맨드이고, 제2 내부커맨드(REN)는 퓨즈셋의 럽처(파열)동작을 개시하기 위해 생성되는 커맨드이며, 제3 내부커맨드(RDIS)는 퓨즈셋의 럽처(파열)동작을 종료하기 위해 생성되는 커맨드이고, 제4 내부커맨드(RON)는 퓨즈셋의 럽처(파열)동작 이후 퓨즈데이터(FZD)를 리드하기 위해 생성되는 커맨드이다.
카운터(24)는 럽처인에이블신호(RUPEN)가 인에이블되는 경우 인에이블되는 퓨즈인에이블신호(FEN) 및 제1 내부커맨드(VRD)가 입력 되는 경우 순차적으로 인에이블되는 제1 내지 제N 럽처신호(RUP<1:N>) 및 제1 내지 제N 선택신호(RDSEL<1:N>)를 생성한다. 여기서, 제1 내지 제N 럽처신호(RUP<1:N>)는 제1 내지 제N 선택신호(RDSEL<1:N>)의 한 비트가 카운팅되는 구간 동안 모든 비트가 카운팅되도록 설정된다.
전압제어신호생성부(25)는 제어신호생성부(251) 및 내부어드레스생성부(252)를 포함한다.
제어신호생성부(251)는 럽처제어신호(RUPCTR), 퓨즈데이터(FZD), 제2 내부커맨드(REN), 제3 내부커맨드(RDIS) 및 제4 내부커맨드(RON)를 입력 받아 제1 내지 제N 리페어데이터(MRD<1:N>)의 조합이 불량이 발생한 리던던시워드라인을 선택하기 위한 경우 인에이블되는 제1 전압제어신호(RUPEX) 및 전치전압제어신호(BTM)를 생성한다. 그리고, 제어신호생성부(251)는 제1 내지 제N 리페어데이터(MRD<1:N>)의 조합에 따라 제1 내지 제N 내부리페어데이터(IMRD<1:N>)를 생성하며, 제2 내부클럭(SCLK)를 입력 받아 프리차지신호(PCG) 및 래치인에이블신호(LATEN)를 생성한다. 여기서, 제1 전압제어신호(RUPEX) 및 전치전압제어신호(BTM)는 제2 내부커맨드(RDIS)의 입력시점으로부터 제3 내부커맨드(RDIS)의 입력시점까지 생성되도록 설정될 수 있다. 또한, 프리차지신호(PCG) 및 래치인에이블신호(LATEN)는 제4 내부커맨드(RON)가 입력되는 경우 생성되는 신호로 설정될 수 있다.
내부어드레스생성부(252)는 제1 전압제어신호(RUPEX) 및 전치전압제어신호(BTM)가 인에이블되는 경우 인에이블되는 제2 전압제어신호(BLE)를 생성하고, 제1 내지 제N 내부리페어데이터(IMRD<1:N>) 및 제1 내지 제N 럽처신호(RUP<1:N>)에 의해 제1 내지 제N 내부어드레스(IADD<1:N>)를 순차적으로 생성한다.
도 3을 참고하면, 퓨즈어레이(30)는 어드레스디코더(31), 퓨즈영역(32) 및 데이터출력부(33)을 포함한다.
어드레스디코더(31)는 퓨즈인에이블신호(FEN)가 인에이블되는 경우 내부어드레스(IADD<1:N>)를 디코딩하여 제1 내지 제N 워드라인신호(WL<1:N>) 및 제1 내지 제N 비트라인제어신호(BLC<1:N>)를 생성한다.
퓨즈영역(32)은 제1 내지 제N 퓨즈부(321 ~ 325) 및 제1 내지 제N 센스앰프(322 ~ 326)로 구성된다.
제1 퓨즈부(321)는 제1 내지 제N 워드라인신호(WL<1:N>) 및 제1 내지 제N 비트라인제어신호(BLC<1:N>)에 의해 선택되는 제1 내지 제8 비트라인(BL<1:8>)의 교차점에 위치하는 다수의 퓨즈셋(미도시)을 포함한다. 여기서, 제2 내지 제N 퓨즈부(323~325)는 제1 퓨즈부(321)와 동일한 구성으로 구현되고 동일한 동작을 수행하므로 구체적인 설명은 생략한다.
제1 센스앰프(322)는 프리차지신호(PCG)를 입력 받아 제1 내지 제8 비트라인(BL<1:8>)을 프리차지하고, 제1 내지 제N 비트라인제어신호(BLC<1:N>)의 조합에 따라 제1 내지 제8 비트라인(BL<1:8>) 중 하나를 선택한다. 그리고, 제1 센스앰프(322)는 제1 전압제어신호(RUPEX) 및 제2 전압제어신호(BLE)에 의해 다수의 퓨즈셋에 고전압 및 접지전압 또는 내부전압을 인가하며, 래치인에이블신호(LATEN)를 입력 받아 선택되는 비트라인의 데이터를 감지증폭하여 제1 퓨즈출력신호(FO<1>)를 생성한다. 여기서, 제2 내지 제N 센스앰프(324~326)는 제1 센스앰프(322)와 동일한 구성으로 구현되고 동일한 동작을 수행하므로 구체적인 설명은 생략한다.
데이터출력부(33)는 제1 내지 제N 퓨즈출력신호(FO<1:N>) 중 적어도 어느 하나가 인에이블되는 경우 인에이블되는 퓨즈데이터(FZD) 및 출력데이터(DO)를 생성한다.
도 4를 참고하면, 럽처제어부(40)는 불량신호저장부(41) 및 럽처제어신호생성부(42)를 포함한다.
불량신호저장부(41)는 리던던시테스트에 진입하는 경우 발생하는 펄스를 포함하는 래치펄스(LCP)가 입력되는 경우 제1 내지 제N 외부어드레스(EADD<1:N>)의 조합에 따라 제1 내지 제N 불량신호(FAIL<1:N>)를 저장하고, 테스트모드신호(TM)를 입력 받아 제1 내지 제N 선택신호(RDSEL<1:N>)의 조합에 따라 저장된 제1 내지 제N 불량신호(FAIL<1:N>)로부터 플래그신호(FLAG)를 생성한다. 여기서, 테스트모드신호(TM)는 테스트모드에 진입하는 경우 인에이블되는 신호이다.
럽처제어신호생성부(42)는 테스트모드신호(TM) 및 래치인에이블(LATEN)를 입력 받아 플래그신호(FLAG)의 인에이블되는 구간 동안 출력데이터(DO)가 인에이블되는 경우 럽처제어신호(RUPCTR)를 생성한다.
도 5를 참고하면, 불량신호저장부(41)는 제1 디코더(410), 제2 디코더(420), 래치신호생성부(430) 및 플래그신호생성부(440)를 포함한다.
제1 디코더(410)는 테스트모드신호(TM)가 디스에이블되는 경우 제1 내지 제N 외부어드레스(EADD<1:N>)를 디코딩하여 선택적으로 인에이블되는 제1 내지 제N 어드레스선택신호(ASEL<1:N>)를 생성한다.
제2 디코더(210)는 테스트모드신호(TM)가 인에이블되는 경우 제1 내지 제N 선택신호(RDSEL<1:N>)를 디코딩하여 선택적으로 인에이블되는 제1 내지 제N 리던던시선택신호(RSEL<1:N>)를 생성한다.
래치신호생성부(430)는 제1 내지 제N 래치(431 ~ 433)를 포함한다.
제1 래치(431)는 래치펄스(LCP) 및 제1 어드레스선택신호(ASEL<1>)가 인에이블되는 경우 제1 불량신호(FAIL<1>)를 저장하고, 제1 리던던시선택신호(RSEL<1>)가 인에이블되는 경우 저장된 제1 불량신호(FAIL<1>)를 제1 래치신호(LAT<1>)로 출력한다. 여기서, 제2 내지 제N 래치(432 ~ 433)는 제1 래치(431)와 입출력 신호만 상이할 뿐 동일한 회로로 구성되어 동일한 동작을 수행하므로 구체적인 설명은 생략한다.
플래그신호생성부(440)는 제1 내지 제N 래치신호(LAT<1:N>) 중 적어도 어느 하나가 인에이블되는 경우 인에이블되는 플래그신호(FLAG)를 생성한다.
이상 살펴본 바와 같이 구성된 반도체 장치의 동작을 도 1 내지 제5 를 참고하여 제1 내지 제N 불량신호(FAIL<1:N>) 중 제2 불량신호(FAIL<2>)에 대응하는 리던던시워드라인에 불량이 발생한 경우를 예를 들어 설명하면 다음과 같다.
먼저, 제1 내지 제N 리페어데이터(MRD<1:N>)의 조합에 따라 제1 내지 제N 불량신호(FAIL<1:N>) 중 제1 불량신호(FAIL<1>)에 대응하는 리던던시 워드라인을 선택하는 경우를 살펴보면 다음과 같다. 여기서, 제2 불량신호(FAIL<2>)에 대응하는 리던던시워드라인에 불량이 발생한 경우 제1 내지 제N 불량신호(FAIL<1:N>) 중 제2 불량신호(FAIL<2>)만 로직로우레벨로 생성되고 나머지 불량신호(FAIL<1>,FAIL<3:N>)는 로직하이레벨로 생성된다.
인에이블신호생성부(21)는 테스트모드에 진입하여 발생하는 펄스를 포함하는 펄스신호(TRGP)를 입력 받아 로직하이레벨로 인에이블되는 오실레이터인에이블신호(OSCEN), 럽처인에이블신호(RUPEN) 및 개시신호(STR)를 생성한다.
오실레이터(22)는 로직하이레벨의 오실레이터인에이블신호(OSCEN)를 입력 받아 토글링되는 제1 내부클럭(SCLK) 및 제2 내부클럭(LCLK)을 생성한다.
내부커맨드생성부(23)는 로직하이레벨의 개시신호(STR)를 입력 받아 순차적으로 발생하는 제1 내지 제4 내부커맨드(VRD,REN,RDIS,RON)를 생성한다.
카운터(24)는 로직하이레벨의 럽처인에이블신호(RUPEN)를 입력 받아 퓨즈인에이블신호(FEN)를 생성하고, 제1 내부커맨드(VRD)를 입력 받아 순차적으로 인에이블되는 제1 내지 제N 럽처신호(RUP<1:N>)를 생성하며, 제1 내지 제N 선택신호(RDSEL<1:N>) 중 제1 선택신호(RDSEL<1>)를 로직하이레벨로 생성한다.
전압제어신호생성부(25)의 제어신호생성부(251)는 로직하이레벨의 럽처제어신호(RUPCTR) 및 퓨즈데이터(FZD)를 입력 받아 로직하이레벨의 제1 전압제어신호(RUPEX) 및 로직로우레벨의 전치전압제어신호(BTM)를 생성한다. 그리고, 제어신호생성부(251)는 리페어어드레스(MRD<1:N>)를 내부리페어어드레스(IMRD<1:N>)로 전달하고, 제2 내부클럭(SCLK)을 입력 받아 프리차지신호(PCG) 및 래치인에이블신호(LATEN)를 생성한다. 여기서, 럽처제어신호(RUPCTRL) 및 퓨즈데이터(FZD)는 초기값이 로직하이레벨로 생성되어 있는것이 바람직 하다.
전압제어신호생성부(25)의 내부어드레스생성부(252)는 제1 내지 제N 내부리페어어드레스(IMRD<1:N>) 및 제1 내지 제N 럽처신호(RUP<1:N>)를 입력 받아 제1 내지 제N 내부어드레스(IADD<1:N>)를 순차적으로 생성한다. 그리고, 내부어드레스생성부(252)는 로직하이레벨의 제1 전원제어신호(RUPEX) 및 로직로우레벨의 전치전압제어신호(BTM)를 입력 받아 로직로우레벨의 제2 전원제어신호(BLE)를 생성한다.
퓨즈어레이(30)는 프리차지신호(PCG)를 입력 받아 다수의 비트라인(BL<1:N>)이 프리차지되고, 로직하이레벨의 제1 전압제어신호(RUPEX) 및 로직로우레벨의 제2 전원제어신호(BLE)를 입력 받아 순차적으로 생성되는 제1 내지 제N 내부어드레스(IADD<1:N>)에 의해 선택되는 제1 내지 제8 비트라인(BL<1:8>)에 연결된 제1 퓨즈부(321)의 퓨즈셋을 럽처(파열)하지 않는다. 또한, 퓨즈어레이(30)는 래치인에이블신호(LATEN)를 입력 받아 로직하이레벨의 퓨즈데이터(FZD) 및 출력데이터(DO)를 출력한다.
불량신호저장부(41)의 제2 디코더(420)는 테스트모드신호(TM)를 입력 받아 제1 내지 제N 선택신호(RDSEL<1:N>)를 디코딩하여 제1 내지 제N 리던던시선택신호(RSEL<1:N>) 중 제1 리던던시선택신호(RSEL<1>)를 로직하이레벨로 생성한다.
래치신호생성부(430)는 제1 내지 제N 리던던시선택신호(RSEL<1:N>)를 입력 받아 제1 내지 제N 래치신호(LAT<1:N>) 중 로직하이레벨의 제1 래치신호(LAT<1>)를 출력한다. 이때, 나머지 제2 내지 제N 래치신호(LAT<2:N>)는 로직하이레벨로 생성된다.
플래그신호생성부(440)는 제1 내지 제N 래치신호(LAT<1:N>)가 모두 로직하이레벨이므로 로직하이레벨의 플래그신호(FLAG)를 생성한다.
럽처제어신호생성부(42)는 로직하이레벨의 플래그신호(FLAG) 및 로직하이레벨의 출력데이터(DO)를 입력 받아 로직하이레벨의 럽처제어신호(RUPCTR)를 생성한다. 이때, 럽처제어신호생성부(42)는 래치인에이블신호(LATEN)를 입력 받아 럽처제어신호(RUPCTR)를 래치한다.
카운터(24)는 로직하이레벨의 럽처인에이블신호(RUPEN)를 입력 받아 퓨즈인에이블신호(FEN)를 생성하고, 제1 내부커맨드(VRD)를 입력 받아 순차적으로 인에이블되는 제1 내지 제N 럽처신호(RUP<1:N>)를 생성하며, 제1 내지 제N 선택신호(RDSEL<1:N>) 중 제1 선택신호(RDSEL<1>)를 로직하이레벨로 생성한다.
전압제어신호생성부(25)의 제어신호생성부(251)는 로직하이레벨의 럽처제어신호(RUPCTR) 및 퓨즈데이터(FZD)를 입력 받아 로직하이레벨의 제1 전압제어신호(RUPEX) 및 로직로우레벨의 전치전압제어신호(BTM)를 생성한다. 그리고, 제어신호생성부(251)는 제1 내지 제N 리페어어드레스(MRD<1:N>)를 제1 내지 제N 내부리페어어드레스(IMRD<1:N>)로 전달하고, 프리차지신호(PCG) 및 래치인에이블신호(LATEN)를 생성한다. 즉, 제어신호생성부(251)는 럽처제어신호(RUPCTRL)가 로직하이레벨로 입력되므로 로직하이레벨의 제1 전압제어신호(RUPEX) 및 로직로우레벨의 전치전압제어신호(BTM)를 생성한다.
전압제어신호생성부(25)의 내부어드레스생성부(252)는 제1 내지 제N 내부리페어어드레스(IMRD<1:N>) 및 순차적으로 생성되는 제1 내지 제N 럽처신호(RUP<1:N>)를 입력 받아 제1 내지 제N 내부어드레스(IADD<1:N>)가 순차적으로 생성된다. 그리고, 내부어드레스생성부(252)는 로직하이레벨의 제1 전압제어신호(RUPEX) 및 로직로우레벨의 전치전압제어신호(BTM)를 입력 받아 로직로우레벨의 제2 전원제어신호(BLE)를 생성한다.
퓨즈어레이(30)는 프리차지신호(PCG)를 입력 받아 제1 내지 제N 비트라인(BL<1:N>)이 프리차지되고, 로직하이레벨의 제1 전압제어신호(RUPEX) 및 로직로우레벨의 제2 전원제어신호(BLE)를 입력 받아 순차적으로 생성되는 제1 내지 제N 내부어드레스(IADD<1:N>)에 의해 선택되는 제1 퓨즈부(321)의 퓨즈셋을 럽처(파열)하지 않는다. 또한, 퓨즈어레이(30)는 래치인에이블신호(LATEN)를 입력 받아 로직하이레벨의 퓨즈데이터(FZD) 및 출력데이터(DO)를 출력한다.
다음으로, 리페어데이터(MRD<1:N>)의 조합에 따라 제1 내지 제N 불량신호(FAIL<1:N>) 중 제2 불량신호(FAIL<2>)에 대응하는 리던던시 워드라인을 선택하는 경우를 살펴보면 다음과 같다. 여기서, 제2 불량신호(FAIL<2>)에 대응하는 리던던시워드라인에 불량이 발생한 경우 제1 내지 제N 불량신호(FAIL<1:N>) 중 제2 불량신호(FAIL<2>)만 로직로우레벨로 생성되고 나머지 불량신호(FAIL<1>,FAIL<3:N>)는 로직하이레벨로 생성된다.
인에이블신호생성부(21)는 테스트모드에 진입하여 발생하는 펄스를 포함하는 펄스신호(TRGP)를 입력 받아 로직하이레벨로 인에이블되는 오실레이터인에이블신호(OSCEN), 럽처인에이블신호(RUPEN) 및 개시신호(STR)를 생성한다.
오실레이터(22)는 로직하이레벨의 오실레이터인에이블신호(OSCEN)를 입력 받아 토글링되는 제1 내부클럭(SCLK) 및 제2 내부클럭(LCLK)을 생성한다.
내부커맨드생성부(23)는 로직하이레벨의 개시신호(STR)를 입력 받아 순차적으로 발생하는 제1 내지 제4 내부커맨드(VRD,REN,RDIS,RON)를 생성한다.
카운터(24)는 로직하이레벨의 럽처인에이블신호(RUPEN)를 입력 받아 퓨즈인에이블신호(FEN)를 생성하고, 제1 내부커맨드(VRD)를 입력 받아 순차적으로 인에이블되는 제1 내지 제N 럽처신호(RUP<1:N>)를 생성하며, 제1 내지 제N 선택신호(RDSEL<1:N>) 중 제2선택신호(RDSEL<2>)를 로직하이레벨로 생성한다.
전압제어신호생성부(25)의 제어신호생성부(251)는 로직하이레벨의 럽처제어신호(RUPCTR) 및 퓨즈데이터(FZD)를 입력 받아 로직하이레벨의 제1 전압제어신호(RUPEX) 및 로직로우레벨의 전치전압제어신호(BTM)를 생성한다. 그리고, 제어신호생성부(251)는 제1 내지 제N 리페어어드레스(MRD<1:N>)를 제1 내지 제N 내부리페어어드레스(IMRD<1:N>)로 전달하고, 제2 내부클럭(SCLK)을 입력 받아 프리차지신호(PCG) 및 래치인에이블신호(LATEN)를 생성한다.
전압제어신호생성부(25)의 내부어드레스생성부(252)는 제1 내지 제N 내부리페어어드레스(IMRD<1:N>) 및 제1 내지 제N 럽처신호(RUP<1:N>)를 입력 받아 제1 내지 제N 내부어드레스(IADD<1:N>)를 순차적으로 생성한다. 그리고, 내부어드레스생성부(252)는 로직하이레벨의 제1 전압제어신호(RUPEX) 및 로직로우레벨의 전치전압제어신호(BTM)를 입력 받아 로직로우레벨의 제2 전원제어신호(BLE)를 생성한다.
퓨즈어레이(30)는 프리차지신호(PCG)를 입력 받아 제1 내지 제N 비트라인(BL<1:N>)이 프리차지되고, 로직하이레벨의 제1 전압제어신호(RUPEX) 및 로직로우레벨의 제2 전원제어신호(BLE)를 입력 받아 순차적으로 생성되는 제1 내지 제N 내부어드레스(IADD<1:N>)에 의해 선택되는 제2 퓨즈부(323)의 퓨즈셋을 럽처(파열)하지 않는다. 또한, 퓨즈어레이(30)는 래치인에이블신호(LATEN)를 입력 받아 로직하이레벨의 퓨즈데이터(FZD) 및 출력데이터(DO)를 출력한다.
불량신호저장부(41)의 제2 디코더(420)는 테스트모드신호(TM)를 입력 받아 제1 내지 제N 선택신호(RDSEL<1:N>)를 디코딩하여 제1 내지 제N 리던던시선택신호(RSEL<1:N>) 중 제2 리던던시선택신호(RSEL<2>)를 로직하이레벨로 생성한다.
래치신호생성부(430)는 제1 내지 제N 리던던시선택신호(RSEL<1:N>)를 입력 받아 제1 내지 제N 래치신호(LAT<1:N>) 중 로직로우레벨의 제2 래치신호(LAT<2>)를 출력한다. 이때, 나머지 래치신호(LAT<1:N>)는 로직하이레벨로 생성된다.
플래그신호생성부(440)는 제1 내지 제N 래치신호(LAT<1:N>) 중 제2 래치신호(LAT<2>)가 로직로우레벨이므로 로직로우레벨의 플래그신호(FLAG)를 생성한다.
럽처제어신호생성부(42)는 로직로우레벨의 플래그신호(FLAG) 및 로직하이레벨의 출력데이터(DO)를 입력 받아 로직로우레벨의 럽처제어신호(RUPCTR)를 생성한다. 이때, 럽처제어신호생성부(42)는 래치인에이블신호(LATEN)를 입력 받아 럽처제어신호(RUPCTR)를 래치한다.
카운터(24)는 제1 내부커맨드(VRD)를 입력 받아 순차적으로 인에이블되는 제1 내지 제N 럽처신호(RUP<1:N>)를 생성하며, 제1 내지 제N 선택신호(RDSEL<1:N>) 중 제1 선택신호(RDSEL<1>)를 로직하이레벨로 생성한다.
전압제어신호생성부(25)의 제어신호생성부(251)는 로직로우레벨의 럽처제어신호(RUPCTR) 및 퓨즈데이터(FZD)를 입력 받아 로직하이레벨의 제1 전압제어신호(RUPEX) 및 로직하이레벨의 전치전압제어신호(BTM)를 생성한다. 그리고, 제어신호생성부(251)는 제1 내지 제N 리페어어드레스(MRD<1:N>)를 제1 내지 제N 내부리페어어드레스(IMRD<1:N>)로 전달하고, 프리차지신호(PCG) 및 래치인에이블신호(LATEN)를 생성한다. 즉, 제어신호생성부(251)는 럽처제어신호(RUPCTRL)가 로직로우레벨로 입력되므로 로직하이레벨의 제1 전압제어신호(RUPEX) 및 로직하이레벨의 전치전압제어신호(BTM)를 생성한다.
전압제어신호생성부(25)의 내부어드레스생성부(252)는 제1 내지 제N 내부리페어어드레스(IMRD<1:N>) 및 순차적으로 생성되는 제1 내지 제N 럽처신호(RUP<1:N>)를 입력 받아 제1 내지 제N 내부어드레스(IADD<1:N>)가 순차적으로 생성된다. 그리고, 내부어드레스생성부(252)는 로직하이레벨의 제1 전압제어신호(RUPEX) 및 로직하이레벨의 전치전압제어신호(BTM)를 입력 받아 로직하이레벨의 제2 전원제어신호(BLE)를 생성한다.
퓨즈어레이(30)는 프리차지신호(PCG)를 입력 받아 다수의 비트라인(BL<1:N>)이 프리차지되고, 로직하이레벨의 제1 전압제어신호(RUPEX) 및 직로하이벨의 제2 전원제어신호(BLE)를 입력 받아 순차적으로 생성되는 제1 내지 제N 내부어드레스(IADD<1:N>)에 의해 선택된 제2 퓨즈부(321)의 퓨즈셋을 럽처(파열)한다. 또한, 퓨즈어레이(30)는 래치인에이블신호(LATEN)를 입력 받아 로직로우레벨의 퓨즈데이터(FZD) 및 출력데이터(DO)를 출력한다.
여기서, 제1 내지 제N 리페어데이터(MRD<1:N>)의 조합에 따라 제1 내지 제N 불량신호(FAIL<1:N>) 중 제3 내지 제N 불량신호(FAIL<3:N>)에 대응하는 리던던시 워드라인을 선택하는 테스트모드의 동작는 앞서 설명한 제1 불량신호(FAIL<1>)에 의해 리던던시 워드라인을 선택하는 경우와 동일한 동작이므로 구체적인 설명은 생략한다.
이와 같이 구성된 반도체 장치는 테스트모드에 진입하여 불량이 발생한 리던던시워드라인을 선택하기 위한 퓨즈셋을 자동으로 커팅함으로써 퓨즈셋 커팅동작 시간을 감소할 수 있다.
10. 메모리셀어레이 20. 퓨즈제어부
21. 인에이블신호생성부 22. 오실레이터
23. 내부커맨드생성부 24. 카운터
25. 전압제어신호생성부 30. 퓨즈어레이
31. 어드레스디코더 32. 퓨즈영역
33. 데이터출력부 40. 럽처제어부
41. 불량신호저장부 42. 럽처제어신호생성부
251. 제어신호생성부 252. 내부어드레스생성부
321. 제1 퓨즈부 322. 제1 센스앰프
323. 제2 퓨즈부 324. 제2 센스앰프
325. 제N 퓨즈부 326. 제N 센스앰프
410. 제1 디코더 420. 제2 디코더
430. 래치부 431. 제1 래치
432. 제2 래치 433. 제N 래치
440. 플래그신호생성부

Claims (22)

  1. 테스트모드에 진입하여 리페어데이터의 조합에 따라 내부어드레스를 생성하고, 불량이 발생한 리던던시워드라인을 선택하기 위한 퓨즈셋을 럽처하기 위해 인에이블되는 럽처제어신호에 응답하여 제1 및 제2 전압제어신호를 생성하는 퓨즈제어부; 및
    상기 내부어드레스의 조합에 따라 선택되는 다수의 퓨즈셋을 포함하고, 상기 제1 및 제2 전압제어신호에 응답하여 상기 불량이 발생한 리던던시워드라인을 선택하기 위한 퓨즈셋을 럽처하여 퓨즈데이터를 출력하는 퓨즈어레이를 포함하는 반도체 장치.
  2. 제 1 항에 있어서, 상기 다수의 퓨즈셋은 상기 제1 및 제2 전압공급신호에 의해 공급되는 전압간의 전압차에 의해 절연막이 럽처되는 다수의 트랜지스터형 이-퓨즈를 포함하는 반도체 장치.
  3. 제 1 항에 있어서, 상기 테스트모드는 상기 내부어드레스에 따라 순차적으로 선택되는 상기 다수의 퓨즈셋 중 불량이 발생한 상기 리던던시워드라인을 선택하기 위한 퓨즈셋의 절연막을 럽처하는 동작인 반도체 장치.
  4. 제 1 항에 있어서, 상기 퓨즈제어부는
    상기 테스트모드에 진입하는 경우 발생하는 펄스를 포함하는 펄스신호에 응답하여 인에이블되는 오실레이터인에이블신호, 럽처인에이블신호 및 개시신호를 생성하는 인에이블신호생성부;
    상기 오실레이터인에이블신호에 응답하여 토글링하는 제1 및 제2 내부클럭을 생성하는 오실레이터;
    상기 개시신호에 응답하여 순차적으로 생성되는 제1 내지 제4 내부커맨드를 생성하는 내부커맨드생성부;
    상기 럽처인에이블신호에 응답하여 인에이블되는 퓨즈인에이블신호 및 상기 제1 내부커맨드에 응답하여 순차적으로 인에이블되는 럽처신호 및 선택신호를 생성하는 카운터; 및
    상기 럽처제어신호 및 상기 퓨즈데이터에 상기 리페어데이터의 조합이 상기 불량이 발생한 리던던시워드라인을 선택하기 위한 경우 상기 퓨즈데이터에 의해 상기 제1 및 제2 전압제어신호를 생성하는 전압제어신호생성부를 포함하는 반도체 장치.
  5. 제 4 항에 있어서, 상기 전압제어신호생성부는
    상기 럽처제어신호에 응답하여 상기 리페어데이터의 조합이 상기 불량이 발생한 리던던시워드라인을 선택하기 위한 경우 상기 퓨즈데이터에 의해 상기 제1 전압제어신호 및 전치전압제어신호를 생성하고, 상기 리페어데이터의 조합에 따라 내부리페어데이터를 생성하며, 상기 제2 내부클럭에 응답하여 프리차지신호 및 래치인에이블신호를 생성하는 제어신호생성부; 및
    상기 제1 전압제어신호 및 상기 전치전압제어신호에 응답하여 인에이블되는 상기 제2 전압제어신호를 생성하고, 상기 내부리페어데이터에 의해 상기 내부어드레스를 생성하는 내부어드레스생성부를 포함하는 반도체 장치.
  6. 제 1 항에 있어서, 상기 퓨즈어레이는
    상기 퓨즈인에이블신호 응답하여 상기 내부어드레스의 조합에 따라 선택되는 워드라인신호 및 비트라인제어신호를 생성하는 어드레스디코더;
    상기 워드라인신호 및 상기 비트라인제어신호의 조합에 따라 선택되는 상기 다수의 퓨즈셋을 포함하고, 상기 제1 및 제2 전압제어신호에 의해 상기 다수의 퓨즈셋의 절연막을 럽처하며, 상기 다수의 퓨즈셋의 데이터를 감지 증폭하여 다수의 퓨즈출력신호를 생성하는 퓨즈영역; 및
    상기 다수의 퓨즈출력신호 중 적어도 어느 하나가 인에이블되는 경우 인에이블되는 상기 퓨즈데이터 및 출력데이터를 생성하는 데이터출력부를 포함하는 반도체 장치.
  7. 제 6 항에 있어서, 상기 퓨즈영역은
    상기 워드라인신호와 상기 비트라인제어신호에 의해 선택되는 비트라인의 교차점에 위치하는 다수의 제1 퓨즈셋을 포함하는 제1 퓨즈부;
    프리차지신호에 응답하여 상기 비트라인이 프리차지되고, 상기 제1 및 제2 전압제어신호에 응답하여 상기 비트라인제어신호에 의해 선택되는 상기 비트라인에 연결된 상기 다수의 제1 퓨즈셋에 고전압 및 접지전압 또는 내부전압을 인가하며, 상기 래치인에이블신호에 응답하여 상기 비트라인의 데이터를 감지 증폭하여 제1 퓨즈출력신호를 생성하는 제1 센스앰프;
    상기 워드라인신호 및 상기 비트라인제어신호에 의해 선택되는 비트라인의 교차점에 위치하는 다수의 제2 퓨즈셋을 포함하는 제2 퓨즈부; 및
    상기 프리차지신호에 응답하여 상기 비트라인이 프리차지되고, 상기 제1 및 제2 전압제어신호에 응답하여 상기 비트라인제어신호에 의해 선택되는 상기 비트라인에 연결된 상기 다수의 제2 퓨즈셋에 상기 고전압 및 상기 접지전압 또는 상기 내부전압을 인가하며, 상기 래치인에이블신호에 응답하여 선택되는 상기 비트라인의 데이터를 감지 증폭하여 제2 퓨즈출력신호를 생성하는 제2 센스앰프를 포함하는 반도체 장치.
  8. 제 7 항에 있어서, 상기 제1 및 제2 퓨즈셋은 상기 고전압 및 상기 접지전압이 인가되는 경우 절연막이 럽처되고, 상기 고전압 및 상기 내부전압이 인가되는 경우 절연막이 럽처되지 않는 반도체 장치.
  9. 제 7 항에 있어서, 상기 내부전압은 상기 고전압보다 전압레벨이 낮고, 상기 접지전압보다 전압레벨이 높은 전압인 반도체 장치.
  10. 제 1 항에 있어서, 리던던시테스트에 진입하여 다수의 리던던시워드라인을 테스트하고 상기 불량이 발생한 리던던시워드라인의 위치정보를 포함하는 불량신호를 생성하는 메모리셀어레이를 더 포함하는 반도체 장치.
  11. 테스트모드에 진입하여 리페어데이터의 조합에 따라 내부어드레스를 생성하고, 럽처제어신호에 응답하여 제1 및 제2 전압제어신호를 생성하는 퓨즈제어부;
    상기 내부어드레스의 조합에 따라 선택되는 다수의 퓨즈셋을 포함하고, 상기 제1 및 제2 전압제어신호에 응답하여 상기 다수의 퓨즈셋을 럽처하여 퓨즈데이터 및 출력데이터를 출력하는 퓨즈어레이; 및
    메모리셀어레이에 포함된 다수의 리던던시워드라인 중 불량이 발생한 리던던시워드라인의 위치정보를 포함하는 불량신호를 저장하고, 상기 출력데이터에 응답하여 상기 불량신호의 조합에 따라 상기 럽처제어신호를 생성하는 럽처제어부를 포함하는 반도체 장치.
  12. 제 11 항에 있어서, 상기 다수의 퓨즈셋은 상기 제1 및 제2 전압공급신호에 의해 공급되는 전압간의 전압차에 의해 절연막이 럽처되는 다수의 트랜지스터형 이-퓨즈를 포함하는 반도체 장치.
  13. 제 11 항에 있어서, 상기 테스트모드는 상기 내부어드레스에 따라 순차적으로 선택되는 상기 다수의 퓨즈셋 중 불량이 발생한 상기 리던던시워드라인을 선택하기 위한 퓨즈셋의 절연막을 럽처하는 동작인 반도체 장치.
  14. 제 11 항에 있어서, 상기 럽처제어신호는 상기 불량이 발생한 리던던시워드라인을 선택하기 위한 상기 퓨즈셋의 럽처동작을 수행하기 위해 인에이블되는 신호인 반도체 장치.
  15. 제 11 항에 있어서, 상기 퓨즈제어부는
    상기 테스트모드에 진입하는 경우 발생하는 펄스를 포함하는 펄스신호에 응답하여 인에이블되는 인에이블되는 오실레이터인에이블신호, 럽처인에이블신호 및 개시신호를 생성하는 인에이블신호생성부;
    상기 오실레이터인에이블신호에 응답하여 토글링하는 제1 및 제2 내부클럭을 생성하는 오실레이터;
    상기 개시신호에 응답하여 순차적으로 생성되는 제1 내지 제4 내부커맨드를 생성하는 내부커맨드생성부;
    상기 럽처인에이블신호에 응답하여 인에이블되는 퓨즈인에이블신호 및 상기 제1 내부커맨드에 응답하여 순차적으로 인에이블되는 럽처신호 및 선택신호를 생성하는 카운터; 및
    상기 럽처제어신호 및 상기 퓨즈데이터에 상기 리페어데이터의 조합이 상기 불량이 발생한 리던던시워드라인을 선택하기 위한 경우 상기 퓨즈데이터에 의해 상기 제1 및 제2 전압제어신호를 생성하는 전압제어신호생성부를 포함하는 반도체 장치.
  16. 제 15 항에 있어서, 상기 전압제어신호생성부는
    상기 럽처제어신호에 응답하여 상기 리페어데이터의 조합이 상기 불량이 발생한 리던던시워드라인을 선택하기 위한 경우 상기 퓨즈데이터에 의해 상기 제1 전압제어신호 및 전치전압제어신호를 생성하고, 상기 리페어데이터의 조합에 따라 내부리페어데이터를 생성하며, 상기 제2 내부클럭에 응답하여 프리차지신호 및 래치인에이블신호를 생성하는 제어신호생성부; 및
    상기 제1 전압제어신호 및 상기 전치전압제어신호에 응답하여 인에이블되는 상기 제2 전압제어신호를 생성하고, 상기 내부리페어데이터에 의해 상기 내부어드레스를 생성하는 내부어드레스생성부를 포함하는 반도체 장치.
  17. 제 11 항에 있어서, 상기 퓨즈어레이는
    상기 퓨즈인에이블신호 응답하여 상기 내부어드레스의 조합에 따라 선택되는 워드라인신호 및 비트라인제어신호를 생성하는 어드레스디코더;
    상기 워드라인신호 및 상기 비트라인제어신호의 조합에 따라 선택되는 상기 다수의 퓨즈셋을 포함하고, 상기 제1 및 제2 전압제어신호에 의해 상기 다수의 퓨즈셋의 절연막을 럽처하며, 상기 다수의 퓨즈셋의 데이터를 감지 증폭하여 다수의 퓨즈출력신호를 생성하는 퓨즈영역; 및
    상기 다수의 퓨즈출력신호 중 적어도 어느 하나가 인에이블되는 경우 인에이블되는 상기 퓨즈데이터 및 상기 출력데이터를 생성하는 데이터출력부를 포함하는 반도체 장치.
  18. 제 17 항에 있어서, 상기 퓨즈영역은
    상기 워드라인신호 및 상기 비트라인제어신호에 의해 선택되는 비트라인의 교차점에 위치하는 다수의 제1 퓨즈셋을 포함하는 제1 퓨즈부;
    프리차지신호에 응답하여 상기 비트라인이 프리차지되고, 상기 제1 및 제2 전압제어신호에의해 상기 비트라인제어신호에 의해 선택되는 상기 비트라인에 연결된 상기 다수의 제1 퓨즈셋에 고전압 및 접지전압 또는 내부전압을 인가하며, 상기 래치인에이블신호에 응답하여 선택되는 상기 비트라인의 데이터를 감지증폭하여 제1 퓨즈출력신호를 생성하는 제1 센스앰프;
    상기 워드라인신호 및 상기 비트라인제어신호에 의해 선택되는 비트라인의 교차점에 위치하는 다수의 제2 퓨즈셋을 포함하는 제2 퓨즈부; 및
    상기 프리차지신호에 응답하여 상기 비트라인이 프리차지되고, 상기 제1 및 제2 전압제어신호에의해 상기 비트라인제어신호에 의해 선택되는 상기 비트라인에 연결된 상기 다수의 제2 퓨즈셋에 상기 고전압 및 상기 접지전압 또는 상기 내부전압을 인가하며, 상기 래치인에이블신호에 응답하여 선택되는 상기 비트라인의 데이터를 감지증폭하여 제2 퓨즈출력신호를 생성하는 제2 센스앰프를 포함하는 반도체 장치.
  19. 제 18 항에 있어서, 상기 제1 및 제2 퓨즈셋은 상기 고전압 및 상기 접지전압이 인가되는 경우 절연막이 럽처되고, 상기 고전압 및 상기 내부전압이 인가되는 경우 절연막이 럽처되지 않는 반도체 장치.
  20. 제 18 항에 있어서, 상기 내부전압은 상기 고전압보다 전압레벨이 낮고, 상기 접지전압보다 전압레벨이 높은 전압인 반도체 장치.
  21. 제 11 항에 있어서, 상기 럽처제어부는
    래치펄스신호에 응답하여 외부어드레스의 조합에 따라 상기 불량신호를 저장하고, 테스트모드신호에 응답하여 선택신호의 조합에 따라 상기 저장된 불량신호로부터 플래그신호를 생성하는 불량신호저장부; 및
    상기 테스트모드신호 및 래치인에이블신호에 응답하여 상기 플래그신호가 인에이블되는 구간 동안 상기 출력데이터가 인에이블되는 경우 상기 럽처제어신호를 생성하는 럽처신호생성부를 포함하는 럽처제어신호생성부를 포함하는 반도체 장치.
  22. 제 21 항에 있어서, 상기 불량신호저장부는
    상기 테스트모드신호에 응답하여 상기 외부어드레스를 디코딩하여 어드레스선택신호를 생성하는 제1 디코더;
    상기 테스트모드신호에 응답하여 상기 선택신호를 디코딩하여 리던던시선택신호를 생성하는 제2 디코더;
    상기 래치펄스신호에 응답하여 상기 어드레스선택신호의 조합에 따라 상기 불량신호를 저장하고, 저장된 상기 불량신호를 상기 리던던시선택신호의 조합에 따라 래치신호로 출력하는 래치신호생성부; 및
    상기 래치신호 중 적어도 어느 하나가 인에이블되는 경우 인에이블되는 상기 플래그신호를 생성하는 플래그신호생성부를 포함하는 반도체 장치.
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