KR20140081345A - 반도체 메모리 장치 - Google Patents

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전준현
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Abstract

본 발명은 반도체 메모리 장치에 관한 것으로, 퓨즈 어레이를 포함하는 반도체 메모리 장치의 오동작을 방지하기 위한 기술이다. 이러한 본 발명은 결함 셀의 어드레스 정보가 저장되는 퓨즈 어레이, 파워 업 신호에 따라 부트 업 신호를 활성화시켜 출력하고 카운트 종료신호에 따라 부트 업 신호를 비활성화시켜 출력하는 부트 업 제어부, 및 부트 업 신호에 따라 어드레스 정보를 리드하기 위한 구동신호를 생성하는 제어부를 포함하고, 리셋신호의 활성화시 상기 카운트 종료신호와 무관하게 부트 업 신호를 비활성화시켜 리드 동작을 종료시킨다.

Description

반도체 메모리 장치{Semiconductor memory device}
본 발명은 반도체 메모리 장치에 관한 것으로, 퓨즈 어레이를 포함하는 반도체 메모리 장치의 오동작을 방지하기 위한 기술이다.
일반적으로 반도체 메모리 장치는 수많은 메모리 셀을 포함하며, 공정 기술이 발달함에 따라 집적도가 증가하여 그 개수가 더욱 증가하고 있다. 이러한 메모리 셀 들 중 어느 하나에라도 결함이 발생하면 해당 반도체 메모리 장치가 오동작하게 된다. 따라서, 불량 셀을 포함하는 반도체 메모리 장치는 원하는 동작을 수행하지 못하기 때문에 폐기 처분되어야 한다.
하지만, 요즈음 반도체 메모리 장치의 공정 기술이 발달함에 따라 확률적으로 소량의 메모리 셀에만 결함이 발생하며, 이러한 소량의 불량으로 인하여 반도체 메모리 장치 전체를 불량품으로 폐기 처분하기에는 제품의 수율(yield)을 고려해 볼 때 매우 비효율적이다. 따라서, 이를 보완하기 위하여 반도체 메모리 장치 내에는 노말 메모리 셀(nomal memory cell)과 더불어 리던던시 메모리 셀(redundancy memory cell)을 추가적으로 구비한다.
즉, 셀에 결함이 발생한 경우 테스트를 통해 이를 미리 인지하고 있다가 해당 셀에 대한 접근 요청이 발생하면 결함이 발생한 셀 대신 리던던시 회로에 포함된 셀로 접속을 전환하기 위한 리던던시 제어 회로가 이용되고 있다. 여기에서, 리던던시 회로란 메모리 셀 내에 별도로 구비해 둔 여분의 메모리 셀 집합으로서, 결함이 발생한 셀의 대체 셀로 사용된다.
리던던시 메모리 셀은 노말 메모리 셀에 불량이 발생하는 경우 이 불량이 발생한 메모리 셀(이하, '리페어 대상 메모리 셀'이라 칭함)을 리페어하기 위한 목적으로 구비되는 회로이다.
보다 자세히 설명하면, 예컨대 읽기 및 쓰기 동작시 리페어 대상 메모리 셀이 액세스 되는 경우 내부적으로 리페어 대상 메모리 셀이 아닌 정상적인 메모리 셀을 액세스한다. 이때, 액세스되는 메모리 셀이 리던던시 메모리 셀이다. 따라서, 반도체 메모리 장치는 리페어 대상 메모리 셀에 대응하는 어드레스가 입력되는 경우 리페어 대상 메모리 셀이 아닌 리던던시 메모리 셀을 액세스하기 위한 동작(이하, '리페어 동작'이라 칭함)을 수행하며, 이러한 리페어 동작을 통해 반도체 메모리 장치는 정상적인 동작을 보장받는다.
한편, 반도체 메모리 장치는 리페어 동작을 수행하기 위하여 리던던시 메모리 셀 뿐만 아니라 이외에 다른 회로 구성을 필요로 하며, 그중 하나가 리페어 퓨즈 회로이다. 리페어 퓨즈 회로는 리페어 대상 메모리 셀에 대응하는 어드레스(이하, '리페어 대상 어드레스'라 칭함)를 저장하기 위한 것이다. 리페어 퓨즈 회로는 퓨즈에 리페어 대상 어드레스를 프로그래밍한다. 반도체 장치는 이렇게 프로그래밍 된 리페어 대상 어드레스를 이용하여 리페어 동작을 수행한다.
본 발명은 부트-업(Boot-up) 신호에 따라 퓨즈 어레이 정보를 리드하는 경우 리드 동작이 수행되는 도중에 발생되는 오동작을 방지할 수 있도록 하는 특징을 갖는다.
본 발명의 실시예에 따른 반도체 메모리 장치는, 결함 셀의 어드레스 정보가 저장되는 퓨즈 어레이; 파워 업 신호에 따라 부트 업 신호를 활성화시켜 출력하고 카운트 종료신호에 따라 부트 업 신호를 비활성화시켜 출력하는 부트 업 제어부; 및 부트 업 신호에 따라 어드레스 정보를 리드하기 위한 구동신호를 생성하는 제어부를 포함하고, 부트 업 제어부는 리셋신호의 활성화시 카운트 종료신호에 무관하게 부트 업 신호를 비활성화시켜 퓨즈 어레이의 리드 동작이 종료되는 것을 특징으로 한다.
본 발명은 부트-업(Boot-up) 신호에 따라 퓨즈 어레이 정보를 리드하는 경우 리드 동작이 수행되는 도중에 리셋 신호가 활성화되면 리드 동작을 종료하도록 함으로써 디램의 오동작을 방지할 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 실시예는 예시를 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치의 구성도.
도 2는 도 1의 부트 업 제어부에 관한 상세 회로도.
도 3a 및 도 3b는 본 발명의 실시예에 따른 반도체 메모리 장치의 동작을 설명하기 위한 타이밍도.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
반도체 집적 회로 장치를 구성하는 각 소자의 사이즈가 미세화되고, 한 개의 반도체 칩 내에 포함되는 소자의 수가 거대화됨에 따라, 결함 밀도의 수준도 증대되고 있다. 이러한 결함 밀도의 증대는 반도체 장치의 수율을 저하시키는 직접적인 원인이 된다. 결함 밀도가 심하게 증가할 경우 반도체 소자가 형성되는 웨이퍼를 폐기처분하여야 한다.
이러한 결함 밀도를 낮추기 위해, 결함 셀을 여분의 셀로 교체하는 리던던시(redundancy) 회로가 제안되었다. 리던던시 회로(혹은 퓨즈 회로)는 반도체 메모리 장치의 경우, 로오(row)계 배선(예컨대, 워드 라인) 및 컬럼(column)계 배선(예컨대, 비트 라인) 각각에 대해 설치될 수 있다.
이러한 리던던시 회로는 결함 셀의 어드레스 정보를 저장하는 퓨즈 어레이를 포함한다. 퓨즈 어레이는 복수의 퓨즈 배선들을 포함하는 복수의 퓨즈 셋들로 구성된다. 그리고, 각각의 퓨즈 셋은 과전류로 퓨즈를 녹이는 방식으로 정보를 프로그래밍한다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치의 구성도이다.
본 발명의 실시예는 부트 업 제어부(100), 제어부(200), 퓨즈 어레이(300), 로오 디코더(400), 컬럼 디코더(500) 및 비트라인 센스앰프(600)를 포함한다.
여기서, 부트 업 제어부(100)는 리셋신호 RESET와 파워 업 신호 PWRUP 및 피드백 입력된 부트 업 신호 BOOTUP를 조합하여 부트 업 신호 BOOTUP를 생성한다. 부트 업 제어부(100)는 퓨즈 어레이(300)의 정보를 리드하기 위해 파워 업 신호 PWRUP에 따라 부트 업 신호 BOOTUP를 활성화시킨다.
부트 업 신호 BOOTUP가 활성화 되는 구간 동안 퓨즈 어레이(300)의 퓨즈 정보가 리드된다. 그리고, 부트 업 신호 BOOTUP가 활성화된 이후에 일정 시간이 지나면 카운트 종료신호 CNTEND가 활성화되어 부트 업 신호 BOOTUP가 비활성화된다.
이러한 카운트 종료신호 CNTEND는 리드 동작을 종료시키기 위한 제어신호이다. 이때, 파워 업 신호 PWRUP에 따라 부트 업 신호 BOOTUP가 활성화된 상태에서 리셋신호 RESET가 활성화되면 리드 동작이 완료되지 않아도 리드 동작을 종료하게 된다.
그리고, 리셋신호 RESET는 모드 레지스터 라이트(MRW; Mode Register Write) 명령에 의해 입력되는 신호이다. 예를 들어, 리셋신호 RESET는 메인 메모리의 DDR3 스펙에서 전원 램프 및 초기화 시퀀스(Power Ramp and Initialization Sequence)에 포함되어 있고 리셋신호 RESET에 대한 별도의 입력 핀이 할당된다.
그리고, 제어부(200)는 제어신호 CON와 부트 업 신호 BOOTUP에 따라 로오 디코더(400)와 컬럼 디코더(500)에 구동신호를 출력한다. 제어부(200)는 부트 업 신호 BOOTUP의 활성화시 퓨즈 어레이(300)의 리드 동작을 제어하기 위한 구동신호를 컬럼 디코더(500)에 출력한다.
여기서, 제어신호 CON는 퓨즈 어레이(300)의 로오 라인을 선택하기 위한 로오 디코더(400) 제어신호일 수도 있고, 퓨즈 어레이(300)의 컬럼 라인을 선택하기 위한 컬럼 디코더(500) 제어신호일 수도 있다.
컬럼 디코더(500)는 컬럼 선택신호 YS와 제어부(200)로부터 인가되는 구동신호에 따라 퓨즈 어레이(300)의 해당 비트라인을 선택한다. 컬럼 선택신호 YS에 따라 컬럼 디코더(500)가 동작하게 되면 제어부(200)의 구동신호가 퓨즈 어레이(300)의 해당 비트라인을 전달된다.
퓨즈 어레이(300)는 컬럼 디코더(500)를 통해 전달된 구동신호에 따라 리드 동작이 수행된다. 이러한 퓨즈 어레이(300)는 로오 및 컬럼 라인으로 복수의 퓨즈셋을 포함하여 매트릭스 구조를 이룬다.
퓨즈 어레이(300)는 파괴(Rupture) 동작에 따라 결함 셀의 어드레스 정보를 저장하며, 컬럼 디코더(500)를 통해 전달된 구동신호에 따라 저장된 정보를 비트라인 센스앰프(600)로 출력한다. 여기서, 각각의 퓨즈 셋은 과전류로 퓨즈를 녹이는 방식으로 정보를 프로그래밍하는 전기 퓨즈(E-fuse)로 이루어질 수 있다.
비트라인 센스앰프(600)는 리드신호 RD에 따라 퓨즈 어레이(300)로부터 인가된 어드레스 정보를 센싱 및 증폭하여 퓨즈 데이터 라인 FDL에 출력한다.
도 2는 도 1의 부트 업 제어부(100)에 관한 상세 회로도이다.
부트 업 제어부(100)는 지연부(110, 120, 140), 입력부(130) 및 래치부(150)를 포함한다.
여기서, 지연부(110)는 파워 업 신호 PWRUP를 일정시간 지연하여 출력한다. 지연부(120)는 지연부(110)의 출력을 일정시간 지연하여 출력한다. 지연부(120)는 지연부(110)의 출력단과 낸드게이트 ND1의 입력단 사이에 직렬 연결된 복수의 인버터 IV1~IV7를 포함한다. 인버터 IV1~IV7는 지연부(110)의 출력을 반전 지연한다.
입력부(130)는 카운트 종료신호 CNTEND와 리셋신호 RESET를 논리조합하여 출력한다. 입력부(130)는 카운트 종료신호 CNTEND와 리셋신호 RESET를 오아 연산한다. 입력부(130)는 카운트 종료신호 CNTEND, 리셋신호 RESET 중 적어도 어느 하나의 신호가 활성화되는 경우 하이 레벨의 신호를 출력한다.
이러한 입력부(130)는 노아게이트 NOR1와 인버터 IV8를 포함한다. 노아게이트 NOR1는 카운트 종료신호 CNTEND와 리셋신호 RESET를 노아연산한다. 그리고, 인버터 IV8는 노아게이트 NOR1의 출력을 반전 구동한다.
지연부(140)는 입력부(130)의 출력을 일정시간 지연하여 출력한다. 지연부(140)는 입력부(130)의 출력단과 낸드게이트 ND3의 입력단 사이에 직렬 연결된 복수의 인버터 IV9~IV15를 포함한다. 인버터 IV9~IV15는 인버터 IV8의 출력을 반전 지연한다.
래치부(150)는 복수의 낸드게이트 ND1~ND4를 포함한다. 여기서, 낸드게이트 ND1는 지연부(110, 120)의 출력을 낸드연산한다. 그리고, 낸드게이트 ND2는 낸드게이트 ND1, ND4의 출력을 낸드연산하여 부트 업 신호 BOOTUP를 출력한다. 낸드게이트 ND3는 입력부(130)의 출력과 지연부(140)의 출력을 낸드연산한다. 그리고, 낸드게이트 ND4는 낸드게이트 ND3의 출력과 부트 업 신호 BOOTUP를 낸드연산한다.
또한, 카운트부(160)는 부트 업 신호 BOOTUP를 리드 주기 동안 카운팅하여 카운트 종료신호 CNTEND를 출력한다. 즉, 카운트부(160)는 미리 정해진 리드 횟수만큼 카운팅 동작을 수행한 이후에 카운트 종료신호 CNTEND를 하이 레벨로 활성화시켜 출력한다.
이러한 구성을 갖는 본 발명의 동작 과정을 도 3a 및 도 3b의 동작 타이밍도를 참조하여 설명하면 다음과 같다.
도 3a는 부트 업 신호 BOOTUP의 활성화 구간 동안 카운트 종료신호 CNTEND가 정상적으로 동작한 경우를 나타내고, 도 3b는 부트 업 신호 BOOTUP의 활성화 구간 동안 카운트 종료신호 CNTEND가 비정상적으로 동작한 경우를 나타낸다.
먼저, Tb 시점에서 파워 업 신호 PWRUP가 하이 레벨로 활성화된다. 지연부(110)는 파워 업 신호 PWRUP를 일정시간 지연하여 출력한다. 지연부(110)의 출력신호는 인버터 IV1~IV7의 지연시간만큼 지연되어 로우 레벨로 천이하게 된다. 지연부(120)의 출력신호는 래치부(150)에 입력되고 래치부(150)에 따라 부트 업 신호 BOOTUP가 로우 레벨로 출력된다.
이때, Tb 구간에서는 부트 업 신호 BOOTUP가 로우 레벨을 유지한다. 그리고, Tb 구간에서는 카운트 종료신호 CNTEND와 리셋신호 RESET가 로우 레벨을 유지한다.
이에 따라, Tb 구간에서는 부트 업 신호 BOOTUP가 로우 레벨을 유지하게 된다. 그리고, 부트 업 신호 BOOTUP가 로우 레벨이므로 카운트부(160)에서는 카운팅 동작이 수행되지 않는다.
이후에, 지연부(110)의 지연시간이 경과되면 래치부(150)의 입력이 변화되어 Tc 구간에서 부트 업 신호 BOOTUP가 하이 레벨로 천이한다. 부트 업 신호 BOOTUP가 하이 레벨로 천이하면, 제어부(200), 컬럼 디코더(500)를 통해 퓨즈 어레이(300)에 저장된 결함 셀의 어드레스 정보가 리드 된다.
정상 동작 모드시 부트 업 신호 BOOTUP가 하이 레벨로 천이되는 구간 동안에 퓨즈 어레이(300)의 리드 동작은 계속된다. 디램에서는 퓨즈 어레이(300)를 사용함에 따라 부트 업 신호 BOOTUP의 활성화시 실제 내부 메모리의 동작이 이루어지기 전에 퓨즈 정보를 리드해야 한다.
그리고, 부트 업 신호 BOOTUP가 하이 레벨로 천이하면 카운트부(160)가 리드 주기 동안 부트 업 신호 BOOTUP를 카운팅한다. 또한, 카운트부(160)는 부트 업 신호 BOOTUP를 카운팅하여 기 설정된 리드 주기가 완료된 경우 카운트 종료신호 CNTEND를 하이 레벨로 활성화시킨다.
카운트 종료신호 CNTEND가 하이 레벨이 되면 입력부(130)의 출력이 하이 레벨로 천이하게 된다. 그러면, 카운트 종료신호 CNTEND로 하이 레벨로 천이하면 지연부(140)의 지연시간 이후에 부트 업 신호 BOOTUP가 로우 레벨로 천이하게 된다. 부트 업 신호 BOOTUP가 로우 레벨로 천이하면 퓨즈 어레이(300)의 리드 동작이 종료된다.
이때, 도 3a은 부트 업 신호 BOOTUP가 하이 레벨로 천이하고 Td 시점 이전에 카운트 종료신호 CNTEND가 정상적으로 하이 레벨로 천이하는 경우를 나타낸다. 리셋신호 RESET는 Td 시점 이후에 하이 레벨로 천이하게 되므로 퓨즈 어레이(300)의 리드 동작에 지장을 주지 않는다.
반면에, 도 3b는 부트 업 신호 BOOTUP가 하이 레벨로 천이하고 Td 시점 이전에 카운트 종료신호 CNTEND가 정상적으로 하이 레벨로 천이하지 못하고 Td 시점 이후에 하이 레벨로 천이하게 되는 경우를 나타낸다.
카운트 종료신호 CNTEND가 로우 레벨인 상태에서 부트 업 신호 BOOTUP가 하이 레벨이 되어 퓨즈 어레이(300)의 리드 동작이 이루어지고 있는 도중에, Td 시점에서 리셋신호 RESET가 카운트 종료신호 CNTEND 보다 먼저 하이 레벨로 천이하게 된다.
즉, 부트 업 신호 BOOTUP가 하이 레벨로 천이하여 리드 동작이 수행된 이후에 스큐 변화(Skew variation) 등 여러 가지 원인에 의해 리셋신호 RESET가 활성화되기 이전에 리드 동작이 완료되지 못할 수 있다. 정상적인 디램의 동작이 이루어지기 위해서는 리셋신호 RESET가 활성화되기 이전까지 퓨즈 어레이(300)의 정보를 리드하는 동작이 종료되어야 한다.
그러면, 리셋신호 RESET에 따라 래치부(150)의 출력이 변화되어 부트 업 신호 BOOTUP가 로우 레벨로 천이한다. Td 시점에서 리셋신호 RESET 보다 늦게 카운트 종료신호 CNTEND가 하이 레벨로 천이하게 되므로 퓨즈 어레이(300)의 리드 동작은 강제로 종료된다.
만약, 리드 동작시 리셋신호 RESET가 하이 레벨로 천이했음에도 불구하고 부트 업 신호 BOOTUP에 따라 계속해서 리드 동작이 이루어지게 되면 메모리 셀이 정상적인 동작을 하지 못하고 오동작이 발생할 수 있다.
메모리 용량이 점점 고밀도화 됨에 따라 리페어 하는 퓨즈의 용량도 증가하고 있는 추세이다. 이에 따라, 부트 업 신호 BOOTUP가 하이 레벨로 천이하여 리드 동작이 이루어지고 있는 상태에서 실질적인 메모리의 동작이 이루어질 수 있다. 이러한 경우 정상적인 메모리 동작이 이루어지기 위해 리셋신호 RESET가 하이 레벨로 천이하는 경우 리드 동작을 강제로 종료하게 된다.

Claims (10)

  1. 결함 셀의 어드레스 정보가 저장되는 퓨즈 어레이;
    파워 업 신호에 따라 부트 업 신호를 활성화시켜 출력하고 카운트 종료신호에 따라 상기 부트 업 신호를 비활성화시켜 출력하는 부트 업 제어부; 및
    상기 부트 업 신호에 따라 상기 어드레스 정보를 리드하기 위한 구동신호를 생성하는 제어부를 포함하고,
    상기 부트 업 제어부는 리셋신호의 활성화시 상기 카운트 종료신호에 무관하게 상기 부트 업 신호를 비활성화시켜 상기 퓨즈 어레이의 리드 동작이 종료되는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1항에 있어서, 컬럼 선택신호에 따라 상기 구동신호를 상기 퓨즈 어레이에 선택적으로 출력하는 컬럼 디코더를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 1항에 있어서, 상기 부트 업 제어부는
    상기 파워 업 신호의 활성화시 일정시간 이후에 상기 부트 업 신호를 활성화시키고, 상기 카운트 종료신호가 활성화되거나 리셋신호가 활성화되면 상기 부트 업 신호를 비활성화시키는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 1항에 있어서, 상기 부트 업 제어부는
    상기 파워 업 신호를 일정시간 지연하는 제 1지연부;
    상기 제 1지연부의 출력을 일정시간 지연하는 제 2지연부;
    상기 카운트 종료신호와 리셋신호를 조합하는 입력부;
    상기 입력부의 출력을 일정시간 지연하는 제 3지연부;
    상기 제 1지연부, 상기 제 2지연부, 상기 입력부, 상기 제 3지연부의 출력을 래치하여 상기 부트 업 신호를 출력하는 래치부; 및
    상기 부트 업 신호를 카운팅하여 상기 카운트 종료신호를 출력하는 카운트부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 4항에 있어서, 상기 입력부는 상기 카운트 종료신호와 상기 리셋신호를 오아연산하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 4항에 있어서, 상기 입력부는
    상기 카운트 종료신호와 상기 리셋신호를 노아연산하는 노아게이트; 및
    상기 노아게이트의 출력을 반전하는 인버터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 4항에 있어서, 상기 제 2지연부는 상기 제 1지연부의 출력을 반전 지연하는 복수의 인버터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 4항에 있어서, 상기 제 3지연부는 상기 입력부의 출력을 반전 지연하는 복수의 인버터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 4항에 있어서, 상기 래치부는 상기 제 1지연부, 상기 제 2지연부, 상기 입력부, 상기 제 3지연부의 출력을 래치하는 복수의 낸드게이트를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 1항에 있어서, 상기 퓨즈 어레이는 복수의 전기 퓨즈를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
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KR (1) KR20140081345A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9524762B1 (en) 2015-05-27 2016-12-20 SK Hynix Inc. Semiconductor devices having initialization circuits and semiconductor systems including the same
US11138316B2 (en) * 2019-06-28 2021-10-05 Intel Corporation Apparatus and method to provide secure fuse sense protection against power attacks

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9524762B1 (en) 2015-05-27 2016-12-20 SK Hynix Inc. Semiconductor devices having initialization circuits and semiconductor systems including the same
US11138316B2 (en) * 2019-06-28 2021-10-05 Intel Corporation Apparatus and method to provide secure fuse sense protection against power attacks

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