KR20130111074A - 연약 셀의 리프레쉬 특성을 개선한 반도체 메모리 장치 - Google Patents

연약 셀의 리프레쉬 특성을 개선한 반도체 메모리 장치 Download PDF

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Abstract

연약 셀의 리프레쉬 특성을 개선한 반도체 메모리 장치가 개시되어 있다. 본 발명의 실시 예에 따른 반도체 메모리 장치는, 노말 메모리 셀 어레이와 리던던시 메모리 셀 어레이를 포함한다. 또한 반도체 메모리 장치는, 상기 노말 메모리 셀 어레이 내의 결함 노말 메모리 셀 또는 결함 노말 워드라인을 상기 리던던시 메모리 셀 어레이 내의 리던던시 메모리 셀 또는 리던던시 워드라인과 함께 활성화하는 멀티 로우 선택부를 구비한다. 따라서, 연약 셀을 리페어함이 없이 리던던시 메모리 셀과 트윈 셀 구조로 함께 운용함에 의해 리페어 효율 및 수율이 개선된다.

Description

연약 셀의 리프레쉬 특성을 개선한 반도체 메모리 장치{Semiconductor memory device improving refresh quality for weak cell}
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 구체적으로 연약 셀의 리프레쉬 특성을 강화하는 휘발성 반도체 메모리 장치에 관한 것이다.
다이나믹 랜덤 억세스 메모리(이하 "DRAM")은 컴퓨터 등과 같은 데이터 처리 장치의 메인 메모리로서 널리 사용되고 있다.
휘발성 반도체 메모리 장치의 일종인 DRAM의 경우에, 노말 메모리 셀이 갖는 결함을 리페어하기 위해 리던던시 메모리 셀이 여분으로 설계되고 제조된다. 노말 메모리 셀 어레이 내의 노말 메모리 셀이 불량으로 판정된 경우에 그 노말 메모리 셀은 리던던시 메모리 셀 어레이 내의 리던던시 메모리 셀로 일반적으로 대치된다. 리던던시 스키마에 있어서, 셀 단위, 워드라인 단위, 비트라인 단위, 또는 블록 단위의 리페어 방법이 선택 또는 혼합적으로 사용될 수 있다.
DRAM 칩의 테스트 결과로서, 노말 메모리 셀이 가질 수 있는 결함 상태는 하드 페일과 소프트 페일로 크게 구별될 수 있다. 하드 페일로 판명된 노말 메모리 셀은 반드시 리던던시 메모리 셀로 리페어되어야 한다. 그러나 소프트 페일로 판명된 노말 메모리 셀은 리페어됨이 없이도 정상적인 메모리 셀에 가까운 동작을 할 수도 있다.
소프트 페일된 노말 메모리 셀 즉 연약 셀(weak cell)을 리던던시 메모리 셀로 리페어하지 않고 노말 메모리 셀로서 그대로 사용할 경우에 DRAM 칩의 동작 신뢰성이 저하될 수 있다. 반면에 소프트 페일된 노말 메모리 셀을 리던던시 메모리 셀로 리페어할 경우에는 리페어되는 메모리 셀의 수가 늘어나 리페어 효율 및 제조수율이 떨어진다.
본 발명이 해결하고자 하는 기술적 과제는, 연약 셀의 리프레쉬 특성을 개선할 수 있는 반도체 메모리 장치를 제공함에 있다.
본 발명이 해결하고자 하는 다른 기술적 과제는, 연약 셀을 리페어함이 없이 리던던시 메모리 셀과 트윈 셀 구조로 함께 운용할 수 있는 반도체 메모리 장치를 제공함에 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시 예의 일 양상에 따른 반도체 메모리 장치는:
노말 메모리 셀 어레이;
리던던시 메모리 셀 어레이; 및
상기 노말 메모리 셀 어레이 내의 결함 노말 메모리 셀 또는 결함 노말 워드라인을 상기 리던던시 메모리 셀 어레이 내의 리던던시 메모리 셀 또는 리던던시 워드라인과 함께 활성화하는 멀티 로우 선택부를 포함한다.
본 발명에 따른 일실시 예에서, 상기 결함 노말 메모리 셀 또는 결함 노말 워드라인의 결함 상태는 소프트 페일된 것일 수 있다.
본 발명에 따른 일실시 예에서, 상기 멀티 로우 선택부는 상기 결함 노말 메모리 셀 또는 결함 노말 워드라인이 하드 페일된 상태이면 상기 리던던시 메모리 셀 또는 리던던시 워드라인을 단독으로 활성화할 수 있다.
본 발명에 따른 일실시 예에서, 상기 결함 노말 메모리 셀과 상기 리던던시 메모리 셀은 트윈 셀로서 기능할 수 있다.
본 발명에 따른 일실시 예에서, 상기 결함 노말 워드라인과 상기 리던던시 워드라인은 트윈 워드라인으로서 기능할 수 있다.
본 발명에 따른 일실시 예에서, 상기 멀티 로우 선택부는,
상기 결함 노말 메모리 셀 또는 결함 노말 워드라인이 하드 페일로서 프로그램된 경우에 인가되는 노말 워드라인 블로킹 신호에 응답하여 상기 노말 메모리 셀 어레이의 노말 워드라인을 비활성화하는 노말 워드라인 선택회로; 및
상기 결함 노말 메모리 셀 또는 결함 노말 워드라인이 소프트 페일로서 프로그램된 경우에 상기 노말 워드라인 블로킹 신호를 디세이블하며, 상기 리던던시 메모리 셀 어레이의 리던던시 워드라인을 활성화하는 리던던시 워드라인 선택회로를 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시 예의 다른 양상에 따른 반도체 메모리 장치는:
복수의 노말 워드라인들에 각기 연결된 복수의 노말 메모리 셀들과, 복수의 리던던시 워드라인들에 각기 연결된 복수의 리던던시 메모리 셀들을 포함하는 메모리 블록을 복수로 가지는 메모리 셀 어레이; 및
상기 메모리 블록 내의 노말 메모리 셀 또는 노말 워드라인에 결함이 발생된 경우에 상기 결함 노말 메모리 셀 또는 상기 결함 노말 워드라인을 상기 메모리 블록과는 다른 메모리 블록 내의 리던던시 메모리 셀 또는 리던던시 워드라인과 함께 활성화하는 멀티 로우 선택부를 포함하는 반도체 메모리 장치.
본 발명에 따른 일실시 예에서, 상기 결함 노말 메모리 셀 또는 결함 노말 워드라인의 결함 상태는 테스트 동작에서 소프트 페일로 판명된 것일 수 있다.
본 발명에 따른 일실시 예에서, 상기 멀티 로우 선택부는 상기 결함 노말 메모리 셀 또는 결함 노말 워드라인이 상기 테스트 동작에서 하드 페일로 판명된 상태이면 상기 리던던시 메모리 셀 또는 리던던시 워드라인을 홀로 활성화할 수 있다.
본 발명에 따른 일실시 예에서, 상기 결함 노말 메모리 셀과 상기 리던던시 메모리 셀은 싱글 셀에 비해 리프레쉬 특성이 높은 트윈 셀로서 기능할 수 있다.
본 발명에 따른 일실시 예에서, 상기 결함 노말 워드라인과 상기 리던던시 워드라인은 싱글 워드라인에 비해 메모리 동작 특성이 높은 트윈 워드라인으로서 기능할 수 있다.
본 발명에 따른 일실시 예에서, 상기 멀티 로우 선택부는,
상기 결함 노말 메모리 셀 또는 결함 노말 워드라인이 하드 페일로서 프로그램된 경우에 인가되는 노말 워드라인 블로킹 신호에 응답하여 상기 노말 워드라인을 비활성화하는 노말 워드라인 선택회로; 및
상기 결함 노말 메모리 셀 또는 결함 노말 워드라인이 소프트 페일로서 프로그램된 경우에 상기 노말 워드라인 블로킹 신호를 디세이블하며, 상기 리던던시 워드라인을 활성화하는 리던던시 워드라인 선택회로를 포함할 수 있다.
본 발명에 따른 일실시 예에서, 상기 노말 워드라인 선택회로는,
로우 어드레스를 디코딩하여 디코딩 로우 어드레스를 생성하는 노말 로우 디코더;
상기 디코딩 로우 어드레스와 상기 노말 워드라인 블로킹 신호에 응답하여 선택된 노말 워드라인을 구동하는 노말 워드라인 드라이버를 포함할 수 있다.
본 발명에 따른 일실시 예에서, 상기 리던던시 워드라인 선택회로는,
하드 페일 및 소프트 페일된 노말 메모리 셀 또는 노말 워드라인의 어드레스를 저장하며 저장된 어드레스와 동일한 어드레스가 인가될 때 리던던시 신호를 출력하는 퓨즈 프로그램 회로;
상기 리던던시 신호를 수신하여 상기 노말 워드라인 블로킹 신호를 생성하며 상기 소프트 페일된 노말 메모리 셀 또는 노말 워드라인을 선택하는 어드레스가 인가될 경우에는 상기 노말 워드라인 블로킹 신호를 디세이블하는 블로킹 선택부; 및
상기 리던던시 신호에 응답하여 대응되는 리던던시 워드라인을 구동하는 리던던시 워드라인 드라이버를 포함할 수 있다.
본 발명에 따른 일실시 예에서, 상기 결함 노말 메모리 셀과 상기 리던던시 메모리 셀은 비트라인과 상보 비트라인에 각기 연결된 트윈 셀 구조를 이룰 수 있다.
본 발명의 실시 예적인 구성에 따르면, 연약 셀의 리프레쉬 특성이 개선된다. 또한, 연약 셀을 리페어함이 없이 리던던시 메모리 셀과 트윈 셀 구조로 함께 운용함에 의해 리페어 효율 및 수율이 개선된다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치의 개략적 블록도,
도 2는 도 1중 회로 블록들에 대한 구체적 블록도,
도 3은 본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 개략적 블록도,
도 4는 도 1의 구현 예에 따라 블록 내 멀티 워드라인 구동을 보인 도면,
도 5는 도 3의 구현 예에 따라 블록 간 멀티 워드라인 구동을 보인 도면,
도 6은 도 2중 리던던시 워드라인 드라이버의 예시적 구체회로도,
도 7은 도 2중 블록킹 선택부의 예시적 구체회로도,
도 8은 도 2중 노말 워드라인 드라이버의 예시적 구체회로도,
도 9는 메모리 시스템에 적용된 본 발명의 응용 예를 도시한 블록도,
도 10은 전자 기기에 임베디드된 본 발명의 응용 예를 도시한 블록도,
도 11은 옵티컬 I/O 스키마에 적용된 본 발명의 응용 예를 도시한 블록도, 및
도 12는 쓰루 실리콘 비아(TSV)에 적용된 본 발명의 응용 예를 도시한 블록도.
위와 같은 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시 예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은, 이해의 편의를 제공할 의도 이외에는 다른 의도 없이, 개시된 내용이 보다 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 소자 또는 라인들이 대상 소자 블록에 연결된다 라고 언급된 경우에 그것은 직접적인 연결뿐만 아니라 어떤 다른 소자를 통해 대상 소자 블록에 간접적으로 연결된 의미까지도 포함한다.
또한, 각 도면에서 제시된 동일 또는 유사한 참조 부호는 동일 또는 유사한 구성 요소를 가급적 나타내고 있다. 일부 도면들에 있어서, 소자 및 라인들의 연결관계는 기술적 내용의 효과적인 설명을 위해 나타나 있을 뿐, 타의 소자나 회로블록들이 더 구비될 수 있다.
여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함될 수 있으며, 휘발성 반도체 메모리 장치에 대한 기본적 데이터 억세스 동작, 리프레쉬 동작, 그리고 내부 기능회로에 관한 세부는 본 발명의 요지를 모호하지 않도록 하기 위해 상세히 설명되지 않음을 유의(note)하라.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치의 개략적 블록도이다.
도 1을 참조하면, 반도체 메모리 장치는 버퍼 및 프리 디코더(10), 노말 워드라인 선택 회로(20), 리던던시 워드라인 선택 회로(30), 메모리 셀 어레이(40), 및 비트라인 센스앰프 회로(50)를 포함한다.
상기 버퍼 및 프리 디코더(10)는 로우 어드레스를 버퍼링 및 프리 디코딩한다. 프리 디코딩된 로우 어드레스는 버스라인(B1)을 통해 멀티 로우 선택부(25)로 인가된다.
상기 노말 워드라인 선택 회로(20)와 상기 리던던시 워드라인 선택 회로(30)는 상기 멀티 로우 선택부(25)를 구성한다.
상기 노말 워드라인 선택 회로(20)는 노말 워드라인 인에이블 신호(NWEi)를 활성화 또는 비활성화한다. 상기 노말 워드라인 선택 회로(20)는 상기 결함 노말 메모리 셀 또는 결함 노말 워드라인이 하드 페일로서 프로그램(또는 판명)된 경우에 인가되는 노말 워드라인 블로킹 신호에 응답하여 상기 노말 메모리 셀 어레이(42)의 노말 워드라인을 비활성화한다.
상기 리던던시 워드라인 선택 회로(30)는 리던던시 워드라인 인에이블 신호(SWEi)를 활성화 또는 비활성화한다. 상기 리던던시 워드라인 선택 회로(30)는 상기 결함 노말 메모리 셀 또는 결함 노말 워드라인이 소프트 페일로서 프로그램(또는 판명)된 경우에 상기 노말 워드라인 블로킹 신호를 디세이블하며, 상기 리던던시 메모리 셀 어레이(44)의 리던던시 워드라인(RWL)을 활성화한다.
상기 메모리 셀 어레이(40)는 노말 메모리 셀 어레이(42)와 리던던시 메모리 셀 어레이(44)를 포함한다. 상기 노말 메모리 셀 어레이(42)는 노말 메모리 셀 을 복수로 포함한다. 상기 리던던시 메모리 셀 어레이(44)는 리던던시 메모리 셀을 복수로 포함한다.
하나의 노말 메모리 셀이나 하나의 리던던시 메모리 셀은, 하나의 억세스 트랜지스터와 하나의 스토리지 캐패시터로 각기 구성된다. 상기 억세스 트랜지스터의 게이트는 행 방향의 워드라인에 연결되고 상기 억세스 트랜지스터의 드레인 또는 소오스는 열방향의 비트라인에 연결된다.
상기 워드라인(WLi)과 비트라인(BL)은 복수개로서 서로 직교로 배치되어 매트릭스 구조를 이루고 있다. 상기 각 메모리 셀은 상기 매트릭스의 각 교차점에 하나씩 인터섹트된 배열구조로 된다. 여기서, 상기 노말 메모리 셀(NMC)와 연결되는 워드라인을 구별의 목적상 노말 워드라인(WLi)이라 하고, 리던던시 메모리 셀(RMC)와 연결된 워드라인을 리던던시 워드라인(RWL)이라 한다.
상기 노말 메모리 셀 어레이(42)내의 노말 메모리 셀(NMC)이 소프트 페일로 판명되어 결함 노말 메모리 셀로 취급되었을 경우에, 멀티 로우 선택부(25)는 상기 노말 메모리 셀 어레이(42) 내의 결함 노말 메모리 셀(NMC)이 연결된 결함 노말 워드라인(WLi)을 상기 리던던시 메모리 셀 어레이(44) 내의 리던던시 메모리 셀(RMC1)이 연결된 리던던시 워드라인(RWL2)과 함께 활성화한다. 이에 따라, 결함 노말 메모리 셀(NMC)과 리던던시 메모리 셀(RMC1)은 싱글 비트의 데이터를 저장하는 트윈 셀(twin cell) 구조로서 동작된다.
DRAM의 단위 메모리 셀은 하나의 억세스 트랜지스터와 하나의 스토리지 커패시터로 구성된 단일 셀(single cell)이다. 그러나 트윈 셀 구조는 2개의 단일 셀로 이루어져 있다. 따라서, 트윈 셀 구조는 단일 셀 구조에 비해 메모리 셀의 리프레쉬 시간이 증가되어 활성화 복구(active restoration)가 개선된다. 결국, 트윈 셀 구조의 경우에는 셀 데이터를 재기입(rewrite)하는 주기인 리프레시 주기가 증가되기 때문에 스탠바이 전류(standby current)도 줄어든다.
본 발명의 실시 예에서는 소프트 페일된 결함 노말 메모리 셀을 리던던시 메모리 셀로 대치함이 없이, 결함 노말 메모리 셀이 리던던시 메모리 셀과 함께 트윈 셀로서 동작되도록 한다.
도 1에서, 리던던시 워드라인 선택 회로(30)의 선택 동작에 의해, 결함 노말 메모리 셀(NMC)은 리던던시 워드라인(RWL2)에 연결된 리던던시 메모리 셀(RMC1)과 트윈 셀을 형성할 수 있다. 이 경우에 상기 결함 노말 메모리 셀(NMC)과 상기 리던던시 메모리 셀(RMC1)은 비트라인(BL)을 공유하는 트윈 셀을 형성한다.
또한, 리던던시 워드라인 선택 회로(30)의 선택 동작에 의해, 결함 노말 메모리 셀(NMC)은 리던던시 워드라인(RWL1)에 연결된 리던던시 메모리 셀(RMC2)과 트윈 셀을 형성할 수 있다. 이 경우에 상기 결함 노말 메모리 셀(NMC)과 상기 리던던시 메모리 셀(RMC2)은 비트라인(BL)과 상보 비트라인(BLB)에 각기 연결된 트윈 셀을 형성한다.
도 1에서, 상기 노말 메모리 셀 어레이(42)와 리던던시 메모리 셀 어레이(44)는 동일한 메모리 블록 또는 동일한 메모리 뱅크 내에 포함될 수 있다.
따라서, 노말 메모리 셀 어레이 내의 연약 셀(NMC)은 리페어됨이 없이 동일한 메모리 블록 또는 동일한 메모리 뱅크 내에 위치된 리던던시 메모리 셀 어레이 내의 리던던시 메모리 셀(RMC1 또는 RMC2)과 트윈 셀 구조를 함께 형성하면서 동시에 동작된다. 따라서, 리프레쉬 특성이 개선된 상기 연약 셀은 결함 발생되지 않은 정상적인 메모리 셀과 동일하게 충분히 신뢰성 있게 동작될 수 있다.
도 2는 도 1중 회로 블록들에 대한 구체적 블록도이다.
도 2를 참조하면, 도 1의 멀티 로우 선택부(25)내의 상기 노말 워드라인 선택 회로(20)는, 노말 로우 디코더(22)와 노말 워드라인 드라이버(24)를 포함한다.
또한, 멀티 로우 선택부(25)내의 상기 리던던시 워드라인 선택 회로(30)는 퓨즈 프로그램 회로(32), 리던던시 워드라인 드라이버(36), 및 블로킹 선택부(34)를 포함한다.
상기 노말 로우 디코더(22)는 로우 어드레스(또는 프리디코딩된 로우 어드레스)를 디코딩하여 디코딩 로우 어드레스(DRAi)를 버스라인(B2)상에 생성한다.
상기 노말 워드라인 드라이버(24)는 상기 디코딩 로우 어드레스(DRAi)와 상기 노말 워드라인 블로킹 신호(PRENIOR)에 응답하여 선택된 노말 워드라인(NWEi)을 구동한다.
상기 퓨즈 프로그램 회로(32)는 하드 페일 및 소프트 페일된 노말 메모리 셀 또는 노말 워드라인의 어드레스를 저장하며 저장된 어드레스와 동일한 어드레스가 인가될 때 리던던시 신호(PRENi)를 버스 라인(B4)상에 출력한다. 상기 퓨즈 프로그램 회로(32)는 소프트 페일된 노말 메모리 셀의 어드레스 또는 노말 워드라인의 어드레스와 동일한 어드레스가 인가될 때 블로킹 해제신호(BRS)를 상기 블로킹 선택부(34)로 출력한다. 상기 퓨즈 프로그램 회로(32)에는 레이저로써 커팅가능하거나 전기적으로 블로잉 가능한 퓨즈들이 구비되어있다. 노말 메모리 셀에 대한 결함 어드레스는 퓨즈들의 커팅이나 블로잉에 의해 프로그램된다. 본 발명의 실시예에서는 소프트 페일된 노말 메모리 셀의 어드레스 또는 노말 워드라인의 어드레스와 동일한 어드레스가 인가될 때 하이 레벨의 블로킹 해제신호(BRS)가 출력된다. 한편, 하드 페일된 노말 메모리 셀의 어드레스 또는 노말 워드라인의 어드레스와 동일한 어드레스가 인가될 때에는 로우 레벨의 블로킹 해제신호(BRS)가 출력된다.
상기 블로킹 선택부(34)는 상기 리던던시 신호(PRENi)를 수신하여 상기 노말 워드라인 블로킹 신호(PRENIOR)를 버스 라인(B3)상에 생성하며 상기 소프트 페일된 노말 메모리 셀 또는 노말 워드라인을 선택하는 어드레스가 인가될 경우에는 상기 노말 워드라인 블로킹 신호(PRENIOR)를 디세이블한다.
상기 리던던시 워드라인 드라이버(36)는 상기 리던던시 신호(PRENi)에 응답하여 대응되는 리던던시 워드라인(SWEi)을 구동한다.
도 3은 본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 개략적 블록도이다.
도 3을 참조하면, 반도체 메모리 장치는 노말 워드라인 선택 회로(20), 리던던시 워드라인 선택 회로(30), 메모리 셀 어레이(42), 및 비트라인 센스앰프 회로(50)를 포함한다.
프리 디코딩된 로우 어드레스는 버스라인(B1)을 통해 멀티 로우 선택부(25)로 인가된다.
상기 노말 워드라인 선택 회로(20)와 상기 리던던시 워드라인 선택 회로(30)는 상기 멀티 로우 선택부(25)를 구성한다.
상기 노말 워드라인 선택 회로(20)는 노말 워드라인 인에이블 신호(WL1-4)를 활성화 또는 비활성화한다. 상기 노말 워드라인 선택 회로(20)는 상기 결함 노말 메모리 셀 또는 결함 노말 워드라인이 하드 페일로서 프로그램(또는 판명)된 경우에 인가되는 버스 라인(B3)을 통해 인가되는 노말 워드라인 블로킹 신호에 응답하여 상기 노말 메모리 셀 어레이(42)의 노말 워드라인을 비활성화한다.
상기 리던던시 워드라인 선택 회로(30)는 리던던시 워드라인 인에이블 신호(RWL1,2)를 활성화 또는 비활성화한다. 상기 리던던시 워드라인 선택 회로(30)는 상기 결함 노말 메모리 셀 또는 결함 노말 워드라인이 소프트 페일로서 프로그램(또는 판명)된 경우에 상기 노말 워드라인 블로킹 신호를 디세이블하며, 상기 리던던시 메모리 셀 어레이(45)의 리던던시 워드라인(RWL1)을 활성화한다.
상기 메모리 셀 어레이(40)는 노말 메모리 셀 어레이(42), 더미 메모리 셀 어레이(43), 및 리던던시 메모리 셀 어레이(45)를 포함한다. 상기 노말 메모리 셀 어레이(42)는 노말 메모리 셀(NMC)을 복수로 포함한다. 상기 리던던시 메모리 셀 어레이(45)는 리던던시 메모리 셀(RMC)을 복수로 포함한다. 상기 더미 메모리 셀 어레이(43)는 더미 메모리 셀(DMC)을 복수로 포함한다. 본 발명의 실시 예에서, 더미 메모리 셀 어레이(43)의 더미 메모리 셀(DMC)은 상기 노말 메모리 셀(NMC)과는 트윈 셀을 형성하지 않는다. 즉, 상기 더미 메모리 셀의 더미 워드라인은 오프 전압(VOFF)을 받도록 구성되어 메모리 동작에 참여하지 않는다.
상기 노말 메모리 셀 어레이(42)내의 노말 메모리 셀(NMC1)이 하드 페일로 판명되어 완전한 결함 노말 메모리 셀로 취급되었을 경우에, 멀티 로우 선택부(25)는 상기 노말 메모리 셀 어레이(42) 내의 완전한 결함 노말 메모리 셀(NMC1)이 연결된 결함 노말 워드라인(WL4)을 비활성화한다. 대신에, 멀티 로우 선택부(25)는 상기 리던던시 메모리 셀 어레이(45) 내의 리던던시 메모리 셀(RMC1)이 연결된 리던던시 워드라인(RWL2)을 활성화한다. 이에 따라, 결함 노말 메모리 셀(NMC1)은 리던던시 메모리 셀(RMC1)으로 리페어된다.
한편, 상기 노말 메모리 셀 어레이(42)내의 노말 메모리 셀(NMC10)이 소프트 페일로 판명되어 결함 노말 메모리 셀로 취급되었을 경우에, 멀티 로우 선택부(25)는 상기 노말 메모리 셀 어레이(42) 내의 결함 노말 메모리 셀(NMC10)이 연결된 결함 노말 워드라인(WL2)을 상기 리던던시 메모리 셀 어레이(45) 내의 리던던시 메모리 셀(RMC10)이 연결된 리던던시 워드라인(RWL1)과 함께 활성화한다. 이에 따라, 결함 노말 메모리 셀(NMC10)과 리던던시 메모리 셀(RMC10)은 싱글 비트의 데이터를 저장하는 트윈 셀(twin cell:TC) 구조로서 동작된다.
따라서, 메모리 셀의 리프레쉬 특성이 개선되고, 증가된 리프레쉬 주기에 기인하여 스탠바이 전류(standby current)도 줄어든다.
도 3의 실시 예에서는 더미 메모리 셀 어레이의 더미 메모리 셀은 결함 노말 메모리 셀과는 트윈 셀 구조를 형성하지 않는다. 또한, 소프트 페일된 결함 노말 메모리 셀을 리던던시 메모리 셀로 대치함이 없이, 결함 노말 메모리 셀이 리던던시 메모리 셀과 함께 트윈 셀로서 동작되도록 한다.
도 3에서, 리던던시 워드라인 선택 회로(30)의 선택 동작에 의해, 결함 노말 메모리 셀(NMC10)은 리던던시 워드라인(RWL1)에 연결된 리던던시 메모리 셀(RMC10)과 트윈 셀을 형성할 수 있다. 이 경우에 상기 결함 노말 메모리 셀(NMC10)과 상기 리던던시 메모리 셀(RMC10)은 비트라인(BL)과 상보 비트라인(BLB)에 각기 연결된 트윈 셀 구조를 형성한다.
도 3에서, 상기 노말 메모리 셀 어레이(42)와 리던던시 메모리 셀 어레이(45)는 서로 다른 메모리 블록 또는 서로 다른 메모리 뱅크 내에 포함될 수 있다.
따라서, 노말 메모리 셀 어레이 내의 연약 셀(NMC)은 리페어됨이 없이 서로 다른 메모리 블록 또는 서로 다른 메모리 뱅크 내에 위치된 리던던시 메모리 셀 어레이 내의 리던던시 메모리 셀과 트윈 셀 구조를 함께 형성하면서 동시에 동작된다. 예를 들어, 특정한 메모리 블록이나 메모리 뱅크가 리던던시 메모리 셀 어레이를 갖지 않거나 리던던시 메모리 셀 어레이를 리페어 작업에 모두 소진한 경우에, 특정한 메모리 블록이나 메모리 뱅크 내의 결함 노말 메모리 셀은 다른 메모리 블록이나 다른 메모리 뱅크 내에 위치된 리던던시 메모리 셀 어레이의 리던던시 메모리 셀과 트윈 셀 구조를 형성할 수 있다.
이 경우에도, 상기 연약 셀에 대한 리프레쉬 특성이 리던던시 메모리 셀에 의해 개선되기 때문에 상기 연약 셀은 결함 발생되지 않은 정상적인 메모리 셀과 동일하게 충분히 신뢰성 있게 동작될 수 있다.
도 4는 도 1의 구현 예에 따라 블록 내 멀티 워드라인 구동을 보인 도면이다.
도 4를 참조하면, 참조부호 401은 하나의 메모리 블록 또는 하나의 메모리 뱅크를 가리킨다. 복수의 노말 워드라인들(WL0-WLn)과 복수의 리던던시 워드라인들(RWL0-RWLn)이 상기 블록(401)내에 보여진다. 상기 복수의 노말 워드라인들(WL0-WLn)에는 노말 메모리 셀들이 연결되어 있고, 상기 복수의 리던던시 워드라인들(RWL0-RWLn)에는 리던던시 메모리 셀들이 연결되어 있다.
도 4의 블록(401)내에서 예를 들어 노말 워드라인(WL1)에 연결된 노말 메모리 셀 또는 노말 메모리 셀들이 소프트 페일로 판명되었다고 가정하자.
하이 펄스의 입력 신호(I1)는 상기 노말 워드라인(WL1)과 리던던시 메모리 셀이 연결된 리던던시 워드라인(RWLn)에 동시에 인가된다. 즉, 상기 노말 워드라인(WL1)을 가리키는 로우 어드레스가 인가될 때, 상기 노말 워드라인(WL1)은 상기 블록(401)내의 리던던시 워드라인(RWLn)과 함께 활성화된다. 결국, 2개의 워드라인들(WL1,RWLn)이 동시에 인에이블된다. 컬럼 어드레스의 인가에 따라 결함 노말 메모리 셀이 연결된 비트라인이 선택될 때 노말 워드라인(WL1)에 연결된 결함 노말 메모리 셀은 리던던시 워드라인(RWLn)에 연결된 리던던시 메모리 셀과 트윈 셀을 형성한다.
도 5는 도 3의 구현 예에 따라 블록 간 멀티 워드라인 구동을 보인 도면이다.
도 5를 참조하면, 참조부호들 501,502는 각기 하나의 메모리 블록 또는 각기 하나의 메모리 뱅크를 가리킨다. 따라서, 블록 501과 블록 502는 서로 다른 블록이다. 상기 블록 501과 상기 블록 502는 서로 인접한 블록일 수 있다. 그러나 상기 블록 501과 상기 블록 502의 사이에는 또 다른 블록이 개재될 수 있다.
상기 블록 501의 경우에는 리던던시 메모리 셀들이 없으므로 리던던시 워드라인이 존재하지 않는다. 한편, 상기 블록 502의 경우에는 복수의 노말 워드라인들(WL0-WLn)과 복수의 리던던시 워드라인들(RWL0-RWLn)이 상기 블록(502)내에 보여진다. 상기 복수의 노말 워드라인들(WL0-WLn)에는 노말 메모리 셀들이 연결되어 있고, 상기 복수의 리던던시 워드라인들(RWL0-RWLn)에는 리던던시 메모리 셀들이 연결되어 있다.
도 5의 블록(501)내에서 예를 들어 노말 워드라인(WL1)에 연결된 노말 메모리 셀 또는 노말 메모리 셀들이 소프트 페일로 판명되었다고 가정하자.
하이 펄스의 입력 신호(I2)는 상기 블록(501)내의 상기 노말 워드라인(WL1)과 상기 블록(502)내의 리던던시 메모리 셀이 연결된 리던던시 워드라인(RWL1)에 동시에 인가된다. 즉, 상기 노말 워드라인(WL1)을 가리키는 로우 어드레스가 인가될 때, 상기 노말 워드라인(WL1)은 상기 블록(502)내의 리던던시 워드라인(RWL1)과 함께 활성화된다. 이 경우에도, 2개의 워드라인들(WL1,RWL1)이 동시에 인에이블된다. 컬럼 어드레스의 인가에 따라 결함 노말 메모리 셀이 연결된 비트라인이 선택될 때 노말 워드라인(WL1)에 연결된 결함 노말 메모리 셀은 타 블록(502)내의 리던던시 워드라인(RWL1)에 연결된 리던던시 메모리 셀과 트윈 셀(TC)을 형성한다.
도 6은 도 2중 리던던시 워드라인 드라이버의 예시적 구체회로도이다.
도 6을 참조하면, 리던던시 워드라인 드라이버(36)는, 2개의 피모오스 트랜지스터 (PM1,PM2), 인버터(I1), 퓨즈(F1), 및 엔모오스 트랜지스터(NM1)를 포함한다.
상기 피모오스 트랜지스터(PM1)의 게이트에는 신호 PXP가 인가된다. 상기 신호 PXP는 로우 디코더를 프리차아지하기 위한 신호로서, 일반적인 PXP 발생기로부터 생성된다. 상기 엔모오스 트랜지스터(NM1)의 게이트에는 상기 리던던시 신호 PRENi가 인가된다. 리던던시 워드라인을 활성화할 경우에, 상기 리던던시 신호 PRENi는 하이 레벨로서 인가된다. 상기 퓨즈(F1)가 블로잉되거나 커팅되지 않은 경우에 상기 엔모오스 트랜지스터(NM1)는 턴온되므로, 노드(ND)의 전위는 접지레벨을 향해 하강한다. 따라서, 상기 인버터(I1)의 입력이 로우 레벨로 되어, 리던던시 워드라인(SWEi)의 레벨은 하이 레벨로 된다. 이에 따라 대응되는 리던던시 워드라인이 인에이블된다. 한편, 리던던시 워드라인을 비활성할 경우에 상기 리던던시 신호 PRENi는 로우 레벨로서 인가된다. 또한, 상기 피모오스 트랜지스터(PM1)의 턴온동작에 의해 상기 노드(ND1)의 전위는 하이레벨로 된다. 따라서, 인버터(I1)의 출력인 상기 리던던시 워드라인(SWEi)의 레벨은 로우 레벨로 된다.
본 발명의 실시 예에서, 노말 메모리 셀이 하드 페일이거나 소프트 페일인 경우에 상기 리던던시 워드라인은 활성화상태로 된다.
한편, 상기 퓨즈(F1)는 리던던시 워드라인이 결함을 가질 경우에 다른 리던던시 워드라인으로의 대치를 위해 커팅 또는 블로잉될 수 있다.
도 7은 도 2중 블록킹 선택부의 예시적 구체회로도이다.
도 7을 참조하면, 블로킹 선택부(34)는 노아 게이트(NOR1), 2개의 인버터들(IN1,IN2), 및 오아 게이트(OR1)를 포함한다.
상기 노아 게이트(NOR1)는 상기 리던던시 신호 PRENi(i는 1부터 n(1 이상의 자연수)까지의 수)를 수신하여 노말 블로킹 신호 PRREi를 생성한다. 즉, 상기 노아 게이트(NOR1)는 상기 리던던시 신호 PRENi를 퓨즈 프로그램 회로(32)로부터 수신한다. 상기 리던던시 신호 PRENi가운데 하나의 신호라도 하이 레벨이면, 상기 노아 게이트(NOR1)는 로우 레벨을 출력한다. 따라서, 인버터(IN2)를 통해 출력되는 상기 노말 블로킹 신호 PRREi도 로우 레벨이 된다. 오아 게이트(OR1)는 상기 블로킹 해제신호(BRS)와 상기 노말 블로킹 신호 PRREi를 수신하여 오아 응답을 생성한다. 소프트 페일된 경우에 결함 노말 메모리 셀이 연결된 노말 워드라인이 구동되어야 하므로, 상기 블로킹 해제신호(BRS)는 하이레벨로서 인가된다. 따라서, 노말 워드라인 블로킹 신호 PRENIOR는 상기 노말 블로킹 신호 PRREi가 로우 레벨로 인가된다 하더라도, 하이레벨로서 출력된다. 이에 따라, 결함 노말 워드라인은 리던던시 워드라인과 함께 동시에 활성화될 수 있다.
도 8은 도 2중 노말 워드라인 드라이버의 예시적 구체회로도이다.
도 8을 참조하면, 노말 워드라인 드라이버(24)는 2개의 피모오스 트랜지스터(PM1,PM2), 인버터(I1), n개의 엔형 모오스 트랜지스터(NM10-NM20), 엔형 모오스 트랜지스터(NM30)을 포함한다.
상기 n개의 엔형 모오스 트랜지스터(NM10-NM20)의 게이트에는 디코딩 로우어드레스(DRA1-DRAn)가 각기 한비트씩 인가된다.
상기 노말 워드라인 블로킹 신호 PRENIOR가 하이레벨로 인가될 때 상기 디코딩 로우 어드레스에 대응되는 노말 워드라인(NWEi)이 활성화될 수 있다. 한편, 상기 노말 워드라인 블로킹 신호 PRENIOR가 로우 레벨로 인가되면, 상기 엔형 모오스 트랜지스터(NM30)가 턴오프 되기 때문네, 상기 디코딩 로우 어드레스에 대응되는 노말 워드라인(NWEi)이 활성화되지 못한다.
결국, 상기 노말 워드라인(NWEi)를 선택하는 상기 디코딩 로우 어드레스가 입력되고, 상기 노말 워드라인 블로킹 신호 PRENIOR가 하이레벨로 인가될 때, 노드(ND2)의 전위는 로우 레벨로 된다. 따라서, 인버터(I1)에 의해 반전되는 레벨은 하이 레벨로 되고, 이는 상기 노말 워드라인(NWEi)을 인에이블한다.
상기한 바와 같이, 본 발명의 실시 예들에 따르면, 연약 셀을 리페어함이 없이 리던던시 메모리 셀과 트윈 셀 구조로 함께 운용함에 의해 리페어 효율 및 수율이 개선된다.
도 9는 메모리 시스템에 적용된 본 발명의 응용 예를 도시한 블록도이다.
도 9를 참조하면, 메모리 시스템은 콘트롤러(1000)와 메모리 디바이스(2000)를 포함한다. 상기 메모리 디바이스(2000)는 본 발명의 실시 예에 따른 트윈 셀들을 포함하는 트윈 메모리 셀 어레이(2100)를 메모리 셀 어레이 내에 가진다. 상기 콘트롤러(1000)는 버스(BUS)를 통해 코맨드 신호들, 어드레스 신호들, 및 데이터를 상기 메모리 디바이스(2000)에 인가할 수 있다. 상기 메모리 디바이스(2000)는 상기 코맨드 신호들을 디코딩하여 메모리 셀에 저장된 데이터를 유지하기 위해 리프레쉬 동작을 수행한다. 제조 공정상의 테스트 단계에서 소프트 페일로 판명된 노말 메모리 셀 또는 노말 메모리 셀들은 리던던시 메모리 셀 또는 리던던시 메모리 셀들로 리페어되지 않는다. 대신에, 소프트 페일의 결함을 갖는 연약 셀은 리던던시 메모리 셀과 트윈 셀 구조로 함께 운용된다. 따라서, 리페어 효율 및 수율이 개선되므로, 상기 메모리 시스템의 제조 코스트가 낮아진다.
도 10은 전자 기기에 임베디드된 본 발명의 응용 예를 도시한 블록도이다.
도 10을 참조하면, 전자 기기는 모뎀(1010), CPU(1001), DRAM(2001), 플래시 메모리(1040), 디스플레이 유닛(1020), 및 입력부(1030)을 포함한다.
상기 CPU(1001), DRAM(2001), 및 플래시 메모리(1040)는 하나의 칩으로 제조 또는 패키징될 수 있다. 결국, 상기 DRAM(2001) 및 플래시 메모리(1040)는 상기 전자 기기에 임베디드되어 있다.
상기 전자기기가 휴대용 통신 디바이스인 경우에, 상기 모뎀(1010)은 통신 데이터의 변복조 기능을 수행한다.
상기 CPU(1001)는 미리 설정된 프로그램에 따라 상기 전자 기기의 제반 동작을 제어한다.
상기 DRAM(2001)은 시스템 버스(1100)를 통해 상기 CPU(1001)와 연결되며, 상기 CPU(1001)의 메인 메모리로서 기능한다. 상기 DRAM(2001)은 본 발명의 실시 예에 따른 트윈 셀들을 포함하는 트윈 메모리 셀 어레이(2100)를 메모리 셀 어레이 내에 가진다. 상기 CPU(1001)는 시스템 버스(1100)를 통해 코맨드 신호들, 어드레스 신호들, 및 데이터를 상기 DRAM(2001)에 인가할 수 있다. 상기 DRAM(2001)은 상기 코맨드 신호들을 디코딩하여 메모리 셀에 저장된 데이터를 유지하기 위해 리프레쉬 동작을 수행한다. 제조 공정상의 테스트 단계에서 소프트 페일로 판명된 노말 메모리 셀 또는 노말 메모리 셀들은 리던던시 메모리 셀 또는 리던던시 메모리 셀들로 리페어되지 않는다. 대신에, 소프트 페일의 결함을 갖는 연약 셀은 리던던시 메모리 셀과 트윈 셀 구조로 함께 운용된다. 따라서, DRAM(2001)의 동작 신뢰성의 저항 없이, 리페어 효율 및 수율이 개선되므로, 상기 전자 기기의 제조 코스트가 낮아진다.
상기 플래시 메모리(1040)는 노아 타입 혹은 낸드 타입 플래시 메모리일 수 있다.
상기 디스플레이 유닛(1020)은 백라이트를 갖는 액정이나 LED 광원을 갖는 액정 또는 OLED 등의 소자로서 터치 스크린을 가질 수 있다. 상기 디스플레이 유닛(1020)은 문자,숫자,그림 등의 이미지를 컬러로 표시하는 출력 소자로서 기능한다.
상기 입력부(1030)는 숫자키, 기능키 등을 포함하는 입력 소자일 수 있으며, 상기 전자 기기와 사람간을 인터페이싱하는 역할을 한다.
상기 전자 기기는 모바일 통신 장치의 위주로 설명되었으나, 필요한 경우에 구성 요소를 가감하여 스마트 카드로서 기능할 수 있다.
상기 전자기기는 별도의 인터페이스를 외부의 통신 장치와 연결될 수 있다. 상기 통신 장치는 DVD(digital versatile disc) 플레이어, 컴퓨터, 셋 탑 박스(set top box, STB), 게임기, 디지털 캠코더 등일 수 있다.
비록 도면에는 도시되지 않았지만, 상기 전자기기에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 가진 자에게 자명하다.
상기 DRAM 칩이나 상기 플래시 메모리 칩은 각기 혹은 함께 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 칩은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 패키지로서 패키지화될 수 있다.
비록, 도 10에서 플래시 메모리가 채용되는 것을 예로 들었으나, 불휘발성 스토리지가 사용될 수 있다.
상기 스토리지는 텍스트, 그래픽, 소프트웨어 코드 등과 같은 다양한 데이터 형태들을 갖는 데이터 정보를 저장할 수 있다.
상기 스토리지는, 예를 들면, EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(flash memory), MRAM(Magnetic RAM), 스핀전달토크 MRAM (Spin-Transfer Torque MRAM), Conductive bridging RAM(CBRAM), FeRAM (Ferroelectric RAM), OUM(Ovonic Unified Memory)라고도 불리는 PRAM(Phase change RAM), 저항성 메모리 (Resistive RAM: RRAM 또는 ReRAM), 나노튜브 RRAM (Nanotube RRAM), 폴리머 RAM(Polymer RAM: PoRAM), 나노 부유 게이트 메모리(Nano Floating Gate Memory: NFGM), 홀로그래픽 메모리 (holographic memory), 분자 전자 메모리 소자(Molecular Electronics Memory Device), 또는 절연 저항 변화 메모리(Insulator Resistance Change Memory)로 구현될 수 있다.
도 11은 옵티컬 I/O 스키마에 적용된 본 발명의 응용 예를 도시한 블록도이다. 도면을 참조하면, PCB 기판(31)에는 칩셋(40)과 메모리 모듈들(50,60)이 설치된다. 참조부호 35-1 및 35-2는 메모리 모듈을 장착하는 슬롯들이다. 도 11의 경우에는 옵티컬 I/O 구조를 채용하는 시스템이다. 여기서, 메모리 모듈들(50,60)의 메모리들은 연약 셀을 리페어함이 없이 리던던시 메모리 셀과 트윈 셀 구조로 함께 운용된다.
도 12는 쓰루 실리콘 비아(TSV)에 적용된 본 발명의 응용 예를 도시한 블록도이다.
도 12를 참조하면, 인터페이스 칩(510)의 상부로 복수의 메모리 칩들(520,530,540,550)이 수직으로 적층되어 있다. 여기서, 쓰루 실리콘 비아(560)는 칩들 사이를 관통하면서 형성되어 있다. 도 12의 경우에도, 복수의 메모리 칩들(520,530,540,550)내의 메모리들은 연약 셀을 리페어함이 없이 리던던시 메모리 셀과 트윈 셀 구조로 함께 운용될 수 있다.
이상에서와 같이 도면과 명세서를 통해 최적 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 예를 들어, 사안이 다른 경우에 본 발명의 기술적 사상을 벗어남이 없이, 멀티 로우 선택부의 세부적 구성이나 센싱 방식을 다양하게 변경 및 변형할 수 있을 것이다.
*도면의 주요 부분에 대한 부호의 설명*
22: 노말 로우 디코더
24: 노말 워드라인 드라이버
25: 멀티 로우 선택부
32: 퓨즈 프로그램 회로
34: 블록킹 선택부
36: 리던던시 워드라인 드라이버

Claims (10)

  1. 노말 메모리 셀 어레이;
    리던던시 메모리 셀 어레이; 및
    상기 노말 메모리 셀 어레이 내의 결함 노말 메모리 셀 또는 결함 노말 워드라인을 상기 리던던시 메모리 셀 어레이 내의 리던던시 메모리 셀 또는 리던던시 워드라인과 함께 활성화하는 멀티 로우 선택부를 포함하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 결함 노말 메모리 셀 또는 결함 노말 워드라인의 결함 상태는 소프트 페일된 것인 반도체 메모리 장치.
  3. 제2항에 있어서, 상기 멀티 로우 선택부는 상기 결함 노말 메모리 셀 또는 결함 노말 워드라인이 하드 페일된 상태이면 상기 리던던시 메모리 셀 또는 리던던시 워드라인을 단독으로 활성화하는 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 결함 노말 메모리 셀과 상기 리던던시 메모리 셀은 트윈 셀로서 기능하는 반도체 메모리 장치.
  5. 제1항에 있어서, 상기 결함 노말 워드라인과 상기 리던던시 워드라인은 트윈 워드라인으로서 기능하는 반도체 메모리 장치.
  6. 제1항에 있어서, 상기 멀티 로우 선택부는,
    상기 결함 노말 메모리 셀 또는 결함 노말 워드라인이 하드 페일로서 프로그램된 경우에 인가되는 노말 워드라인 블로킹 신호에 응답하여 상기 노말 메모리 셀 어레이의 노말 워드라인을 비활성화하는 노말 워드라인 선택회로; 및
    상기 결함 노말 메모리 셀 또는 결함 노말 워드라인이 소프트 페일로서 프로그램된 경우에 상기 노말 워드라인 블로킹 신호를 디세이블하며, 상기 리던던시 메모리 셀 어레이의 리던던시 워드라인을 활성화하는 리던던시 워드라인 선택회로를 포함하는 반도체 메모리 장치.
  7. 복수의 노말 워드라인들에 각기 연결된 복수의 노말 메모리 셀들과, 복수의 리던던시 워드라인들에 각기 연결된 복수의 리던던시 메모리 셀들을 포함하는 메모리 블록을 복수로 가지는 메모리 셀 어레이; 및
    상기 메모리 블록 내의 노말 메모리 셀 또는 노말 워드라인에 결함이 발생된 경우에 상기 결함 노말 메모리 셀 또는 상기 결함 노말 워드라인을 상기 메모리 블록과는 다른 메모리 블록 내의 리던던시 메모리 셀 또는 리던던시 워드라인과 함께 활성화하는 멀티 로우 선택부를 포함하는 반도체 메모리 장치.
  8. 제7항에 있어서, 상기 멀티 로우 선택부는 상기 결함 노말 메모리 셀 또는 결함 노말 워드라인이 상기 테스트 동작에서 하드 페일로 판명된 상태이면 상기 리던던시 메모리 셀 또는 리던던시 워드라인을 홀로 활성화하는 반도체 메모리 장치.
  9. 제7항에 있어서, 상기 멀티 로우 선택부는,
    상기 결함 노말 메모리 셀 또는 결함 노말 워드라인이 하드 페일로서 프로그램된 경우에 인가되는 노말 워드라인 블로킹 신호에 응답하여 상기 노말 워드라인을 비활성화하는 노말 워드라인 선택회로; 및
    상기 결함 노말 메모리 셀 또는 결함 노말 워드라인이 소프트 페일로서 프로그램된 경우에 상기 노말 워드라인 블로킹 신호를 디세이블하며, 상기 리던던시 워드라인을 활성화하는 리던던시 워드라인 선택회로를 포함하는 반도체 메모리 장치.
  10. 제9항에 있어서, 상기 리던던시 워드라인 선택회로는,
    하드 페일 및 소프트 페일된 노말 메모리 셀 또는 노말 워드라인의 어드레스를 저장하며 저장된 어드레스와 동일한 어드레스가 인가될 때 리던던시 신호를 출력하는 퓨즈 프로그램 회로;
    상기 리던던시 신호를 수신하여 상기 노말 워드라인 블로킹 신호를 생성하며 상기 소프트 페일된 노말 메모리 셀 또는 노말 워드라인을 선택하는 어드레스가 인가될 경우에는 상기 노말 워드라인 블로킹 신호를 디세이블하는 블로킹 선택부; 및
    상기 리던던시 신호에 응답하여 대응되는 리던던시 워드라인을 구동하는 리던던시 워드라인 드라이버를 포함하는 반도체 메모리 장치.
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