KR20160011583A - 리드 프레임 및 그 제조 방법 - Google Patents

리드 프레임 및 그 제조 방법 Download PDF

Info

Publication number
KR20160011583A
KR20160011583A KR1020150102528A KR20150102528A KR20160011583A KR 20160011583 A KR20160011583 A KR 20160011583A KR 1020150102528 A KR1020150102528 A KR 1020150102528A KR 20150102528 A KR20150102528 A KR 20150102528A KR 20160011583 A KR20160011583 A KR 20160011583A
Authority
KR
South Korea
Prior art keywords
lead frame
film
plating layer
plating
external connection
Prior art date
Application number
KR1020150102528A
Other languages
English (en)
Inventor
료우이치 요시모토
Original Assignee
에스에이치 메테리얼스 코퍼레이션 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스에이치 메테리얼스 코퍼레이션 리미티드 filed Critical 에스에이치 메테리얼스 코퍼레이션 리미티드
Publication of KR20160011583A publication Critical patent/KR20160011583A/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49579Lead-frames or other flat leads characterised by the materials of the lead frames or layers thereon
    • H01L23/49582Metallic layers on lead frames
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93Batch processes
    • H01L24/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)

Abstract

본 발명은, 와이어 본딩용 단자의 표면을 외부 접속용 단자와 상이한 표면으로 할 수 있는 리드 프레임 및 그 제조 방법을 제공하는 것을 목적으로 한다.
이면의 적어도 일부가 외부 접속 단자로서 노출되고 표면에 반도체 소자가 실장되어 표면 실장형 반도체 패키지의 부품으로서 이용될 수 있는 금속판으로 형성되는 리드 프레임(50, 51)으로서,
상기 반도체 소자와의 본딩이 가능한 본딩용 도금층(30)이 상기 표면과 측면에 형성되고, 필름(40)이 상기 이면에 접착되어 있다.

Description

리드 프레임 및 그 제조 방법{LEAD FRAME AND MANUFACTURING METHOD THEREOF}
본 발명은 리드 프레임 및 그 제조 방법에 관한 것이다.
반도체 패키지의 소형화·박형화에 대한 요구 때문에, 반도체 패키지의 이면에 외부 접속 단자가 노출되는 표면 실장형 패키지로서, 예컨대 SON이나 QFN 타입의 패키지가 알려져 있다.
이러한 반도체 패키지에 사용되는 종래의 리드 프레임은, 부분적으로 도금을 형성하기 위한 마스크를 사용하지 않고, 전체면에 Ni와 Pd와 Au의 순서로 형성된 도금층을 갖고 있다. 이 도금은, 와이어 본딩이 가능하고, 땜납과의 접속 신뢰성도 갖기 때문에, 탑재하는 반도체 소자와의 와이어 본딩용의 내부 단자와, 외부 접속용의 외부 접속 단자 모두에 사용할 수 있다(예컨대, 특허문헌 1 참조).
특허문헌 1: 일본 특허공개 2005-79524호 공보
그러나, 와이어 본딩에 있어서의 접합성과, 외부 접속 단자의 접속에 있어서의 땜납과의 접속 신뢰성은 반드시 일치하지 않는 경우도 많으며, 용도에 따라서는, 반도체 소자와의 와이어 본딩용의 내부 단자에 형성하는 도금층을, 외부 접속용의 외부 접속 단자에 형성하는 도금층과 상이한 금속의 도금층으로 하고 싶은 경우도 있다. 그와 같은 경우에는, 전체면에 동일한 도금층을 균일하게 형성하는 것이 아니라, 내부 단자에 형성하는 도금층을 외부 단자에 형성하는 도금층과 상이하게 할 필요가 있고, 제조 공정에서도 내부 단자의 도금층 형성과 외부 접속 단자의 도금층 형성을 상이한 제조 프로세스로 할 필요가 생겨나게 되는 경우가 많다.
그래서, 본 발명은, 와이어 본딩용 단자의 표면을, 외부 접속용 단자와 상이한 표면으로 할 수 있는 리드 프레임 및 그 제조 방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해서, 본 발명의 일 양태에 따른 리드 프레임은, 이면의 적어도 일부가 외부 접속 단자로서 노출되고, 표면에 반도체 소자가 실장되어 표면 실장형 반도체 패키지의 부품으로서 이용될 수 있는 금속판으로 형성되는 리드 프레임으로서,
상기 반도체 소자와의 본딩이 가능한 본딩용 도금층이 상기 표면과 측면에 형성되고, 필름이 상기 이면에 접착되어 있다.
본 발명의 다른 양태에 따른 리드 프레임의 제조 방법은, 이면에 외부 접속 단자가 노출되고 표면에 반도체 소자가 실장되는 표면 실장형 반도체 패키지에 이용되는 리드 프레임의 제조 방법으로서,
금속판을 가공하여 리드 프레임 패턴을 형성하는 공정과,
상기 리드 프레임 패턴의 이면에 필름을 접착하는 공정과,
상기 필름을 마스크로 하여 상기 리드 프레임의 표면과 측면에 도금층을 형성하는 공정을 포함한다.
본 발명의 또 다른 양태에 따른 리드 프레임의 제조 방법은, 이면에 외부 접속 단자가 노출되고 표면에 반도체 소자가 실장되는 표면 실장형 반도체 패키지에 이용되는 리드 프레임의 제조 방법으로서,
금속판을 가공하여 리드 프레임 패턴을 형성하는 공정과,
상기 리드 프레임 패턴의 전체면에 제1 도금층을 형성하는 공정과,
상기 리드 프레임 패턴의 이면에 필름을 접착하는 공정과,
상기 필름을 마스크로 하여 상기 리드 프레임의 표면과 측면에 제2 도금층을 형성하는 공정을 포함한다.
본 발명에 따르면, 용도에 따른 적절한 본딩용의 도금층을 형성할 수 있다.
도 1은 본 발명의 제1 실시형태에 따른 리드 프레임의 일례의 단면 구성도.
도 2는 본 발명의 실시형태 1에 따른 리드 프레임의 제조 방법의 일례의 일련의 공정을 도시한 도면. 도 2의 (a)는 리드 프레임을 형성하는 금속판 준비 공정을 도시한 도면. 도 2의 (b)는 리드 프레임 패턴을 형성하는 공정을 도시한 도면. 도 2의 (c)는 필름 접착 공정의 일례를 도시한 도면이다. 도 2의 (d)는 도금 공정의 일례를 도시한 도면.
도 3은 본 발명의 제2 실시형태에 따른 리드 프레임의 일례를 도시한 단면 구성도.
도 4는 본 발명의 제2 실시형태에 따른 리드 프레임의 제조 방법의 일례의 일련의 공정을 도시한 도면. 도 4의 (a)는 금속판 준비 공정의 일례를 도시한 도면. 도 4의 (b)는 리드 프레임 패턴 형성 공정의 일례를 도시한 도면. 도 4의 (c)는 제1 도금층 형성 공정의 일례를 도시한 도면. 도 4의 (d)는 필름 접착 공정의 일례를 도시한 도면. 도 4의 (e)는 제2 도금 공정의 일례를 도시한 도면.
도 5는 제2 실시형태에 따른 리드 프레임을 이용한 표면 실장형 반도체 패키지의 일례를 도시한 도면.
도 6은 본 발명의 제1 및 제2 실시형태에 따른 리드 프레임(50, 51)의 출하 방법의 일례를 도시한 도면.
이하, 도면을 참조하여, 본 발명을 실시하기 위한 형태를 설명한다.
도 1은 본 발명의 제1 실시형태에 따른 리드 프레임의 일례의 단면 구성을 도시한 도면이다. 도 1에서, 본 발명의 제1 실시형태에 따른 리드 프레임(50)은, 리드 프레임 패턴(10)과, 본딩용 도금층(30)과, 필름(40)을 갖는다. 본딩용 도금층(30)은, 리드 프레임 패턴(10)의 상면 및 측면 상에 형성되어 있다. 또한, 필름(40)은, 리드 프레임 패턴(10)의 하면에 접착되어 있다.
제1 실시형태에 따른 리드 프레임을 상세히 설명하기 전에, 본 발명의 실시형태에 따른 리드 프레임이 이용되는 표면 실장형 반도체 모듈에 관해서 설명한다.
도 5는 본 발명의 실시형태에 따른 리드 프레임이 이용된 표면 실장형 반도체 모듈의 일례를 도시한 도면이다. 도 5에서, 리드 프레임(51)의 표면 상에 반도체 소자(60)가 실장되어 있고, 전체가 수지(80)로 밀봉되어 있다. 리드 프레임 패턴(10)은, 중앙의 반도체 소자 탑재 영역(11)과, 그 양측에 형성된 단자 영역(12)을 갖고 있고, 반도체 소자(60)는 반도체 소자 탑재 영역(11) 위에 설치되어 있다. 반도체 소자(60)의 단자(61)는, 와이어(70)를 통해 와이어 본딩에 의해 단자 영역(12)과 접속되어 있다. 여기서, 단자 영역(12)의 상면이 본딩용의 내부 단자가 되고, 하면이 외부 접속 단자가 된다. 도 5에서는, 전체의 하면에 필름(40)이 접착되어 있지만, 필름(40)을 벗겨내면, 단자 영역(12)의 하면이 노출되어, 외부에 존재하는 장치와의 전기적 접속이 가능한 외부 접속 단자로 된다. 본 실시형태에 따른 리드 프레임은, 이러한 표면 실장형 반도체 모듈의 부품으로서 이용될 수 있다.
도 1로 되돌아가, 본 발명의 제1 실시형태에 따른 리드 프레임(50)에 관해서 상세히 설명한다.
리드 프레임 패턴(10)은, 금속판이 리드 프레임의 형상으로 가공된 금속 패턴이다. 금속판은, 리드 프레임에 알맞은 여러 가지 금속 재료로 구성되어도 좋지만, 예컨대, 구리 또는 구리 합금재로 구성되어도 좋다. 한편, 도 5에서 설명한 바와 같이, 리드 프레임 패턴(10)은, 적어도 반도체 소자를 탑재하는 영역과, 반도체 소자의 단자를 와이어 본딩에 의해 전기적으로 접속하는 본딩용의 내부 단자와, 외부의 단자와의 전기적 접속을 행하기 위한 외부 접속 단자를 갖는다. 본 실시형태에 따른 리드 프레임에서는, 반도체 소자는 리드 프레임 패턴(10)의 표면 측에 탑재되고, 반도체 소자의 단자와 와이어 본딩에 의해 접속되는 본딩용의 단자도 표면 측에 형성된다. 도 1에서는, 상면 측이 표면 측에 상당하고, 하면 측이 이면 측에 상당하게 된다.
도 1에 있어서, 리드 프레임 패턴(10)의 상면(표면) 및 측면을 덮도록 도금층(30)이 형성되어 있다. 리드 프레임 패턴(10)의 표면은 본딩용의 단자를 구성하기 때문에, 도금층(30)은 본딩이 가능한 도금 재료로 구성된다. 도금층(30)은, 탑재되는 반도체 소자(60)의 종류, 용도 등에 따라 정해져도 좋지만, 예컨대 은(Ag)으로 구성되어도 좋다.
리드 프레임 패턴(10)의 이면에는 필름(40)이 접착되어 있다. 따라서, 필름(40)을 벗겨내면, 리드 프레임 패턴(10)이 노출된다. 도 5에서 설명하는 바와 같이, 리드 프레임 패턴(10)의 이면은, 외부의 장치와 전기적으로 접속 가능하게 하기 위한 외부 접속 단자로서 기능한다. 따라서, 리드 프레임 패턴(10)을 구성하는 금속 재료의 표면이 외부 접속 단자로서 기능하며, 이것이 구리 또는 구리 합금재인 경우에는, 그 표면이 외부 접속 단자가 된다.
필름(40)은, 도금 공정시에 마스크로서 기능할 수 있고, 수지 밀봉시에도 마스크로서 기능할 수 있어, 수지가 흘러나오지 않는 재료에서 선택된다. 필름(40)은, 도금 처리 및 수지 밀봉을 할 때에 마스크로서 기능할 수 있는 재료라면, 여러 가지 재료를 이용할 수 있는데, 예컨대 폴리이미드로 구성된 필름을 이용하여도 좋다. 폴리이미드는, 내열성이 높고, 도금 및 수지 밀봉할 때에 마스크로서 기능할 수 있기 때문에, 적합하게 이용할 수 있다.
한편, 필름(40)의 리드 프레임 패턴(10)의 이면에의 접착에는 다양한 접착제 또는 점착제를 이용할 수 있다. 예컨대, 필름(40)에 전술한 폴리이미드를 이용하는 경우에는, 폴리이미드계의 박막 테이프가 시판되고 있기 때문에, 그와 같은 박막 테이프를 이용하도록 하여도 좋다. 필름(40)을 리드 프레임 패턴(10)의 이면에 용이하게 접착할 수 있다.
이어서, 도 2를 이용하여, 본 발명의 실시형태 1에 따른 리드 프레임의 제조 방법에 관해서 설명한다. 도 2는 본 발명의 실시형태 1에 따른 리드 프레임의 제조 방법의 일례의 일련의 공정을 도시한 도면이다.
도 2의 (a)는 리드 프레임을 형성하는 금속판 준비 공정을 도시한 도면이다. 금속판(15)은 처음에는 패턴 등이 형성되어 있지 않은 상태로 준비된다. 한편, 금속판(15)은 용도에 따라 다양한 금속 재료로 구성되어도 좋지만, 전술한 바와 같이, 예컨대, 구리 또는 구리 합금재로 구성되어도 좋다.
도 2의 (b)는 리드 프레임 패턴을 형성하는 공정을 도시한 도면이다. 리드 프레임 패턴(10)은, 금속판(15)을 리드 프레임 형상으로 가공함으로써 얻어진다. 금속판(15)은, 에칭 가공, 프레스 가공을 포함하는 여러 가지 가공 방법에 의해 가공하여도 좋다. 비용, 가공 정밀도 등을 고려하여, 용도에 따라 금속판(15)의 가공 방법을 정할 수 있다.
리드 프레임 패턴 형성 공정에 의해 리드 프레임 패턴(10)이 형성되어, 적어도 반도체 소자 탭재 영역(11)과 단자 영역(12)이 형성된다. 또한, 도 2의 (b)에는 기재되어 있지 않지만, 리드 프레임 패턴(10)은, 굽힘 가공 등에 의해, 높이의 단차 등이 형성되어 있어도 좋다.
도 2의 (c)는 필름 접착 공정의 일례를 도시한 도면이다. 필름 접착 공정에서는, 리드 프레임 패턴(10)의 이면(하면)에 필름(40)이 접착된다. 필름(40)은, 전술한 바와 같이, 도금 처리 및 수지 밀봉을 할 때에 마스킹 가능한 재료에서 선택된다. 필름(40)의 접합은 접착제를 이용하여 행하여도 좋고, 필름(40)의 한 면에 처음부터 점착제층이 형성되어 있는 박막 테이프와 같은 필름(40)을 이용하여 접착을 행하여도 좋다. 한편, 이후의 설명에서, 접합하고 나서 고화(固化)하는 접착제와, 접합하고 나서도 고화 과정을 필요로 하지 않고 그대로의 상태를 유지하는 점착제는, 반드시 엄밀하게 구별하지 않고, 접착제라고 부른 경우라도 점착제도 포함하고 있는 것으로 한다.
도 2의 (d)는 도금 공정의 일례를 도시한 도면이다. 도금 공정에서는, 리드 프레임 패턴(10)의 이면에 필름(40)을 접착한 상태에서 도금 처리를 한다. 이에 따라, 필름(40)으로 덮여 있지 않은 리드 프레임 패턴(10)의 상면(표면)과 측면 상에만 도금층(30)이 형성된다. 도금층(30)의 재료로서는, 용도에 따라 여러 가지 도금 재료가 이용되어도 좋지만, 예컨대, Ag를 이용하여 Ag 도금층이 형성되어도 좋다.
또한, 도금 공정에서는, 예컨대 전기 도금 처리가 행해져도 좋다. 전기 도금은, 도금 용액 속에 리드 프레임 패턴(10)을 침지시키고, 리드 프레임 패턴(10)을 캐소드로 하여, 도금 용액 속에 침지된 애노드와 함께 통전함으로써 전기 도금 처리를 행한다. 필름(40)은, 도금 공정의 마스크로서 기능하며, 필름(40)으로 덮여 있지 않은 상면과 측면에만 도금층(30)이 형성되어, 리드 프레임(50)이 완성된다.
도금층(30)의 상면은, 후에 본딩용의 내부 단자가 되고, 필름(40)이 접착된 리드 프레임 패턴(10)의 하면은, 후에 외부 접속 단자로서 기능한다.
이와 같이, 실시형태 1에 따른 리드 프레임 및 그 제조 방법에 의하면, 리드 프레임 패턴(10)을 형성한 후, 이면에 필름(40)을 접착함으로써, 1회의 도금 공정을 거쳐 용이하게 단자 영역(12)의 상면과 하면을 상이한 표면에 구성할 수 있어, 리드 프레임(50)의 단자에 요구되는 다양한 요청에 유연하게 부응할 수 있다.
도 3은 본 발명의 제2 실시형태에 따른 리드 프레임의 일례를 도시한 단면 구성도이다. 제2 실시형태에 따른 리드 프레임(51)은, 리드 프레임 패턴(10)의 전체면이 도금층(20)으로 덮이고, 도금층(20)의 상면 및 측면 상에 도금층(30)이 형성되고, 하면에 필름(40)이 접착되어 있다는 점에서, 제1 실시형태에 따른 리드 프레임(50)과 상이하다. 즉, 리드 프레임 패턴(10)의 표면에, 도금층(20)이 코팅층처럼 형성되어 있다는 점에서 제1 실시형태에 따른 리드 프레임(50)과 상이하지만, 그 밖의 구성에 관해서는 제1 실시형태에 따른 리드 프레임(50)과 동일하다.
이와 같이, 리드 프레임 패턴(10)의 전체면을 도금층(30)과 상이한 재료로 이루어진 도금층(20)으로 덮고 나서 필름(40)을 하면에 접착하여, 도금층(30)을 형성하여도 좋다. 이러한 구성에 의해, 단자 영역(12)의 하면에 형성되는 외부 접속 단자의 표면이 도금층(20)으로 구성되게 된다. 즉, 리드 프레임 패턴(10)에 이용되는 금속판(15)의 재질이 아니라, 임의의 도금층(20)을 형성하여 임의의 금속 재료에 의해 외부 접속 단자를 구성하고 싶은 경우에는, 제2 실시형태에 따른 리드 프레임(51)과 같은 구성으로 함으로써, 외부 접속 단자의 표면을 원하는 금속 재료로 할 수 있다.
도금층(20)의 도금 재료는, 용도에 따라 여러 가지 재료로 할 수 있지만, 예컨대, Ni를 하지층으로서 리드 프레임 패턴(10)의 표면상에 형성하고, Ni의 표면 상에 Pd, 또 Pd의 표면 상에 Au를 형성하여 적층한 도금층(이하, 「팔라듐 도금층」이라고 불러도 되는 것으로 함)으로 하여도 좋다. 이러한 Ni, Pd 및 Au를 하층부터 순차 적층 형성한 팔라듐 도금층은, 땜납 접합에 적합한 도금층으로서 일반적으로 이용되고 있다. 구체적으로는, 구리 또는 구리 합금재가 리드 프레임 패턴(10)으로서 이용된 경우에는, 하지층의 Ni가 구리의 확산을 억제하고, 접합 표면에 귀금속의 Au를 이용하여, 특성이 양호하면서 Au보다 저렴한 Pd를 Ni와 Au 사이에 끼움으로써 품질 및 비용적으로 우수한 외부 접속 단자가 된다. 따라서, 외부 접속 단자를 구성하는 도금층(20)으로서, 이러한 땜납 접합에 알맞은 도금층을 이용하도록 하여도 좋다.
한편, 도금층(20)은, 땜납 접합에 적합한 것이 바람직한데, 땜납 접합이 가능한 재료로 구성되어 있으면 그 역할을 충분히 수행할 수 있기 때문에, 땜납 접합이 가능한 범위에서 여러 가지 재료를 선택할 수 있다.
그 밖의 구성 요소에 관해서는, 제1 실시형태에 따른 리드 프레임(50)과 동일하기 때문에, 동일한 구성 요소에 동일한 참조 부호를 붙이고 그 설명을 생략한다.
도 4는 본 발명의 제2 실시형태에 따른 리드 프레임의 제조 방법의 일례의 일련의 공정을 도시한 도면이다.
도 4의 (a)는 금속판 준비 공정의 일례를 도시한 도면이다. 본 공정은 도 2의 (a)에서 설명한 공정과 동일하기 때문에, 그 설명을 생략한다.
도 4의 (b)는 리드 프레임 패턴 형성 공정의 일례를 도시한 도면이다. 본 공정도 도 2의 (b)에서 설명한 공정과 동일하기 때문에, 그 설명을 생략한다.
도 4의 (c)는 제1 도금층 형성 공정의 일례를 도시한 도면이다. 제1 도금층 형성 공정에서는, 리드 프레임 패턴(10)의 전체면에 제1 도금층(20)이 형성된다. 제1 도금층(20)은, 도금 용액에 침지하여 통전을 행한 일반적인 전기 도금 처리에 의해 형성하여도 좋다. 이 점은 도 2의 (d)에서 설명한 것과 동일하다. 리드 프레임 패턴(10)의 전체면에는, 하등 마스크는 존재하지 않기 때문에, 전체면에 제1 도금층(20)이 형성된다.
한편, 제1 도금층(20)은, 외부 접속 단자로서 이용되기 때문에, 납땜 접속이 가능한 도금 재료로 형성되며, 바람직하게는 납땜 접속에 적합한 도금 재료로 구성된다. 전술한 Ni, Pd 및 Au를 하층부터 순차 적층 형성한 팔라듐 도금층은, 외부 접속 단자로서도 적합하기 때문에, 팔라듐 도금층을 제1 도금층(20)으로 하여도 좋다. 한편, 팔라듐 도금층을 형성하는 경우에는, 맨 처음에 Ni의 도금 용액에 리드 프레임 패턴(10)을 침지시켜 전기 도금을 행하고, 이어서, Pd의 도금 용액에 Ni 도금이 행해진 리드 프레임 패턴(10)을 침지시켜 전기 도금을 행하고, 마지막으로 Ni 및 Pd 도금이 행해진 리드 프레임 패턴(10)을 Au의 도금 용액에 침지시켜 전기 도금을 행하도록 하여도 좋다. 3개의 전기 도금조를 순차 통과시키면 되기 때문에, 용이하게 팔라듐 도금층을 형성할 수 있다.
도 4의 (d)는 필름 접착 공정의 일례를 도시한 도면이다. 본 공정도, 필름(40)을 접착하는 대상이, 제1 도금층(20)이 전체면에 형성된 리드 프레임 패턴(10)인 것 외에는, 도 2의 (c)에서 설명한 공정과 동일하기 때문에, 그 설명을 생략한다.
도 4의 (e)는 제2 도금 공정의 일례를 도시한 도면이다. 제2 도금 공정도, 제2 도금 처리를 행하는 대상이, 제1 도금층(20)으로 전체면이 덮인 리드 프레임 패턴(10)이 되는 것 이외에는, 도 2의 (d)에서 설명한 공정과 동일하며, 동일한 전기 도금 처리를 행하면 된다. 따라서, 그 설명을 생략한다.
제2 실시형태에 따른 리드 프레임 및 그 제조 방법에 의하면, 리드 프레임 패턴(10)의 전체면을 도금 처리하는 제1 도금 공정을 더함으로써, 외부 접속 단자의 표면에 임의의 도금층을 형성할 수 있으며, 용도에 따라 적절한 외부 접속 단자를 형성할 수 있다.
도 5는 제2 실시형태에 따른 리드 프레임(51)을 이용한 표면 실장형 반도체 패키지의 일례를 도시한 도면이다.
도 5에서, 필름(40)이 리드 프레임 패턴(10)에 접착한 채로 반도체 소자 탑재 영역(11) 상에 반도체 소자(60)가 탑재되고, 반도체 소자(60)의 단자(61)로부터 단자 영역(12)의 상면에 와이어(70)를 이용하여 와이어 본딩이 이루어지고, 수지(80)로 밀봉된 표면 실장형 반도체 패키지가 도시되어 있다. 이와 같이, 필름(40)을 박리하는 일없이 리드 프레임(51)을 출하하여, 필름(40)이 접착한 채로 수지 밀봉을 할 수 있다. 필름(40)에, 수지(80)가 흘러나오지 않는 재질을 갖는 재료를 이용함으로써, 용이하게 패키징할 수 있다.
한편, 단자 영역(12)의 상면(표면) 및 측면은 와이어 본딩에 적합한 Ag 등의 재료로 이루어진 제2 도금층(30)으로 덮여 있기 때문에, 와이어(70)가 단자 영역(12)의 상면에 접속되는 와이어 본딩을 적절히 행할 수 있다.
수지 밀봉 후에는 필름(40)을 벗겨냄으로써, 단자 영역(12)의 이면이 노출되어, 제1 도금층(20)이 형성된 외부 접속 단자로서 기능한다. 제1 도금층(20)은 외부 접속에 알맞은 재료로 구성되어 있기 때문에, 외부 접속도 적절하게 행할 수 있다.
이와 같이, 제2 실시형태에 따른 리드 프레임(51)은, 필름(40)을 리드 프레임(51)에 접착한 채로, 수지(80)가 흘러나오지 않는 필름(40) 상에서 수지 밀봉을 용이하게 행할 수 있기 때문에, 패키징을 행하는 측에 있어서도 이점이 크다.
한편, 도 5에서는, 실시형태 2에 따른 리드 프레임(51)을 예로 들어 설명했지만, 실시형태 1에 따른 리드 프레임(50)도 동일하게 하여 용이하게 수지 밀봉을 행할 수 있다.
도 6은 본 발명의 제1 및 제2 실시형태에 따른 리드 프레임(50, 51)의 출하 방법의 일례를 도시한 도면이다. 도 6에 도시된 바와 같이, 금속판(15) 내에, 리드 프레임(50, 51)이 복수 형성된 상태에서, 본 실시형태에 따른 리드 프레임(50, 51)은 출하될 수 있다. 반도체 소자 탑재 영역(11), 단자 영역(12) 등을 포함하는 리드 프레임 패턴(10)의 형성은, 금속판(15) 내에서, 1개의 테두리 안에 1개의 리드 프레임 패턴(10)을 형성하고, 리드 프레임 패턴(10)이 프레임으로부터 완전히 절단되지 않고, 프레임에 접속 지지된 상태에서 형성하는 것이 가능하다. 그리고, 일괄적으로 필름(40)의 접착, 도금 공정을 행함으로써, 여러 개의 리드 프레임(50, 51)을 일괄적으로 제조할 수 있다.
그리고, 이 리드 프레임(50, 51)의 납품처에서는, 도 5에 도시된 바와 같은 패키징을 일괄적으로 행한 후, 필름(40)을 박리하고, 마지막으로 프레임을 절단하여 각 패키지를 개편화(個片化)하면, 일괄적으로 리드 프레임(50, 51)의 제조 및 표면 실장형 반도체 패키지의 제조가 가능하다.
이와 같이, 본 발명의 실시형태에 따른 리드 프레임 및 그 제조 방법은, 양산화에도 적절히 대응할 수 있어, 효율적인 양산이 가능하다.
이하, 본 발명의 실시형태에 따른 리드 프레임 및 그 제조 방법을 실시한 실시예에 관해서 설명한다.
[실시예 1]
리드 프레임용 금속판(1)으로서, 두께 0.2 mm, 폭 180 mm의 띠 형상 구리(가부시키가이샤고베세이코쇼 제조: KLF-194)를 이용하여, 이 금속판(1)의 양면에, 두께 20 ㎛의 감광성 레지스트층(아사히가세이이마테리알즈가부시키가이샤 제조: 네거티브형 감광성 레지스트 AQ-2058)을 형성하였다.
그 후, 리드 프레임 패턴을 행한 유리 마스크(코니카미놀타아드반스트레이어 가부시키가이샤 제조: HY2-50P)를 이용하여 노광하고, 그 후, 현상·에칭·감광성 레지스트의 박리로, 리드 프레임 베어를 형성하였다. 그 후, 표리 전체면에 Ni, Pd, Au의 순으로 극히 얇은 도금층을 형성하였다. 이 때의 Ni의 막 두께는 0.6 ㎛, Pd의 막 두께는 0.015 ㎛, Au의 막 두께는 0.0065 ㎛였다.
그 후, 이면에 폴리이미드계 박막 테이프(Innox 제조)를 접착하고, 또 표면에 광택도 1.7 GAM의 매우 평활한 Ag 도금(고시안(High-Cyanide) Ag 도금)층을 2.5 ㎛의 두께로 형성하였다. 그 결과, 표면과 이면에서 상이한 금속 도금층을 가진 리드 프레임을 얻었다. 그 후, 이면 폴리이미드계 박막 테이프는 박리하지 않고, 그대로 접착한 상태에서 스트립 형상으로 커트가 행해지고, LED 장치의 조립 공정에 투입되어, 표면이 Ag 도금층이고, 이면이 Ag/Ni/Pd/Au 도금층인 LED 장치가 완성되었다.
[실시예 2]
실시예 1과 동일하게 형성된 리드 프레임 베어의 이면에, 폴리이미드계의 박막 테이프(도모에가와세이시 제조)를 접착하여, Ni, Pd, Au의 순으로 도금을 행하였다. 그 후, 반도체 조립 공정에서 조립되고, 몰드 봉입 후, 이면 폴리이미드계 박막 테이프는 박리되었다. 이 상태에서는 이면 측은 Cu가 노출되고 있지만, 이 Cu면에 외장 도금으로서 전해 Sn 도금을 행하여, 실시예 2에 따른 리드 프레임을 얻었다.
[실시예 3]
실시예 1과 동일하게 형성된 리드 프레임 베어의 이면에, 폴리이미드계의 박막 테이프(닛토 제조)를 접착하여, 두께 0.8 ㎛의 Ni 도금(설파민산 Ni 도금)을 행하였다. 그 위에, Ag 스트라이크(다우케미컬 제조 Silveron GT-820 Strike)를 0.05 ㎛의 두께로 형성하고, 또한 Ag/Sn 합금 도금(다우케미컬 제조 Silveron GT-820 Cyanide-free AgSn Plating)을 1.2 ㎛의 두께로 형성하였다. 그 후, 반도체 조립 공정에서 조립되고, 몰드 봉입 후, 이면 폴리이미드계 박막 테이프는 박리되었다. 이 상태에서는 이면측은 Cu가 노출되고 있지만, 이 Cu면에 외장 도금으로서 전해 Sn 도금을 행하여, 실시예 3에 따른 리드 프레임을 얻었다.
이상, 본 발명의 바람직한 실시형태에 관해서 상세히 설명하였으나, 본 발명은, 전술한 실시형태에 제한되지 않으며, 본 발명의 범위를 일탈하지 않고서, 전술한 실시형태에 다양한 변형 및 치환을 더할 수 있다.
10 : 리드 프레임 패턴 11 : 반도체 소자 탑재 영역
12 : 단자 영역 15 : 금속판
20, 30 : 도금층 40 : 필름
50, 51 : 리드 프레임 60 : 반도체 소자
70 : 와이어 80 : 수지

Claims (17)

  1. 이면의 적어도 일부가 외부 접속 단자로서 노출되고, 표면에 반도체 소자가 실장되어 표면 실장형 반도체 패키지의 부품으로서 이용될 수 있는 금속판으로 형성되는 리드 프레임으로서,
    상기 반도체 소자와의 본딩이 가능한 본딩용 도금층이 상기 표면과 측면에 형성되고, 필름이 상기 이면에 접착되는 것인 리드 프레임.
  2. 제1항에 있어서, 상기 이면은 상기 금속판이 노출된 노출면으로 되어 있고, 상기 필름이 상기 노출면에 접착되는 것인 리드 프레임.
  3. 제1항에 있어서, 상기 외부 접속 단자로서 외부와의 전기적 접속이 가능한 외부 접속용 도금층이 상기 금속판의 전체면에 형성되고, 상기 본딩용 도금층은 상기 외부 접속용 도금층 상에 형성되는 것인 리드 프레임.
  4. 제3항에 있어서, 상기 외부 접속용 도금층이 상기 이면에 형성되고, 상기 필름이 상기 외부 접속용 도금층 상에 접착되는 것인 리드 프레임.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 본딩용 도금층은 Ag 도금층인 것인 리드 프레임.
  6. 제3항 또는 제4항에 있어서, 상기 외부 접속용 도금층은 Ni, Pd 및 Au가 하층부터 순차적으로 적층 형성된 도금층으로 이루어지는 것인 리드 프레임.
  7. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 필름은 접착층 또는 점착층을 갖는 필름인 것인 리드 프레임.
  8. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 필름은, 전기 도금의 마스크로서 이용될 수 있고 수지 밀봉시에 수지가 흘러나오는 것을 방지할 수 있어 상기 외부 접속 단자를 노출시키기 위한 마스크로서 사용될 수 있는 재료로 이루어진 필름인 것인 리드 프레임.
  9. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 필름은 폴리이미드로 이루어진 필름인 것인 리드 프레임.
  10. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 금속판은 구리 또는 구리 합금재로 이루어지는 것인 리드 프레임.
  11. 이면에 외부 접속 단자가 노출되고 표면에 반도체 소자가 실장되는 표면 실장형 반도체 패키지에 이용되는 리드 프레임의 제조 방법으로서,
    금속판을 가공하여 리드 프레임 패턴을 형성하는 공정과,
    상기 리드 프레임 패턴의 이면에 필름을 접착하는 공정과,
    상기 필름을 마스크로 하여 상기 리드 프레임의 표면과 측면에 도금층을 형성하는 공정을 포함하는 리드 프레임의 제조 방법.
  12. 제11항에 있어서, 상기 필름은 접착층 또는 점착층을 갖는 테이프형 필름이고, 상기 접착층 또는 점착층을 이용하여 상기 리드 프레임 패턴의 상기 이면에 상기 필름을 접착하는 것인 리드 프레임의 제조 방법.
  13. 제11항 또는 제12항에 있어서, 상기 도금층을 형성하는 공정은 상기 리드 프레임 패턴에 Ag를 도금하는 공정을 포함하는 것인 리드 프레임의 제조 방법.
  14. 이면에 외부 접속 단자가 노출되고 표면에 반도체 소자가 실장되는 표면 실장형 반도체 패키지에 이용되는 리드 프레임의 제조 방법으로서,
    금속판을 가공하여 리드 프레임 패턴을 형성하는 공정과,
    상기 리드 프레임 패턴의 전체면에 제1 도금층을 형성하는 공정과,
    상기 리드 프레임 패턴의 이면에 필름을 접착하는 공정과,
    상기 필름을 마스크로 하여 상기 리드 프레임의 표면과 측면에 제2 도금층을 형성하는 공정을 포함하는 리드 프레임의 제조 방법.
  15. 제14항에 있어서, 상기 필름은 접착층 또는 점착층을 갖는 테이프형 필름이고, 상기 접착층 또는 점착층을 이용하여 상기 리드 프레임 패턴의 상기 이면에 상기 필름을 접착하는 것인 리드 프레임의 제조 방법.
  16. 제14항 또는 제15항에 있어서, 상기 제1 도금층은 Ni, Pd 및 Au가 하층부터 순차적으로 적층 형성되는 도금층이고, 상기 제1 도금층을 형성하는 공정은 Ni, Pd 및 Au를 순차적으로 상기 리드 프레임 패턴에 도금하는 공정을 포함하는 것인 리드 프레임의 제조 방법.
  17. 제14항 또는 제15항에 있어서, 상기 제2 도금층을 형성하는 공정은 상기 리드 프레임 패턴에 Ag를 도금하는 공정을 포함하는 것인 리드 프레임의 제조 방법.
KR1020150102528A 2014-07-22 2015-07-20 리드 프레임 및 그 제조 방법 KR20160011583A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2014149026A JP6414669B2 (ja) 2014-07-22 2014-07-22 リードフレーム及びその製造方法
JPJP-P-2014-149026 2014-07-22

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020170019464A Division KR20170020712A (ko) 2014-07-22 2017-02-13 리드 프레임 및 그 제조 방법

Publications (1)

Publication Number Publication Date
KR20160011583A true KR20160011583A (ko) 2016-02-01

Family

ID=55201658

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020150102528A KR20160011583A (ko) 2014-07-22 2015-07-20 리드 프레임 및 그 제조 방법
KR1020170019464A KR20170020712A (ko) 2014-07-22 2017-02-13 리드 프레임 및 그 제조 방법

Family Applications After (1)

Application Number Title Priority Date Filing Date
KR1020170019464A KR20170020712A (ko) 2014-07-22 2017-02-13 리드 프레임 및 그 제조 방법

Country Status (4)

Country Link
JP (1) JP6414669B2 (ko)
KR (2) KR20160011583A (ko)
CN (1) CN105304601B (ko)
TW (1) TWI606556B (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101870244B1 (ko) 2017-04-19 2018-06-22 서울시립대학교 산학협력단 초박형 실리콘 스트레인 게이지 제조 방법
KR102005178B1 (ko) 2018-02-07 2019-07-29 서울시립대학교 산학협력단 포토레지스트 보호막을 활용한 실리콘 스트레인 게이지 제조 방법
KR20190094983A (ko) * 2018-02-06 2019-08-14 주식회사 바른전자 Qfn 반도체 패키지의 제조방법

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017153590A1 (en) * 2016-03-11 2017-09-14 Atotech Deutschland Gmbh Lead-frame structure, lead-frame, surface mount electronic device and methods of producing same
JP6657331B2 (ja) * 2018-07-26 2020-03-04 大口マテリアル株式会社 リードフレーム、樹脂付きリードフレーム及び光半導体装置、並びにリードフレームの製造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005079524A (ja) 2003-09-03 2005-03-24 Matsushita Electric Ind Co Ltd 半導体装置用リードフレーム

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6142940A (ja) * 1984-08-07 1986-03-01 Hitachi Cable Ltd 半導体用リ−ドフレ−ム
JPS6149450A (ja) * 1984-08-17 1986-03-11 Hitachi Cable Ltd 半導体用リ−ドフレ−ム
JPS6214452A (ja) * 1985-07-12 1987-01-23 Hitachi Cable Ltd 半導体用リ−ドフレ−ム
JPS62204558A (ja) * 1986-03-05 1987-09-09 Shinko Electric Ind Co Ltd リ−ドフレ−ム
JP2524645B2 (ja) * 1990-03-30 1996-08-14 株式会社三井ハイテック リ―ドフレ―ムおよびその製造方法
JP2001230360A (ja) * 2000-02-18 2001-08-24 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP2003124421A (ja) * 2001-10-15 2003-04-25 Shinko Electric Ind Co Ltd リードフレーム及びその製造方法並びに該リードフレームを用いた半導体装置の製造方法
JP4857594B2 (ja) * 2005-04-26 2012-01-18 大日本印刷株式会社 回路部材、及び回路部材の製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005079524A (ja) 2003-09-03 2005-03-24 Matsushita Electric Ind Co Ltd 半導体装置用リードフレーム

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101870244B1 (ko) 2017-04-19 2018-06-22 서울시립대학교 산학협력단 초박형 실리콘 스트레인 게이지 제조 방법
KR20190094983A (ko) * 2018-02-06 2019-08-14 주식회사 바른전자 Qfn 반도체 패키지의 제조방법
KR102005178B1 (ko) 2018-02-07 2019-07-29 서울시립대학교 산학협력단 포토레지스트 보호막을 활용한 실리콘 스트레인 게이지 제조 방법

Also Published As

Publication number Publication date
JP2016025244A (ja) 2016-02-08
CN105304601B (zh) 2018-02-13
KR20170020712A (ko) 2017-02-23
CN105304601A (zh) 2016-02-03
TW201604998A (zh) 2016-02-01
JP6414669B2 (ja) 2018-10-31
TWI606556B (zh) 2017-11-21

Similar Documents

Publication Publication Date Title
KR20170020712A (ko) 리드 프레임 및 그 제조 방법
US8685795B2 (en) Flank wettable semiconductor device
US7788800B2 (en) Method for fabricating a leadframe
US7413934B2 (en) Leadframes for improved moisture reliability and enhanced solderability of semiconductor devices
US8076181B1 (en) Lead plating technique for singulated IC packages
US10211131B1 (en) Systems and methods for improved adhesion between a leadframe and molding compound in a semiconductor device
US10727169B2 (en) Semiconductor device having lead with back and end surfaces provided with plating layers
JP2011077519A (ja) リードフレーム及びその製造方法
US20140252580A1 (en) Lead frame, semiconductor package including the lead frame, and method of manufacturing the lead frame
CN111785701A (zh) 一种预电镀镍钯金引线框架及其制备方法
WO2017006633A1 (ja) 半導体装置および半導体装置の製造方法
JP2022120854A (ja) 半導体装置用基板および半導体装置
JP2005244033A (ja) 電極パッケージ及び半導体装置
US11728179B2 (en) Surface mount semiconductor device and method of manufacture
TWI752055B (zh) 多列型led用配線構件及其製造方法
JP2017500750A (ja) リードフレーム表面を処理するための方法および処理されたリードフレーム表面を有するデバイス
US9287238B2 (en) Leadless semiconductor package with optical inspection feature
KR20180118910A (ko) 표면 실장형 리드 프레임 제조 방법.
JP6889531B2 (ja) 半導体装置用基板およびその製造方法、半導体装置の製造方法
KR101677061B1 (ko) 리드프레임, 이를 이용한 반도체 패키지 및 그 제조방법
US8802498B2 (en) Method of manufacturing semiconductor package having no chip pad
JP2021082643A (ja) 半導体装置の製造方法及び半導体装置
KR20090107671A (ko) 리드프레임의 제조방법
KR20050001523A (ko) 스터드 범프용 기판의 금속 적층구조

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application
AMND Amendment
J201 Request for trial against refusal decision
J301 Trial decision

Free format text: TRIAL NUMBER: 2017101000695; TRIAL DECISION FOR APPEAL AGAINST DECISION TO DECLINE REFUSAL REQUESTED 20170213

Effective date: 20181012