TWI463497B - 記憶體存取方法及應用其之快閃記憶體 - Google Patents

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記憶體存取方法及應用其之快閃記憶體
本發明是有關於一種記憶體存取方法，且特別是有關於一種應用於快閃記憶體陣列中之記體存取方法。
在科技發展日新月異的現今時代，非揮發性記憶體裝置係被廣泛地應用在多種電子產品中；舉例來說，快閃記憶體為最為廣泛使用之非揮發性記憶體之一。一般來說，快閃記憶體中之記憶胞係具有可編程的臨界電壓，此可編程的臨界電壓係用以指示此記憶胞中儲存的資料數值。
隨著高儲存容量快閃記憶體的需求與日俱增，具有三維結構之快閃記憶體陣列係已被開發出來。然而，傳統記憶體存取方法往往會面臨資料存取精確度問題。據此，如何設計出可克服傳統方法所面臨的資料存取不精確的問題，為業界不斷致力的方向之一。
本發明有關於一種記憶體存取方法，其係應用於記憶體控制器中，以針對記憶體陣列進行存取，其中記憶體陣列包括多個記憶胞，此些記憶胞係排列成多個記憶胞串，由列選擇(String Select)訊號來進行控制。本發明相關之記憶體存取方法首先在設定期間中提供記憶胞串偏壓訊號及選擇字元線(Word-line)訊號，以決定選擇記憶胞串上之選擇記憶胞；在設定期間中，本發明相關之記憶體存取方 法更將記憶體陣列中其餘之記憶胞偏壓為導通傳輸記憶體(Pass Transistor)。本發明相關之記憶體存取方法在針對選擇記憶胞進行讀取操作之前，提供放電路徑與各記憶胞串聯接，以消除其中至少一個未選擇記憶胞串上的耦合電荷。據此，相較於傳統記憶體存取方法，本發明相關之記憶體存取方法具有可有效地消除未選擇記憶胞串上之耦合電荷、避免耦合電荷影響選擇記憶胞的存取操作及實現較高的記憶體存取準確性的優點。
根據本發明之第一方面，提出一種記憶體存取方法，應用於記憶體控制器中，以針對記憶體陣列進行存取。記憶體陣列中之多個記憶胞排列為多個記憶胞串，其由列選擇(String Select)訊號進行控制。記憶體存取方法包括下列步驟。在設定期間中提供記憶胞串偏壓訊號至此些記憶胞串之選擇記憶胞串，並提供選擇字元線訊號至選擇記憶胞串之選擇記憶胞；提供多個未選擇字元線訊號至記憶體陣列中其餘之記憶胞，以使其被偏壓為導通傳輸電晶體；及在設定期間中提供放電路徑連接至此些記憶胞串，以消除其中至少一個未選擇記憶胞串上之耦合電荷。在讀取期間中致能列選擇訊號使得選擇記憶胞串經由金屬位元線(Metal Bit Line)連接至感測單元，並經由電壓感測機制(Voltage Sensing Scheme)來針對選擇記憶胞串上之選擇記憶胞進行讀取，其中讀取期間不與設定期間重疊(Overlapped)。
根據本發明之第二方面，提出一種快閃記憶體，包括感測單元、記憶體陣列及記憶體控制器。記憶體陣列包括 多個記憶胞，排列為多個記憶胞串，且由列選擇訊號進行控制。記憶體控制器耦接至記憶體陣列，記憶體控制器更決定設定期間及讀取期間，其中讀取期間不與設定期間重疊(Overlapped)。於設定期間中，記憶體控制器提供記憶胞串偏壓訊號至此些記憶胞串中之選擇記憶胞串，並提供選擇字元線訊號至選擇記憶胞串之選擇記憶胞；提供多個未選擇字元線訊號至記憶體陣列中其餘之記憶胞，使其被偏壓為導通傳輸電晶體；及提供放電路徑連接至此些記憶胞串，以消除此些記憶胞串中至少一個未選擇記憶胞串上之耦合電荷。於讀取期間中，記憶體控制器致能列選擇訊號使得選擇記憶胞串經由金屬位元線連接至感測單元，感測單元經由電壓感測機制來針對選擇記憶胞串上之選擇記憶胞進行讀取。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：
本實施例之記憶體存取方法提供放電路徑來消除未選擇記憶胞串上的耦合電荷，以針對選擇記憶胞串上之選擇記憶胞實現精確度較高的存取操作。
請參照第1圖，其繪示依照本發明實施例之快閃記憶體的方塊圖。快閃記憶體1包括記憶體陣列10、記憶體存取電路及記憶體控制器12。舉例來說，記憶體陣列10為三維NAND型記憶體陣列，其中包括多個記憶胞。部份之記憶胞係排列成多個記憶胞串，其係經由對應之多個選擇 開關耦接至一條相同的金屬位元線(Metal Bit-line)。
請參照第2圖，其繪示乃記憶體陣列10之子區域的電路圖。舉例來說，記憶體陣列10包括金屬位元線MBL，其係被用來存取N個記憶胞串S_0、S_1、S_2、...及S_N-1，其中N為大於1之自然數。由N個記憶胞串S_0至S_N-1具有實質上相同的電路結構，接下來，係僅以其中之第i個記憶胞串S_i為例，來針對記憶胞串S_0至S_N-1做進一步的說明，其中i為大於或等於0，且小於N的整數。
第i個記憶胞串S_i包括M個記憶胞MC(i,0)、MC(i,1)、MC(i,2)、...及MC(i,M-1)、列選擇開關SW_i、接地選擇開關SWG_i、PN二極體D_i及節點N_i。列選擇開關SW_i及接地選擇開關SWG_i係以金氧半(Metal Oxide Semiconductor，MOS)電晶體來實現，記憶胞MC(i,0)至MC(i,M-1)係以臨界電壓可編程的MOS電晶體來實現。列選擇開關SW_i的源極及汲極分別連接至金屬位元線MBL及記憶胞MC(i,M-1)的源極。PN二極體D_i的正端及負端分別連接至節點N_i及接地選擇開關SWG_i的汲極。接地選擇開關SWG_i的源極係連接至記憶胞MC(i,0)的汲極，而記憶胞MC(i,1)至MC(i,M-2)係依序地串接於記憶胞MC(i,0)的源極與記憶胞MC(i,M-1)的汲極之間。
分別與記憶胞串S_0至S_N-1對應之列選擇開關SW_0至SW_N-1的控制端係接收列選擇訊號SSL，其中列選擇訊號SSL係被用來對所有之列選擇開關SW_0至SW_N-1進行整體控制。接地選擇開關SWG_0至SWG_N-1的控制端係接收接地選擇訊號GSL，其中接地選擇訊號 GSL係被用來對所有之接地選擇開關SWG_0至SWG_N-1進行整體控制。對應至相同x座標位置的各個記憶胞的控制端接收相同的字元線訊號，並受其之控制。舉例來說，記憶胞MC(0,0)、MC(1,0)、MC(2,0)、...、MC(N-1,0)對應至相同的x座標位置(x=0)，而其均受控於相同的字元線訊號SWL_0。
請再次地參照第1圖。記憶體存取電路係連接至記憶體陣列10及記憶體控制器12，並受控於記憶體控制器12來對記憶體陣列10進行存取操作。舉例來說，記憶體存取電路包括汲極偏壓電路14a、Y多工器14b1、14b2、感測單元14c及X解碼器14d。汲極偏壓電路14a提供記憶胞串偏壓電壓VB至Y多工器14b1。舉例來說，記憶體陣列1係應用反相讀取機制(Reverse Read Scheme)來進行存取操作，其中記憶胞串偏壓電壓VB對應至高位準電壓(例如高於接地電壓GND)。Y多工器14b1耦接至記憶體控制器12，以對應地提供記憶胞串偏壓訊號CSL_0至CSL_N-1，其中記憶胞串偏壓訊號CSL_0至CSL_N-1其中之一對應至記憶胞串偏壓電壓VB，使得其對應之記憶胞串S_0至S_N-1其中之一被選擇為選擇記憶胞串；而記憶胞串偏壓訊號CSL_0至CSL_N-1中剩餘之N-1個記憶胞串偏壓訊號對應至接地電壓GND。舉一個例子來說，記憶胞串偏壓訊號CSL_0對應至記憶胞串偏壓電壓VB，而其他的N-2個記憶胞串偏壓訊號CLS_1至CSL_N-1對應至接地電壓GND；換言之，記憶胞串S_0係對應地被選擇為選擇記憶胞串。
X解碼器14d受控於記憶體控制器12來提供列選擇訊號SSL、接地選擇訊號GSL及字元線訊號SWL_0至SWL_M-1。舉例來說，字元線訊號SWL_0至SWL_M-1其中之一對應至選擇字元線電壓VS，以針對選擇記憶胞串上之一個選擇記憶胞進行讀取；而字元線訊號SWL_0至SWL_M-1中剩餘之M-1個字元線電壓對應至導通字元線電壓VP，使得記憶體陣列10中其他的記憶胞被偏壓為導通傳輸電晶體(Pass Transistor)。舉例來說，字元線訊號SWL_0對應至選擇字元線電壓VS，而字元線訊號SWL_1至SWL_M-1對應至導通字元線電壓VP。換言之，選擇記憶胞串中x座標位置等於0的記憶胞係被選擇為選擇記憶胞。
舉例來說，選擇字元線電壓VS的位元係與記憶體陣列10中各記憶胞MC(0,0)至MC(N-1,M-1)的臨界電壓位準相關。在一個實施例中，記憶胞MC(0,0)至MC(N-1,M-1)具有大於接地電壓GND之臨界電壓，而選擇字元線電壓VS係具有高於接地電壓GND之電壓位準。在其他實施例中，記憶胞MC(0,0)至MC(N-1,M-1)的臨界電壓亦可實質上等於接地電壓GND；而選擇字元線電壓VS可對應地具有與接地電壓GND實質上相同之電壓位準。在本實施例中，係僅舉例來對記憶胞MC(0,0)至MC(N-1,M-1)之臨界電壓高於接地電壓GND(即是選擇字元線電壓VS具有高於接地電壓GND之位準)的情形做說明，而記憶胞MC(0,0)至MC(N-1,M-1)之臨界電壓實質上等於接地電壓GND的情形可根據本實施例之揭露類推得到。
Y多工器14b2受控於記憶體控制器12來將經由金屬位元線MBL傳輸之記憶胞串電流C_0(例如是選擇記憶胞MC(0,0)的記憶胞電流)提供至感測單元14c，如此，可針對選擇記憶胞儲存之資料值進行偵測。舉例來說，感測單元14c係應用電壓感測機制(Voltage Sensing Scheme)來針對選擇記憶胞中之資料值進行偵測。
記憶體控制器12經由記憶體存取電路耦接至記憶體陣列10，並針對其中之選擇記憶胞串上的選擇記憶胞執行存取操作。舉例來說，記憶體控制器12可以狀態機(State Machine)的方式來實現於快閃記憶體1中。接下來係以存取選擇記憶胞為記憶胞MC(0,0)的操作實例，來針對記憶體控制器12的時序控制作進一步的說明。
請參照第3圖，其繪示乃第2圖的相關訊號時序圖。記憶體控制器12決定設定期間Tsetup 及讀取期間Tdevelop ，其中設定期間Tsetup 及讀取期間Tdevelop 彼此不相互重疊(Overlapped)。
在設定期間Tsetup 中，記憶體控制器12驅動Y多工器14b1提供記憶胞串偏壓訊號CSL_0至CSL_N-1，其中記憶胞串偏壓訊號CSL_0對應至記憶胞串偏壓電壓VB，而記憶胞串偏壓訊號CSL_1至CSL_N-1對應至接地電壓GND。此外，記憶體控制器12更驅動X解碼器14d來將字元線訊號SWL_0偏壓至選擇字元線電壓VS，並將字元線訊號SWL_1至SWL_N-1偏壓至導通字元線電壓VP。據此，選擇記憶胞串S_0中之記憶胞CM(0,0)係被選擇做為選擇記憶胞，而其他的記憶胞係被導通做為導通傳輸電 晶體。
此外，在設定期間Tsetup 中，列選擇訊號SSL及接地選擇訊號GSL被提供至高電壓HV(例如高於接地電壓GND)。據此，在設定期間Tsetup 中，選擇記憶胞串S_0係實質上被偏壓為導通傳輸電晶體串。
相對地，對於未被選擇到之記憶胞串S_1至S_N-1來說，其之PN二極體D_1至D_N-1係回應於對應至接地電壓GND之記憶胞串偏壓訊號CSL_1至CSL_N-1為截止。如此，在列選擇訊號SSL之位準被提升至足以導通列選擇開關SW_1至SW_N-1的位準前，未選擇記憶胞串S_1至S_N-1為實質上浮接，其中各個未選擇記憶胞串S_1至S_N-1實質上形成一個大電容，其之一端接收字元線訊號SWL_1至SWL_N-1，另一端為浮接。更糟糕的是，字元線訊號SWL_1至SWL_N-1係同時地在設定期間Tsetup 中被提升至選擇字元線電壓VS或導通字元線電壓VP。這樣一來，將使得記憶胞串電壓V(S_0)至V(S_N-1)(例如是實質上浮接的未選擇記憶胞串S_1至S_N-1中任一個記憶胞的源極或汲極電壓及選擇記憶胞串S_0中任一個記憶胞的源極或汲極電壓)經由電容耦合效應而被提升至高電壓位準。
為了解決前述記憶胞串電壓V(S_0)至V(S_N-1)因為電容耦合效應而提高的情形，列選擇訊號SSL在設定期間SSL中亦被提高至高電壓HV。這樣一來，列選擇開關SW_1至SW_N-1對應地在設定期間中Tsetup 中導通，以將放電路徑(由金屬位元線MBL及感測單元14c所形成)連接至記 憶胞串S_0至S_N-1，以對應地將記憶胞串電壓V(S_0)至V(S_N-1)拉低至接地電壓GND，並對應地在設定期間Tsetup 中移除電容耦合效應所產生的電荷。
在讀取期間Tdevelop 中，金屬位元線MBL為浮接，且記憶體控制器12持續地提供致能之列選擇訊號SSL，如此選擇記憶胞MC(0,0)之記憶胞電流可經由金屬位元線MBL及Y多工器14b2來對金屬位元線MBL上看到的電容進行充電，使得金屬位元線MBL的電壓V(MBL)對應地被提升。記憶體控制器12更驅動感測單元14c來對電壓V(MBL)進行偵測，以對應地實現存取選擇記憶胞MC(0,0)的操作。
綜合以上，本實施例之記憶體存取方法可在設定期間Tsetup 中，經由放電路徑移除未選擇記憶胞串S_1至S_N-1上的電荷。這樣一來，可有效地避免在讀取期間Tdevelop 中所得到之選擇記憶胞MC(0,0)的記憶胞電流受到未選擇記憶胞串S_1至S_N-1的干擾。這樣一來，記憶胞電流可被應用來準確地找出選擇記憶胞MC(0,0)中所儲存之資料值。
在本實施例中，雖僅以記憶體控制器12決定兩個操作期間(即是設定期間Tsetup 及讀取期間Tdevelop )，並於其中執行對應之操作的情形為例作說明，然，本實施例之記憶體控制器12並不侷限於此。在其他例子中，記憶體控制器12更決定第二設定期間Tsetup’ ，記憶體控制器12係於其針對感測單元14c中之頁暫存器(Page Buffer)進行設定，並針對金屬位元線MBL進行偏壓，如第4圖所示。 舉例來說，列選擇訊號SSL在第二設定期間Tsetup’ 之前被拉低至接地電壓GND，據此列選擇開關SW_0至SW_N-1在第二設定期間Tsetup’ 中為關閉，以進行金屬位元線MBL之偏壓操作及頁暫存器的設定操作。
在再一個例子中，記憶體控制器12更在設定期間Tsetup 中決定第一子期間Tsetup_1 與第二子期間Tsetup_2 ，如第5圖所示。在第一子期間Tsetup_1 中，記憶體控制器12提供記憶胞串偏壓訊號CSL_0至CSL_N-1字元線訊號SWL_0至SWL_N-1。在第二子期間Tsetup_2 中，記憶體控制器12經由提供致能之列選擇訊號SSL提供放電路徑。換言之，記憶體控制器12係在提供記憶胞串偏壓訊號CSL_0至CSL_N-1及字元線訊號SWL_0至SWL_N-1的操作之後，提供放電路徑來移除未選擇記憶胞串S_1至S_N-1上之電荷。
本實施例之記憶體存取方法係應用於記憶體控制器中，以針對記憶體陣列進行存取，其中記憶體陣列包括多個記憶胞，此些記憶胞係排列成多個記憶胞串，由列選擇訊號來進行控制。本實施例之記憶體存取方法首先在設定期間中提供記憶胞串偏壓訊號及選擇字元線訊號，以決定選擇記憶胞串上之選擇記憶胞；在設定期間中，本實施例之記憶體存取方法更將記憶體陣列中其餘之記憶胞偏壓為導通傳輸記憶體。本實施例之記憶體存取方法在針對選擇記憶胞進行讀取操作之前，提供放電路徑與各記憶胞串聯接，以消除其中至少一個未選擇記憶胞串上的耦合電荷。據此，相較於傳統記憶體存取方法，本實施例之記憶 體存取方法具有可有效地消除未選擇記憶胞串上之耦合電荷、避免耦合電荷影響選擇記憶胞的存取操作及實現較高的記憶體存取準確性的優點。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
1‧‧‧快閃記憶體
10‧‧‧記憶體陣列
12‧‧‧記憶體控制器
14a‧‧‧汲極偏壓電路
14b1、14b2‧‧‧Y多工器
14c‧‧‧感測單元
14d‧‧‧X解碼器
第1圖繪示依照本發明實施例之快閃記憶體的方塊圖。
第2圖繪示乃記憶體陣列10之子區域的電路圖。
第3圖繪示乃第2圖的相關訊號時序圖。
第4圖繪示乃第2圖的另一相關訊號時序圖。
第5圖繪示乃第2圖的再一相關訊號時序圖。
Tsetup ‧‧‧設定期間
Tdevelop ‧‧‧讀取期間

Claims (8)

  1. 一種記憶體存取方法，應用於一記憶體控制器中，以針對一記憶體陣列進行存取，其中該記憶體陣列中之複數個記憶胞排列為複數個記憶胞串，該些記憶胞串係由一列選擇(String Select)訊號來進行控制，該記憶體存取方法包括：在一設定期間中，提供一記憶胞串偏壓訊號至該些記憶胞串中之一選擇記憶胞串，並提供一選擇字元線(Word-line)訊號至該選擇記憶胞串中之一選擇記憶胞；在該設定期間中，提供複數個未選擇字元線訊號至該記憶體陣列中其餘之記憶胞，以使其被偏壓為導通傳輸電晶體(Pass Transistor)；在該設定期間中，提供一放電路徑連接至該些記憶胞串，以消除該些記憶胞串中至少一個未選擇記憶胞串上之耦合電荷；以及在一讀取期間中，致能該列選擇訊號使得該選擇記憶胞串經由一金屬位元線(Metal Bit Line)連接至一感測單元，並經由電壓感測機制(Voltage Sensing Scheme)來針對該選擇記憶胞串上之該選擇記憶胞進行讀取，其中該讀取期間不與該設定期間重疊(Overlapped)。
  2. 如申請專利範圍第1項所述之記憶體存取方法，其中提供該放電路徑之步驟更包括：致能該列選擇訊號，使得該些記憶胞串同時耦接至該金屬位元線，並使得該至少一未選擇記憶胞串經由該金屬 位元線放電。
  3. 如申請專利範圍第1項所述之記憶體存取方法，更包括：於該設定期間中決定一第一子期間，其中提供該記憶胞串偏壓訊號及該選擇字元線訊號之步驟，及提供該些未選擇字元線訊號的步驟係執行於該第一子期間中。
  4. 如申請專利範圍第3項所述之記憶體存取方法，更包括：於該設定期間中決定一第二子期間，其中提供該放電路徑之步驟係執行於該第二子期間中。
  5. 一種快閃記憶體，包括：一感測單元；一記憶體陣列，包括複數個記憶胞，該些記憶胞排列為複數個記憶胞串，且該些記憶胞串係由一列選擇(String Select)訊號來進行控制；以及一記憶體控制器，耦接至該記憶體陣列，該記憶體控制器更決定一設定期間及一讀取期間，其中該讀取期間不與該設定期間重疊(Overlapped)；其中於該設定期間中，該記憶體控制器提供一記憶胞串偏壓訊號至該些記憶胞串中之一選擇記憶胞串，並提供一選擇字元線(Word-line)訊號至該選擇記憶胞串中之一選擇記憶胞； 其中於該設定期間中，該記憶體控制器提供複數個未選擇字元線訊號至該記憶體陣列中其餘之記憶胞，以使其被偏壓為導通傳輸電晶體(Pass Transistor)；其中於該設定期間中，該記憶體控制器提供一放電路徑連接至該些記憶胞串，以消除該些記憶胞串中至少一個未選擇記憶胞串上之耦合電荷；及其中於該讀取期間中，該記憶體控制器致能該列選擇訊號使得該選擇記憶胞串經由一金屬位元線(Metal Bit Line)連接至該感測單元，該感測單元經由電壓感測機制(Voltage Sensing Scheme)來針對該選擇記憶胞串上之該選擇記憶胞進行讀取。
  6. 如申請專利範圍第5項所述之快閃記憶體，其中該記憶體控制器係經由致能該列選擇訊號，使得該些記憶胞串同時耦接至該金屬位元線，並使得該至少一未選擇記憶胞串經由該金屬位元線放電，來提供該放電路徑。
  7. 如申請專利範圍第5項所述之快閃記憶體，其中該記憶體控制器更於該設定期間中決定一第一子期間，其中該記憶體控制器於該第一子期間提供該記憶胞串偏壓訊號、該選擇字元線訊號及該些未選擇字元線訊號。
  8. 如申請專利範圍第7項所述之快閃記憶體，其中該記憶體控制器更於該設定期間中決定一第二子期間，其中該記憶體控制器於該第二子期間中提供該放電路徑。
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