JP2010262696A - Ｎａｎｄ型フラッシュメモリ - Google Patents

Abstract

【課題】ウェル放電時の誤消去の防止とウェルの放電速度の向上を図る。
【解決手段】本発明の例に係るＮＡＮＤ型フラッシュメモリは、ウェル領域２５内に形成され、直列接続される複数のメモリセルＭＣと、ウェル領域２５に接続される放電回路２６と、複数のメモリセルＭＣに接続されるワード線ＷＬ１〜ＷＬｎと、ウェル領域２５の電位及びワード線ＷＬ１〜ＷＬｎの電位を制御する制御回路とを備える。制御回路は、消去動作時に、ウェル領域２５を第１電位に設定し、ワード線ＷＬ１〜ＷＬｎを第１電位よりも低い第２電位に設定し、放電回路２６は、温度に依存しない一定の放電速度を有する定電流源から構成され、消去動作後にウェル領域２５の放電を行う。
【選択図】図２

Description

本発明は、ＮＡＮＤ型フラッシュメモリの消去動作に関する。

ＮＡＮＤ型フラッシュメモリのメモリセルアレイは、複数のＮＡＮＤブロックから構成される。また、複数のＮＡＮＤブロック内のワード線は、ＮＡＮＤブロック毎に設けられる転送トランジスタユニットを介して、全てのＮＡＮＤブロックに共通のコントロールゲート線に接続される。

そして、データを消去する際、コントロールゲート線から消去対象となる選択ＮＡＮＤブロック内のワード線に０Ｖ又はマイナス電位を印加し、ウェルに２０Ｖ程度の消去電位を印加することで、選択ＮＡＮＤブロック内のメモリセルのフローティングゲートからウェルに電子を引き抜く動作を行う。

この時、消去対象とならない非選択ＮＡＮＤブロックに対応する転送トランジスタユニット内の転送トランジスタは、オフにしておく。即ち、消去時、非選択ＮＡＮＤブロック内のワード線は、フローティングである。

このため、ウェルに２０Ｖ程度の消去電位が印加されると、非選択ＮＡＮＤブロック内のワード線は、容量カップリングにより２０Ｖ近傍まで上昇し、非選択ＮＡＮＤブロック内のメモリセルに対するデータの消去が防止される。

この消去動作を終えた後、ウェルに充電された電荷を放電する動作を行う（例えば、特許文献１及び２を参照）。

ここで、ウェルの電荷を放電する期間は、短いほうが好ましいが、これを単純に短くすることはできない。

なぜなら、選択ＮＡＮＤブロック内のワード線は、０Ｖに固定されているが、ウェルの放電速度が速すぎると、ウェルの放電を開始するときに、容量カップリングにより、選択ＮＡＮＤブロック内のワード線がマイナス電位にドロップしてしまう危険性があるからである。

このような事態が発生すると、コントロールゲート線もマイナス電位となる。これに起因して、非選択ＮＡＮＤブロックに対応する転送トランジスタユニット内の転送トランジスタがオフからオンになり、非選択ＮＡＮＤブロック内のワード線の電位が２０Ｖ近傍から０Ｖにドロップする。

特開平１０−２１４４９１号公報 特開２００８−４２３６号公報

本発明は、ウェルの放電時に非選択ＮＡＮＤブロックの誤消去を防止すると同時に、ウェルの放電速度を向上する技術について提案する。

本発明の例に係るＮＡＮＤ型フラッシュメモリは、半導体基板と、前記半導体基板内に形成されるウェル領域と、前記ウェル領域内に形成され、直列接続される複数のメモリセルと、前記ウェル領域に接続される放電回路と、前記複数のメモリセルに接続されるワード線と、前記ウェル領域の電位及び前記ワード線の電位を制御する制御回路とを備え、前記制御回路は、消去動作時に、前記ウェル領域を第１電位に設定し、前記ワード線を前記第１電位よりも低い第２電位に設定し、前記放電回路は、温度に依存しない一定の放電速度を有する定電流源から構成され、前記消去動作後に前記ウェル領域の放電を行う。

本発明の例に係るＮＡＮＤ型フラッシュメモリは、半導体基板と、前記半導体基板内に形成されるウェル領域と、前記ウェル領域内に形成され、直列接続される複数のメモリセルと、前記ウェル領域に接続される放電回路と、前記複数のメモリセルに接続されるワード線と、前記ウェル領域の電位及び前記ワード線の電位を制御する制御回路とを備え、前記制御回路は、消去動作時に、前記ウェル領域を第１電位に設定し、前記ワード線を前記第１電位よりも低い第２電位に設定し、前記放電回路により前記ウェル領域の放電を開始する時又はその直前に、前記ワード線を前記第２電位よりも高い第３電位にする。

本発明によれば、ウェルの放電時に非選択ＮＡＮＤブロックの誤消去を防止でき、同時に、ウェルの放電速度を向上できる。

ＮＡＮＤ型フラッシュメモリの全体図。 メモリセルアレイ及びワード線ドライバの回路例。 ＮＡＮＤセルユニットの平面図。 ＮＡＮＤセルユニットのカラム方向の断面図。 ウェル領域の放電速度について説明する波形図。 第１実施例の消去時の状態を示す図。 第１実施例の放電中の状態を示す図。 本発明のバイアス関係と比較例のバイアス関係とを比較する図。 第２実施例の波形図。 第２実施例の放電開始時の状態を示す図。 第２実施例の放電中の状態を示す図。 本発明のバイアス関係と比較例のバイアス関係とを比較する図。 放電回路の例を示す図。 ＭＯＮＯＳ型メモリセルを示す図。 メモリシステムの例を示す図。 チップレイアウトの例を示す図。 セルユニットを示す図。

以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。

１． 基本構成
本発明の例に係るＮＡＮＤ型フラッシュメモリでは、第一に、消去動作後にウェルを放電する放電回路を、温度に依存せずに、一定の放電速度で、ウェルを放電することができる定電流源により構成する。ウェルの放電速度は、選択ＮＡＮＤブロック内のワード線の電位ドロップが発生しない程度に設定される。

第二に、ウェルの放電を開始する時又はその直前に、消去動作時に選択ＮＡＮＤブロック内のワード線に印加していた電位よりも高い電位を、選択ＮＡＮＤブロック内のワード線に印加する。

これにより、ウェルの放電時に、非選択ＮＡＮＤブロックに対応する転送トランジスタユニット内の転送トランジスタをオフのままにしておくことができるため、非選択ＮＡＮＤブロックの誤消去の防止とウェルの放電速度の向上とを同時に実現できる。

２． 実施形態
(1) ＮＡＮＤ型フラッシュメモリ
図１は、ＮＡＮＤ型フラッシュメモリの全体図を示している。

メモリセルアレイ１１は、複数のＮＡＮＤブロックＢＫ１，ＢＫ２，・・・ＢＬｊを有する。複数のＮＡＮＤブロックＢＫ１，ＢＫ２，・・・ＢＬｊの各々は、ＮＡＮＤセルユニットを有する。

データラッチ回路１２は、読み出し／書き込み時にデータを一時的にラッチする機能を有し、例えば、フリップフロップ回路から構成される。Ｉ／Ｏ(input/output)バッファ１３は、データのインターフェイス回路として、アドレスバッファ１４は、アドレス信号のインターフェイス回路として機能する。

アドレス信号には、ブロックアドレス信号、ロウアドレス信号及びカラムアドレス信号が含まれる。

ロウデコーダ１５は、ブロックアドレス信号に基づいて、複数のＮＡＮＤブロックＢＫ１，ＢＫ２，・・・ＢＬｊのうちの１つを選択する。ワード線ドライバ１７は、選択ＮＡＮＤブロック内の複数のワード線を駆動する。

カラムデコーダ１６は、カラムアドレス信号に基づいて、複数のビット線のうちの１つを選択する。

基板電位制御回路１８は、半導体基板の電位を制御する。

具体的には、ｐ型半導体基板内に、ｎ型ウェル領域とｐ型ウェル領域からなるダブルウェル領域が形成され、メモリセルがｐ型ウェル領域内に形成される場合、ｐ型ウェル領域の電位を動作モードに応じて制御する。

例えば、基板電位制御回路１８は、読み出し／書き込み動作時には、ｐ型ウェル領域を０Ｖに設定し、消去動作時には、ｐ型ウェル領域を１５Ｖ以上４０Ｖ以下の電位（例えば、２０Ｖ程度）に設定する。

電位発生回路１９は、ワード線に印加する電位を発生する。

本発明では、電位発生回路１９は、消去動作時に、例えば、０Ｖ又はマイナス電位を発生し、消去動作後のウェルの放電時に、例えば、消去動作時に発生する電位よりも高い電位（例えば、プラス電位）を発生する。

セレクタ２４は、動作モードや、選択されたワード線の位置などの情報に基づいて、選択ＮＡＮＤブロック内の複数のワード線に供給する電位の値を選択する。

制御回路２０は、基板電位制御回路１８及び電位発生回路１９の動作を制御する。

図２は、メモリセルアレイ及びワード線ドライバの回路例を示している。

メモリセルアレイ１１は、カラム方向に配置される複数のＮＡＮＤブロックＢＫ１，ＢＫ２，・・・を有する。

複数のＮＡＮＤブロックＢＫ１，ＢＫ２，・・・は、ウェル領域（例えば、ｐ型ウェル領域）２５内に配置される。ウェル領域２５には、ウェルコンタクト２７を介して、消去動作後にウェルを放電するための放電回路２６が接続される。

複数のＮＡＮＤブロックＢＫ１，ＢＫ２，・・・の各々は、ロウ方向に配置される複数のＮＡＮＤセルユニットを有する。ＮＡＮＤセルユニットは、直列接続される複数のメモリセルＭＣからなるＮＡＮＤストリングと、その両端に１つずつ接続される２つのセレクトゲートトランジスタＳＴとを有する。

ＮＡＮＤセルユニットは、例えば、図３に示すようなレイアウトを有する。ＮＡＮＤセルユニットのカラム方向の断面構造は、例えば、図４に示すような構造となる。

ＮＡＮＤセルユニットの一端は、ビット線ＢＬ１，ＢＬ２，・・・ＢＬｍに接続され、他端は、ソース線ＳＬに接続される。

メモリセルアレイ１１上には、複数のワード線ＷＬ１，・・・ＷＬｎ，・・・と複数のセレクトゲート線ＳＧＳ１，ＳＧＤ１，・・・が配置される。

例えば、ＮＡＮＤブロックＢＫ１内には、ｎ（ｎは複数）本のワード線ＷＬ１，・・・ＷＬｎと２本のセレクトゲート線ＳＧＳ１，ＳＧＤ１が配置される。ワード線ＷＬ１，・・・ＷＬｎ及びセレクトゲート線ＳＧＳ１，ＳＧＤ１は、ロウ方向に延び、それぞれ、ワード線ドライバ１７（ＤＲＶ１）内の転送トランジスタユニット２１（ＢＫ１）を介して、信号線（コントロールゲート線）ＣＧ１，・・・ＣＧｎ及び信号線ＳＧＳＶ１，ＳＧＤＶ１に接続される。

信号線ＣＧ１，・・・ＣＧｎ，ＳＧＳＶ１，ＳＧＤＶ１は、それぞれロウ方向に交差するカラム方向に延び、セレクタ２４に接続される。

転送トランジスタユニット２１（ＢＫ１）は、電源電位Ｖｃｃよりも高い電位を転送できるように、高耐圧仕様のＭＩＳＦＥＴから構成される。

ワード線ドライバ１７（ＤＲＶ１）内のブースタ２２は、ロウデコーダ１５から出力されるデコード信号を受ける。ブースタ２２は、ＮＡＮＤブロックＢＫ１が選択されているとき、転送トランジスタユニット２１（ＢＫ１）をオンにし、ＮＡＮＤブロックＢＫ１が選択されていないとき、転送トランジスタユニット２１（ＢＫ１）をオフにする。

(2) ウェル領域の放電速度について
上述のように、ＮＡＮＤ型フラッシュメモリでは、複数のＮＡＮＤブロック内のワード線が、ＮＡＮＤブロック毎に設けられる転送トランジスタユニットを介して、全てのＮＡＮＤブロックに共通のコントロールゲート線に接続される。

このため、消去動作後にウェル領域の放電を開始するとき、容量カップリングにより、選択ＮＡＮＤブロック内のワード線が０Ｖからマイナス電位にドロップすると、非選択ＮＡＮＤブロックに対して誤消去が発生する可能性がある。

具体的には、消去動作時、例えば、図５の波形図に示すように、消去対象となる選択ＮＡＮＤブロックに対応する選択転送トランジスタユニットのゲートを“Ｈ(high level)”にし、選択ＮＡＮＤブロック内のワード線に０Ｖを印加する。また、ウェル領域には、２０Ｖ程度の消去電位ＶＥＲＡを印加する。

この時、消去対象とならない非選択ＮＡＮＤブロックに対応する非選択転送トランジスタユニットのゲートには、“Ｌ(low level)”として、例えば、０Ｖが印加されるため、この時、非選択ＮＡＮＤブロック内のワード線は、フローティングである。

従って、ウェル領域に消去電位ＶＥＲＡが印加されると、非選択ＮＡＮＤブロック内のワード線は、容量カップリングにより消去電位ＶＥＲＡの近傍まで上昇する。

この後、放電回路を用いて、ウェル領域の放電を行う。この時、選択ＮＡＮＤブロック内のワード線は、０Ｖに固定されているが、ウェル領域の放電速度が速すぎると、ウェル領域の放電を開始するときに、容量カップリングにより、選択ＮＡＮＤブロック内のワード線がマイナス電位にドロップしてしまう（図５の点線）。

このため、コントロールゲート線もマイナス電位になる（図５の点線）。

ここで、非選択ＮＡＮＤブロックに対応する非選択転送トランジスタユニット内の転送トランジスタにおいては、ワード線がフローティング（〜ＶＥＲＡ）、コントロールゲート線がマイナス電位、ゲートが０Ｖというバイアス状態になる。

即ち、この状態は、コントロールゲート線が０Ｖのときに、バックゲートバイアスとしてマイナス電位が与えられた状態と等価になる。

従って、転送トランジスタの閾値電圧をＶｔｈ、コントロールゲート線の電位を−α２とすると、α２＞Ｖｔｈのとき、転送トランジスタがオンになり、非選択ＮＡＮＤブロックにおいて誤消去が発生し易くなる。

そこで、データを消去した後のウェル領域の放電時においては、ウェル領域の放電速度は、このような誤消去モードが発生しない程度に設定される。

具体的には、ウェル領域の電荷を放電する放電回路（デプレッションタイプＦＥＴ）の駆動力は、温度に依存する。即ち、ＦＥＴの閾値電圧は、低温で低くなり、電流が多くなる状態になる一方、高温で高くなり、電流が少なくなる状態になる。

このため、ウェル領域の放電速度は、ＦＥＴが最も電流を流す（最も放電速度が速い）低温状態において、選択ＮＡＮＤブロック内のワード線の電位ドロップ量（−α１）により、上述の誤消去が発生しない程度の放電速度にチューニングされる（図５の波形Ａ）。

しかし、この場合、高温状態においては、ウェル領域の放電速度が遅くなるため、結果として、消去期間が長くなる。

(3) 第１実施例
第１実施例では、ウェル領域を放電する放電回路を、温度に依存せずに、一定の放電速度で、ウェル領域を放電することができる定電流源により構成することを提案する。

このような定電流源は、例えば、バンドギャップリファレンス回路などを用いることにより容易に形成することができる。

ウェル領域の放電速度は、誤消去が発生しない程度の放電速度、例えば、選択ＮＡＮＤブロック内のワード線の電位ドロップを図５の−α１又はそれよりも小さく抑えることができる程度にチューニングされる。

まず、図６に示すように、消去動作時、消去対象となる選択ＮＡＮＤブロックＢＫ−ｓｅｌに対応する選択転送トランジスタユニット２１−ｓｅｌのゲートを“Ｈ”にし、選択ＮＡＮＤブロックＢＫ−ｓｅｌ内のワード線ＷＬに０Ｖを印加する。また、ウェル領域２５には、ウェルコンタクト２７を介して、２０Ｖ程度の消去電位ＶＥＲＡを印加する。

この時、消去対象とならない非選択ＮＡＮＤブロックＢＫ−ｕｎｓｅｌに対応する非選択転送トランジスタユニット２１−ｕｎｓｅｌのゲートには、“Ｌ”として、例えば、０Ｖが印加されるため、この時、非選択ＮＡＮＤブロックＢＫ−ｕｎｓｅｌ内のワード線ＷＬは、フローティングである。

従って、ウェル領域２５に消去電位ＶＥＲＡが印加されると、非選択ＮＡＮＤブロックＢＫ−ｕｎｓｅｌ内のワード線ＷＬは、容量カップリングにより消去電位ＶＥＲＡの近傍まで上昇する。

この後、図７に示すように、放電回路２６を用いて、ウェル領域２５の放電を行う。この時、選択ＮＡＮＤブロックＢＫ−ｓｅｌ内のワード線ＷＬは、ウェル領域２５の放電を開始するときに、容量カップリングによりマイナス電位（０−α１）Ｖにドロップする。

このため、コントロールゲート線ＣＧも、マイナス電位（０−α１）Ｖになる。

ここで、非選択ＮＡＮＤブロックＢＫ−ｕｎｓｅｌに対応する非選択転送トランジスタユニット２１−ｕｎｓｅｌ内の転送トランジスタにおいては、ワード線ＷＬがフローティング（〜ＶＥＲＡ）、コントロールゲート線ＣＧがマイナス電位（０−α１）Ｖ、ゲートが０Ｖというバイアス状態になる。

しかし、転送トランジスタの閾値電圧をＶｔｈとすると、α１＜Ｖｔｈであるため、転送トランジスタがオンになることはなく、非選択ＮＡＮＤブロックＢＫ−ｕｎｓｅｌにおいて誤消去が発生することもない。

尚、図８に、本発明のバイアス関係と比較例のバイアス関係とを示す。同図において、α２は、図５のα２に相当し、α２＞α１である。

以上のように、第１実施例によれば、ウェル領域の放電時に、非選択ＮＡＮＤブロックに対応する転送トランジスタユニット内の転送トランジスタをオフのままにしておくことができるため、非選択ＮＡＮＤブロックの誤消去の防止とウェルの放電速度の向上とを同時に実現できる。

(4) 第２実施例
第２実施例では、ウェル領域の放電を開始する時又はその直前に、消去動作時に選択ＮＡＮＤブロック内のワード線に印加していた電位よりも高い電位を、選択ＮＡＮＤブロック内のワード線に印加することを提案する。

この電位は、ウェル領域の放電による選択ＮＡＮＤブロック内のワード線の電位ドロップにより、非選択ＮＡＮＤブロックに対応する非選択転送トランジスタユニットがオンにならない程度の値にする。

この電位は、ウェル領域の放電による選択ＮＡＮＤブロック内のワード線の電位ドロップ量αよりも大きい値、例えば、電源電位Ｖｄｄであることが望ましい。

図９は、第２実施例の波形図を示している。

図１０は、ウェル領域の放電開始時のバイアス状態、図１１は、ウェル領域の放電中のバイアス状態を示している。

まず、図９に示すように、消去動作時、消去対象となる選択ＮＡＮＤブロックに対応する選択転送トランジスタユニットのゲートを“Ｈ”にし、選択ＮＡＮＤブロック内のワード線に０Ｖを印加する。また、ウェル領域には、２０Ｖ程度の消去電位ＶＥＲＡを印加する。

この時、消去対象とならない非選択ＮＡＮＤブロックに対応する非選択転送トランジスタユニットのゲートには、“Ｌ”として、例えば、０Ｖが印加されるため、この時、非選択ＮＡＮＤブロック内のワード線は、フローティングである。

従って、ウェル領域に消去電位ＶＥＲＡが印加されると、非選択ＮＡＮＤブロック内のワード線は、容量カップリングにより消去電位ＶＥＲＡの近傍まで上昇する。

次に、図９及び図１０に示すように、ウェル領域２５の放電を開始する時又はその直前に、消去動作時に選択ＮＡＮＤブロックＢＫ−ｓｅｌ内のワード線ＷＬに印加していた電位（例えば、０Ｖ）よりも高い電位（例えば、Ｖｄｄ）を、コントロールゲート線ＣＧを介して、選択ＮＡＮＤブロックＢＫ−ｓｅｌ内のワード線ＷＬに印加する。

この後、図９及び図１１に示すように、放電回路２６を用いて、ウェル領域２５の放電を行う。この時、選択ＮＡＮＤブロックＢＫ−ｓｅｌ内のワード線ＷＬは、ウェル領域２５の放電を開始するときに、容量カップリングによりＶｄｄ−αＶにドロップする。

このため、コントロールゲート線ＣＧも、Ｖｄｄ−αＶになる。

ここで、非選択ＮＡＮＤブロックＢＫ−ｕｎｓｅｌに対応する非選択転送トランジスタユニット２１−ｕｎｓｅｌ内の転送トランジスタにおいては、ワード線ＷＬがフローティング（〜ＶＥＲＡ）、コントロールゲート線ＣＧがＶｄｄ−αＶ、ゲートが０Ｖというバイアス状態になる。

しかし、転送トランジスタの閾値電圧をＶｔｈとすると、α−Ｖｄｄ＜Ｖｔｈであるため、転送トランジスタがオンになることはなく、非選択ＮＡＮＤブロックＢＫ−ｕｎｓｅｌにおいて誤消去が発生することもない。

尚、図１２に、本発明のバイアス関係と比較例のバイアス関係とを示す。同図において、αは、ウェル領域を放電するときの選択ＮＡＮＤブロック内のワード線の電位ドロップ量である。

以上のように、第２実施例によれば、ウェル領域の放電時に、非選択ＮＡＮＤブロックに対応する転送トランジスタユニット内の転送トランジスタをオフのままにしておくことができるため、非選択ＮＡＮＤブロックの誤消去の防止とウェルの放電速度の向上とを同時に実現できる。

(5) 放電回路の例
図１３は、放電回路の例を示している。

放電回路２６は、定電流源Ｉを有する。定電流源Ｉは、例えば、バンドギャップリファレンス回路から構成され、温度に依存しない定電流Ｉｒｅｆを発生する。定電流Ｉｒｅｆは、定電流源Ｉから、Ｎチャネル型ＦＥＴ ＮＡを介して、電源端子（例えば、接地端子）Ｖｓｓに向かって流れる。

また、ウェルコンタクト２７と電源端子（例えば、接地端子）Ｖｓｓとの間には、ストレス緩和のための高耐圧仕様のデプレッションタイプＦＥＴと、Ｎチャネル型ＦＥＴ Ｎ１，Ｎ２，…Ｎｎ，ＴＥ１，ＴＥ２，…ＴＥｎとが接続される。

ウェル領域の放電時には、イネーブル信号Ｅｎが“Ｈ”になり、Ｎチャネル型ＦＥＴ ＴＥ１，ＴＥ２，…ＴＥｎがオンになる。

また、Ｎチャネル型ＦＥＴ ＮＡとＮチャネル型ＦＥＴ Ｎ１，Ｎ２，…Ｎｎとは、カレントミラー回路を構成するため、ｎ×Ｉｒｅｆにより、ウェル領域を放電することができる。

(6) メモリセルについて
メモリセルは、フローティングゲート電極及びコントロールゲート電極を有するスタックゲート構造に限られない。本発明は、以下のセル構造を有するメモリセルに対しても適用可能である。

図１４は、ＭＯＮＯＳ型又はＳＯＮＯＳ型のメモリセルを示している。
ＭＯＮＯＳ型又はＳＯＮＯＳ型とは、電荷蓄積層が絶縁膜から構成される不揮発性半導体メモリセルをいうものとする。

半導体基板（アクティブエリア）３１内には、ソース／ドレイン拡散層３２が配置される。ソース／ドレイン拡散層３２間のチャネル領域上には、ゲート絶縁膜（トンネル絶縁膜）３３、電荷蓄積層３４、ブロック絶縁膜３５及びコントロールゲート電極（ワード線ＷＬ）３６が配置される。

ブロック絶縁膜３５は、例えば、ＯＮＯ(oxide/nitride/oxide)膜、高誘電率(high-k)材料などから構成される。

(7) その他
メモリセルがＰ型ウェル領域内のＮチャネル型ＦＥＴから構成される場合、消去動作時、ウェル領域に消去電位ＶＥＲＡを与えると、ウェル領域とその中の拡散層からなるダイオードが順方向にバイアスされるため、ソース線（セルソース）及びビット線も、消去電位ＶＥＲＡになる。

ここで、本発明では、ウェル領域の放電とは別に、ソース線及びビット線の放電を独立に制御することも可能である。この場合、ソース線及びビット線の放電速度は、ウェル領域の放電速度を考慮して決定される。

３． 適用例
本発明のＮＡＮＤ型フラッシュメモリは、２値(2-level)タイプ及び多値(multi-level)タイプのいずれにも適用可能である。また、本発明は、ＢｉＣＳ(bit cost scalability)−ＮＡＮＤなどの３次元ＮＡＮＤ型フラッシュメモリに適用することもできる。

本発明のＮＡＮＤ型フラッシュメモリが適用されるシステムの例を説明する。

図１５は、メモリシステムの一例を示している。
このシステムは、例えば、メモリカード、ＵＳＢメモリなどである。

パッケージ４１内には、回路基板(circuit board)４２、複数の半導体チップ４３，４４，４５が配置される。回路基板４２と半導体チップ４３，４４，４５とは、ボンディングワイヤ４６により電気的に接続される。半導体チップ４３，４４，４５のうちの１つが、本発明に係わるＮＡＮＤ型フラッシュメモリである。

ところで、最近では、複数の半導体チップ４３，４４，４５を、ボンディングワイヤ４６ではなく、半導体基板を貫通するいわゆるスルーシリコンビアにより電気的に接続する技術も開発されつつある。本発明は、このようなスルーシリコンビアが適用されたシステムにも適用可能である。

図１６は、チップレイアウトを示している。
半導体チップ５０上には、メモリセルアレイ５１Ａ，５１Ｂが配置される。メモリセルアレイ５１Ａ，５１Ｂは、それぞれ、第２方向に配置されるＮＡＮＤブロックＢＫ０，ＢＫ１，・・・ＢＫｎ−１を有する。ＮＡＮＤブロックＢＫ０，ＢＫ１，・・・ＢＫｎ−１の各々は、第１方向に配置される複数のセルユニットＣＵを有する。

セルユニットＣＵは、図１７に示すように、第２方向に直列接続される複数のメモリセルＭＣと、その両端に１つずつ接続される２つのセレクトゲートトランジスタＳＴとから構成されるＮＡＮＤストリングである。

メモリセルアレイ５１Ａ，５１Ｂ上には、それぞれ、第２方向に延びるビット線ＢＬが配置される。メモリセルアレイ５１Ａ，５１Ｂの第２方向の両端には、ページバッファ（ＰＢ）５３が配置される。ページバッファ５３は、読み出し／書き込み時に、読み出しデータ／書き込みデータを一時的に記憶する機能を有する。また、ページバッファ５３は、読み出し時、又は、書き込み／消去動作のベリファイ時に、センスアンプ（Ｓ／Ａ）として機能する。

メモリセルアレイ５１Ａ，５１Ｂの第１方向の一端（半導体チップ５０の縁側の端部とは反対側の端部）には、ロウデコーダ（ＲＤＣ）５４が配置される。また、メモリセルアレイ５１Ａ，５１Ｂの第２方向の一端側には、半導体チップ５０の縁に沿ってパッドエリア５２が配置される。ページバッファ５３とパッドエリア５２との間には、周辺回路５５が配置される。

４． むすび
本発明によれば、ウェルの放電時に選択ＮＡＮＤブロック内のワード線の電位ドロップを抑えて非選択ＮＡＮＤブロックの誤消去を防止でき、同時に、ウェルの放電速度を向上できる。

本発明の例は、上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。

本発明は、ＮＡＮＤ型フラッシュメモリの高速動作及び信頼性の向上に貢献できる技術として産業上のメリットは多大である。

１１，５１Ａ，５１Ｂ： メモリセルアレイ、 １２： データラッチ回路、 １３： Ｉ／Ｏバッファ、 １４： アドレスバッファ、 １５： ロウデコーダ、 １６： カラムデコーダ、 １７： ワード線ドライバ、 １８： 基板電位制御回路、 １９： 電位発生回路、 ２０： 制御回路、 ２１： 転送トランジスタユニット、 ２２： ブースタ、 ２４： セレクタ、 ２５： ウェル領域、 ２６： 放電回路、 ２７： ウェルコンタクト、 ３１： 半導体基板、 ３２： ソース／ドレイン拡散層、 ３３： ゲート絶縁膜（トンネル絶縁膜）、 ３４： 電荷蓄積層、 ３５： ブロック絶縁膜、 ３６： コントロールゲート電極、 ４１： パッケージ、 ４２： 回路基板、 ４３，４４，４５： 半導体チップ、 ５２： パッドエリア、 ５３： ページバッファ、 ５４： ロウデコーダ、 ５５： 周辺回路。

Claims (5)

1. 半導体基板と、前記半導体基板内に形成されるウェル領域と、前記ウェル領域内に形成され、直列接続される複数のメモリセルと、前記ウェル領域に接続される放電回路と、前記複数のメモリセルに接続されるワード線と、前記ウェル領域の電位及び前記ワード線の電位を制御する制御回路とを具備し、
   前記制御回路は、消去動作時に、前記ウェル領域を第１電位に設定し、前記ワード線を前記第１電位よりも低い第２電位に設定し、前記放電回路は、温度に依存しない一定の放電速度を有する定電流源から構成され、前記消去動作後に前記ウェル領域の放電を行うこと特徴とするＮＡＮＤ型フラッシュメモリ。
2. 前記制御回路は、前記放電回路により前記ウェル領域の放電を開始する時又はその直前に、前記ワード線を前記第２電位よりも高い第３電位にすること特徴とする請求項１に記載のＮＡＮＤ型フラッシュメモリ。
3. 半導体基板と、前記半導体基板内に形成されるウェル領域と、前記ウェル領域内に形成され、直列接続される複数のメモリセルと、前記ウェル領域に接続される放電回路と、前記複数のメモリセルに接続されるワード線と、前記ウェル領域の電位及び前記ワード線の電位を制御する制御回路とを具備し、
   前記制御回路は、消去動作時に、前記ウェル領域を第１電位に設定し、前記ワード線を前記第１電位よりも低い第２電位に設定し、前記放電回路により前記ウェル領域の放電を開始する時又はその直前に、前記ワード線を前記第２電位よりも高い第３電位にすること特徴とするＮＡＮＤ型フラッシュメモリ。
4. 前記第１電位は、プラス電位であり、前記第２電位は、０Ｖ又はマイナス電位であることを特徴とする請求項１乃至３のいずれか１項に記載のＮＡＮＤ型フラッシュメモリ。
5. 前記ウェル領域の放電は、前記複数のメモリセルの一端に接続されるソース線の放電及び前記複数のメモリセルの他端に接続されるビット線の放電とは別に制御されることを特徴とする請求項１乃至４のいずれか１項に記載のＮＡＮＤ型フラッシュメモリ。

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