TWI619217B - 接墊結構及其製造方法 - Google Patents

Abstract

一種接墊結構，包括多個材料對以及多個接墊。多個材料對相互堆疊於基底上，以形成一階梯結構。階梯結構的一階包括一個材料對。每一個材料對包括導體層以及位於導體層上的介電層。每一個接墊嵌入於階梯結構的一階中且外露於該階所對應的介電層與該階上方的另一階。接墊之一者的厚度大於導體層之一者的厚度。

Description

接墊結構及其製造方法

本發明是有關於一種接墊結構及其製造方法，且特別是有關於一種用於三維記憶元件的接墊結構及其製造方法。

隨著記憶元件的積集度增加，為了達到高密度以及高效能的目標，以三維記憶元件取代二維記憶元件已然成為一種趨勢。而垂直式記憶元件便是三維記憶元件中的一種。雖然垂直式記憶元件可提升單位面積內的記憶體容量，但也增加了垂直式記憶元件中內連線的困難度。

一般而言，三維記憶元件常以具有階梯結構的導體層當作接墊，並利用接墊與其上的接觸窗當作內連線結構，以利於連接每一層的元件與其他元件。然而，在進行接觸窗蝕刻製程時，會因階梯結構中不同位置的接墊與其上的介電層的頂面之間的高度差異，使得階梯結構中最頂接墊被過度蝕刻，進而導致接觸窗開口貫穿最頂接墊並延伸至其下方的導體層上。如此一來，後續所形成的接觸窗則會由於電性連接兩個接墊或導體層，進而導致元件電性故障。因此，如何提供一種接墊結構及其製造方法，以避免過度蝕刻具有階梯結構的接墊結構，為目前重要的一門課題。

本發明提供一種具有階梯結構的接墊結構及其製造方法，其可防止接觸窗開口製程期間因過度蝕刻所導致的電性故障問題。

本發明提供一種具有階梯結構的接墊結構及其製造方法，其可提升製程裕度並增加製程良率。

本發明提供一種接墊結構，包括多個材料對以及多個接墊。多個材料對相互堆疊於基底上，以形成一階梯結構。階梯結構的一階包括一個材料對。每一個材料對包括導體層以及位於導體層上的介電層。每一個接墊嵌入於階梯結構的一階中且外露於該階所對應的介電層與該階上方的另一階。接墊之一者的厚度大於導體層之一者的厚度。

在本發明的一實施例中，所述多個材料對沿著XY方向的平面延伸。所述多個材料對之一者突出於其上方的所述多個材料對之另一者的一側且暴露出相對應的所述接墊的表面。

在本發明的一實施例中，所述接墊結構更包括多個插塞沿著Z方向延伸且分別配置於所述接墊上。

在本發明的一實施例中，各接墊的寬度大於所對應的插塞的底部寬度。

在本發明的一實施例中，所述插塞的材料與所述接墊的材料相同。

在本發明的一實施例中，所述插塞的材料與所述接墊的材料不同。

在本發明的一實施例中，從上視角度而言，所述接墊的形狀包括方形、圓形、矩形、長條形或其組合。

在本發明的一實施例中，從上視角度而言，當所述接墊的形狀為長條形時，所述接墊沿著X方向排列並沿著Y方向延伸。

在本發明的一實施例中，所述接墊結構更包括墊層位於所述階梯結構與所述基底之間。

本發明提供一種接墊結構的製造方法，其步驟如下。於基底上形成堆疊結構。堆疊結構包括相互堆疊的多個材料對。多個材料對由上至下包括第一材料對至第N材料對，N為大於1的整數。每一個材料對包括第一層以及位於第一層上的第二層。於第一材料對中形成多個第一開口。第一開口暴露出第二材料對的頂面。進行圖案化製程，以將堆疊結構圖案化為階梯結構，並於階梯結構的每一階中形成第二開口。第二開口的垂直投影位置分別對應於第一開口的位置。將多個第三層分別填入第二開口中，其中第三層之一者的厚度大於第一層之一者的厚度。

在本發明的一實施例中，將第三層分別填入第二開口中之後，更包括以下步驟。於基底上形成介電層。介電層覆蓋階梯結構的表面與第三層的頂面。於介電層中形成多個接觸窗開口。接觸窗開口分別暴露出第三層的頂面。將多個插塞分別填入接觸窗開口中，使得插塞之一者與所對應的第三層連接。

在本發明的一實施例中，所述第一層的材料包括氮化矽，第二層的材料包括氧化矽，第三層的材料包括氮化矽。

在本發明的一實施例中，於基底上形成介電層之後且形成接觸窗開口之前，更包括進行鎢取代製程，以將第一層的材料與第三層的材料取代為鎢（W）。

在本發明的一實施例中，所述鎢取代製程包括以下步驟。於介電層與階梯結構中形成至少一狹縫（slit）。至少一狹縫延伸至階梯結構的底面，以暴露出多個材料對的第一層的部分截面。於至少一狹縫中施加蝕刻劑，移除第一層與第三層以形成多個空隙。進行沉積製程，以於空隙中分別形成多個鎢層。

在本發明的一實施例中，所述第一層的材料包括多晶矽，第二層的材料包括氧化矽，第三層的材料包括多晶矽。

在本發明的一實施例中，所述插塞的材料包括鎢（W）。

在本發明的一實施例中，進行所述圖案化製程的步驟如下。於堆疊結構上形成光阻層。光阻層暴露出第一開口之一者。進行第一蝕刻製程，移除部分第一材料對與部分第二材料對，以將第一開口之一者的形狀轉移到第二材料對中。修整光阻層，以暴露出第一開口之另一者。進行第二蝕刻製程，移除部分第一材料對、部分第二材料對以及部分第三材料對，以將第一開口之另一者的形狀轉移到第二材料對中並將第一開口之一者的形狀轉移到第三材料對中。重複修整光阻層與進行第二蝕刻製程的步驟，直到形成階梯結構。

在本發明的一實施例中，所述接墊結構的製造方法更包括在階梯結構與基底之間形成墊層。

基於上述，本實施例可藉由在堆疊結構的最頂材料對中形成多個開口。接著，將所述堆疊結構圖案化為一階梯結構，以將所述開口轉移並形成在階梯結構的每一階中。然後，將導體材料填入所述開口中，以形成接墊。因此，相較於習知的接墊，本實施例之接墊的厚度較厚，其可防止接觸窗開口製程期間因過度蝕刻所導致的電性故障問題。另外，以厚度較厚的接墊當作形成接觸窗開口的蝕刻停止層，其可提升接觸窗開口製程的製程裕度並增加製程良率。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

參照本實施例之圖式以更全面地闡述本發明。然而，本發明亦可以各種不同的形式體現，而不應限於本文中所述之實施例。圖式中的層與區域的厚度會為了清楚起見而放大。相同或相似之參考號碼表示相同或相似之元件，以下段落將不再一一贅述。

圖1是依照本發明一實施例的一種記憶元件的上視示意圖。圖2是圖1之A-A’線的剖面示意圖。

請參照圖1與圖2，本發明之第一實施例提供一種記憶元件，其包括基底100。從上視圖來看，基底100包括接墊區10、陣列區20以及周邊區30。接墊區10位於陣列區20與周邊區30之間。在一實施例中，陣列區20可例如是記憶胞陣列區。周邊區30可包括多個低壓半導體元件，例如是低壓N型金氧半導體（LV-NMOS）電晶體、低壓P型金氧半導體（LV-PMOS）電晶體或其組合。從剖面圖來看，如圖2所示，接墊區10包括具有階梯結構的多個材料對132、分別嵌入於多個材料對132的多個接墊120以及分別配置於多個接墊120上的多個插塞124。接墊120與插塞124可用以當作內連線結構，以電性連接階梯結構中的每一階的元件與其他元件。

具體來說，請同時參照圖1與圖2，多個材料對132自陣列區20延伸並終止於接墊區10。多個材料對132沿著XY方向的平面延伸並相互堆疊成一階梯結構。所述階梯結構的一階包括一個材料對。每一個材料對包括導體層（或第一層）以及位於所述導體層上的一介電層（或第二層）。舉例來說，如圖2所示，導體層114a與介電層106a可視為一個材料對132a或是階梯結構的一階；而導體層114b與介電層106b可視為另一個材料對132b或是階梯結構的另一階。其他材料對的配置同上述，於此便不再贅述。在一實施例中，導體層114a與介電層106a的組合可視為最底材料對132a，其突出於其上方由導體層114b與介電層106b所構成的材料對132b的一側，使得嵌入於導體層114a與介電層106a中的接墊120a暴露出來。相似地，由導體層114b與介電層106b所構成的材料對132b突出於其上方由導體層114c與介電層106c所構成的材料對132c的一側，使得嵌入於導體層114b與介電層106b中的接墊120b暴露出來。其他材料對的堆疊方式同上述，於此便不再贅述。

另一方面，如圖2所示，多個插塞124沿著Z方向延伸且分別配置於多個接墊120上。舉例來說，插塞124a配置並連接於接墊120a上，使得插塞124a藉由接墊120a與導體層114a電性連接。相似地，插塞124b配置並連接於接墊120b上，使得插塞124b藉由接墊120b與導體層114b電性連接。其他插塞的配置與連接方式同上述，於此便不再贅述。

此外，接墊區10更包括多條狹縫130，其自陣列區20延伸並終止於接墊區10。詳細地說，多條狹縫130沿著X方向延伸，並沿著Y方向排列，使得每一條狹縫130位於相鄰兩列（其沿著X方向延伸）的插塞124之間。雖然圖1中僅繪示出排列成7×4陣列的插塞124以及3條狹縫130，但本發明不限於此。在其他實施例中，可依設計者的需求來調整插塞124與狹縫130的數量與排列。

需注意的是，接墊120a-120f不僅用以電性連接插塞124a-124f以及導體層114a-114f，還可在接觸窗開口製程期間用以當作蝕刻停止層。舉例來說，如圖2的接墊120a的放大圖所示，由於接墊120a的厚度T1大於導體層114a的厚度T2，因此，厚度較厚的接墊120a可有效阻擋接觸窗開口製程期間的過度蝕刻。也就是說，即使是最頂插塞124f也不會貫穿最頂接墊120f並延伸至其下方的導體層114e。因此，本實施例之厚度較厚的接墊120便可防止接觸窗開口製程期間因過度蝕刻所導致的電性故障問題。接墊120a的厚度T1可例如是70奈米（nm）至90 nm。

圖3A至圖3O是沿著圖1之A-A’線的製造流程的剖面示意圖。

請參照圖3A，首先，提供基底100。在一實施例中，基底100可例如是半導體基底、半導體化合物基底或是絕緣層上有半導體基底（Semiconductor Over Insulator，SOI）。半導體例如是IVA族的原子，例如矽或鍺。半導體化合物例如是IVA族的原子所形成之半導體化合物，例如是碳化矽或是矽化鍺，或是IIIA族原子與VA族原子所形成之半導體化合物，例如是砷化鎵。

接著，於基底100上形成墊層101。在一實施例中，墊層101可以是氧化矽層，其可用以保護基底100的表面。

之後，於墊層101上形成堆疊結構102。詳細地說，堆疊結構102包括相互堆疊的多個材料對102a-102f。如圖3A所示，材料對102a可視為最底材料對；而材料對102f可視為最頂材料對。材料對102a包括第一層104a以及位於第一層104a上的第二層106a。相似地，材料對102b包括第一層104b以及位於第一層104b上的第二層106b。其他材料對102c-102f的配置如上述，於此便不再贅述。在一實施例中，第一層104a-104f可以是氮化矽層，而第二層106a-106f可以是氧化矽層。在一實施例中，氮化矽層104a-104f之一者的厚度為20 nm至40 nm，其可例如是28 nm。氧化矽層106a-106f之一者的厚度為40 nm至60 nm，其可例如是52 nm。在替代實施例中，第一層104a-104f可以是多晶矽層，而第二層106a-106f可以是氧化矽層。雖然圖3A中僅繪示6個材料對，但本發明不以此為限。在其他實施例中，材料對的數量可包括8個、15個、21個、27個、33個、39個或更多個。

然後，於堆疊結構102上形成光阻層108。光阻層108具有多個開口103a-103f。開口103a-103f暴露出堆疊結構102（或第二層106f）的頂面。開口103a-103f的位置分別對應後續所形成的接墊120a-120f的位置（如圖3O所示）。也就是說，開口103a-103f的垂直投影位置分別與後續所形成的接墊120a-120f的位置重疊。

請參照圖3A與圖3B，以光阻層108為罩幕，進行蝕刻製程並移除部分材料對102f，以於材料對102f中形成多個開口105a-105f。開口105a-105f暴露出材料對102e（或第二層106e）的頂面。在一實施例中，所述蝕刻製程可包括乾式蝕刻製程，例如是反應性離子蝕刻法（Reactive Ion Etching，RIE）。

請參照圖3B與圖3C，移除光阻層108。在一實施例中，移除光阻層108的方法可以是先以高密度電漿灰化光阻層108之後，再進行濕式清洗製程。

請參照圖3C至圖3I，進行圖案化製程，以將堆疊結構102圖案化為階梯結構102’。詳細地說，請先參照圖3C與圖3D，於堆疊結構102上形成光阻層110。光阻層110暴露出開口105a，並覆蓋其他開口105b-105f。在一實施例中，光阻層110的厚度或高度H1可例如是4000 nm至6000 nm。

請參照圖3D與圖3E，以光阻層110為罩幕，進行第一蝕刻製程，移除外露於光阻層110的部分材料對102f以及外露於開口105a的部分材料對102e，使得開口105a的形狀轉移到材料對102e中。因此，轉移至材料對102e中的開口105a暴露出材料對102d（或第二層106d）的頂面。此時，如圖3E所示，光阻層110亦被蝕刻，而使得光阻層110的厚度或高度H2減少為3950 nm至5950 nm。在一實施例中，所述第一蝕刻製程可包括乾式蝕刻製程，例如是反應性離子蝕刻法。在一實施例中，所述第一蝕刻製程可以是兩道蝕刻步驟。舉例來說，所述第一蝕刻製程可以第一層當作蝕刻停止層，移除第二層的材料。之後，再以第二層當作蝕刻停止層，移除第一層的材料。如此一來，在所述第一蝕刻製程期間，將移除一個材料對的厚度。但本發明不以此為限，在其他實施例中，亦可調整所述第一蝕刻製程的製程參數，以移除所需的材料對的厚度或數量。

請參照圖3E與圖3F，修整（trim）光阻層110，以暴露出開口105b。所述修整是指將光阻層110回縮（pull back）一距離D1。在此情況下，如圖3F所示，光阻層110暴露出開口105a、105b。在一實施例中，所述距離D1可例如是400 nm至600 nm。在修整並回縮光阻層110的同時，光阻層110的厚度也會消耗。經消耗的光阻層110的厚度（即厚度H2減去厚度H3的值）比距離D1大。在一實施例中，距離D1可例如是500 nm，而所述經消耗的光阻層110的厚度可例如是625 nm。修整光阻層110之後，光阻層110的厚度或高度H3減少為3325nm至5325 nm。也就是說，當光阻層110的厚度或高度H1愈厚，其能夠進行更多次的圖案化及光阻修整製程，以形成更多階的階梯結構。因此，光阻層110的厚度或高度H1可依需求來進行調整。

請參照圖3F與圖3G，以光阻層110為罩幕，進行第二蝕刻製程，移除部分材料對102f、部分材料對102e以及部分材料對102d，以將開口105a的形狀轉移到材料對102d中，並將開口105b的形狀轉移到材料對102e中。在此情況下，如圖3G所示，轉移至材料對102d中的開口105a暴露出材料對102c（或第二層106c）的頂面；而轉移至材料對102e中的開口105b暴露出材料對102d（或第二層106d）的頂面。此時，如圖3G所示，光阻層110亦被蝕刻，而使得光阻層110的厚度或高度H4減少為3275 nm至5275 nm。

請參照圖3G與圖3H，修整光阻層110，使得光阻層110回縮一距離D2，以暴露出開口105c。在一實施例中，所述距離D2可例如是400 nm至600 nm。

請參照圖3H與圖3I，重複上述進行該第二蝕刻製程與修整光阻層110的步驟，直到形成如圖3I所示的階梯結構102’。在此情況下，如圖3I所示，多個開口105a-105f分別位於階梯結構102’的每一階中。

請參照圖3I與圖3J，於基底100上形成絕緣層112。絕緣層112覆蓋階梯結構102’的表面並填入開口105a-105f中。在一實施例中，絕緣層112的厚度T3可大於開口105a的二分之一寬度ECDs，以確保開口105a~105f可被填滿。另一方面來說，如圖3J所示，絕緣層112的厚度T3至少要大於一個材料對102a的厚度才能夠填滿開口105a。在一實施例中，絕緣層112的材料包括氮化矽，其形成方法可以是化學氣相沉積法。

請參照圖3J與圖3K，移除部分絕緣層112，以在開口105a-105f中分別形成第三層112a-112f。在一實施例中，如圖3K所示，第三層112a的頂面與材料對102a的頂面共平面。相似地，第三層112b的頂面與材料對102b的頂面共平面。其他第三層的頂面亦與所對應的材料對的頂面共平面，於此便不再贅述。

請參照圖3K與圖3L，於基底100上形成介電層116。介電層116覆蓋階梯結構102’的表面與第三層112a-112f的頂面。在一實施例中，介電層116的材料包括氧化矽，其形成方法可以是利用化學氣相沉積法，於基底100上沉積介電材料層。接著再進行平坦化製程，例如化學機械研磨CMP，以平坦化介電材料層的頂面。

請參照圖3L與圖3M，進行鎢取代製程，以將第一層104a-104f的材料與第三層112a-112f的材料取代為鎢（W）。詳細地說，所述鎢取代製程的步驟如下。首先，於介電層116與階梯結構102’中形成狹縫130。需注意的是，雖然圖3M的剖面未繪示出狹縫130，但從圖1中可知，狹縫130的延伸方向平行於A-A’線方向。狹縫130延伸至階梯結構102’的底面，以暴露出材料對102a-102f的第一層104a-104f的部分截面。於狹縫130中施加蝕刻劑，移除第一層104a-104f與第三層112a-112f以形成多個空隙（未繪示）。接著，進行沉積製程，以於所述空隙中分別形成多個鎢層。在此情況下，如圖3M所示，在鎢取代製程之後，第一層104a-104f被取代為導體層114a-114f；而第三層112a-112f被取代為接墊120a-120f。在本實施例中，導體層114a-114f的材料與接墊120a-120f的材料相同，其皆為鎢。在一實施例中，所述蝕刻劑可以是氫氟酸與熱磷酸的組合。在一實施例中，可先施加氫氟酸，之後再施加熱磷酸。

在替代實施例中，當第一層104a-104f為多晶矽層，而第二層106a-106f為氧化矽層時，亦可不進行所述鎢取代製程。此時，接墊120a-120f的材料可例如是多晶矽。

請參照圖3M與圖3N，於介電層116a中形成多個接觸窗開口122a-122f。接觸窗開口122a-122f分別暴露出接墊120a-120f的表面。從圖3N中可知，接墊120a-120f可用以當作形成接觸窗開口122a-122f的蝕刻停止層。相較於接墊120a的頂面與介電層116a的頂面之間的距離，接墊120f的頂面與介電層116a的頂面之間的距離較短，因此，在進行接觸窗開口製程時，接觸窗開口122f會先接觸到最頂接墊120f的頂面，而使得最頂接墊120f的蝕刻耗損較多。相較於習知接墊的厚度，本實施例之厚度較厚的接墊120a-120f可防止接觸窗開口製程期間的過度蝕刻（尤其是對於最頂接墊120f的過度蝕刻），藉此提升接觸窗開口製程的製程裕度並增加製程良率。順帶一提的是，在形成接觸窗開口122a-122f之前，尚需進行其他製程，因此，圖3N的介電層116a厚度比圖3M的介電層116的厚度厚。

請參照圖3N與圖3O，將多個插塞124a-124f分別填入接觸窗開口122a-122f中，使得插塞124a-124f分別與接墊120a-120f連接。因此，插塞124a-124f可藉由接墊120a-120f分別與導體層114a-114f電性連接。插塞124a-124f與接墊120a-120f可用以當作內連線結構，以電性連接具有階梯結構的材料對132中的每一階的元件與其他元件。詳細地說，將多個插塞124a-124f分別填入接觸窗開口122a-122f中的步驟包括進行沉積製程，以將金屬材料填入接觸窗開口122a-122f中並覆蓋介電層116a的頂面。接著，進行平坦化製程，移除介電層116a的頂面上的金屬材料。此時，如圖3O所示，插塞124a-124f的頂面與介電層116a的頂面為共平面。在一實施例中，所述金屬材料包括鎢，其形成方法可以是物理氣相沉積法或化學氣相沉積法。所述平坦化製程可以是化學機械研磨（CMP）製程。在一實施例中，插塞124a-124f的材料與接墊120a-120f的材料相同。在替代實施例中，插塞124a-124f的材料可與接墊120a-120f的材料不同。

圖4A至圖4B是依照本發明之第一實施例的一種接墊結構的製造流程的上視示意圖。圖5A至圖5B分別是沿著圖4A至圖4B之B-B’線的剖面示意圖。圖6A至圖6B是依照本發明之第二實施例的一種接墊結構的製造流程的上視示意圖。圖7A至圖7B分別是沿著圖6A至圖6B之C-C’線的剖面示意圖。圖8A至圖8B是依照本發明之第三實施例的一種接墊結構的製造流程的上視示意圖。圖9A至圖9B分別是沿著圖8A至圖8B之D-D’線的剖面示意圖。

值得一提的是，從上視角度而言，所述接墊的形狀包括方形（如圖4A所示）、矩形（如圖6A所示）、長條形（如圖8A所示）或其組合。所述接墊之一者的寬度大於所對應的插塞（或接觸窗開口）的底部寬度。

請參照圖4A、圖4B、圖5A以及圖5B。在第一實施例中，接墊120的形狀為方形，且其所對應的接觸窗開口122的形狀亦為方形。在一實施例中，接墊120的寬度ECDs大於接觸窗開口122的寬度ECDc加上2個規範值S（亦即，ECDs＞ECDc+2S）。所謂規範值S是指疊對規範值（overlay specification value）或是疊對可容忍值，其取決於進行接觸窗開口製程的曝光機台。舉例來說，當形成接觸窗開口122的曝光機台為193nm的氟化氬（ArF）準分子雷射步進機時（製造商為ASML，機台型號為1450H），規範值S可例如是10 nm至20 nm。需注意的是，雖然圖4A所繪示的接墊120的形狀為方形，但在實際形成的接墊120會呈圓形。

請參照圖6A、圖6B、圖7A以及圖7B。在第二實施例中，接墊220的形狀為矩形，且其所對應的接觸窗開口122的形狀為方形。在一實施例中，接墊220的寬度ECDs大於接觸窗開口122的寬度ECDc加上2個規範值S（亦即，ECDs＞ECDc+2S）。

請參照圖8A、圖8B、圖9A以及圖9B。在第三實施例中，接墊320的形狀為長條形，且其所對應的接觸窗開口122的形狀為方形。呈長條形的接墊320沿著X方向排列並沿著Y方向延伸。在一實施例中，接墊320的寬度ECDs大於接觸窗開口122的寬度ECDc加上2個規範值S（亦即，ECDs＞ECDc+2S）。

綜上所述，本實施例可藉由在堆疊結構的最頂材料對中形成多個開口。接著，將所述堆疊結構圖案化為一階梯結構，以將所述開口轉移並形成在階梯結構的每一階中。然後，將導體材料填入所述開口中，以形成接墊。因此，相較於習知的接墊，本實施例之接墊的厚度較厚，其可防止接觸窗開口製程期間因過度蝕刻所導致的電性故障問題。另外，以厚度較厚的接墊當作形成接觸窗開口的蝕刻停止層，其可提升接觸窗開口製程的製程裕度並增加製程良率。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

10‧‧‧接墊區
20‧‧‧陣列區
30‧‧‧周邊區
100‧‧‧基底
101‧‧‧墊層
102‧‧‧堆疊結構
102’‧‧‧階梯結構
102a、102b、102c、102d、102e、102f、132、132a、132b、132c、132d、132e、132f‧‧‧材料對
103a、103b、103c、103d、103e、103f‧‧‧開口 104a、104b、104c、104d、104e、104f‧‧‧第一層
105a、105b、105c、105d、105e、105f‧‧‧開口 106a、106b、106c、106d、106e、106f‧‧‧第二層（介電層）
108、110‧‧‧光阻層
112‧‧‧絕緣層
112a、112b、112c、112d、112e、112f‧‧‧第三層
114a、114b、114c、114d、114e、114f‧‧‧導體層
116、116a‧‧‧介電層
120、120a、120b、120c、120d、120e、120f、220、320‧‧‧接墊
122a、122b、122c、122d、122e、122f‧‧‧接觸窗開口
124、124a、124b、124c、124d、124e、124f‧‧‧插塞
X、Y、Z‧‧‧方向
D1、D2‧‧‧距離
H1、H2、H3‧‧‧高度
T1、T2、T3‧‧‧厚度

S‧‧‧規範值

ECDc、ECDs‧‧‧寬度

圖1是依照本發明一實施例的一種記憶元件的上視示意圖。 圖2是圖1之A-A’線的剖面示意圖。 圖3A至圖3O是沿著圖1之A-A’線的製造流程的剖面示意圖。 圖4A至圖4B是依照本發明之第一實施例的一種接墊結構的製造流程的上視示意圖。 圖5A至圖5B分別是沿著圖4A至圖4B之B-B’線的剖面示意圖。 圖6A至圖6B是依照本發明之第二實施例的一種接墊結構的製造流程的上視示意圖。 圖7A至圖7B分別是沿著圖6A至圖6B之C-C’線的剖面示意圖。 圖8A至圖8B是依照本發明之第三實施例的一種接墊結構的製造流程的上視示意圖。 圖9A至圖9B分別是沿著圖8A至圖8B之D-D’線的剖面示意圖。

Claims (10)

1. 一種接墊結構，包括：多個材料對，相互堆疊於一基底上以形成一階梯結構，該階梯結構的一階包括一個材料對，每一個材料對包括導體層以及位於該導體層上的一介電層；以及多個接墊，每一個接墊嵌入於該階梯結構的一階中且外露於該階所對應的介電層與該階上方的另一階，其中該些接墊之一者的厚度大於該些導體層之一者的厚度，每一個接墊的頂面與所對應的材料對中的介電層的頂面共平面。
2. 如申請專利範圍第1項所述的接墊結構，其中該多個材料對沿著XY方向的平面延伸，該多個材料對之一者突出於其上方的該多個材料對之另一者的一側且暴露出相對應的該接墊的表面。
3. 如申請專利範圍第2項所述的接墊結構，更包括多個插塞沿著Z方向延伸且分別配置於該些接墊上，其中各該些接墊的寬度大於所對應的該插塞的底部寬度。
4. 如申請專利範圍第1項所述的接墊結構，其中從上視角度而言，當該些接墊的形狀為長條形時，該些接墊沿著X方向排列並沿著Y方向延伸。
5. 如申請專利範圍第1項所述的接墊結構，更包括一墊層位於該階梯結構與該基底之間。
6. 一種接墊結構的製造方法，包括： 於一基底上形成一堆疊結構，該堆疊結構包括相互堆疊的多個材料對，該多個材料對由上至下包括第一材料對至第N材料對，N為大於1的整數，其中每一個材料對包括一第一層以及位於該第一層上的一第二層；於該第一材料對中形成多個第一開口，該些第一開口暴露出該第二材料對的頂面；進行一圖案化製程，以將該堆疊結構圖案化為一階梯結構，並於該階梯結構的每一階中形成一第二開口，其中該些第二開口的垂直投影位置分別對應於該些第一開口的位置；以及將多個第三層分別填入該些第二開口中，其中該些第三層之一者的厚度大於該些第一層之一者的厚度。
7. 如申請專利範圍第6項所述的接墊結構的製造方法，將該些第三層分別填入該些第二開口中之後，更包括：於該基底上形成一介電層，該介電層覆蓋該階梯結構的表面與該些第三層的頂面；於該介電層中形成多個接觸窗開口，該些接觸窗開口分別暴露出該些第三層的頂面；以及將多個插塞分別填入該些接觸窗開口中，使得該些插塞之一者與所對應的該第三層連接。
8. 如申請專利範圍第7項所述的接墊結構的製造方法，該些第一層的材料包括氮化矽或多晶矽，該些第二層的材料包括氧化矽，該些第三層的材料包括氮化矽或多晶矽。
9. 如申請專利範圍第8項所述的接墊結構的製造方法，於該基底上形成該介電層之後且形成該些接觸窗開口之前，更包括進行一鎢取代製程，以將該些第一層的材料與該些第三層的材料取代為鎢(W)。
10. 如申請專利範圍第6項所述的接墊結構的製造方法，更包括在該階梯結構與該基底之間形成一墊層。