KR102616051B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치는 교대로 적층된 도전막들 및 제1 절연막들을 포함하는 적층물; 상기 적층물을 관통하는 채널막; 상기 채널막을 감싸되, 상기 적층물의 하부로 돌출된 상기 채널막의 일부를 노출시키며 서로 이격된 제1 및 제2 개구부들을 포함하는 메모리막; 상기 제1 개구부를 통해 상기 채널막에 접하는 웰 영역; 및 상기 제2 개구부를 통해 상기 채널막에 접하고 상기 웰 영역과 분리된 소스 영역을 포함할 수 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 상세히는 반도체 장치 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 소자는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 소자이다. 최근 기판 상에 단층으로 메모리 셀을 형성하는 2차원 비휘발성 메모리 소자의 집적도 향상이 한계에 도달함에 따라, 기판 상에 수직으로 메모리 셀들을 적층하는 3차원 비휘발성 메모리 소자가 제안되고 있다.
3차원 비휘발성 메모리 소자는 교대로 적층된 층간절연막들 및 게이트 전극들, 이들을 관통하는 채널막들을 포함하며, 채널막들을 따라 메모리 셀들이 적층된다. 이러한 3차원 구조를 갖는 비휘발성 메모리 소자의 동작 신뢰성 향상을 위해, 다양한 구조 및 제조 방법들이 개발되고 있다.
본 발명의 일 실시예는 제조 공정이 용이하고 안정적인 구조 및 개선된 특성을 갖는 반도체 장치 및 그 제조 방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 장치는 교대로 적층된 도전막들 및 제1 절연막들을 포함하는 적층물; 상기 적층물을 관통하는 채널막; 상기 채널막을 감싸되, 상기 적층물의 하부로 돌출된 상기 채널막의 일부를 노출시키며 서로 이격된 제1 및 제2 개구부들을 포함하는 메모리막; 상기 제1 개구부를 통해 상기 채널막에 접하는 웰 영역; 및 상기 제2 개구부를 통해 상기 채널막에 접하고 상기 웰 영역과 분리된 소스 영역을 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치는 웰 영역; 상기 웰 영역 상의 소스 영역; 상기 웰 영역과 상기 소스 영역의 사이에 개재되고, 상기 웰 영역과 상기 소스 영역을 상호 절연시키는 절연막; 상기 소스 영역의 상부에 위치되고, 교대로 적층된 도전막들 및 절연막들을 포함하는 적층물; 상기 적층물을 관통하여 상기 소스 영역과 전기적으로 연결되고, 상기 도전막들 및 상기 웰 영역으로부터 절연된 소스 연결 구조; 및 상기 웰 영역과 전기적으로 연결되고, 상기 소스 영역 및 상기 도전막들로부터 절연된 웰 연결 구조를 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 제1 희생막 상에, 상기 제1 희생막으로부터 이격된 영역에 제2 희생막을 형성하는 단계; 상기 제2 희생막 상에 적층물을 형성하는 단계; 상기 적층물, 상기 제2 희생막 및 상기 제1 희생막을 관통하는 채널막을 형성하는 단계; 상기 제1 및 제2 희생막들을 제거하여, 상호 분리된 제1 및 제2 개구부들을 형성하는 단계; 상기 제1 개구부 내에, 상기 채널막과 직접 연결된 제1 도전막을 형성하는 단계; 및 상기 제2 개구부 내에, 상기 채널막과 직접 연결된 제2 도전막을 형성하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 제1 희생막 상에 상기 제1 희생막으로부터 이격된 제2 희생막을 형성하는 단계; 상기 제2 희생막 상에 적층물을 형성하는 단계; 상기 적층물, 상기 제2 희생막 및 상기 제1 희생막을 관통하는 채널막을 형성하는 단계; 상기 제1 및 제2 희생막들을 제거하여, 상호 분리된 제1 및 제2 개구부들을 형성하는 단계; 상기 제1 개구부 내에, 상기 채널막과 직접 연결된 제1 도전막을 형성하는 단계; 및 상기 제2 개구부 내에, 상기 채널막과 직접 연결된 제2 도전막을 형성하는 단계를 포함할 수 있다.
안정된 구조를 갖고 신뢰성이 향상된 반도체 장치를 제공할 수 있다. 또한, 반도체 장치를 제조함에 있어서, 공정의 난이도를 낮추고 절차를 간소화하고 비용을 절감할 수 있다.
도 1a 내지 도 1c는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 단면도이다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 단면도이다.
도 3a 내지 도 3i는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 4a 내지 도 4i는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 5 및 도 6은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 7 및 도 8은 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
이하에서는, 본 발명의 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1a 내지 도 1c는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 단면도이다.
도 1a를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는 적층물(ST), 채널막(18), 소스 플레이트(12) 및 웰 플레이트(11)를 포함한다. 또한, 반도체 장치는 베이스(10), 절연막(13), 절연 패턴(14), 메모리막(17), 갭필막(19), 절연 스페이서(20), 소스 연결 구조(21), 슬릿 절연 구조(22), 웰 연결 구조(25) 등을 더 포함할 수 있다.
베이스(10) 상에 적층물(ST)이 위치되고, 베이스(10)와 적층물(ST)의 사이에 웰 플레이트(11), 소스 플레이트(12), 절연막(13) 등이 개재될 수 있다. 베이스(10)는 기판, 반도체 기판이거나, 폴리실리콘 등을 포함하는 증착막일 수 있다. 또한, 베이스(10)는 N타입 또는 P타입의 불순물을 포함할 수 있다. 예를 들어, 베이스(10)는 P타입의 불순물이 도핑된 웰 영역(10A)을 포함할 수 있다. 또한, 본 도면에는 도시되지 않았으나, 베이스(10)의 하부에는 주변 회로가 위치될 수 있다. 이러한 경우, 셀 어레이의 하부에 주변 회로가 위치될 수 있다.
적층물(ST)은 교대로 적층된 도전막들(15) 및 절연막들(16)을 포함한다. 도전막들(15)은 선택 트랜지스터, 메모리 셀 등의 게이트 전극일 수 있다. 도전막들(15) 중 적어도 하나의 최상부 도전막(15)은 상부 선택 트랜지스터의 게이트 전극이고, 적어도 하나의 최하부 도전막(15)은 하부 선택 트랜지스터의 게이트 전극이고, 나머지 도전막들(15)은 메모리 셀의 게이트 전극일 수 있다. 도전막들(15)은 텅스텐 등의 금속을 포함하거나, 폴리실리콘을 포함하거나, 이들의 조합일 수 있다. 또한, 절연막들(16)은 적층된 도전막들(15)을 상호 절연시키기 위한 것으로, 산화물 등의 절연 물질을 포함할 수 있다.
적층물(ST)은 제1 및 제2 영역들(R1, R2)을 포함할 수 있다. 제1 영역(R1)은 적층된 메모리 셀들이 위치된 셀 영역일 수 있다. 또한, 제2 영역(R2)은 베이스(10)의 하부에 위치된 주변 회로로 연결된 인터커넥션이 위치된 영역일 수 있다. 참고로, 적층물(ST)은 적층된 메모리 셀들의 게이트 전극들에 각각 바이어스를 인가하기 위한 연결 영역을 포함할 수 있으며, 연결 영역은 계단 형태로 패터닝될 수 있다. 이러한 경우, 제2 영역(R2)이 연결 영역 내에 위치 되는 것도 가능하다.
제1 영역(R1)과 제2 영역(R2)은 서로 다른 물질을 포함할 수 있다. 제1 영역(R1)은 교대로 적층된 희생막들(23) 및 절연막들(16)을 포함할 수 있고, 제2 영역(R2)은 교대로 적층된 도전막들(15) 및 절연막들(16)을 포함할 수 있다. 여기서, 제1 영역(R1)의 절연막들(16)과 제2 영역(R2)의 절연막들(16) 중 동일한 레벨에 위치된 절연막들(16)은 상호 연결된 하나의 막일 수 있다.
슬릿 절연 구조(22)는 적층물(ST)을 관통하고, 제1 영역(R1)과 제2 영역(R2)의 경계에 위치될 수 있다. 슬릿 절연 구조(22)는 제1 영역(R1)과 제2 영역(R2)을 상호 분리시킬 수 있다. 예를 들어, 슬릿 절연 구조(22)는 제1 영역(R1)을 고립시키는 루프 형태를 가질 수 있다.
채널막(18)은 선택 트랜지스터, 메모리 셀 등의 채널막일 수 있다. 채널막(18)은 실리콘(Si), 저마늄(Ge) 등의 반도체 물질을 포함할 수 있다. 채널막(18)은 적층물(ST)의 제2 영역(R2)을 관통할 수 있다. 또한, 채널막(18)은 적층물(ST)을 관통하는 관통부 및 적층물(ST)의 하면으로부터 돌출된 돌출부를 포함할 수 있다. 채널막(18)의 돌출부는 소스 플레이트(12), 절연막(13) 및 웰 플레이트(11)를 관통할 수 있고, 베이스(10)까지 확장될 수 있다.
채널막(18)은 중심까지 완전히 채워진 형태를 갖거나, 중심이 오픈된 튜브 형태를 가질 수 있다. 채널막(18)이 튜브 형태를 갖는 경우, 채널막(18) 내에는 갭필막(19)이 형성될 수 있다. 갭필막(19)은 산화물 등의 절연 물질을 포함할 수 있다.
메모리막(17)은 채널막(18)을 측벽을 감싸도록 형성된다. 메모리막(17)은 터널절연막, 데이터 저장막 및 전하차단막 중 적어도 하나를 포함할 수 있다. 여기서, 데이터 저장막은 플로팅 게이트, 전하 트랩 물질, 실리콘, 질화물, 나노 닷, 가변 저항 물질, 상변화 물질 등을 포함할 수 있다.
메모리막(17)은 채널막(18)을 노출시키는 제1 개구부(OP1) 및 제2 개구부(OP2)를 포함할 수 있다. 제1 및 제2 개구부들(OP1, OP2)은 채널막(18)의 측벽을 노출시킬 수 있고, 상호 이격되어 위치될 수 있다. 예를 들어, 메모리막(17)은 채널막(18)과 적층물(ST)의 사이, 채널막(18)과 절연막(13)의 사이 및 채널막(18)과 베이스(10)의 사이에 개재될 수 있다.
소스 플레이트(12)는 적층물(ST)의 하부에 위치되고, 메모리막(17)의 제2 개구부(OP2)를 통해 채널막(18)과 직접 연결된다. 예를 들어, 소스 플레이트(12)는 메모리막(17)을 관통하여, 채널막(18)의 측벽과 접한다. 소스 플레이트(12)는 폴리실리콘을 포함할 수 있다.
소스 플레이트(12)는 단일막이거나, 다층막들을 포함할 수 있다. 예를 들어, 소스 플레이트(12)는 제1 도전막(12A) 및 제1 도전막(12A) 상의 제2 도전막(12B)을 포함한다. 여기서, 제1 도전막(12A)은 언도프드 폴리실리콘막이고, 제2 도전막(12B)은 도프드 폴리실리콘막일 수 있다. 또한, 제2 도전막(12B)은 N타입의 불순물을 포함할 수 있다. 따라서, 소스 플레이트(12)는 프로그램 동작 시에 제2 도전막(12B)으로부터 전자를 공급할 수 있고, 제1 도전막(12A)은 전자를 채널막(18)으로 공급하는 프로그램 경로로서 사용될 수 있다.
웰 플레이트(11)는 적층물(ST)의 하부에 위치되고, 메모리막(17)의 제1 개구부(OP1)를 통해 채널막(18)과 직접 연결된다. 예를 들어, 웰 플레이트(11)는 메모리막(17)읠 관통하여, 채널막(18)의 측벽과 접한다. 웰 플레이트(11)는 폴리실리콘을 포함할 수 있으며, 언도프드 폴리실리콘막일 수 있다. 또한, 웰 플레이트(11)는 단일막이거나, 다층막들을 포함할 수 있다.
웰 플레이트(11)는 베이스(10) 내의 웰 영역(10A)과 접할 수 있다. 따라서, 소거 동작 시, 웰 영역(10A)으로부터 정공을 공급할 수 있고, 웰 플레이트(11)는 정공을 채널막(18)으로 공급하는 소거 경로로서 사용될 수 있다.
소스 플레이트(12) 및 웰 플레이트(11) 각각은 베이스(10)의 표면에 평행하게 확장되는 플레이트 구조를 가질 수 있다. 소스 플레이트(12)와 웰 플레이트(11)은 이들 사이에 개재된 절연막(13)에 의해 상호 절연될 수 있다. 소스 플레이트(12)와 웰 플레이트(11)는 적층물(ST)의 제2 영역(R2)의 하부에만 위치되거나, 제1 및 제2 영역들(R1, R2)의 하부에 위치될 수 있다. 또한, 소스 플레이트(12)와 웰 플레이트(11)는 실질적으로 동일한 두께를 갖거나, 상이한 두께를 가질 수 있다. 참고로, 본 도면에서는 소스 플레이트(12)의 하부에 웰 플레이트(11)가 위치된 구조를 도시하였으나, 웰 플레이트(11)의 하부에 소스 플레이트(12)가 위치되는 것도 가능하다.
소스 연결 구조(21)는 소스 플레이트(12)에 바이어스를 인가하기 위한 인터커넥션 구조로서, 적층물(ST)을 관통하고 소스 플레이트(12)와 전기적으로 연결된다. 예를 들어, 소스 연결 구조(21)는 적층물(ST)의 제2 영역(R2)을 관통한다. 또한, 소스 연결 구조(21)는 텅스텐 등의 금속을 포함하거나, 폴리실리콘을 포함하거나, 이들의 조합일 수 있다. 따라서, 소스 연결 구조(21)와 도전막들(15)을 상호 절연시킬 수 있도록, 소스 연결 구조(21)의 측벽에 절연 스페이서(20)가 형성될 수 있다. 절연 스페이서(20)는 산화물 등의 절연 물질을 포함할 수 있다.
소스 연결 구조(21)는 소스 플레이트(12)를 관통할 수 있고, 소스 플레이트(12)와 직접 접할 수 있다. 또한, 소스 연결 구조(21)는 소스 플레이트(12)의 하면으로부터 돌출되고, 절연막(13)을 일부 관통하거나 완전히 관통할 수 있다. 따라서, 소스 연결 구조(21)가 웰 플레이트(11)와 전기적으로 연결되는 것을 방지하기 위해, 소스 연결 구조(21)의 하부에 절연 패턴(14)이 위치될 수 있다. 여기서, 절연 패턴(14)은 산화물 등의 절연 물질을 포함할 수 있고, 웰 플레이트(11)와 대응되는 레벨에 위치될 수 있다.
적층물(ST)의 제1 영역(R1)과 베이스(10)의 사이에는 더미 적층물(DST)이 위치될 수 있다. 더미 적층물(DST)은 웰 플레이트(11) 및 소스 플레이트(12)를 형성하는 과정에서 사용된 막들이 잔류하는 것일 수 있다. 더미 적층물(DST)은 도전성 물질을 포함할 수 있으나, 슬릿 절연 구조(22)에 의해 주변 막들로부터 고립될 수 있다. 즉, 더미 적층물(DST)은 웰 플레이트(11) 및 소스 플레이트(12)로부터 전기적으로 분리되며, 플로팅 상태를 가질 수 있다.
웰 연결 구조(25)는 웰 플레이트(11)에 바이어스를 인가하기 위한 인터커넥션 구조로서, 적층물(ST)의 제1 영역(R1) 및 더미 적층물(DST)을 관통하여 베이스(10)에 연결된다. 웰 연결 구조(25)는 소스 플레이트(12)와 전기적으로 분리되며, 웰 영역(10A)을 통해 웰 플레이트(11)와 전기적으로 연결될 수 있다. 예를 들어, 웰 연결 구조(25)는 텅스텐 등의 금속을 포함하거나, 폴리실리콘을 포함하거나, 이들의 조합일 수 있다.
전술한 바와 같은 구조에 따르면, 프로그램/리드 동작의 경로와 소거 동작의 경로를 분리할 수 있다. 예를 들어, 프로그램 동작 시, 소스 플레이트(12)로부터 채널막(18)으로 전자를 공급할 수 있으며, 소스 플레이트(12)를 프로그램 경로로서 사용할 수 있다. 리드 동작 시, 채널막(18)으로부터 소스 플레이트(12)를 통해 소스 연결 구조(21)로 전류가 흐르게 되며, 소스 플레이트(12)를 리드 경로로서 사용할 수 있다. 또한, 소거 동작 시, 웰 연결 구조(25)에 소거 바이어스가 인가되면, 웰 영역(10A)으로부터 웰 플레이트(11)를 통해 채널막(18)으로 정공이 공급된다. 즉, 웰 플레이트(11)를 소거 경로로서 사용할 수 있다. 여기서, 소스 플레이트(12)와 웰 플레이트(11)는 절연막(13)에 의해 상호 전기적으로 분리되므로, 프로그램/리드 동작의 경로와 소거 동작의 경로를 분리할 수 있다. 따라서, 프로그램/리드 경로와 소거 경로를 공통으로 사용하는 소자에 비해, 프로그램/리드 동작과 소거 동작 간의 간섭을 감소시킬 수 있다. 이를 통해, 메모리 소자의 동작 효율을 증가시킬 수 있다.
도 1b는 앞서 설명한 도 1a와 유사한 구조를 갖되, 웰 플레이트(110)의 하부에 소스 플레이트(120)가 위치된 것을 특징으로 한다. 여기서, 소스 플레이트(120)는 메모리막(17)의 제1 개구부(OP1)를 통해 채널막(18)과 연결되고, 웰 프레이트(110)는 메모리막(17)의 제2 개구부(OP2)를 통해 채널막(18)과 연결될 수 있다.
웰 플레이트(110)는 단일막이거나, 다층막들을 포함할 수 있다. 예를 들어, 웰 플레이트(110)는 제1 도전막(110A) 및 제1 도전막(110A) 상의 제2 도전막(110B)을 포함한다. 여기서, 제1 도전막(110A)은 언도프드 폴리실리콘막이고, 제2 도전막(110B)은 도프드 폴리실리콘막일 수 있다. 또한, 제2 도전막(110B)은 P타입의 불순물을 포함할 수 있다. 따라서, 웰 플레이트(110)는 소거 동작 시에 제2 도전막(110B)으로부터 정공을 공급할 수 있고, 웰 플레이트(110)는 정공을 채널막(18)으로 공급하는 소거 경로로서 사용될 수 있다.
소스 플레이트(120)는 폴리실리콘을 포함할 수 있으며, 언도프드 폴리실리콘막일 수 있다. 또한, 소스 플레이트(120)는 단일막이거나, 다층막들을 포함할 수 있다. 베이스(100)는 N타입의 불순물이 도핑된 소스 영역(100A)을 포함할 수 있고, 소스 플레이트(120)는 베이스(100) 내의 소스 영역(100A)과 접할 수 있다. 따라서, 프로그램 동작 시, 소스 영역(100A)으로부터 전자를 공급할 수 있고, 소스 플레이트(120)는 전자를 채널막(18)으로 공급하는 프로그램 경로로서 사용될 수 있다. 또한, 리드 동작 시, 채널막(18)으로부터 소스 플레이트(120) 및 소스 영역(100A)을 통해 소스 연결 구조(210)로 전류가 흐르게 되며, 소스 플레이트(120)를 리드 경로로서 사용할 수 있다.
도 1c는 앞서 설명한 도 1a와 유사한 구조를 갖되, 채널막(18)의 하부에 반도체 패턴(26)이 형성된 것을 특징으로 한다. 여기서, 반도체 패턴(26)은 베이스(10)와 접하며 베이스(10)의 상면으로부터 돌출된 필라 형태를 가질 수 있다. 또한, 베이스(10)가 상면에 그루브를 포함하는 경우, 반도체 패턴(26)은 그루브를 채우도록 형성될 수 있다. 예를 들어, 반도체 패턴(26)은 베이스(10)로부터 선택적 에피택시얼 성장(Selective Epitaxial Growth)된 단결정 실리콘막, 폴리실리콘막 등을 포함할 수 있다.
반도체 패턴(26)은 채널막(18)과 연결된다. 예를 들어, 반도체 패턴(26)은 상면에 그루브를 포함할 수 있고, 그루브를 적어도 일부 채우도록 채널막(18)이 형성될 수 있다. 반도체 패턴(26)은 채널막(18)과 접촉할 수 있고, 채널막(18)과 전기적으로 연결될 수 있다.
반도체 패턴(26)은 웰 플레이트(11), 절연막(13) 및 소스 플레이트(12)를 관통할 수 있다. 여기서, 반도체 패턴(26)의 측벽은 웰 플레이트(11) 및 소스 플레이트(12)와 직접 접할 수 있다. 따라서, 채널막(18)은 반도체 패턴(26)을 통해 웰 플레이트(11)와 전기적으로 연결되거나, 소스 플레이트(12)와 전기적으로 연결될 수 있다.
반도체 패턴(26)은 적층물(ST)의 최하부 도전막(15A)을 관통할 수 있다. 여기서, 반도체 패턴(26)의 상면은 최하부 도전막(15A)의 상면에 비해 높게 위치되고, 도전막(15B)의 하면에 비해서는 낮게 위치될 수 있다. 이러한 경우, 최하부 도전막(15A)과 도전막(15B)의 사이에 개재된 절연막(16A)은 나머지 절연막들(16)에 비해 두꺼운 두께를 가질 수 있다. 또한, 반도체 패턴(26)과 최하부 도전막(15A)의 사이에는 게이트 절연막(27)이 개재될 수 있다. 여기서, 게이트 절연막(27)은 산화물을 포함할 수 있고, 반도체 패턴(26)의 측벽을 산화시켜 형성된 산화막일 수 있다.
전술한 바와 같은 구조에 따르면, 반도체 패턴(26)이 채널막(18)과 함께 소거 경로 또는 프로그램/리드 경로를 제공할 수 있다. 또한, 도 1b에 도시된 채널막(18)의 하부에 반도체 패턴(26)을 형성하고, 반도체 패턴(26)을 통해 채널막(18)과 소스 플레이트(120) 또는 웰 플레이트(110)를 연결시키는 것도 가능하다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 단면도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 2a를 참조하면, 소스 플레이트(12')는 다층 구조를 가질 수 있다. 예를 들어, 소스 플레이트(12')는 제1 도전막(12A) 및 제2 도전막(12B)을 포함한다. 여기서, 제1 도전막(12A)은 언도프드 폴리실리콘막이고, 제2 도전막(12B)은 도프드 폴리실리콘막일 수 있다. 예를 들어, 제2 도전막(12B)은 N타입의 불순물을 포함할 수 있다.
제1 도전막(12A)은 메모리막(17)의 제2 개구부(OP2)를 통해 채널막(18)과 직접 연결될 수 있다. 채널막(18)과 제2 도전막(12B)의 사이에는 메모리막(17)이 개재될 수 있으며, 제2 도전막(12B)은 제1 도전막(12A)을 통해 채널막(18)과 연결될 수 있다. 본 도면에서는 채널막(18)과 제2 도전막(12B)의 사이에 메모리막(17)이 개재된 경우를 도시했으나, 채널막(18)과 제2 도전막(12B)의 사이로 제1 도전막(12A)이 돌출되는 것도 가능하다.
제1 도전막(12A)은 소스 연결 구조(21')의 하부에 위치된 제1 및 제2 돌출부들(P1, P2)을 포함할 수 있다. 제1 돌출부(P1)는 제1 도전막(12A)의 상면으로부터 돌출되어 제2 도전막(12B)의 측벽과 접할 수 있다. 따라서, 제2 도전막(12B) 내의 불순물들이 제1 돌출부(P1)로 확산될 수 있으며, 제1 돌출부(P1)의 적어도 일부 영역은 나머지 영역에 비해 높은 불순물 농도를 가질 수 있다. 제2 돌출부(P2)는 제1 도전막(12A)의 하면으로부터 돌출되고, 절연 패턴(14)과 접할 수 있다.
소스 연결 구조(21')는 제1 도전 패턴(21A) 및 제2 도전 패턴(21B)을 포함할 수 있다. 제1 도전 패턴(21A)은 소스 플레이트(12')와 직접 연결될 수 있고, 제2 도전 패턴(21B)은 제1 도전 패턴(21A)과 연결될 수 있다. 여기서, 제1 도전 패턴(21A)과 제2 도전 패턴(21B)은 서로 다른 저항 값을 가질 수 있고, 제2 도전 패턴(21B)이 제1 도전 패턴(21A)에 비해 낮은 저항 값을 가질 수 있다. 예를 들어, 제1 도전 패턴(21A)은 폴리실리콘을 포함하고 제2 도전 패턴(21A)은 텅스텐 등의 금속을 포함할 수 있다.
소스 연결 구조(21')는 소스 플레이트(12')의 제1 돌출부(P1)와 접할 수 있다. 따라서, 소스 플레이트(12')와 소스 연결 구조(21') 간의 접촉 저항을 감소시키기 위해, 제1 돌출부(P1) 내에 정션이 형성될 수 있다.
도 2b는 앞서 설명한 도 2a와 유사한 구조를 갖되, 웰 플레이트(110')의 하부에 소스 플레이트(120)가 위치된 것을 특징으로 한다. 여기서, 소스 플레이트(120)는 메모리막(17)의 제1 개구부(OP1)를 통해 채널막(18)과 연결되고, 웰 프레이트(110)는 메모리막(17)의 제2 개구부(OP2)를 통해 채널막(18)과 연결될 수 있다.
웰 플레이트(110')는 단일막이거나, 다층막들을 포함할 수 있다. 예를 들어, 웰 플레이트(110')는 제1 도전막(110A) 및 제1 도전막(110A) 상의 제2 도전막(110B)을 포함한다. 여기서, 제1 도전막(110A)은 언도프드 폴리실리콘막이고, 제2 도전막(110B)은 도프드 폴리실리콘막일 수 있다. 또한, 제2 도전막(110B)은 P타입의 불순물을 포함할 수 있다. 따라서, 웰 플레이트(110')는 소거 동작 시에 제2 도전막(110B)으로부터 정공을 공급할 수 있고, 웰 플레이트(110')는 정공을 채널막(18)으로 공급하는 소거 경로로서 사용될 수 있다.
소스 플레이트(120)는 폴리실리콘을 포함할 수 있으며, 언도프드 폴리실리콘막일 수 있다. 또한, 소스 플레이트(120)는 단일막이거나, 다층막들을 포함할 수 있다. 베이스(100)는 N타입의 불순물이 도핑된 소스 영역(100A)을 포함할 수 있고, 소스 플레이트(120)는 베이스(100) 내의 소스 영역(100A)과 접할 수 있다. 따라서, 프로그램 동작 시, 소스 영역(100A)으로부터 전자를 공급할 수 있고, 소스 플레이트(120)는 전자를 채널막(18)으로 공급하는 프로그램 경로로서 사용될 수 있다. 또한, 리드 동작 시, 채널막(18)으로부터 소스 플레이트(120) 및 소스 영역(100A)을 통해 소스 연결 구조(210)로 전류가 흐르게 되며, 소스 플레이트(120)를 리드 경로로서 사용할 수 있다.
한편, 앞서 도 1c를 참조하여 설명한 바와 같이, 도 2a 및 도 2b에 도시된 채널막(18)의 하부에 반도체 패턴(26)을 형성하고, 반도체 패턴(26)을 통해 채널막(18)과 소스 플레이트(12', 120) 또는 웰 플레이트(11, 110')를 연결시키는 것도 가능하다.
도 3a 내지 도 3i는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 3a를 참조하면, 베이스(30) 상에 절연막(31), 제1 희생막(32), 절연막(33), 제2 희생막(34), 절연막(35) 및 식각정지막(36)을 차례로 형성한다. 베이스(30)는 P타입 또는 N타입의 불순물이 도핑된 불순물 영역(30A)을 포함할 수 있다. 불순물 영역(30A)은 베이스(30) 내에 불순물을 도핑하여 형성되거나, 불순물이 포함된 폴리실리콘막을 증착하여 형성될 수 있다. 불순물 영역(30A)은 소스 영역 또는 웰 영역일 수 있다.
절연막(31, 33, 35)은 산화물 등의 절연 물질을 포함할 수 있다. 여기서, 절연막들(31, 33, 35)은 실질적으로 동일한 두께를 갖거나 상이한 두께를 가질 수 있다. 예를 들어, 제1 희생막(32)과 제2 희생막(34)의 사이에 개재된 절연막(33)은 후속 공정에서 형성되는 제1 도전성 플레이트와 제2 도전성 플레이트를 상호 절연시켜야 하므로, 절연막들(33, 35)에 비해 두꺼운 두께로 형성될 수 있다.
제1 및 제2 희생막들(32, 34)은 절연막들(31, 33, 35)에 대해 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 절연막들(31, 33, 35)은 산화막이고 제1 및 제2 희생막들(32, 34)은 언도프드 폴리실리콘막일 수 있다.
식각정지막(36)은 후속 개구부 형성 시에 개구부의 깊이를 조절하기 위한 것이다. 따라서, 식각정지막(36)은 후속 공정에서 형성되는 제1 및 제2 물질막들(37, 38)에 대해 식각 선택비가 높은 물질로 형성될 수 있다. 또한, 식각정지막(36)은 후속 공정에서 형성되는 제2 도전성 플레이트와 함께 소스 플레이트 또는 웰 플레이트로 사용될 수 있다. 따라서, 식각정지막(36)은 폴리실리콘을 포함할 수 있다. 일 예로, 식각정지막(36)이 소스 플레이트의 일부인 경우, 식각정지막(36)은 프로그램 동작 시에 전자를 공급하기 위한 전자 소스로서 사용될 수 있으며, N타입의 불순물을 포함한 폴리실리콘막일 수 있다. 다른 예로, 식각정지막(36)이 웰 플레이트의 일부인 경우, 식각정지막(36)은 소거 동작 시에 정공을 공급하기 위한 정공 소스로서 사용될 수 있으며, P타입의 불순물을 포함한 폴리실리콘막일 수 있다.
이어서, 식각정지막(36) 상에 적층물(ST)을 형성한다. 적층물(ST)은 교대로 적층된 제1 물질막들(37) 및 제2 물질막들(38)을 포함할 수 있다. 여기서, 제1 물질막들(37)은 메모리 셀, 선택 트랜지스터 등의 게이트 전극을 형성하기 위한 것일 수 있고, 제2 물질막들(38)은 적층된 게이트 전극들을 상호 절연시키기 위한 것일 수 있다.
제1 물질막들(37)은 제2 물질막들(38)에 대해 식각 선택비가 높은 물질로 형성된다. 일 예로, 제1 물질막들(37)은 질화물 등을 포함하는 희생막이고, 제2 물질막들(38)은 산화물 등을 포함하는 절연막일 수 있다. 다른 예로, 제1 물질막들(37)은 폴리실리콘, 텅스텐 등을 포함하는 도전막이고, 제2 물질막들(38)은 산화물 등을 포함하는 절연막일 수 있다. 또 다른 예로, 제1 물질막들(37)은 도프드 폴리실리콘 등을 포함하는 도전막이고, 제2 물질막들(38)은 언도프드 폴리실리콘 등을 포함하는 희생막 일 수 있다.
이어서, 적층물(ST), 식각정지막(36), 절연막(31, 33, 35), 제2 희생막(34) 및 제1 희생막(32)을 관통하는 채널막(42)을 형성한다. 예를 들어, 적층물(ST), 식각정지막(36), 절연막(31, 33, 35), 제2 희생막(34) 및 제1 희생막(32)을 관통하는 개구부를 형성한 후, 개구부 내에 메모리막(41)을 형성한다. 이어서, 메모리막(41) 내에 채널막(42) 및 갭필막(43)을 형성한다. 여기서, 메모리막(41)은 전하차단막, 데이터 저장막 및 터널절연막을 포함할 수 있다. 또한, 데이터 저장막은 플로팅 게이트, 전하 트랩 물질, 실리콘, 질화물, 나노 닷, 가변 저항 물질, 상변화 물질 등을 포함할 수 있다.
참고로, 채널막(42)을 형성하기 전에 반도체 패턴(미도시됨)을 형성하는 것도 가능하다(도 1c 참조). 이러한 경우, 개구부 내에 반도체 패턴을 형성한 후, 메모리막(41)을 형성한다. 이어서, 메모리막(41)을 식각하여 반도체 패턴의 상면을 노출시킨 후, 채널막(42) 및 갭필막(43)을 형성한다.
이어서, 적층물(ST), 식각정지막(36), 절연막(31, 33, 35), 제2 희생막(34) 및 제1 희생막(32)을 관통하는 슬릿 절연 구조(44)를 형성한다. 예를 들어, 적층물(ST), 식각정지막(36), 절연막(31, 33, 35), 제2 희생막(34) 및 제1 희생막(32)을 관통하는 개구부를 형성한 후, 개구부 내에 슬릿 절연 구조(44)를 형성한다. 여기서, 슬릿 절연 구조(44)는 제1 영역(R1)과 제2 영역(R2)의 경계에 위치될 수 있다.
도 3b를 참조하면, 적층물(ST)을 관통하는 제1 개구부(OP1)를 형성한다. 제1 개구부(OP1)는 식각정지막(36)을 이용하여 형성될 수 있다. 따라서, 제1 개구부(OP1)는 적어도 식각정지막(36)을 노출시키는 깊이로 형성될 수 있다. 또한, 제1 개구부(OP1)는 적층물(ST)의 제2 영역(R2)에 위치될 수 있다.
이어서, 제1 개구부(OP1)를 통해, 제1 물질막들(37) 또는 제2 물질막들(38)을 제3 물질막들(39)로 대체한다. 일 예로, 제1 물질막들(37)이 희생막이고 제2 물질막들(38)이 절연막인 경우, 제1 개구부(OP1)를 통해 제1 물질막들(37)을 선택적으로 제거한 후, 제1 물질막들(37)이 제거된 영역에 제3 물질막들(39)을 형성한다. 이때, 슬릿 절연구조(44)에 의해 고립된 제2 영역(R2)의 제1 물질막들(37)은 제3 물질막들(39)로 대체되지 않고 그대로 잔류될 수 있다. 다른 예로, 제1 물질막들(37)이 도전막이고 제2 물질막들(38)이 절연막인 경우, 제1 개구부(OP1)를 통해 제1 물질막들(37)을 실리사이드화 한다. 또 다른 예로, 제1 물질막들(37)이 도전막이고 제2 물질막들(38)이 희생막인 경우, 제1 개구부(OP1)를 통해 제2 물질막들(38)을 제거한 후, 제2 물질막들(38)이 제거된 영역에 제3 물질막들(39)을 형성한다.
도 3c를 참조하면, 제1 개구부(OP1) 내에 제1 보호 스페이서(45)를 형성한다. 예를 들어, 제1 개구부(OP1)의 내면을 따라 제1 보호 스페이서용 물질막을 형성한 후, 제1 개구부(OP1)의 저면에 형성된 제1 보호 스페이서용 물질막을 식각한다. 이를 통해, 제1 보호 스페이서(45)가 형성된다. 제1 보호 스페이서(45)는 후속 공정에서 제2 및 제3 물질막들(38, 39)을 보호하기 위한 것으로, 다층막을 포함할 수 있다. 예를 들어, 제1 보호 스페이서(45)는 제3 물질막들(45A, 45C) 및 제4 물질막들(45B, 45D)이 교대로 적층된 적층 구조를 가질 수 있으며, 제3 물질막들(45A, 45C)은 제4 물질막들(45B, 45D)에 대해 식각 선택비가 높은 물질을 포함할 수 있다. 여기서, 제3 물질막들(45A, 45C)은 산화막일 수 있고 제4 물질막들(45B, 45D)은 질화막일 수 있다.
이어서, 제1 개구부(OP1)를 확장시켜 제1 및 제2 희생막들(32, 34)을 노출시킨다. 예를 들어, 제1 보호 스페이서(45)를 식각 배리어로 이용하여 제2 희생막(34) 및 절연막(33)을 식각한다. 이때, 제1 희생막(32)의 표면이 노출되거나, 제1 희생막(32)이 일부 두께 식각되는 깊이로 제1 개구부(OP1')를 확장시킨다. 이를 통해, 확장된 제1 개구부(OP1') 내에 제1 및 제2 희생막들(32, 34)이 노출된다.
도 3d를 참조하면, 제1 개구부(OP1')를 통해 제1 및 제2 희생막들(32, 34)을 제거하여 제2 및 제3 개구부들(OP2, OP3)을 형성한다. 예를 들어, 제1 및 제2 희생막들(32, 34)을 선택적으로 식각하여 메모리막(41)을 노출시킨다.
도 3e를 참조하면, 제2 및 제3 개구부들(OP2, OP3)을 통해 노출된 메모리막(41)을 식각하여 채널막(42)을 노출시킨다. 이때, 메모리막(41)을 식각하는 과정에서 제1 보호 스페이서(45')가 일부 식각될 수 있다. 예를 들어, 제3 물질막(45C) 및 제4 물질막(45D)이 식각될 수 있다. 또한, 메모리막(41)을 식각하는 과정에서 절연막들(31, 33, 35)이 식각될 수 있다. 예를 들어, 절연막들(31, 35)이 제거되어 식각정지막(36) 및 베이스(30)가 노출될 수 있다. 또한, 절연막(33)은 두께가 감소될 수 있다. 이를 통해, 제2 및 제3 개구부들(OP2', OP3')이 확장된다.
메모리막(41)을 식각하는 과정에서, 메모리막(41) 중 식각정지막(36)과 채널막(42)의 사이에 개재된 영역이 식각되고, 식각정지막(36)과 채널막(42)의 사이로 제3 개구부(OP3')가 확장될 수 있다. 단, 채널막(42)과 절연막(33)의 사이에 개재된 메모리막(41)은 잔류된다. 따라서, 제2 개구부(OP2')와 제3 개구부(OP3')은 잔류하는 메모리막(41) 및 절연막(33)에 의해 상호 분리된 상태를 유지할 수 있다. 또한, 적층물(ST)의 제1 영역(R1) 하부에 위치된 절연막들(31, 33, 35)과 제1 및 제2 희생막들(32, 34)은 슬릿 절연 구조(44)에 의해 보호되므로, 식각되지 않고 잔류된다.
도 3f를 참조하면, 제2 개구부(OP2') 내에 제1 도전성 플레이트(46)를 형성하고 제3 개구부(OP3') 내에 제2 도전성 플레이트(47)를 형성한다. 여기서, 제1 도전성 플레이트(46)와 제2 도전성 플레이트(47)는 동시에 형성될 수 있다. 예를 들어, 증착 공정을 이용하여 제2 및 제3 개구부들(OP2', OP3')을 채우도록 도전성 물질을 증착한 후, 제1 개구부(OP1') 내에 형성된 도전 물질을 식각하여 제1 도전성 플레이트(46)와 제2 도전성 플레이트(47)를 상호 분리시킨다. 또는, 선택적 성장 방식을 이용하여 제1 및 제2 도전성 플레이트들(46, 47)을 형성할 수 있다. 여기서, 제1 및 제2 도전성 플레이트들(46, 47)은 언도프드 폴리실리콘막일 수 있다.
제1 및 제2 도전성 플레이트들(46, 47)은 베이스(30)의 표면과 평행한 플레이트 구조를 갖는다. 또한, 제1 및 제2 도전성 플레이트들(46, 47)은 앞선 메모리막(41) 식각 공정에서 메모리막(41)이 식각된 정도에 따라, 채널막(42)과 접한 측벽에서 상부 및/또는 하부로 돌출된 돌출부들을 포함할 수 있다. 예를 들어, 제2 도전성 플레이트(47)는 채널막(42)과 식각정지막(36)의 사이에 개재된 돌출부 및/또는 채널막(42)과 절연막(33)의 사이에 개재된 돌출부를 포함할 수 있다. 제1 도전성 플레이트(46)는 채널막(42)과 베이스(30)의 사이에 개재된 돌출부 및/또는 채널막(42)과 절연막(33)의 사이에 개재된 돌출부를 포함할 수 있다.
일 예로, 제2 도전성 플레이트(47)는 식각정지막(36)과 함께 소스 플레이트로서 사용될 수 있고, 제1 도전성 플레이트(46)는 P타입의 불순물 영역(30A)과 전기적으로 연결된 웰 플레이트로서 사용될 수 있다. 다른 예로, 제2 도전성 플레이트(47)는 식각정지막(36)과 함께 웰 플레이트로서 사용될 수 있고, 제1 도전성 플레이트(46)는 N타입의 불순물 영역(30A)과 전기적으로 연결된 소스 플레이트로서 사용될 수 있다.
도 3g를 참조하면, 제1 개구부(OP1') 내에 제2 보호 스페이서(48)를 형성한다. 제2 보호 스페이서(48)는 후속 산화 공정에서 식가정지막(36), 제2 도전성 플레이트(47) 등의 주변 막이 산화되는 것을 방지하기 위한 것으로, 질화물을 포함할 수 있다. 예를 들어, 제1 개구부(OP1')의 내면을 따라 제2 보호 스페이서용 물질막을 형성한 후, 제1 개구부(OP1')의 저면에 형성된 제2 보호 스페이서용 물질막을 식각한다. 이를 통해, 제2 보호 스페이서(48)가 형성된다. 또한, 제1 개구부(OP1')를 통해 노출된 제1 도전성 플레이트(46)를 일부 두께 식각하여, 제1 개구부(OP1")를 확장시킬 수 있다.
도 3h를 참조하면, 제1 개구부(OP1")의 하부에 절연 패턴(49)을 형성한다. 예를 들어, 제1 개구부(OP1")를 통해 노출된 제1 도전성 플레이트(46)를 산화시켜 절연 패턴(49)을 형성할 수 있으며, 습식 산화 공정을 이용할 수 있다.
도 3i를 참조하면, 제2 보호 스페이서(48)를 제거한다. 이때, 제1 보호 스페이서(45")의 제4 물질막(45B)이 함께 제거될 수 있다. 이어서, 제1 개구부(OP1") 내에 제2 연결 구조(50)를 형성한다. 제2 연결 구조(50)는 텅스텐 등의 금속을 포함하거나, 폴리실리콘을 포함하거나, 이들의 조합을 포함할 수 있다.
제2 연결 구조(50)는 식각정지막(36) 및 제2 도전성 플레이트(47)를 관통하고, 식각정지막(36) 및 제2 도전성 플레이트(47)와 전기적으로 연결된다. 또한, 제2 연결 구조(50)는 제1 보호 스페이서(45")에 의해 적층물(ST)과 상호 절연되고, 절연 패턴(49)에 의해 제1 도전성 플레이트(46)와 상호 절연될 수 있다. 일 예로, 제2 도전성 플레이트(47)가 소스 플레이트인 경우, 제2 연결 구조(50)는 소스 연결 구조로 사용될 수 있다. 다른 예로, 제2 도전성 플레이트(47)가 웰 플레이트인 경우, 제2 연결 구조(50)는 웰 연결 구조로 사용될 수 있다.
이어서, 적층물(ST)의 제1 영역(R1)을 관통하는 제1 연결 구조(51)를 형성한다. 예를 들어, 적층물(ST), 식각정지막(36), 절연막들(31, 33, 35), 제1 희생막(32) 및 제2 희생막(34)을 관통하고 베이스(30)를 노출시키는 개구부를 형성한 후, 개구부 내에 텅스텐 등의 도전 물질을 채워 제1 연결 구조(51)를 형성한다. 제1 연결 구조(51)는 베이스(30)의 불순물 영역(30A)과 전기적으로 연결되며, 불순물 영역(30A)을 통해 제1 도전성 플레이트(46)와 전기적으로 연결된다. 또한, 제1 연결 구조(51)는 제2 도전성 플레이트(47)와 상호 절열된다. 일 예로, 제1 도전성 플레이트(46)가 웰 플레이트인 경우, 제1 연결 구조(51)는 웰 연결 구조로 사용될 수 있다. 다른 예로, 제1 도전성 플레이트(46)가 소스 플레이트인 경우, 제1 연결 구조(51)는 N타입의 불순물 영역(30A)과 전기적으로 연결되고, 소스 연결 구조로 사용될 수 있다.
전술한 바와 같은 제조 방법에 따르면, 제1 도전성 플레이트(46)와 제2 도전성 플레이트(47)를 함께 형성할 수 있다. 또한, 제1 도전성 플레이트(46)와 제2 도전성 플레이트(47)는 절연막(33)에 의해 상호 전기적으로 분리된다. 따라서, 제조 공정을 단순화할 수 있다.
제1 도전성 플레이트(46)는 소거 경로를 제공하기 위한 웰 플레이트로서 사용되고, 제2 도전성 플레이트(47)는 프로그램/리드 경로를 제공하기 위한 소스 플레이트로서 사용될 수 있다. 또는, 제1 도전성 플레이트(46)는 프로그램/리드 경로를 제공하기 위한 소스 플레이트로서 사용되고, 제2 도전성 플레이트(47)는 소거 경로를 제공하기 위한 웰 플레이트로서 사용될 수 있다. 이와 같이, 프로그램/리드 경로와 소거 경로를 상호 분리함으로써, 메모리 소자의 동작 특성을 개선할 수 있다.
도 4a 내지 도 4i는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 4a를 참조하면, 베이스(60) 상에 절연막(61), 제1 희생막(62), 절연막(63), 제2 희생막(64), 절연막(65) 및 식각정지막(66)을 차례로 형성한다. 베이스(60)는 불순물 영역(60A)을 포함할 수 있다. 절연막(61, 63, 65)은 산화물 등의 절연 물질을 포함할 수 있다. 제1 및 제2 희생막들(62, 64)은 절연막들(61, 63, 65)에 대해 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 절연막들(61, 63, 65)은 산화막이고 제1 및 제2 희생막들(62, 64)은 언도프드 폴리실리콘막일 수 있다. 또한, 식각정지막(66)은 후속 개구부 형성 시에 개구부의 깊이를 조절하기 위한 것으로, N타입 또는 P타입의 불순물을 포함한 폴리실리콘막일 수 있다.
이어서, 식각정지막(66) 상에 적층물(ST)을 형성한다. 적층물(ST)은 교대로 적층된 제1 물질막들(67) 및 제2 물질막들(68)을 포함할 수 있다. 여기서, 제1 물질막들(67)은 메모리 셀, 선택 트랜지스터 등의 게이트 전극을 형성하기 위한 것일 수 있고, 제2 물질막들(68)은 적층된 게이트 전극들을 상호 절연시키기 위한 것일 수 있다.
이어서, 적층물(ST), 식각정지막(66), 절연막(61, 63, 65), 제2 희생막(64) 및 제1 희생막(62)을 관통하는 채널막(72)을 형성한다. 예를 들어, 적층물(ST), 식각정지막(66), 절연막(61, 63, 65), 제2 희생막(64) 및 제1 희생막(62)을 관통하는 개구부를 형성한 후, 개구부 내에 메모리막(71)을 형성한다. 이어서, 메모리막(71) 내에 채널막(72) 및 갭필막(73)을 형성한다. 여기서, 메모리막(71)은 전하차단막, 데이터 저장막 및 터널절연막을 포함할 수 있다.
이어서, 적층물(ST), 식각정지막(66), 절연막(61, 63, 65), 제2 희생막(64) 및 제1 희생막(62)을 관통하는 슬릿 절연 구조(74)를 형성한다. 예를 들어, 적층물(ST), 식각정지막(66), 절연막(61, 63, 65), 제2 희생막(64) 및 제1 희생막(62)을 관통하는 개구부를 형성한 후, 개구부 내에 슬릿 절연 구조(74)를 형성한다. 여기서, 슬릿 절연 구조(74)는 제1 영역(R1)과 제2 영역(R2)의 경계에 위치될 수 있다.
도 4b를 참조하면, 적층물(ST)을 관통하는 제1 개구부(OP1)를 형성한다. 여기서, 제1 개구부(OP1)는 적어도 식각정지막(66)을 노출시키는 깊이로 형성될 수 있다. 또한, 제1 개구부(OP1)는 적층물(ST)의 제2 영역(R2)에 위치될 수 있다.
이어서, 제1 개구부(OP1) 내에 제1 보호 스페이서(75)를 형성한다. 예를 들어, 제1 개구부(OP1)의 내면을 따라 제1 보호 스페이서용 물질막을 형성한 후, 제1 개구부(OP1)의 저면에 형성된 제1 보호 스페이서용 물질막을 식각한다. 이를 통해, 제1 보호 스페이서(75)가 형성된다. 제1 보호 스페이서(75)는 후속 공정에서 제1 및 제2 물질막들(67, 68)을 보호하기 위한 것으로, 다층막을 포함할 수 있다. 예를 들어, 제1 보호 스페이서(75)는 제3 물질막들(75A, 75C) 및 제4 물질막(75B)이 교대로 적층된 적층 구조를 가질 수 있으며, 제3 물질막들(75A, 75C)은 제4 물질막(75B)에 대해 식각 선택비가 높은 물질을 포함할 수 있다. 여기서, 제3 물질막들(75A, 75C)은 산화막일 수 있고 제4 물질막(75B)은 질화막일 수 있다.
이어서, 제1 개구부(OP1)를 확장시켜 제1 및 제2 희생막들(62, 64)을 노출시킨다. 예를 들어, 제1 보호 스페이서(75)를 식각 배리어로 이용하여 제2 희생막(64) 및 절연막(63)을 식각한다. 이때, 제1 희생막(62)의 표면이 노출되거나, 제1 희생막(62)이 일부 두께 식각되는 깊이로 제1 개구부(OP1)를 확장시킨다. 이를 통해, 확장된 제1 개구부(OP1) 내에 제1 및 제2 희생막들(62, 64)이 노출된다.
도 4c를 참조하면, 제1 개구부(OP1)를 통해 제1 및 제2 희생막들(62, 64)을 제거하여 제2 및 제3 개구부들(OP2, OP3)을 형성한다. 예를 들어, 제1 및 제2 희생막들(62, 64)을 선택적으로 식각하여 메모리막(71)을 노출시킨다.
도 4d를 참조하면, 제2 및 제3 개구부들(OP2, OP3)을 통해 노출된 메모리막(71)을 식각하여 채널막(72)을 노출시킨다. 이때, 메모리막(71)을 식각하는 과정에서 제1 보호 스페이서(75')가 일부 식각될 수 있다. 예를 들어, 제3 물질막(75C) 및 제4 물질막(75B)이 식각될 수 있다. 또한, 메모리막(71)을 식각하는 과정에서 절연막들(61, 63, 65)이 식각될 수 있다. 예를 들어, 절연막들(61, 65)이 제거되어 식각정지막(66) 및 베이스(60)가 노출될 수 있다. 또한, 절연막(63)은 두께가 감소될 수 있다. 이를 통해, 제2 및 제3 개구부들(OP2', OP3')이 확장된다.
도 4e를 참조하면, 제2 개구부(OP2') 내에 제1 도전성 플레이트(76)를 형성하고 제3 개구부(OP3') 내에 제2 도전성 플레이트(77)를 형성한다. 여기서, 제1 도전성 플레이트(76)와 제2 도전성 플레이트(77)는 동시에 형성될 수 있다. 예를 들어, 증착 공정을 이용하여 제2 및 제3 개구부들(OP2', OP3')을 채우도록 도전성 물질을 증착한 후, 제1 개구부(OP1) 내에 형성된 도전 물질을 식각하여 제1 도전성 플레이트(76)와 제2 도전성 플레이트(77)를 상호 분리시킨다. 또는, 선택적 성장 방식을 이용하여 제1 및 제2 도전성 플레이트들(76, 77)을 형성할 수 있다. 여기서, 제1 및 제2 도전성 플레이트들(76, 77)은 언도프드 폴리실리콘막일 수 있다.
도 4f를 참조하면, 제1 개구부(OP1) 내에 제2 보호 스페이서(78)를 형성한다. 예를 들어, 제1 개구부(OP1)의 내면을 따라 제2 보호 스페이서용 물질막을 형성한 후, 제1 개구부(OP1)의 저면에 형성된 제2 보호 스페이서용 물질막을 식각한다. 이를 통해 제2 보호 스페이서(78)가 형성된다.
이어서, 제1 개구부(OP1)의 하부에 절연 패턴(79)을 형성한다. 예를 들어, 제1 개구부(OP1)를 통해 노출된 제1 도전성 플레이트(76)를 산화시켜 절연 패턴(79)을 형성한다.
도 4g를 참조하면, 제2 보호 스페이서(78)를 제거하여 제1 개구부(OP1) 내에 식각정지막(66) 및 제2 도전성 플레이트(77)를 노출시킨다. 이어서, 제1 개구부(OP1)의 하부를 채우도록 제2 도전성 플레이트(77)로부터 도전막을 성장시킨다. 예를 들어, 선택적 성장 방식으로, 제2 도전성 플레이트(77)로부터 폴리실리콘막을 성장시킨다. 이를 통해, 제1 개구부(OP1)의 하부를 채우도록 제2 도전성 플레이트(77')가 확장되며, 제2 도전성 플레이트(77')가 상면으로부터 돌출된 제1 돌출부(77A) 및 하면으로부터 돌출된 제2 돌출부(77B)를 포함하게 된다. 여기서, 제1 돌출부(77A)는 식각정지막(66)의 측벽과 접하며, 식각정지막(66)의 불순물이 제1 돌출부(77A)로 확산될 수 있다.
도 4h를 참조하면, 제1 보호 스페이서(75')를 제거하여 제1 개구부(OP1) 내에 제1 물질막들(67)을 노출시킨다. 이어서, 제1 개구부(OP1)를 통해, 제1 물질막들(67) 또는 제2 물질막들(68)을 제3 물질막들(81)로 대체한다.
도 4i를 참조하면, 제1 개구부(OP1) 내에 절연 스페이서(82)를 형성한다. 예를 들어, 제1 개구부(OP1)의 내면을 따라 절연 스페이서용 물질막을 형성한 후, 제1 개구부(OP1)의 저면에 형성된 영역을 식각한다. 이를 통해, 제1 개구부(OP1)의 내벽에 절연 스페이서(82)가 형성되고, 제1 개구부(OP1)의 저면에 제2 도전성 플레이트(77')가 노출된다.
이어서, 제2 도전성 플레이트(77) 내에 정션(84)을 형성한다. 예를 들어, 제2 도전성 플레이트(77)의 제1 돌출부 내에 N타입의 불순물을 도핑하여 정션(84)을 형성한다. 불순물 도핑은 이온 주입 공정을 이용하여 수행될 수 있다.
이어서, 제1 개구부(OP1) 내에 제2 연결 구조(83)를 형성한다. 제2 연결 구조(83)는 적층물(ST)을 관통하고 제2 도전성 플레이트(77')의 상부면과 접한다. 따라서, 제2 연결 구조(83)는 제2 도전성 플레이트(77')와 전기적으로 연결되고, 제1 도전성 플레이트(76)와 전기적으로 분리된다. 여기서, 제2 연결 구조(83)는 제1 도전 패턴(83A) 및 제1 도전 패턴(83A) 상의 제2 도전 패턴(83B)을 포함할 수 있다. 예를 들어, 제1 도전 패턴(83A)은 제2 도전성 플레이트(77')로부터 성장된 폴리실리콘막일 수 있다. 제2 도전 패턴(83B)은 제1 도전 패턴(83A)에 비해 낮은 저항을 갖는 물질을 포함할 수 있으며, 텅스텐 등의 금속을 포함할 수 있다. 제2 연결 구조(83)는 소스 연결 구조 또는 웰 연결 구조일 수 있다.
이어서, 적층물(ST)의 제1 영역(R1)을 관통하는 제1 연결 구조(85)를 형성한다. 예를 들어, 적층물(ST), 식각정지막(66), 절연막들(61, 63, 65), 제1 희생막(62) 및 제2 희생막(64)을 관통하고 베이스(60)를 노출시키는 개구부를 형성한 후, 개구부 내에 텅스텐 등의 도전 물질을 채워 제1 연결 구조(85)를 형성한다. 제1 연결 구조(85)는 불순물 영역(60A)을 통해 제1 도전성 플레이트(76)와 전기적으로 연결되고, 제2 도전성 플레이트(77')와 전기적으로 분리된다. 제1 연결 구조(85)는 웰 연결 구조 또는 소스 연결 구조일 수 있다.
전술한 바와 같은 제조 방법에 따르면, 제1 도전성 플레이트(76)와 제2 도전성 플레이트(77')를 함께 형성할 수 있으므로, 제조 공정을 단순화할 수 있다. 또한, 제1 도전성 플레이트(76)와 제2 도전성 플레이트(77')는 절연막(63)에 의해 상호 전기적으로 분리되므로, 프로그램/리드 경로와 소거 경로를 상호 분리할 수 있다.
도 5는 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 5를 참조하면, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 메모리 장치(1200)와 컨트롤러(1100)를 포함한다.
메모리 장치(1200)는 텍스트, 그래픽, 소프트웨어 코드 등과 같은 다양한 데이터 형태를 갖는 데이터 정보를 저장하는데 사용된다. 메모리 장치(1200)는 비휘발성 메모리일 수 있다. 또한, 메모리 장치는(1200)는 앞서 도 1a 내지 도 4i를 참조하여 설명한 구조를 가질 수 있고, 앞서 도 1a 내지 도 4i를 참조하여 설명한 제조 방법에 따라 제조될 수 있다. 실시예로서, 메모리 장치(1200)는 적층물; 상기 적층물을 관통하는 채널막; 상기 채널막을 감싸고, 상기 채널막을 노출시키는 제1 및 제2 개구부들을 포함하는 메모리막; 상기 제1 개구부를 통해 상기 채널막과 직접 연결된 웰 플레이트; 및 상기 제2 개구부를 통해 상기 채널막과 직접 연결된 소스 플레이트를 포함하도록 구성될 수 있다. 메모리 장치(1200)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
컨트롤러(1100)는 호스트 및 메모리 장치(1200)에 연결되며, 호스트로부터의 요청에 응답하여 메모리 장치(1200)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 메모리 장치(1200)의 읽기, 쓰기, 소거, 배경(background) 동작 등을 제어하도록 구성된다.
컨트롤러(1100)는 RAM(Random Access Memory; 1110), CPU(Central Processing Unit; 1120), 호스트 인터페이스(Host Interface; 1130), ECC 회로(Error Correction Code Circuit; 1140), 메모리 인터페이스(Memory Interface; 1150) 등을 포함한다.
여기서, RAM(1110)은 CPU(1120) 의 동작 메모리, 메모리 장치(1200)와 호스트 간의 캐시 메모리, 메모리 장치(1200)와 호스트 간의 버퍼 메모리 등으로 사용될 수 있다. 참고로, RAM(1110)은 SRAM(Static Random Access Memory), ROM(Read Only Memory) 등으로 대체될 수 있다.
CPU(1120)는 컨트롤러(1100)의 전반적인 동작을 제어하도록 구성된다. 예를 들어, CPU(1120)는 RAM(1110)에 저장된 플래시 변환 계층(Flash Translation Layer; FTL)과 같은 펌웨어를 운용하도록 구성된다.
호스트 인터페이스(1130)는 호스트와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 컨트롤러(1100)는 USB(Universal Serial Bus)프로토콜, MMC(MultiMedia Card) 프로토콜, PCI(Peripheral Component Interconnection)프로토콜, PCI-E(PCI-Express) 프로토콜, ATA(Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI(Small Computer Small Interface) 프로토콜, ESDI(Enhanced Small Disk Interface) 프로토콜, 그리고 IDE(Integrated Drive Electronics) 프로토콜, 프라이빗(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트와 통신한다.
ECC 회로(1140)는 오류 정정 코드(ECC)를 이용하여 메모리 장치(1200)로부터 리드된 데이터에 포함된 오류를 검출하고, 정정하도록 구성된다.
메모리 인터페이스(1150)는 메모리 장치(1200)와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 메모리 인터페이스(1150)는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
참고로, 컨트롤러(1100)는 데이터를 임시 저장하기 위한 버퍼 메모리(미도시됨)를 더 포함할 수 있다. 여기서, 버퍼 메모리는 호스트 인터페이스(1130)를 통해 외부로 전달되는 데이터를 임시 저장하거나, 메모리 인터페이스(1150)를 통해 메모리 장치(1200)로부터 전달되는 데이터를 임시로 저장하는데 사용될 수 있다. 또한, 컨트롤러(1100)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM을 더 포함할 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 집적도가 향상되고 특성이 개선된 메모리 장치(1200)를 포함하므로, 메모리 시스템(1000)의 집적도 및 특성 또한 향상시킬 수 있다.
도 6은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 6을 참조하면, 본 발명의 일 실시예에 따른 메모리 시스템(1000')은 메모리 장치(1200')와 컨트롤러(1100)를 포함한다. 또한, 컨트롤러(1100)는 RAM(1110), CPU(1120), 호스트 인터페이스(1130), ECC 회로(1140), 메모리 인터페이스(1150) 등을 포함한다.
메모리 장치(1200')는 비휘발성 메모리일 수 있다. 또한, 메모리 장치(1200')는 앞서 도 1a 내지 도 4i를 참조하여 설명한 구조를 가질 수 있고, 앞서 도 1a 내지 도 4i를 참조하여 설명한 제조 방법에 따라 제조될 수 있다. 실시예로서, 메모리 장치(1200')는 적층물; 상기 적층물을 관통하는 채널막; 상기 채널막을 감싸고, 상기 채널막을 노출시키는 제1 및 제2 개구부들을 포함하는 메모리막; 상기 제1 개구부를 통해 상기 채널막과 직접 연결된 웰 플레이트; 및 상기 제2 개구부를 통해 상기 채널막과 직접 연결된 소스 플레이트를 포함하도록 구성될 수 있다. 메모리 장치(1200')의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
또한, 메모리 장치(1200')는 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다. 복수의 메모리 칩들은 복수의 그룹들로 분할되며, 복수의 그룹들은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(1100)와 통신하도록 구성된다. 또한, 하나의 그룹에 속한 메모리 칩들은 공통 채널을 통해 컨트롤러(1100)와 통신하도록 구성된다. 참고로, 하나의 채널에 하나의 메모리 칩이 연결되도록 메모리 시스템(1000')이 변형되는 것도 가능하다.
이와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000')은 집적도가 향상되고 특성이 개선된 메모리 장치(1200')를 포함하므로, 메모리 시스템(1000')의 집적도 및 특성 또한 향상시킬 수 있다. 특히, 메모리 장치(1200')를 멀티-칩 패키지로 구성함으로써, 메모리 시스템(1000')의 데이터 저장 용량을 증가시키고, 구동 속도를 향상시킬 수 있다.
도 7은 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 7을 참조하면, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(2000)은 메모리 장치(2100), CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500), 시스템 버스(2600) 등을 포함한다.
메모리 장치(2100)는 유저 인터페이스(2400)를 통해 제공된 데이터, CPU(2200)에 의해 처리된 데이터 등을 저장한다. 또한, 메모리 장치(2100)은 시스템 버스(2600)를 통해 CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500) 등에 전기적으로 연결된다. 예를 들어, 메모리 장치(2100)는 컨트롤러(미도시됨)를 통해 시스템 버스(2600)에 연결되거나, 시스템 버스(2600)에 직접 연결될 수 있다. 메모리 장치(2100)가 시스템 버스(2600)에 직접 연결되는 경우, 컨트롤러의 기능은 CPU(2200), RAM(2300) 등에 의해 수행될 수 있다.
여기서, 메모리 장치(2100)는 비휘발성 메모리 일 수 있다. 또한, 메모리 장치(2100)는 앞서 도 1a 내지 도 4i를 참조하여 설명한 구조를 가질 수 있고, 앞서 도 1a 내지 도 4i를 참조하여 설명한 제조 방법에 따라 제조될 수 있다. 실시예로서, 메모리 장치(2100)는 적층물; 상기 적층물을 관통하는 채널막; 상기 채널막을 감싸고, 상기 채널막을 노출시키는 제1 및 제2 개구부들을 포함하는 메모리막; 상기 제1 개구부를 통해 상기 채널막과 직접 연결된 웰 플레이트; 및 상기 제2 개구부를 통해 상기 채널막과 직접 연결된 소스 플레이트를 포함하도록 구성될 수 있다. 메모리 장치(2100)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
또한, 메모리 장치(2100)은 도 6을 참조하여 설명한 바와 같이 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
이와 같은 구성을 갖는 컴퓨팅 시스템(2000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(Portable MultimediaPlayer), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audiorecorder), 디지털 음성 재생기(digital audioplayer), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치 등일 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(2000)은 집적도가 향상되고 특성이 개선된 메모리 장치(2100)를 포함하므로, 컴퓨팅 시스템(2000)의 특성 또한 향상시킬 수 있다.
도 8은 본 발명의 일 실시예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
도 8을 참조하면, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(3000)은 운영 체제(3200), 어플리케이션(3100), 파일 시스템(3300), 변환 계층(3400) 등을 포함하는 소프트웨어 계층을 포함한다. 또한, 컴퓨팅 시스템(3000)은 메모리 장치(3500) 등의 하드웨어 계층을 포함한다.
운영 체제(3200)는 컴퓨팅 시스템(3000)의 소프트웨어, 하드웨어 자원 등을 관리하기 위한 것으로, 중앙처리장치의 프로그램 실행을 제어할 수 있다. 어플리케이션(3100)은 컴퓨팅 시스템(3000)에서 실시되는 다양한 응용 프로그램으로, 운영 체제(3200)에 의해 실행되는 유틸리티일 수 있다.
파일 시스템(3300)은 컴퓨팅 시스템(3000)에 존재하는 데이터, 파일 등을 관리하기 위한 논리적인 구조를 의미하며, 규칙에 따라 메모리 장치(3500) 등에 저장할 파일 또는 데이터를 조직화한다. 파일 시스템(3300)은 컴퓨팅 시스템(3000)에서 사용되는 운영 체제(3200)에 따라 결정될 수 있다. 예를 들어, 운영 체제(3200)가 마이크로소프트(Microsoft)사의 윈도우즈(Windows) 계열인 경우, 파일 시스템(3300)은 FAT(File Allocation Table), NTFS(NT file system) 등일 수 있다. 또한, 운영 체제(3200)가 유닉스/리눅스(Unix/Linux) 계열인 경우, 파일 시스템(3300)은 EXT(extended file system), UFS(Unix File System), JFS(Journaling File System) 등일 수 있다.
본 도면에서는 운영 체제(3200), 어플리케이션(3100) 및 파일 시스템(3300)을 별도의 블록으로 도시하였으나, 어플리케이션(3100) 및 파일 시스템(3300)은 운영 체제(3200) 내에 포함된 것일 수 있다.
변환 계층(Translation Layer; 3400)은 파일 시스템(3300)으로부터의 요청에 응답하여 메모리 장치(3500)에 적합한 형태로 어드레스를 변환한다. 예를 들어, 변환 계층(3400)은 파일 시스템(3300)이 생성한 로직 어드레스를 메모리 장치(3500)의 피지컬 어드레스로 변환한다. 여기서, 로직 어드레스와 피지컬 어드레스의 맵핑 정보는 어드레스 변환 테이블(address translation table)로 저장될 수 있다. 예를 들어, 변환 계층(3400)은 플래시 변환 계층(Flash Translation Layer; FTL), 유니버설 플래시 스토리지 링크 계층(Universal Flash Storage Link Layer, ULL) 등일 수 있다.
메모리 장치(3500)는 비휘발성 메모리 일 수 있다. 또한, 메모리 장치(3500)는 앞서 도 1a 내지 도 4i를 참조하여 설명한 구조를 가질 수 있고, 앞서 도 1a 내지 도 4i를 참조하여 설명한 제조 방법에 따라 제조될 수 있다. 실시예로서, 메모리 장치(3500)는 적층물; 상기 적층물을 관통하는 채널막; 상기 채널막을 감싸고, 상기 채널막을 노출시키는 제1 및 제2 개구부들을 포함하는 메모리막; 상기 제1 개구부를 통해 상기 채널막과 직접 연결된 웰 플레이트; 및 상기 제2 개구부를 통해 상기 채널막과 직접 연결된 소스 플레이트를 포함하도록 구성될 수 있다. 메모리 장치(3500)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
이러한 구성을 갖는 컴퓨팅 시스템(3000)은 상위 레벨 영역에서 수행되는 운영체제 계층과 하위 레벨 영역에서 수행되는 컨트롤러 계층으로 구분될 수 있다. 여기서, 어플리케이션(3100), 운영 체제(3200) 및 파일 시스템(3300)은 운영 체제 계층에 포함되며, 컴퓨팅 시스템(3000)의 동작 메모리에 의해 구동될 수 있다. 또한, 변환 계층(3400)은 운영 체제 계층에 포함되거나, 컨트롤러 계층에 포함될 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(3000)은 집적도가 향상되고 특성이 개선된 메모리 장치(3500)를 포함하므로, 컴퓨팅 시스템(3000)의 특성 또한 향상시킬 수 있다.
본 발명의 기술 사상은 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
10: 베이스 10A: 웰 영역
11: 웰 플레이트 12: 소스 플레이트
12A: 제1 도전막 12B: 제2 도전막
13: 절연막 14: 절연 패턴
15: 도전막 16: 절연막
17: 메모리막 18: 채널막
19: 갭필막 20: 절연 스페이서
21: 소스 연결 구조 22: 슬릿 절연 구조
23: 희생막 25: 웰 연결 구조

Claims (33)

  1. 교대로 적층된 도전막들 및 제1 절연막들을 포함하는 적층물;
    상기 적층물을 관통하는 채널막;
    상기 채널막을 감싸되, 상기 적층물의 하부로 돌출된 상기 채널막의 일부를 노출시키며 서로 이격된 제1 및 제2 개구부들을 포함하는 메모리막;
    상기 제1 개구부를 통해 상기 채널막에 접하는 웰 영역; 및
    상기 제2 개구부를 통해 상기 채널막에 접하고 상기 웰 영역과 분리된 소스 영역
    을 포함하는 반도체 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 적층물을 관통하여 상기 소스 영역과 전기적으로 연결된 소스 연결 구조; 및
    상기 적층물을 관통하여 상기 웰 영역과 전기적으로 연결된 웰 연결 구조
    를 더 포함하는 반도체 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제2항에 있어서,

    상기 적층물은 희생막들 및 제1 절연막들이 교대로 적층된 제1 영역 및 도전막들 및 상기 제1 절연막들이 교대로 적층된 제2 영역을 포함하는
    반도체 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제3항에 있어서,
    상기 적층물을 관통하고, 상기 제1 영역과 상기 제2 영역의 경계에 위치된 슬릿 절연 구조
    를 더 포함하는 반도체 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제3항에 있어서,
    상기 소스 연결 구조는 상기 제2 영역에 위치되고, 상기 웰 연결 구조는 상기 제1 영역에 위치된
    반도체 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제3항에 있어서,
    상기 소스 연결 구조는,
    상기 소스 영역과 연결된 제1 도전 패턴; 및
    상기 제1 도전 패턴과 연결되고 상기 제1 도전 패턴에 비해 낮은 저항을 갖는 제2 도전 패턴을 포함하는
    반도체 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 소스 영역은 상기 웰 영역의 상부에 위치된
    반도체 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 소스 영역은 상기 웰 영역의 하부에 위치된
    반도체 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 소스 영역은,
    상기 적층물의 하부에 위치한 제1 도전막; 및
    상기 제1 도전막과 상기 적층물 사이에 위치한 제2 도전막을 포함하는
    반도체 장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제9항에 있어서,
    상기 제1 도전막은 상면으로부터 돌출된 제1 돌출부 및 하면으로부터 돌출된 제2 돌출부를 포함하는
    반도체 장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제10항에 있어서,
    상기 적층물을 관통하고, 상기 제1 돌출부와 연결된 소스 연결 구조
    를 더 포함하는 반도체 장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제10항에 있어서,
    상기 제1 도전막은 상기 제1 돌출부 내에 형성된 정션을 포함하는
    반도체 장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 적층물을 관통하고, 상기 소스 영역과 전기적으로 연결된 소스 연결 구조; 및
    상기 소스 연결 구조의 측벽을 감싸는 절연 스페이서
    를 더 포함하는 반도체 장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제13항에 있어서,
    상기 소스 연결 구조는 상기 소스 영역을 관통하고, 상기 소스 영역의 저면으로부터 돌출된 돌출부를 포함하는
    반도체 장치.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제13항에 있어서,
    상기 소스 연결 구조의 하부에 위치되고, 상기 소스 연결 구조와 상기 웰 영역을 상호 절연시키는 절연 패턴
    을 더 포함하는 반도체 장치.
  16. 웰 영역;
    상기 웰 영역 상의 소스 영역;
    상기 웰 영역과 상기 소스 영역의 사이에 개재되고, 상기 웰 영역과 상기 소스 영역을 상호 절연시키는 절연막;
    상기 소스 영역의 상부에 위치되고, 교대로 적층된 도전막들 및 절연막들을 포함하는 적층물;
    상기 적층물을 관통하여 상기 소스 영역과 전기적으로 연결되고, 상기 도전막들 및 상기 웰 영역으로부터 절연된 소스 연결 구조; 및
    상기 웰 영역과 전기적으로 연결되고, 상기 소스 영역 및 상기 도전막들로부터 절연된 웰 연결 구조
    를 포함하는 반도체 장치.
  17. 제1 희생막 상에, 상기 제1 희생막으로부터 이격된 영역에 제2 희생막을 형성하는 단계;
    상기 제2 희생막 상에 적층물을 형성하는 단계;
    상기 적층물, 상기 제2 희생막 및 상기 제1 희생막을 관통하는 채널막을 형성하는 단계;
    상기 제1 및 제2 희생막들을 제거하여, 상호 분리된 제1 및 제2 개구부들을 형성하는 단계;
    상기 제1 개구부 내에, 상기 채널막과 직접 연결된 제1 도전막을 형성하는 단계; 및
    상기 제2 개구부 내에, 상기 채널막과 직접 연결된 제2 도전막을 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제17항에 있어서,
    상기 제1 도전막을 형성하는 단계 및 상기 제2 도전막을 형성하는 단계는,
    상기 제1 및 제2 개구부들 내에 도전 물질을 채우는 단계; 및
    상기 도전 물질의 일부를 식각하여, 상호 분리된 상기 제1 도전막 및 상기 제2 도전막을 형성하는 단계를 포함하는
    반도체 장치의 제조 방법.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제17항에 있어서,
    상기 적층물을 관통하고, 상기 제1 도전막과 전기적으로 연결된 제1 연결 구조를 형성하는 단계; 및
    상기 적층물을 관통하고, 상기 제2 도전막과 전기적으로 연결된 제2 연결 구조를 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제19항에 있어서,
    상기 제2 연결 구조와 상기 제1 도전막은 상호 절연되고, 상기 제1 연결 구조와 상기 제2 도전막은 상호 절연된
    반도체 장치의 제조 방법.
  21. ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈
    제17항에 있어서,
    상기 적층물 중 희생막들과 절연막들이 교대로 적층된 제1 영역을 관통하고, 상기 제1 도전막과 전기적으로 연결된 제1 연결 구조를 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  22. ◈청구항 22은(는) 설정등록료 납부시 포기되었습니다.◈
    제21항에 있어서,
    상기 제1 도전막은 웰 플레이트이고, 상기 제1 연결 구조는 웰 연결 구조인
    반도체 장치의 제조 방법.
  23. ◈청구항 23은(는) 설정등록료 납부시 포기되었습니다.◈
    제17항에 있어서,
    상기 적층물 중 제3 도전막들과 절연막들이 교대로 적층된 제2 영역을 관통하는 제3 개구부를 형성하는 단계;
    상기 제3 개구부 내에 절연 스페이서를 형성하는 단계;
    상기 제3 개구부 내에 상기 제2 도전막과 전기적으로 연결된 제2 연결 구조를 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  24. ◈청구항 24은(는) 설정등록료 납부시 포기되었습니다.◈
    제23항에 있어서,
    상기 제2 도전막은 소스 플레이트이고, 상기 제2 연결 구조는 소스 연결 구조인
    반도체 장치의 제조 방법.
  25. ◈청구항 25은(는) 설정등록료 납부시 포기되었습니다.◈
    제17항에 있어서,
    상기 적층물을 관통하는 제3 개구부를 형성하는 단계;
    상기 제3 개구부를 통해, 상기 적층물에 포함된 교대로 적층된 제1 물질막들 및 제2 물질막들 중 상기 제1 물질막들을 제3 물질막들로 대체하는 단계; 및
    상기 제3 개구부 내에, 상기 제2 도전막과 전기적으로 연결된 제2 연결 구조를 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  26. ◈청구항 26은(는) 설정등록료 납부시 포기되었습니다.◈
    제17항에 있어서,
    상기 제2 희생막 상에 식각 정지막을 형성하는 단계;
    상기 식각 정지막을 이용하여 상기 적층물을 관통하는 제3 개구부를 형성하는 단계;
    상기 제3 개구부 내에 제1 보호 스페이서를 형성하는 단계; 및
    상기 제1 보호 스페이서를 이용하여 상기 제3 개구부를 확장시켜, 상기 제1 및 제2 희생막들을 노출시키는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  27. ◈청구항 27은(는) 설정등록료 납부시 포기되었습니다.◈
    제26항에 있어서,
    상기 제1 및 제2 도전막들을 형성한 후, 상기 제3 개구부 내에 제2 보호 스페이서를 형성하는 단계; 및
    상기 제3 개구부를 통해 노출된 상기 제1 도전막의 일부를 산화시켜 절연 패턴을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  28. ◈청구항 28은(는) 설정등록료 납부시 포기되었습니다.◈
    제27항에 있어서,
    상기 절연 패턴을 형성한 후, 상기 제2 보호 스페이서를 제거하는 단계; 및
    상기 제3 개구부 내에, 상기 제2 도전막과 전기적으로 연결된 제2 연결 구조를 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  29. ◈청구항 29은(는) 설정등록료 납부시 포기되었습니다.◈
    제27항에 있어서,
    상기 절연 패턴을 형성한 후, 상기 제2 보호 스페이서를 제거하는 단계; 및
    상기 제3 개구부의 하부를 채우도록, 상기 제2 도전막으로부터 제4 도전막을 성장시키는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  30. ◈청구항 30은(는) 설정등록료 납부시 포기되었습니다.◈
    제29항에 있어서,
    상기 제4 도전막을 성장시킨 후, 상기 제3 개구부 내에 절연 스페이서를 형성하는 단계;
    상기 제3 개구부 내에, 상기 제2 도전막의 상부면과 접하는 제2 연결 구조를 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  31. ◈청구항 31은(는) 설정등록료 납부시 포기되었습니다.◈
    제17항에 있어서,
    상기 채널막을 형성하는 단계는,
    상기 적층물, 상기 제2 희생막 및 상기 제1 희생막을 관통하는 제4 개구부를 형성하는 단계;
    상기 제4 개구부 내에 메모리막을 형성하는 단계; 및
    상기 메모리막 내에 상기 채널막을 형성하는 단계를 포함하는
    반도체 장치의 제조 방법.
  32. ◈청구항 32은(는) 설정등록료 납부시 포기되었습니다.◈
    제31항에 있어서,
    상기 제1 및 제2 도전막들을 형성하기 전에, 상기 제1 및 제2 개구부를 통해 노출된 상기 메모리막을 식각하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  33. 제1 희생막 상에 상기 제1 희생막으로부터 이격된 제2 희생막을 형성하는 단계;
    상기 제2 희생막 상에 적층물을 형성하는 단계;
    상기 적층물, 상기 제2 희생막 및 상기 제1 희생막을 관통하는 채널막을 형성하는 단계;
    상기 제1 및 제2 희생막들을 제거하여, 상호 분리된 제1 및 제2 개구부들을 형성하는 단계;
    상기 제1 개구부 내에, 상기 채널막과 직접 연결된 제1 도전막을 형성하는 단계; 및
    상기 제2 개구부 내에, 상기 채널막과 직접 연결된 제2 도전막을 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
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