KR20150035722A - 고체 촬상 장치 및 고체 촬상 장치의 구동 방법, 및, 전자기기 - Google Patents
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Abstract
본 개시된 고체 촬상 장치는, 화소 어레이부의 각 화소로부터 신호선에 판독되는 아날로그 화소 신호를 디지털화하는 AD 변환기를 포함하고, 디지털화한 화소 데이터를 프레임 레이트보다도 빠른 제1 속도로 전송하는 신호 처리부와, 신호 처리부로부터 전송되는 화소 데이터를 유지하는 메모리부와, 메모리부로부터 제1 속도보다도 느린 제2 속도로 화소 데이터를 판독하는 데이터 처리부와, 메모리부로부터 화소 데이터를 판독할 때에, 신호선에 접속되어 있는 전류원의 동작 및 신호 처리부의 적어도 AD 변환기의 동작을 정지하는 제어를 행하는 제어부를 구비한다.
Description
본 개시는, 고체 촬상 장치 및 고체 촬상 장치의 구동 방법, 및, 전자기기에 관한 것이다.
근래, 고체 촬상 장치, 특히, CMOS(Complementary Metal Oxide Semiconductor) 이미지 센서는, 저소비 전력, 고속성의 우위성을 활용하여, 휴대전화기, 디지털 스틸 카메라, 1안 리플렉스 카메라, 캠 코다, 감시용 카메라 등의 전자기기에 널리 탑재되도록 되어 오고 있다. 또한, 최근에는, 화상 처리 등의 기능 회로 블록에 관해서도, 화소 어레이부(화소부)와 함께 온 칩화한, 고성능, 고화질의 이미지 센서도 등장하기 시작하고 있다.
종래, CMOS 이미지 센서에서의, 화소 어레이부의 각 화소로부터의 신호의 판독 방법으로서, 화소로부터 판독한 아날로그 화소 신호를 디지털화하는 신호 처리부의 후단에 불휘발 메모리를 마련하고, 당해 불휘발 메모리를 이용하여 고속 판독을 실현하는 기술이 있다(예를 들면, 특허 문헌 1 참조).
상기한 종래 기술에서는, 불휘발 메모리에 화소 데이터를 보존한 후, 불휘발 메모리로부터 화소 데이터를 출력하는(판독하는) 데이터 출력부를, 불휘발 메모리에의 화소 데이터의 전송 속도보다도 느린 저속 동작시킴에 의해 저소비 전력화를 도모하고 있다. 그러나, 당해 종래 기술에서는, 데이터 출력부의 저속 동작만에 의해 저소비 전력화를 도모하고 있기 때문에 소비 전력의 저감 효과는 작다.
그래서, 본 개시는, 화소 데이터의 판독을 보다 저소비 전력으로 고속으로 실현 가능한 고체 촬상 장치 및 고체 촬상 장치의 구동 방법, 및, 당해 고체 촬상 장치를 갖는 전자기기를 제공하는 것을 목적으로 한다.
상기한 목적을 달성하기 위한 본 개시된 고체 촬상 장치는,
화소 어레이부의 각 화소로부터 신호선에 판독되는 아날로그 화소 신호를 디지털화하는 AD 변환기를 포함하고, 디지털화한 화소 데이터를 프레임 레이트보다도 빠른 제1 속도로 전송하는 신호 처리부와,
신호 처리부로부터 전송되는 화소 데이터를 유지하는 메모리부와,
메모리부로부터 제1 속도보다도 느린 제2 속도로 화소 데이터를 판독하는 데이터 처리부와,
메모리부로부터 화소 데이터를 판독할 때에, 신호선에 접속되어 있는 전류원의 동작 및 신호 처리부의 적어도 AD 변환기의 동작을 정지하는 제어를 행하는 제어부를 구비하는 고체 촬상 장치이다.
또한, 상기한 목적을 달성하기 위한 본 개시된 고체 촬상 장치의 구동 방법은,
화소 어레이부의 각 화소로부터 신호선에 판독되는 화소 신호를 디지털화하는 AD 변환기를 포함하고, 디지털화한 화소 데이터를 프레임 레이트보다도 빠른 제1 속도로 전송하는 신호 처리부와,
신호 처리부로부터 전송되는 화소 데이터를 유지하는 메모리부와,
메모리부로부터 제1 속도보다도 느린 제2 속도로 화소 데이터를 판독하는 데이터 처리부를 구비하는 고체 촬상 장치의 구동에 있어서,
메모리부로부터 화소 데이터를 판독할 때에, 신호선에 접속되어 있는 전류원의 동작 및 신호 처리부의 적어도 AD 변환기의 동작을 정지하는 구동을 행하는 고체 촬상 장치의 구동 방법이다.
신호 처리부로부터 프레임 레이트보다도 빠른 제1 속도로 화소 데이터를 메모리부에 전송(이른바, 고속 전송)함으로써, 프레임 레이트보다도 빠른 고속 판독을 실현할 수 있다. 또한, 메모리부로부터 제1 속도보다도 느린 제2 속도로의 화소 데이터의 판독(이른바, 저속 판독)을 행함으로써, 동작 속도가 늦어진 분만큼 저소비 전력화를 실현할 수 있다. 더하여, 메모리부로부터의 화소 데이터를 판독할 때에, 전류원의 동작 및 신호 처리부의 적어도 AD 변환기의 동작을 정지하는, 이른바, 간헐 구동을 행함으로써, 그 정지 기간에서 전류원 및 AD 변환기가 본래 소비하는 분만큼 전력을 삭감할 수 있기 때문에, 더한층의 저소비 전력화를 도모할 수 있다.
본 개시에 의하면, 메모리부를 이용하여, 당해 메모리부에 대한 고속 전송, 및, 간헐 구동에 의한 저속 판독을 행함으로써, 화소 데이터의 고속 판독은 보다 저소비 전력으로 실현할 수 있다.
도 1은, 본 개시된 실시 형태에 관한 고체 촬상 장치의 구성례를 도시하는 개략 사시도.
도 2는, 제1 실시 형태에 관한 고체 촬상 장치에서의 제1 칩측의 회로 및 제2 칩측의 회로의 구체적인 구성을 도시하는 회로도.
도 3은, 제1 실시 형태에 관한 고체 촬상 장치에서의 신호 처리부의 구체적인 구성의 한 예를 도시하는 블록도.
도 4는, 제1 실시 형태에 관한 고체 촬상 장치의 회로 동작을 설명하기 위한 타이밍 차트.
도 5는, 전류원의 동작을 정지할 때에, 신호선과 전류원과의 사이의 전류 패스를 차단(컷트)하기 위한 회로 구성의 한 예를 도시하는 회로도.
도 6은, 데이터 래치부로부터 메모리부에 데이터를 보존하고, 메모리부로부터 데이터를 출력하는 동작에 관해 설명하기 위한 블록도.
도 7은, 제1 실시 형태에 관한 고체 촬상 장치에서의 신호 처리부의 구체적인 구성의 다른 예를 도시하는 블록도.
도 8은, AD 변환기 및 그에 수반하는 회로 부분을 2계통 마련하는 구성을 채택하는 경우의 적층 칩의 레이아웃례를 도시하는 레이아웃도.
도 9는, AD 변환기 및 그에 수반하는 회로 부분을 4계통 마련하는 구성을 채택하는 경우의 적층 칩의 레이아웃례 1을 도시하는 레이아웃도.
도 10은, AD 변환기 및 그에 수반하는 회로 부분을 4계통 마련하는 구성을 채택하는 경우의 적층 칩의 레이아웃례 2를 도시하는 레이아웃도.
도 11은, 제2 실시 형태에 관한 고체 촬상 장치에서의 제1 칩측의 회로의 구체적인 구성을 도시하는 회로도.
도 12는, 제2 실시 형태에 관한 고체 촬상 장치에서의 제2 칩측의 회로의 구체적인 구성을 도시하는 회로도.
도 13은, 제2 실시 형태에 관한 고체 촬상 장치의 회로 동작을 설명하기 위한 타이밍 차트.
도 14는, 제2 실시 형태에 관한 고체 촬상 장치에서의 적층 칩의 레이아웃례를 도시하는 레이아웃도.
도 15는, 제3 실시 형태에 관한 고체 촬상 장치에서의 제1 칩측의 회로의 구체적인 구성을 도시하는 회로도.
도 16은, 제3 실시 형태에 관한 고체 촬상 장치에서의 제2 칩측의 회로의 구체적인 구성을 도시하는 회로도.
도 17은, 제3 실시 형태에 관한 고체 촬상 장치에서의 적층 칩의 레이아웃의 한 예를 도시하는 레이아웃도.
도 18은, 제3 실시 형태에 관한 고체 촬상 장치에서의 적층 칩의 레이아웃의 다른 예를 도시하는 레이아웃도.
도 19는, 본 개시된 전자기기의 한 예인 촬상 장치의 구성례를 도시하는 블록도.
도 2는, 제1 실시 형태에 관한 고체 촬상 장치에서의 제1 칩측의 회로 및 제2 칩측의 회로의 구체적인 구성을 도시하는 회로도.
도 3은, 제1 실시 형태에 관한 고체 촬상 장치에서의 신호 처리부의 구체적인 구성의 한 예를 도시하는 블록도.
도 4는, 제1 실시 형태에 관한 고체 촬상 장치의 회로 동작을 설명하기 위한 타이밍 차트.
도 5는, 전류원의 동작을 정지할 때에, 신호선과 전류원과의 사이의 전류 패스를 차단(컷트)하기 위한 회로 구성의 한 예를 도시하는 회로도.
도 6은, 데이터 래치부로부터 메모리부에 데이터를 보존하고, 메모리부로부터 데이터를 출력하는 동작에 관해 설명하기 위한 블록도.
도 7은, 제1 실시 형태에 관한 고체 촬상 장치에서의 신호 처리부의 구체적인 구성의 다른 예를 도시하는 블록도.
도 8은, AD 변환기 및 그에 수반하는 회로 부분을 2계통 마련하는 구성을 채택하는 경우의 적층 칩의 레이아웃례를 도시하는 레이아웃도.
도 9는, AD 변환기 및 그에 수반하는 회로 부분을 4계통 마련하는 구성을 채택하는 경우의 적층 칩의 레이아웃례 1을 도시하는 레이아웃도.
도 10은, AD 변환기 및 그에 수반하는 회로 부분을 4계통 마련하는 구성을 채택하는 경우의 적층 칩의 레이아웃례 2를 도시하는 레이아웃도.
도 11은, 제2 실시 형태에 관한 고체 촬상 장치에서의 제1 칩측의 회로의 구체적인 구성을 도시하는 회로도.
도 12는, 제2 실시 형태에 관한 고체 촬상 장치에서의 제2 칩측의 회로의 구체적인 구성을 도시하는 회로도.
도 13은, 제2 실시 형태에 관한 고체 촬상 장치의 회로 동작을 설명하기 위한 타이밍 차트.
도 14는, 제2 실시 형태에 관한 고체 촬상 장치에서의 적층 칩의 레이아웃례를 도시하는 레이아웃도.
도 15는, 제3 실시 형태에 관한 고체 촬상 장치에서의 제1 칩측의 회로의 구체적인 구성을 도시하는 회로도.
도 16은, 제3 실시 형태에 관한 고체 촬상 장치에서의 제2 칩측의 회로의 구체적인 구성을 도시하는 회로도.
도 17은, 제3 실시 형태에 관한 고체 촬상 장치에서의 적층 칩의 레이아웃의 한 예를 도시하는 레이아웃도.
도 18은, 제3 실시 형태에 관한 고체 촬상 장치에서의 적층 칩의 레이아웃의 다른 예를 도시하는 레이아웃도.
도 19는, 본 개시된 전자기기의 한 예인 촬상 장치의 구성례를 도시하는 블록도.
이하, 본 개시된 기술을 실시하기 위한 형태(이하, 「실시 형태」라고 기술한다)에 관해 도면을 이용하여 상세히 설명한다. 본 개시는 실시 형태로 한정되는 것이 아니고, 실시 형태에서의 여러가지의 수치 등은 예시이다. 이하의 설명에서, 동일 요소 또는 동일 기능을 갖는 요소에는 동일 부호를 이용하는 것으로 하고, 중복하는 설명은 생략한다. 또한, 설명은 이하의 순서로 행한다.
1. 본 개시된 고체 촬상 장치 및 고체 촬상 장치의 구동 방법, 및, 전자기기, 전반에 관한 설명
2. 제1 실시 형태에 관한 고체 촬상 장치(열병렬 AD 변환 방식의 예)
2-1. 시스템 구성
2-2. 회로 구성
2-3. 회로 동작
2-4. 적층 칩의 레이아웃
2-5. 제1 실시 형태의 작용, 효과
3. 제2 실시 형태에 관한 고체 촬상 장치(화소 병렬 AD 변환 방식의 예)
3-1. 시스템 구성
3-2. 회로 구성
3-3. 회로 동작
3-4. 적층 칩의 레이아웃
3-5. 제2 실시 형태의 작용, 효과
4. 제3 실시 형태에 관한 고체 촬상 장치(화소 병렬 AD 변환 방식의 다른 예)
4-1. 시스템 구성
4-2. 회로 구성
4-3. 회로 동작
4-4. 적층 칩의 레이아웃
4-5. 제2 실시 형태의 작용, 효과
5. 다른 구성례
6. 전자기기(촬상 장치의 예)
7. 본 개시의 구성
<1. 본 개시된 고체 촬상 장치 및 고체 촬상 장치의 구동 방법, 및, 전자기기, 전반에 관한 설명>
본 개시된 고체 촬상 장치는, 화소 어레이부에 더하여, 신호 처리부, 메모리부, 데이터 처리부, 및, 제어부를 구비하는 구성으로 되어 있다. 화소 어레이부는, 광전 변환 소자를 포함하는 단위 화소(이하, 단지 「화소」라고 기술하는 경우도 있다)가 행렬형상(매트릭스형상)으로 2차원 배치되어 이루어진다. 즉, 본 개시된 고체 촬상 장치는, 화소의 신호를, 하나의 화소 단위, 복수의 화소 단위, 또는, 하나 또는 복수의 행(라인) 단위로 판독하는 것이 가능한 X-Y 어드레스형의 고체 촬상 장치이다. X-Y 어드레스형의 고체 촬상 장치의 대표적인 것으로 하고, CMOS 이미지 센서를 예시할 수 있다.
이 화소 어레이부에서, 행렬형상의 화소 배열에 대해 화소행마다 제어선(행 제어선)이 배선되고, 화소열마다 신호선(열 신호선/수직 신호선)이 배선되어 있다. 신호선의 각각에는 전류원이 접속된 구성으로 할 수 있다. 그리고, 이 신호선에 대해, 화소 어레이부의 각 화소로부터 신호(아날로그 화소 신호)가 판독된다. 이 판독에 관해서는, 예를 들면, 1화소 또는 1라인(1행)을 단위로 하여 노광을 행하는 롤링 셔터하에서 행하는 구성으로 할 수 있다. 이 롤링 셔터하에서의 판독을, 롤링 판독이라고 부르는 경우가 있다.
신호 처리부에 관해서는, 화소 어레이부의 각 화소로부터 신호선에 판독되는 아날로그 화소 신호를 디지털화하는 AD(아날로그-디지털) 변환기를 포함하고 있고, AD 변환하는 화상 데이터를, 프레임 레이트(1초간당에 촬상할 수 있는 화상 수)보다도 빠른 속도(제1 속도)로 메모리부에 전송하는 구성으로 할 수 있다. 이와 같이, 프레임 레이트보다도 빠른 제1 속도로 메모리부에 화소 데이터를 전송(고속 전송)함으로써, 프레임 레이트보다도 빠른 고속 판독을 실현할 수 있다.
메모리부에 관해서는, 특히 한정하는 것은 아니다. 메모리부로서는, 불휘발성 메모리라도 좋고, 휘발성 메모리라도 좋다. 데이터 처리부에 관해서는, 메모리부로부터 화소 데이터를 제1 속도, 즉, 신호 처리부의 전송 속도보다도 느린 속도(제2 속도)로 판독하는 구성으로 할 수 있다. 이와 같이, 제1 속도보다도 느린 속도로 화소 데이터의 판독(저속 판독)을 행함으로써, 동작 속도가 늦어진 분만큼 저소비 전력화를 실현할 수 있다.
또한, 제어부에 의한 제어하에, 메모리부로부터 화소 데이터를 판독할 때에, 신호선의 각각에 접속되어 있는 전류원의 동작 및 신호 처리부의 적어도 AD 변환기의 동작을 정지하면서 화소 데이터를 판독하는 간헐 구동을 행하는 구성으로 할 수 있다. 이와 같이, 전류원의 동작 및 AD 변환기의 동작을 메모리부로부터 화소 데이터를 판독할 때에 정지하는 간헐 구동을 행함으로써, 그 정지 기간에서 전류원 및 AD 변환기가 본래 소비하는 분만큼 전력을 삭감할 수 있기 때문에, 더한층의 저소비 전력화를 도모할 수 있다.
이상에 의해, 화소 데이터의 고속 판독은 보다 저소비 전력으로 행하는 것이 가능한 고체 촬상 장치를 실현할 수 있다. 이러한 고체 촬상 장치, 즉, 본 개시된 고체 촬상 장치는, 휴대전화기 등의 촬상 기능을 구비하는 휴대 단말기기, 디지털 스틸 카메라, 1안 리플렉스 카메라, 캠 코다, 또는, 감시용 카메라 등의 전자기기에서, 그 촬상부(화상 취입부)로서 이용할 수 있다.
상술한 바람직한 구성을 포함하는 본 개시된 고체 촬상 장치 및 그 구동 방법, 및, 전자기기에서는, 메모리부로부터 화소 데이터를 판독할 때에, 전류원의 동작 및 AD 변환기의 동작을 정지한데 즈음하여, 수직 동기 신호의 단위로 정지하는 형태로 할 수 있다. 「수직 동기 신호의 단위로 정지」라는 것은, 「수직 동기 신호에 동기하여 정지」라고 하는 것이기도 하다.
또한, 상술한 바람직한 구성을 포함하는 본 개시된 고체 촬상 장치 및 그 구동 방법, 및, 전자기기에서는, 신호 처리부, 메모리부, 데이터 처리부, 및, 제어부를, 화소 어레이부가 형성된 칩과 다른 적어도 하나의 칩에 형성하고, 화소 어레이부가 형성된 칩과 다른 적어도 하나의 칩을 적층한 구조(이른바, 적층 구조)로 할 수 있다. 이 때, 제어부에 관해서는, 화소 어레이부가 형성된 칩측의 회로와, 다른 적어도 하나의 칩측의 회로를 동기를 취하면서 제어하는 구성으로 할 수 있다.
상술한 바람직한 구성을 포함하는 본 개시된 고체 촬상 장치 및 그 구동 방법, 및, 전자기기에서는, 신호 처리부에 관해, 화소 어레이부의 각 화소로부터 화소행마다 판독되는 아날로그 화소 신호에 대해, 화소열의 단위로 병렬(열병렬)로 신호 처리를 행하는 구성으로 할 수 있다.
또한, 신호 처리부에 관해, 데이터 래치부 및 패럴렐-시리얼 변환부를 가지며, AD 변환기에서 디지털화된 화소 데이터를 메모리부에 파이프라인 전송하는 구성으로 할 수 있다. 이 때, 1수평 기간 내에 AD 변환기에 의한 디지털화 처리를 행하고, 디지털화한 화소 데이터를 다음의 1수평 기간 내에 데이터 래치부에 전송하도록 하는 것이 바람직하다. 여기서, 데이터 래치부는, AD 변환기에서 디지털화된 화소 데이터를 래치한다. 또한, 패럴렐-시리얼 변환부는, 데이터 래치부로부터 출력되는 화소 데이터를 패럴렐 데이터로부터 시리얼 데이터로 변환한다.
또는 또한, 신호 처리부에 관해, 데이터 래치부, 데이터 압축부, 및, 패럴렐-시리얼 변환부를 가지며, AD 변환기에서 디지털화된 화소 데이터를 메모리부에 파이프라인 전송하는 구성으로 할 수 있다. 이 때, 1수평 기간 내에 AD 변환기에 의한 디지털화 처리를 행하고, 디지털화한 화소 데이터를 다음의 1수평 기간 내에 데이터 래치부에 전송하도록 하는 것이 바람직하다. 여기서, 데이터 압축부는, 데이터 래치부로부터 출력되는 화소 데이터를 압축한다. 또한, 패럴렐-시리얼 변환부는, 데이터 압축부로부터 출력되는 화소 데이터를 패럴렐 데이터로부터 시리얼 데이터로 변환한다.
또한, 상술한 바람직한 구성을 포함하는 본 개시된 고체 촬상 장치 및 그 구동 방법, 및, 전자기기에서는, 신호 처리부에 관해, AD 변환기를 2개 이상 가지며, 이들 2개 이상의 AD 변환기에서 병렬적으로 디지털화의 신호 처리를 행하는 구성으로 할 수 있다. 이 때, 2개 이상의 AD 변환기에 관해서는, 화소 어레이부의 신호선의 신장 방향의 양측으로 나누어서 배치하는 것이 바람직하다.
또한, 상술한 바람직한 구성을 포함하는 본 개시된 고체 촬상 장치 및 그 구동 방법, 및, 전자기기에서는, 신호선에 접속되어 있는 전류원, 신호 처리부, 및, 메모리부에 관해, 소정수의 화소를 단위로 하여, 당해 단위마다 마련하는 구성으로 할 수 있다. 이 때, 신호 처리부에 관해, 화소 어레이부의 각 화소로부터 소정수의 화소의 단위마다 판독되는 화소 신호에 대해, 당해 단위로 병렬(화소 병렬)로 신호 처리를 행하는, 바람직하게는, 당해 단위 내의 복수의 화소에 관해 소정의 순번으로 신호 처리를 행하도록 하는 형태로 할 수 있다.
또한, 상술한 바람직한 구성을 포함하는 본 개시된 고체 촬상 장치 및 그 구동 방법, 및, 전자기기에서는, 데이터 처리부에 관해서는, 메모리부에 대해 열어드레스를 지정하는 디코더와, 지정한 어드레스의 화소 데이터를 판독하는 센스 앰프를 갖는 구성으로 할 수 있다. 그 때, 센스 앰프 및 디코더를 통하여 메모리부로부터 화소 데이터를 판독하도록 할 수 있다.
또한, 상술한 바람직한 구성을 포함하는 본 개시된 고체 촬상 장치 및 그 구동 방법, 및, 전자기기에서는, 데이터 처리부에 관해, 노광 기간 중에 메모리부로부터 화소 데이터를 판독하는 구성으로 할 수 있다.
또한, 상술한 바람직한 구성을 포함하는 본 개시된 고체 촬상 장치 및 그 구동 방법, 및, 전자기기에서는, 제어부에 관해, 신호선에 접속되어 있는 전류원을 수직 동기 신호의 단위로 정지할 때에, 신호선과 전류원과의 전류 패스를 컷트하는 구성으로 할 수 있다. 이 때, 바람직하게는, 신호선에 고정 전위를 주도록 하면 좋다.
<2. 제1 실시 형태에 관한 고체 촬상 장치>
도 1은, 본 개시된 제1 실시 형태에 관한 고체 촬상 장치의 구성례를 도시하는 개략 사시도이다. 여기서는, 제1 실시 형태에 관한 고체 촬상 장치로서, CMOS 이미지 센서의 경우를 예로 들어 설명한다. 단, CMOS 이미지 센서로의 적용으로 한정되는 것이 아니다.
[2-1. 시스템 구성]
도 1에 도시하는 바와 같이, 제1 실시 형태에 관한 고체 촬상 장치(10A)는, 제1 칩(반도체 기판)(20)과 제2 칩(30)을 가지며, 제1 칩(20)이 상측의 칩으로서, 제2 칩(30)이 하측의 칩으로서 적층된 구조(이른바, 적층 구조)로 되어 있다.
이 적층 구조에서, 상측의 제1 칩(20)은, 광전 변환 소자를 포함하는 단위 화소(40)가 행렬형상으로 2차원 배치되어 이루어지는 화소 어레이부(화소부)(21)가 형성된 화소 칩으로 되어 있다. 제1 칩(20)의 주연부에는, 외부와의 전기적 접속을 행하기 위한 패드부(221) 및 패드부(222)나, 제2 칩(30)과의 사이에서의 전기적 접속을 행하기 위한 비어(VIA)(231) 및 비어(232)가 마련되어 있다.
여기서는, 화소 어레이부(21)를 끼우고 좌우 양측에 패드부(221) 및 패드부(222)를 마련하는 구성으로 하였지만, 좌우의 일방측에 마련하는 구성을 채택하는 것도 가능하다. 또한, 화소 어레이부(21)를 끼우고 상하 양측에 비어(231) 및 비어(232)를 마련하는 구성으로 하였지만, 상하의 일방측에 마련하는 구성을 채택하는 것도 가능하다. 또한, 하측의 제2 칩(30)에 패드부를 마련하고 제1 칩(20)을 개구하고, 제2 칩(30)측의 패드에 본딩하는 구성이나, 제2 칩(30)으로부터 TSV(Through silicon via)에 의해 기판 실장하는 구성을 채택하는 것도 가능하다.
또한, 화소 어레이부(21)의 각 화소(40)로부터 얻어지는 화소 신호는 아날로그 신호이고, 이 아날로그의 화소 신호는, 제1 칩(20)으로부터 제2 칩(30)에 비어(231, 232)를 통하여 전송되게 된다.
하측의 제2 칩(30)은, 제1 칩(20)상에 형성된 화소 어레이부(21)의 각 화소(40)를 구동하는 구동부(도시 생략) 외에, 신호 처리부(31), 메모리부(32), 데이터 처리부(33), 및, 제어부(34) 등의 주변 회로부가 형성된 회로 칩으로 되어 있다.
신호 처리부(31)는, 화소 어레이부(21)의 각 화소(40)로부터 판독되는 아날로그 화소 신호에 대해, 디지털화(AD 변환)를 포함하는 소정의 신호 처리를 행한다. 메모리부(32)는, 신호 처리부(31)에서 소정의 신호 처리가 행하여진 화소 데이터를 격납한다. 데이터 처리부(33)는, 메모리(32)에 격납된 화소 데이터를 소정의 순번대로 판독하고, 칩 밖으로 출력하는 처리를 행한다.
제어부(34)는, 예를 들면 칩 밖으로부터 주어지는 수평 동기 신호(XHS), 수직 동기 신호(XVS), 및, 마스터 클록(MCK) 등의 기준 신호에 의거하여, 상기한 구동부나, 신호 처리부(31), 메모리부(32), 및, 데이터 처리부(33)의 주변 회로부의 각 동작의 제어를 행한다. 이 때, 제어부(34)는, 제1 칩(20)측의 회로(화소 어레이부(21))와, 제2 칩(30)측의 회로(신호 처리부(31), 메모리부(32), 및, 데이터 처리부(33))를 동기를 취하면서 제어하게 된다.
상술한 바와 같이, 제1 칩(20)과 제2 칩(30)이 적층되어 이루어지는 고체 촬상 장치(10A)는, 제1 칩(20)으로서 화소 어레이부(31)를 형성할 수 있을 만큼의 크기(면적)의 것으로 끝나기 때문에, 제1 칩(20)의 사이즈(면적), 나아가서는, 칩 전체의 사이즈를 작게 할 수 있다. 또한, 제1 칩(20)에는 화소(40)의 작성에 적합한 프로세스를, 제2 칩(30)에는 회로의 작성에 적합한 프로세스를 각각 적용할 수 있기 때문에, 고체 촬상 장치(10A)의 제조에 있어서, 프로세스의 최적화를 도모할 수 있는 메리트도 있다.
또한, 제1 칩(20)측부터 아날로그의 화소 신호를 제2 칩(30)측에 전송하는 한편, 아날로그·디지털 처리를 행하는 회로 부분을 동일 기판(제2 칩(30)) 내에 구성하고, 제1 칩(20)측의 회로와 제2 칩(30)측의 회로를 동기를 취하면서 제어하는 구성에 의해, 고속 처리를 실현할 수 있다. 그와 관련하여, 별도 칩 사이에서 화소 신호를 디지털 데이터로서 전송하는 구성을 채택하는 경우에는, 기생 용량 등의 영향에 의한 클록 지연이 발생하여, 고속 처리의 장애가 된다.
[2-2. 회로 구성]
도 2는, 제1 실시 형태에 관한 고체 촬상 장치(10A)에서의 제1 칩(20)측의 회로 및 제2 칩(30)측의 회로의 구체적인 구성을 도시하는 회로도이다. 선술한 바와 같이, 제1 칩(20)측의 회로와, 제2 칩(30)측의 회로와의 전기적인 접속은, 도 1에 도시하는 비어(VIA)(231, 232)를 통하여 행하여지게 된다.
(제1 칩측의 회로 구성)
우선, 제1 칩(20)측의 회로 구성에 관해 도 2를 이용하여 설명한다. 제1 칩(20)측에는, 단위 화소(20)가 행렬형상으로 배치되어 이루어지는 화소 어레이부(21) 외에, 제2 칩(30)측부터 주어지는 어드레스 신호를 기초로, 화소 어레이부(21)의 각 화소(40)를 행 단위로 선택하는 행 선택부(25)가 마련되어 있다. 또한, 여기서는, 행 선택부(25)를 제1 칩(20)측에 마련하는 구성을 채택한다고 하였지만, 제2 칩(30)측에 마련하는 구성을 채택하는 것도 가능하다.
도 2에 도시하는 바와 같이, 단위 화소(40)는, 광전 변환 소자로서 예를 들면 포토 다이오드(41)를 갖고 있다. 단위 화소(40)는, 포토 다이오드(41)에 더하여, 예를 들면, 전송 트랜지스터(전송 게이트)(42), 리셋 트랜지스터(43), 증폭 트랜지스터(44), 및, 선택 트랜지스터(45)의 4개의 트랜지스터를 갖고 있다.
여기서는, 4개의 트랜지스터(42 내지 45)로서, 예를 들면 N채널의 트랜지스터를 이용하고 있다. 단, 여기서 예시하는 전송 트랜지스터(42), 리셋 트랜지스터(43), 증폭 트랜지스터(44), 및, 선택 트랜지스터(45)의 도전형의 조합은 한 예에 지나지 않고, 이들의 조합으로 한정되는 것이 아니다. 즉, 필요에 응하여, P채널의 트랜지스터를 이용하는 조합으로 할 수 있다.
이 단위 화소(40)에 대해, 당해 화소(40)를 구동하는 구동 신호인 전송 신호(TRG), 리셋 신호(RST), 및, 선택 신호(SEL)가 행 선택부(25)로부터 적절히 주어진다. 즉, 전송 신호(TRG)가 전송 트랜지스터(42)의 게이트 전극에, 리셋 신호(RST)가 리셋 트랜지스터(43)의 게이트 전극에, 선택 신호(SEL)가 선택 트랜지스터(45)의 게이트 전극에 각각 인가된다.
포토 다이오드(41)는, 애노드 전극이 저전위측 전원(예를 들면, 그라운드)에 접속되어 있고, 수광하는 광(입사광)을 그 광량에 응한 전하량의 광전하(여기서는, 광전자)로 광전 변환하여 그 광전하를 축적한다. 포토 다이오드(41)의 캐소드 전극은, 전송 트랜지스터(42)를 통하여 증폭 트랜지스터(44)의 게이트 전극과 전기적으로 접속되어 있다. 증폭 트랜지스터(44)의 게이트 전극과 전기적으로 연결된 노드(46)를 FD(플로팅 디퓨전/부유 확산 영역)부라고 부른다.
전송 트랜지스터(42)는, 포토 다이오드(41)의 캐소드 전극과 FD부(46)와의 사이에 접속되어 있다. 전송 트랜지스터(42)의 게이트 전극에는, 고레벨(예를 들면, VDD 레벨)이 액티브(이하, 「High 액티브」라고 기술한다)의 전송 신호(TRG)가 행 선택부(25)로부터 주어진다. 이 전송 신호(TRG)에 응답하여, 전송 트랜지스터(42)가 도통 상태가 되고, 포토 다이오드(41)에서 광전 변환된 광전하를 FD부(46)에 전송한다.
리셋 트랜지스터(43)는, 드레인 전극이 화소 전원(VDD)에, 소스 전극이 FD부(46)에 각각 접속되어 있다. 리셋 트랜지스터(43)의 게이트 전극에는, High 액티브의 리셋 신호(RST)가 행 선택부(25)로부터 주어진다. 이 리셋 신호(RST)에 응답하여, 리셋 트랜지스터(43)가 도통 상태가 되고, FD부(46)의 전하를 화소 전원(VDD)에 버림에 의해 당해 FD부(46)를 리셋한다.
증폭 트랜지스터(44)는, 게이트 전극이 FD부(46)에, 드레인 전극이 화소 전원(VDD)에 각각 접속되어 있다. 그리고, 증폭 트랜지스터(44)는, 리셋 트랜지스터(43)에 의해 리셋된 후의 FD부(46)의 전위를 리셋 신호(리셋 레벨)(Vreset)로서 출력한다. 증폭 트랜지스터(44)는 또한, 전송 트랜지스터(42)에 의해 신호 전하가 전송된 후의 FD부(46)의 전위를 광 축적 신호(신호 레벨)(Vsig)로서 출력한다.
선택 트랜지스터(45)는, 예를 들면, 드레인 전극이 증폭 트랜지스터(44)의 소스 전극에, 소스 전극이 신호선(26)에 각각 접속되어 있다. 선택 트랜지스터(45)의 게이트 전극에는, High 액티브의 선택 신호(SEL)가 행 선택부(25)로부터 주어진다. 이 선택 신호(SEL)에 응답하여, 선택 트랜지스터(45)가 도통 상태가 되고, 단위 화소(40)를 선택 상태로 하여 증폭 트랜지스터(44)로부터 출력되는 신호를 신호선(26)에 판독한다.
상술한 것으로부터 분명한 바와 같이, 단위 화소(40)로부터는, 리셋 후의 FD부(46)의 전위가 리셋 레벨(Vreset)로서, 뒤이어, 신호 전하의 전송 후의 FD부(46)의 전위가 신호 레벨(Vsig)로서 차례로 신호선(26)에 판독되게 된다. 그와 관련하여, 신호 레벨(Vsig)에는, 리셋 레벨(Vreset)의 성분도 포함된다.
또한, 여기서는, 선택 트랜지스터(45)에 관해, 증폭 트랜지스터(44)의 소스 전극과 신호선(26)과의 사이에 접속하는 회로 구성으로 하였지만, 화소 전원(VDD)과 증폭 트랜지스터(44)의 드레인 전극과의 사이에 접속하는 회로 구성을 채택하는 것도 가능하다.
또한, 단위 화소(40)로서는, 상기한 4개의 트랜지스터로 이루어지는 화소 구성의 것으로 한정되는 것이 아니다. 예를 들면, 증폭 트랜지스터(44)에 선택 트랜지스터(45)의 기능을 갖게 한 3개의 트랜지스터로 이루어지는 화소 구성이나, 복수의 광전 변환 소자 사이(화소 사이)에서, FD부(46) 이후의 트랜지스터를 공용하는 화소 구성 등이라도 좋고, 그 화소 회로의 구성은 묻지 않는다.
(제2 칩측의 회로 구성)
다음에, 제2 칩(30)측의 회로 구성에 관해 도 2를 이용하여 설명한다. 제2 칩(30)측에는, 선술한 신호 처리부(31), 메모리부(32), 데이터 처리부(33), 및, 제어부(34) 외에, 전류원(35), 디코더(36), 행 디코더(37), 및, 인터페이스(IF)부(38) 등이 마련되어 있다.
전류원(35)은, 화소 어레이부(21)의 각 화소(40)로부터 화소열마다 신호가 판독되는 신호선(26)의 각각에 접속되어 있다. 전류원(35)은, 예를 들면, 신호선(26)에 어느 일정 전류를 공급하도록, 게이트 전위가 일정 전위로 바이어스된 MOS 트랜지스터로 이루어지는, 이른바, 부하 MOS 회로의 구성으로 되어 있다. 이 부하 MOS 회로로 이루어지는 전류원(35)은, 선택행의 단위 화소(40)의 증폭 트랜지스터(44)에 정전류를 공급함에 의해, 당해 증폭 트랜지스터(44)를 소스 팔로워로서 동작시킨다.
디코더(36)는, 제어부(34)에 의한 제어하에, 화소 어레이부(31)의 각 화소(40)를 행 단위로 선택할 때에, 그 선택행의 어드레스를 지정하는 어드레스 신호를 행 선택부(25)에 대해 준다. 행 디코더(37)는, 제어부(34)에 의한 제어하에, 메모리부(32)에 화소 데이터를 기록하거나, 메모리부(32)로부터 화소 데이터를 판독하거나 할 때의 행 어드레스를 지정한다.
신호 처리부(31)는, 적어도, 화소 어레이부(21)의 각 화소(40)로부터 신호선(26)을 통하여 판독되는 아날로그 화소 신호를 디지털화(AD 변환)하는 AD 변환기(51)를 가지며, 당해 아날로그 화소 신호에 대해 화소열의 단위로 병렬로 신호 처리(열병렬 AD)를 행하는 구성으로 되어 있다.
신호 처리부(31)는 또한, AD 변환기(51)에서의 AD 변환시에 이용하는 참조전압을 생성하는 참조전압 생성부(52)를 갖는다. 참조전압 생성부(52)는, 시간이 경과함에 따라 전압치가 계단형상으로 변화하는, 이른바, 램프(RAMP)파형(경사형상의 파형)의 참조전압을 생성한다. 참조전압 생성부(52)에 관해서는, 예를 들면, DAC(디지털-아날로그 변환) 회로를 이용하여 구성할 수 있다.
AD 변환기(51)는, 예를 들면, 화소 어레이부(21)의 화소열마다, 즉, 신호선(26)마다 마련되어 있다. 즉, AD 변환기(51)는, 화소 어레이부(21)의 화소열의 수만큼 배치되어 이루어지는, 이른바, 열병렬 AD 변환기로 되어 있다. 그리고, AD 변환기(51)는, 예를 들면, 화소 신호의 레벨의 크기에 대응한 시간축 방향으로 크기(펄스 폭)를 갖는 펄스 신호를 생성하고, 당해 펄스 신호의 펄스 폭의 기간의 길이를 계측함에 의해 AD 변환의 처리를 행한다.
보다 구체적으로는, 도 2에 도시하는 바와 같이, AD 변환기(51)는, 비교기(COMP)(511) 및 카운터(512)를 적어도 갖는 구성으로 되어 있다. 비교기(511)는, 화소 어레이부(21)의 각 화소(40)로부터 신호선(26)을 통하여 판독되는 아날로그 화소 신호(선술한 신호 레벨(Vsig) 및 리셋 레벨(Vreset))을 비교 입력으로 하고, 참조전압 생성부(52)로부터 공급되는 램프파의 참조전압(Vref)을 기준 입력으로 하여, 양 입력을 비교한다.
그리고, 비교기(511)는, 예를 들면, 참조전압(Vref)이 화소 신호보다도 큰 때에 출력이 제1의 상태(예를 들면, 고레벨)가 되고, 참조전압(Vref)이 화소 신호 이하일 때에 출력이 제2의 상태(예를 들면, 저레벨)가 된다. 이 비교기(511)의 출력 신호가, 화소 신호의 레벨의 크기에 대응하는 펄스 폭을 갖는 펄스 신호가 된다.
카운터(512)로서, 예를 들면, 업/다운 카운터가 사용된다. 카운터(512)에는, 비교기(511)에 대한 참조전압(Vref)의 공급 시작 타이밍과 같은 타이밍에서 클록(CK)이 주어진다. 업/다운 카운터인 카운터(512)는, 클록(CK)에 동기하여 다운(DOWN)카운트, 또는, 업(UP)카운트를 행함으로써, 비교기(511)의 출력 펄스의 펄스 폭의 기간, 즉, 비교 동작의 시작부터 비교 동작의 종료까지의 비교 기간을 계측한다. 이 계측 동작시, 카운터(512)는, 단위 화소(40)로부터 차례로 판독되는 리셋 레벨(Vreset) 및 신호 레벨(Vsig)에 관해, 리셋 레벨(Vreset)에 대해서는 다운 카운트를 행하고, 신호 레벨(Vsig)에 대해서는 업 카운트를 행한다.
이 다운 카운트/업 카운트의 동작에 의해, 신호 레벨(Vsig)과 리셋 레벨(Vreset)과의 차분을 취할 수 있다. 그 결과, AD 변환기(51)에서는, AD 변환 처리에 더하여 CDS(Correlated Double Sampling ; 상관 이중 샘플링) 처리가 행하여진다. 여기서, 「CDS 처리」란, 신호 레벨(Vsig)과 리셋 레벨(Vreset)과의 차분을 취함에 의해, 단위 화소(40)의 리셋 노이즈나 증폭 트랜지스터(44)의 임계치 편차 등의 화소 고유의 고정 패턴 노이즈를 제거하는 처리이다. 그리고, 카운터(512)의 카운트 결과(카운트값)가, 아날로그 화소 신호를 디지털화한 디지털값이 된다.
(신호 처리부의 구성의 한 예)
도 3은, 제1 실시 형태에 관한 고체 촬상 장치(10A)에서의 신호 처리부(31)의 구체적인 구성의 한 예를 도시하는 블록도이다.
본 예에 관한 신호 처리부(31)는, AD 변환기(51) 외에, 데이터 래치부(53) 및 패럴렐-시리얼(이하, 「패러시리」라고 약칭한다) 변환부(54)를 가지며, AD 변환기(51)에서 디지털화된 화소 데이터를 메모리부(32)에 파이프라인 전송하는 파이프라인 구성으로 되어 있다. 그 때, 신호 처리부(31)는, 1수평 기간 내에 AD 변환기(51)에 의한 디지털화 처리를 행하고, 디지털화한 화소 데이터를 다음의 1수평 기간 내에 데이터 래치부(53)에 전송하는 처리를 행한다.
한편, 메모리부(32)에는, 그 주변 회로로서 열 디코더/센스 앰프(39)가 마련되어 있다. 선술한 행 디코더(37)(도 2 참조)가 메모리부(32)에 대해 행 어드레스를 지정함에 대해, 열 디코더는, 메모리부(32)에 대해 열어드레스를 지정한다. 또한, 센스 앰프는, 메모리부(32)로부터 비트선을 통하여 판독되는 미약한 전압을, 디지털 레벨로서 취급이 가능한 레벨까지 증폭한다. 그리고, 열 디코더/센스 앰프(39)를 통하여 판독되는 화소 데이터는, 데이터 처리부(33) 및 인터페이스부(38)를 통하여 제2 칩(30)의 외부에 출력된다.
또한, 여기서는, 열병렬의 AD 변환기(51)가 하나인 경우를 예로 들었지만, 이것으로 한정되는 것이 아니고, AD 변환기(51)를 2개 이상 마련하고, 이들 2개 이상의 AD 변환기(51)에서 병렬적으로 디지털화 처리를 행하는 구성을 채택하는 것도 가능하다.
이 경우, 2개 이상의 AD 변환기(51)는, 화소 어레이부(21)의 신호선(26)의 신장 방향, 즉, 화소 어레이부(21)의 상하 양측으로 나누어서 배치되게 된다. AD 변환기(51)를 2개 이상 마련하는 경우는, 이에 대응하여 데이터 래치부(53), 패러시리 변환부(54), 및, 메모리부(32) 등도 2개(2계통) 이상 마련하게 된다.
이와 같이, AD 변환기(51) 등을 예를 들면 2계통 마련하는 구성을 채택하는 고체 촬상 장치에서는, 행 주사를 2개의 화소행을 단위로 하여 행한다. 그리고, 일방의 화소행의 각 화소의 신호에 관해서는 화소 어레이부(21)의 상하 방향의 일방측에, 타방의 화소행의 각 화소의 신호에 관해서는 화소 어레이부(21)의 상하 방향의 타방측에 각각 판독하고, 2개의 AD 변환기(51)에서 병렬적으로 디지털화 처리를 행하게 된다. 이후의 신호 처리에 대해서도 병렬적으로 행한다. 그 결과, 하나의 화소행을 단위로 하여 행 주사를 행하는 경우에 비하여, 화소 데이터의 고속 판독을 실현할 수 있다.
[2-3. 회로 동작]
다음에, 상기한 구성의 제1 실시 형태에 관한 고체 촬상 장치(10A)의 회로 동작에 관해, 도 4의 타이밍 차트를 이용하여 설명한다.
(고속 판독)
우선, 제1 칩(20)측의 화소 어레이부(21)의 각 화소(40)로부터 화소 신호가, 롤링 셔터하에서 행하여지는 롤링 판독에 의해, 프레임 레이트보다도 빠른 판독 속도, 예를 들면 240[fps]의 판독 속도에 고속에 판독된다. 롤링 판독에 의해 판독되는 아날로그 화소 신호는, 제1 칩(20)으로부터 비어(VIA)(231, 232)를 통하여 제2 칩(30)측의 신호 처리부(31)에 전송된다.
다음에, 신호 처리부(31)에서, AD 변환기(51)에 의해 아날로그 화소 신호의 디지털화가 행하여진다. 그리고, AD 변환기(51)에서 디지털화된 화소 데이터는 메모리부(32)에 파이프라인 전송되고, 당해 메모리부(32)에 보존된다. 이 때, 신호 처리부(31)에서는, 1수평 기간 내에 AD 변환기(51)에 의한 디지털화 처리가 행하여지고, 다음의 1수평 기간 내에 메모리부(32)에의 파이프라인 전송이 행하여진다.
이 디지털화 처리 후의 화소 데이터를 메모리부(32)에 전송하는 속도는, 롤링 판독에 의한 판독 속도, 즉, 240[fps]이다. 따라서, 신호 처리부(31)는, AD 변환기(51)에서 디지털화한 화소 데이터를, 프레임 레이트보다도 빠른 속도(제1 속도)로 메모리부(32)에 전송하게 된다.
그런데, 롤링 셔터하에서 행하여지는 롤링 판독에서는, 주지하는 바와 같이, 1화면 중에서 노광 타이밍이 화소마다 또는 라인(행)마다 다르기 때문에 일그러짐(이하, 「롤링 일그러짐」라고 부르는 경우도 있다)이 발생한다.
이에 대해, 본 실시 형태에서는, 단위 화소(40)의 각각으로부터 프레임 레이트보다도 빠른 고속 판독으로 화소 신호를 판독하고, 또한, 디지털화한 화소 데이터를 프레임 레이트보다도 빠른 제1 속도로 메모리부(32)에 고속 전송하여 보존하도록 하고 있다. 이와 같이, 화소 데이터를 일단 메모리부(32)에 보존함에 의해, 화소 데이터의 동시화를 도모할 수 있기 때문에, 롤링 일그러짐의 발생을 방지할 수 있다.
메모리부(32)에 보존된 화소 데이터는, 열 디코더/센스 앰프(39)를 통하여, 데이터 처리부(33)에 의해 제1 속도보다도 느린 제2 속도, 예를 들면 80[fps]의 판독 속도로 판독되고, 인터페이스부(38)를 통하여 제2 칩(30) 밖으로 출력된다. 이와 같이, 메모리부(32)로부터 제1 속도보다도 느린 제2 속도로의 화소 데이터의 판독(이른바, 저속 판독)을 행함에 의해, 동작 속도가 늦어진 분만큼 저소비 전력화를 도모할 수 있다.
도 4의 타이밍 차트로부터 분명한 바와 같이, 메모리부(32)로부터의 화소 데이터의 판독은, 노광 기간 중에 행하여진다. 그와 관련하여, 특허 문헌 1에 기재된 종래 기술에서는, 화소 데이터를 메모리부에 보존한 후에 스탠바이 상태에 들어가고, 그 후에 촬영을 시작하는 구성을 채택하고 있기 때문에, 리얼 타임의 화상 촬영을 할 수가 없다. 이에 대해, 본 실시 형태에서는, 메모리부(32)로부터의 화소 데이터의 판독을 노광 기간 중에 행하는 구성을 채택하고 있기 때문에, 리얼타임으로 동화, 정지화의 화소 데이터를 판독하는 것이 가능하다.
또한, 메모리부(32)로서, 불휘발성, 휘발성을 불문하고 여러가지 타입의 메모리를 이용할 수 있다. 예를 들면, 메모리부(32)에의 화소 데이터의 기록 시작부터, 데이터 처리부(33)에 의한 화소 데이터의 판독 완료까지를 20[fps] 이상의 속도로 행함으로써, 휘발성 메모리(예를 들면, DRAM)가 50[msec] 정도를 필요로 하는 리프레시 동작을 불필요하게 하는 것도 가능하다.
한편, 현재의 CMOS 이미지 센서에서는, AD 변환과 데이터 출력을 수[μsec] 정도의 파이프라인 전송으로 행하고 있다. DRAM의 기록 속도는 동등 이하, 즉, 수[μsec] 이하이다. 따라서, 도 3에 도시하는 바와 같은 파이프라인 구성에서, 화소 신호의 판독으로부터 메모리부(32)의 화소 데이터의 기록까지를 행할 수가 있다.
구체적으로는, 1수평 기간(XHS) 내에 AD 변환기(51)에서의 디지털화 처리를 실시하고, 그 디지털 데이터를 다음의 1수평 기간 내에 데이터 래치부(53)에 전송하고, 당해 데이터 래치부(53)에 보존한다. 그 후, 패러시리 변환부(54)에서 패럴렐 신호로부터 시리얼 신호로 변환하고, 행 디코더(37)에 의한 행 어드레스의 지정 및 열 디코더/센스 앰프(39)의 열 디코더에 의한 열어드레스의 지정하에 메모리부(32)에 화소 데이터를 기록한다. 즉, 화소 데이터를 병렬로 AD 변환기(51)에서 AD 변환하고, 데이터 래치부(53)에 래치한 후, 병렬로 메모리부(32)에 기록함에 의해 파이프라인 전송을 실현한다. 또한, 1수평 기간 내에 데이터 래치부(53)로부터 메모리부(32)에 기록 가능한 파이프라인 전송하는 구성 이외에, 데이터 래치부(53)에 보존하고, 다음의 1수평 기간에 메모리 기록과 다음행의 디지털 데이터를 데이터 래치부(53)에 보존하는 파이프라인 전송의 수법도 채택할 수 있다.
(프레임 기간 중의 스탠바이)
본 실시 형태에서는, 보다 저소비 전력화를 목적으로 하여, 메모리부(32)로부터 화소 데이터를 판독할 때에, 신호선(26)의 각각에 접속되어 있는 전류원(35)의 동작 및 신호 처리부(31)의 적어도 AD 변환기(51)의 동작을, 예를 들면 수직 동기 신호(XVS)의 단위로 정지하는 구성을 채택하고 있다. 여기서, 「메모리부(32)로부터 화소 데이터를 판독할 때」란, 파이프라인 전송으로 고속으로 화소 데이터를 메모리부(32)에 보존한 후로 할 수도 있고, 노광 기간 중이라고 할 수도 있다.
그와 관련하여, 저소비 전력화를 목적으로 하여, 촬영(노광) 기간 중에 AD 변환기를 포함하는 아날로그 프론트 엔드 회로의 전원을 끊어서 스탠바이 상태로 하는 종래 기술이 있다(예를 들면, 특개2006-81048호 공보 참조). 당해 종래 기술에서는, 화소 신호의 판독 종료부터 노광 시작까지 스탠바이 상태로 하는 구성을 채택하고 있기 때문에, 고속 구동을 할 수가 없고, 또한, 노광 시간에 의해 정지 기간이 변동하여 버려, 전원 변동의 억제나 저소비 전력화의 효과로서도 한정적이다.
이에 대해, 본 실시 형태에서는, 도 4의 타이밍 차트에 도시하는 바와 같이, 예를 들면, 240[fps]를 1수직 기간(수직 동기 신호(XVS) 상호간의 기간)으로 하고, 4수직 기간으로 1프레임(1V=1/60[sec])에서의 센서 동작으로서 동작시킨다. 그리고, 화소 신호의 판독 후의 3수직 기간에, 화소 신호를 판독할 때에 이용하는 전류원(35)의 동작 및 적어도 AD 변환기(51)의 동작을 정지한다.
이와 같이, 노광 기간에 의존하지 않고, 수직 동기 신호(XVS)에 동기하면서(수직 동기 신호(XVS)의 단위로) 회로 동작의 정지를 행함으로써 전원 설계가 용이해진다. 전류원(35)의 동작 및 신호 처리부(31)의 적어도 AD 변환기(51)의 동작의 정지는, 제어부(34)에 의한 제어하에 실행된다.
본 실시 형태에서는, 240[fps]의 고속 롤링 판독 후에 단위 화소(40)를 리셋(셔터 동작)함으로써 노광을 시작한다. 노광 기간 중은 전류원(35) 및 AD 변환기(51)의 각 동작을 정지하는 것은 가능하다. 따라서, 전류원(35) 및 AD 변환기(51)의 각 동작을, 현(現) 프레임의 메모리부(32)로부터의 화소 데이터의 판독 시작부터 다음 프레임의 단위 화소(40)로부터의 화소 신호의 판독 시작까지의 기간 정지함으로써, 그 정지 기간에서 전류원(35) 및 AD 변환기(51)가 본래 소비하는 분만큼 소비 전력을 삭감할 수 있다.
전류원(35)의 동작의 정지는, 제어부(34)에 의한 제어하에, 신호선(26)과 전류원(35)과의 사이의 전류 패스를 차단(컷트)함에 의해 실행할 수 있다. 구체적으로는, 예를 들면 도 5에 도시하는 바와 같이, 신호선(26)과 전류원(35)과의 사이에 트랜지스터(Q1)를 삽입하고, 당해 트랜지스터(Q1)를 저레벨의 제어 신호에 의해 비도통 상태로 함에 의해, 전류원(35)의 동작을 정지할 수 있다.
여기서, 전류원(35)의 동작을 정지할 때에, 신호선(26)과 전류원(35)과의 사이의 전류 패스를 차단할 뿐만 아니라, 신호선(26)에 고정 전위를 주도록 하면 좋다. 구체적으로는, 예를 들면 도 5에 도시하는 바와 같이, 신호선(26)과 고정 전위와의 사이에 트랜지스터(Q2)를 접속하고, 당해 트랜지스터(Q2)를, 인버터(INV)를 경유한 상기한 제어 신호의 반전 제어 신호에 의해 도통 상태로 함에 의해, 신호선(26)에 고정 전위를 줄 수 있다.
이와 같이, 전류원(35)의 동작을 정지할 때에, 신호선(26)에 고정 전위를 주는 것은, 신호선(26)이 플로팅 상태가 됨에 의한 단위 화소(40)의 FD부(46)에의 영향을 없애기 위해서이다. 즉, 신호선(26)이 플로팅 상태가 되고, 예를 들면 신호선(26)의 전위가 요동되면, 그 전위의 요동이 증폭 트랜지스터(44)의 기생 용량에 의한 커플링에 의해 FD부(46)의 전위를 변동시키는 경우가 있다. 이와 같은 FD부(46)에의 영향을 없애기 위해, 신호선(26)에 고정 전위를 주는 것이다.
또한, 노광 시간의 설정에 의해서는, 셔터 동작이 최초의 수직 기간(1XVS)과 다음 수직 기간(2XVS)에 걸치는 경우가 있다. 이와 같은 경우에는, 전류원(35)의 동작의 정지를 셔터 동작 후에 행하도록 제어하면 좋다. 이와 같이, 전류원(35)의 동작의 정지를 셔터 동작 후에 행함으로써, 전류원(35)의 스탠바이 동작의 영향, 즉, 전원 전위의 요동이나 신호선(26)의 전위의 요동을 막을 수 있다. 또한, 셔터 시작이 다음 수직 기간(2XVS) 이후이라면, 전류원(35)의 스탠바이 동작의 영향은 없다.
(메모리부에의 데이터 보존 및 메모리부로부터의 데이터 출력)
다음에, 도 6을 이용하여 데이터 래치부(53)로부터 메모리부(32)에 데이터를 보존하고, 메모리부(32)로부터 데이터를 출력하는 동작에 관해 설명한다. 또한, 도 6에서는, AD 변환기(31), 그에 수반하는 회로 부분, 즉, 데이터 래치부(53)(531, 532)나 메모리부(32)(321, 322) 등의 회로 부분을 2계통 마련하는 경우를 예로 들고 있다. 단, 1계통의 경우에도 기본적으로 같은 것을 말할 수 있다.
AD 변환 후의 화소 데이터를 데이터 래치부(53)에 래치한다. 이 래치하는 데이터에 관해서는, 패러시리 변환부(54)에 의해 예를 들면 128개 단위로 열 디코더에 16kbit분을 캐시한다. 다음에, 센스 앰프를 이용하여, 메모리부(32)에 데이터를 보존한다. 도 6에서는, 메모리부(32)에 관해 4뱅크 구성으로 하고 있지만, 이것은 한 예에 지나지 않고, 화상 데이터를 수평 화소 단위로 보존할 수 있도록 뱅크 수를 정하는 것이 좋다.
본 실시 형태에서는, 롤링 판독과 병행하여 각 메모리부의 비트에 데이터 기록을 행하는 파이프라인 구성을 채택하고 있기 때문에, 데이터 래치부(53)로부터 메모리부(32)에의 데이터 보존을 1수직 기간에 완료할 수 있다. 메모리부(32)에의 데이터의 기록 종료 후는 전술한 바와 같이 전류원(35) 및 AD 변환기(51)의 각 동작을 정지하고, 메모리부(32)로부터의 데이터의 판독을 시작한다.
메모리부(32)로부터의 데이터의 판독에 관해서는, 노광 기간 중의 3수직 기간(본 예에서는, 80[fps])에서, 멀티플렉서(55)(551, 552) 및 데이터 처리부(33)에 의해 데이터의 재배열이나 합성을 행하면서 인터페이스부(38)에서 출력한다. 메모리부(32)에의 데이터의 기록시는, 메모리부(32)로부터 데이터를 출력하지 않기 때문에, 인터페이스부(38)의 출력을 고정으로 하는 등의 수법에 의해 소비 전력의 삭감을 도모할 수 있다. 구체적으로는, 예를 들면, 인터페이스부(38)의 출력부에 주는 클록을 정지함에 의해 저소비 전력화를 도모할 수 있다.
(신호 처리부의 구성의 다른 예)
도 7은, 제1 실시 형태에 관한 고체 촬상 장치에서의 신호 처리부의 구체적인 구성의 다른 예를 도시하는 블록도이다.
본 예에 관한 신호 처리부(31)는, AD 변환기(51), 데이터 래치부(53), 및, 패러시리 변환부(54) 외에, 데이터 압축부(56)를 가지며, AD 변환기(51)에서 디지털화된 화소 데이터를 메모리부(32)에 파이프라인 전송하는 파이프라인 구성으로 되어 있다. 그 때, 신호 처리부(31)는, 1수평 기간 내에 AD 변환기(51)에 의한 디지털화 처리를 행하고, 디지털화한 화소 데이터를 다음의 1수평 기간 내에 데이터 래치부(53)에 전송한다.
데이터 압축부(56)는, 예를 들면, 데이터 래치부(53)와 패러시리 변환부(54)와의 사이에 마련되고, 데이터 래치부(53)로부터 출력되는 화소 데이터를 압축하고, 패러시리 변환부(54)에 공급한다. 데이터 압축부(56)의 압축 방식으로서, 예를 들면, DPCM(differential pulse-code modulation : 차분 펄스 부호 압축)을 예시할 수 있다.
이와 같이, 데이터 래치부(53)와 메모리부(32)와의 사이에 데이터 압축부(56)를 마련하고, 당해 데이터 압축부(56)에서 데이터 압축하고 나서 메모리부(32)에 격납함으로써, 메모리부(32)의 메모리 용량을 저감할 수 있다. 그리고, 메모리부(32)의 용량 저감에 의해, 신호 처리부(31)가 탑재되는 제2 칩(30)의 레이아웃 면적의 삭감을 도모할 수 있다.
[2-4. 적층 칩의 레이아웃]
여기서, 선술한 바와 같이, AD 변환기(51) 및 그에 수반하는 회로 부분을 복수 계통, 예를 들면 2계통 마련하고, 2개의 화소행의 각 화소의 신호를 병렬적으로 신호 처리하는 구성을 채택하는 경우의 적층 칩, 즉, 제1 칩(20)과 제2 칩(30)을 적층하여 이루어지는 칩의 레이아웃에 관해 생각한다.
AD 변환기(51) 및 그에 수반하는 회로 부분을 예를 들면 2계통 마련하는 구성을 채택하는 경우, 2개의 화소행의 각 화소의 신호를 화소 어레이부(21)의 신호선(26)의 신장 방향의 양측, 즉, 화소 어레이부(21)의 상하 양측에 판독하게 된다.
그와 관련하여, 특허 문헌 1에 기재된 종래 기술과 같이, 화소 어레이부와 동일한 기판(칩)상에 메모리부를 배치하는 구성을 채택하는 경우, AD 변환기 등을 화소 어레이부의 상하에 배치하는데 수반하여, 메모리부에 대해서도 상하로 분할할 필요가 있다. 그 경우, 메모리부의 출력부의 레이아웃 거리로서, (화소 어레이부의 상하 방향의 사이즈 + 메모리부의 상하 방향의 사이즈) 정도의 거리가 필요하고, 데이터 출력부의 레이아웃 배치가 별도 구성으로 되기 때문에 칩 사이즈가 커져 버린다. 또한, LVDS(low voltage differential signaling) 등의 클록 동기 방식에서는, 다른 계통의 클록을 가질 필요가 있어서, 신호 처리 칩의 채널 수의 증가에 이어진다.
이에 대해, 본 실시 형태에서는, 화소 어레이부(21)가 형성된 제1 칩(20)과, AD 변환기(51)를 포함하는 신호 처리부(31), 메모리부(32), 데이터 처리부(33), 및, 제어부(34)가 형성된 제2 칩(30)을 적층하여 이루어지는 적층 칩의 구성을 채택하고 있다. 이에 의해, 도 8에 도시하는 바와 같이, 제2 칩(30)의 상하 양측(화소 어레이부(21)의 상하 양측이라고도 할 수 있다)에 AD 변환기(511, 512)가 배치되는데 수반하여, AD 변환기(511, 512) 사이에서 메모리부(321, 322)를 인접하여 배치할 수 있다.
이와 같이, 메모리부(321, 322)를 인접하여 배치할 수 있음에 의해, 메모리부(321, 322)의 데이터 출력부(데이터 출력 경로)를 종합하여 구성할 수 있다. 이에 의해, 데이터를 동일한 출력부를 통하여 출력할 수 있고, 클록 동기 신호가 1조(組)로 좋기 때문에, 후단의 신호 처리 칩의 채널 수의 증가를 막을 수 있다. 그와 관련하여, 제어부(34)는, 메모리부(321)와 메모리부(322)와의 사이 등의 빈(空) 영역에 마련되게 된다.
상기한 레이아웃례에서는, AD 변환기(51) 및 그에 수반하는 회로 부분을 2계통 마련하는 구성을 채택하는 경우를 예로 들어 설명하였지만, 3계통 이상 마련하고, 화소 어레이부(21)로부터의 화소 신호의 병렬 판독도를 올리는 구성을 채택하는 경우에도 같은 것이 말할 수 있다. 예를 들면, AD 변환기(51) 및 그에 수반하는 회로 부분을 4계통 마련하는 구성을 채택하는 경우의 레이아웃 열(列)에 관해 이하에 설명한다.
도 9는, AD 변환기(51) 및 그에 수반하는 회로 부분을 4계통 마련하는 구성을 채택하는 경우의 적층 칩의 레이아웃례 1을 도시하는 레이아웃도이다. 본 레이아웃례 1에서는, 화소 어레이부(21)의 상하 방향의 중앙부에도 비어(VIA)를 2계통 마련하여, 4개의 화소행의 각 화소의 신호를, 화소 어레이부(21)의 상하 양측의 2계통의 비어(231, 232), 및, 중앙부의 2계통의 비어(233, 234)를 통하여 제2 칩(30)측에 동시에 판독하도록 되어 있다.
그리고, 제2 칩(30)측에서는, 비어(231 내지 234)의 각각의 부근에, 4개의 AD 변환기(511 내지 514)가 배치되어 있다. 또한, AD 변환기(511)와 AD 변환기(513)와의 사이에 메모리부(321, 323)가 배치되고, AD 변환기(512)와 AD 변환기(514)와의 사이에 메모리부(322, 324)가 인접하여 배치되어 있다. 이와 같이, AD 변환기(51) 및 그에 수반하는 회로 부분을 4계통 마련하는 구성을 채택하는 경우에서도, 메모리부(321, 323) 및 메모리부(322, 324)를 각각 인접하여 배치할 수 있다. 그 결과, 본 레이아웃례 1에서도, 도 8의 레이아웃례의 경우와 같은 작용, 효과를 얻을 수 있다.
도 10은, AD 변환기(51) 및 그에 수반하는 회로 부분을 4계통 마련하는 구성을 채택하는 경우의 적층 칩의 레이아웃례 2를 도시하는 레이아웃도이다. 본 레이아웃례 2에서는, 도 8의 레이아웃례의 경우와 마찬가지로, 화소 어레이부(21)의 상하 양측에 2계통의 비어(231, 232)가 마련된 구성으로 되어 있다.
제2 칩(30)측에서는, 일방의 비어(231)의 부근에 2개의 AD 변환기(511, 513)가 인접하여 배치되고, 타방의 비어(232)의 부근에 2개의 AD 변환기(512, 514)가 인접하여 배치되어 있다. 그리고, AD 변환기(513)와 AD 변환기(514)와의 사이에, AD 변환기(511, 513)에 대응하는 메모리부(3213)와 AD 변환기(512, 514)에 대응하는 메모리부(3224)가 인접하여 배치되어 있다. 본 레이아웃례 2의 경우에도, 메모리부(3213)와 메모리부(3224)를 인접하여 배치할 수 있다. 그 결과, 본 레이아웃례 2에서도, 도 8의 레이아웃례의 경우와 같은 작용, 효과를 얻을 수 있다.
[2-5. 제1 실시 형태의 작용, 효과]
이상 설명한 제1 실시 형태에 관한 고체 촬상 장치(10A)에 의하면, 다음과 같은 작용, 효과를 얻을 수 있다. 즉, 메모리부(32)를 탑재하고, 당해 메모리부(32)에 대한 고속 전송, 및, 메모리부(32)로부터의 화소 데이터를 판독할 때에, 전류원(35) 및 AD 변환기(51)의 동작을 정지하는 간헐 구동에 의한 저속 판독을 행함으로써, 화소 데이터의 고속 판독을 보다 저소비 전력으로 실현할 수 있다. 또한, 신호 처리부(31)에서, AD 변환기(51)로 한하지 않고, 다른 회로 부분의 동작도 정지하도록 함으로써, 더한층의 저소비 전력화를 도모할 수 있다.
또한, 데이터 처리부(33)에 의한 판독 속도, 즉, 데이터의 출력 레이트를, 메모리부(32)에의 화소 데이터의 전송 속도보다도 느리게 함으로써, 인터페이스부(38)의 채널의 삭감이나, 후단의 신호 처리 블록(예를 들면, DSP)의 처리 속도를 저속으로 할 수 있다. 이에 의해, 후단의 신호 처리 블록을 포함하는 시스템 전체의 저소비 전력화에 기여할 수 있다.
또한, 제1 칩(20)과 제2 칩(30)을 적층 칩 접속으로 하고, 제어부(34)에 의한 제어하에, 제1 칩(20)측의 회로와 제2 칩(30)측의 회로를 동기를 취하도록 함으로써, AD 변화 후의 데이터를 메모리부(32)에 파이프라인 전송할 수 있기 때문에, 동기 설계가 용이해진다.
또한, 노광 기간 중에 메모리부(32)로부터 화소 데이터를 판독하도록 하고 있기 때문에, 화소 데이터를 메모리부에 보존한 후에 스탠바이 상태에 들어가고, 그 후에 촬영을 시작하는 구성을 채택하는 종래 기술에 비하여, 리얼타임으로 동화, 정지화의 화소 데이터를 판독할 수 있다. 따라서, 리얼 타임의 촬상이 가능해진다.
또한, 데이터 래치부(53)와 메모리부(32)와의 사이에 데이터 압축부(56)를 마련하고, 당해 데이터 압축부(56)에서 데이터 압축하고 나서 메모리부(32)에 격납하는 구성을 채택한 경우에는, 메모리부(32)의 메모리 용량을 저감할 수 있기 때문에, 제2 칩(30)의 레이아웃 면적의 삭감을 도모할 수 있다.
또한, AD 변환기(51) 및 그에 수반하는 회로 부분을 2계통 이상 마련하고, AD 변환 후의 데이터를 메모리부(32)에 파이프라인 전송함으로써, 롤링 일그러짐을 보다 개선할 수 있다는 메리트도 있다.
<3. 제2 실시 형태에 관한 고체 촬상 장치>
계속해서, 본 개시된 제2 실시 형태에 관한 고체 촬상 장치에 관해 설명한다. 여기서도, 제1 실시 형태와 마찬가지로, 제2 실시 형태에 관한 고체 촬상 장치로서, CMOS 이미지 센서의 경우를 예로 들어 설명한다. 단, CMOS 이미지 센서에의 적용으로 한정되는 것이 아니다.
[3-1. 시스템 구성]
제2 실시 형태에 관한 고체 촬상 장치도, 제1 실시 형태에 관한 고체 촬상 장치와 마찬가지로, 제1 칩(20)과 제2 칩(30)이 적층된 적층 구조로 되어 있다. 그리고, 제1 칩(20)측에 화소 어레이부(화소부)(21)가 형성되고, 제2 칩(30)측에 AD 변환기(51)를 포함하는 신호 처리부(31), 메모리부(32), 데이터 처리부(33), 및, 제어부(34) 등의 회로 부분이 형성된 구성으로 되어 있다.
[3-2. 회로 구성]
도 11은, 제2 실시 형태에 관한 고체 촬상 장치에서의 제1 칩측의 회로의 구체적인 구성을 도시하는 회로도이고, 도 12는, 제2 실시 형태에 관한 고체 촬상 장치에서의 제2 칩측의 회로의 구체적인 구성을 도시하는 회로도이다.
본 실시 형태에 관한 고체 촬상 장치(10B)는, 화소 어레이부(21)의 소정수의 화소(40)를 그룹(단위)으로 하고, 당해 그룹마다 각 화소(40)로부터 화소 신호를 판독하고, 이 판독 화소 신호를, 그룹 단위로 병렬로 AD 변환을 포함하는 신호 처리를 행하는 구성을 채택하고 있다. 즉, 제1 실시 형태에 관한 고체 촬상 장치(10A)가, 화소 신호를 화소열의 단위로 병렬로 AD 변환을 행하는 열병렬 AD 변환 방식임에 대해, 제2 실시 형태에 관한 고체 촬상 장치(10B)는, 소정수의 화소의 그룹 단위로 병렬로 AD 변환을 행하는 화소 병렬 AD 변환 방식으로 되어 있다.
소정수의 화소를 그룹(1단위)으로 하는데 있어서, 한 예로서, 같은 화소행에 속하는 서로 인접하는 복수의 화소를 1단위로 하거나, 상하 좌우로 인접하는 복수의 화소를 1단위로 하거나 하는 등이 생각된다. 또한, 복수의 화소를 1단위로 하여 그룹 단위로 화소 신호를 판독하는 구성으로 한정되는 것이 아니고, 궁극적으로는, 화소 개개의 단위로 화소 신호를 판독하는 구성을 채택하는 것도 가능하다.
본 실시 형태의 구성에서는, 제1 칩(20)측의 화소 어레이부(21)와, 제2 칩(30)측의 신호 처리부(31)를 접속하는 비어(VIA)(23)가 그룹 단위 또는 화소 단위로 필요해진다. 이 칩 사이에서 전기적 접속을 하는 비어(23)는, 주지의 배선 사이 접합 기술로 실현 가능하다. 그리고, 그룹 단위 또는 화소 단위로 판독되는 화소 신호는, 그룹 단위 또는 화소 단위로 마련되는 비어(23)를 통하여 제1 칩(20)측부터 제2 칩(30)측에 전송되게 된다.
(제1 칩측의 회로 구성)
화소 병렬 AD 변환의 구성을 채택하고 있기 때문에, 제1 칩(20)측에는, 도 11에 도시하는 바와 같이, 화소 어레이부(21) 및 행 선택부(25) 외에, 열 선택부(27)가 마련되어 있다. 열 선택부(27)는, 제2 칩(30)측부터 주어지는 어드레스 신호를 기초로, 화소 어레이부(21)의 각 화소(40)를, 화소열의 배열 방향(행방향)에서 그룹 단위(또는, 화소 단위)로 선택한다. 또한, 여기서는, 행 선택부(25) 및 열 선택부(27)를 제1 칩(20)측에 마련하는 구성을 채택한다고 하였지만, 제2 칩(30)측에 마련하는 구성을 채택하는 것도 가능하다.
또한, 단위 화소(40)는, 전송 트랜지스터(42), 리셋 트랜지스터(43), 및, 증폭 트랜지스터(44)에 더하여, 2개의 선택 트랜지스터(45, 47)를 갖는 구성으로 되어 있다. 2개의 선택 트랜지스터(45, 47)는, 증폭 트랜지스터(44)에 대해 함께 직렬로 접속되어 있다. 일방의 선택 트랜지스터(45)는, 행 선택부(25)로부터 주어지는 행 선택 신호(VSEL)에 의해 구동된다. 타방의 선택 트랜지스터(47)는, 열 선택부(27)로부터 주어지는 열 선택 신호(HSEL)에 의해 구동된다.
또한, 행 선택부(25) 및 열 선택부(27)에 의한 구동하에, 그룹 단위로 선택 주사가 행하여지고, 그룹 내의 복수의 화소의 신호가 하나의 비어(23)를 통하여 제2 칩(30)측에 전송되기 때문에, 그룹 내의 복수의 화소로부터는 소정의 순번으로 화소 신호가 판독되게 된다. 그리고, 제2 칩(30)측에서는, 소정수의 화소의 그룹마다 판독되는 아날로그 화소 신호를, 당해 그룹 내의 복수의 화소에 관해 소정의 순번(화소 신호의 판독의 순번)대로 신호 처리가 행하여지게 된다.
(제2 칩측의 회로 구성)
단위 화소(40)가 소정수를 단위로 하여 그룹화되고, 그룹마다 비어(23)가 마련되어 있는데 대응하여, 제2 칩(30)상에는, 도 12에 도시하는 바와 같이, 비어(23)에 연결된 신호선(26)이 배선되어 있다. 이 신호선(26)에는, 전류원(35)이 접속되어 있음과 함께, AD 변환기(51), 나아가서는 메모리부(32)가 접속되어 있다.
즉, 신호선(26), 전류원(35), AD 변환기(51), 및, 메모리부(32) 등을 포함하는 신호 처리부(31)가, 소정수의 화소를 단위로 하는 그룹 단위로 마련되어 있다. 메모리부(32)로서는, DRAM을 예시할 수 있지만, 특히 한정하는 것이 아니다. 즉, 제1 실시 형태의 경우와 마찬가지로, 메모리부(32)는, 휘발성 메모리라도 좋고, 불휘발성 메모리라도 좋다.
선술한 열병렬 AD 변환 방식을 취하는 제1 실시 형태에 관한 고체 촬상 장치(10A)에서는, 수평 기간(XHS) 내에 AD 변환을 행하고, 데이터 출력하도록 하고 있다. 보다 고속의 프레임 레이트로 데이터를 판독하려면, 동시에 AD 변환을 행하는 화소수를 늘릴 필요가 있다. 동시에 AD 변환을 행하는 화소수를 늘리기 위해서는, 열병렬이 아니고, 화소 병렬(복수 화소의 단위)에서의 AD 변환 처리가 필요해진다.
화소 병렬 AD 변환에서 판독 속도를 고속화할 수 있다면, 그 정도 만큼 AD 변환기(51)의 정지 기간을 길게 취할 수 있기 때문에, 보다 저소비 전력화가 가능해진다. 한 예로서, 960[fps]의 판독 속도로 센서 판독(화소 신호의 판독)을 행하고, 메모리부(32)로부터의 데이터 출력을 64[fps]의 속도로 행함에 의해, AD 변환기(51)의 동작 기간을, 데이터 출력 기간의 1/10 이하로 하는 것이 가능하다.
[3-3. 회로 동작]
다음에, 상기한 구성의 제2 실시 형태에 관한 고체 촬상 장치(10B)의 회로 동작에 관해, 도 13의 타이밍 차트를 이용하여 설명한다.
960[fps]의 판독 속도로의 화소 신호의 판독을 위해, 예를 들면, 화소 어레이부(21)의 각 화소(40)에 관해, 250화소 정도, 예를 들면, 16×16화소를 1단위(그룹)로 한다. AD 변환기(51)에서의 AD 변환 시간을 4[μsec]라고 하면, 250화소의 화소 신호를 1[msec] 이하의 시간에 판독 가능해진다. 단, 여기서 예시하는 수치는 한 예이고, 이들의 수치로 한정되는 것이 아니다.
16×16화소를 1단위로 하는 화소 유닛(그룹)은, 행 선택부(25)로부터 주어지는 행 선택 신호(VSEL) 및 열 선택부(27)로부터 주어지는 열 선택 신호(HSEL)에 의한 어드레스 지정에 의해 선택이 행하여진다. 그리고, 행 선택 신호(VSEL) 및 열 선택 신호(HSEL)에 의해 선택된 화소 유닛 내의 어느 하나의 화소로부터 판독되는 아날로그 화소 신호를 AD 변환기(51)에서 AD 변환한다.
AD 변환할 때에는, 카운터(512)에서의 리셋 레벨(Vreset)에 대한 다운 카운트, 신호 레벨(Vsig)에 대한 업 카운트에 의해 CDS 처리가 행하여진다. 이 CDS 처리 후의 화소 데이터는, 행 디코더(37)에 의한 행 어드레스의 지정 및 열 디코더/센스 앰프(39)의 열 디코더에 의한 열어드레스의 지정하에, 메모리부(32)에 기록된다.
행 선택부(25) 및 열 선택부(27)는, 화소 유닛(그룹)의 단위로 선택 주사를 행하는 한편, 선택한 화소 유닛 내의 복수의 화소에 대해서는, 화소 유닛의 단위로 병렬로 소정의 순번으로 화소의 선택 주사를 행하게 된다. 화소 유닛 내에서의 화소의 선택으로서는, 래스터 스캔 방식에 의한 선택을 예시할 수 있다.
그 후, 화소 유닛 내의 나머지 화소에 관해, 행 선택 신호(VSEL) 및 열 선택 신호(HSEL)에 의해, 래스터 스캔 방식으로 화소 선택과 AD 변환을 행하고, CDS 처리 후의 화소 데이터를 메모리부(32)에 격납하여 간다. 메모리부(32)에 격납된 데이터에 관해서는, 열 디코더/센스 앰프(39)를 통하여 판독을 행함으로써, 저속으로에 데이터 출력(판독)하는 것이 가능해진다.
그리고, 제1 실시 형태에 관한 고체 촬상 장치(10A)와 마찬가지로, 메모리부(32)로부터의 화소 데이터를 판독할 때에, 전류원(35)의 동작 및 신호 처리부(31)의 적어도 AD 변환기(51)의 동작을 정지하는 제어를 행한다. 여기서, 본 실시 형태에 관한 고체 촬상 장치(10B)에서는, 화소 병렬 AD 변환 방식을 채용하고 있기 때문에, 화소 신호의 판독 속도를 고속화할 수 있다. 이에 의해, AD 변환기(51)의 정지 기간을 길게 취할 수 있기 때문에, 보다 저소비 전력화를 도모하는 것이 가능해진다.
[3-4. 적층 칩의 레이아웃]
도 14는, 제2 실시 형태에 관한 고체 촬상 장치(10B)에서의 적층 칩의 레이아웃례를 도시하는 레이아웃도이다.
도 14에 도시하는 바와 같이, 제1 칩(20)에서, 화소 어레이부(21)는, 소정수의 화소를 1단위로 하는 화소 유닛(그룹)이 행렬형상으로 2차원 배열되고, 화소 유닛마다 비어(23)가 형성된 구성으로 되어 있다. 한편, 제2 칩(30)에서, 신호 처리부(31)는, AD 변환기(51) 및 메모리부(32) 등을 포함하는 회로부(도면 중, 화소 AD 단위)가, 화소 어레이부(21)의 화소 유닛에 대응하여 마련되고, 화소 AD 단위마다 화소 유닛에 대응하여 비어(23)가 형성된 구성으로 되어 있다.
또한, 도 11에서는, 행 선택부(25) 및 열 선택부(27)를 제1 칩(20)측에 마련하는 구성을 채택하는 경우를 예로 들었지만, 도 14의 레이아웃례에 도시하는 바와 같이, 제2 칩(30)측에 주변 회로(HSEL, VSEL)로서 마련하는 구성을 채택하는 것도 가능하다. 이러한 구성을 채택하는 편이, 제1 칩(20)보다 많은 면적을 화소 어레이부(21)의 영역으로서 이용할 수 있는 메리트가 있다.
[3-5. 제2 실시 형태의 작용, 효과]
이상 설명한 제2 실시 형태에 관한 고체 촬상 장치(10B)에 의하면, 기본적으로, 제1 실시 형태에 관한 고체 촬상 장치(10A)에서의 선술한 작용, 효과에 더하여, 다음과 같은 작용, 효과를 얻을 수 있다. 즉, 화소 병렬 AD 변환 방식이기 때문에, 화소 신호의 판독 속도를 고속화할 수 있기 때문에, AD 변환기(51)의 정지 기간을 길게 취할 수 있다. 따라서, 열병렬 AD 변환 방식의 제1 실시 형태에 관한 고체 촬상 장치(10A)에 비하여 더한층의 저소비 전력화를 도모할 수 있다.
<4. 제3 실시 형태에 관한 고체 촬상 장치>
계속해서, 본 개시된 제3 실시 형태에 관한 고체 촬상 장치에 관해 설명한다. 여기서도, 제1, 제2 실시 형태와 마찬가지로, 제3 실시 형태에 관한 고체 촬상 장치로서, CMOS 이미지 센서의 경우를 예로 들어 설명한다. 단, CMOS 이미지 센서에의 적용으로 한정되는 것이 아니다.
[4-1. 시스템 구성]
제3 실시 형태에 관한 고체 촬상 장치도, 제1, 제2 실시 형태에 관한 고체 촬상 장치와 마찬가지로, 제1 칩(20)과 제2 칩(30)이 적층된 적층 구조로 되어 있다. 그리고, 제1 칩(20)측에 화소 어레이부(화소부)(21)가 형성되고, 제2 칩(30)측에 AD 변환기(51)를 포함하는 신호 처리부(31), 메모리부(32), 데이터 처리부(33), 및, 제어부(34) 등의 회로 부분이 형성된 구성으로 되어 있다.
[4-2. 회로 구성]
도 15는, 제3 실시 형태에 관한 고체 촬상 장치에서의 제1 칩측의 회로의 구체적인 구성을 도시하는 회로도이고, 도 16은, 제3 실시 형태에 관한 고체 촬상 장치에서의 제2 칩측의 회로의 구체적인 구성을 도시하는 회로도이다.
본 실시 형태에 관한 고체 촬상 장치(10C)도, 제2 실시 형태에 관한 고체 촬상 장치(10B)와 마찬가지로, 화소 병렬 AD 변환 방식을 취하고 있다. 즉, 본 실시 형태에 관한 고체 촬상 장치(10C)는, 화소 어레이부(21)의 소정수의 화소(40)를 그룹으로 하여, 당해 그룹마다 각 화소(40)로부터 화소 신호를 판독하고, 이 판독한 화소 신호를, 그룹 단위로 병렬로 AD 변환을 포함하는 신호 처리를 행하는 구성으로 되어 있다.
단, 본 실시 형태에 관한 고체 촬상 장치(10C)는, 이하의 점에서 제2 실시 형태에 관한 고체 촬상 장치(10B)와 다르다. 즉, 제2 실시 형태에 관한 고체 촬상 장치(10B)에서는, 신호 처리부(31) 내에 AD 변환기(51)와 함께 메모리부(32)를 마련하는 구성, 즉, AD 변환기(51)와 메모리부(32)를 혼재한 구성을 채택하고 있다. 이에 대해, 본 실시 형태에 관한 고체 촬상 장치(10C)에서는, 메모리부(32)를 신호 처리부(31) 밖에 마련한 구성을 채택하고 있다.
소정수를 단위로 하는 단위 화소(40)의 그룹화에 관해서는, 제2 실시 형태의 경우와 마찬가지이고, 한 예로서, 같은 화소행에 속하는 서로 인접하는 복수의 화소를 1단위로 하거나, 상하 좌우에 인접하는 복수의 화소를 1단위로 하거나 하는 등이 생각된다. 또한, 복수의 화소를 1단위로 하여 그룹 단위로 화소 신호를 판독하는 구성으로 한정되는 것이 아니고, 궁극적으로는, 화소 개개의 단위로 화소 신호를 판독하는 구성을 채택하는 것도 가능하다.
본 실시 형태의 구성에서도, 제1 칩(20)측의 화소 어레이부(21)와, 제2 칩(30)측의 신호 처리부(31)를 접속하는 비어(VIA)(23)가 그룹 단위 또는 화소 단위로 필요해진다. 이 칩 사이에서 전기적 접속을 하는 비어(23)는, 주지의 배선 사이 접합 기술로 실현 가능하다. 그리고, 그룹 단위 또는 화소 단위로 판독되는 화소 신호는, 그룹 단위 또는 화소 단위로 마련되는 비어(23)를 통하여 제1 칩(20)측부터 제2 칩(30)측에 전송되게 된다.
(제1 칩측의 회로 구성)
제1 칩(20)측의 구성에 관해서는, 기본적으로, 제2 실시 형태의 경우와 마찬가지이다. 즉, 화소 병렬 AD 변환의 구성을 채택하고 있기 때문에, 제1 칩(20)측에는, 도 15에 도시하는 바와 같이, 화소 어레이부(21) 및 행 선택부(25) 외에, 화소 어레이부(21)의 각 화소(40)를 행방향에서 그룹 단위(또는, 화소 단위)로 선택하는 열 선택부(27)가 마련되어 있다. 또한, 행 선택부(25) 및 열 선택부(27)에 관해서는, 제2 칩(30)측에 마련하는 구성을 채택하는 것도 가능하다.
(제2 칩측의 회로 구성)
단위 화소(40)가 소정수를 단위로 하여 그룹화되고, 그룹마다 비어(23)가 마련되어 있는데 대응하여, 제2 칩(30)상에는, 도 16에 도시하는 바와 같이, 비어(23)에 연결되는 신호선(26)이 배선되어 있다. 이 신호선(26)에는 전류원(35)이 접속되어 있다. 또한, 신호선(26)마다, 신호 처리부(31)가 마련되어 있다.
신호 처리부(31)에 관해서는, 제2 실시 형태의 경우, AD 변환기(51)와 메모리부(32)를 혼재하는 구성으로 되어 있음에 대해, 본 실시 형태의 경우, 메모리부(32)를 포함하지 않는 구성으로 되어 있다. 즉, 본 실시 형태에서는, 메모리부(32)를 신호 처리부(31)의 외부에 마련하는 구성을 채택하고 있다.
AD 변환기(51)는, 비교기(COMP)(511), Nbit(N은 2 이상의 정수)의 카운터(512), 및, 래치부(513)를 갖는 구성으로 되어 있다. 이 AD 변환기(51)에서, 래치부(513)는, 카운터(512)의 Nbit분의 단위 회로(래치 회로)로 이루어지고, 비교기(511) 및 카운터(512)의 작용에 의해 AD 변환되고, 카운터(512)의 업/다운의 카운트 동작에 의해 CDS된 1화소분의 디지털 데이터(화소 데이터)를 래치한다.
또한, 행 디코더(37)로서는, 신호 처리부(31) 내의 래치부(513)를 선택하는 행 디코더(371)와, 메모리부(32)의 각 셀을 행 단위로 선택하는 행 디코더(372)가 마련되어 있다.
[4-3. 회로 동작]
다음에, 상기한 구성의 제3 실시 형태에 관한 고체 촬상 장치(10C)의 회로 동작에 관해 설명한다.
행 선택 신호(VSEL) 및 열 선택 신호(HSEL)에 의한 어드레스 지정에 의해 선택된 화소 유닛 내의 1화소에 관해, 그 화소 신호를 AD 변환기(51)에서 AD 변환하고, 카운터(512)의 업/다운의 카운트 동작에 의해 CDS 처리하여 얻은 디지털 데이터를 래치부(513)에 래치한다. 그리고, 래치부(513)에 래치한 디지털 데이터를, 행 디코더(371)로부터 주어지는 선택 신호(RSEL)에 의해 선택함에 의해, 순차적으로, 열 디코더/센스 앰프(39)의 센스 앰프에서 판독한다. 그 후, 데이터 래치부(53)를 통하여 메모리부(32)에 기록하여 간다는 동작을 복수의 화소에서 동시에 행함으로써, 파이프라인 동작을 행한다.
이와 같이 하여, 래스터 스캔 방식으로 화소 선택과 AD 변환의 동작을 행하고, 카운터(512)에서의 CDS 처리 후의 디지털 데이터를 래치부(513) 및 열 디코더/센스 앰프(39)의 센스 앰프를 통하여 메모리부(32)에 기록하는 동작을 행하여 간다.
또한, 1화소 단위로 AD 변환하는 것이 아니라, AD 변환기(51)를 복수 배치하고, 2화소 이상의 복수의 화소로부터 동시에 신호를 판독하도록 함으로써, 판독 속도를 올리는 것도 가능하다.
또한, 래치부(513)에 관해, 단위 회로(래치 회로)를 카운터(512)의 Nbit분 배치 하는 것이 곤란한 경우에는, Nbit보다도 적은, 수 bit 단위로 단위 회로를 배치하고, 당해 bit 단위로 선택 신호(RSEL)에 의한 선택 후, 열 디코더/센스 앰프(39)의 센스 앰프로 판독하여, 메모리부(32)에 기록하여 가도록 하여도 좋다. 이에 의해, 보다 적은 화소수로의 화소 유닛을 형성할 수 있고, 판독 속도의 고속화라는 메리트를 얻을 수 있다.
메모리부(32)에 격납된 데이터에 관해서는, 데이터 래치부(53) 및 열 디코더/센스 앰프(39)를 통하여 판독을 행함으로써, 저속으로 데이터 출력(판독)하는 것이 가능해진다.
그리고, 제1, 제2시 형태에 관한 고체 촬상 장치(10A, 10B)와 마찬가지로, 메모리부(32)로부터의 화소 데이터를 판독할 때에, 전류원(35)의 동작 및 신호 처리부(31)의 적어도 AD 변환기(51)의 동작을 정지하는 제어를 행한다. 여기서, 본 실시 형태에 관한 고체 촬상 장치(10C)에서도, 제2 실시 형태에 관한 고체 촬상 장치(10B)와 마찬가지로, 화소 병렬 AD 변환 방식을 채용하고 있기 때문에, 화소 신호의 판독 속도를 고속화할 수 있다. 이에 의해, AD 변환기(51)의 정지 기간을 길게 취할 수 있기 때문에, 보다 저소비 전력화를 도모하는 것이 가능해진다.
[4-4. 적층 칩의 레이아웃]
도 17은, 제3 실시 형태에 관한 고체 촬상 장치(10C)에서의 적층 칩의 레이아웃의 한 예를 도시하는 레이아웃도이다.
도 17에 도시하는 바와 같이, 제1 칩(20)에는, 화소 어레이부(21)가, 소정수의 화소를 1단위로 하는 화소 유닛이 행렬형상으로 2차원 배열되고, 화소 유닛마다 비어(23)가 형성되어 있다. 한편, 제2 칩(30)에는, AD 변환기(51) 등을 포함하는 회로부(도면 중, 화소 AD 단위)가, 화소 어레이부(21)의 화소 유닛에 대응하여 마련되고, 화소 AD 단위마다 화소 유닛에 대응하여 비어(23)가 형성되고, 또한, 메모리부(32)가 신호 처리부(31)의 형성 영역 외에 마련되어 있다.
또한, 도 15에서는, 행 선택부(25) 및 열 선택부(27)를 제1 칩(20)측에 마련하는 구성을 채택하는 경우를 예로 들었지만, 도 17의 레이아웃례에 도시하는 바와 같이, 제2 칩(30)측에 주변 회로(HSEL, VSEL)로서 마련하는 구성을 채택하는 것도 가능하다. 이러한 구성을 채택하는 편이, 제1 칩(20)보다 많은 면적을 화소 어레이부(21)의 영역으로서 이용할 수 있는 메리트가 있다.
도 18은, 제3 실시 형태에 관한 고체 촬상 장치(10C)에서의 적층 칩의 레이아웃의 다른 예를 도시하는 레이아웃도이다.
상기한 레이아웃례에서는, 제1 칩(20) 및 제2 칩(30)의 2개의 칩이 적층된 2층의 적층 구조를 채택하고 있음에 대해, 본 레이아웃례에서는, 제1 칩(20), 제2 칩(30), 및, 제3의 칩(60)의 3개의 칩이 적층된 3층의 적층 구조를 채택하고 있다. 단, 3층의 적층 구조로 한정되는 것이 아니고, 4층 이상의 적층 구조로 하는 것도 가능하다.
도 18에 도시하는 바와 같이, 본 레이아웃례는, 제1 칩(20)에 화소 어레이부(21)를 배치하고, 제2 칩(30)에 AD 변환기(51) 등을 포함하는 회로부(도면 중, 화소 AD 단위)를 배치하고, 제3 칩(60)에 메모리부(32)를 배치하고, 예를 들면 제2 칩(30)을 한가운데로 하여 적층한 구조로 되어 있다. 또한, 제1 칩(20), 제2 칩(30), 및, 제3의 칩(60)의 적층의 순번은 임의이지만, 제어부(35)를 포함하는 주변 회로가 탑재된 제2 칩(30)을 한가운데로 한 편이, 제어부(35)의 제어 대상이 된 제1, 제3 칩(20, 60)이 제2 칩(30)의 바로 위, 바로 아래에 위치하게 되기 때문에 바람직하다.
본 레이아웃례와 같이, AD 변환기(51) 등을 포함하는 회로부나, 제어부(35)를 포함하는 주변 회로가 마련된 제2 칩(30)과는 별개의 칩, 즉, 제3의 칩(60)에 메모리부(32)를 마련하는 구성을 채택함으로써, 제2 칩(30)에 메모리부(32)를 마련하는 레이아웃례에 비하여, 칩 면적을 축소할 수 있다. 이 점에 관해서는, 도 17과 도 18과의 대비로부터도 분명하다. 이 경우, AD 변환기(51) 등을 포함하는 회로부 등이 탑재된 제2 칩(30)과, 메모리부(32) 등이 탑재된 제3 칩(60)과의 사이를, 비어(VIA2)로 접속하는 구성이 생각된다. 이 칩 사이에서 전기적 접속을 하는 비어(VIA1/VIA2)는, 주지의 배선 사이 접합 기술로 실현 가능하다.
[4-5. 제3 실시 형태의 작용, 효과]
이상 설명한 제3 실시 형태에 관한 고체 촬상 장치(10C)에 의하면, 제2 실시 형태에 관한 고체 촬상 장치(10B)와 마찬가지로, 화소 병렬 AD 변환 방식임으로써, 화소 신호의 판독 속도를 고속화할 수 있기 때문에, AD 변환기(51)의 정지 기간을 길게 취할 수 있다. 따라서, 열병렬 AD 변환 방식의 제1 실시 형태에 관한 고체 촬상 장치(10A)에 비하여 더한층의 저소비 전력화를 도모할 수 있다.
또한, 본 실시 형태에 관한 고체 촬상 장치(10C)에서는, 제2 실시 형태에 관한 고체 촬상 장치(10B)와 같이 AD 변환기(51)와 메모리부(32)를 신호 처리부(31) 내에 혼재하는 형태가 아니고, 메모리부(32)를 신호 처리부(31)의 외부에 마련하는 구성을 채택하고 있다. 이에 의해, 본 실시 형태에 관한 고체 촬상 장치(10C)는, DRAM 등의 아날로그 회로와 메모리부(32)의 웰 분리 등이 곤란한 경우에도 대응할 수 있는 것으로 된다.
<5. 다른 구성례>
상기한 각 실시 형태에서는, 적층 구조의 고체 촬상 장치에 적용하는 경우를 예로 들어 설명하였지만, 본 개시된 기술은, 적층 구조의 고체 촬상 장치로의 적용으로 한정되는 것이 아니다. 즉, 메모리부(32)로부터의 화소 데이터를 판독할 때에, 전류원(35)의 동작 및 신호 처리부(31)의 적어도 AD 변환기(51)의 동작을 정지하는 간헐 구동에 의한 저속 판독을 행하는 기술은, 화소 어레이부(21)와 그 주변 회로를 동일 기판(칩)상에 배치하여 이루어지는, 이른바, 평치(平置) 구조의 고체 촬상 장치에 대해서도 적용 가능하다.
단, 제2, 제3 실시 형태에 관한 고체 촬상 장치에서는, 화소 병렬 AD 변환 방식이기 때문에, 적층 구조의 고체 촬상 장치의 쪽이, 화소 어레이부(21)의 화소 유닛과, 신호 처리부(31)의 화소 AD 단위를 비어(23)를 통하여 직접 접속하는 접속 구조를 채택할 수 있기 때문에 바람직하다고 할 수 있다.
<6. 전자기기>
본 개시된 기술이 적용되는 고체 촬상 장치는, 디지털 스틸 카메라나 비디오 카메라 등의 촬상 장치나, 휴대전화기 등의 촬상 기능을 갖는 휴대 단말 장치나, 화상 판독부에 고체 촬상 장치를 이용하는 복사기 등의 전자기기 전반에서, 그 촬상부(화상 취입부)로서 이용할 수 있다. 또한, 전자기기에 탑재되는 상기 모듈형상의 형태, 즉, 카메라 모듈을 촬상 장치로 하는 경우도 있다.
[촬상 장치]
도 19는, 본 개시된 전자기기의 한 예인 촬상 장치(카메라 장치)의 구성례를 도시하는 블록도이다.
도 19에 도시하는 바와 같이, 본 개시된 촬상 장치(100)는, 렌즈군(101) 등을 포함하는 광학계, 촬상 소자(102), 카메라 신호 처리부인 DSP 회로(103), 프레임 메모리(104), 표시장치(105), 기록 장치(106), 조작계(107), 및, 전원계(108) 등을 갖고 있다. 그리고, DSP 회로(103), 프레임 메모리(104), 표시장치(105), 기록 장치(106), 조작계(107), 및, 전원계(108)가 버스 라인(109)을 통하여 상호 접속된 구성으로 되어 있다.
렌즈군(101)은, 피사체로부터의 입사광(상광)을 취입하여 촬상 소자(102)의 촬상면상에 결상한다. 촬상 소자(102)는, 렌즈군(101)에 의해 촬상면상에 결상된 입사광의 광량을 화소 단위로 전기 신호로 변환하여 화소 신호로서 출력한다.
표시장치(105)는, 액정 표시장치나 유기 EL(electro luminescence) 표시장치 등의 패널형 표시장치로 이루어지고, 촬상 소자(102)에서 촬상된 동화 또는 정지화를 표시한다. 기록 장치(106)는, 촬상 소자(102)에서 촬상된 동화 또는 정지화를, 메모리 카드나 비디오 테이프나 DVD(Digital Versatile Disk) 등의 기록 매체에 기록한다.
조작계(107)는, 유저에 의한 조작하에, 본 촬상 장치(100)가 갖는 다양한 기능에 관해 조작 지령을 발한다. 전원계(108)는, DSP 회로(103), 프레임 메모리(104), 표시장치(105), 기록 장치(106), 및, 조작계(107)의 동작 전원이 되는 각종의 전원을, 이들 공급 대상에 대해 적절히 공급한다.
이와 같은 촬상 장치(100)는, 비디오 카메라나 디지털 스틸 카메라, 나아가서는, 휴대전화기 등의 모바일 기기용 카메라 모듈에 적용된다. 그리고, 이 촬상 장치(100)에서, 촬상 소자(102)로서, 화소 데이터의 고속 판독을 보다 저소비 전력으로 실현하는, 선술한 각 실시 형태에 관한 고체 촬상 장치를 이용할 수 있다. 이에 의해, 촬상 장치(100)의 저소비 전력화에 크게 기여할 수 있게 된다.
<7. 본 개시의 구성>
또한, 본 개시는 이하와 같은 구성을 채택할 수도 있다.
[1] 화소 어레이부의 각 화소로부터 신호선에 판독되는 아날로그 화소 신호를 디지털화하는 AD 변환기를 포함하고, 디지털화한 화소 데이터를 프레임 레이트보다도 빠른 제1 속도로 전송하는 신호 처리부와,
신호 처리부로부터 전송되는 화소 데이터를 유지하는 메모리부와,
메모리부로부터 제1 속도보다도 느린 제2 속도로 화소 데이터를 판독하는 데이터 처리부와,
메모리부로부터 화소 데이터를 판독할 때에, 신호선에 접속되어 있는 전류원의 동작 및 신호 처리부의 적어도 AD 변환기의 동작을 정지하는 제어를 행하는 제어부를 구비하는 고체 촬상 장치.
[2] 제어부는, 전류원의 동작 및 AD 변환기의 동작을 수직 동기 신호의 단위로 정지하는 상기 [1]에 기재된 고체 촬상 장치.
[3] 신호 처리부, 메모리부, 데이터 처리부, 및, 제어부는, 화소 어레이부가 형성된 칩과 다른 적어도 하나의 칩에 형성되고,
화소 어레이부가 형성된 칩과 다른 적어도 하나의 칩이 적층된 구조로 되어 있는 상기 [1] 또는 상기 [2]에 기재된 고체 촬상 장치.
[3A] 화소 어레이부가 제1 칩에 형성되고,
신호 처리부, 메모리부, 데이터 처리부, 및, 제어부가 제2 칩에 형성되고,
제1 칩과 제2 칩이 적층된 구조로 되어 있는 상기 [3]에 기재된 고체 촬상 장치.
[3B] 화소 어레이부가 제1 칩에 형성되고,
신호 처리부 및 제어부가 제2 칩에 형성되고,
메모리부 및 데이터 처리부가 제3 칩에 형성되고,
제1 칩과 제2 칩과 제3 칩이 적층된 구조로 되어 있는 상기 [3]에 기재된 고체 촬상 장치.
[4] 제어부는, 화소 어레이부가 형성된 칩측의 회로와, 다른 적어도 하나의 칩측의 회로를 동기를 취하면서 제어하는 상기 [3]에 기재된 고체 촬상 장치.
[5] 신호 처리부는, 화소 어레이부의 각 화소로부터 화소행마다 판독되는 아날로그 화소 신호에 대해, 화소열의 단위로 병렬로 신호 처리를 행하는 상기 [1]
내지 상기 [4]의 어느 하나에 기재된 고체 촬상 장치.
[6] 신호 처리부는,
AD 변환기에서 디지털화된 화소 데이터를 래치하는 데이터 래치부와,
데이터 래치부로부터 출력되는 화소 데이터를 패럴렐 데이터로부터 시리얼 데이터로 변환하는 패럴렐-시리얼 변환부를 가지며,
AD 변환기에서 디지털화된 화소 데이터를 메모리부에 파이프라인 전송하는 상기 [5]에 기재된 고체 촬상 장치.
[7A] 신호 처리부는, 1수평 기간 내에 AD 변환기에 의한 디지털화 처리를 행하고, 디지털화한 화소 데이터를 다음의 1수평 기간 내에 데이터 래치부에 전송하는 상기 [6]에 기재된 고체 촬상 장치.
[7B] 신호 처리부는, 1수평 기간 내에 AD 변환기에 의한 디지털화 처리를 행하고, 디지털화한 화소 데이터를 다음의 1수평 기간 내에 데이터 래치부 및 열 디코더를 통하여 메모리부에 전송하는 상기 [6]에 기재된 고체 촬상 장치.
[8] 신호 처리부는,
AD 변환기에서 디지털화된 화소 데이터를 래치하는 데이터 래치부와,
데이터 래치부로부터 출력되는 화소 데이터를 압축하는 데이터 압축부와,
데이터 압축부로부터 출력되는 화소 데이터를 패럴렐 데이터로부터 시리얼 데이터로 변환하는 패럴렐-시리얼 변환부를 가지며,
AD 변환기에서 디지털화된 화소 데이터를 메모리부에 파이프라인 전송하는 상기 [5]에 기재된 고체 촬상 장치.
[9A] 신호 처리부는, 1수평 기간 내에 AD 변환기에 의한 디지털화 처리를 행하고, 디지털화한 화소 데이터를 다음의 1수평 기간 내에 데이터 래치부에 전송하는 상기 [8]에 기재된 고체 촬상 장치.
[9B] 신호 처리부는, 1수평 기간 내에 AD 변환기에 의한 디지털화 처리를 행하고, 디지털화한 화소 데이터를 다음의 1수평 기간 내에 다음의 1수평 기간 내에 데이터 래치부 및 열 디코더를 통하여 메모리부에 전송하는 상기 [8]에 기재된 고체 촬상 장치.
[10] 신호 처리부는, AD 변환기를 2개 이상 가지며, 이들 2개 이상의 AD 변환기에서 병렬적으로 디지털화의 신호 처리를 행하는 상기 [5] 내지 상기 [9]의 어느 하나에 기재된 고체 촬상 장치.
[11] 2개 이상의 AD 변환기는, 화소 어레이부의 신호선의 신장 방향의 양측으로 나누어서 배치되어 있는 상기 [10]에 기재된 고체 촬상 장치.
[12] 신호선에 접속되어 있는 전류원, 신호 처리부, 및, 메모리부는, 소정수의 화소를 단위로 하여, 당해 단위마다 마련되어 있고,
신호 처리부는, 화소 어레이부의 각 화소로부터 소정수의 화소의 단위마다 판독되는 아날로그 화소 신호에 대해, 당해 단위로 병렬로 신호 처리를 행하는 상기 [1] 내지 상기 [4]의 어느 하나에 기재된 고체 촬상 장치.
[13] 신호 처리부는, 소정수의 화소의 단위마다 판독되는 아날로그 화소 신호를, 당해 단위 내의 복수의 화소에 관해 소정의 순번으로 신호 처리를 행하는 상기 [12]에 기재된 고체 촬상 장치.
[14] 데이터 처리부는, 메모리부에 대해 열어드레스를 지정하는 디코더와, 지정한 어드레스의 화소 데이터를 판독하는 센스 앰프를 가지며,
센스 앰프 및 디코더를 통하여 메모리부로부터 화소 데이터를 판독하는 상기 [1] 내지 상기 [13]의 어느 하나에 기재된 고체 촬상 장치.
[15] 데이터 처리부는, 노광 기간 중에 메모리부로부터 화소 데이터를 판독하는 상기 [1] 내지 상기 [14]의 어느 하나에 기재된 고체 촬상 장치.
[16] 제어부는, 신호선에 접속되어 있는 전류원의 동작을 정지할 때에, 신호선과 전류원과의 사이의 전류 패스를 차단하는 상기 [1] 내지 상기 [15]의 어느 하나에 기재된 고체 촬상 장치.
[17] 제어부는, 신호선과 전류원과의 사이의 전류 패스를 차단할 때, 신호선에 고정 전위를 주는 상기 [16]에 기재된 고체 촬상 장치.
[18] 화소 어레이부가 형성된 칩을 포함하는 복수의 칩이 적층되어 이루어지고,
화소 어레이부의 각 화소로부터 신호선에 판독되는 아날로그 화소 신호를 디지털화하는 AD 변환기를 포함하고, 디지털화한 화소 데이터를 프레임 레이트보다도 빠른 제1 속도로 전송하는 신호 처리부,
신호 처리부로부터 전송되는 화소 데이터를 유지하는 메모리부,
메모리부로부터 제1 속도보다도 느린 제2 속도로 화소 데이터를 판독하는 데이터 처리부, 및,
메모리부로부터 화소 데이터를 판독할 때에, 신호선에 접속되어 있는 전류원의 동작 및 신호 처리부의 적어도 AD 변환기의 동작을 정지하는 제어를 행하는 제어부가,
화소 어레이부가 형성된 칩과 다른 적어도 하나의 칩에 형성되어 있는 고체 촬상 장치.
[18A] 제1 칩과 제2 칩이 적층되어 이루어지고,
제1 칩에는, 화소 어레이부가 형성되어 있고,
제2 칩에는, 신호 처리부, 메모리부, 데이터 처리부, 및, 제어부가 형성되어 있는 상기 [18]에 기재된 고체 촬상 장치.
[18B] 제1 칩과 제2 칩과 제3 칩이 적층되어 이루어지고,
제1 칩에는, 화소 어레이부가 형성되어 있고,
제2 칩에는, 신호 처리부, 데이터 처리부, 및, 제어부가 형성되어 있고,
제3 칩에는, 메모리부가 형성되어 있는 상기 [18]에 기재된 고체 촬상 장치.
[19] 화소 어레이부의 각 화소로부터 신호선에 판독되는 아날로그 화소 신호를 디지털화하는 AD 변환기를 포함하고, 디지털화한 화소 데이터를 프레임 레이트보다도 빠른 제1 속도로 전송하는 신호 처리부와,
신호 처리부로부터 전송되는 화소 데이터를 유지하는 메모리부와,
메모리부로부터 제1 속도보다도 느린 제2 속도로 화소 데이터를 판독하는 데이터 처리부를 구비하는 고체 촬상 장치의 구동에 있어서,
메모리부로부터 화소 데이터를 판독할 때에, 신호선에 접속되어 있는 전류원의 동작 및 신호 처리부의 적어도 AD 변환기의 동작을 정지하는 구동을 행하는 고체 촬상 장치의 구동 방법.
[20] 화소 어레이부의 각 화소로부터 신호선에 판독되는 아날로그 화소 신호를 디지털화하는 AD 변환기를 포함하고, 디지털화한 화소 데이터를 프레임 레이트보다도 빠른 제1 속도로 전송하는 신호 처리부와,
신호 처리부로부터 전송되는 화소 데이터를 유지하는 메모리부와,
메모리부로부터 제1 속도보다도 느린 제2 속도로 화소 데이터를 판독하는 데이터 처리부와,
메모리부로부터 화소 데이터를 판독할 때에, 신호선에 접속되어 있는 전류원의 동작 및 신호 처리부의 적어도 AD 변환기의 동작을 정지하는 제어를 행하는 제어부를 구비하는 고체 촬상 장치를 갖는 전자기기.
10A : 제1 실시 형태에 관한 고체 촬상 장치
10B : 제2 실시 형태에 관한 고체 촬상 장치
10C : 제3 실시 형태에 관한 고체 촬상 장치
20 : 제1 칩
21 : 화소 어레이부(화소부)
221, 222 : 패드부
23(231 내지 234) : 비어(VIA)
25 : 행 선택부
26 : 신호선
27 : 열 선택부
30 : 제2 칩
31 : 신호 처리부
32(321 내지 322, 3213 내지 3224) : 메모리부
33 : 데이터 처리부
34 : 제어부
35 : 전류원
36 : 디코더
37 : 행 디코더
38 : 인터페이스(IF)부
39 : 열 디코더/센스 앰프
40 : 단위 화소
41 : 포토 다이오드
42 : 전송 트랜지스터(전송 게이트)
43 : 리셋 트랜지스터
44 : 증폭 트랜지스터
45, 47 : 선택 트랜지스터
46 : FD부
51(511 내지 514) : AD 변환기
52 : 참조전압 생성부
53(53A, 53B) : 데이터 래치부
54 : 패러시리(패럴렐-시리얼) 변환부
55(55A, 55B) : 멀티플렉서
56 : 데이터 압축부
60 : 제3 칩
10B : 제2 실시 형태에 관한 고체 촬상 장치
10C : 제3 실시 형태에 관한 고체 촬상 장치
20 : 제1 칩
21 : 화소 어레이부(화소부)
221, 222 : 패드부
23(231 내지 234) : 비어(VIA)
25 : 행 선택부
26 : 신호선
27 : 열 선택부
30 : 제2 칩
31 : 신호 처리부
32(321 내지 322, 3213 내지 3224) : 메모리부
33 : 데이터 처리부
34 : 제어부
35 : 전류원
36 : 디코더
37 : 행 디코더
38 : 인터페이스(IF)부
39 : 열 디코더/센스 앰프
40 : 단위 화소
41 : 포토 다이오드
42 : 전송 트랜지스터(전송 게이트)
43 : 리셋 트랜지스터
44 : 증폭 트랜지스터
45, 47 : 선택 트랜지스터
46 : FD부
51(511 내지 514) : AD 변환기
52 : 참조전압 생성부
53(53A, 53B) : 데이터 래치부
54 : 패러시리(패럴렐-시리얼) 변환부
55(55A, 55B) : 멀티플렉서
56 : 데이터 압축부
60 : 제3 칩
Claims (20)
- 화소 어레이부의 각 화소로부터 신호선에 판독되는 아날로그 화소 신호를 디지털화하는 AD 변환기를 포함하고, 디지털화한 화소 데이터를 프레임 레이트보다도 빠른 제1 속도로 전송하는 신호 처리부와,
신호 처리부로부터 전송되는 화소 데이터를 유지하는 메모리부와,
메모리부로부터 제1 속도보다도 느린 제2 속도로 화소 데이터를 판독하는 데이터 처리부와,
메모리부로부터 화소 데이터를 판독할 때에, 신호선에 접속되어 있는 전류원의 동작 및 신호 처리부의 적어도 AD 변환기의 동작을 정지하는 제어를 행하는 제어부를 구비하는 것을 특징으로 하는 고체 촬상 장치. - 제1항에 있어서,
제어부는, 전류원의 동작 및 AD 변환기의 동작을 수직 동기 신호의 단위로 정지하는 것을 특징으로 하는 고체 촬상 장치. - 제1항에 있어서,
신호 처리부, 메모리부, 데이터 처리부, 및, 제어부는, 화소 어레이부가 형성된 칩과 다른 적어도 하나의 칩에 형성되고,
화소 어레이부가 형성된 칩과 다른 적어도 하나의 칩이 적층된 구조로 되어 있는 것을 특징으로 하는 고체 촬상 장치. - 제3항에 있어서,
제어부는, 화소 어레이부가 형성된 칩측의 회로와, 다른 적어도 하나의 칩측의 회로를 동기를 취하면서 제어하는 것을 특징으로 하는 고체 촬상 장치. - 제1항에 있어서,
신호 처리부는, 화소 어레이부의 각 화소로부터 화소행마다 판독되는 아날로그 화소 신호에 대해, 화소열의 단위로 병렬로 신호 처리를 행하는 것을 특징으로 하는 고체 촬상 장치. - 제5항에 있어서,
신호 처리부는,
AD 변환기에서 디지털화된 화소 데이터를 래치하는 데이터 래치부와,
데이터 래치부로부터 출력되는 화소 데이터를 패럴렐 데이터로부터 시리얼 데이터로 변환하는 패럴렐-시리얼 변환부를 가지며,
AD 변환기에서 디지털화된 화소 데이터를 메모리부에 파이프라인 전송하는 것을 특징으로 하는 고체 촬상 장치. - 제6항에 있어서,
신호 처리부는, 1수평 기간 내에 AD 변환기에 의한 디지털화 처리를 행하고, 디지털화한 화소 데이터를 다음의 1수평 기간 내에 데이터 래치부에 전송하는 것을 특징으로 하는 고체 촬상 장치. - 제5항에 있어서,
신호 처리부는,
AD 변환기에서 디지털화된 화소 데이터를 래치하는 데이터 래치부와,
데이터 래치부로부터 출력되는 화소 데이터를 압축하는 데이터 압축부와,
데이터 압축부로부터 출력되는 화소 데이터를 패럴렐 데이터로부터 시리얼 데이터로 변환하는 패럴렐-시리얼 변환부를 가지며,
AD 변환기에서 디지털화된 화소 데이터를 메모리부에 파이프라인 전송하는 것을 특징으로 하는 고체 촬상 장치. - 제8항에 있어서,
신호 처리부는, 1수평 기간 내에 AD 변환기에 의한 디지털화 처리를 행하고, 디지털화한 화소 데이터를 다음의 1수평 기간 내에 데이터 래치부에 전송하는 것을 특징으로 하는 고체 촬상 장치. - 제5항에 있어서,
신호 처리부는, AD 변환기를 2개 이상 가지며, 이들 2개 이상의 AD 변환기에서 병렬적으로 디지털화의 신호 처리를 행하는 것을 특징으로 하는 고체 촬상 장치. - 제10항에 있어서,
2개 이상의 AD 변환기는, 화소 어레이부의 신호선의 신장 방향의 양측으로 나누어서 배치되어 있는 것을 특징으로 하는 고체 촬상 장치. - 제1항에 있어서,
신호선에 접속되어 있는 전류원, 신호 처리부, 및, 메모리부는, 소정수의 화소를 단위로 하여, 당해 단위마다 마련되어 있고,
신호 처리부는, 화소 어레이부의 각 화소로부터 소정수의 화소의 단위마다 판독되는 아날로그 화소 신호에 대해, 당해 단위로 병렬로 신호 처리를 행하는 것을 특징으로 하는 고체 촬상 장치. - 제12항에 있어서,
신호 처리부는, 소정수의 화소의 단위마다 판독되는 아날로그 화소 신호를, 당해 단위 내의 복수의 화소에 관해 소정의 순번으로 신호 처리를 행하는 것을 특징으로 하는 고체 촬상 장치. - 제1항에 있어서,
데이터 처리부는, 메모리부에 대해 열어드레스를 지정하는 디코더와, 지정한 어드레스의 화소 데이터를 판독하는 센스 앰프를 가지며,
센스 앰프 및 디코더를 통하여 메모리부로부터 화소 데이터를 판독하는 것을 특징으로 하는 고체 촬상 장치. - 제1항에 있어서,
데이터 처리부는, 노광 기간 중에 메모리부로부터 화소 데이터를 판독하는 것을 특징으로 하는 고체 촬상 장치. - 제1항에 있어서,
제어부는, 신호선에 접속되어 있는 전류원의 동작을 정지할 때에, 신호선과 전류원과의 사이의 전류 패스를 차단하는 것을 특징으로 하는 고체 촬상 장치. - 제16항에 있어서,
제어부는, 신호선과 전류원과의 사이의 전류 패스를 차단할 때, 신호선에 고정 전위를 주는 것을 특징으로 하는 고체 촬상 장치. - 화소 어레이부가 형성된 칩을 포함하는 복수의 칩이 적층되어 이루어지고,
화소 어레이부의 각 화소로부터 신호선에 판독되는 아날로그 화소 신호를 디지털화하는 AD 변환기를 포함하고, 디지털화한 화소 데이터를 프레임 레이트보다도 빠른 제1 속도로 전송하는 신호 처리부,
신호 처리부로부터 전송되는 화소 데이터를 유지하는 메모리부,
메모리부로부터 제1 속도보다도 느린 제2 속도로 화소 데이터를 판독하는 데이터 처리부, 및,
메모리부로부터 화소 데이터를 판독할 때에, 신호선에 접속되어 있는 전류원의 동작 및 신호 처리부의 적어도 AD 변환기의 동작을 정지하는 제어를 행하는 제어부가,
화소 어레이부가 형성된 칩과 다른 적어도 하나의 칩에 형성되어 있는 것을 특징으로 하는 고체 촬상 장치. - 화소 어레이부의 각 화소로부터 신호선에 판독되는 아날로그 화소 신호를 디지털화하는 AD 변환기를 포함하고, 디지털화한 화소 데이터를 프레임 레이트보다도 빠른 제1 속도로 전송하는 신호 처리부와,
신호 처리부로부터 전송되는 화소 데이터를 유지하는 메모리부와,
메모리부로부터 제1 속도보다도 느린 제2 속도로 화소 데이터를 판독하는 데이터 처리부를 구비하는 고체 촬상 장치의 구동에 있어서,
메모리부로부터 화소 데이터를 판독할 때에, 신호선에 접속되어 있는 전류원의 동작 및 신호 처리부의 적어도 AD 변환기의 동작을 정지하는 구동을 행하는 것을 특징으로 하는 고체 촬상 장치의 구동 방법. - 화소 어레이부의 각 화소로부터 신호선에 판독되는 아날로그 화소 신호를 디지털화하는 AD 변환기를 포함하고, 디지털화한 화소 데이터를 프레임 레이트보다도 빠른 제1 속도로 전송하는 신호 처리부와,
신호 처리부로부터 전송되는 화소 데이터를 유지하는 메모리부와,
메모리부로부터 제1 속도보다도 느린 제2 속도로 화소 데이터를 판독하는 데이터 처리부와,
메모리부로부터 화소 데이터를 판독할 때에, 신호선에 접속되어 있는 전류원의 동작 및 신호 처리부의 적어도 AD 변환기의 동작을 정지하는 제어를 행하는 제어부를 구비하는 고체 촬상 장치를 갖는 것을 특징으로 하는 전자기기.
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