JP4481758B2 - 信号処理装置及びデータ処理装置 - Google Patents

Description

本発明は、ＣＭＯＳ型イメージセンサモジュール等の固体撮像装置に使用する信号処理装置及びデータ処理装置に関するもので、たとえばイメージセンサ付き携帯電話や、デジタルカメラ、ビデオカメラなどに使用される。

従来のＣＭＯＳイメージセンサの映像信号処理装置においては、水平ブランキング期間の同期信号や色同期信号の規則的なロジックノイズがＡ／Ｄ変換やＤ／Ａ変換時に信号出力に混入し、パターンノイズが発生する。映像信号をラインメモリで遅延させることによって、Ａ／Ｄ変換、Ｄ／Ａ変換を水平有効期間内に動作させている。その結果、水平ブランキング期間の同期信号や色同期信号の規則的なロジックノイズがＡ／Ｄ変換やＤ／Ａ変換時に混入しないため、パターンノイズを低下させることができる（例えば、特許文献１参照）。

しかしながら、特許文献１の映像信号処理装置においては、出力端におけるデジタル映像出力信号の出力ノイズが、水平ブランキング期間におけるノイズキャンセル動作において出力信号に混入し、ライン状のランダムノイズが発生するという問題点がある。又、水平有効期間内のデジタル映像信号処理に伴うロジックノイズが、Ａ／Ｄ変換動作時に信号に混入してランダムノイズが発生するという問題点がある。
特開平０７−２５０２６６号公報

本発明は、映像信号処理のロジックノイズや出力ノイズが信号にランダムに混入することを防止し、ランダムノイズを低減した高画質の映像信号を出力する信号処理装置及びデータ処理装置を提供する。

本発明の第１の実施の形態の特徴は、（イ）画素部において１水平ラインに蓄積されたアナログ信号を水平の無効期間内に同時に読み出し、ノイズキャンセル回路でノイズをキャンセルするノイズキャンセル動作を実施するタイミング発生回路と、（ロ）ノイズキャンセルした１水平ラインの信号を１水平の有効期間にＡＤ変換するカラム型ＡＤ変換回路と、（ハ）ＡＤ変換したデジタル信号をラッチするカラムに配置したラッチ回路と、（ニ）ラッチ回路でラッチされたデジタル信号を１水平の有効走査期間に順次読み出し処理するデジタル信号処理回路と、（ホ）デジタル信号処理回路において信号処理した信号を出力する出力回路と、（へ）出力回路の前にデジタル信号を水平走査期間より短く蓄積するラインメモリと、（ト）ラインメモリで蓄積された信号を水平走査期間内のノイズキャンセル動作期間外に出力回路で出力することで、デジタル信号処理回路のロジックノイズや出力端の出力ノイズが１水平のノイズキャンセル動作期間に発生しないようにラインメモリを制御する制御回路とを備える信号処理装置であることを要旨とする。

本発明の第２の実施の形態の特徴は、（イ）映像を受信する画素部と、前記画素部に隣接して配置されたノイズキャンセル回路と、前記ノイズキャンセル回路に隣接して配置されたカラム型ＡＤ変換回路とを備えるセンサコア部と、（ロ）センサコア部の動作を制御するセンサ駆動タイミング発生回路と、（ハ）さらに、前記画素部の１水平ラインの信号を、１水平走査の無効期間に読み出すセンサ駆動タイミング発生回路と、（ニ）カラム型ＡＤ変換回路の比較用の基準波形を発生する基準電圧発生回路と、（ホ）カラム型ＡＤ変換回路から読み出された信号をラッチするラッチ回路と、（ヘ）ラッチ回路でラッチされた信号を１水平の有効期間に読み出し処理するデジタル信号処理回路と、（ト）デジタル信号処理回路に接続されたシステム同期発生回路と、（チ）デジタル信号処理回路において信号処理した信号を出力する出力回路からなるデータ処理装置において、（リ）センサ駆動タイミング発生回路，基準電圧発生回路，システム同期発生回路及びデジタル信号処理回路に接続され、基準電圧発生回路のタイミングとセンサコア部への駆動パルスとデジタル信号処理回路の動作タイミングの位相を相対的に遅延させる位相制御回路と、（ヌ）出力回路の前にデジタル信号を水平走査期間より短く蓄積するラインメモリと、（ル）ラインメモリで蓄積された信号を水平走査期間内のノイズキャンセル動作期間外に出力回路で出力することで、デジタル信号処理回路のロジックノイズや出力端の出力ノイズが１水平のノイズキャンセル動作期間に発生しないようにラインメモリを制御する制御回路とを備えるデータ処理装置であることを要旨とする。

本発明の信号処理装置及びデータ処理装置によれば、映像信号処理のロジックノイズや出力ノイズが信号にランダムに混入しないため、ランダムノイズを低減した高画質の映像信号を提供することができる。

次に、図面を参照して、本発明の第１乃至第６の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、各ブロック構成の厚みと平面寸法との関係、各ブロック構成の厚みの比率等は現実のものとは異なることに留意すべきである。又、各タイミングチャートにおける波形と時間軸との関係、各タイミングチャートにおける波形の比率等は現実のものとは異なることに留意すべきである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。

以下に示す第１乃至第６の実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の形状、構造、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。

本発明の実施の形態に係る「データ処理装置」は、第１乃至第３及び第５乃至第６の実施の形態に関連して説明される。

本発明の実施の形態に係る「信号処理装置」は、第４の実施の形態に関連して図７に示されるように、「固体撮像装置」の信号処理を低ノイズで実現するものであり、「固体撮像装置」とワンチップ、若しくは２チップで構成することによって、全体として、「データ処理装置」を構成する。

「固体撮像装置」としては、例えば、増幅型ＣＭＯＳイメージセンサで構成される。又、ＣＭＯＳイメージセンサに特定されるものではなく、ＭＯＳ型イメージセンサであってもよく、またフォトダイオード等の光電変換素子をマトリックス状に配置したものであれば、他の構成も採用することができる。

[検討例]
本発明の実施の形態に係る信号処理装置及びデータ処理装置を説明する前に、図１２乃至図１４を用いて、検討例に係るデータ処理装置３を説明する。

検討例に係るデータ処理装置３のブロック構成は、図１２に示すように、レンズ３０によって集光した映像を受信する画素部３４と、画素部３４の下部に配置されたカラム型ノイズキャンセル回路(ＣＤＳ)３６と、カラム型ＡＤ変換回路（ＡＤＣ）３８と、デジタル変換した信号をラッチするラッチ回路４０と、ラッチした信号を読み出すための水平シフトレジスタ４２とを備える。水平シフトレジスタ４２の動作によってラッチ回路４０から読み出された信号は、デジタル信号処理回路（ＤＳＰ）１２を経てデータ処理装置３から出力される。画素部３４の読み出しやＣＤＳ３６の制御パルスはセンサ駆動タイミング発生回路（ＴＧ）１８から、例えば、垂直ライン選択パルス（ＡＤＲＥＳ），検出部リセットパルス（ＲＥＳＥＴ），信号読み出しパルス（ＲＥＡＤ）として供給される。ＡＤＣ３８の比較用の基準波形は基準電圧発生回路（ＶＲＥＦ）２８において生成する。ＶＲＥＦ２８の波形振幅は、ＤＳＰ１２内の自動利得制御回路（ＡＧＣ）２６によって制御される。

ＤＳＰ１２の制御やデータ処理装置３全体のシステムを動作させるために、システム同期発生回路（ＳＧ）２０に対して、各種制御のために外部からデータ（ＤＡＴＡ）がシリアルインタフェース回路(Ｉ／Ｆ)２４を介して入力される。コマンド制御回路２２によってＳＧ２０、ＴＧ１８、ＤＳＰ１２等を制御する。データ処理装置３全体の動作は、マスタークロック信号ＭＣＫの立上り位相において同期化して動作させている。ＤＳＰ１２では、ホワイトバランス・ガンマ補正・色分離処理・輪郭強調等の処理を実施して、ＹＵＶの８ビットデジタル信号として出力される。ここで、Ｙは輝度信号、Ｕは（Ｒ−Ｙ）色差信号（Ｃｒ）、Ｖは（Ｂ−Ｙ）色差信号（Ｃｂ）を表す。

画素部３４からラッチ回路４０までの回路は、増幅型ＣＭＯＳイメージセンサの場合、例えば、図１３に示すように構成される。画素部３４の１ピクセル６０は、４トランジスタ（Ｔａ,Ｔｂ,Ｔｃ,Ｔｄ）とフォトダイオード（ＰＤ）６４から構成される。このピクセル６０が２次元的に配置される。画素部３４の下部にはソースフォロワ回路用の負荷用トランジスタＴＬを水平方向に配置している。負荷用トランジスタＴＬのゲートはバイアス発生回路５６に共通に接続されている。

ＣＤＳ３６は、容量Ｃ１，Ｃ２と、データラインＤＬ_i，ＤＬ_i+1…で表される垂直信号線ＶＬＩＮの信号を伝えるためのトランジスタＴＳ１と、ＡＤ変換するためのＶＲＥＦ電圧を印加するためのトランジスタＴＳ２とを備える。

ＡＤＣ３８は、２段構成のコンパレータ回路ＣＯＭＰ１,ＣＯＭＰ２と、スイッチ用のトランジスタＴＳ３，ＴＳ４を備える。ＡＤ変換した出力はラッチ回路４０によってラッチされ、シフトレジスタ４２の動作によって順次読み出される。結果として、１０ビットデータＯＵＴＡ０〜９を出力する（図１２及び図１４参照）。

検討例に係るデータ処理装置３の動作のタイミングチャートは図１４に示すように表される。

垂直のｎラインの信号を読み出すために、水平無効期間（ＨＢＬＫ）に垂直ライン選択パルスＡＤＲＥＳｎをオンすることで、増幅用トランジスタＴｂと負荷用トランジスタＴＬからなるソースフォロワ回路を動作させる。

一定期間フォトダイオード（ＰＤ）６４で光電変換した信号電荷を読み出す前に、検出部(ＤＮ)５８の暗電流など無効信号を除去するためにまず、水平無効期間（ＨＢＬＫ）に検出部リセットパルスＲＥＳＥＴｎをオンし、検出部（ＤＮ）５８を基準電圧（リセットレベル）にセットする。垂直信号線ＶＬＩＮには基準電圧（リセットレベル）が出力される。この時スイッチＳ１をオン、スイッチＳ３をオン、スイッチＳ４をオンすることで、ＡＤＣ３８のＣＯＭＰ１とＣＯＭＰ２のＡＤ変換レベルを設定すると共に、垂直信号線ＶＬＩＮのリセットレベルに容量Ｃ１が充電される。リセットレベルはＳ３をオフした瞬間に容量Ｃ１に蓄積される。

次にＲＥＡＤｎをオンすることで読出し用トランジスタＴｄをオンし、ＰＤ６４で蓄積した信号電荷をＤＮ５８に読み出す。このとき、垂直信号線ＶＬＩＮには信号＋リセットレベルが読み出される。この時、Ｓ１をオン、Ｓ３をオフ、Ｓ４をオフ、Ｓ２をオンすることで、垂直信号線ＶＬＩＮの信号＋リセットレベルに容量Ｃ２が充電され、スイッチＳ１をオフした瞬間に容量Ｃ２に保持される。容量Ｃ１はＣＯＭＰ１の入力がハイインピーダンスとなっているため、リセットレベルに保持されたままになっている。

次に、基準電圧のＶＲＥＦ波形を増加させることで容量Ｃ１，Ｃ２の合成容量を介して、コンパレータＣＯＭＰ１，ＣＯＭＰ２でＡＤ変換する。基準電圧のＶＲＥＦ波形を増加させることで三角波形をローレベルからハイレベルへ増加させている。このとき、三角波形を１０ビットの０〜１０２３レベルのＡＤ変換レベルでスライスし、各ＡＤ変換レベルを１０ビットカウンタで判定している。容量Ｃ１に充電されたリセットレベルは、容量Ｃ２に充電されたリセットレベルと極性が逆になる。このため、リセットレベルはキャンセルされ、実質的に、容量Ｃ２の信号成分でＡＤ変換が実行される。

このリセットレベルを除去する動作をノイズキャンセル動作（ＣＤＳ動作）と呼ぶ。「ＣＤＳ動作」とは、「相関二重サンプリング動作」を意味する。

ＡＤ変換されたデータは図１２、図１３のラッチ回路４０に保持される。ＡＤ変換されたデータは、図１２及び図１４に示すように、次の水平有効期間内にラッチ回路４０から、１０ビットデータＯＵＴＡ０〜ＯＵＴＡ９として出力される。１０ビットデータＯＵＴＡ０〜ＯＵＴＡ９として出力された信号は、ＤＳＰ１２に入力され、デジタル信号処理動作を実施し、ＤＳＰ１２よりＹＵＶの８ビットデータＤＯＵＴ０〜ＤＯＵＴ７のパラレル出力としてデータ処理装置３より出力される。

この時、８ビットデータＤＯＵＴ０〜ＤＯＵＴ７には、ＤＳＰ１２の信号処理動作による遅延が発生する。このため、８ビットデータＤＯＵＴ０〜ＤＯＵＴ７のデジタル出力において、データが変化する時にノイズ（「ＤＯＵＴノイズ」と呼ぶ。）が発生する。また、ＤＳＰ１２における信号処理によるロジックノイズが「ＤＳＰノイズ」として発生する。ＤＯＵＴノイズ及びＤＳＰノイズが、アナログ信号であるリセットレベルを取り込むスイッチＳ３の立下り位相時やリセット＋信号を取り込むスイッチＳ１の立下り位相時に、電源やＧＮＤを変動させノイズが信号に混入する。更に、ＤＯＵＴノイズ及びＤＳＰノイズはアナログのＶＲＥＦ波形にも混入する。ＤＯＵＴノイズ及びＤＳＰノイズは、映像信号によって変化するためランダムノイズとなる。特にデータ処理装置３は、出力のドライバサイズを大きくして、大きな外部負荷を駆動できるようにしているため、ＤＯＵＴノイズのノイズレベルも大きくなる傾向がある。図１２乃至図１４に示した検討例では、例えば、４ｍＡのドライブ能力をもつ出力では、ＤＳＰ１２のＤＳＰノイズに対して、約２倍ランダムノイズが混入し、ＤＯＵＴノイズの混入量が大きい。このように、ＤＳＰ１２を混載したデータ処理装置３では、映像信号に起因したＤＳＰノイズによって、ランダムノイズが混入する。

図１２乃至図１４に示した検討例では、水平無効期間（ＨＢＬＫ）を画素部３４からの信号読出し期間としたが、データ処理装置３のＤＯＵＴ信号無し期間をＨＢＬＫ期間、ＤＯＵＴ信号が出力される期間を水平有効期間と表現することもある。

[第１の実施の形態]
本発明の第１の実施の形態に係るデータ処理装置は、図１（ａ）に示すように、映像を受信する画素部３４，画素部３４に隣接して配置されたＣＤＳ３６，ＣＤＳ３６に隣接して配置されたＡＤＣ３８，ＡＤＣ３８においてデジタル変換した信号をラッチするラッチ回路４０，ラッチした信号を読み出すためのシフトレジスタ４２とを備えるセンサコア部３２と、センサコア部３２の動作を制御するＴＧ１８と、ＡＤＣ３８の比較用の基準波形を発生するＶＲＥＦ２８と、ラッチ回路４０から読み出された信号を受信するＤＳＰ１２と、ＤＳＰ１２に接続されたＳＧ２０と、ＤＳＰ１２において信号処理した信号を出力する出力回路１６と、出力回路１６とＤＳＰ１２との間に配置され、ＤＳＰ１２から出力された信号を水平走査期間より短く蓄積するラインメモリ１４と、ＴＧ１８，ＶＲＥＦ２８，ＳＧ２０及びＤＳＰ１２に接続され、センサコア部３２とＤＳＰ１２の動作タイミング位相を相対的に遅延させる位相制御回路１０とを備える。出力回路１６はラインメモリ１４で蓄積された信号を水平有効期間内の読み出しタイミングの開始に合わせて読み出す。検討例と共通する部分は説明を省略する。

図１（ａ）内において、位相制御回路１０は、図１（ｂ）或いは図１（ｃ）に示すように、バッファ４８と、インバータ４６と、遅延回路（ＤＬ）４４とから構成される。図１（ｂ）の構成例では、ＴＧ１８或いはＶＲＥＦ２８へ入力される信号が、ＤＳＰ１２へ入力される信号に対して遅延される。一方、図１（ｃ）の構成例では、ＤＳＰ１２へ入力される信号が、ＴＧ１８或いはＶＲＥＦ２８へ入力される信号に対して遅延される。

図１２に示した検討例に係るデータ処理装置と異なる点は、ＤＳＰ１２の出力ＯＵＴＢ０〜ＯＵＴＢ７を、ラインメモリ１４及び出力回路１６を介してデータ処理装置３から、ＤＯＵＴ０〜ＤＯＵＴ７として出力している点にある。

更に、図１（ｂ）に示す位相制御回路１０を適用するデータ処理装置３においては、ＤＳＰ１２の信号処理はバッファ４８を介してＭＣＫの立上り位相で同期させて動作させているが、センサコア部３２の駆動用のＴＧ１８とＶＲＥＦ２８は、ＭＣＫに対してバッファ４８，インバータ４６を介し、更にＤＬ４４を挿入して、遅延されたマスタークロック信号ＭＣＫＮＤの立上り位相に同期させて動作させている。ＤＬ４４の遅延量はＭＣＫの立上り位相を超さないように設定している。

一方、図１（ｃ）に示す位相制御回路１０を適用するデータ処理装置３においては、センサコア部３２の駆動用のＴＧ１８とＶＲＥＦ２８はバッファ４８を介してＭＣＫの立上り位相で同期させて動作させているが、ＤＳＰ１２の信号処理は、ＭＣＫに対してインバータ４６を介し、更にＤＬ４４を挿入して、遅延されたマスタークロック信号ＭＣＫＮＤの立上り位相に同期させて動作させている。ＤＬ４４の遅延量はＭＣＫの立上り位相を超さないように設定している点は同様である。ラッチ回路４０,シフトレジスタ回路４２の駆動パルスは、ロジックノイズの混入を避けるためにＳＧ２０より供給している。

本発明の第１の実施の形態に係るデータ処理装置の動作の水平走査期間のタイミングチャートは、図２に示すように表される。基本的な動作は、図１４に示した検討例と同様であるため、共通する部分については説明を省略する。

図２を参照して、図１のラインメモリ１４の動作を説明する。ＤＳＰ出力ＯＵＴＢ０〜ＯＵＴＢ７をラインメモリ１４に蓄積する。ここで、図２に示すように、水平走査期間よりＤＳＰ１２の遅延時間分に相当する短い時間だけ、ラインメモリ１４に蓄積する。ラインメモリ１４に蓄積されたＤＳＰ出力ＯＵＴＢ０〜ＯＵＴＢ７は、ＤＳＰ１２の遅延時間分に相当する短い時間だけ遅延して、出力回路１６を介して、水平有効期間内にデータ処理装置３から、ＤＯＵＴ０〜ＤＯＵＴ７として出力することができる。この動作により、図２に示すように、ＤＯＵＴノイズが無効期間に発生しないようにすることができる。この結果、図１４に示した検討例において問題になったリセットレベルを取り込むＳ３の立下りやリセット＋信号を取り込むＳ１の立下り位相時にＤＯＵＴノイズの混入を回避することができる。通常、１水平走査期間は７８０ＣＫ、水平有効期間は６４０ＣＫ、無効期間は１４０ＣＫで動作している。ここで、画素＝ＣＫの関係が成立する。

本発明の第１の実施の形態に係るデータ処理装置の動作の水平無効期間のタイミングチャートは、図３に示すように表される。

３３万画素のＣＭＯＳイメージセンサを例として説明すると、有効画素数は、水平６６０画素、垂直４９４画素で構成されている。実際の記録画素は、水平６４０画素、垂直４８０画素として切り出している。一方、駆動上のシステムとしては、垂直が５２５ライン、水平が７８０ＣＫである。水平走査期間７８０ＣＫでは１０ビットのＡＤ変換が出来ない。１０２４ＣＫが必要だからである。よって、ＭＣＫとしては、７８０ＣＫの２倍の１５６０ＣＫで動作させる必要がある。従って、３０Ｈｚ動作時のＭＣＫはＭＣＫ＝１／（１／３０）／５２５ライン／１５６０ＣＫ＝２４．５７ＭＨｚとなる。従って、３０Ｈｚ動作の場合はＭＣＫが約２４ＭＨｚのパルスになる。

図３は、図１（ｂ）の位相制御回路１０を適用したデータ処理装置３の動作の水平無効期間のタイミングチャートに対応している。ＤＳＰ動作はＭＣＫの立上り位相に同期して動作している。このため、ＤＳＰ１２のロジックノイズは、図３中のＤＳＰノイズに示すように、ＭＣＫの立上り位相に同期して大きなノイズレベルが発生する。このノイズレベルは、画像情報に応じて変化する。また、ＭＣＫの立下り位相に同期してもＤＳＰ１２内のロジック回路が動作するため、図３中のＤＳＰノイズに示されるように、多少のロジックノイズが発生する。

ＴＧ１８内で発生するＳ１とＳ３の動作パルスが図３（ａ）のＭＣＫの立上り位相に同期して動作すると、Ｓ１とＳ３をオフした瞬間にＤＳＰノイズが混入するためランダムノイズが増加する。図３（ｂ）ではＭＣＫＮ同期（ＭＣＫの立下り同期）では、ＭＣＫの立下りのロジックノイズが混入する。

一方、本発明の第１の実施の形態に対応するＭＣＫＮＤ同期では、図３（ｃ）に示すように、ＤＳＰノイズが発生しない。同様に、図１のＶＲＥＦ２８もＭＣＫＮＤで同期化することでＤＳＰノイズの混入を回避することができる。ＭＣＫＮＤ同期の効果を増加させるためには、ＤＳＰ１２の処理を並列に動作させて、処理動作速度を例えば、１／２に低下することで効果が増大することができる。

ＤＳＰ１２の内部は、例えばＣＭＯＳ回路によって構成される。ＣＭＯＳのドライバはｎチャネル又はｐチャネルのＭＯＳトランジスタで負荷容量（ゲート＋配線容量）を駆動する。即ち、抵抗と容量の回路構成になる。ロジックが変化すると、出力が０→１の時：電源から抵抗を介して容量を充電させる。この時の電流変化は抵抗と容量で決まるＲＣの時定数で変化する。逆に、出力が１→０時：負荷容量が飽和しているため、負荷側から接地ライン（ＧＮＤ）側へ同様に抵抗と容量で決まるＲＣの時定数で電流が変化する。この電流変化が電源の配線抵抗や、接地ライン（ＧＮＤ）の抵抗で電圧が変化してノイズになる。従って、ＤＳＰノイズはＣＭＯＳロジックの変化するノイズが時定数的に減少するため、ＤＳＰの動作速度を低下させることによって、ＤＳＰノイズを低減化することができる。

本発明の第１の実施の形態に係るデータ処理装置３により、ラインメモリ１４を用いてＤＳＰ１２の信号処理遅延時間を実質的に短くすることができる。

更に、本発明の第１の実施の形態に係るデータ処理装置３により、データ処理装置３からの出力信号ＤＯＵＴ０〜ＤＯＵＴ７のスタート位置を制御することで、画素の信号読出し期間（特にＣＤＳ動作期間）にＤＳＰ１２のロジックノイズ（ＤＳＰノイズ）やデータ処理装置３の出力端の出力ノイズ（ＤＯＵＴノイズ）が発生しないようにすることができる。

このため、相関二重サンプリング動作（ＣＤＳ動作）等のノイズキャンセル動作時にＤＳＰノイズや出力ノイズが信号に混入することを防止し、ランダムノイズを低減した高画質の映像信号を提供することができる。

また、ＤＳＰ１２の動作位相とセンサコア部３２の動作用のパルス位相をマスタークロック信号ＭＣＫの反転パルスとし、更に位相制御回路１０内の遅延素子ＤＬ４４によって、相対的な動作位相を異ならせることで、ＤＳＰノイズが出力信号に混入することを低減化することができる。

同様にデータ処理装置３からの出力パルスの位相と、センサ動作用パルス位相とを相対的に異ならせることで出力ノイズが出力信号へ混入することを低減化することができる。

[第２の実施の形態]
本発明の第２の実施の形態に係るデータ処理装置は、図４に示すように構成される。検討例及び第１の実施の形態と共通する部分は説明を省略する。図１に示した第１の実施の形態に係るデータ処理装置と異なる点は、ＤＳＰ部分をＤＳＰ１とＤＳＰ２に分割して、ＤＳＰ１２１とＤＳＰ１２２の間にラインメモリ１４を設けている点である。ＤＳＰを２分割にすることで、ＤＳＰ１２１、ＤＳＰ１２２による合計の遅延時間を短くしている。

本発明の第２の実施の形態に係るデータ処理装置の水平走査期間の動作のタイミングチャートは、図５に示すように表される。

基本的な動作は、図１４に示した検討例及び図２に示した本発明の第１の実施の形態と同様であるため、共通する部分については説明を省略する。

図５を参照して、図４のラインメモリ１４の動作を説明する。ＤＳＰ１出力ＯＵＴＢ０〜ＯＵＴＢ９はＤＳＰ１２１により遅延して出力される１０ビットのパラレル出力である。遅延量はＳ３の動作パルスの立下りより前でデータが終了するように設定している。ＤＳＰ１出力ＯＵＴＢ０〜ＯＵＴＢ９をラインメモリ１４に蓄積する。ここで、図５に示すように、水平走査期間よりＤＳＰ１２１の遅延時間分に相当する短い時間だけ、ラインメモリ１４に蓄積する。更に、ラインメモリ１４から、１０ビットデータ出力ＯＵＴＣ０〜ＯＵＴＣ９が出力される。１０ビットデータ出力ＯＵＴＣ０〜ＯＵＴＣ９は、ＤＳＰ１２２へ入力される。ＤＳＰ１２２で遅延したＤＳＰ２出力信号が出力回路１６に入力される。更に、出力回路１６を介して、ＹＵＶの８ビットデータＤＯＵＴ０〜ＤＯＵＴ７がデータ処理装置３より出力される。ＹＵＶの８ビットデータＤＯＵＴ０〜ＤＯＵＴ７はパラレルデータである。

本発明の第２の実施の形態に係るデータ処理装置によれば、ＤＳＰ１２１，１２２及びラインメモリ１４の動作によって、Ｓ３の動作パルスの立下りからＳ１の動作パルスの立下りまでの間、図５に示すように、ＤＳＰノイズとＤＯＵＴノイズを発生しないようにすることができる。ＤＳＰ１２１もしくはＤＳＰ１２２の遅延時間が大きい時はラインメモリ１４を更に追加することで回避できる。

本発明の第２の実施の形態に係るデータ処理装置３により、ラインメモリ１４を用いてＤＳＰ１２１の信号処理遅延時間を実質的に短くすることができる。

更に、本発明の第２の実施の形態に係るデータ処理装置３により、データ処理装置３からの出力信号ＤＯＵＴ０〜ＤＯＵＴ７のスタート位置を制御することで、画素の信号読出し期間にＤＳＰ１２１，１２２のロジックノイズ（ＤＳＰノイズ）やデータ処理装置３の出力端の出力ノイズ（ＤＯＵＴノイズ）が発生しないようにすることができる。

このため、相関二重サンプリング動作（ＣＤＳ動作）等のノイズキャンセル動作時（Ｓ３立下りからＳ１立下り期間）にＤＳＰノイズや出力ノイズが信号に混入することを防止し、ランダムノイズを低減した高画質の映像信号を提供することができる。

また、ＤＳＰ１２１，１２２の動作位相とセンサコア部３２の動作用のパルス位相をマスタークロック信号ＭＣＫの反転パルスとし、更に位相制御回路１０内の遅延素子ＤＬ４４によって、相対的な動作位相を異ならせることで、ＤＳＰノイズが出力信号に混入することを低減化することができる。

同様にデータ処理装置３からの出力パルスの位相と、センサ動作用パルス位相とを相対的に異ならせることで出力ノイズが出力信号へ混入ことを低減化することができる。

[第３の実施の形態]
本発明の第３の実施の形態に係るデータ処理装置は、図６に示すように構成される。検討例，第１及び第２の実施の形態と共通する部分は説明を省略する。図４に示した第２の実施の形態に係るデータ処理装置と異なる点は、分割されたＤＳＰ１２２の代わりにＪＰＥＧ回路５０を配置し、ＤＳＰ１２とＪＰＥＧ回路５０との間にラインメモリ１４を設けている点である。結果として、ＤＳＰ１２１、ＪＰＥＧ回路５０による合計の遅延時間を短くしている。

本発明の第３の実施の形態に係るデータ処理装置３は、ＪＰＥＧ回路混載の半導体集積回路として構成される。本発明の第３の実施の形態に係るデータ処理装置３も、第１及び第２の実施の形態に係るデータ処理装置と同様に、ラインメモリ１４によりデータ処理装置３の出力信号ＤＯＵＴ０〜ＤＯＵＴ７のスタート位置を制御することで、第１の実施の形態、第２の実施の形態と同様の動作を実現することができる。ラインメモリ１４を１本以上設けても良いことは勿論である。

本発明の第３の実施の形態に係るデータ処理装置３により、ラインメモリ１４を用いてＤＳＰ１２の信号処理遅延時間を実質的に短くすることができる。

更に、本発明の第３の実施の形態に係るデータ処理装置３により、データ処理装置３からの出力信号ＤＯＵＴ０〜ＤＯＵＴ７のスタート位置を制御することで、画素の信号読出し期間にＤＳＰ１２，ＪＰＥＧ回路５０のロジックノイズ（ＤＳＰノイズ）やデータ処理装置３の出力端の出力ノイズ（ＤＯＵＴノイズ）が発生しないようにすることができる。

このため、相関二重サンプリング動作（ＣＤＳ動作）等のノイズキャンセル動作時にＤＳＰノイズや出力ノイズが信号に混入することを防止し、ランダムノイズを低減した高画質の映像信号を提供することができる。

また、ＤＳＰ１２の動作位相とセンサコア部３２の動作用のパルス位相をマスタークロック信号ＭＣＫの反転パルスとし、更に位相制御回路１０内の遅延素子ＤＬ４４によって、相対的な動作位相を異ならせることで、ＤＳＰノイズが出力信号に混入することを低減化することができる。

同様にデータ処理装置３からの出力パルスの位相と、センサ動作用パルス位相とを相対的に異ならせることで出力ノイズが出力信号へ混入ことを低減化することができる。

[第４の実施の形態]
本発明の第４の実施の形態に係る信号処理装置１は、図７に示すように、センサコア部３２を含むイメージセンサ信号処理部２の信号処理を低ノイズで実現するものであり、イメージセンサ信号処理部２と２チップで構成することによって、全体として、第１乃至第３の実施の形態に係るデータ処理装置３と同様のデータ処理装置を構成する。検討例，第１乃至第３の実施の形態と共通する部分は説明を省略する。

本発明の第４の実施の形態に係る信号処理装置１は、図７に示すように、画素部３４において蓄積されたアナログ信号をＡＤ変換した信号をデジタル信号処理するＤＳＰ１２と、ＤＳＰ１２において信号処理した信号を出力する出力回路１６と、出力回路１６とＤＳＰ１２との間に配置され、ＤＳＰ１２から出力された信号を水平走査期間より短く蓄積するラインメモリ１４とを備える。出力回路１６はラインメモリ１４で蓄積された信号を水平有効期間内の読み出しタイミングの開始に合わせて読み出す。

図１に示した第１の実施の形態に係るデータ処理装置と異なる点は、センサコア部３２を含むイメージセンサ信号処理部２とＤＳＰ１２を含む信号処理装置１をそれぞれ独立に構成した点である。イメージセンサ信号処理部２と信号処理装置１をワンチップで構成することによって、全体として、第１乃至第３の実施の形態に係るデータ処理装置３と同様のデータ処理装置を構成してもよいことは勿論である。

イメージセンサ信号処理部２においては、信号処理装置１とは別にシリアルインタフェース回路５２及びコマンド回路５３を配置し、外部からデータ（ＤＡＴＡＳ）がシリアルインタフェース回路５２を介して入力される。信号処理装置１に対しても、外部からデータ（ＤＡＴＡＤ）がシリアルインタフェース回路２４を介して入力されるが、この点は図１と同様である。

図７においては、バッファ４８と、インバータ４６と、ＤＬ４４とから構成される位相制御回路によって、ＴＧ１８或いはＶＲＥＦ２８へ入力される信号が、バッファ５１を介してＤＳＰ１２へ入力される信号に対して遅延される。反対に、ＤＳＰ１２へ入力される信号が、ＴＧ１８或いはＶＲＥＦ２８へ入力される信号に対して遅延されていても良いことは勿論である。

更に、図７に示すように、ＳＧ２０からＴＧ１８に対して制御信号ＶＤ，ＨＤが入力され、ラッチ回路４０からＤＳＰ１２に対して、１０ビット出力データＯＵＴＡ０〜ＯＵＴＡ９が入力される。

図1と同様にＤＳＰ１２の出力信号ＯＵＴＢ０〜ＯＵＴＢ７をラインメモリ１４を介して遅延させ、信号処理装置１より出力信号ＤＯＵＴ０〜ＤＯＵＴ７として出力している。更に、ＤＳＰ１２の信号処理はＭＣＫの立上り位相に同期させて動作させている。一方、センサコア部３２を含むイメージセンサ信号処理部２へはＭＣＫを入力して内部でバッファ４８，インバータ４６を介して更にＤＬ４４を挿入して遅延されたＭＣＫＮＤの立上り位相に同期させて動作させている。ＤＬ４４の遅延量はＭＣＫの立上り位相を超さないように設定している。即ち、信号処理装置１を構成する半導体集積回路はＭＣＫの立上り位相で動作している。一方、イメージセンサ信号処理部２を構成する半導体集積回路はＭＣＫＮＤの立上り位相で動作させている。ＤＳＰ１２のＹＵＶ出力ＤＯＵＴ０〜ＤＯＵＴ７は、図２と同様に、センサコア部３２を含むイメージセンサ信号処理部２の水平有効期間に出力するようにラインメモリ１４で位相を調整している。

本発明の第４の実施の形態に係る信号処理装置１は、センサコア部３２を含むイメージセンサ信号処理部２の信号処理を低ノイズ実現し、しかもイメージセンサ信号処理部２と独立に構成することができることから、半導体集積回路としての構成を簡易に実現することができる。イメージセンサ信号処理部２と２チップで構成することによって、全体として、第１乃至第３の実施の形態に係るデータ処理装置３と同様のデータ処理装置を構成することができ、設計の自由度も高い。

本発明の第４の実施の形態に係る信号処理装置１により、ラインメモリ１４を用いてＤＳＰ１２の信号処理遅延時間を実質的に短くすることができる。

更に、本発明の第４の実施の形態に係る信号処理装置１により、信号処理装置１からの出力信号ＤＯＵＴ０〜ＤＯＵＴ７のスタート位置を制御することで、画素の信号読出し期間にＤＳＰ１２のロジックノイズ（ＤＳＰノイズ）や信号処理装置１の出力端の出力ノイズ（ＤＯＵＴノイズ）が発生しないようにすることができる。

このため、相関二重サンプリング動作（ＣＤＳ動作）等のノイズキャンセル動作時にＤＳＰノイズや出力ノイズが信号に混入することを防止し、ランダムノイズを低減した高画質の映像信号を提供することができる。

また、ＤＳＰ１２の動作位相とセンサコア部３２の動作用のパルス位相を、相対的に異ならせることで、ＤＳＰノイズが出力信号に混入することを低減化することができる。

同様に信号処理装置１からの出力パルスの位相と、センサ動作用パルス位相とを相対的に異ならせることで出力ノイズが出力信号へ混入ことを低減化することができる。

位相遅延回路をイメージセンサ信号処理部の入力に設けたが、入力に設けないでＴＧ部の出力パルスであるＡＤＥＳ，ＲＥＳＥＴ,ＲＥＡＤやＳ１からＳ４,ＶＲＥＦ発生回路の入力に設けることで、イメージセンサ信号処理部で発生するＴＧ回路やラッチ回路,シフトレジスタ回路などのロジックノイズを低減できる。

[第５の実施の形態]
本発明の第５の実施の形態に係るデータ処理装置は、図８に示すように構成される。図１に示した第１の実施の形態と共通する部分は説明を省略する。図１に示した第１の実施の形態に係るデータ処理装置と異なる点は、ＳＧ２０からＤＳＰ１２に対して、水平有効期間内において、ＤＳＰ１２の信号処理を開始させるためのＤＳＰ．ＯＮ信号を入力する点である。

本発明の第５の実施の形態に係るデータ処理装置３の動作のタイミングチャートは、図９に示すように表される。図９は、図８のデータ処理装置３を１５Ｈｚで水平走査期間のＣＫ数を２倍の１５６０ＣＫで動作させている時のタイミングチャートに対応する。第５の実施の形態では通常、水平有効期間は１２８０ＣＫ、水平無効期間は２４０ＣＫで動作している。水平無効期間の動作は図３と同様である。

図９に示すように、水平有効期間を約２分割にして、水平有効期間の前半においてＡＤ変換動作を実行している。即ち、ＶＲＥＦ波形を三角動作させることによって、図９に示すように、１０ビットのラッチ回路４０において、１０ビットデータラッチを実現している。ＡＤ変換したデータはラッチ回路４０で保持している。水平有効期間の後半において、ＳＧ２０からＤＳＰ１２に入力されるＤＳＰ．ＯＮ信号によって、ＤＳＰ１２の動作を開始させ、センサコア部３２からデジタル信号としてＯＵＴＡ０〜ＯＵＴＡ９を出力し、ＤＳＰ１２へ入力する。

ＤＳＰ１２の信号処理で遅延したＹＵＶの信号ＯＵＴＢ０〜ＯＵＴＢ７は、ラインメモリ１４を介してセンサコア部３２の出力位相に合わせて、８ビットデータＤＯＵＴ０〜ＤＯＵＴ７としてデータ処理装置３から外部へ出力される。ＤＳＰ１２の信号処理で遅延する時間はスイッチＳ３の動作パルスの立下り前になるように設計している。

水平有効期間の前半においては、ＤＳＰ１２の信号処理は実行開始されておらず、８ビットデータＤＯＵＴ０〜ＤＯＵＴ７も出力されないため、ＤＳＰノイズやＤＯＵＴノイズがＡＤ変換動作時に混入しない。

３０Ｈｚ動作させる場合はＭＣＫを２倍速化した４８ＭＨｚで動作すれば良い。この時の出力信号ＤＯＵＴは２倍の２４ＭＨｚになる。

本発明の第５の実施の形態に係るデータ処理装置３により、ラインメモリ１４を用いてＤＳＰ１２の信号処理遅延時間を実質的に短くすることができる。

更に、本発明の第５の実施の形態に係るデータ処理装置３により、データ処理装置３からの出力信号ＤＯＵＴ０〜ＤＯＵＴ７のスタート位置を制御することで、画素の信号読出し期間にＤＳＰ１２のロジックノイズ（ＤＳＰノイズ）やデータ処理装置３の出力端の出力ノイズ（ＤＯＵＴノイズ）が発生しないようにすることができる。

このため、相関二重サンプリング動作（ＣＤＳ動作）等のノイズキャンセル動作時にＤＳＰノイズや出力ノイズが信号に混入することを防止し、ランダムノイズを低減した高画質の映像信号を提供することができる。

また、ＤＳＰ１２の動作位相とセンサコア部３２の動作用のパルス位相をマスタークロック信号ＭＣＫの反転パルスとし、更に位相制御回路１０内の遅延素子ＤＬ４４によって、相対的な動作位相を異ならせることで、ＤＳＰノイズが出力信号に混入することを低減化することができる。

同様にデータ処理装置３からの出力パルスの位相と、センサ動作用パルス位相とを相対的に異ならせることで出力ノイズが出力信号へ混入することを低減化することができる。

更に、ＤＳＰ１２の処理速度を２倍速化し、水平有効期間の約１／２の期間でＤＳＰ処理動作を終了させ、残りの１／２期間でＡＤ変換動作を実行することでＡＤ変換動作時にＤＳＰノイズが出力信号への混入することを低減することができる。

また、ＡＤ変換期間以外の期間内にデータ処理装置３から出力信号ＤＯＵＴを出力することで、出力ノイズが出力信号へ混入することを低減化することができる。

[第６の実施の形態]
本発明の第６の実施の形態に係るデータ処理装置３は、図１０に示すように構成される。

検討例及び第１の実施の形態に係るデータ処理装置と共通する部分の説明は省略する。

図１に示した第１の実施の形態に係るデータ処理装置３と異なる点は、ＤＳＰ出力ＯＵＴＢ０〜ＯＵＴＢ７をラインメモリ速度変換回路１５２へ入力している点である。ラインメモリ速度変換回路１５２では入力信号を１／２速度に変換してパラレルシリアル変換回路１５４へ入力している。パラレルシリアル変換回路１５４では入力８ビットパラレルデータを８倍速のシリアルデータに変換している。

パラレルシリアル変換回路１５４において変換されたデータは、図１０において、低電圧差動信号ＬＶＤＳ＿ＯＵＴとして表されている。低電圧差動信号ＬＶＤＳ＿ＯＵＴは出力回路１６に入力され、低電圧の差動出力（ＤＯＵＴ＋／ＤＯＵＴ−）としてデータ処理装置３の外部へ出力される。差動出力回路１６は定電流のオペアンプによって構成されるため、電源変動が無く出力ノイズが発生しないという特長がある。

本発明の第６の実施の形態に係るデータ処理装置の動作のタイミングチャートは、図１１に示すように表される。図１０のＤＳＰ出力ＯＵＴＢ０〜ＯＵＴＢ７が水平有効期間の１／２内に出力されている。即ち、ＤＳＰ出力ＯＵＴＢ０〜ＯＵＴＢ７を、周波数１／２化して、水平有効期間に出力している。出力信号の周波数は、３０Ｈｚ動作でも第１の実施の形態における動作と同じ周波数である、約２４ＭＨｚになる。第６の実施の形態では最後にパラレルシリアル変換したが、ラインメモリで速度変換して、パラレルデータのまま出力しても良い。出力周波数は３０Ｈｚ動作時には、第１の実施の形態と同じ動作周波数である２４ＭＨｚの１／２の１２ＭＨｚの信号になる。この場合は、ＤＳＰノイズの混入を回避できる。出力信号のＤＯＵＴノイズは図３と同様に出力信号をＭＣＫの立上り位相と同期化し、センサコア部３２の駆動とＡＤ変換はＭＣＫＮＤの立上り位相と同期化することで低減できる。ＤＳＰ１２の信号処理周波数は２倍速になり、この期間の消費電力は増加するが、水平走査期間の約１／２は動作を停止しているため、総合的な消費電力は増加しない。第６の実施の形態に係るデータ処理装置ではラインメモリが２ライン必要になる。１ラインの後半の信号が、書き込みと読出しがオーバーラップするため１ライン毎に書き込み専用と読出し専用として切り替えて動作させる。

本発明の第６の実施の形態に係るデータ処理装置３により、ラインメモリ速度変換回路１５２を用いてＤＳＰ１２の信号処理遅延時間を実質的に短くすることができる。

更に、本発明の第６の実施の形態に係るデータ処理装置３により、データ処理装置３からの出力信号ＤＯＵＴ０〜ＤＯＵＴ７のスタート位置を制御することで、画素の信号読出し期間にＤＳＰ１２のロジックノイズ（ＤＳＰノイズ）やデータ処理装置３の出力端の出力ノイズ（ＤＯＵＴノイズ）が発生しないようにすることができる。

このため、相関二重サンプリング動作（ＣＤＳ動作）等のノイズキャンセル動作時にＤＳＰノイズや出力ノイズが信号に混入することを防止し、ランダムノイズを低減した高画質の映像信号を提供することができる。

また、ＤＳＰ１２の動作位相とセンサコア部３２の動作用のパルス位相をマスタークロック信号ＭＣＫの反転パルスとし、更に位相制御回路１０内の遅延素子ＤＬ４４によって、相対的な動作位相を異ならせることで、ＤＳＰノイズが出力信号に混入することを低減化することができる。

同様にデータ処理装置３からの出力パルスの位相と、センサ動作用パルス位相とを相対的に異ならせることで出力ノイズが出力信号へ混入することを低減化することができる。

更に、ＤＳＰ１２の処理速度を２倍速化し、水平有効期間の約１／２の期間でＤＳＰ処理動作を終了させ、残りの１／２期間でＡＤ変換動作を実行することでＡＤ変換動作時にＤＳＰノイズが出力信号への混入することを低減することができる。

また、ＡＤ変換期間以外の期間内にデータ処理装置３から出力信号ＤＯＵＴを出力することで、出力ノイズが出力信号へ混入することを低減化することができる。

[その他の実施の形態]
第１乃至第６の実施の形態はラインメモリを１ラインもしくは２ラインの場合で説明したが、２ライン以上用いても良い。

第１乃至第６の実施の形態において、遅延素子ＤＬ４４はアルミ配線による遅延やインバータ回路を複数個用いて遅延させても良い。ランダムノイズの低減実験ではセンサ動作タイミングをＭＣＫの反転パルスＭＣＫＮで同期化させることで、ランダムノイズを１／２に低減した。更に１／４ＭＣＫ遅延させたＭＣＫＮＤで同期化すると更に１／２（合計で１／４）に低減した。

センサコア部３２はロジック回路（ＤＳＰ１２＋ＴＧ１８＋ＳＧ２０＋コマンド制御回路２２又は５３）ブロックと分離して配置されるため、ロジック回路内でセンサコア部３２への出力をＭＣＫの反転位相（ＭＣＫＮ）に同期化し、センサコア部３２へアルミ配線することで遅延時間を追加することができる。アルミ配線のみで遅延時間が少ない場合は容量Ｃを追加し、或いは遅延素子を更に追加しても良い。また、ラインメモリ１４は信号処理で使うラインメモリを流用しても良い。

上記のように、本発明は第１乃至第６の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施の形態及び運用技術が明らかとなろう。

このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。

（ａ）本発明の第１の実施の形態に係るデータ処理装置の模式的ブロック構成図。（ｂ）位相制御回路の構成例。（ｃ）位相制御回路の別の構成例。 本発明の第１の実施の形態に係るデータ処理装置の動作の水平走査期間のタイミングチャート図。 本発明の第１の実施の形態に係るデータ処理装置の動作の水平無効期間のタイミングチャート図。 本発明の第２の実施の形態に係るデータ処理装置の模式的ブロック構成図。 本発明の第２の実施の形態に係るデータ処理装置の動作の水平走査期間のタイミングチャート図。 本発明の第３の実施の形態に係るデータ処理装置の模式的ブロック構成図。 本発明の第４の実施の形態に係る信号処理装置の模式的ブロック構成図。 本発明の第５の実施の形態に係るデータ処理装置の模式的ブロック構成図。 本発明の第５の実施の形態に係るデータ処理装置の動作の水平走査期間のタイミングチャート図。 本発明の第６の実施の形態に係るデータ処理装置の模式的ブロック構成図。 本発明の第６の実施の形態に係るデータ処理装置の動作の水平走査期間のタイミングチャート図。 検討例に係るデータ処理装置の模式的ブロック構成図。 検討例に係るデータ処理装置のセンサコア部の回路構成図。 検討例に係るデータ処理装置の動作の水平走査期間のタイミングチャート図。

符号の説明

１…信号処理装置
２…イメージセンサ信号処理部
３…データ処理装置
１０…位相制御回路
１２，１２１，１２２…デジタル信号処理回路（ＤＳＰ）
１４…ラインメモリ
１６…出力回路
１８…センサ駆動タイミング発生回路（ＴＧ）
２０…システム同期発生回路（ＳＧ）
２２，５３…コマンド制御回路
２４，５２…シリアルインタフェース回路（Ｉ／Ｆ）
２６…自動利得制御回路（ＡＧＣ）
２８…基準電圧発生回路（ＶＲＥＦ）
３０…レンズ
３２…センサコア部
３４…画素部
３６…ノイズキャンセル回路（ＣＤＳ）
３８…ＡＤ変換回路（ＡＤＣ）
４０…ラッチ回路
４２…シフトレジスタ
４４…遅延回路（ＤＬ）
４６…インバータ
４８…バッファ
５０…ＪＰＥＧ回路
５６…バイアス発生回路
５８…検出部（ＤＮ）
６０…ピクセル
６４…フォトダイオード（ＰＤ）
１５２…ラインメモリ速度変換回路
１５４…パラレルシリアル変換回路
Ｔａ・・・行選択トランジスタ、
Ｔｂ・・・増幅トランジスタ、
Ｔｃ・・・リセットトランジスタ、
Ｔｄ・・・読出し用トランジスタ、

Claims (5)

1. 画素部において１水平ラインに蓄積されたアナログ信号を水平の無効期間内に同時に読み出し、ノイズキャンセル回路でノイズをキャンセルするノイズキャンセル動作を実施するタイミング発生回路と、
   ノイズキャンセルした１水平ラインの信号を１水平の有効期間にＡＤ変換するカラム型ＡＤ変換回路と、
   ＡＤ変換したデジタル信号をラッチするカラムに配置したラッチ回路と、
   前記ラッチ回路でラッチされたデジタル信号を１水平の有効走査期間に順次読み出し処理するデジタル信号処理回路と、
   前記デジタル信号処理回路において信号処理した信号を出力する出力回路と、
   前記出力回路の前にデジタル信号を水平走査期間より短く蓄積するラインメモリと、
   前記ラインメモリで蓄積された信号を水平走査期間内のノイズキャンセル動作期間外に前記出力回路で出力することで、前記デジタル信号処理回路のロジックノイズや出力端の出力ノイズが１水平のノイズキャンセル動作期間に発生しないように前記ラインメモリを制御する制御回路
   とを備えることを特徴とする信号処理装置。
2. 映像を受信する画素部と、前記画素部に隣接して配置されたノイズキャンセル回路と、前記ノイズキャンセル回路に隣接して配置されたカラム型ＡＤ変換回路とを備えるセンサコア部と、
   前記センサコア部の動作を制御するセンサ駆動タイミング発生回路と、
   さらに、前記画素部の１水平ラインの信号を、１水平走査の無効期間に読み出すセンサ駆動タイミング発生回路と、
   前記カラム型ＡＤ変換回路の比較用の基準波形を発生する基準電圧発生回路と、
   前記カラム型ＡＤ変換回路から読み出された信号をカラムに配置したラッチするラッチ回路と、
   前記ラッチ回路でラッチされた信号を１水平の有効期間に読み出し処理するデジタル信号処理回路と、
   前記デジタル信号処理回路に接続されたシステム同期発生回路と、
   前記デジタル信号処理回路において信号処理した信号を出力する出力回路からなるデータ処理装置において、
   前記センサ駆動タイミング発生回路，前記基準電圧発生回路，前記システム同期発生回路及び前記デジタル信号処理回路に接続され、前記基準電圧発生回路のタイミングと前記センサコア部への駆動パルスと前記デジタル信号処理回路の動作タイミングの位相を相対的に遅延させる位相制御回路と、
   前記出力回路の前にデジタル信号を水平走査期間より短く蓄積するラインメモリと、
   前記ラインメモリで蓄積された信号を水平走査期間内のノイズキャンセル動作期間外に前記出力回路で出力することで、前記デジタル信号処理回路のロジックノイズや出力端の出力ノイズが１水平のノイズキャンセル動作期間に発生しないように前記ラインメモリを制御する制御回路
   とを備えることを特徴とするデータ処理装置。
3. 前記水平走査期間の半分の期間でＡＤ変換動作を実行し、残りの半分の期間でデジタル信号処理動作を実行すると共にＡＤ変換動作とデジタル信号処理動作に重ならない期間を設けたことを特徴とする請求項２記載のデータ処理装置。
4. 前記ラインメモリの書き込み周波数に対して、読出し周波数を低速にし、前記出力回路より出力することを特徴とする請求項２記載のデータ処理装置。
5. 前記出力回路の前にパラレル信号をシリアル信号に変換する回路を備えることを特徴とする請求項２に記載のデータ処理装置。

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