KR20160137437A

KR20160137437A - 이미지 센서, 및 상기 이미지 센서를 포함하는 이미지 처리 시스템

Info

Publication number: KR20160137437A
Application number: KR1020160062216A
Authority: KR
Inventors: 정일윤; 김채성; 경정찬; 김윤정; 서종석; 허재성
Original assignee: 삼성전자주식회사
Priority date: 2015-05-20
Filing date: 2016-05-20
Publication date: 2016-11-30
Also published as: KR102474575B1

Abstract

본 발명에 따른 이미지 센서는, 복수의 로우 라인에 대응하는 픽셀 신호를 생성하는 복수의 픽셀들을 포함하는 픽셀 어레이; 상기 복수의 픽셀들의 동작을 제어하기 위한 복수의 제어 신호를 출력하는 로우 드라이버; 상기 복수의 픽셀들로부터 복수의 컬럼 라인을 통해 출력되는 픽셀 신호를 아날로그 디지털 변환하여 디지털 픽셀 신호를 출력하는 복수의 아날로그 디지털 컨버터(analog-digital converter); 및 상기 복수의 로우 라인에 대응하는 픽셀 신호들의 출력을 제어하는 라인 컨트롤 신호를 생성하는 타이밍 생성기를 포함한다.

Description

이미지 센서, 및 상기 이미지 센서를 포함하는 이미지 처리 시스템{AN IMAGE SENSOR, AND AN IMAGE PROCESSING SYSTEM INCLUDING THE IMAGE SENSOR}

본 발명의 개념에 따른 실시 예는 이미지 센서, 및 상기 이미지 센서를 포함하는 이미지 처리 시스템에 관한 것으로, 보다 상세하게는 롤링 셔터(rolling shutter) 방식으로 동작하는 이미지 센서의 성능을 높일 수 있는 이미지 센서, 및 상기 이미지 센서를 포함하는 이미지 처리 시스템에 관한 것이다.

이미지 센서는 광학 이미지(optical image)를 전기적 신호로 변환하는 장치이다. 상기 이미지 센서는 디지털 카메라 또는 다른 이미지 처리 장치에 사용된다. 상기 이미지 센서는 복수의 픽셀들을 포함한다.

상기 전기적 신호의 기초가 되는 광전하(photocharge)의 양을 결정하는 노출 시간(exposure time)의 조절에는, 크게 기계적 셔터(mechanical shutter) 방식과 전기적 셔터(electrical shutter) 방식이 이용된다.

첫째로, 상기 기계적 셔터 방식은 기계적인 장치를 이용해 상기 픽셀들로 입사되는 빛을 물리적으로 차단하는 방식이다.

둘째로, 상기 전기적 셔터 방식은 주로 CMOS 이미지 센서(Complementary Metal-Oxide Semiconductor Image Sensor; CIS)에서 사용되며, 상기 광전하가 생성되어 축적되는 축적 시간(integration time)을 전기적으로 제어하는 방식이다.

상기 전기적 셔터 방식은 롤링 셔터(rolling shutter) 방식과 글로벌 셔터(global shutter) 방식을 포함한다. 상기 롤링 셔터 방식은 상기 축적 시간을 픽셀 어레이의 로우(row) 별로 다르게 제어하는 방식이고, 상기 글로벌 셔터 방식은 상기 축적 시간을 상기 픽셀 어레이의 모든 로우들에 대해 동일하게 제어하는 방식이다.

이때, 상기 롤링 셔터 방식은 상기 로우 별로 다른 축적 시간으로 인해 이미지에 왜곡이 발생하게 되므로, 이에 대한 개선이 필요하다.

본 발명이 이루고자 하는 기술적인 과제는, 롤링 셔터 방식으로 인해 발생하는 이미지의 왜곡을 감소시킬 수 있는 이미지 센서, 및 상기 이미지 센서를 포함하는 이미지 처리 시스템을 제공하는 것에 있다.

본 발명의 실시예에 따른 이미지 센서는, 복수의 로우 라인에 대응하는 픽셀 신호를 생성하는 복수의 픽셀들을 포함하는 픽셀 어레이; 상기 복수의 픽셀들의 동작을 제어하기 위한 복수의 제어 신호를 출력하는 로우 드라이버; 상기 복수의 픽셀들로부터 복수의 컬럼 라인을 통해 출력되는 픽셀 신호를 아날로그 디지털 변환하여 디지털 픽셀 신호를 출력하는 복수의 아날로그 디지털 컨버터(analog-digital converter); 및 상기 복수의 로우 라인에 대응하는 픽셀 신호들의 출력을 제어하는 라인 컨트롤 신호를 생성하는 타이밍 생성기를 포함하며, 상기 타이밍 생성기는, 상기 복수의 로우 라인들 중 하나의 로우 라인 또는 하나 이상의 로우 라인으로부터 소정의 픽셀 단위에 따른 픽셀 신호들이 병렬로 출력되도록 상기 로우 드라이버로 상기 라인 컨트롤 신호를 출력한다.

실시예에 따라, 상기 복수의 아날로그 디지털 컨버터 각각은, 상기 복수의 컬럼 라인을 통해 상기 복수의 픽셀들로부터 출력되는 픽셀 신호에 대해 상관 이중 샘플링을 수행하는 CDS(correlated double sampling) 블록; 및 상기 상관 이중 샘플링된 신호들 각각을 디지털 픽셀 신호로 변환하고, 변환 결과에 따라 복수의 디지털 픽셀 신호를 출력하는 DBS(databus) 블록을 포함하며, 상기 이미지 센서는, 상기 복수의 컬럼 라인에 상응하는 채널 수를 변환하는 채널 변환부를 더 포함한다.

실시예에 따라, 상기 이미지 센서는, 상기 채널 변환부에 의해 변환된 채널들을 통해 상기 DBS 블록으로부터 병렬로 출력되는 상기 복수의 디지털 픽셀 신호들을 프레임 메모리에 저장하고, 상기 저장된 복수의 디지털 픽셀 신호들을 순차적으로 출력하는 프레임 컨트롤러를 더 포함한다.

실시예에 따라, 상기 채널 변환부는, 상기 복수의 컬럼 라인에 상응하는 N(N은 4이상의 정수)개의 채널 수를 상기 프레임 컨트롤러의 입력 포트에 상응하는 L(L은 N보다 작은 정수)개의 채널 수로 변환한다.

실시예에 따라, 상기 프레임 컨트롤러는, 상기 L개의 채널을 통해 출력되는 상기 복수의 디지털 픽셀 신호들을 수신하여 상기 프레임 메모리에 저장하고, 상기 저장된 복수의 디지털 픽셀 신호들을 M(M은 L 이하의 정수)개의 채널을 통해 출력한다.

실시예에 따라, 상기 타이밍 생성기는 상기 픽셀 신호들이 상기 픽셀 어레이로부터 제1 시점 간격으로 출력되도록 상기 복수의 로우 라인을 제어하고, 상기 프레임 컨트롤러는 상기 저장된 복수의 디지털 픽셀 신호들을 상기 프레임 메모리로부터 제2 시점 간격으로 출력한다.

실시예에 따라, 상기 제1 시점 간격은 상기 제2 시점 간격보다 짧은 간격이다.

실시예에 따라, 상기 프레임 컨트롤러는, 상기 DBS 블록으로부터 출력되는 상기 복수의 디지털 픽셀 신호들을 압축하여 상기 프레임 메모리로 출력하는 압축 장치; 및 상기 프레임 메모리에 저장된 신호들을 압축 해제하여 출력하는 압축 해제 장치를 포함한다.

실시예에 따라, 상기 이미지 센서는, 상기 프레임 컨트롤러로부터 출력되는 상기 디지털 픽셀 신호들에 대응되는 이미지 데이터에 대한 보정을 수행하여 보정된 이미지 데이터를 출력하는 이미지 보정 블록을 더 포함하며, 상기 복수의 아날로그 디지털 컨버터는 상기 N개의 아날로그 디지털 컨버터를 포함하고, 상기 이미지 보정 블록은 상기 M개의 이미지 보정 회로를 포함한다.

실시예에 따라, 상기 프레임 메모리는 SRAM(Static random access memory) 또는 DRAM(dynamic random access memory)을 포함하는 휘발성 메모리이며, 상기 프레임 컨트롤러는 상기 프레임 메모리의 저장 영역을 관리한다.

실시예에 따라, 상기 이미지 센서는, 상기 DBS 블록으로부터 출력되는 상기 복수의 디지털 픽셀 신호들을 인코딩하여 인코딩된 데이터를 상기 프레임 컨트롤러로 출력하는 인코더; 및 상기 프레임 컨트롤러로부터 전송되는 인코딩된 데이터를 디코딩하여 디코딩된 데이터를 출력하는 디코더를 더 포함한다.

실시예에 따라, 상기 프레임 메모리는 제1칩에 구현되고, 상기 픽셀 어레이와 상기 복수의 아날로그 디지털 컨버터는 상기 제1칩에 적층된 제2칩에 구현된다.

본 발명의 실시예에 따른 이미지 처리 시스템은, 이미지 센서; 및 상기 이미지 센서의 동작을 제어하는 디지털 신호 프로세서를 포함하며, 상기 이미지 센서는, 복수의 로우 라인에 대응하는 픽셀 신호를 생성하는 복수의 픽셀들을 포함하는 픽셀 어레이; 상기 복수의 픽셀들의 동작을 제어하기 위한 복수의 제어 신호를 출력하는 로우 드라이버; 상기 복수의 픽셀들로부터 복수의 컬럼 라인을 통해 출력되는 픽셀 신호를 아날로그 디지털 변환하여 디지털 픽셀 신호를 출력하는 복수의 아날로그 디지털 컨버터(analog-digital converter); 및 상기 복수의 로우 라인에 대응하는 픽셀 신호들의 출력을 제어하는 라인 컨트롤 신호를 생성하는 타이밍 생성기를 포함하며, 상기 타이밍 생성기는, 상기 복수의 로우 라인들 중 하나의 로우 라인 또는 하나 이상의 로우 라인으로부터 소정의 픽셀 단위에 따른 픽셀 신호들이 병렬로 출력되도록 상기 로우 드라이버로 상기 라인 컨트롤 신호를 출력한다.

실시예에 따라, 상기 복수의 아날로그 디지털 컨버터 각각은, 상기 복수의 컬럼 라인을 통해 상기 복수의 픽셀들로부터 출력되는 픽셀 신호에 대해 상관 이중 샘플링을 수행하는 CDS(correlated double sampling) 블록; 및 상기 상관 이중 샘플링된 신호들 각각을 디지털 픽셀 신호로 변환하고, 변환 결과에 따라 복수의 디지털 픽셀 신호를 출력하는 DBS(databus) 블록을 포함하며, 상기 이미지 센서는, 상기 복수의 컬럼 라인에 상응하는 N(N은 4 이상의 정수)개의 채널 수를 L(L은 N보다 작은 정수)개의 채널 수로 변환하는 채널 변환부를 더 포함한다.

실시예에 따라, 상기 이미지 센서는, 상기 채널 변환부에 의해 변환된 채널들을 통해 상기 DBS 블록으로부터 상기 L개의 채널을 통해 병렬로 출력되는 상기 복수의 디지털 픽셀 신호들을 프레임 메모리에 순차적으로 저장하고, 상기 저장된 복수의 디지털 픽셀 신호들을 M(M은 L 이하의 정수)개의 채널을 통해 순차적으로 출력하는 프레임 컨트롤러를 더 포함한다.

실시예에 따라, 상기 타이밍 생성기는 상기 픽셀 신호들이 상기 픽셀 어레이로부터 제1 시점 간격으로 출력되도록 상기 복수의 로우 라인을 제어하고, 상기 프레임 컨트롤러는 상기 저장된 복수의 디지털 픽셀 신호들을 상기 프레임 메모리로부터 제2 시점 간격으로 출력하며, 상기 제1 시점 간격은 상기 제2 시점 간격보다 짧은 간격이다.

실시예에 따라, 상기 프레임 메모리는 제1칩에 구현되고, 상기 픽셀 어레이와 상기 아날로그 디지털 컨버터는 상기 제1칩에 적층된 제2칩에 구현된다.

본 발명의 실시예에 따른 이미지 센서는, 복수의 로우 라인에 대응하는 픽셀 신호를 생성하는 복수의 픽셀들을 포함하는 픽셀 어레이; 상기 복수의 픽셀들로부터 복수의 컬럼 라인을 통해 출력되는 픽셀 신호를 아날로그 디지털 변환하여 디지털 픽셀 신호를 출력하는 복수의 아날로그 디지털 컨버터(analog-digital converter); 및 상기 복수의 로우 라인 중 하나의 로우 라인 또는 하나 이상의 로우 라인으로부터 소정의 픽셀 단위에 따른 픽셀 신호들이 상기 복수의 아날로그 디지털 컨버터로 병렬로 출력되도록 상기 복수의 로우 라인을 제어하는 라인 컨트롤 신호를 생성하는 타이밍 생성기를 포함한다.

실시예에 따라, 상기 이미지 센서는, 상기 복수의 아날로그 디지털 컨버터로부터 병렬로 출력되는 상기 디지털 픽셀 신호들에 대응되는 이미지 데이터에 대한 보정을 수행하여 보정된 이미지 데이터를 출력하는 이미지 보정 블록을 더 포함하며, 상기 이미지 보정 블록은, 상기 복수의 아날로그 디지털 컨버터에 대응되는 복수의 이미지 보정 회로를 포함한다.

본 발명의 실시예에 따른 이미지 센서, 및 상기 이미지 센서를 포함하는 이미지 처리 시스템에 의하면, 픽셀 신호를 고속으로 리드아웃함으로써 롤링 셔터 효과를 감소시킬 수 있다.

또한, 본 발명의 실시예에 따른 이미지 센서, 및 상기 이미지 센서를 포함하는 이미지 처리 시스템에 의하면, 롤링 셔터 효과를 감소시키기 위한 프레임 레이트(frame rate) 변환을 수행함으로써 소비 전력이 감소될 수 있다.

도 1은 본 발명의 일 실시 예에 따른 이미지 처리 시스템의 블록도를 나타낸다.
도 2a는 본 발명의 일 실시 예에 따른 스택 구조를 갖는 도 1에 도시된 이미지 센서의 개념도를 나타낸다.
도 2b는 본 발명의 다른 실시 예에 따른 스택 구조를 갖는 도 1에 도시된 이미지 센서의 개념도를 나타낸다.
도 2c는 본 발명의 또 다른 실시 예에 따른 스택 구조를 갖는 도 1에 도시된 이미지 센서의 개념도를 나타낸다.
도 2d는 본 발명의 또 다른 실시 예에 따른 스택 구조를 갖는 도 1에 도시된 이미지 센서의 개념도를 나타낸다.
도 3a는 도 1에 도시된 이미지 센서의 일 실시 예를 나타내는 도면이다.
도 3b는 도 1에 도시된 이미지 센서의 다른 실시 예를 나타내는 도면이다.
도 4는 본 발명의 비교 예에 따른 이미지 센서의 동작을 설명하기 위한 타이밍도이다.
도 5는 본 발명의 실시 예에 따른 이미지 센서의 동작을 설명하기 위한 타이밍도이다.
도 6은 도 1에 도시된 이미지 센서의 다른 실시 예를 나타내는 도면이다.
도 7은 도 1에 도시된 이미지 센서를 포함하는 전자 시스템의 일 실시 예를 나타내는 블록도이다.
도 8은 도 1에 도시된 이미지 센서를 포함하는 전자 시스템의 다른 실시 예를 나타내는 블록도이다.

본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.

본 발명의 개념에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정 실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.

본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다.

도 1은 본 발명의 일 실시 예에 따른 이미지 처리 시스템의 블록도를 나타낸다.

도 1을 참조하면, 이미지 처리 시스템(10)은 휴대용 전자 장치, 예컨대 디지털 카메라, 이동 전화기, 스마트폰(smart phone), 태블릿 PC(tablet personal computer), PDA(personal digital assistant), EDA(enterprise digital assistant), 디지털 스틸 카메라(digital still camera), 디지털 비디오 카메라(digital video camera), PMP(portable multimedia player), 모바일 인터넷 장치(mobile internet device(MID)) 또는 웨어러블 컴퓨터(wearable computer)로 구현될 수 있다. 또한, 이미지 처리 시스템(10)은 자동차의 전방 카메라, 후방 카메라, 블랙 박스 카메라로 구현될 수도 있다.

이미지 처리 시스템(10)은 광학 렌즈(103), CMOS 이미지 센서(100), 디지털 신호 프로세서(digital signal processor(DSP); 200), 및 디스플레이(300)를 포함한다. 각 구성 요소(100과 200)는 칩(chip)으로 구현될 수 있다.

CMOS 이미지 센서(100)는 광학 렌즈(103)를 통하여 입력된(또는 캡쳐된(captured)) 피사체(101)에 대한 이미지 데이터(IDATA)를 생성할 수 있다.

CMOS 이미지 센서(100)는 액티브 픽셀(또는 APS(active pixel sensor)) 블록(110), 로우 드라이버(120), 아날로그-디지털 컨버터 블록(analog-to-digital converter(ADC) block; 130), 채널 변환부(137), 프레임 컨트롤러(140), 프레임 메모리(145), 타이밍 생성기(150), 램프 신호 생성기(160), 이미지 보정 블록(170), 출력 인터페이스(180) 및 제어 레지스터 블록(190)을 포함할 수 있다.

액티브 픽셀 블록(110)은 복수의 로우 라인에 대응하는 픽셀 신호를 생성하는 복수의 픽셀들을 포함한다. 액티브 픽셀 블록(110)은 픽셀 어레이로 불릴 수 있다. 상기 복수의 픽셀들 각각은 입사광에 따라 생성된 광 전하들을 축적하고, 축적된 광 전하들에 상응하는 픽셀 신호를 생성할 수 있다.

상기 복수의 픽셀들은 매트릭스(matrix) 형태로 배열될 수 있다. 상기 복수의 픽셀들 각각은 광전 변환 소자와, 상기 광전 변환 소자로부터 출력된 광 전하들을 처리하기 위한 복수의 트랜지스터들을 포함할 수 있다. 상기 복수의 픽셀들 각각은 대응되는 픽셀 신호를 컬럼 라인으로 출력할 수 있다. 예컨대, 상기 광전 변환 소자는 포토다이오드(photo diode), 포토트랜지스터(photo transistor), 포토게이트(photogate), 또는 핀드 포토다이오드(pinned photo diode)로 구현될 수 있다.

로우 드라이버(120)는, 타이밍 생성기(150)로부터 수신한 라인 컨트롤 신호(LCS)에 기초하여 복수의 픽셀들 각각의 동작을 제어하기 위한 복수의 제어 신호들을 액티브 픽셀 블록(110)으로 전송할 수 있다.

아날로그-디지털 컨버터 블록(130)은 상관 이중 샘플링(correlated double sampling(CDS)) 블록(133) 및 데이터버스(databus(DBS)) 블록(135)을 포함할 수 있다.

CDS 블록(133)은 액티브 픽셀 블록(110)에 포함된 복수의 컬럼 라인들 각각으로부터 출력된 픽셀 신호에 대해 상관 이중 샘플링을 수행한다. DBS 블록(135)은 CDS 블록(133)으로부터 출력된 상관 이중 샘플링된 픽셀 신호들 각각을 디지털 픽셀 신호로 변환하고, 변환 결과에 따라 생성된 복수의 디지털 픽셀 신호들을 출력한다.

채널 변환부(137)는 복수의 컬럼 라인들에 상응하는 채널 수를 변환할 수 있다. DBS 블록(135)으로부터 출력되는 디지털 픽셀 신호들은 채널 수가 변환된 채널들을 통해 프레임 컨트롤러(140)로 출력될 수 있다.

프레임 컨트롤러(140)는 프레임 메모리(145)를 포함하며, 프레임 메모리(145)의 저장 영역을 관리할 수 있다. 프레임 컨트롤러(140)는 프레임 메모리(145)로 데이터를 입력하거나 프레임 메모리(145)로부터 데이터를 출력할 수 있다.

예컨대, 프레임 컨트롤러(140)는 입력되는 데이터가 프레임 메모리(145)의 특정 영역에만 라이트되지 않도록 프레임 메모리(145)를 제어할 수 있다.

이때, 프레임 메모리(145)는 SRAM(Static random access memory)과 같은 휘발성 메모리로 구현될 수 있으나 이에 한정되는 것은 아니다. 프레임 메모리(145)는 휘발성 메모리이거나 일부의 불휘발성 메모리 일 수 있다. 상기 휘발성 메모리는 DRAM(dynamic random access memory), T-RAM(thyristor RAM), Z-RAM(zero capacitor RAM), 또는 TTRAM(Twin Transistor RAM)일 수 있다. 상기 불휘발성 메모리는 플래시(flash) 메모리, MRAM(Magnetic RAM), PRAM(Phase change RAM), 저항 메모리일 수 있다.

프레임 컨트롤러(140)는 DBS 블록(135)으로부터 출력되는 복수의 디지털 픽셀 신호들을 프레임 메모리(145)에 순차적으로 저장하고, 저장된 복수의 디지털 픽셀 신호들을 순차적으로 출력할 수 있다.

프레임 컨트롤러(140)의 보다 상세한 동작은 도 3a 및 도 5를 참조하여 후술하기로 한다.

타이밍 생성기(150)는, 제어 레지스터 블록(190)의 제어에 따라, 로우 드라이버(120), CDS 블록(133), DBS 블록(135), 및 램프 신호 생성기(160)의 작동을 제어한다. 제어 레지스터 블록(190)은, DSP(200)의 제어에 따라, 타이밍 생성기(150), 램프 신호 생성기(160), 및 출력 인터페이스(180)의 작동을 제어한다.

타이밍 생성기(150)는 복수의 로우 라인에 대응하는 픽셀 신호들의 출력을 제어하기 위한 라인 컨트롤 신호(LCS)를 생성할 수 있다.

실시예에 따라, 타이밍 생성기(150)는, 복수의 로우 라인 중 하나의 로우 라인 또는 하나 이상의 로우 라인으로부터 소정의 픽셀 단위에 따른 픽셀 신호들이 병렬로 출력되도록 로우 드라이버(120)로 라인 컨트롤 신호(LCS)를 출력할 수 있다.

이미지 보정 블록(170)은 프레임 컨트롤러(140)로부터 출력되는 복수의 디지털 픽셀 신호들에 대응되는 이미지 데이터에 대한 색조 보정, 화질 보정 또는 크기 조정 등을 수행하여 보정된 이미지 데이터를 출력할 수 있다.

출력 인터페이스(180)는 이미지 보정 블록(170)으로부터 출력된 이미지 데이터(IDATA)를 DSP(200)로 전송한다.

DSP(200)는 이미지 신호 프로세서(210), 센서 컨트롤러(220), 및 인터페이스 (230)를 포함한다.

이미지 신호 프로세서(210)는 제어 레지스터 블록(190)을 제어하는 센서 컨트롤러(220)와, 인터페이스(230)를 제어한다. 실시 예에 따라, 이미지 센서(100)와 DSP(200) 각각은 칩으로 구현되고, 하나의 패키지, 예컨대 멀티-칩 패키지(multi-chip package)로 구현될 수 있다. 다른 실시 예에 따라, 이미지 센서(100)와 이미지 신호 프로세서(210) 각각은 칩으로 구현되고 하나의 패키지, 예컨대 멀티-칩 패키지로 구현될 수 있다. 또 다른 실시 예에 따라, 이미지 센서(100)와 이미지 신호 프로세서(210)는 하나의 칩으로 구현될 수도 있다.

이미지 신호 프로세서(210)는 출력 인터페이스(180)로부터 전송된 이미지 데이터(IDATA)를 사람이 보기 좋도록 가공(또는 처리)하고, 가공(또는 처리)된 이미지 데이터를 인터페이스(230)로 전송한다.

센서 컨트롤러(220)는, 이미지 신호 프로세서(210)의 제어에 따라, 제어 레지스터 블록(190)을 제어하기 위한 다양한 제어 신호들을 생성한다.

인터페이스(230)는 이미지 신호 프로세서(210)에서 처리된 이미지 데이터를 디스플레이(300)로 전송한다.

디스플레이(300)는 인터페이스(230)로부터 출력된 이미지 데이터를 디스플레이한다. 예컨대, 디스플레이(300)는 TFT-LCD(thin film transistor-liquid crystal display), LED(light emitting diode) 디스플레이, OLED(organic LED) 디스플레이, 또는 AMOLED(active-matrix OLED) 디스플레이로 구현될 수 있다.

도 2a는 본 발명의 일 실시 예에 따른 스택 구조를 갖는 도 1에 도시된 이미지 센서의 개념도를 나타내고, 도 2b는 본 발명의 다른 실시 예에 따른 스택 구조를 갖는 도 1에 도시된 이미지 센서의 개념도를 나타내고, 도 2c는 본 발명의 또 다른 실시 예에 따른 스택 구조를 갖는 도 1에 도시된 이미지 센서의 개념도를 나타내며, 도 2d는 본 발명의 또 다른 실시 예에 따른 스택 구조를 갖는 도 1에 도시된 이미지 센서의 개념도를 나타낸다.

도 1 내지 도 2a를 참조하면, 이미지 센서(100-1)는 도 1에 도시된 이미지 센서(100)의 일 실시 예이다.

이미지 센서(100-1)는 제1칩(50-1), 제1칩(50-1)에 적층된(stacked) 제2칩(50-2), 및 제1칩(50-1)과 제2칩(50-2) 사이에서 픽셀 신호들을 전송하기 위한 복수의 신호 전송 라인들(SL)을 포함할 수 있다.

DBS 블록(135) 및 프레임 메모리(145)는 제1칩(50-1)에 구현(또는 형성)될 수 있다. 각 구성 요소(150, 160, 170, 180, 및 190)는 제1칩(50-1)에 구현(또는 형성)될 수 있다.

액티브 픽셀 블록(110) 및 CDS 블록(133)은 제2칩(50-2)에 구현(또는 형성)될 수 있다. 로우 드라이버(120)는 제2칩(50-2)에 구현(또는 형성)될 수 있다.

복수의 신호 전송 라인들(SL)은 CDS 블록(133)으로부터 출력된 신호들을 DBS 블록(135)으로 전송할 수 있다.

도 1 내지 도 2b를 참조하면, 이미지 센서(100-2)는 도 1에 도시된 이미지 센서(100)의 다른 실시 예이다.

이미지 센서(100-2)는 제1칩(50-1), 제1칩(50-1)에 적층된 제2칩(50-2), 및 제1칩(50-1)과 제2칩(50-2) 사이에서 픽셀 신호들을 전송하기 위한 복수의 신호 전송 라인들(SL)을 포함할 수 있다.

다른 실시예에 따라, 제2칩(50-2)에는 액티브 픽셀 블록(110)만이 구현되고, CDS 블록(133), DBS 블록(135) 및 프레임 메모리(145)는 제1칩(50-1)에 구현될 수 있다. 복수의 신호 전송 라인들(SL)은 액티브 픽셀 블록(110)으로부터 출력된 신호들을 CDS 블록(133)으로 전송할 수 있다.

도 1 내지 도 2c를 참조하면, 이미지 센서(100-3)는 도 1에 도시된 이미지 센서(100)의 또 다른 실시 예이다.

이미지 센서(100-3)는 제1칩(50-1), 제1칩(50-1)에 적층된 제2칩(50-2), 및 제1칩(50-1)과 제2칩(50-2) 사이에서 픽셀 신호들을 전송하기 위한 복수의 제1 신호 전송 라인들(SL1) 및 복수의 제2 신호 전송 라인들(SL2)을 포함할 수 있다.

또 다른 실시예에 따라, 프레임 메모리(145), 제1 DBS 블록(135-1) 및 제2 DBS 블록(135-2)은 제1칩(50-1)에 구현되고, 액티브 픽셀 블록(110), 제1 CDS 블록(133-1) 및 제2 CDS 블록(133-2)은 제2칩(50-2)에 구현될 수 있다.

복수의 제1 신호 전송 라인들(SL1)은 제1 CDS 블록(133-1)으로부터 출력된 신호들을 제1 DBS 블록(135-1)으로 전송하고, 복수의 제2 신호 전송 라인들(SL2)은 제2 CDS 블록(133-2)으로부터 출력된 신호들을 제2 DBS 블록(135-2)으로 전송할 수 있다.

도 1 내지 도 2d를 참조하면, 이미지 센서(100-4)는 도 1에 도시된 이미지 센서(100)의 또 다른 실시 예이다.

또 다른 실시예에 따른 이미지 센서(100-4)에 있어서, 제1 CDS 블록(133-1), 제1 DBS 블록(135-1), 프레임 메모리(145), 제2 DBS 블록(135-2) 및 제2 CDS 블록(133-2)이 제1칩(50-1)에 구현되고, 액티브 픽셀 블록(110)만이 제2칩(50-2)에 구현될 수 있다,

복수의 제1 신호 전송 라인들(SL1)은 액티브 픽셀 블록(110)으로부터 출력된 신호들을 제1 CDS 블록(133-1)으로 전송하고, 복수의 제2 신호 전송 라인들(SL2)은 액티브 픽셀 블록(110)으로부터 출력된 신호들을 제2 CDS 블록(133-2)으로 전송할 수 있다.

도 2c 내지 도 2d에 도시된 이미지 센서(100-3, 100-4)의 경우, 로우 드라이버(120)의 제어에 따라, 액티브 픽셀 블록(110)의 제1 영역에 포함된 픽셀들에 대응하는 픽셀 신호들이 제1 CDS 블록(133-1)으로 출력되고, 제1 영역을 제외한 제2 영역에 포함된 픽셀들에 대응하는 픽셀 신호들이 제2 CDS 블록(133-2)으로 출력될 수 있다.

도 3a는 도 1에 도시된 이미지 센서의 일 실시 예를 나타내는 도면이다. 도 3b는 도 1에 도시된 이미지 센서의 다른 실시 예를 나타내는 도면이다. 도 3a 내지 도 3b에서는 도 1에 도시된 이미지 센서(100)의 일부 구성요소만을 예로 들어 설명한다.

도 1 내지 도 3a를 참조하면, CDS 블록(133)은 복수의 CDS 회로(CDS 1 내지 CDS N)를 포함하고, DBS 블록(135)은 복수의 DBS 회로(Databus 1 내지 Databus N)를 포함할 수 있다. 즉, CDS 블록(133) 및 DBS 블록(135)은 복수의 컬럼 라인들 각각에 상응하는 복수의 CDS 회로(CDS 1 내지 CDS N) 및 복수의 DBS 회로(Databus 1 내지 Databus N)를 포함하도록 구성될 수 있다.

하나의 CDS 회로와 DBS 회로는 아날로그-디지털 컨버터이고, 복수의 CDS 회로와 복수의 DBS 회로는 아날로그-디지털 컨버터 블록(130)일 수 있다.

이미지 보정 블록(170)은 복수의 이미지 보정 회로(Image Correction 1 내지 Image Correction M)를 포함할 수 있다.

타이밍 생성기(150)로부터 출력되는 라인 컨트롤 신호(LCS)에 기초하여, 액티브 픽셀 블록(110)의 하나의 로우 라인 또는 하나 이상의 로우 라인으로부터 소정의 픽셀 단위에 따른 픽셀 신호들이 CDS 블록(133)으로 병렬로 출력될 수 있다.

이때, 소정의 픽셀 단위에 따른 픽셀 신호들은, 하나의 로우 라인 또는 하나 이상의 로우 라인에 대응되는 픽셀들에 대한 값일 수 있다. 픽셀 신호들은, 액티브 픽셀 블록(110)의 복수의 컬럼 라인들에 상응하는 N(N은 4이상의 정수)개의 채널을 통해 CDS 블록(133)으로 병렬로 출력될 수 있다.

CDS 블록(133)은 픽셀 신호들에 대해 상관 이중 샘플링을 수행하고, DBS 블록(135)은 상관 이중 샘플링된 신호들을 디지털 픽셀 신호로 변환하여 출력할 수 있다.

채널 변환부(137)는 복수의 컬럼 라인들에 상응하는 N개의 채널 수를 프레임 컨트롤러(140)의 입력 포트(input port)에 상응하는 채널 수로 변환할 수 있다.

채널 변환부(137)는 N개의 채널을 통해 소정의 픽셀 단위로 수신되는 디지털 픽셀 신호들을 그룹화된 L(L은 N보다 작은 정수)개의 채널(CH_L)을 통해 프레임 컨트롤러(140)로 출력할 수 있다. 채널 변환부(137)는 복수의 멀티플렉서(미도시)를 포함하도록 구현될 수 있으나 이에 한정되지 않는다.

프레임 컨트롤러(140)는 채널 변환부(137)로부터 L개의 채널(CH_L)을 통해 출력되는 디지털 픽셀 신호들을 프레임 메모리(145)에 순차적으로 저장할 수 있다. 프레임 컨트롤러(140)는 프레임 메모리(145)에 저장된 디지털 픽셀 신호들을 M(M은 L 이하의 정수)개의 채널을 통해 순차적으로 출력할 수 있다.

즉, 프레임 컨트롤러(140)는 L개의 픽셀 단위로 픽셀 신호들을 수신하여 저장하고, M개의 픽셀 단위로 픽셀 신호들을 출력할 수 있다.

이때, 프레임 컨트롤러(140)는 채널 변환부(137)로부터 출력되는 복수의 디지털 픽셀 신호들을 압축하여 프레임 메모리(145)로 출력하는 압축 장치(미도시) 및 프레임 메모리(145)에 저장된 신호들을 압축 해제하여 출력하는 압축 해제 장치(미도시)를 더 포함할 수도 있다.

이미지 보정 블록(170)은 프레임 컨트롤러(140)로부터 병렬로 출력되는 디지털 픽셀 신호들에 대응되는 이미지 데이터에 대한 보정을 수행하여 보정된 이미지 데이터를 출력할 수 있다.

이를 위해, 도 3a에 도시된 바와 같이, 이미지 보정 블록(170)은 M개의 회로들을 포함하도록 구성될 수 있다.

즉, 출력 인터페이스(180)는 액티브 픽셀 블록(110)으로부터 N개의 채널을 통해 출력되는 L개의 픽셀 단위의 픽셀 신호들을 M개의 채널을 통해 ISP(210)로 출력하게 된다.

다른 실시예에 따라, 이미지 센서(100-1a)는 인코더 및 디코더를 더 포함할 수 있으며, 이에 대한 이미지 센서(100-1b)의 일 예가 도 3b에 도시되어 있다.

도 3b를 참조하면, 인코더(20)는 채널 변환부(137)로부터 출력되는 디지털 픽셀 신호들에 대한 인코딩을 수행하고, 인코딩된 데이터를 프레임 컨트롤러(140)로 출력할 수 있다.

프레임 컨트롤러(140)는 인코딩된 데이터를 프레임 메모리(145)에 순차적으로 저장하고, 저장된 인코딩된 데이터를 순차적으로 출력할 수 있다.

디코더(30)는 프레임 컨트롤러(140)로부터 출력되는 인코딩된 데이터에 대한 디코딩을 수행하고, 디코딩된 데이터를 이미지 보정 블록(170)으로 출력할 수 있다.

도 4는 본 발명의 비교 예에 따른 이미지 센서의 동작을 설명하기 위한 타이밍도이다. 도 5는 본 발명의 실시 예에 따른 이미지 센서의 동작을 설명하기 위한 타이밍도이다.

도 4를 참조하면, 라인들(Line 1 내지 Line n) 각각은, 액티브 픽셀 블록(110)으로부터 리드아웃(readout)된 픽셀 신호들이 출력 인터페이스(180)를 통해 ISP(210)로 출력되는 동작을 나타낸다.

이미지 센서가 롤링 셔터 방식으로 동작함에 따라, 각 라인들(Line 1 내지 Line n)에 대응하는 픽셀 신호들은, 서로 다른 시점(t1 내지 tn)에 순차적으로 리드아웃되고 소정의 구간(Tcout)동안 아날로그-디지털 변환되어 출력된다.

즉, 각 시점들(t1 내지 tn) 사이의 시간적인 차이로 인하여, 롤링 셔터 효과가 발생하여 출력 이미지에 왜곡이 발생할 수 있게 된다.

반면, 도 3a 및 도 5를 참조하면, 라인들(Line 1 내지 Line n) 각각은, 하나의 로우 라인 또는 하나 이상의 로우 라인에 대응되는 소정의 픽셀들에 따른 픽셀 신호들이 액티브 픽셀 블록(110)으로부터 출력 인터페이스(180)에 의해 출력되는 동작을 나타낸다.

제1 라인(Line 1)을 예로 들어 설명하면, 제1 시점(T1)에서부터 제1 구간(Tc) 이전의 시점까지 액티브 픽셀 블록(110)에 포함된 포토 다이오드들에 축적된 광전하에 상응하여 픽셀 신호들이 생성되고, 생성된 픽셀 신호들이 리드아웃될 수 있다.

제1 구간(Tc)동안, CDS 블록(133) 및 DBS 블록(135)에 의해 상기 픽셀 신호들에 대한 아날로그-디지털 변환이 수행되고, 변환된 디지털 픽셀 신호들이 프레임 컨트롤러(140)로 출력될 수 있다.

제2 구간(Td) 이후 제2 시점(Tout1)에서, 프레임 컨트롤러(140)는 디지털 픽셀 신호를 출력하고, 이미지 보정 블록(170)은 디지털 픽셀 신호에 대응되는 이미지 데이터에 대한 보정을 수행하여 보정된 이미지 데이터를 출력할 수 있다.

이때, 제2 구간(Td)은, 디지털 픽셀 신호들이 프레임 메모리(145)에 저장된 이후부터 이미지 보정 블록(170)으로 출력되기 이전까지의 시간을 나타내는 구간으로, 액티브 픽셀 블록(110)에 의한 리드아웃 속도와 출력 인터페이스(180)에 의한 출력 속도 사이의 비율에 따라 달라질 수 있다. 즉, 프레임 컨트롤러(140)의 입력 포트 수와 출력 포트 수가 서로 다르기 때문에, 제2 구간(Td)은 프레임 컨트롤러(140)의 입력 포트에 상응하는 채널 수와 출력 포트에 상응하는 채널 수에 따라 달라질 수 있다.

상기와 같은 동작은, 제2 라인(Line 2) 내지 제n 라인(Line n)에 대하여 반복적으로 수행될 수 있다.

이러한 동작을 위해, 타이밍 생성기(150)는 액티브 픽셀 블록(110)으로부터 픽셀 신호들이 제1 시점 간격(T1 내지 Tn)으로 리드아웃되도록 로우 드라이버(120)로 라인 컨트롤 신호(LCS)를 출력할 수 있다.

제1 구간(Tc)동안, 아날로그-디지털 컨버터 블록(130)은 리드아웃되는 픽셀 신호들에 대해 아날로그-디지털 변환을 수행하여 디지털 픽셀 신호들을 출력하고, 프레임 컨트롤러(140)는 디지털 픽셀 신호들을 수신하여 프레임 메모리(145)에 순차적으로 저장할 수 있다.

제2 구간(Td) 이후, 프레임 컨트롤러(140)는 제2 시점 간격(Tout1 내지 Toutn)으로 디지털 픽셀 신호들을 이미지 보정 블록(170)으로 순차적으로 출력할 수 있다.

이때, 제1 시점 간격(T1 내지 Tn)은 제2 시점 간격(Tout1 내지 Toutn)보다 짧은 간격일 수 있다.

각 라인들(Line 1 내지 Line n)에 대응하여 리드아웃된 픽셀 신호들은 아날로그-디지털 컨버터 블록(130)에 의한 변환을 수행한 이후 프레임 메모리(145)에 병렬로 전송되고, 이러한 동작과는 별도로 프레임 메모리(145)에 저장된 디지털 픽셀 신호들은 출력 인터페이스(180)로 순차적으로 출력될 수 있다. 이로 인해, 라인들(Line 1 내지 Line n) 각각에 대응하는 제2 구간(Td)은, 서로 다른 시간을 가질 수 있다.

즉, 도 5에 도시된 실시 예에서의 제1 시점 간격(T1 내지 Tn)은, 도 4에 도시된 비교 예에서의 시점 간격(t1 내지 tn)보다 짧기 때문에, 출력 인터페이스(180)로의 출력 동작과 무관하게 픽셀 신호들이 빠르게 리드아웃되므로 출력 이미지의 왜곡을 최소화할 수 있게 된다.

따라서, 픽셀 신호들이 프레임 메모리(145)에 저장되기 전의 프레임 레이트(frame rate)는, 픽셀 신호들이 프레임 메모리(145)로부터 출력된 이후의 프레임 레이트보다 높을 수 있다.

도 6은 도 1에 도시된 이미지 센서의 다른 실시 예를 나타내는 도면이다. 도 6에서는 도 1에 도시된 이미지 센서(100)의 일부 구성요소만을 예로 들어 설명한다.

도 1 및 도 6을 참조하면, 다른 실시 예에 따른 이미지 센서(100-2)는, 도 3a에 도시된 이미지 센서(100-1a)와 달리 프레임 컨트롤러(140) 및 프레임 메모리(145)를 제외한 구성요소들을 포함할 수 있다.

타이밍 생성기(150)로부터 출력되는 라인 컨트롤 신호(LCS)에 기초하여, 액티브 픽셀 블록(110)의 하나의 로우 라인 또는 하나 이상의 로우 라인으로부터 소정의 픽셀 단위에 따른 픽셀 신호들이 복수의 컬럼 라인에 상응하는 N(N은 4이상의 정수)개의 채널을 통해 CDS 블록(133)으로 병렬로 출력될 수 있다.

채널 변환부(137)는 N개의 채널을 통해 소정의 픽셀 단위로 수신되는 디지털 픽셀 신호들을 L(L은 N보다 작은 정수)개의 채널을 통해 이미지 보정 블록(170')으로 출력할 수 있다.

이미지 보정 블록(170')은 채널 변환부(137)로부터 L개의 채널을 통해 병렬로 출력되는 디지털 픽셀 신호들에 대응되는 이미지 데이터에 대한 보정을 수행하여 보정된 이미지 데이터를 출력할 수 있다.

출력 인터페이스(180')는 액티브 픽셀 블록(110)으로부터 N개의 채널을 통해 출력되는 L개의 픽셀 단위의 픽셀 신호들을 L개의 채널을 통해 ISP(210)로 출력하게 된다.

따라서, 이미지 처리 시스템(10)에 있어서, 외부의 ISP(210)가 M(M은 L보다 작은 정수)개의 채널을 갖도록 구성된 경우 도 3a 및 도 3b에 도시된 이미지 센서(100-1a, 100-1b)를 포함하도록 구현될 수 있으며, 외부의 ISP(210)가 L(L은 M보다 큰 정수)개의 채널을 갖도록 구성된 경우에는 도 6에 도시된 이미지 센서(100-2)를 포함하도록 구현될 수 있다.

도 7은 도 1에 도시된 이미지 센서를 포함하는 전자 시스템의 일 실시 예를 나타내는 블록도이다.

도 1 및 도 7을 참조하면, 전자 시스템(800)은 MIPI 인터페이스(mobile industry processor interface)를 사용 또는 지원할 수 있는 데이터 처리 장치, 예컨대 이동 전화기, PDA(personal digital assistants), PMP(portable multimedia player), IPTV(internet protocol television) 또는 스마트 폰(smart phone)으로 구현될 수 있다.

전자 시스템(800)은 이미지 센서(100), 어플리케이션 프로세서(application processor;810), 및 디스플레이(850)를 포함한다.

어플리케이션 프로세서(810)에 구현된 CSI 호스트(camera serial interface(CSI) host; 812)는 카메라 시리얼 인터페이스를 통하여 이미지 센서(100)의 CSI 장치(841)와 시리얼 통신할 수 있다. 이때, 예컨대, CSI 호스트(812)는 광 디시리얼라이저(deserializer(DES))를 포함할 수 있고, CSI 장치(841)는 광 시리얼라이저(serializer(SER))를 포함할 수 있다.

어플리케이션 프로세서(810)에 구현된 DSI 호스트(811)는 디스플레이 시리얼 인터페이스(display serial interface(DSI))를 통하여 디스플레이(850)의 DSI 장치(851)와 시리얼 통신할 수 있다. 이때, 예컨대, DSI 호스트(811)는 광 시리얼라이저(SER)를 포함할 수 있고, DSI 장치(851)는 광 디시리얼라이저(DES)를 포함할 수 있다.

실시 예에 따라, 전자 시스템(800)은 어플리케이션 프로세서(810)와 통신할 수 있는 RF 칩(860)을 더 포함할 수 있다. 어플리케이션 프로세서(810)에 포함된 PHY(PHYsical channel; 813)와 RF 칩(860)에 포함된 PHY(861)는 MIPI DigRF에 따라 데이터를 주고받을 수 있다.

실시 예에 따라, 전자 시스템(800)은 GPS(820), 스토리지(storage; 870), 마이크(microphone(MIC); 880), DRAM(dynamic random access memory; 885) 및 스피커(speaker; 890)를 더 포함할 수 있다. 전자 시스템(800)은 Wimax(world interoperability for microwave access; 891), WLAN(wireless lan; 893) 및/또는 UWB(ultra wideband; 895) 등을 이용하여 통신할 수 있다.

도 8은 도 1에 도시된 이미지 센서를 포함하는 전자 시스템의 다른 실시 예를 나타내는 블록도이다.

도 1 및 도 8을 참조하면, 전자 시스템(900)은 이미지 센서(100), 프로세서(910), 메모리(920), 디스플레이 유닛(930) 및 인터페이스(940)를 포함할 수 있다.

프로세서(910)는 이미지 센서(100)의 동작을 제어할 수 있다. 예컨대, 프로세서(910)는 이미지 센서(100)로부터 출력되는 픽셀 신호를 처리하여 이미지 데이터를 생성할 수 있다.

메모리(920)는 이미지 센서(100)의 동작을 제어하기 위한 프로그램과 프로세서(910)에 의해 생성된 이미지 데이터를 저장할 수 있다. 프로세서(910)는 메모리(920)에 저장된 프로그램을 실행할 수 있다. 예컨대, 메모리(920)는 휘발성 메모리 또는 비휘발성 메모리로 구현될 수 있다.

디스플레이 유닛(930)은 프로세서(910) 또는 메모리(920)로부터 출력되는 상기 이미지 데이터를 디스플레이할 수 있다. 예컨대, 디스플레이 유닛(930)은 LCD(Liquid Crystal Display), LED 디스플레이, OLED 디스플레이, AMOLED(Active Matrix Organic Light Emitting Diodes) 디스플레이, 또는 플렉시블 디스플레이(flexible display)일 수 있다.

인터페이스(940)는 이미지 데이터를 입출력하기 위한 인터페이스로 구현될 수 있다. 실시 예에 따라, 인터페이스(940)는 무선 인터페이스로 구현될 수 있다.

본 발명은 또한 컴퓨터로 읽을 수 있는 기록매체에 컴퓨터가 읽을 수 있는 코드로서 구현하는 것이 가능하다. 컴퓨터가 읽을 수 있는 기록매체는 컴퓨터 시스템에 의하여 읽혀질 수 있는 데이터가 저장되는 모든 종류의 기록장치를 포함한다.

컴퓨터가 읽을 수 있는 기록매체의 예로는 ROM, RAM, CD-ROM, 자기 테이프, 플로피 디스크, 광 데이터 저장장치 등이 있다.

또한 컴퓨터가 읽을 수 있는 기록매체는 네트워크로 연결된 컴퓨터 시스템에 분산되어, 분산방식으로 컴퓨터가 읽을 수 있는 코드가 저장되고 실행될 수 있다. 그리고 본 발명을 구현하기 위한 기능적인(functional) 프로그램, 코드 및 코드 세그먼트들은 본 발명이 속하는 기술분야의 프로그래머들에 의해 용이하게 추론될 수 있다.

본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

10; 이미지 처리 시스템
100; CMOS 이미지 센서
110; 픽셀 어레이
120; 로우 드라이버
130; 아날로그 디지털 컨버터
140; 프레임 컨트롤러
145; 프레임 메모리
150; 타이밍 생성기
160; 램프 신호 생성기
170; 이미지 보정 블록
180; 출력 인터페이스
190; 제어 레지스터 블록

Claims

복수의 로우 라인에 대응하는 픽셀 신호를 생성하는 복수의 픽셀들을 포함하는 픽셀 어레이;
상기 복수의 픽셀들의 동작을 제어하기 위한 복수의 제어 신호를 출력하는 로우 드라이버;
상기 복수의 픽셀들로부터 복수의 컬럼 라인을 통해 출력되는 픽셀 신호를 아날로그 디지털 변환하여 디지털 픽셀 신호를 출력하는 복수의 아날로그 디지털 컨버터(analog-digital converter); 및
상기 복수의 로우 라인에 대응하는 픽셀 신호들의 출력을 제어하는 라인 컨트롤 신호를 생성하는 타이밍 생성기를 포함하며,
상기 타이밍 생성기는, 상기 복수의 로우 라인들 중 하나의 로우 라인 또는 하나 이상의 로우 라인으로부터 소정의 픽셀 단위에 따른 픽셀 신호들이 병렬로 출력되도록 상기 로우 드라이버로 상기 라인 컨트롤 신호를 출력하는 이미지 센서.
제1항에 있어서, 상기 복수의 아날로그 디지털 컨버터 각각은,
상기 복수의 컬럼 라인을 통해 상기 복수의 픽셀들로부터 출력되는 픽셀 신호에 대해 상관 이중 샘플링을 수행하는 CDS(correlated double sampling) 블록; 및
상기 상관 이중 샘플링된 신호들 각각을 디지털 픽셀 신호로 변환하고, 변환 결과에 따라 복수의 디지털 픽셀 신호를 출력하는 DBS(databus) 블록을 포함하며,
상기 이미지 센서는, 상기 복수의 컬럼 라인에 상응하는 채널 수를 변환하는 채널 변환부를 더 포함하는 이미지 센서.
제2항에 있어서, 상기 이미지 센서는,
상기 채널 변환부에 의해 변환된 채널들을 통해 상기 DBS 블록으로부터 병렬로 출력되는 상기 복수의 디지털 픽셀 신호들을 프레임 메모리에 저장하고, 상기 저장된 복수의 디지털 픽셀 신호들을 순차적으로 출력하는 프레임 컨트롤러를 더 포함하며,
상기 프레임 메모리는 SRAM(Static random access memory) 또는 DRAM(dynamic random access memory)을 포함하는 휘발성 메모리이며, 상기 프레임 컨트롤러는 상기 프레임 메모리의 저장 영역을 관리하는 이미지 센서.
제3항에 있어서, 상기 채널 변환부는,
상기 복수의 컬럼 라인에 상응하는 N(N은 4이상의 정수)개의 채널 수를 상기 프레임 컨트롤러의 입력 포트에 상응하는 L(L은 N보다 작은 정수)개의 채널 수로 변환하는 이미지 센서.
제4항에 있어서, 상기 프레임 컨트롤러는,
상기 L개의 채널을 통해 출력되는 상기 복수의 디지털 픽셀 신호들을 수신하여 상기 프레임 메모리에 저장하고, 상기 저장된 복수의 디지털 픽셀 신호들을 M(M은 L 이하의 정수)개의 채널을 통해 출력하는 이미지 센서.
제3항에 있어서,
상기 타이밍 생성기는 상기 픽셀 신호들이 상기 픽셀 어레이로부터 제1 시점 간격으로 출력되도록 상기 복수의 로우 라인을 제어하고,
상기 프레임 컨트롤러는 상기 저장된 복수의 디지털 픽셀 신호들을 상기 프레임 메모리로부터 제2 시점 간격으로 출력하며,
상기 제1 시점 간격은 상기 제2 시점 간격보다 짧은 간격인 이미지 센서.
제3항에 있어서, 상기 프레임 컨트롤러는,
상기 DBS 블록으로부터 출력되는 상기 복수의 디지털 픽셀 신호들을 압축하여 상기 프레임 메모리로 출력하는 압축 장치; 및
상기 프레임 메모리에 저장된 신호들을 압축 해제하여 출력하는 압축 해제 장치를 포함하는 이미지 센서.
제5항에 있어서, 상기 이미지 센서는,
상기 프레임 컨트롤러로부터 출력되는 상기 디지털 픽셀 신호들에 대응되는 이미지 데이터에 대한 보정을 수행하여 보정된 이미지 데이터를 출력하는 이미지 보정 블록을 더 포함하며,
상기 복수의 아날로그 디지털 컨버터는 상기 N개의 아날로그 디지털 컨버터를 포함하고, 상기 이미지 보정 블록은 상기 M개의 이미지 보정 회로를 포함하는 이미지 센서.
제4항에 있어서, 상기 이미지 센서는,
상기 DBS 블록으로부터 출력되는 상기 복수의 디지털 픽셀 신호들을 인코딩하여 인코딩된 데이터를 상기 프레임 컨트롤러로 출력하는 인코더; 및
상기 프레임 컨트롤러로부터 전송되는 인코딩된 데이터를 디코딩하여 디코딩된 데이터를 출력하는 디코더를 더 포함하는 이미지 센서.
제3항에 있어서,
상기 프레임 메모리는 제1칩에 구현되고, 상기 픽셀 어레이와 상기 복수의 아날로그 디지털 컨버터는 상기 제1칩에 적층된 제2칩에 구현되는 이미지 센서.