KR101705370B1 - 발광제어부와 이를 이용한 표시장치 - Google Patents

발광제어부와 이를 이용한 표시장치 Download PDF

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Abstract

본 발명은 발광제어부와 이를 이용한 유기발광다이오드 표시장치에 관한 것이다. 본 발명의 발광제어부는 스타트 전압, 게이트하이전압, 상기 게이트하이전압보다 낮은 게이트로우전압, 위상이 순차적으로 지연되는 다수의 게이트 쉬프트 클럭들을 입력받고 종속적으로 접속된 다수의 스테이지들을 이용하여 1 수평기간의 펄스 폭을 갖는 제1 펄스 신호를 순차적으로 출력하는 쉬프트 레지스터 어레이; 상기 스테이지들의 출력단자에 1:1로 연결되고, 상기 게이트하이전압과 상기 게이트로우전압, 및 상기 스테이지들 중 두 개의 출력을 입력받는 다수의 버퍼들을 이용하여 상기 제1 펄스 신호를 4 수평기간의 펄스 폭을 갖는 제2 펄스 신호로 변환하여 출력하는 버퍼 어레이; 상기 게이트 쉬프트 클럭들 각각은 1 수평기간의 펄스 폭을 갖고 1 수평기간 만큼의 위상차로 순차 지연되는 제m-1(m은 자연수) 게이트 쉬프트 클럭, 제m 게이트 쉬프트 클럭, 제m+1 게이트 쉬프트 클럭, 및 제m+2 게이트 쉬프트 클럭을 포함하고, 상기 쉬프트 레지스터 어레이는, 상기 스타트 전압과 제m-1 스테이지의 제1 펄스 신호 중 어느 하나, 상기 제m-1 게이트 쉬프트 클럭, 및 상기 제m 게이트 쉬프트 클럭에 응답하여 자신의 출력단자에 제1 펄스 신호의 전압을 출력하기 시작하고, 상기 제m+2 게이트 쉬프트 클럭에 응답하여 자신의 출력단자 전압을 리셋시키는 제m 스테이지를 포함하고, 상기 버퍼 어레이는, 상기 제m 스테이지로부터 출력되는 상기 제1 펄스 신호에 응답하여 상기 자신의 출력단자에 제2 펄스 신호의 전압을 출력하기 시작하고, 제m+4 스테이지로부터 출력되는 상기 제1 펄스 신호에 응답하여 상기 자신의 출력단자 전압을 리셋시키는 제m 버퍼부를 포함하는 것을 특징으로 한다.

Description

발광제어부와 이를 이용한 표시장치{LIGHT EMITTING CONTROL UNIT AND DISPLAY DEVICE USING THE SAME}
본 발명은 발광제어부와 이를 이용한 표시장치에 관한 것이다.
정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있으며, 근래에는 액정표시장치(LCD: Liquid Crystal Display), 플라즈마표시장치(PDP: Plasma Display Panel), 유기발광다이오드 표시장치(OLED: Organic Light Emitting Diode)와 같은 여러가지 평판표시장치가 활용되고 있다. 이들 평판표시장치 중에서, 유기발광다이오드 표시장치는 저전압 구동이 가능하고, 박형이며, 시야각이 우수하고, 응답속도가 빠른 특성이 있다. 유기발광다이오드 표시장치로서, 다수의 화소가 매트릭스 형태로 위치하여 영상을 표시하는 액티브 매트릭스 타입 유기발광다이오드 표시장치가 널리 사용된다.
액티브 매트릭스 타입 유기발광다이오드 표시장치의 표시패널은 스캔라인과 데이터라인들로 정의되는 다수의 화소들을 포함한다. 화소 어레이는 일반적으로 스캔라인의 게이트펄스에 응답하여 데이터전압을 공급하는 스캔 트랜지스터와 게이트전극에 공급되는 데이터전압에 따라 유기발광다이오드(OLED)에 공급되는 전류의 양을 조절하는 구동 트랜지스터로 구현된다. 하지만, 다수의 화소들 사이에서 발생하는 구동 트랜지스터의 문턱전압에 대한 편차로 인해 유기발광다이오드(OLED)에 공급되는 전류가 원하는 값과 다른 값을 갖게 되어, 발광되는 빛의 휘도가 원하는 값과 달라지는 문제점이 발생하게 된다. 이를 위해, 구동 트랜지스터의 문턱전압을 보상하는 샘플링 트랜지스터를 포함하는 유기발광다이오드 표시장치가 제안되었다. 샘플링 트랜지스터를 포함하는 유기발광다이오드 표시장치에서, 샘플링 트랜지스터가 구동 트랜지스터의 문턱전압을 샘플링하는 동안 발광제어 트랜지스터가 유기발광다이오드(OLED)의 발광을 제어한다. 발광제어를 하지 않으면, 문턱전압(Vth)이 반영되지 아니한 전류(IOLED)가 유기발광다이오드(OLED)에 공급되기 때문이다.
유기발광다이오드 표시장치가 입체영상을 구현하기 위해 240Hz 이상으로 고속구동하는 경우, 1 수평기간이 너무 짧기 때문에, 샘플링 트랜지스터가 구동 트랜지스터의 문턱전압을 제대로 샘플링을 할 수 없는 문제가 있다. 따라서, 240HZ 이상으로 고속구동하는 경우, 샘플링 트랜지스터는 적어도 2 수평기간 동안 샘플링을 하여야 한다. 이 경우 발광제어 트랜지스터는 샘플링 트랜지스터가 샘플링하는 기간보다 더 길게 유기발광다이오드(OLED)의 발광을 제어하여야 한다.
하지만, 기존의 발광제어부는 2 수평기간보다 긴 기간 동안 유기발광다이오드(OLED)의 발광을 제어하는 발광제어신호를 출력하는 경우, 발광제어부에 입력되는 게이트 쉬프트 클럭들이 늘어나게 된다. 따라서, 발광제어부에 입력되는 게이트 쉬프트 클럭들의 배선 증가로 구동회로의 면적이 증가하게 된다. 특히, 발광제어부를 포함한 구동회로를 화소 어레이와 함께 표시패널의 기판상에 직접 형성하는 GIP(Gate Drive-IC In Panel)의 경우, 구동회로의 면적이 더욱 증가하여 내로우 베젤(Bezel)화가 어렵게 되며, 박형화가 어려운 단점이 있다.
또한, 기존의 발광제어부가 4 수평기간 동안에, 유기발광다이오드(OLED)의 발광을 제어하기 위하여 하이논리전압의 발광제어신호(EM_out)를 출력하는 경우, 발광제어부에 입력되는 게이트 쉬프트 클럭들은 4 수평기간의 펄스 폭을 가져야 한다. 이 경우, 발광제어부의 캐패시터들은 기존의 1 수평기간의 펄스 폭을 갖는 게이트 쉬프트 클럭들이 입력될 때보다 오랜 시간 동안 전압을 유지하여야 하므로, 캐패시터의 용량이 커지는 단점이 있다.
본 발명의 목적은 고속 구동에서도 박형화할 수 있는 발광제어부 및 이를 이용한 표시장치를 제공함에 있다.
상기 목적을 달성하기 위하여, 본 발명의 발광제어부는 스타트 전압, 게이트하이전압, 상기 게이트하이전압보다 낮은 게이트로우전압, 위상이 순차적으로 지연되는 다수의 게이트 쉬프트 클럭들을 입력받고 종속적으로 접속된 다수의 스테이지들을 이용하여 1 수평기간의 펄스 폭을 갖는 제1 펄스 신호를 순차적으로 출력하는 쉬프트 레지스터 어레이; 상기 스테이지들의 출력단자에 1:1로 연결되고, 상기 게이트하이전압과 상기 게이트로우전압, 및 상기 스테이지들 중 두 개의 출력을 입력받는 다수의 버퍼들을 이용하여 상기 제1 펄스 신호를 4 수평기간의 펄스 폭을 갖는 제2 펄스 신호로 변환하여 출력하는 버퍼 어레이; 상기 게이트 쉬프트 클럭들 각각은 1 수평기간의 펄스 폭을 갖고 1 수평기간 만큼의 위상차로 순차 지연되는 제m-1(m은 자연수) 게이트 쉬프트 클럭, 제m 게이트 쉬프트 클럭, 제m+1 게이트 쉬프트 클럭, 및 제m+2 게이트 쉬프트 클럭을 포함하고, 상기 쉬프트 레지스터 어레이는, 상기 스타트 전압과 제m-1 스테이지의 제1 펄스 신호 중 어느 하나, 상기 제m-1 게이트 쉬프트 클럭, 및 상기 제m 게이트 쉬프트 클럭에 응답하여 자신의 출력단자에 제1 펄스 신호의 전압을 출력하기 시작하고, 상기 제m+2 게이트 쉬프트 클럭에 응답하여 자신의 출력단자 전압을 리셋시키는 제m 스테이지를 포함하고, 상기 버퍼 어레이는, 상기 제m 스테이지로부터 출력되는 상기 제1 펄스 신호에 응답하여 상기 자신의 출력단자에 제2 펄스 신호의 전압을 출력하기 시작하고, 제m+4 스테이지로부터 출력되는 상기 제1 펄스 신호에 응답하여 상기 자신의 출력단자 전압을 리셋시키는 제m 버퍼부를 포함하는 것을 특징으로 한다.
본 발명의 발광제어부는 스타트 전압, 게이트하이전압, 상기 게이트하이전압보다 낮은 게이트로우전압, 위상이 순차적으로 지연되는 다수의 게이트 쉬프트 클럭들을 입력받고 종속적으로 접속된 다수의 스테이지들을 이용하여 1 수평기간의 펄스 폭을 갖는 제1 펄스 신호를 순차적으로 출력하는 쉬프트 레지스터 어레이; 상기 스테이지들의 출력단자에 1:1로 연결되고, 상기 게이트하이전압과 상기 게이트로우전압, 및 상기 스테이지들 중 두 개의 출력을 입력받는 다수의 버퍼들을 이용하여 상기 제1 펄스 신호를 4 수평기간의 펄스 폭을 갖는 제2 펄스 신호로 변환하여 출력하는 버퍼 어레이; 상기 게이트 쉬프트 클럭들 각각은 1 수평기간의 펄스 폭을 갖고 1 수평기간 만큼의 위상차로 순차 지연되는 제m-1(m은 자연수) 게이트 쉬프트 클럭, 제m 게이트 쉬프트 클럭, 제m+1 게이트 쉬프트 클럭, 및 제m+2 게이트 쉬프트 클럭을 포함하고, 상기 쉬프트 레지스터 어레이는, 상기 스타트 전압과 제m-1 스테이지의 출력 중 어느 하나, 상기 제m-1 게이트 쉬프트 클럭, 및 상기 제m 게이트 쉬프트 클럭에 응답하여 자신의 출력단자에 제1 펄스 신호의 전압을 출력하기 시작하고, 상기 제m+2 게이트 쉬프트 클럭에 응답하여 자신의 출력단자 전압을 리셋시키는 제m 스테이지를 포함하고, 상기 버퍼 어레이는, 상기 제m 스테이지로부터 출력되는 상기 제1 펄스 신호에 응답하여 상기 자신의 출력단자에 제2 펄스 신호의 전압을 출력하기 시작하고, 상기 제m-1 게이트 쉬프트 클럭에 응답하여 상기 자신의 출력단자 전압을 리셋시키는 제m 버퍼부를 포함하는 것을 특징으로 한다.
본 발명의 표시장치는 데이터라인과 스캔라인으로 정의되는 화소 어레이를 포함하고, 상기 화소 어레이의 각 화소는 상기 스캔라인으로부터의 스캔펄스에 응답하여 상기 데이터라인으로부터 데이터전압을 공급받는 스캔 트랜지스터, 발광제어라인으로부터의 발광제어신호에 응답하여 유기발광다이오드의 발광을 제어하는 발광제어 트랜지스터, 및 상기 스캔 트랜지스터로부터의 상기 데이터전압에 응답하여 턴-온되어 상기 유기발광다이오드로 공급하는 전류의 양을 조절하는 구동 트랜지스터를 포함하는 것을 특징으로 하는 표시패널; 상기 데이터라인에 상기 데이터전압을 공급하는 데이터 구동회로; 및 상기 스캔라인에 상기 스캔펄스를 순차적으로 공급하는 스캔 제어부와, 상기 발광제어라인에 상기 발광제어신호를 순차적으로 공급하는 발광 제어부를 포함하는 스캔 구동회로를 구비하고, 상기 발광제어부는, 스타트 전압, 게이트하이전압, 상기 게이트하이전압보다 낮은 게이트로우전압, 위상이 순차적으로 지연되는 다수의 게이트 쉬프트 클럭들을 입력받고 종속적으로 접속된 다수의 스테이지들을 이용하여 1 수평기간의 펄스 폭을 갖는 제1 펄스 신호를 순차적으로 출력하는 쉬프트 레지스터 어레이; 상기 스테이지들의 출력단자에 1:1로 연결되고, 상기 게이트하이전압과 상기 게이트로우전압, 및 상기 스테이지들 중 두 개의 출력을 입력받는 다수의 버퍼들을 이용하여 상기 제1 펄스 신호를 4 수평기간의 펄스 폭을 갖는 제2 펄스 신호로 변환하여 출력하는 버퍼 어레이; 상기 게이트 쉬프트 클럭들 각각은 1 수평기간의 펄스 폭을 갖고 1 수평기간 만큼의 위상차로 순차 지연되는 제m-1(m은 자연수) 게이트 쉬프트 클럭, 제m 게이트 쉬프트 클럭, 제m+1 게이트 쉬프트 클럭, 및 제m+2 게이트 쉬프트 클럭을 포함하고, 상기 쉬프트 레지스터 어레이는, 상기 스타트 전압과 제m-1 스테이지의 제1 펄스 신호 중 어느 하나, 상기 제m-1 게이트 쉬프트 클럭, 및 상기 제m 게이트 쉬프트 클럭에 응답하여 자신의 출력단자에 제1 펄스 신호의 전압을 출력하기 시작하고, 상기 제m+2 게이트 쉬프트 클럭에 응답하여 자신의 출력단자 전압을 리셋시키는 제m 스테이지를 포함하고, 상기 버퍼 어레이는, 상기 제m 스테이지로부터 출력되는 상기 제1 펄스 신호에 응답하여 상기 자신의 출력단자에 제2 펄스 신호의 전압을 출력하기 시작하고, 제m+4 스테이지로부터 출력되는 상기 제1 펄스 신호에 응답하여 상기 자신의 출력단자 전압을 리셋시키는 제m 버퍼부를 포함하는 것을 특징으로 한다.
본 발명의 표시장치는 데이터라인과 스캔라인으로 정의되는 화소 어레이를 포함하고, 상기 화소 어레이의 각 화소는 상기 스캔라인으로부터의 스캔펄스에 응답하여 상기 데이터라인으로부터 데이터전압을 공급받는 스캔 트랜지스터, 발광제어라인으로부터의 발광제어신호에 응답하여 유기발광다이오드의 발광을 제어하는 발광제어 트랜지스터, 및 상기 스캔 트랜지스터로부터의 상기 데이터전압에 응답하여 턴-온되어 상기 유기발광다이오드로 공급하는 전류의 양을 조절하는 구동 트랜지스터를 포함하는 것을 특징으로 하는 표시패널; 상기 데이터라인에 상기 데이터전압을 공급하는 데이터 구동회로; 및 상기 스캔라인에 상기 스캔펄스를 순차적으로 공급하는 스캔 제어부와, 상기 발광제어라인에 상기 발광제어신호를 순차적으로 공급하는 발광 제어부를 포함하는 스캔 구동회로를 구비하고, 상기 발광제어부는, 스타트 전압, 게이트하이전압, 상기 게이트하이전압보다 낮은 게이트로우전압, 위상이 순차적으로 지연되는 다수의 게이트 쉬프트 클럭들을 입력받고 종속적으로 접속된 다수의 스테이지들을 이용하여 1 수평기간의 펄스 폭을 갖는 제1 펄스 신호를 순차적으로 출력하는 쉬프트 레지스터 어레이; 상기 스테이지들의 출력단자에 1:1로 연결되고, 상기 게이트하이전압과 상기 게이트로우전압, 및 상기 스테이지들 중 두 개의 출력을 입력받는 다수의 버퍼들을 이용하여 상기 제1 펄스 신호를 4 수평기간의 펄스 폭을 갖는 제2 펄스 신호로 변환하여 출력하는 버퍼 어레이; 상기 게이트 쉬프트 클럭들 각각은 1 수평기간의 펄스 폭을 갖고 1 수평기간 만큼의 위상차로 순차 지연되는 제m-1(m은 자연수) 게이트 쉬프트 클럭, 제m 게이트 쉬프트 클럭, 제m+1 게이트 쉬프트 클럭, 및 제m+2 게이트 쉬프트 클럭을 포함하고, 상기 쉬프트 레지스터 어레이는, 상기 스타트 전압과 제m-1 스테이지의 출력 중 어느 하나, 상기 제m-1 게이트 쉬프트 클럭, 및 상기 제m 게이트 쉬프트 클럭에 응답하여 자신의 출력단자에 제1 펄스 신호의 전압을 출력하기 시작하고, 상기 제m+2 게이트 쉬프트 클럭에 응답하여 자신의 출력단자 전압을 리셋시키는 제m 스테이지를 포함하고, 상기 버퍼 어레이는, 상기 제m 스테이지로부터 출력되는 상기 제1 펄스 신호에 응답하여 상기 자신의 출력단자에 제2 펄스 신호의 전압을 출력하기 시작하고, 상기 제m-1 게이트 쉬프트 클럭에 응답하여 상기 자신의 출력단자 전압을 리셋시키는 제m 버퍼부를 포함하는 것을 특징으로 한다.
본 발명은 4상 또는 5상의 게이트 쉬프트 클럭들을 이용하여 유기발광다이오드의 발광을 4 수평기간 동안 제어하는 발광제어신호를 출력하는 발광제어부를 포함한다. 그 결과, 본 발명은 발광제어부에 입력되는 게이트 쉬프트 클럭들의 배선이 감소되므로, 고속구동을 하는 유기발광다이오드 표시장치도 박형화할 수 있다.
또한, 본 발명은 1 수평기간의 펄스 폭을 갖는 게이트 쉬프트 클럭들을 이용한다. 그 결과, 본 발명은 발광제어부의 캐패시터의 용량을 줄일 수 있다.
도 1은 본 발명의 유기발광다이오드 표시장치의 화소에 대한 등가회로도이다.
도 2a는 60Hz에서 스캔펄스, 샘플링신호, 및 발광제어신호를 나타내는 파형도이다.
도 2b는 240Hz에서 스캔펄스, 샘플링신호, 및 발광제어신호를 나타내는 파형도이다.
도 3a 및 도 3b는 본 발명의 제1 실시예에 따른 발광제어부를 나타내는 블록도이다.
도 4는 본 발명의 제1 실시예에 따른 발광제어부의 쉬프트 레지스터부를 상세히 나타내는 회로도이다.
도 5는 본 발명의 제1 실시예에 따른 발광제어부의 버퍼부를 상세히 나타내는 회로도이다.
도 6은 본 발명의 제1 실시예에 따른 발광제어부의 입력 및 출력 신호들을 보여주는 파형도이다.
도 7a 및 도 7b는 본 발명의 제2 실시예에 따른 발광제어부를 나타내는 블록도이다.
도 8은 본 발명의 제2 실시예에 따른 발광제어부의 쉬프트 레지스터부를 상세히 나타내는 회로도이다.
도 9는 본 발명의 제2 실시예에 따른 발광제어부의 버퍼부를 상세히 나타내는 회로도이다.
도 10은 본 발명의 제2 실시예에 따른 발광제어부의 입력 및 출력 신호들을 보여주는 파형도이다.
도 11은 본 발명의 실시예에 따른 유기발광다이오드 표시장치를 개략적으로 보여주는 블록도이다.
이하 첨부된 도면을 참조하여 유기발광다이오드 표시장치를 중심으로 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.
본 발명의 표시장치는 액정표시소자(Liquid Crystal Display, LCD), 전계 방출 표시소자(Field Emission Display, FED), 플라즈마 디스플레이 패널(Plasma Display Panel, PDP), 유기발광다이오드 소자(Organic Light Emitting Diode, OLED) 등의 평판 표시소자로 구현될 수 있다. 본 발명은 아래의 실시예에서 유기발광다이오드 표시소자를 중심으로 예시하였지만, 유기발광다이오드 표시소자에 한정되지 않는 것에 주의하여야 한다.
이하의 설명에서 사용되는 구성요소들의 명칭은 명세서 작성의 용이함을 고려하여 선택된 것으로, 실제 제품의 명칭과는 상이할 수 있다.
도 1은 본 발명의 유기발광다이오드 표시장치의 화소에 대한 등가회로도이다. 도 1을 참조하면, 유기발광다이오드 표시장치의 화소(P)는 서로 교차하는 스캔라인(GL)과 데이터라인(DL)로 정의된다. 각 화소(P)는 스캔 트랜지스터(Tscan), 구동 트랜지스터(Td), 샘플링 트랜지스터(Tsam), 발광제어 트랜지스터(Tem), 제1 및 제2 초기화 트랜지스터(Tref1, Tref2)와, 유기발광다이오드(OLED) 등을 포함한다.
스캔 트랜지스터(Tscan)의 게이트전극은 스캔라인(GL)과 연결되고, 소스전극은 데이터라인(DL)에 연결되며, 드레인전극은 스토리지 캐패시터(C)와 연결된다. 여기서, 스캔 트랜지스터(Tscan)와 스토리지 캐패시터의 접점은 N1 노드(N1)로 정의된다.
구동 트랜지스터(Td)의 게이트전극은 스토리지 캐패시터(C)와 연결되고, 소스전극은 전원전압배선(VDDL)에 연결되며, 드레인전극은 샘플링 트랜지스터(Tsam)의 드레인전극, 및 발광제어 트랜지스터(Tem)의 소스전극에 연결된다. 여기서, 구동 트랜지스터(Td)와 스토리지 캐패시터(C)의 접점은 N2 노드(N2)로 정의된다.
샘플링 트랜지스터(Tsam)의 게이트전극은 샘플링제어라인(SL)에 연결되고, 소스전극은 N2 노드(N2)에 연결되며, 드레인전극은 구동 트랜지스터(Td)의 드레인전극과 연결된다.
발광제어 트랜지스터(Tem)의 게이트전극은 발광제어라인(EL)과 연결되고, 소스전극은 구동 트랜지스터(Td)의 드레인전극과 연결되며, 드레인 전극은 유기발광다이오드(OLED)의 제1 전극, 즉 애노드(ANODE)에 연결된다. 유기발광다이오드(OLED)의 제2 전극, 즉 캐소드(CATHODE)는 그라운드 전압(GND) 에 연결된다.
제1 초기화 트랜지스터(Tref1)의 게이트전극은 초기화제어라인(RL)과 연결되고, 소스전극은 초기화배선(VREF)에 연결되며, 드레인전극은 N1 노드(N1)와 연결된다. 제2 초기화 트랜지스터(Tref2)의 게이트전극은 초기화제어라인(RL)과 연결되고, 소스전극은 초기화배선(VREF)에 연결되며, 드레인전극은 N2 노드(N2)와 연결된다.
스캔 트랜지스터(Tscan), 구동 트랜지스터(Td), 제1 및 제2 초기화 트랜지스터들(Tref1, Tref2), 샘플링 트랜지스터(Tsam), 및 발광제어 트랜지스터(Tem)는 P 타입 MOS-FET으로 구현될 수 있다.
스캔 트랜지스터(Tscan)는 스캔라인(GL)으로부터의 로우논리전압의 스캔펄스(또는 게이트펄스)에 응답하여 턴-온되어, 데이터전압을 N1 노드(N1)에 공급한다. 구동 트랜지스터(Td)는 게이트전극에 인가된 데이터전압의 레벨에 따라, 구동 트랜지스터(Td)를 통과하는 전류(IOLED)의 양을 다르게 조절한다.
샘플링 트랜지스터(Tsam)는 샘플링제어라인(SL)으로부터의 로우논리전압의 스캔펄스에 응답하여 턴-온되어 구동 트랜지스터(Td)의 문턱전압(Vth)을 샘플링하게 된다. 샘플링 트랜지스터(Tsam)가 구동 트랜지스터(Td)의 문턱전압(Vth)을 샘플링하여 구동 트랜지스터(Td)의 게이트전극에 반영함으로써, 구동 트랜지스터(Td)의 소스전극으로부터 드레인전극으로 흐르는 전류(IOLED)는 구동 트랜지스터(Td)의 문턱전압(Vth)에 의존하지 않게 된다.
발광제어 트랜지스터(Tem)는 발광제어라인(EL)으로부터의 발광제어신호(EM_out)에 응답하여 턴-온된다. 발광제어 트랜지스터(Tem)가 턴-온된 기간 동안 구동 트랜지스터(Td)를 통과한 전류(IOLED)는 발광제어 트랜지스터(Tem)를 통과해 유기발광다이오드(OLED)를 구동시킨다.
발광제어 트랜지스터(Tem)는 샘플링 트랜지스터(Tsam)가 구동 트랜지스터(Td)의 문턱전압(Vth)을 샘플링하는 동안 유기발광다이오드(OLED)의 발광을 제어한다. 샘플링 트랜지스터(Tsam)가 구동 트랜지스터(Td)의 문턱전압(Vth)을 샘플링하는 동안 유기발광다이오드(OLED)의 발광을 제어하지 않으면, 문턱전압(Vth)이 반영되지 아니한 전류(IOLED)가 유기발광다이오드(OLED)에 공급되어 발광되기 때문이다.
제1 및 제2 초기화제어 트랜지스터들(Tref1, Tref2)은 초기화제어라인(RL)으로부터 로우논리전압의 초기화제어신호(REF_out)에 응답하여 턴-온되고, 초기화배선(VREFL)의 초기화전압을 N1, 및 N2 노드(N1, N2)에 공급한다.
스토리지 캐패시터(C)는 N1 노드(N1)에서의 전압 변화량(ΔV)을 커플링(coupling)하여, N2 노드(N2)에 반영한다. 즉, N1 노드(N1)에서 전압변화가 발생하는 경우에, 전압 변화량(ΔV)이 스토리지 캐패시터(C)에 의해 커플링(coupling)됨으로써, 전압 변화량(ΔV)이 N2 노드(N2)에 반영된다.
도 2a 및 도 2b는 60Hz 및 240Hz에서 스캔펄스(SP), 초기화제어신호(REF_out), 샘플링제어신호(SAM_out), 및 발광제어신호(EM_out)를 나타내는 파형도이다. 이에 대하여는 도 1을 결부하여 설명한다.
도 2a 및 도 2b를 참조하면, 스캔펄스(SP)는 스캔라인(GL)을 통해 스캔 트랜지스터(Tscan)의 게이트전극에 인가된다. 스캔 트랜지스터(Tscan)는 로우논리전압의 스캔펄스(SP)에 응답하여 턴-온되어 데이터전압을 통과시킨다. 초기화제어신호(REF_out)은 초기화제어라인(RL)을 통해 제1 및 제2 초기화 트랜지스터들(Tref1, Tref2)의 게이트전극에 인가된다. 제1 및 제2 초기화 트랜지스터들(Tref1, Tref2)은 로우논리전압의 초기화제어신호(REF_out)에 응답하여 턴-온되어 초기화전압을 통과시킨다. 샘플링제어신호(SAM_out)은 샘플링제어라인(SL)을 통해 샘플링 트랜지스터(Tsam)의 게이트전극에 인가된다. 샘플링 트랜지스터(Tsam)는 로우논리전압의 샘플링제어신호(SAM_out)에 응답하여 턴-온되어 구동 트랜지스터(Td)의 문턱전압을 샘플링한다. 발광제어신호(EM_out)는 발광제어라인(EL)을 통해 발광제어 트랜지스터(Tem)의 게이트 전극에 인가된다. 발광제어 트랜지스터(Tem)는 로우논리전압의 발광제어신호(EM_out)에 응답하여 턴-온되어 유기발광다이오드(OLED)를 발광시킨다.
도 2a 및 도 2b와 같이, 60Hz 구동시 1 수평기간은 240Hz 구동시 1 수평기간보다 4배 길다. 60Hz 구동시 샘플링 트랜지스터(Tsam)가 1 수평기간 동안 구동 트랜지스터(Td)의 문턱전압을 샘플링하더라도, 충분히 긴 시간 동안 샘플링할 수 있다. 하지만, 240Hz 구동시 1 수평기간이 너무 짧기 때문에, 샘플링 트랜지스터(Tsam)가 1 수평기간 동안 구동 트랜지스터(Td)의 문턱전압을 샘플링하는 경우, 제대로 샘플링할 수 없다. 따라서, 240Hz 구동시 샘플링 트랜지스터(Tsam)는 도 2b와 같이 적어도 2 수평기간 동안 샘플링제어신호(SAM_out)에 응답하여 턴-온되어 구동 트랜지스터(Td)의 문턱전압을 샘플링을 하여야 한다. 이 경우, 발광제어부는 초기화 트랜지스터들(Tref1, Tref2), 샘플링 트랜지스터(Tsam), 및 스캔 트랜지스터(Tscan)가 턴-온되는 4 수평기간 동안에, 유기발광다이오드(OLED)의 발광을 제어하는 발광제어신호(EM_out)를 출력하여야 한다.
하지만, 기존의 발광제어부가 유기발광다이오드(OLED)의 발광을 제어하기 위하여 4 수평기간 동안 하이논리 펄스를 갖는 발광제어신호(EM_out)를 출력하는 경우, 발광제어부에 소정의 위상차가 지연되는 7상 게이트 쉬프트 클럭들이 입력되어야 한다. GIP의 경우, 발광제어부에 입력되는 게이트 쉬프트 클럭들의 배선 증가로 구동회로의 면적이 증가하게 되어, 베젤(Bezel)이 커지게 되며, 박형화가 어려운 단점이 있다.
또한, 기존의 발광제어부가 유기발광다이오드(OLED)의 발광을 제어하기 위하여 4 수평기간 동안 하이논리 펄스를 갖는 발광제어신호(EM_out)를 출력하는 경우, 발광제어부에 입력되는 게이트 쉬프트 클럭들은 4 수평기간의 펄스 폭을 가져야 한다. 이 경우, 발광제어부의 캐패시터들은 기존의 1 수평기간의 펄스 폭을 갖는 게이트 쉬프트 클럭들이 입력될 때보다 오랜 시간 동안 전압을 유지하여야 하므로, 캐패시터의 용량이 커지는 단점이 있다.
이하에서, 1 수평기간의 펄스 폭을 갖는 4상 또는 5상의 게이트 쉬프트 클럭들을 이용함에도, 240Hz 이상으로 고속구동시에도 발광제어부의 캐패시터 용량을 그대로 유지하고, 유기발광다이오드 표시장치를 박형화할 수 있는 본 발명의 발광제어부의 구성에 대하여 살펴본다.
도 3a 및 도 3b는 본 발명의 제1 실시예에 따른 발광제어부를 나타내는 블록도이다. 도 4는 본 발명의 제1 실시예에 따른 발광제어부의 쉬프트 레지스터 어레이의 스테이지를 상세히 나타내는 회로도이다. 도 5는 본 발명의 제1 실시예에 따른 발광제어부의 버퍼 어레이의 버퍼부를 상세히 나타내는 회로도이다.
도 3a 내지 도 5를 참조하면, 본 발명의 제1 실시예에 따른 발광제어부는 쉬프트 레지스터 어레이(SRO array)와 버퍼 어레이(BUF array)를 구비하며, 쉬프트 레지스터 어레이(SRO array)와 버퍼부 어레이(BUF array) 각각은 종속적으로 접속되어 있다. 쉬프트 레지스터 어레이(SRO array)는 제1 내지 제n 스테이지들(SRO(1)~SRO(n))을 포함하고, 버퍼 어레이(BUF array)는 제1 내지 제n 버퍼부(BUF(1)~BUF(n))를 포함한다.
또한, 본 발명의 제1 실시예에 따른 발광제어부는 더미 쉬프트 레지스터 어레이(DSRO array)를 더 구비하며, 더미 쉬프트 레지스터 어레이(DSRO array)도 종속적으로 접속되어 있다. 더미 쉬프트 레지스터 어레이(DSRO array)는 제n+1 내지 제n+4 스테이지들(DSRO(n+1)~DSRO(n+4))을 포함한다.
쉬프트 레지스터 어레이(SRO array), 및 더미 쉬프트 레지스터 어레이(DSRO array)에는 소정의 위상차만큼 쉬프트되고 게이트하이전압(VGH)과 게이트로우전압(VGL) 사이에서 스윙하는 4상 게이트 쉬프트 클럭들(clk(m-1)~clk(m+2)) 중에 3개의 게이트 쉬프트 클럭들이 입력된다.
쉬프트 레지스터 어레이(SRO array)는 제1 내지 제n 스테이지들(SRO(1)~SRO(n))을 포함한다. 제m 스테이지(SRO(m), m은 n보다 작거나 같은 자연수)에 입력되는 3개의 게이트 쉬프트 클럭들은 제m-1, 제m, 및 제m+2 게이트 쉬프트 클럭들(clk(m-1), clk(m), clk(m+2))이다. 제p 더미 스테이지(DSRO(p), p는 n+1보다 크거나 같고, n+4보다 작거나 같은 자연수)에 입력되는 3개의 게이트 쉬프트 클럭들은 제p-1, 제p, 및 제p+2 게이트 쉬프트 클럭들(clk(p-1), clk(p), clk(p+2))이다.
또한, 쉬프트 레지스터 어레이(SRO array), 및 더미 쉬프트 레지스터 어레이(DSRO array) 각각은 게이트하이전압(VGH)과 게이트로우전압(VGL)이 공급된다. 게이트하이전압(VGH)은 쉬프트 레지스터 어레이(SRO array)의 트랜지스터들의 문턱전압의 절대값보다 낮은 전압으로 설정되고, 게이트로우전압(VGL)은 트랜지스터들의 문턱전압의 절대값보다 높은 전압으로 설정된다. 게이트하이전압(VGH)은 20V 정도로 설정될 수 있고, 게이트로우전압(VGL)은 대략 -5V 정도로 설정될 수 있다.
제m 스테이지(SRO(m))의 스타트 단자(start)에는 스타트 전압(VST), 또는 제m-1 스테이지의 제1 펄스 신호(SRO_out(m-1))가 입력된다. 제m 스테이지(SRO(m))의 리셋 단자(reset)에는 제m+2 게이트 쉬프트 클럭(clk(m+2))이 입력된다. 또한, 제m 스테이지(SRO(m))의 클럭 단자들에는 제m-1 및 제m 게이트 쉬프트 클럭들(clk(m-1), clk(m))이 입력된다. 제m 스테이지(SRO(m)), 및 제p 더미 스테이지(DSRO(p))는 1 수평기간의 펄스 폭을 갖는 제1 펄스 신호를 출력한다. 제1 펄스 신호는 로우 논리 펄스 신호이다.
제m 스테이지(SRO(m))의 제1 펄스 신호(SRO_out(m))는 제m+1 스테이지(SRO_out(m+1))의 스타트 단자(start)와 제m 버퍼부(BUF(m))의 스타트 단자(start)에 입력된다. 또한, 제m 스테이지의 제1 펄스 신호(SRO_out(m))는 제m-4 버퍼부(BUF(m-4))의 리셋 단자(reset)에 입력된다. 하지만, 제1 내지 제4 스테이지(SRO(1)~SRO(4))의 제1 펄스 신호(SRO_out(1)~SRO_out(4))는 버퍼부의 리셋 단자(reset)에 입력되지 않는다.
제p 더미 스테이지(DSRO(p))의 스타트 단자(start)에는 제n 스테이지의 제1 펄스 신호(SRO_out(n)) 또는 제p-1 더미 스테이지의 제1 펄스 신호(SRO_out(p-1))이 입력된다. 제p 더미 스테이지(DSRO(p))의 리셋 단자(reset)에는 제p+2 게이트 쉬프트 클럭(clk(p+2))이 입력된다. 또한, 제p 더미 스테이지(SRO(p))의 클럭 단자들에는 제p-1 및 제p 게이트 쉬프트 클럭들(clk(p-1), clk(p))이 입력된다. 제p 더미 스테이지의 제1 펄스 신호(SRO_out(p))는 제p+1 더미 스테이지(SRO_out(p+1))의 스타트 단자(start)에 입력된다.
버퍼 어레이(BUF array)는 제1 내지 제n 버퍼부(BUF(1)~BUF(n))를 포함한다. 제1 내지 제n 버퍼부(BUF(1)~BUF(n))에는 게이트하이전압(VGH)과 게이트로우전압(VGL)이 공급된다. 제m 버퍼부(BUF(m))의 스타트 단자(start)에는 제m 스테이지의 제1 펄스 신호(SRO_out(m))가 입력된다. 제m 버퍼부(BUF(m))의 리셋 단자(reset)에는 제m+4 스테이지의 제1 펄스 신호(SRO_out(m+4))이 입력된다. 다만, 제n-3 내지 제n 버퍼부들(BUF(n-3)~BUF(n)) 각각의 리셋 단자(reset)에는 더미 스테이지들 각각의 제1 펄스 신호(DSRO_out(n+1)~DSRO_out(n+4))가 입력된다. 예를 들어, 제n-3 버퍼부(BUF(n-3))의 리셋 단자(reset)에는 제n+1 더미 스테이지의 제1 펄스 신호(DSRO_out(n+1))가 입력되고, 제n-2 버퍼부(BUF(n-2))의 리셋 단자(reset)에는 제n+2 더미 스테이지의 제1 펄스 신호(DSRO_out(n+2))가 입력된다. 제m 버퍼부(BUF(m))는 4 수평기간의 펄스 폭을 갖는 제2 펄스 신호를 출력한다. 제m 버퍼부의 제2 펄스 신호(EM_out(m))는 제m 발광제어라인에 공급된다. 제2 펄스 신호는 하이 논리 펄스 신호이다. 제2 펄스 신호는 발광제어부의 최종 출력 신호인 발광제어신호가 된다.
제m 스테이지(SRO(m)), 및 제p 더미 스테이지(SRO(p))의 회로 구성은 도 4와 실질적으로 동일하다. 여기서는 제m 스테이지(SRO(m))를 중심으로 설명한다.
도 4를 참조하면, 제m 스테이지(SRO(m))는, 제m 버퍼부(BUF(m))의 스타트 단자(start)와 제m+1 스테이지(SRO(m+1))의 스타트 단자(start)와, 제m-4 버퍼부(BUF(m-4))의 리셋 단자(reset)에 입력될 제m 스테이지의 제1 펄스 신호(SRO_out(m))을 출력하는 제1 출력노드, Q 노드(Q)의 전압에 따라 턴-온되어 제m 게이트 쉬프트 클럭(clk(m))을 제1 출력노드에 공급하여 제1 출력노드를 방전시키는 제1 풀다운 트랜지스터, QB 노드(QB)의 전압에 따라 턴-온되어 게이트하이전압(VGH)을 제1 출력노드에 공급하여 제1 출력노드를 충전시키는 제1 풀업 트랜지스터를 포함한다. 또한, 제m 스테이지(SRO(m))는, 스타트 전압(VST) 또는 제m-1 스테이지의 제1 펄스 신호(SRO_out(m-1)에 응답하여 QB 노드(QB)를 충전시키는 QB 노드 충전회로, 제m-1 게이트 쉬프트 클럭(clk(m-1))에 응답하여 Q 노드(Q)를 방전시키는 Q 노드 방전회로, 제m+2 게이트 쉬프트 클럭(clk(m+2))에 응답하여 QB 노드(QB)를 방전시키는 QB 노드 방전회로, 및 QB 노드(QB)의 게이트로우전압(VGL)에 응답하여 Q 노드(Q)를 충전시키는 Q 노드 충전회로를 더 포함한다. 도 4에 예시된 트랜지스터들은 P 타입 MOS-FET으로 구현된다. 다만, 트랜지스터들은 P 타입 MOS-FET에 한정되지 않고, N 타입 MOS-FET으로 구현될 수 있다.
QB 노드 충전회로는 제5, 및 제5C 트랜지스터들(T5, T5C)을 포함한다. 제5, 및 제5C 트랜지스터들(T5, T5C)은 로우논리전압의 스타트 전압(VST) 또는 제m-1 스테이지의 제1 펄스 신호(SRO_out(m-1)에 응답하여 QB 노드(QB)를 충전시킨다. 제5 트랜지스터(T5)는 로우논리전압의 스타트 전압(VST) 또는 제m-1 스테이지의 제1 펄스 신호(SRO_out(m-1))에 응답하여 QB 노드(QB)를 게이트하이전압(VGH)으로 충전시킨다. 제5 트랜지스터(T5)의 게이트전극에는 스타트 전압(VST) 또는 제m-1 스테이지의 제1 펄스 신호(SRO_out(m-1))가 인가되고, 소스전극은 제5 트랜지스터(T5C)의 드레인전극에 접속되며, 드레인전극은 QB 노드(QB)에 접속된다. 제5C 트랜지스터(T5C)는 로우논리전압의 스타트 전압(VST) 또는 제m-1 스테이지의 제1 펄스 신호(SRO_out(m-1))에 응답하여 제5 트랜지스터(T5)의 소스전극에 게이트하이전압(VGH)을 공급한다. 제5C 트랜지스터(T5C)의 게이트전극에는 스타트 전압(VST) 또는 제m-1 스테이지의 제1 펄스 신호(SRO_out(m-1))가 인가되고, 소스전극에는 게이트하이전압(VGH)이 인가되며, 드레인전극은 제5 트랜지스터(T5)의 소스전극에 접속된다.
Q 노드 방전회로는 제1 및 제2 트랜지스터들(T1, T2)을 포함한다. 제1 트랜지스터(T1)는 로우논리전압의 스타트 전압(VST) 또는 제m-1 스테이지의 제1 펄스 신호(SRO_out(m-1))에 응답하여 로우논리전압의 스타트 전압(VST) 또는 제m-1 스테이지의 제1 펄스 신호(SRO_out(m-1))를 제2 트랜지스터(T2)의 드레인전극에 공급한다. 제1 트랜지스터(T1)의 게이트전극, 및 드레인전극에는 스타트 전압(VST) 또는 제m-1 스테이지의 제1 펄스 신호(SRO_out(m-1))가 인가되고, 소스전극은 제2 트랜지스터(T2)의 드레인전극에 접속된다. 제2 트랜지스터(T2)는 로우논리전압의 제m-1 게이트 쉬프트 클럭(clk(n-1))에 응답하여 Q 노드(Q)를 로우논리전압의 스타트 전압(VST) 또는 제m-1 스테이지의 제1 펄스 신호(SRO_out(m-1))로 방전시킨다. 제2 트랜지스터(T2)의 게이트전극에는 제m-1 게이트 쉬프트 클럭(clk(n-1))이 인가되고, 드레인전극에는 스타트 전압(VST) 또는 제m-1 스테이지의 제1 펄스 신호(SRO_out(m-1))가 인가되며, 소스전극은 Q 노드(Q)에 접속된다.
QB 노드 방전회로는 제4, 및 제4C 트랜지스터들(T4, T4C)을 포함한다. 제4, 및 제4C 트랜지스터들(T4, T4C)은 로우논리전압의 제m+2 게이트 쉬프트 클럭(clk(m+2))에 응답하여 QB 노드(QB)를 방전시킨다. 제4 트랜지스터(T4)는 로우논리전압의 제m+2 게이트 쉬프트 클럭(clk(m+2))에 응답하여 제4C 트랜지스터(T4C)의 드레인전극에 게이트로우전압(VGL)을 공급한다. 제4 트랜지스터(T4)의 게이트전극에는 제m+2 게이트 쉬프트 클럭(clk(m+2))이 인가되고, 드레인전극에는 게이트로우전압(VGL)이 인가되며, 소스전극은 제4C 트랜지스터(T4C)의 드레인전극에 접속된다. 제4C 트랜지스터(T4C)는 로우논리전압의 제m+2 게이트 쉬프트 클럭(clk(m+2))에 응답하여 QB 노드(QB)를 게이트로우전압(VGL)으로 방전시킨다. 제4C 트랜지스터(T4C)의 게이트전극에는 제m+2 게이트 쉬프트 클럭(clk(m+2))이 인가되고, 드레인전극은 제4 트랜지스터(T4)의 소스전극에 접속되며, 소스전극은 QB 노드(QB)에 접속된다.
Q 노드 충전회로는 제3, 및 제3C 트랜지스터들(T3, T3C)을 포함한다. 제3, 및 제3C 트랜지스터들(T3, T3C)은 QB 노드(QB)의 게이트로우전압(VGL)에 응답하여 Q 노드(Q)를 충전시킨다. 제3 트랜지스터(T3)는 QB 노드(QB)의 게이트로우전압(VGL)에 응답하여 Q 노드(Q)를 게이트하이전압(VGH)으로 충전시킨다. 제3 트랜지스터(T3)의 게이트전극은 QB 노드에 접속되고, 소스전극은 제3C 트랜지스터(T3C)의 드레인전극에 접속되며, 드레인전극은 Q 노드(Q)에 접속된다. 제3C 트랜지스터(T3C)는 QB 노드(QB)의 게이트로우전압(VGL)에 응답하여 제3 트랜지스터의 소스전극에 게이트하이전압(VGH)을 공급한다. 제3C 트랜지스터(T3C)의 게이트전극은 QB 노드에 접속되고, 소스전극에는 게이트하이전압(VGH)이 인가되며, 드레인전극은 제3 트랜지스터(T3)의 소스전극에 접속된다.
제1 풀다운 트랜지스터는 제6 트랜지스터(T6)를 포함한다. 제6 트랜지스터(T6)는 Q 노드(Q)의 게이트로우전압(VGL)에 응답하여 드레인전극에 인가되는 제m 게이트 쉬프트 클럭(clk(m))을 제1 출력노드로 출력한다. 제6 트랜지스터(T6)는 로우논리전압의 제m 게이트 쉬프트 클럭(clk(m))과 게이트로우전압(VGL)으로 방전된 Q 노드(Q)의 부트스트래핑으로, Q 노드(Q)의 전압을 더욱 하강시킨다. 제6 트랜지스터(T6)의 게이트전극은 Q 노드(Q)에 접속되고, 드레인전극에는 제m 게이트 쉬프트 클럭(clk(m))이 인가되며, 소스전극은 제1 출력노드에 접속된다.
제1 풀업 트랜지스터는 제7 트랜지스터(T7)를 포함한다. 제7 트랜지스터(T7)는 QB 노드(QB)의 게이트로우전압(VGL)에 응답하여 제1 출력노드를 게이트하이전압(VGH)으로 충전시킨다. 제7 트랜지스터(T7)의 게이트전극은 QB 노드(QB)에 접속되고, 소스전극에는 게이트하이전압(VGH)이 인가되며, 드레인전극은 제1 출력노드에 접속된다.
제m 스테이지(SRO(m))는 제1 내지 제3 캐패시터(C1, C2, C3)를 더 포함한다. 제1 캐패시터(Capacitor)(C1)는 Q 노드(Q)와 게이트하이전압(VGH) 라인 사이에 연결되어 Q 노드(Q)에 충전된 전압을 일정시간 동안 유지시킨다. 제2 캐패시터(C2)는 QB 노드(QB)와 게이트하이전압(VGH) 라인 사이에 연결되어 QB 노드(QB)에 충전된 전압을 일정시간 동안 유지시킨다. 제3 캐패시터(C3)는 Q 노드(Q)의 부트스트래핑을 위해 Q 노드(Q)와 제1 출력노드 사이에 연결된다.
제p 더미 스테이지(DSRO(p))의 회로 구성은 제m 스테이지(SRO(m))와 같다.
제m 버퍼부(BUF(m))의 회로 구성은 도 5와 실질적으로 동일하다. 도 5를 참조하면, 제m 버퍼부(BUF(m))는, 제m 발광제어라인(ELm)에 발광제어신호(EM_out(m))를 출력하는 제2 출력노드, EQ 노드(EQ)의 전압에 따라 턴-온되어 게이트로우전압(VGL)을 제2 출력노드에 공급하여 제2 출력노드를 방전시키는 제2 풀다운 트랜지스터, EQB 노드(EQB)의 전압에 따라 턴-온되어 게이트하이전압(VGH)을 제2 출력노드에 공급하여 제2 출력노드를 충전시키는 제2 풀업 트랜지스터를 포함한다. 또한, 제m 버퍼부(BUF(m))는, 제m+4 스테이지의 제1 펄스 신호(SRO_out(m+4))에 응답하여 EQ 노드(EQ)를 방전시키는 EQ 노드 방전회로, 제m+4 스테이지의 제1 펄스 신호(SRO_out(m+4))에 응답하여 EQB 노드(EQB)를 충전시키는 EQB 노드 충전회로, 제m 스테이지의 제1 펄스 신호(SRO_out(m))에 응답하여 EQB 노드(EQB)를 방전시키는 EQB 노드 방전회로, 및 제m 스테이지의 제1 펄스 신호(SRO_out(m))에 응답하여 EQ 노드(EQ)를 충전시키는 Q 노드 충전회로를 더 포함한다. 도 5에 예시된 트랜지스터들은 P 타입 MOS-FET으로 구현된다. 다만, 트랜지스터들은 P 타입 MOS-FET에 한정되지 않고, N 타입 MOS-FET으로 구현될 수 있다.
EQ 노드 방전회로는 제8 트랜지스터(T8)를 포함한다. 제8 트랜지스터(T8)는 로우논리전압의 제m+4 스테이지의 제1 펄스 신호(SRO_out(m+4))에 응답하여 EQ 노드(EQ)를 방전시킨다. 제8 트랜지스터(T8)의 게이트전극에는 제m+4 스테이지의 제1 펄스 신호(SRO_out(m+4))가 인가되고, 드레인전극에는 게이트로우전압(VGL)이 인가되며, 소스전극은 EQ 노드(EQ)에 접속된다.
EQB 노드 충전회로는 제12 트랜지스터(T12)를 포함한다. 제12 트랜지스터(T12)는 로우논리전압의 제m+4 스테이지의 제1 펄스 신호(SRO_out(m+4))에 응답하여 EQB 노드(EQB)를 충전시킨다. 제12 트랜지스터(T12)의 게이트전극에는 제m+4 스테이지의 제1 펄스 신호(SRO_out(m+4))가 인가되고, 소스전극에는 게이트하이전압(VGH)이 인가되며, 드레인전극은 EQB 노드(EQB)에 접속된다.
EQB 노드 방전회로는 제9 트랜지스터(T9)를 포함한다. 제9 트랜지스터(T9)는 로우논리전압의 제m 스테이지의 제1 펄스 신호(SRO_out(m))에 응답하여 EQB 노드(EQB)를 방전시킨다. 제9 트랜지스터(T9)의 게이트전극에는 제m 스테이지의 제1 펄스 신호(SRO_out(m))가 인가되고, 드레인전극에는 게이트로우전압(VGL)이 인가되며, 소스전극은 EQB 노드(EQB)에 접속된다.
EQ 노드 방전회로는 제10 및 제10C 트랜지스터(T10, T10C)를 포함한다. 제10 및 제10C 트랜지스터들(T10, T10C)는 로우논리전압의 제m 스테이지의 제1 펄스 신호(SRO_out(m))에 응답하여 EQ 노드(EQ)를 충전시킨다. 제10 트랜지스터(T10)는 로우논리전압의 제m 스테이지의 제1 펄스 신호(SRO_out(m))에 응답하여 EQ 노드(EQ)를 게이트하이전압(VGH)으로 충전시킨다. 제10 트랜지스터(T10)의 게이트전극에는 제m 스테이지의 제1 펄스 신호(SRO_out(m))가 인가되고, 소스전극은 제10C 트랜지스터의 드레인전극에 접속되며, 드레인전극은 EQ 노드(EQ)에 접속된다. 제10C 트랜지스터(T10C)는 로우논리전압의 제m 스테이지의 제1 펄스 신호(SRO_out(m))에 응답하여 제10 트랜지스터(T10)의 소스전극에 게이트하이전압(VGH)을 공급한다. 제10C 트랜지스터(T10C)의 게이트전극에는 제m 스테이지의 제1 펄스 신호(SRO_out(m))가 인가되고, 소스전극에는 게이트하이전압(VGH)가 인가되며, 드레인전극은 제10 트랜지스터(T10C)의 소스전극에 접속된다.
풀다운 트랜지스터는 제14 트랜지스터(T14)를 포함한다. 제14 트랜지스터(T14)는 EQ 노드(EQ)의 게이트로우전압(VGL)에 응답하여 드레인전극에 인가되는 게이트로우전압(VGL)을 제2 출력노드로 출력한다. 제14 트랜지스터(T14)는 게이트로우전압(VGL)과 게이트로우전압(VGL)으로 방전된 EQ 노드(EQ)의 부트스트래핑으로, EQ 노드(EQ)의 전압을 더욱 하강시킨다. 제14 트랜지스터(T14)의 게이트전극은 EQ 노드(EQ)에 접속되고, 드레인전극에는 게이트로우전압(VGL)이 인가되며, 소스전극은 제2 출력노드에 접속된다.
풀업 트랜지스터는 제15 및 제15C 트랜지스터들(T15, T15C)을 포함한다. 제15 및 제15C 트랜지스터(T15, T15C)는 EQB 노드의 게이트로우전압(VGL)에 응답하여 제2 출력노드를 충전시킨다. 제15 트랜지스터(T15)는 EQB 노드의 게이트로우전압(VGL)에 응답하여 제2 출력노드를 게이트하이전압(VGH)으로 충전시킨다. 제15 트랜지스터(T15)의 게이트전극은 EQB 노드(EQB)에 접속되고, 소스전극은 제15C 트랜지스터(T15C)의 드레인전극에 접속되며, 드레인전극은 제2 출력노드에 접속된다. 제15C 트랜지스터(T15C)는 EQB 노드의 게이트로우전압(VGL)에 응답하여 제15 트랜지스터(T15)의 소스전극에 게이트하이전압(VGH)을 공급한다. 제15C 트랜지스터(T15C)의 게이트전극은 EQB 노드(EQB)에 접속되고, 소스전극에는 게이트하이전압(VGH)이 공급되며, 드레인전극은 제15 트랜지스터(T15)의 소스전극에 접속된다.
제m 버퍼부(BUF(m))는 제4 캐패시터(C4)를 더 포함한다. 제4 캐패시터(C4)는 EQB 노드(EQB)와 게이트하이전압(VGH) 라인 사이에 연결되어 EQB 노드(EQB)에 충전된 전압을 일정시간 동안 유지시킨다.
제m 버퍼부(BUF(m))는 제11 및 제13 트랜지스터(T11, T13)를 더 포함할 수 있다. 제11 트랜지스터(T11)는 제2 출력노드의 게이트로우전압(VGL)에 응답하여 게이트로우전압(VGL)을 EQ 노드(EQ)에 공급한다. 제11 트랜지스터(T11)의 게이트전극은 제2 출력노드에 접속되고, 드레인전극에는 게이트로우전압(VGL)이 인가되며, 소스전극은 EQ 노드(EQ)에 접속된다. 제13 트랜지스터(T13)는 제2 출력노드의 게이트로우전압(VGL)에 응답하여 제15 트랜지스터(T15)의 소스전극, 및 제15C 트랜지스터(15C)의 드레인전극을 방전시킨다. 제13 트랜지스터(T13)의 게이트전극은 제2 출력노드에 접속되고, 드레인전극에는 게이트로우전압(VGL)이 인가되며, 소스전극은 제15 트랜지스터(T15)의 소스전극, 및 제15C 트랜지스터(15C)의 드레인전극에 접속된다.
도 6은 본 발명의 제1 실시예에 따른 발광제어부의 입력 및 출력 신호들을 보여주는 파형도이다. 도 6을 참조하면, 본 발명의 제1 실시예에 따른 발광제어부에 입력되는 입력신호들은 스타트 전압(VST), 및 4상 게이트 쉬프트 클럭들(clk(m-1)~clk(m+3))이다. 다만, 소정의 위상차만큼 쉬프트되고 게이트하이전압(VGH)과 게이트로우전압(VGL) 사이에서 스윙하는 4상 게이트 쉬프트 클럭들(clk(m-1)~clk(m+3)) 중에 3개의 게이트 쉬프트 클럭들이 발광제어부로 입력된다. 도 6에서 소정의 위상차는 1 수평기간으로 예시하였다.
먼저, 도 6의 파형도와 함께 제m 스테이지(SRO(m))의 동작을 t1 시간부터 t5 시간까지 단계적으로 설명한다. 이에 대하여는 도 3a, 도 3b, 도 4를 결부하여 설명한다.
도 3a, 도 3b, 도 4 및 도 6을 참조하면, t1 시간에 로우논리전압의 스타트 전압(VST) 또는 제m-1 스테이지의 제1 펄스 신호(SRO_out(m-1))가 제m 스테이지(SRO(m))의 스타트 단자(start)에 입력된다. 또한, t1 시간에 로우논리전압의 제m-1 게이트 쉬프트 클럭(clk(m-1))이 제m 스테이지(SRO(m))의 클럭 단자에 입력된다.
QB 노드 충전회로의 제5 및 제5C 트랜지스터(T5, T5C)는 t1 시간에 로우논리전압의 스타트 전압(VST) 또는 제m-1 스테이지의 제1 펄스 신호(SRO_out(m-1))에 응답하여 QB 노드(QB)를 게이트하이전압(VGH)으로 충전시킴으로써, 풀업 트랜지스터인 제7 트랜지스터(T7)을 턴-오프시킨다.
Q 노드 방전회로의 제1 및 제2 트랜지스터(T1, T2)는 t1 시간에 로우논리전압의 제m-1 게이트 쉬프트 클럭(clk(m-1))에 응답하여 Q 노드(Q)를 로우논리전압의 스타트 전압(VST) 또는 제m-1 스테이지의 제1 펄스 신호(SRO_out(m-1))로 방전시킴으로써, 풀다운 트랜지스터인 제6 트랜지스터(T6)를 턴-온시킨다. 따라서, 제6 트랜지스터(T6)는 드레인전극에 인가되는 하이논리전압의 제m 게이트 쉬프트 클럭(clk(m))을 제1 출력노드로 출력한다.
t2 시간에 로우논리전압의 제m 게이트 쉬프트 클럭(clk(m))이 제m 스테이지(SRO(m))의 또다른 클럭 단자에 입력된다. Q 노드(Q)는 제1 캐패시터(C1)에 의해 게이트로우전압(VGL)을 유지하고, QB 노드(QB)는 제2 캐패시터(C2)에 의해 게이트하이전압(VGH)을 유지한다. 풀다운 트랜지스터인 제6 트랜지스터(T6)의 게이트전극에는 Q 노드(Q)의 게이트로우전압(VGL)이 인가되므로, 제6 트랜지스터(T6)는 턴-온 상태를 유지한다. 로우논리전압의 제m 게이트 쉬프트 클럭(clk(m))이 제6 트랜지스터(T6)의 드레인전극에 인가되면, 제6 트랜지스터(T6)는 제m 게이트 쉬프트 클럭(clk(m))과 Q 노드(Q)의 부트스트래핑으로 Q 노드(Q)의 전압을 더욱 하강시킨다. 제6 트랜지스터(T6)는 드레인전극에 인가되는 로우논리전압의 제m 게이트 쉬프트 클럭(clk(m))을 제1 출력노드로 출력한다.
t3 시간에 Q 노드(Q)는 제1 캐패시터(C1)에 의해 게이트로우전압(VGL)을 유지하고, QB 노드(QB)는 제2 캐패시터(C2)에 의해 게이트하이전압(VGH)을 유지한다. 풀다운 트랜지스터인 제6 트랜지스터(T6)의 게이트전극에는 Q 노드(Q)의 게이트로우전압(VGL)이 인가되므로, 제6 트랜지스터(T6)는 턴-온 상태를 유지한다. 따라서, 제6 트랜지스터(T6)는 드레인전극에 인가되는 하이논리전압의 제m 게이트 쉬프트 클럭(clk(m))을 제1 출력노드로 출력한다.
t4 시간에 로우논리전압의 제m+2 게이트 쉬프트 클럭(clk(m+2))이 제m+2 스테이지RO(m+2))의 리셋 단자(reset)에 입력된다. QB 노드 방전회로의 제4 및 제4C 트랜지스터(T4, T4C)는 t4 시간에 로우논리전압의 제m+2 게이트 쉬프트 클럭(clk(m+2))에 응답하여 QB 노드(QB)를 게이트로우전압(VGL)으로 방전시킴으로써, 풀업 트랜지스터인 제7 트랜지스터(T7)을 턴-온 시킨다. 따라서, 제7 트랜지스터(T7)는 소스전극에 인가되는 게이트하이전압(VGH)을 제1 출력노드로 출력한다.
Q 노드 충전회로의 제3 및 제3C 트랜지스터(T3, T3C)는 t4 시간에 QB 노드의 게이트로우전압(VGL)에 응답하여 Q 노드(Q)를 게이트하이전압(VGH)로 충전시킴으로써, 풀다운 트랜지스터인 제6 트랜지스터(T6)를 턴-오프시킨다.
t5 시간에 Q 노드(Q)는 제1 캐패시터(C1)에 의해 게이트하이전압(VGH)을 유지하고, QB 노드(QB)는 제2 캐패시터(C2)에 의해 게이트로우전압(VGL)을 유지한다. 풀업 트랜지스터인 제7 트랜지스터(T7)의 게이트전극에는 QB 노드(QB)의 게이트로우전압(VGL)이 인가되므로, 제7 트랜지스터(T7)는 턴-온 상태를 유지한다. 따라서, 제7 트랜지스터(T7)는 소스전극에 인가되는 게이트하이전압(VGH)을 제1 출력노드로 출력한다.
제p 더미 스테이지(DSRO(p))의 동작도 제m 스테이지(SRO(m))의 동작과 같다.
두번째로, 도 6의 파형도를 결부하여 제m 버퍼부(BUF(m))의 동작을 t2 시간부터 t6 시간까지 단계적으로 설명한다. 이에 대하여는 도 3a, 도 3b, 도 5를 결부하여 설명한다.
도 3a, 도 3b, 도 5 및 도 6을 참조하면, t2 시간에 로우논리전압의 제m 스테이지의 제1 펄스 신호(SRO_out(m))가 제m 버퍼부(BUF(m))의 스타트 단자(start)로 입력된다. EQB 노드 방전회로의 제9 트랜지스터(T9)는 t2 시간에 로우논리전압의 제m 스테이지의 제1 펄스 신호(SRO_out(m))에 응답하여 EQB 노드(EQB)를 게이트로우전압(VGL)로 방전시킴으로써, 풀업 트랜지스터들인 제15 및 제15C 트랜지스터들(T15, T15C)을 턴-온시킨다. 제15 및 제15C 트랜지스터들(T15, T15C)은 게이트하이전압(VGH)을 제2 출력노드로 출력한다. 제15C 트랜지스터(T15C)는 소스전극에 인가되는 게이트하이전압(VGH)을 제15 트랜지스터(T15)의 소스전극에 공급하고, 제15 트랜지스터(T15)는 소스전극에 인가된 게이트하이전압(VGH)을 제2 출력노드로 출력한다.
EQ 노드 충전회로의 제10 및 제10C 트랜지스터들(T10, T10C)은 t2 시간에 로우논리전압의 제m 스테이지의 제1 펄스 신호(SRO_out(m))에 응답하여 EQ 노드(EQ)를 게이트하이전압(VGH)으로 충전시킴으로써, 풀다운 트랜지스터인 제14 트랜지스터(T14)를 턴-오프시킨다. 제10C 트랜지스터(T10C)는 소스전극에 인가되는 게이트하이전압(VGH)을 제10C 트랜지스터(T10C)의 소스전극에 공급하고, 제10 트랜지스터(T10)는 소스전극에 인가된 게이트하이전압(VGH)을 EQ 노드(EQ)로 공급한다.
t3 시간부터 t5 시간까지 EQB 노드(EQB)는 제4 캐패시터(C4)에 의해 게이트로우전압(VGL)을 유지한다. 따라서, 풀업 트랜지스터들인 제15 및 제15C 트랜지스터들(T15, T15C)의 게이트전극에는 EQB 노드(EQB)의 게이트로우전압(VGL)이 인가되므로, 제15 및 제15C 트랜지스터들(T15, T15C)은 턴-온 상태를 유지한다. 따라서, 제15 및 제15C 트랜지스터들(T15, T15C)은 게이트하이전압(VGH)을 제2 출력노드로 출력한다.
EQ 노드 충전회로의 제10 및 제10C 트랜지스터들(T10, T10C)의 게이트전극에는 EQB 노드(EQB)의 게이트로우전압(VGL)이 인가되므로, 제10 및 제10C 트랜지스터들(T10, T10C)은 턴-온 상태를 유지한다. 따라서, 제10 및 제10C 트랜지스터들(T10, T10C)은 EQ 노드(EQ)를 게이트하이전압(VGH)으로 충전시킴으로써, 풀다운 트랜지스터인 제14 트랜지스터(T14)를 턴-오프 상태로 유지시킨다.
t6 시간에 로우논리전압의 제m+4 스테이지의 제1 펄스 신호(SRO_out(m+4))가 제m 버퍼부(BUF(m))의 리셋 단자(reset)에 입력된다. EQ 노드 방전회로의 제8 트랜지스터(T8)는 t6 시간에 로우논리전압의 제m+4 스테이지의 제1 펄스 신호(SRO_out(m+4))에 응답하여 EQ 노드(EQ)를 게이트로우전압(VGL)으로 방전시킴으로써, 풀다운 트랜지스터인 제14 트랜지스터(T14)를 턴-온시킨다. 따라서, 제14 트랜지스터(T14)는 드레인전극에 인가되는 게이트로우전압(VGL)을 제2 출력노드로 출력한다.
EQB 노드 충전회로의 제12 트랜지스터(T12)는 t6 시간에 로우논리전압의 제m+4 스테이지의 제1 펄스 신호(SRO_out(m+4))에 응답하여 EQB 노드(EQB)를 게이트하이전압(VGH)로 충전시킴으로써, 풀업 트랜지스터들인 제15 및 제15C 트랜지스터(T15, T15C)를 턴-오프시킨다.
도 3a 내지 도 6을 결부하여, 본 발명의 제1 실시예에 따른 발광제어부가 4 수평기간 동안 하이논리 펄스를 갖는 발광제어신호(EM_out)를 출력하는 것을 설명하였다. 본 발명의 제1 실시예에서, 4 수평기간 동안 하이논리 펄스를 갖는 발광제어신호(EM_out)를 출력하기 위해, 4개의 더미 스테이지들(DSRO(n+1)~DSRO(n+4))이 필요하였다. 5 수평기간 동안 하이논리 펄스를 갖는 발광제어신호(EM_out)를 출력하려면, 5개의 더미 스테이지들이 필요하다. 결국, α수평기간 동안 하이논리 펄스를 갖는 발광제어신호(EM_out)를 출력하기 위해, α개의 더미 스테이지들이 필요하다. 따라서, 본 발명은 4 수평기간 동안 하이논리 펄스를 갖는 발광제어신호(EM_out)를 출력하는 것에 한정되지 않음에 주의하여야 한다.
도 7a 및 도 7b는 본 발명의 제2 실시예에 따른 발광제어부를 나타내는 블록도이다. 도 8은 본 발명의 제2 실시예에 따른 발광제어부의 쉬프트 레지스터 어레이의 스테이지를 상세히 나타내는 회로도이다. 도 9는 본 발명의 제2 실시예에 따른 발광제어부의 버퍼 어레이의 버퍼부를 상세히 나타내는 회로도이다.
도 7a 내지 도 9를 참조하면, 본 발명의 제2 실시예에 따른 발광제어부는 쉬프트 레지스터 어레이(SRO array)와 버퍼 어레이(BUF array)를 구비하며, 쉬프트 레지스터 어레이(SRO array)와 버퍼부 어레이(BUF array) 각각은 종속적으로 접속되어 있다. 본 발명의 제2 실시예에 따른 발광제어부는 더미 스테이지를 포함하지 않는다. 쉬프트 레지스터 어레이(SRO array)는 제1 내지 제n 스테이지들(SRO(1)~SRO(n))을 포함하고, 버퍼 어레이(BUF array)는 제1 내지 제n 버퍼부(BUF(1)~BUF(n))를 포함한다.
제1 내지 제n 스테이지들(SRO(1)~SRO(n))에는 소정의 위상차만큼 쉬프트되고 게이트하이전압(VGH)과 게이트로우전압(VGL) 사이에서 스윙하는 5상 게이트 쉬프트 클럭들(clk(m-1)~clk(m+3)) 중에 3개의 게이트 쉬프트 클럭들이 입력된다. 제m 스테이지(SRO(m))에 입력되는 3개의 게이트 쉬프트 클럭들은 제m-1, 제m, 및 제m+2 게이트 쉬프트 클럭들(clk(m-1), clk(m), clk(m+2))이다.
제m 스테이지(SRO(m))의 스타트 단자(start)에는 스타트 전압(VST), 또는 제m-1 스테이지의 제1 펄스 신호(SRO_out(m-1))가 입력된다. 제m 스테이지(SRO(m))의 리셋 단자(reset)에는 제m+2 게이트 쉬프트 클럭(clk(m+2))이 입력된다. 또한, 제m 스테이지(SRO(m))의 클럭 단자들에는 제m-1 및 제m 게이트 쉬프트 클럭들(clk(m-1), clk(m))이 입력된다.
제m 버퍼부(BUF(m))의 스타트 단자(start)에는 제m 스테이지의 제1 펄스 신호(SRO_out(m))이 입력된다. 제m 버퍼부(BUF(m))의 리셋 단자(reset)에는 제m-1 게이트 쉬프트 클럭(clk(m-1))이 입력된다.
제m 스테이지(SRO(m))의 회로구성은 도 8과 같다. 도 8의 제m 스테이지(SRO(m))의 회로구성은 도 4에서 설명한 바와 같다.
제m 버퍼부(BUF(m))의 회로구성은 도 9와 같다. 도 7a, 도 7b 및 도 9를 참조하면, 본 발명의 제2 실시예에 따른 발광제어부의 제m 버퍼부(BUF(m))의 리셋 단자(reset)에는 제m-1 게이트 쉬프트 클럭(clk(m-1))이 입력된다. 이는 본 발명의 제1 실시예에 따른 발광제어부의 제m 버퍼부(BUF(m))의 리셋 단자(reset)에는 제m+4 스테이지의 제1 펄스 신호(SRO_out(m+4))가 입력되는 것과 다르다.
그 밖에 제m 스테이지(SRO(m))와 제m 버퍼부(BUF(m))에 대한 설명은 앞에서 도 3a 내지 도 5를 결부하여 설명한 바와 같다.
도 10은 본 발명의 제2 실시예에 따른 발광제어부의 입력 및 출력 신호들을 보여주는 파형도이다. 도 10을 참조하면, 본 발명의 제2 실시예에 따른 발광제어부에 입력되는 입력신호들은 스타트 전압(VST), 및 5상 게이트 쉬프트 클럭들(clk(m-1)~clk(m+3))이다. 소정의 위상차만큼 쉬프트되고 게이트하이전압(VGH)과 게이트로우전압(VGL) 사이에서 스윙하는 5상 게이트 쉬프트 클럭들(clk(m-1)~clk(m+3)) 중에 3개의 게이트 쉬프트 클럭들이 발광제어부로 입력된다. 도 10에서 소정의 위상차는 1 수평기간으로 예시하였다.
본 발명의 제1 실시예에 따른 쉬프트 레지스터 어레이(SRO array)의 스테이지들에 입력 신호들은 4상 게이트 쉬프트 클럭들이고, 본 발명의 제2 실시예에 따른 쉬프트 레지스터 어레이(SRO array)의 스테이지들에 입력 신호들은 5상 게이트 쉬프트 클럭들이다. 하지만, 본 발명의 제1 및 제2 실시예의 제m 스테이지(SRO(m))에 입력 신호들은 4상 또는 5상에 관계없이 제m-1, 제m, 및 제m+2 게이트 쉬프트 클럭들(clk(m-1), clk(m), clk(m+2))이 입력된다. 제m 스테이지(SRO(m))의 클럭 단자들 각각에는 제m-1, 및 제m 게이트 쉬프트 클럭(clk(m-1), clk(m))이 각각 입력되고, 리셋 단자(reset)에는 제m-2 게이트 쉬프트 클럭(clk(m-2))이 입력된다. 따라서, 본 발명의 제1 및 제2 실시예의 제m 스테이지(SRO(m))의 동작은 같다.
또한, 본 발명의 제1 실시예에 따른 버퍼 어레이(BUF array)의 버퍼부 리셋 단자(reset)에는 제m+4 스테이지의 제1 펄스 신호(SRO_out(m+4))가 입력되고, 본 발명의 제2 실시예에 따른 버퍼 어레이(BUF array)의 버퍼부 리셋 단자(reset)에는 5상 게이트 쉬프트 클럭의 제m-1 게이트 쉬프트 클럭(clk(m-1))이 입력된다. 도 6 및 도 10과 같이, 제m+4 스테이지의 제1 펄스 신호(SRO_out(m+4))와 5상 게이트 쉬프트 클럭의 제m-1 게이트 쉬프트 클럭(clk(m-1))은 제m 스테이지의 제1 펄스 신호(SRO_out(m))와 4 수평기간 차이가 나는 신호들이다. 따라서, 본 발명의 제1 및 제2 실시예에 따른 버퍼 어레이(BUF array)의 버퍼부 리셋 단자(reset)에 입력되는 신호는 실질적으로 동일하므로, 본 발명의 제1 및 제2 실시예의 제m 버퍼부(BUF(m))의 동작은 같다.
도 7a 내지 도 10을 결부하여, 본 발명의 제2 실시예에 따른 발광제어부가 4 수평기간 동안 하이논리 펄스를 갖는 발광제어신호(EM_out)를 출력하는 것을 설명하였다. 본 발명의 제2 실시예에서, 4 수평기간 동안 하이논리 펄스를 갖는 발광제어신호(EM_out)를 출력하기 위해, 소정의 위상차를 갖는 5개의 게이트 쉬프트 클럭들이 필요하였다. 5 수평기간 동안 하이논리 펄스를 갖는 발광제어신호(EM_out)를 출력하려면, 소정의 위상차를 갖는 6개의 게이트 쉬프트 클럭들이 필요하다. 결국, α수평기간 동안 하이논리 펄스를 갖는 발광제어신호(EM_out)를 출력하기 위해, 소정의 위상차를 갖는 α+1개의 게이트 쉬프트 클럭들이 필요하다. 따라서, 본 발명은 4 수평기간 동안 하이논리 펄스를 갖는 발광제어신호(EM_out)를 출력하는 것에 한정되지 않음에 주의하여야 한다.
도 11은 본 발명의 실시예에 따른 표시장치를 개략적으로 보여주는 블록도이다. 도 11을 참조하면, 본 발명의 표시장치는 표시패널(10), 데이터 구동회로, 스캔 구동회로, 및 타이밍 콘트롤러(11) 등을 구비한다.
표시패널(10)은 서로 교차되는 데이터라인들 및 스캔라인들과, 매트릭스 형태로 배치된 화소 어레이를 포함한다. 표시패널(10)의 화소 어레이의 각 화소에 대하여는 도 1을 결부하여 앞에서 상세히 설명하였다.
데이터 구동회로는 다수의 소스 드라이브 IC들(12)을 포함한다. 소스 드라이브 IC들(12)은 타이밍 콘트롤러(11)로부터 디지털 비디오 데이터들(RGB)을 입력 받는다. 소스 드라이브 IC들(12)은 타이밍 콘트롤러(11)로부터의 소스 타이밍 제어신호에 응답하여 디지털 비디오 데이터들(RGB)을 감마보상전압으로 변환하여 데이터전압을 발생하고, 그 데이터전압을 스캔펄스에 동기되도록 표시패널(10)의 데이터라인들에 공급한다. 소스 드라이브 IC들은 COG(Chip On Glass) 공정이나 TAB(Tape Automated Bonding) 공정으로 표시패널(10)의 데이터라인들에 접속될 수 있다.
스캔 구동회로는 타이밍 콘트롤러(11)와 표시패널(10)의 스캔라인들 사이에 접속된 레벨 쉬프터(level shiftet)(13), GIP 구동회로(14)를 구비한다. 또한, GIP 구동회로(14)는 스캔라인(GL)들과 연결되어 각 화소의 스캔 트랜지스터(Tscan)를 제어하는 스캔 제어부, 초기화제어라인(RL)들과 연결되어 각 화소의 초기화 트랜지스터들(Tref1, Tref2)을 제어하는 초기화 제어부와, 샘플링제어라인(SL)들과 연결되어 각 화소의 샘플링 트랜지스터(Tsam)를 제어하는 샘플링 제어부와, 발광제어라인(EL)과 연결되어 각 화소의 발광제어 트랜지스터(Tem)를 제어하는 발광제어부를 포함한다.
레벨 쉬프터(13)는 도 6 및 도 10과 같이 타이밍 콘트롤러(11)로부터 입력되는 4상 또는 5상 게이트 쉬프트 클럭들의 TTL(Transistor-Transistor- Logic) 로직 레벨 전압을 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL)으로 레벨 쉬프팅한다. 스캔 제어부는 게이트 스타트 펄스(GSP)를 게이트 쉬프트 클럭들에 맞추어 쉬프트시킨다. 초기화 제어부는 초기화제어라인(RL)을 통해 각 화소의 초기화 트랜지스터들(Tref1, Tref2)을 제어하는 초기화제어신호(REF_out)를 출력하고, 샘플링 제어부는 샘플링제어라인(SL)을 통해 각 화소의 샘플링 트랜지스터(Tsam)을 제어하는 샘플링제어신호(SAM_out)를 출력하며, 발광제어부는 발광제어라인(EL)을 통해 발광제어 트랜지스터(Tem)을 제어하는 발광제어신호(EM_out)을 출력한다. 초기화제어신호(REF_out), 샘플링제어신호(SAM_out), 및 발광제어신호(EM_out)는 게이트 쉬프트 클럭들, 및 스타트 전압(VST)를 통해 산출될 수 있다. 발광제어부, 및 발광제어신호(EM_out)에 대하여는 도 3a 내지 도 10을 결부하여 이미 상세히 설명하였다.
GIP 구동회로(14)는 GIP(Gate Drive-IC In Panel) 방식으로 표시패널(10)의 하부 기판 상에 직접 형성된다. GIP 구동회로(14)는 TAB 방식으로 표시패널(10)의 스캔라인(GL)들과 타이밍 콘트롤러(11) 사이에 연결될 수도 있다. GIP 방식에서, 레벨 쉬프터(13)는 PCB(15) 상에 실장되고, GIP 구동회로(14)는 표시패널(10)의 하부기판 상에 형성될 수 있다.
타이밍 콘트롤러(11)는 LVDS(Low Voltage Differential Signaling) 인터페이스, TMDS(Transition Minimized Differential Signaling) 인터페이스 등의 인터페이스를 통해 외부의 호스트 컴퓨터로부터 디지털 비디오 데이터(RGB)를 입력 받는다. 타이밍 콘트롤러(11)는 호스트 컴퓨터로부터 입력되는 디지털 비디오 데이터들(RGB)을 소스 드라이브 IC들(12)로 전송한다.
타이밍 콘트롤러(11)는 LVDS 또는 TMDS 인터페이스 수신회로를 통해 호스트 컴퓨터로부터 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 메인 클럭(MCLK) 등의 타이밍신호를 입력받는다. 타이밍 콘트롤러(11)는 호스트 컴퓨터로부터의 타이밍 신호를 기준으로 데이터 구동회로와 스캔 구동회로의 동작 타이밍을 제어하기 위한 타이밍 제어신호들을 발생한다. 타이밍 제어신호들은 스캔 구동회로의 동작 타이밍을 제어하기 위한 스캔 타이밍 제어신호, 소스 드라이브 IC들(12)의 동작 타이밍과 데이터전압의 극성을 제어하기 위한 데이터 타이밍 제어신호를 포함한다.
스캔 타이밍 제어신호는 게이트 스타트 펄스(GSP), 게이트 쉬프트 클럭들, 도시하지 않은 게이트 출력 인에이블신호(Gate Output Enable, GOE) 등을 포함한다. 게이트 스타트 펄스(GSP)는 GIP 구동회로(14)에 입력되어 쉬프트 스타트 타이밍을 제어한다. 게이트 쉬프트 클럭들은 레벨 쉬프터(13)에 입력되어 레벨 쉬프팅된 후에 GIP 구동회로(14)에 입력되며, 게이트 스타트 펄스(GSP)를 쉬프트시키기 위한 클럭신호로 이용된다. 게이트 출력 인에이블신호(GOE)는 GIP 구동회로(14)의 출력 타이밍을 제어한다.
데이터 타이밍 제어신호는 소스 스타트 펄스(Source Start Pulse, SSP), 소스 샘플링 클럭(Source Sampling Clock, SSC), 극성제어신호(Polarity, POL), 및 소스 출력 인에이블신호(Source Output Enable, SOE) 등을 포함한다. 소스 스타트 펄스(SSP)는 소스 드라이브 IC들(12)의 쉬프트 스타트 타이밍을 제어한다. 소스 샘플링 클럭(SSC)은 라이징 또는 폴링 에지에 기준하여 소스 드라이브 IC들(12) 내에서 데이터의 샘플링 타이밍을 제어하는 클럭신호이다. 극성제어신호(POL)는 소스 드라이브 IC들로부터 출력되는 데이터전압의 극성을 제어한다. 타이밍 콘트롤러(11)과 소스 드라이브 IC들(12) 사이의 데이터 전송 인터페이스가 mini LVDS 인터페이스라면, 소스 스타트 펄스(SSP)와 소스 샘플링 클럭(SSC)은 생략될 수 있다.
상기 트랜지스터들의 반도체층은 공지된 방법을 이용하여 폴리-실리콘(Poly-Silicon), 비정질-실리콘(Amorphous-Silicon), 및 산화물(Oxide) 등으로 구현될 수 있다. 또한, 상기 로우논리전압의 전압 레벨은 게이트로우전압과 같고, 상기 하이논리전압의 전압 레벨은 게이트하이전압과 같다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
10: 표시패널 11: 타이밍 컨트롤러
12: 소스 드라이브 IC 13: 레벨 쉬프터
14: GIP 구동회로 15: PCB

Claims (18)

  1. 스타트 전압, 게이트하이전압, 상기 게이트하이전압보다 낮은 게이트로우전압, 위상이 순차적으로 지연되는 다수의 게이트 쉬프트 클럭들을 입력받고 종속적으로 접속된 다수의 스테이지들을 이용하여 1 수평기간의 펄스 폭을 갖는 제1 펄스 신호를 순차적으로 출력하는 쉬프트 레지스터 어레이;
    상기 스테이지들의 출력단자에 1:1로 연결되고, 상기 게이트하이전압과 상기 게이트로우전압, 및 상기 스테이지들 중 두 개의 출력을 입력받는 다수의 버퍼들을 이용하여 상기 제1 펄스 신호를 4 수평기간의 펄스 폭을 갖는 제2 펄스 신호로 변환하여 출력하는 버퍼 어레이;
    상기 게이트 쉬프트 클럭들 각각은 1 수평기간의 펄스 폭을 갖고 1 수평기간 만큼의 위상차로 순차 지연되는 제m-1(m은 자연수) 게이트 쉬프트 클럭, 제m 게이트 쉬프트 클럭, 제m+1 게이트 쉬프트 클럭, 및 제m+2 게이트 쉬프트 클럭을 포함하고,
    상기 쉬프트 레지스터 어레이는,
    상기 스타트 전압과 제m-1 스테이지의 제1 펄스 신호 중 어느 하나, 상기 제m-1 게이트 쉬프트 클럭, 및 상기 제m 게이트 쉬프트 클럭에 응답하여 자신의 출력단자에 제1 펄스 신호의 전압을 출력하기 시작하고, 상기 제m+2 게이트 쉬프트 클럭에 응답하여 자신의 출력단자 전압을 리셋시키는 제m 스테이지를 포함하고,
    상기 버퍼 어레이는,
    상기 제m 스테이지로부터 출력되는 상기 제1 펄스 신호에 응답하여 상기 자신의 출력단자에 제2 펄스 신호의 전압을 출력하기 시작하고, 제m+4 스테이지로부터 출력되는 상기 제1 펄스 신호에 응답하여 상기 자신의 출력단자 전압을 리셋시키는 제m 버퍼부를 포함하는 것을 특징으로 하는 발광제어부.
  2. 제 1 항에 있어서,
    상기 제1 펄스 신호는 로우 논리 펄스 신호이고, 상기 제2 펄스 신호는 하이 논리 펄스 신호인 것을 특징으로 하는 발광제어부.
  3. 제 1 항에 있어서,
    상기 제m 스테이지는,
    상기 제m 버퍼부의 스타트 단자와, 제m+1 스테이지의 스타트 단자와, 제m-4의 버퍼부의 리셋 단자에 입력될 상기 제1 펄스 신호가 출력되는 제1 출력노드;
    Q 노드의 전압에 따라 턴-온되어 상기 제m 게이트 쉬프트 클럭을 상기 제1 출력노드에 공급하여 상기 제1 출력노드를 방전시키는 제1 풀다운 트랜지스터;
    QB 노드의 전압에 따라 턴-온되어 상기 게이트하이전압을 상기 제1 출력노드에 공급하여 상기 제1 출력노드를 충전시키는 제1 풀업 트랜지스터; 및
    상기 Q 노드를 충전 및 방전시키고, 상기 QB 노드를 충전 및 방전시키는 제1 스위치회로를 포함하는 것을 특징으로 하는 발광제어부.
  4. 제 3 항에 있어서,
    상기 제1 스위치회로는,
    상기 스타트 전압 또는 상기 제m-1 스테이지의 제1 펄스 신호에 응답하여 상기 QB 노드를 충전시키는 QB 노드 충전회로;
    상기 제m-1 게이트 쉬프트 클럭에 응답하여 상기 Q 노드를 방전시키는 Q 노드 방전회로;
    상기 제m+2 게이트 쉬프트 클럭에 응답하여 상기 QB 노드를 방전시키는 QB 노드 방전회로; 및
    상기 QB 노드의 상기 게이트로우전압에 응답하여 상기 Q 노드를 충전시키는 Q 노드 충전회로를 포함하는 것을 특징으로 하는 발광제어부.
  5. 제 1 항에 있어서,
    상기 제m 버퍼부는,
    제m 발광제어라인에 상기 제2 펄스 신호를 출력하는 제2 출력노드;
    EQ 노드의 전압에 따라 턴-온되어 상기 게이트로우전압을 상기 제2 출력노드에 공급하여 상기 제2 출력노드를 방전시키는 제2 풀다운 트랜지스터;
    EQB 노드의 전압에 따라 턴-온되어 상기 게이트하이전압을 상기 제2 출력노드에 공급하여 상기 제2 출력노드를 충전시키는 제2 풀업 트랜지스터; 및
    상기 EQ 노드를 충전 및 방전시키고, 상기 EQB 노드를 충전 및 방전시키는 제2 스위치회로를 포함하는 것을 특징으로 하는 발광제어부.
  6. 제 5 항에 있어서,
    상기 제2 스위치회로는,
    상기 제m+4 스테이지의 제1 펄스 신호에 응답하여 상기 EQ 노드를 방전시키는 EQ 노드 방전회로;
    상기 제m+4 스테이지의 제1 펄스 신호에 응답하여 상기 EQB 노드를 충전시키는 EQB 노드 충전회로;
    상기 제m 스테이지의 제1 펄스 신호에 응답하여 상기 EQB 노드를 방전시키는 EQB 노드 방전회로; 및
    상기 제m 스테이지의 제1 펄스 신호에 응답하여 상기 EQ 노드를 충전시키는 Q 노드 충전회로를 포함하는 것을 특징으로 하는 발광제어부.
  7. 제 6 항에 있어서,
    상기 제m 버퍼부는,
    상기 EQB 노드에 충전된 전압을 일정하게 유지시키는 캐패시터를 더 포함하는 것을 특징으로 하는 발광제어부.
  8. 스타트 전압, 게이트하이전압, 상기 게이트하이전압보다 낮은 게이트로우전압, 위상이 순차적으로 지연되는 다수의 게이트 쉬프트 클럭들을 입력받고 종속적으로 접속된 다수의 스테이지들을 이용하여 1 수평기간의 펄스 폭을 갖는 제1 펄스 신호를 순차적으로 출력하는 쉬프트 레지스터 어레이;
    상기 스테이지들의 출력단자에 1:1로 연결되고, 상기 게이트하이전압과 상기 게이트로우전압, 및 상기 스테이지들 중 두 개의 출력을 입력받는 다수의 버퍼들을 이용하여 상기 제1 펄스 신호를 4 수평기간의 펄스 폭을 갖는 제2 펄스 신호로 변환하여 출력하는 버퍼 어레이;
    상기 게이트 쉬프트 클럭들 각각은 1 수평기간의 펄스 폭을 갖고 1 수평기간 만큼의 위상차로 순차 지연되는 제m-1(m은 자연수) 게이트 쉬프트 클럭, 제m 게이트 쉬프트 클럭, 제m+1 게이트 쉬프트 클럭, 및 제m+2 게이트 쉬프트 클럭을 포함하고,
    상기 쉬프트 레지스터 어레이는,
    상기 스타트 전압과 제m-1 스테이지의 출력 중 어느 하나, 상기 제m-1 게이트 쉬프트 클럭, 및 상기 제m 게이트 쉬프트 클럭에 응답하여 자신의 출력단자에 제1 펄스 신호의 전압을 출력하기 시작하고, 상기 제m+2 게이트 쉬프트 클럭에 응답하여 자신의 출력단자 전압을 리셋시키는 제m 스테이지를 포함하고,
    상기 버퍼 어레이는,
    상기 제m 스테이지로부터 출력되는 상기 제1 펄스 신호에 응답하여 상기 자신의 출력단자에 제2 펄스 신호의 전압을 출력하기 시작하고, 상기 제m-1 게이트 쉬프트 클럭에 응답하여 상기 자신의 출력단자 전압을 리셋시키는 제m 버퍼부를 포함하는 것을 특징으로 하는 발광제어부.
  9. 제 8 항에 있어서,
    상기 제1 펄스 신호는 로우 논리 펄스 신호이고, 상기 제2 펄스 신호는 하이 논리 펄스 신호인 것을 특징으로 하는 발광제어부.
  10. 제 8 항에 있어서,
    상기 제m 스테이지는,
    상기 제m 버퍼부의 스타트 단자와, 제m+1 스테이지의 스타트 단자와, 제m-4의 버퍼부의 리셋 단자에 입력될 상기 제1 펄스 신호가 출력되는 제1 출력노드;
    Q 노드의 전압에 따라 턴-온되어 상기 제m 게이트 쉬프트 클럭을 상기 제1 출력노드에 공급하여 상기 제1 출력노드를 방전시키는 제1 풀다운 트랜지스터;
    QB 노드의 전압에 따라 턴-온되어 상기 게이트하이전압을 상기 제1 출력노드에 공급하여 상기 제1 출력노드를 충전시키는 제1 풀업 트랜지스터; 및
    상기 Q 노드를 충전 및 방전시키고, 상기 QB 노드를 충전 및 방전시키는 제1 스위치회로를 포함하는 것을 특징으로 하는 발광제어부.
  11. 제 10 항에 있어서,
    상기 제1 스위치회로는,
    상기 스타트 전압 또는 상기 제m-1 스테이지의 제1 펄스 신호에 응답하여 상기 QB 노드를 충전시키는 QB 노드 충전회로;
    상기 제m-1 게이트 쉬프트 클럭에 응답하여 상기 Q 노드를 방전시키는 Q 노드 방전회로;
    상기 제m+2 게이트 쉬프트 클럭에 응답하여 상기 QB 노드를 방전시키는 QB 노드 방전회로; 및
    상기 QB 노드의 상기 게이트로우전압에 응답하여 상기 Q 노드를 충전시키는 Q 노드 충전회로를 포함하는 것을 특징으로 하는 발광제어부.
  12. 제 8 항에 있어서,
    상기 제m 버퍼부는,
    제m 발광제어라인에 상기 제2 펄스 신호를 출력하는 제2 출력노드;
    EQ 노드의 전압에 따라 턴-온되어 상기 게이트로우전압을 상기 제2 출력노드에 공급하여 상기 제2 출력노드를 방전시키는 제2 풀다운 트랜지스터;
    EQB 노드의 전압에 따라 턴-온되어 상기 게이트하이전압을 상기 제2 출력노드에 공급하여 상기 제2 출력노드를 충전시키는 제2 풀업 트랜지스터; 및
    상기 EQ 노드를 충전 및 방전시키고, 상기 EQB 노드를 충전 및 방전시키는 제2 스위치회로를 포함하는 것을 특징으로 하는 발광제어부.
  13. 제 12 항에 있어서,
    상기 제2 스위치회로는,
    상기 제m-1 게이트 쉬프트 클럭에 응답하여 상기 EQ 노드를 방전시키는 EQ 노드 방전회로;
    상기 제m-1 게이트 쉬프트 클럭에 응답하여 상기 EQB 노드를 충전시키는 EQB 노드 충전회로;
    상기 제m 스테이지의 제1 펄스 신호에 응답하여 상기 EQB 노드를 방전시키는 EQB 노드 방전회로; 및
    상기 제m 스테이지의 제1 펄스 신호에 응답하여 상기 EQ 노드를 충전시키는 Q 노드 충전회로를 포함하는 것을 특징으로 하는 발광제어부.
  14. 제 12 항에 있어서,
    상기 제m 버퍼부는,
    상기 EQB 노드에 충전된 전압을 일정하게 유지시키는 캐패시터를 더 포함하는 것을 특징으로 하는 발광제어부.
  15. 데이터라인과 스캔라인으로 정의되는 화소 어레이를 포함하고, 상기 화소 어레이의 각 화소는 상기 스캔라인으로부터의 스캔펄스에 응답하여 상기 데이터라인으로부터 데이터전압을 공급받는 스캔 트랜지스터, 발광제어라인으로부터의 발광제어신호에 응답하여 유기발광다이오드의 발광을 제어하는 발광제어 트랜지스터, 및 상기 스캔 트랜지스터로부터의 상기 데이터전압에 응답하여 턴-온되어 상기 유기발광다이오드로 공급하는 전류의 양을 조절하는 구동 트랜지스터를 포함하는 것을 특징으로 하는 표시패널;
    상기 데이터라인에 상기 데이터전압을 공급하는 데이터 구동회로; 및
    상기 스캔라인에 상기 스캔펄스를 순차적으로 공급하는 스캔 제어부와, 상기 발광제어라인에 상기 발광제어신호를 순차적으로 공급하는 발광 제어부를 포함하는 스캔 구동회로를 구비하고,
    상기 발광제어부는,
    스타트 전압, 게이트하이전압, 상기 게이트하이전압보다 낮은 게이트로우전압, 위상이 순차적으로 지연되는 다수의 게이트 쉬프트 클럭들을 입력받고 종속적으로 접속된 다수의 스테이지들을 이용하여 1 수평기간의 펄스 폭을 갖는 제1 펄스 신호를 순차적으로 출력하는 쉬프트 레지스터 어레이;
    상기 스테이지들의 출력단자에 1:1로 연결되고, 상기 게이트하이전압과 상기 게이트로우전압, 및 상기 스테이지들 중 두 개의 출력을 입력받는 다수의 버퍼들을 이용하여 상기 제1 펄스 신호를 4 수평기간의 펄스 폭을 갖는 제2 펄스 신호로 변환하여 출력하는 버퍼 어레이;
    상기 게이트 쉬프트 클럭들 각각은 1 수평기간의 펄스 폭을 갖고 1 수평기간 만큼의 위상차로 순차 지연되는 제m-1(m은 자연수) 게이트 쉬프트 클럭, 제m 게이트 쉬프트 클럭, 제m+1 게이트 쉬프트 클럭, 및 제m+2 게이트 쉬프트 클럭을 포함하고,
    상기 쉬프트 레지스터 어레이는,
    상기 스타트 전압과 제m-1 스테이지의 제1 펄스 신호 중 어느 하나, 상기 제m-1 게이트 쉬프트 클럭, 및 상기 제m 게이트 쉬프트 클럭에 응답하여 자신의 출력단자에 제1 펄스 신호의 전압을 출력하기 시작하고, 상기 제m+2 게이트 쉬프트 클럭에 응답하여 자신의 출력단자 전압을 리셋시키는 제m 스테이지를 포함하고,
    상기 버퍼 어레이는,
    상기 제m 스테이지로부터 출력되는 상기 제1 펄스 신호에 응답하여 상기 자신의 출력단자에 제2 펄스 신호의 전압을 출력하기 시작하고, 제m+4 스테이지로부터 출력되는 상기 제1 펄스 신호에 응답하여 상기 자신의 출력단자 전압을 리셋시키는 제m 버퍼부를 포함하는 것을 특징으로 하는 표시장치.
  16. 제 15 항에 있어서,
    상기 제1 펄스 신호는 로우 논리 펄스 신호이고, 상기 제2 펄스 신호는 하이 논리 펄스 신호인 것을 특징으로 하는 표시장치.
  17. 데이터라인과 스캔라인으로 정의되는 화소 어레이를 포함하고, 상기 화소 어레이의 각 화소는 상기 스캔라인으로부터의 스캔펄스에 응답하여 상기 데이터라인으로부터 데이터전압을 공급받는 스캔 트랜지스터, 발광제어라인으로부터의 발광제어신호에 응답하여 유기발광다이오드의 발광을 제어하는 발광제어 트랜지스터, 및 상기 스캔 트랜지스터로부터의 상기 데이터전압에 응답하여 턴-온되어 상기 유기발광다이오드로 공급하는 전류의 양을 조절하는 구동 트랜지스터를 포함하는 것을 특징으로 하는 표시패널;
    상기 데이터라인에 상기 데이터전압을 공급하는 데이터 구동회로; 및
    상기 스캔라인에 상기 스캔펄스를 순차적으로 공급하는 스캔 제어부와, 상기 발광제어라인에 상기 발광제어신호를 순차적으로 공급하는 발광 제어부를 포함하는 스캔 구동회로를 구비하고,
    상기 발광제어부는,
    스타트 전압, 게이트하이전압, 상기 게이트하이전압보다 낮은 게이트로우전압, 위상이 순차적으로 지연되는 다수의 게이트 쉬프트 클럭들을 입력받고 종속적으로 접속된 다수의 스테이지들을 이용하여 1 수평기간의 펄스 폭을 갖는 제1 펄스 신호를 순차적으로 출력하는 쉬프트 레지스터 어레이;
    상기 스테이지들의 출력단자에 1:1로 연결되고, 상기 게이트하이전압과 상기 게이트로우전압, 및 상기 스테이지들 중 두 개의 출력을 입력받는 다수의 버퍼들을 이용하여 상기 제1 펄스 신호를 4 수평기간의 펄스 폭을 갖는 제2 펄스 신호로 변환하여 출력하는 버퍼 어레이;
    상기 게이트 쉬프트 클럭들 각각은 1 수평기간의 펄스 폭을 갖고 1 수평기간 만큼의 위상차로 순차 지연되는 제m-1(m은 자연수) 게이트 쉬프트 클럭, 제m 게이트 쉬프트 클럭, 제m+1 게이트 쉬프트 클럭, 및 제m+2 게이트 쉬프트 클럭을 포함하고,
    상기 쉬프트 레지스터 어레이는,
    상기 스타트 전압과 제m-1 스테이지의 출력 중 어느 하나, 상기 제m-1 게이트 쉬프트 클럭, 및 상기 제m 게이트 쉬프트 클럭에 응답하여 자신의 출력단자에 제1 펄스 신호의 전압을 출력하기 시작하고, 상기 제m+2 게이트 쉬프트 클럭에 응답하여 자신의 출력단자 전압을 리셋시키는 제m 스테이지를 포함하고,
    상기 버퍼 어레이는,
    상기 제m 스테이지로부터 출력되는 상기 제1 펄스 신호에 응답하여 상기 자신의 출력단자에 제2 펄스 신호의 전압을 출력하기 시작하고, 상기 제m-1 게이트 쉬프트 클럭에 응답하여 상기 자신의 출력단자 전압을 리셋시키는 제m 버퍼부를 포함하는 것을 특징으로 하는 표시장치.
  18. 제 17 항에 있어서,
    상기 제1 펄스 신호는 로우 논리 펄스 신호이고, 상기 제2 펄스 신호는 하이 논리 펄스 신호인 것을 특징으로 하는 표시장치.
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