KR20140133123A - 지연 파라미터 추출 장치 및 방법 - Google Patents

지연 파라미터 추출 장치 및 방법 Download PDF

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KR20140133123A
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Abstract

본 발명은 표시 패널의 지연 파라미터 추출 장치 및 방법을 개시한다.
본 발명의 지연 파라미터 추출 장치는, 스키매틱 회로를 설계하고 제1 네트 리스트를 생성하는 스키매틱 작성부; 상기 스키매틱 회로를 기초로 레이아웃을 설계하고 제2 네트 리스트를 생성하는 레이아웃 작성부; 상기 제1 네트 리스트와 제2 네트 리스트의 비교에 의해 상기 레이아웃을 검증하는 검증부; 및 상기 레이아웃으로부터 커패시턴스 값을 추출하고, 상기 커패시턴스 값을 기초로 네트마다 설정된 지연 파라미터 종류에 따라 각 네트에 대해 지연 파라미터를 추출하는 파라미터 추출부;를 포함할 수 있다.

Description

지연 파라미터 추출 장치 및 방법{Apparatus and method of extracting delay parameter}
본 발명은 표시 패널의 지연 파라미터 추출 장치 및 방법에 관한 것이다.
반도체 공정이 미세화되고 회로의 규모가 증가함에 따라 회로 소자의 사이즈 가 커짐으로써 RC 기생성분(Parasitic)의 영향이 커지게 되었다. 결합 커패시터와 같은 기생 성분은 혼선(cross-talk), 잡음 등의 문제를 야기한다.
또한 소형 패널에서 대형 패널로 갈수록 전압 강하(IR drop) 현상이 심해짐에 따라 RC 모델링의 중요성은 더욱 대두되고 있다.
본 발명은 회로 설계시 사후 시뮬레이션에 소요되는 시간을 줄이면서 효과적으로 RC 성분을 추출하는 방법을 제공한다.
본 발명의 바람직한 일 실시예에 따른 지연 파라미터 추출 장치는, 스키매틱 회로를 설계하고 제1 네트 리스트를 생성하는 스키매틱 작성부; 상기 스키매틱 회로를 기초로 레이아웃을 설계하고 제2 네트 리스트를 생성하는 레이아웃 작성부; 상기 제1 네트 리스트와 제2 네트 리스트의 비교에 의해 상기 레이아웃을 검증하는 검증부; 및 상기 레이아웃으로부터 커패시턴스 값을 추출하고, 상기 커패시턴스 값을 기초로 네트마다 설정된 지연 파라미터 종류에 따라 각 네트에 대해 지연 파라미터를 추출하는 파라미터 추출부;를 포함할 수 있다.
상기 파라미터 추출부는, 상기 추출된 커패시턴스 값을 구간화하는 임계치를 설정하여, 저항-커패시턴스 값을 추출하는 제1 구간, 커패시턴스 값만을 추출하는 제2 구간 및 무시하는 제3 구간을 결정하는 임계치 설정부; 및 상기 제1 구간의 커패시턴스 값을 갖는 네트에 대해 저항-커패시턴스(RC) 값을 추출하고, 상기 제2 구간의 커패시턴스 값을 갖는 네트에 대해 커패시턴스 값만을 추출하고, 상기 제3 구간의 커패시턴스 값을 갖는 네트는 무시하는 RC 추출부;를 포함할 수 있다.
상기 RC 추출부는, 사용자 지정에 따라, 상기 제2 구간 또는 상기 제3 구간에 해당하는 네트에 대해 저항-커패시턴스(RC) 값을 추출할 수 있다.
상기 임계치 설정부는, 상기 제2 구간을 결정하는 제1임계치를 다수의 브랜치를 갖는 노드의 커패시턴스 값으로 설정하고, 상기 제3 구간을 결정하는 제2임계치를 플로팅 노드의 커패시턴스 값으로 설정할 수 있다.
상기 제1 내지 제3 구간은 각각 하나 이상일 수 있다.
상기 파라미터 추출부는, 상기 각 구간별로 추출된 지연 파라미터 값을 통합하여 하나의 결과 파일을 생성할 수 있다.
상기 파라미터 추출부는, 사용자의 지정에 따라, 상기 네트들을 저항-커패시턴스 값을 추출하는 제1 네트부, 커패시턴스 값만을 추출하는 제2 네트부 및 무시하는 제3 네트부로 분류하는 네트 분류부; 및 상기 제1 네트부에 포함되는 네트에 대해 저항-커패시턴스 값을 추출하고, 상기 제2 네트부에 포함되는 네트에 대해 커패시턴스 값만을 추출하고, 상기 제3 네트부에 포함되는 네트는 무시하는 RC 추출부;를 포함할 수 있다.
상기 네트 분류부는, 다수의 브랜치를 갖는 노드의 커패시턴스 값을 기초로 상기 제2 네트부를 분류하고, 플로팅 노드의 커패시턴스 값을 기초로 상기 제3 네트부를 분류할 수 있다.
본 발명의 바람직한 일 실시예에 따른 지연 파라미터 추출 방법은, 스키매틱 회로를 설계하고 제1 네트 리스트를 생성하는 단계; 상기 스키매틱 회로를 기초로 레이아웃을 설계하고 제2 네트 리스트를 생성하는 단계; 상기 제1 네트 리스트와 제2 네트 리스트의 비교에 의해 상기 레이아웃을 검증하는 단계; 및 상기 레이아웃으로부터 커패시턴스 값을 추출하고, 상기 커패시턴스 값을 기초로 네트마다 설정된 지연 파라미터 종류에 따라 각 네트에 대해 지연 파라미터를 추출하는 단계;를 포함할 수 있다.
상기 지연 파라미터 추출 단계는, 상기 추출된 커패시턴스 값을 구간화하는 임계치를 설정하여, 저항-커패시턴스 값을 추출하는 제1 구간, 커패시턴스 값만을 추출하는 제2 구간 및 무시하는 제3 구간을 결정하는 단계; 및 상기 제1 구간의 커패시턴스 값을 갖는 네트에 대해 저항-커패시턴스(RC) 값을 추출하고, 상기 제2 구간의 커패시턴스 값을 갖는 네트에 대해 커패시턴스 값만을 추출하고, 상기 제3 구간의 커패시턴스 값을 갖는 네트는 무시하는 단계;를 포함할 수 있다.
상기 지연 파라미터 추출 단계는, 사용자 지정에 따라, 상기 제2 구간 또는 상기 제3 구간에 해당하는 네트에 대해 저항-커패시턴스(RC) 값을 추출하는 단계;를 더 포함할 수 있다.
상기 방법은, 상기 제2 구간을 결정하는 제1임계치를 다수의 브랜치를 갖는 노드의 커패시턴스 값으로 설정하고, 상기 제3 구간을 결정하는 제2임계치를 플로팅 노드의 커패시턴스 값으로 설정할 수 있다.
상기 제1 내지 제3 구간은 각각 하나 이상일 수 있다.
상기 방법은, 상기 각 구간별로 추출된 지연 파라미터 값을 통합하여 하나의 결과 파일을 생성하는 단계;를 더 포함할 수 있다.
상기 지연 파라미터 추출 단계는, 상기 추출된 커패시턴스 값에 기초한 사용자의 지정에 따라, 상기 네트들을 저항-커패시턴스 값을 추출하는 제1 네트부, 커패시턴스 값만을 추출하는 제2 네트부 및 무시하는 제3 네트부로 분류하는 단계; 및 상기 제1 네트부에 포함되는 네트에 대해 저항-커패시턴스 값을 추출하고, 상기 제2 네트부에 포함되는 네트에 대해 커패시턴스 값만을 추출하고, 상기 제3 네트부에 포함되는 네트는 무시하는 단계;를 포함할 수 있다.
상기 방법은, 다수의 브랜치를 갖는 노드의 커패시턴스 값을 기초로 상기 제2 네트부를 분류하고, 플로팅 노드의 커패시턴스 값을 기초로 상기 제3 네트부를 분류할 수 있다.
본 발명은 RC 정보의 정확성을 가지면서 RC의 정보 양을 줄여 사후 시뮬레이션에 소요되는 시간을 단축할 수 있다. 이에 따라, 정확하고 빠르게 회로의 성능을 분석 및 검증할 수 있다.
도 1은 본 발명의 일 실시예에 따른 지연 파라미터 추출 장치의 구성을 개략적으로 나타낸 블록도이다.
도 2는 본 발명의 일 실시예에 따른 파라미터 검출부의 구성을 개략적으로 나타낸 블록도이다
도 3은 본 발명의 다른 실시예에 따른 파라미터 검출부의 구성을 개략적으로 나타낸 블록도이다.
도 4는 본 다른 실시예에 따른 파라미터 검출부의 구성을 개략적으로 나타낸 블록도이다.
도 5는 본 발명의 일 실시예에 따른 지연 파라미터 추출 방법을 개략적으로 도시한 흐름도이다.
도 6은 본 발명의 다른 실시예에 따른 지연 파라미터 추출 방법을 개략적으로 도시한 흐름도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 구성요소들은 용어들에 의해 한정되어서는 안 된다. 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하 첨부된 도면들에 도시된 본 발명에 관한 실시예를 참조하여 본 발명의 구성 및 작용을 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 지연 파라미터 추출 장치의 구성을 개략적으로 나타낸 블록도이다.
도 1을 참조하면, 본 발명의 회로 시뮬레이션 장치(10)는 지연 파라미터 추출 장치(100) 및 시뮬레이터(200)를 포함한다.
지연 파라미터 추출 장치(100)는 스키매틱 작성부(102), 레이아웃 작성부(104), 검증부(106) 및 파라미터 추출부(108)를 포함할 수 있다.
스키매틱 작성부(102)는 소정의 스키매틱 툴(schematic tool)을 이용하여 스키매틱 회로(schematic circuit)를 설계한다. 스키매틱 회로는 회로 소자들의 연결관계를 나타내는 도면으로, 게이트(AND나 OR과 같은 논리적인 표현)나 디지털 논리 소자들을 이용할 수 있다. 스키매틱 작성부(102)는 설계된 스키매틱 회로에 대응하는 제1 네트리스트(netlist)를 생성한다. 네트리스트(netlist)는 회로에 사용된 소자 종류, 네트명(net name)인 노드 등을 표시하여 회로 소자들의 상호 연결관계를 표현한 텍스트 파일이다. 스키매틱 작성부(102)는 작성된 스키매틱 회로를 시뮬레이션하여 최적의 스키매틱 회로를 설계할 수 있다.
레이아웃 작성부(104)는 설계된 스키매틱 회로를 기초로 레이아웃(layout)을 설계한다. 스키매틱 회로의 각 회로 소자는 도전층, 반도체층 및 절연층과 같은 물질층 등의 패턴(배선)들로서 설계될 수 있으며, 레이아웃은 각각의 패턴(pattern)들을 설계된 스키매틱 회로에 따라 수직 및 수평으로 배치하고 연결한 도면이다. 본 발명의 실시예에 따른 레이아웃 작성부(104)는 매뉴얼(manual)로 레이아웃을 설계하는 풀 커스텀 레이아웃(Full Custom Layout) 방식으로 레이아웃을 설계한다. 이에 따라 사용자 요구에 최적화된 레이아웃을 설계할 수 있다. 레이아웃 작성부(104)는 설계된 레이아웃에 대응하는 제2 네트리스트(netlist)를 생성한다.
검증부(106)는 레이아웃이 스키매틱 회로와 동일하게 작성되었는지의 여부를 점검(check)하는 LVS(Layout Versus Schematic)를 수행한다. 검증부(106)는 제1 네트 리스트와 제2 네트 리스트를 비교하여 레이아웃을 검증하고, 오차가 있는 경우 스키매틱 회로 및 레이아웃 중 적어도 하나를 보정할 수 있다.
파라미터 추출부(108)는 검증에 의해 레이아웃 설계가 완료되면 소정의 RC 추출 규칙(extraction rule)에 따라 레이아웃의 각 네트에 대해 커패시턴스(C) 값을 1차 추출하고, 1차 추출된 C 값을 기초로 네트마다 설정된 지연 파라미터 종류에 따라, 각 네트에 대해 지연 파라미터를 추출한다. 각 네트에서 추출되는 지연 파라미터 종류는 상이하다. 즉 일부 네트에서는 저항-커패시턴스(RC) 값이 추출되고, 일부 네트에서는 C 값만 추출되고, 일부 네트는 무시되어 지연 파라미터가 추출되지 않는다. 여기서 C 값은 1차 추출된 C 값이다. 이하에서 RC 값이 추출되는 네트를 임계 네트(critical net)라 한다. 파라미터 추출부(108)는 각 네트에 대해 추출된 지연 파라미터 값을 통합하여 하나의 결과 파일을 생성한다.
소형 패널에서 대형 패널로 갈수록 전압 강하(IR drop) 현상이 심해지고, 전압 강하가 커짐에 따라 RC 모델링의 중요성은 더욱 대두되고 있다. 또한 대형 패널에서의 RC 값에 대한 정보의 양은 소형 패널일 때와 비교해 증가한다. 그로 인하여 RC 값에 대한 정보의 양이 커질수록 사후 시뮬레이션(post simulation)을 시행할 때 훨씬 더 많은 시간이 요구된다.
예를 들어, 모든 네트(net)에 대해서 RC 값을 추출하여 사후 시뮬레이션을 수행하거나 간략한 모델링에 대해서만 사후 시뮬레이션을 수행하여 전체의 RC 값을 유추하는 방법은 RC에 대한 정보(R 값, C 값, RC 값)의 양이 너무 커지게 되어 사후 시뮬레이션 시간(post simulation time)이 증가한다. 모든 네트에 대해서 RC 값을 추출하게 되면 플로팅 노드(floating node)에 대한 기생 커패시턴스(Coupling capacitance) 값도 추출된다. 또한 저항과 커패시턴스를 간략히 모델링한 후 사후 시뮬레이션을 수행하여 전체의 RC 값을 유추하는 방법을 사용한다면 정확도가 많이 떨어지게 된다.
본 발명의 실시예는 불필요한 노드(node)에 대한 정보 값은 줄이거나 제거함으로써 빠른 시간 안에 효과적으로 RC 정보를 추출하여 RC 정보의 양을 줄인다. 이에 따라 본 발명의 실시예는 사후 시뮬레이션 시간(post simulation time)을 줄일 수 있다.
파라미터 추출부(108)의 구성은 후술하겠다.
시뮬레이터(200)는 지연 파라미터 추출 장치(100)로부터 하나의 결과 파일인 지연 파라미터 파일을 수신하고, 스키매틱 회로에 지연 파라미터 값을 반영한 후 사후 시뮬레이션함으로써 회로의 동작을 점검한다. 시뮬레이션 결과에 따라 스키매틱 작성부(102)는 스키매틱 회로를 수정할 수 있다.
도 2는 본 발명의 일 실시예에 따른 파라미터 검출부의 구성을 개략적으로 나타낸 블록도이다.
도 2를 참조하면, 파라미터 검출부(108a)는 RC 추출부(111) 및 임계치 설정부(113)를 포함할 수 있다.
RC 추출부(111)는 먼저 레이아웃으로부터 각 네트에 대해 C 값을 1차 추출하여 C 파일을 생성한다.
임계치 설정부(113)는 C 파일의 C 값을 구간화하기 위해 커패시턴스의 임계치를 설정한다. 임계치 설정부(113)는 임계치 설정에 의해 RC 값을 추출하는 제1 구간, C 값만을 추출하는 제2 구간 및 무시하는 제3 구간을 결정할 수 있다. 각 구간은 하나 이상일 수 있다. 각 구간을 나누는 임계치는 특별히 한정되지 않으며 패널에 따라 다르게 설정될 수 있다.
임계치 설정부(113)는 다수의 브랜치를 갖는 노드의 C 값을 제2 구간을 결정하는 임계치로 설정할 수 있다. 파워 라인과 같이 다수의 브랜치가 형성되는 경우 저항(R) 값을 추출하게 되면 브랜치마다 R 값이 추출되어 정보 양이 매우 크다. 따라서 다수의 브랜치를 갖는 노드의 C 값을 제2 구간을 결정하는 임계치로 설정할 수 있다. 그리고, 임계치 설정부(113)는 플로팅 노드의 C 값을 제3 구간을 결정하는 임계치로 설정할 수 있다. 플로팅 노드는 무시할 수 있으므로, 플로팅 노드의 C 값을 제2 구간을 결정하는 임계치로 설정할 수 있다.
RC 추출부(111)는 C 파일의 1차 추출된 C 값과 설정된 임계치를 비교하여 각 네트가 속하는 구간을 결정할 수 있다. RC 추출부(111)는 제1 구간의 C 값을 갖는 네트에 대해 RC 값을 추출할 수 있다. RC 추출부(111)는 제2 구간의 C 값을 갖는 네트에 대해 C 값만을 추출할 수 있다. RC 추출부(111)는 제3 구간의 C 값을 갖는 네트는 무시할 수 있다.
예를 들어, 임계치 설정부(113)는 제2 구간을 결정하는 제1임계치 및 제3 구간을 결정하는 제2임계치를 설정할 수 있다. RC 추출부(111)는 제1임계치보다 큰 C 값을 갖는 네트에 대해 C 값만을 추출하고, 제2임계치보다 작은 C 값을 갖는 네트는 무시하고, 제1임계치와 제2임계치 사이의 C 값을 갖는 네트에 대해 RC 값을 추출할 수 있다.
다른 실시예에서 임계치 설정부(113)는 제1임계치와 제2임계치 사이에 제3임계치와 같이 하나 이상의 임계치를 추가로 설정하여 보다 구간을 세분화할 수 있다. 이에 따라 보다 정확한 지연 파라미터를 추출할 수 있다. RC 추출부(111)는 제1임계치보다 큰 C 값을 갖는 네트에 대해 C 값만을 추출하고, 제2임계치보다 작은 C 값을 갖는 네트는 무시하고, 제1임계치와 제3임계치 사이의 C 값을 갖는 네트에 대해 C 값만을 추출하고, 제3임계치와 제2임계치 사이의 C 값을 갖는 네트에 대해 RC 값을 추출할 수 있다.
RC 추출부(111)는 최종 추출된 C 값 또는 RC 값에 대한 정보를 포함하는 지연 파라미터 파일을 생성한다. 지연 파라미터 파일은 각 네트의 지연 파라미터 정보가 통합된 하나의 결과 파일이다.
지연 파라미터 파일은 시뮬레이터(200)로 출력된다.
RC 추출부(111)가 R 값과 C 값을 추출하는 방법은 특별히 한정되지 않으며 공지된 다양한 방법을 적용할 수 있다. 예를 들어, RC 추출부(111)는 기준 저항 최대값(Rmax)과 기준 저항 최소값(Rmin), 기준 커패시턴스 최대값(Cmax)과 기준 커패시턴스 최소값(Cmin)을 이용하여 네트에 대한 R 값과 C 값을 추출할 수 있다.
도 3은 본 발명의 다른 실시예에 따른 파라미터 검출부의 구성을 개략적으로 나타낸 블록도이다.
도 3을 참조하면, 파라미터 검출부(108b)는 RC 추출부(121) 및 임계치 설정부(123)를 포함할 수 있다.
RC 추출부(121)는 먼저 레이아웃으로부터 각 네트에 대해 C 값을 1차 추출하여 C 파일을 생성한다.
임계치 설정부(123)는 C 파일의 C 값을 기초로 C 값을 구간화하기 위한 커패시턴스의 임계치를 설정한다. 임계치 설정부(123)는 임계치 설정에 의해 RC 값을 추출하는 제1 구간, C 값만을 추출하는 제2 구간 및 무시하는 제3 구간을 결정할 수 있다. 각 구간은 하나 이상일 수 있다.
RC 추출부(121)는 1차 추출된 C 값과 설정된 임계치를 비교하여 각 네트가 속하는 구간을 결정할 수 있다. RC 추출부(121)는 제1 구간의 C 값을 갖는 네트에 대해 RC 값을 추출할 수 있다. RC 추출부(121)는 제2 구간의 C 값을 갖는 네트에 대해 C 값만을 추출할 수 있다. RC 추출부(121)는 제3 구간의 C 값을 갖는 네트는 무시할 수 있다.
RC 추출부(121)는 최종 추출된 C 값 또는 RC 값에 대한 정보를 포함하는 지연 파라미터 파일을 생성한다. 지연 파라미터 파일은 각 네트의 지연 파라미터 정보가 통합된 하나의 결과 파일이다.
지연 파라미터 파일은 시뮬레이터(200)로 출력된다.
본 발명의 실시예에 따른 RC 추출부(121)는 임계치 설정부(123)에 의해 임계치가 설정되어 구간이 결정되더라도, 사용자 지정이 있는 경우, 사용자 지정에 따라 지연 파라미터를 추출한다. 예를 들어, 네트가 제2 구간 또는 제3 구간에 해당하더라도 사용자가 RC 값을 추출하도록 지정한 경우, RC 추출부(121)는 사용자 지정에 따라 해당 네트에 대해 C 값만을 추출하거나 무시하지 않고 RC 값을 추출할 수 있다.
그 외 RC 추출부(121) 및 임계치 설정부(123)의 구성 및 동작은 도 2에서 설명된 내용과 동일하므로 상세한 설명은 생략하겠다.
도 4는 본 다른 실시예에 따른 파라미터 검출부의 구성을 개략적으로 나타낸 블록도이다
도 4를 참조하면, 파라미터 검출부(108c)는 네트 분류부(131) 및 RC 추출부(133)를 포함할 수 있다.
네트 분류부(131)는 RC 추출부(133)에서 사용자 지정에 따라, 네트들을 RC 값을 추출하는 제1 네트부, C 값만을 추출하는 제2 네트부 및 무시하는 제3 네트부로 분류할 수 있다. 사용자는 1차 추출된 C 값을 포함하는 C 파일의 C 값, 또는 다른 분류 기준이나 규칙에 따라 네트들을 분류할 수 있다. 네트 분류부(131)는 다수의 브랜치를 갖는 노드의 C 값을 기초로 제2 네트부를 분류하고, 플로팅 노드의 C 값을 기초로 제3 네트부를 분류할 수 있다.
RC 추출부(133)는 제1 네트부에 포함되는 네트에 대해 RC 값을 추출할 수 있다. RC 추출부(133)는 제2 네트부에 포함되는 네트에 대해 C 값만을 추출할 수 있다. RC 추출부(133)는 제3 네트부에 포함되는 네트는 무시하고 지연 파라미터를 추출하지 않을 수 있다.
RC 추출부(121)는 최종 추출된 C 값 또는 RC 값에 대한 정보를 포함하는 지연 파라미터 파일을 생성한다. 지연 파라미터 파일은 각 네트의 지연 파라미터 정보가 통합된 하나의 결과 파일이다.
지연 파라미터 파일은 시뮬레이터(200)로 출력된다.
도 5는 본 발명의 일 실시예에 따른 지연 파라미터 추출 방법을 개략적으로 도시한 흐름도이다.
도 5를 참조하면, 스키매틱 작성부는 먼저 스키매틱 회로를 설계하고 제1 네트 리스트를 생성한다(S501).
레이아웃 작성부는 스키매틱 회로를 기초로 레이아웃을 설계하고 제2 네트 리스트를 생성한다(S502).
검증부는 제1 네트 리스트와 제2 네트 리스트를 비교하여 레이아웃을 검증한다(S503). 검증부는 LVS(Layout Versus Schematic)를 수행하여 레이아웃이 스키매틱 회로와 동일하게 작성되었는지의 여부를 점검할 수 있다.
파라미터 추출부는 검증을 거쳐 설계가 완료된 레이아웃의 각 네트에 대해 C 값을 추출하여 C 파일을 생성한다(S504). 파라미터 추출부는 소정의 RC 추출 규칙(extraction rule)에 따라 레이아웃의 각 네트에 대해 C 값을 1차 추출한다.
파라미터 추출부는 C 파일의 C 값을 기초로 커패시턴스의 임계치를 설정한다(S505). 파라미터 추출부는 임계치 설정에 의해 RC 값을 추출하는 제1 구간, C 값만을 추출하는 제2 구간 및 무시하는 제3 구간을 결정할 수 있다. 각 구간은 하나 이상일 수 있다. 예를 들어, 파라미터 추출부는 플로팅 노드의 C 값을 제1임계치(TH1)로 설정하고, 다수의 브랜치를 갖는 노드의 C 값을 제2임계치(TH2)로 설정하여, 제1임계치(TH1)와 제2임계치(TH2) 사이의 C 값은 제1 구간, 제2임계치(TH2)보다 큰 C 값은 제2 구간, 제1임계치(TH1)보다 작은 C 값을 제3 구간으로 결정할 수 있다.
파라미터 추출부는 각 구간별로 RC 값 또는 C 값을 추출하거나 무시하며 지연 파라미터를 추출한다(S506). 예를 들어, 파라미터 추출부는 1차 추출된 C 값이 제1임계치(TH1)보다 작으면 해당 네트는 무시한다. 파라미터 추출부는 1차 추출된 C 값이 제2임계치(TH2)보다 크면 해당 네트에 대해 C 값만을 추출(즉, 1차 C 값 그대로 이용)한다. 파라미터 추출부는 1차 추출된 C 값이 제1임계치(TH1)와 제2임계치(TH2) 사이이면 해당 네트에 대해 RC 값을 추출한다.
파라미터 추출부는 추출된 지연 파라미터 정보를 통합하여 하나의 지연 파라미터 파일을 생성할 수 있다(S507).
도 6은 본 발명의 다른 실시예에 따른 지연 파라미터 추출 방법을 개략적으로 도시한 흐름도이다.
도 6을 참조하면, 스키매틱 작성부는 먼저 스키매틱 회로를 설계하고 제1 네트 리스트를 생성한다(S601).
레이아웃 작성부는 스키매틱 회로를 기초로 레이아웃을 설계하고 제2 네트 리스트를 생성한다(S602).
검증부는 제1 네트 리스트와 제2 네트 리스트를 비교하여 레이아웃을 검증한다(S603). 검증부는 LVS(Layout Versus Schematic)를 수행하여 레이아웃이 스키매틱 회로와 동일하게 작성되었는지의 여부를 점검할 수 있다.
파라미터 추출부는 사용자의 지정에 따라 네트를 분류한다(S604). 예를 들어, 사용자는 1차 추출된 C 값에 기초하여 네트 분류 기준을 설정할 수 있고, 파라미터 추출부는 분류 기준에 따라 RC 값을 추출하는 제1 네트부, C 값만을 추출하는 제2 네트부, 무시하는 제3 네트부로 분류될 수 있다. 파라미터 추출부는 다수의 브랜치를 갖는 노드의 C 값을 기초로 제2 네트부를 분류하고, 플로팅 노드의 C 값을 기초로 제3 네트부를 분류할 수 있다.
파라미터 추출부는 분류된 각 네트에 대해 지연 파라미터를 추출할 수 있다(S605). 예를 들어, 파라미터 추출부는 제1 네트부로 분류된 네트에 대해 RC 값을 추출한다. 파라미터 추출부는 제2 네트부로 분류된 네트에 대해 C 값만을 추출한다. 파라미터 추출부는 제3 네트부로 분류된 네트는 무시한다.
파라미터 추출부는 추출된 지연 파라미터 정보를 통합하여 하나의 지연 파라미터 파일을 생성할 수 있다(S606).
본 발명의 실시예는 레이아웃에서 1차 추출된 C 값을 복수의 구간으로 구분하고, 임계 네트(critical net) 구간은 RC 값을 추출하고, 나머지 구간은 무시되거나 C 값만 추출한다. 즉 본 발명의 실시예는, 각 구간별로 RC 추출을 다르게 함으로써, 사후 시뮬레이션에 사용될 전체 RC 정보 양을 줄이면서 임계 네트에 대해서는 RC 정보를 이용함으로써 정확도를 유지하면서 사후 시뮬레이션(post simulation) 시간을 단축시킬 수 있다.
본 명세서에서는 본 발명을 한정된 실시예를 중심으로 설명하였으나, 본 발명의 범위 내에서 다양한 실시예가 가능하다. 또한 설명되지는 않았으나, 균등한 수단도 또한 본 발명에 그대로 결합되는 것이라 할 것이다. 따라서 본 발명의 진정한 보호범위는 아래의 특허청구범위에 의하여 정해져야 할 것이다.

Claims (16)

  1. 스키매틱 회로를 설계하고 제1 네트 리스트를 생성하는 스키매틱 작성부;
    상기 스키매틱 회로를 기초로 레이아웃을 설계하고 제2 네트 리스트를 생성하는 레이아웃 작성부;
    상기 제1 네트 리스트와 제2 네트 리스트의 비교에 의해 상기 레이아웃을 검증하는 검증부; 및
    상기 레이아웃으로부터 커패시턴스(C) 값을 추출하고, 상기 커패시턴스 값을 기초로 네트마다 설정된 지연 파라미터 종류에 따라 각 네트에 대해 지연 파라미터를 추출하는 파라미터 추출부;를 포함하는 지연 파라미터 추출 장치.
  2. 제1항에 있어서, 상기 파라미터 추출부는,
    상기 추출된 커패시턴스 값을 구간화하는 임계치를 설정하여, 저항-커패시턴스(RC) 값을 추출하는 제1 구간, 커패시턴스 값만을 추출하는 제2 구간 및 무시하는 제3 구간을 결정하는 임계치 설정부; 및
    상기 제1 구간의 커패시턴스 값을 갖는 네트에 대해 저항-커패시턴스 값을 추출하고, 상기 제2 구간의 커패시턴스 값을 갖는 네트에 대해 커패시턴스 값만을 추출하고, 상기 제3 구간의 커패시턴스 값을 갖는 네트는 무시하는 RC 추출부;를 포함하는 지연 파라미터 추출 장치.
  3. 제2항에 있어서, 상기 RC 추출부는,
    사용자 지정에 따라, 상기 제2 구간 또는 상기 제3 구간에 해당하는 네트에 대해 RC 값을 추출하는 지연 파라미터 추출 장치.
  4. 제2항에 있어서, 상기 임계치 설정부는,
    상기 제2 구간을 결정하는 제1임계치를 다수의 브랜치를 갖는 노드의 커패시턴스 값으로 설정하고, 상기 제3 구간을 결정하는 제2임계치를 플로팅 노드의 커패시턴스 값으로 설정하는 지연 파라미터 추출 장치.
  5. 제2항에 있어서,
    상기 제1 내지 제3 구간은 각각 하나 이상인 지연 파라미터 추출 장치.
  6. 제1항에 있어서, 상기 파라미터 추출부는,
    상기 각 구간별로 추출된 지연 파라미터 값을 통합하여 하나의 결과 파일을 생성하는 지연 파라미터 추출 장치.
  7. 제1항에 있어서, 상기 파라미터 추출부는,
    사용자의 지정에 따라, 상기 네트들을 저항-커패시턴스(RC) 값을 추출하는 제1 네트부, 커패시턴스(C) 값만을 추출하는 제2 네트부 및 무시하는 제3 네트부로 분류하는 네트 분류부; 및
    상기 제1 네트부에 포함되는 네트에 대해 저항-커패시턴스 값을 추출하고, 상기 제2 네트부에 포함되는 네트에 대해 커패시턴스 값만을 추출하고, 상기 제3 네트부에 포함되는 네트는 무시하는 RC 추출부;를 포함하는 지연 파라미터 추출 장치.
  8. 제7항에 있어서, 상기 네트 분류부는,
    다수의 브랜치를 갖는 노드의 커패시턴스 값을 기초로 상기 제2 네트부를 분류하고, 플로팅 노드의 커패시턴스 값을 기초로 상기 제3 네트부를 분류하는 지연 파라미터 추출 장치.
  9. 스키매틱 회로를 설계하고 제1 네트 리스트를 생성하는 단계;
    상기 스키매틱 회로를 기초로 레이아웃을 설계하고 제2 네트 리스트를 생성하는 단계;
    상기 제1 네트 리스트와 제2 네트 리스트의 비교에 의해 상기 레이아웃을 검증하는 단계; 및
    상기 레이아웃으로부터 커패시턴스 값을 추출하고, 상기 커패시턴스 값을 기초로 네트마다 설정된 지연 파라미터 종류에 따라 각 네트에 대해 지연 파라미터를 추출하는 단계;를 포함하는 지연 파라미터 추출 방법.
  10. 제9항에 있어서, 상기 지연 파라미터 추출 단계는,
    상기 추출된 커패시턴스 값을 구간화하는 임계치를 설정하여, 저항-커패시턴스 값을 추출하는 제1 구간, 커패시턴스 값만을 추출하는 제2 구간 및 무시하는 제3 구간을 결정하는 단계; 및
    상기 제1 구간의 커패시턴스 값을 갖는 네트에 대해 저항-커패시턴스(RC) 값을 추출하고, 상기 제2 구간의 커패시턴스 값을 갖는 네트에 대해 커패시턴스 값만을 추출하고, 상기 제3 구간의 커패시턴스 값을 갖는 네트는 무시하는 단계;를 포함하는 지연 파라미터 추출 방법.
  11. 제10항에 있어서, 상기 지연 파라미터 추출 단계는,
    사용자 지정에 따라, 상기 제2 구간 또는 상기 제3 구간에 해당하는 네트에 대해 저항-커패시턴스(RC) 값을 추출하는 단계;를 더 포함하는 지연 파라미터 추출 방법.
  12. 제10항에 있어서,
    상기 제2 구간을 결정하는 제1임계치를 다수의 브랜치를 갖는 노드의 커패시턴스 값으로 설정하고, 상기 제3 구간을 결정하는 제2임계치를 플로팅 노드의 커패시턴스 값으로 설정하는 지연 파라미터 추출 방법.
  13. 제10항에 있어서,
    상기 제1 내지 제3 구간은 각각 하나 이상인 지연 파라미터 추출 방법.
  14. 제9항에 있어서,
    상기 각 구간별로 추출된 지연 파라미터 값을 통합하여 하나의 결과 파일을 생성하는 단계;를 더 포함하는 지연 파라미터 추출 방법.
  15. 제9항에 있어서, 상기 지연 파라미터 추출 단계는,
    상기 추출된 커패시턴스 값에 기초한 사용자의 지정에 따라, 상기 네트들을 저항-커패시턴스(RC) 값을 추출하는 제1 네트부, 커패시턴스(C) 값만을 추출하는 제2 네트부 및 무시하는 제3 네트부로 분류하는 단계; 및
    상기 제1 네트부에 포함되는 네트에 대해 저항-커패시턴스 값을 추출하고, 상기 제2 네트부에 포함되는 네트에 대해 커패시턴스 값만을 추출하고, 상기 제3 네트부에 포함되는 네트는 무시하는 단계;를 포함하는 지연 파라미터 추출 방법.
  16. 제15항에 있어서,
    다수의 브랜치를 갖는 노드의 커패시턴스 값을 기초로 상기 제2 네트부를 분류하고, 플로팅 노드의 커패시턴스 값을 기초로 상기 제3 네트부를 분류하는 지연 파라미터 추출방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112016173A (zh) * 2020-08-12 2020-12-01 中国汽车工业工程有限公司 一种电气图的制作方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3001403B2 (ja) * 1995-09-29 2000-01-24 日本電気株式会社 論理回路のレイアウト方法
US5896300A (en) * 1996-08-30 1999-04-20 Avant| Corporation Methods, apparatus and computer program products for performing post-layout verification of microelectronic circuits by filtering timing error bounds for layout critical nets
US6701289B1 (en) * 1997-01-27 2004-03-02 Unisys Corporation Method and apparatus for using a placement tool to manipulate cell substitution lists
US6009252A (en) * 1998-03-05 1999-12-28 Avant! Corporation Methods, apparatus and computer program products for determining equivalencies between integrated circuit schematics and layouts using color symmetrizing matrices
JP2003273221A (ja) * 2002-03-15 2003-09-26 Fujitsu Ltd 配線の遅延調整を可能にする集積回路のレイアウト方法及びそのプログラム
KR100459731B1 (ko) * 2002-12-04 2004-12-03 삼성전자주식회사 반도체 집적회로의 시뮬레이션을 위한 인터커넥션 영향을포함한 선택적 연결정보를 생성하는 장치 및 그 방법
JP2006154951A (ja) * 2004-11-25 2006-06-15 Fujitsu Ltd 検証方法及び検証装置
JP4481155B2 (ja) * 2004-12-08 2010-06-16 パナソニック株式会社 セルの入力端子容量の算出方法、および遅延算出方法
KR100741915B1 (ko) * 2005-12-28 2007-07-24 동부일렉트로닉스 주식회사 더미 금속 채움에 대한 시간 지연 효과를 효율적으로반영할 수 있는 반도체 소자의 설계 방법
US7818698B2 (en) * 2007-06-29 2010-10-19 Taiwan Semiconductor Manufacturing Company, Ltd. Accurate parasitic capacitance extraction for ultra large scale integrated circuits
JP2009237972A (ja) * 2008-03-27 2009-10-15 Fujitsu Microelectronics Ltd 半導体装置、その設計方法及び設計装置
JP5011200B2 (ja) * 2008-04-30 2012-08-29 ルネサスエレクトロニクス株式会社 回路解析方法、半導体集積回路の製造方法、回路解析プログラム、及び回路解析装置
JP5883676B2 (ja) * 2012-02-22 2016-03-15 ルネサスエレクトロニクス株式会社 Ｌｓｉ設計方法
US8707245B2 (en) * 2012-02-27 2014-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device design method, system and computer-readable medium
US8904326B2 (en) * 2012-06-29 2014-12-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device design method, system and computer program product

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112016173A (zh) * 2020-08-12 2020-12-01 中国汽车工业工程有限公司 一种电气图的制作方法
CN112016173B (zh) * 2020-08-12 2022-05-10 中国汽车工业工程有限公司 一种电气图的制作方法

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