KR100741915B1 - 더미 금속 채움에 대한 시간 지연 효과를 효율적으로반영할 수 있는 반도체 소자의 설계 방법 - Google Patents

더미 금속 채움에 대한 시간 지연 효과를 효율적으로반영할 수 있는 반도체 소자의 설계 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 설계 방법에 관한 것이다. 기존의 반도체 소자의 설계에서는 더미 금속 배선에 의해 발생하는 시간 지연 효과를 전혀 반영할 수 없는 단점이 있다. 본 발명은 이러한 단점을 보완하기 위해서 반도체 설계에 더미 금속 패턴에 대한 시간 지연 효과를 반영할 수 있도록, 실제 금속 채움 패턴 및 가상 금속 채움 패턴들을 논리 합성의 레이아웃 기생 변수 추출 단계에 적용하여 시간 지연 효과를 효율적으로 반영한 반도체 소자를 설계한다. 본 발명은 실제 금속 채움 패턴 및 가상 금속 채움 패턴을 가지고 레이아웃 기생 변수 추출 단계에 적용하여 로직들 간에 이루어진 더미 배선까지 포함된 배선의 저항 전원 용량에 대한 값을 추출하기 때문에 좀 더 정확하게 시간 지연 효과를 고려하여 반도체 소자를 설계할 수 있다.
반도체 소자의 설계, 논리 합성(Logic Synthesis), 더미 금속 채움(Dummy Metal Fill), 시간 지연 효과(Time Effect), 저항 전원 용량(Resistor Capacitance)

Description

더미 금속 채움에 대한 시간 지연 효과를 효율적으로 반영할 수 있는 반도체 소자의 설계 방법{Method for Layout Design Reflecting Time Delay Effect for Dummy Metal Fill in Semiconductor Device}
도 1은 기존의 논리 합성의 진행 단계를 나타내는 흐름도이다.
도 2는 금속 배선에서 배선의 밀도에 따라 플라즈마 식각이 되는 양을 나타내는 그림이다.
도 3은 금속 배선 층 형성이 불균형하게 된 것을 나타내는 단면도이다.
도 4는 더미 금속 배선에 의해 금속 배선 층이 균일하게 형성된 것을 나타내는 단면도이다.
도 5는 더미 금속 배선으로 인해 형성된 기생 캐패시턴스를 나타내는 그림이다.
도 6은 본 발명의 제1 실시예에 따른 논리 합성의 진행 단계를 나타내는 흐름도이다.
도 7은 본 발명의 제2 실시예에 따른 논리 합성의 진행 단계를 나타내는 흐름도이다.
<도면에 사용된 참조 번호의 설명>
5: 좁은 간격의 금속 배선 5a: 넓은 간격의 금속 배선
6: 더미 금속 배선 7: 기생 전원 용량
10: 논리 합성 20: P & R
30: 레이아웃 기생 변수 추출 단계 40: 정적 타이밍 분석 단계
40a: GDSII LVS/DRC 검사 단계 50: OPC 및 금속 채움 패턴 형성 단계
A, B: 시그널
본 발명은 반도체 소자의 설계 기술에 관한 것으로서, 좀 더 구체적으로는 설계 과정에서 더미 금속 채움(Dummy Metal Fill)에 대한 시간 지연 효과(Time Effect)를 효율적으로 반영할 수 있는 반도체 소자의 설계 방법에 관한 것이다.
최근 반도체 공정기술의 발달에 따라서 선폭은 급격히 줄어들고 설계 복잡도는 상대적으로 증가함으로써 수십억 개의 트랜지스터로 구성된 집적회로가 속속 개발되고 있다.
반도체 소자의 설계는 도 1과 같은 논리 합성(Logic Synthesis) 흐름도에 따라 이루어진다. 반도체 설계에서 논리 합성(10)은 디지털 회로의 VLSI(Very Large-Scale Integration) 설계가 복잡도를 더해가고 빠른 시장 진입 시간(time-to-Market)에 대한 요구가 증가하면서, 설계자가 직접 게이트 수준의 회로를 설계하기보다는 HDL(HardWare Description Language)을 이용하여 시스템 및 회로 수준으로 구현하는 것을 말한다.
즉, 논리 합성은 하드웨어로 구현 가능한 모델인 RTL(Register transfer level) 형태의 코드(code)를 합성 도구로 이용하여, 여러 개의 로직 게이트(logic gate)들로 이루어진 회로인 게이트 단계(gate level)의 회로로 자동 생성하여 회로가 동작할 수 있게 하는 것이다.
논리 합성의 제1 단계인 P & R(Placement & Routing, 20)은 자동 생성되어 만들어진 로직 게이트들 즉, 트랜지스트 단계(Transistor Level, NMos/PMos)의 셀(Cell)들을 자동으로 배치, 배선하는 것이다. 여기서 배치(Placement)란 이미 만들어져 있는 게이트 셀(gate cell)들을 칩 내부의 적당한 장소에 배치하는 작업이며, 연결(Routing) 이란 배치한 게이트 셀들을 연결하여, 칩이 동작할 수 있게 하는 중요한 작업이다. 이렇게 많은 수의 셀들을 배치하고 연결하는 매우 복잡한 작업이므로 CAD(Computer-Aided Design)를 이용하여 수행한다.
논리 합성의 제2 단계인 레이아웃 기생 변수 추출(Layout Parastic Extract, 30) 단계는 논리 합성의 제1 단계인 P & R에서 셀들에 대한 배선/배치가 완료되면, 로직들 간에 이루어진 배선의 저항 전원 용량(Resistor Capacitance, RC)에 대한 값을 추출하는 작업이다, 배선에 대한 저항 전원 용량 값은 시간 지연(Time Delay)에 관계가 밀접하기 때문에 완벽한 회로 동작을 위해서는 저항 전원 용량 추출 값이 필요하다. 이를 수행하기 위해서는 저항 전원 용량 추출 도구인 StarRCXT를 이용하여 추출한다.
이후, 논리 합성의 제3 단계인 정적 타이밍 분석(Static Timing Analysis, 40) 단계와 논리 합성의 제3a 단계인 GDSII LVS/DRC 검사(Final GDSII Layout Versus Schematic/Design Rule Checker Check, 40a) 단계를 동시에 진행한다.
논리 합성의 제3 단계인 정적 타이밍 분석(Static Timing Analysis, 40) 단계는 로직 셀들에 대한 배선 및 배치, 그리고 시간 분석을 하기 위해서 칩의 저항 전원 용량 정보를 가지고 원하는 사양(예: 100Mhz)에 동작이 되는지를 확인하는 작업이다.
여기서, 정적 타이밍 분석이란, 일반적으로 시뮬레이션(Simulation)을 하기 위해서는 입력 벡터(Input Vector)를 가지고 원하는 출력(Output) 결과가 나오는지를 확인하는데, 이는 시간을 많이 필요로 하는 부분이므로 입력 벡터를 주지않고 로직에서 플립플롭(flip-flop)만 확인하는 작업이다. 장점은 벡터를 필요치 않기 때문에 시간이 10배 이상 빠르게 할 수 있다. 여기서, 원하는 결과가 나오지 않으면, 논리 합성 제1 단계로 돌아가, 만족 될 때까지 수행을 완료한다.
논리 합성의 제3a 단계인 GDSII LVS/DRC 검사(40a) 단계는 마스크를 만들기 위해서 레이아웃을 생성시키는 데 사용되는 설계 데이터 형식의 하나인 GDSII로 형성된 레이아웃에 대하여 레이아웃과 회로도가 정확히 일치하는가를 검사하는 과정인 LVS 및 반도체 설계 레이아웃을 검증하는 과정인 DRC로 검사하는 작업이다.
다음으로, 논리 합성의 마지막 단계로 제4 단계인 OPC 및 금속 채움 패턴 형성(Mask Generation for Optical Proximity Correction, Metal Fill Pattern, 50) 단계는 마스크를 만들 때 공정의 수율과 안정성을 위해서, 두 가지 GDSII 패턴을 형성하는 작업이다. 첫 번째는 평탄화 공정(Chemical Mechanical Polishing)을 위해서 배선의 각 층이 무너지지 않게 배선 층의 빈 곳에 더미 배선 즉, 금속 채움 패턴을 형성하는 것이다. 두 번째는 배선을 선명한 모양으로 만들기 위하여 모서리 쪽에 모양(Shape)을 보완하는 OPC 작업이다.
이러한 논리 합성의 단계들을 통하여 반도체 소자를 형성할 마스크 설계(60)를 완성한다. 그러나, 130nm 공정 이하에서는 이전 180nm 공정에서 보이지 않는 현상들이 많이 발생되고 있다. 이러한 것들은 결국 회로의 크기, 선폭의 감소 및 적은 공급 전압 등에 의해서 발생한다. 특히 선폭의 감소로 인한 기생 전원 용량의 중요성이 증가되고 있다.
이런 상황에서, 도 1과 같이, 기존의 논리 합성에서는 OPC 및 금속 채움 패턴 형성 단계 이후에 반도체 설계가 모두 완료되어, 시간 지연 효과와 관련된 작업을 반영할 수가 없다. 게다가, 평탄화 공정(CMP)을 진행하기 위해 제1 금속 배선 층 ~ 제8 금속 배선 층에서 금속 배선이 없는 면적에 더미 금속(Dummy Metal) 배선을 채워야 하는데, 이때, 시간 지연 문제가 발생한다.
즉, 도 2에 도시된 바와 같이, 반도체를 제작하기 위한 공정을 진행할 때에 금속 배선의 간격이 좁은 금속 배선(5)에서는 식각이 효율적으로 되지만, 금속 배선의 간격이 넓은 금속 배선(5a)에서는 식각이 많이 되어 같은 층 형성이 불균형적으로 이루어지기 때문에, 도 3과 같은 배선 층이 형성된다.
이 같은 현상은 반도체 소자의 수율을 감소시키기 때문에, 도 4와 같이, 금속 배선이 없는 면적에 더미 금속 배선(6)을 채우는 작업을 해주어야 한다. 그러나, 이와 같은 공정을 진행하면, 도 5에 도시된 바와 같이, 더미 금속 배선(6)을 사이에 둔 2개의 금속 배선에 흐르는 신호 예컨대, 신호 A와 신호 B 사이에 기 생 전원 용량(7)이 생겨, 시그널 A와 B 간에 시간 지연을 가져올 수 있다.
이러한 문제점들은 반도체 칩의 기능적인 문제뿐 아니라, 칩의 성능과 칩의 수율이 저하되는 문제를 발생시킬 수 있다. 도 5에서는 제1 금속 배선 층만을 도시하고 있는데, 실제는 제2 금속 배선 층 ~ 제8 금속 배선 층까지 많은 금속 배선 층들이 존재하기 때문에 시간 지연 문제는 더 크다. 그러나 기존의 반도체 설계는 반도체 설계가 완료한 이후 발생하는 위와 같은 문제들을 고려할 수 없는 것이 단점이다.
본 발명은 더미 금속 배선에 의해 발생하는 시간 지연 효과를 전혀 반영할 수 없는 기존의 반도체 설계 방법의 단점을 보완하여, 설계 과정에서 더미 금속 채움에 대한 시간 지연 효과를 효율적으로 반영할 수 있는 반도체 소자의 설계 방법을 제시하는 것이다.
본 발명에 따른 반도체 소자의 설계 방법은 반도체 설계의 논리 합성에 있어서, 트랜지스트 단계의 셀들을 자동으로 배치, 배선하는 P & R 단계와, P & R 단계 이후에 로직들 간에 배선의 저항 전원 용량 값을 추출하는 레이아웃 기생 변수 추출 단계와, 레이아웃 기생 변수 추출 단계 이후에 저항 전원 용량 정보를 가지고 원하는 사양에 동작이 되는지를 확인하는 정적 타이밍 분석 단계와, 정적 타이밍 분석 단계 진행과 동시에, 레이아웃과 회로도가 일치하는지를 검사하고 반도체 설계 레이아웃을 검증하는 GDSII LVS/DRC 검사 단계와, 정적 타이밍 분석 단계 및 GDSII LVS/DRC 검사 단계 이후에 금속 채움 패턴 형성 및 패턴 모양을 보완하는 OPC 및 금속 채움 패턴 형성 단계와, OPC 및 금속 채움 패턴 형성 단계에서 형성된 금속 채움 패턴을 레이아웃 기생 변수 추출 단계에 적용하여 배선의 저항 전원 용량 값을 추출하는 실제 금속 채움 패턴 적용 단계와, 실제 금속 채움 패턴에 의한 시간 지연 효과를 반영하여 P & R 단계에서 OPC 및 금속 채움 패턴 형성 단계까지 다시 수행하는 단계를 포함한다.
제1 실시예
이하 도면을 참조로 본 발명의 제1 실시예에 대해 설명한다.
도 6에 도시된 바와 같이, 반도체 설계의 논리 합성(10)의 제1 단계인 P & R(20)에서 로직 게이트들 즉, 트랜지스트 단계의 셀들을 자동으로 배치, 배선한다.
다음으로, 논리 합성(10)의 제2 단계인 레이아웃 기생 변수 추출(30) 단계에서 로직들 간에 이루어진 배선의 저항 전원 용량(RC)에 대한 값을 추출하는 작업을 진행한다. 배선에 대한 저항 전원 용량 값은 시간 지연에 밀접한 관계가 있기 때문에 완벽한 회로 동작을 위해서는 저항 전원 용량 추출 값이 필요하다. 예컨대, 저항 전원 용량 추출 도구인 StarRCXT를 이용하여 추출한다.
다음으로, 논리 합성(10)의 제3 단계인 정적 타이밍 분석(40) 단계와 논리 합성의 제3a 단계인 GDSII LVS/DRC 검사(40a) 단계를 동시에 진행한다.
이때, 논리 합성의 제3 단계인 정적 타이밍 분석(40) 단계에서는 칩의 로직 셀들에 대한 배선 및 배치, 그리고 시간 분석을 하기 위해서 칩의 RC 정보를 가지고 원하는 사양에 동작이 되는지를 확인한다.
그리고, 논리 합성(10)의 제3a 단계인 GDSII LVS/DRC 검사(40a) 단계에서는 GDSII로 형성된 레이아웃을 레이아웃과 회로도가 정확히 일치하는가를 검사하는 과정(LVS) 및 반도체 설계 레이아웃을 검증하는 과정(DRC)을 통하여 검사한다.
다음으로, 논리 합성(10)의 제4 단계인 OPC 및 금속 채움 패턴 형성(50) 단계에서 CMP 공정을 위해서 배선 층이 무너지지 않게 배선 각층의 빈 곳에 더미 금속 즉, 금속 채움 패턴(Metal Fill Pattern)을 형성한다. 또한, 패턴들을 선명한 모양으로 만들기 위하여 모서리 쪽에 모양을 보완하는 OPC 작업을 한다.
이때, 금속 층이 무너지지 않도록 더미 금속를 삽입하는 금속 채움 패턴을 고려하는 즉, 실제 금속 채움 패턴(Real-Metal Fill Pattern)을 논리 합성(10)의 제2 단계인 레이아웃 기생 변수 추출(30) 단계에 적용하여 로직들 간에 이루어진 배선(더미 배선까지 포함된)의 저항 전원 용량에 대한 값을 추출하는 작업을 한다.
다음으로, 더미 금속에 의한 시간 지연 효과를 반영하여 논리 합성(10)의 제1 단계인 P & R(20)의 설계에서 로직 게이트들 즉, 트랜지스트 단계의 셀들을 재배치, 배선한다. 이후, 논리 합성(10)의 제2 단계에서 제 5단계까지 다시 진행하여 마스크 설계를 완성한다.
이러한 실제 금속 채움 패턴을 적용하여 저항 전원 용량 값을 추출하게 되면, 좀 더 정확한 시간 지연 효과를 고려하여 반도체 소자를 설계할 수 있다.
제2 실시예
이하 도면을 참조로 본 발명의 제2 실시예에 대해 설명한다.
도 7에 도시된 바와 같이, 반도체 설계의 논리 합성(10)에서, 제1 단계인 P & R(20)에서 로직 게이트들 즉, 트랜지스트 단계의 셀들을 자동으로 배치, 배선한다.
다음으로, 논리 합성(10)의 제2 단계인 레이아웃 기생 변수 추출(30) 단계에서 로직들 간에 이루어진 배선 저항 전원 용량에 대한 값을 추출하는 작업을 진행한다. 이때, 금속 배선 간의 간격이 이미 정해서 있는 기존의 금속 채움 패턴에 대한 정보를 바탕으로 가상 금속 채움 패턴(Virtual Metal-Fill Pattern)을 만들어 이를 이용하여 저항 전원 용량 값을 추출한다. 예컨대, 저항 전원 용량 추출 도구인 StarRCXT를 이용하여 추출한다.
이후, 더미 금속에 의한 시간 지연 효과를 반영하여 논리 합성(10)의 제1 단계인 P & R(20)의 설계에서 로직 게이트들 즉, 트랜지스트 단계의 셀들을 재배치, 배선한다.
다음으로, 다시 논리 합성의 제2 단계인 레이아웃 기생 변수 추출(30) 단계에서 로직들 간에 이루어진 배선 저항 전원 용량(RC)에 대한 값을 추출하는 작업을 진행한다.
다음으로, 논리 합성의 제3 단계인 정적 타이밍 분석(40) 단계와 논리 합성의 제3a 단계인 GDSII LVS/DRC 검사(40a) 단계를 동시에 진행한다.
다음으로, 논리 합성(10)의 제4 단계인 OPC 및 금속 채움 패턴 형성(50) 단계에서 CMP 공정을 위해서 배선 각 층이 무너지지 않게 배선 층의 빈 곳에 더미 배선 즉, 금속 채움 패턴을 형성한다. 또한, 패턴들을 선명한 모양으로 만들기 위하여 모서리 쪽에 모양을 보완하는 OPC 작업을 하여 마스크 설계(60)를 완성한다.
이렇게 가상으로 금속 채움 패턴을 만들어 이를 고려하는 방법은 실제 금속 채움 패턴 방법에 비해, 정확도가 떨어지지 않으면서도 반도체 설계를 할 때에 더미 금속 배선에 대한 시간 지연 효과를 고려할 수 있는 큰 장점이 있다.
또한, 실제 금속 채움 패턴 방법에서처럼 제4 단계인 OPC 및 금속 채움 패턴 형성 단계까지 진행하지 않고, 가상 금속 채움 패턴을 만들어 제2 단계인 레이아웃 기생 변수 추출 단계에 바로 적용하여 시간을 단축할 수 있다.
본 발명에 따르면 실제 금속 채움 패턴을 가지고 레이아웃 기생 변수 추출 단계에 적용하여 로직들 간에 이루어진 더미 배선까지 포함된 배선의 저항 전원 용량에 대한 값을 추출하기 때문에 좀 더 정확하게 시간 지연 효과를 고려하여 반도체 소자를 설계할 수 있다.
또한, 본 발명에 따르면 기존의 금속 채움 패턴에 대한 정보를 바탕으로 가상 금속 채움 패턴을 만들어 레이아웃 기생 변수 추출 단계에 적용함으로써 로직들간에 이루어진 더미 배선까지 포함된 배선의 저항 전원 용량에 대한 값을 추출하기 때문에 정확하게 시간 지연 효과를 고려하여 반도체 소자를 설계할 수 있다.
또한, 본 발명에 따르면 가상으로 금속 채움 패턴을 만들어 이를 고려하는 방법은 실제 금속 채움 패턴 방법에서처럼 제4 단계인 OPC 및 금속 채움 패턴 형성 단계까지 진행하지 않고, 가상 금속 채움 패턴을 만들어 제2 단계인 레이아웃 기생 변수 추출 단계에 바로 적용함으로써 시간을 단축할 수 있다.
본 명세서와 도면에는 본 발명의 바람직한 실시예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.

Claims (4)

  1. 반도체 설계의 논리 합성에 있어서,
    트랜지스트 단계의 셀들을 자동으로 배치, 배선하는 P & R 단계와,
    상기 P & R 단계 이후에 로직들 간에 배선의 저항 전원 용량 값을 추출하는 레이아웃 기생 변수 추출 단계와,
    상기 레이아웃 기생 변수 추출 단계 이후에 상기 저항 전원 용량 정보를 가지고 원하는 사양에 동작이 되는지를 확인하는 정적 타이밍 분석 단계와,
    상기 정적 타이밍 분석 단계 진행과 동시에, 레이아웃과 회로도가 일치하는지를 검사하고 반도체 설계 레이아웃을 검증하는 GDSII LVS/DRC 검사 단계와,
    상기 정적 타이밍 분석 단계 및 GDSII LVS/DRC 검사 단계 이후에 실제 금속 채움 패턴 형성 및 패턴 모양을 보완하는 OPC 및 금속 채움 패턴 형성 단계와,
    상기 OPC 및 금속 채움 패턴 형성 단계에서 형성된 실제 금속 채움 패턴을 상기 레이아웃 기생 변수 추출 단계에 적용하여 배선의 저항 전원 용량 값을 추출하는 실제 금속 채움 패턴 적용 단계와,
    상기 실제 금속 채움 패턴에 의한 시간 지연 효과를 반영하여 상기 P & R 단계에서 상기 OPC 및 금속 채움 패턴 형성 단계까지 다시 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 설계 방법.
  2. 제1항에서,
    상기 레이아웃 기생 변수 추출 단계에서 저항 전원 용량 추출 도구인 StarRCXT를 이용하여 추출하는 것을 특징으로 하는 반도체 소자의 설계 방법.
  3. 삭제
  4. 삭제
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