JP3001403B2 - 論理回路のレイアウト方法 - Google Patents
論理回路のレイアウト方法Info
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- JP3001403B2 JP3001403B2 JP7253648A JP25364895A JP3001403B2 JP 3001403 B2 JP3001403 B2 JP 3001403B2 JP 7253648 A JP7253648 A JP 7253648A JP 25364895 A JP25364895 A JP 25364895A JP 3001403 B2 JP3001403 B2 JP 3001403B2
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- Japan
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- buffer
- wiring
- path
- critical path
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、論理回路のレイア
ウト方法に関し、特にクリティカルパスの遅延時間を補
正する方法に関する。
ウト方法に関し、特にクリティカルパスの遅延時間を補
正する方法に関する。
【０００２】
【従来の技術】従来、この種の論理回路のレイアウト方
法は図２ａに示すように原始レイアウトデータから抽出
した配線抵抗や配線容量と素子内部の予め求めてある遅
延値から回路内の全てもしくは外部から指定されたパス
の遅延時間を計算しクリティカルパス２００を特定した
あと、図２ｂのレイアウト図が示すようにクリティカル
パス２００の遅延時間を許容値に収めるためにクリティ
カルパス２００上にバッファ２０１を挿入する。
法は図２ａに示すように原始レイアウトデータから抽出
した配線抵抗や配線容量と素子内部の予め求めてある遅
延値から回路内の全てもしくは外部から指定されたパス
の遅延時間を計算しクリティカルパス２００を特定した
あと、図２ｂのレイアウト図が示すようにクリティカル
パス２００の遅延時間を許容値に収めるためにクリティ
カルパス２００上にバッファ２０１を挿入する。
【０００３】挿入されるバッファ２０１の配置位置はク
リティカルパス２００のドライブ側、つまりパスの始点
に一番近い位置に再配置領域２０５が設定され強制的に
配置される。従って、挿入したバッファ２０１の周辺あ
るブロック２０２、ブロック２０３の配置が変更され、
配線２０４が新たにクリティカルパスとなる。
リティカルパス２００のドライブ側、つまりパスの始点
に一番近い位置に再配置領域２０５が設定され強制的に
配置される。従って、挿入したバッファ２０１の周辺あ
るブロック２０２、ブロック２０３の配置が変更され、
配線２０４が新たにクリティカルパスとなる。
【０００４】一般的に素子内遅延より配線遅延が支配的
となる微細な配線を使用するＬＳＩにおいては、配線遅
延時間が配線長の２乗に比例して増大するため、クリテ
ィカルパスをバッファで分割し、配線長を短くすること
は重要である。このようにバッファを挿入することによ
りパス遅延時間を短縮させる方法では、クリティカルパ
スとなる配線のドライブ側に近い位置にバッファを挿入
するほど、そのバッファに入力される波形の鈍りが小さ
いため挿入するバッファのサイズが小さくて済むことが
知られている。
となる微細な配線を使用するＬＳＩにおいては、配線遅
延時間が配線長の２乗に比例して増大するため、クリテ
ィカルパスをバッファで分割し、配線長を短くすること
は重要である。このようにバッファを挿入することによ
りパス遅延時間を短縮させる方法では、クリティカルパ
スとなる配線のドライブ側に近い位置にバッファを挿入
するほど、そのバッファに入力される波形の鈍りが小さ
いため挿入するバッファのサイズが小さくて済むことが
知られている。
【０００５】また、公開特許公報（特開平４−２８２７
７２）として知られている図３ｂのレイアウト図が示す
ような従来のレイアウト方法では、図３ａに示すように
パス遅延時間計算によりクリティカルパス３００を特定
したあと、クリティカルパス３００にバッファ３０１を
挿入することによりパス遅延時間を許容値に収めること
が可能である再配置配線領域３０２の範囲を計算し、そ
の再配置領域３０２内にバッファ３０１を挿入すると同
時に再配置領域３０２内を再配置配線している。
７２）として知られている図３ｂのレイアウト図が示す
ような従来のレイアウト方法では、図３ａに示すように
パス遅延時間計算によりクリティカルパス３００を特定
したあと、クリティカルパス３００にバッファ３０１を
挿入することによりパス遅延時間を許容値に収めること
が可能である再配置配線領域３０２の範囲を計算し、そ
の再配置領域３０２内にバッファ３０１を挿入すると同
時に再配置領域３０２内を再配置配線している。
【０００６】従って、再配置領域３０２内にあるブロッ
ク３０３、ブロック３０４およびブロック３０５の配置
が変更され、配線３０６が新たにクリティカルパスとな
る。
ク３０３、ブロック３０４およびブロック３０５の配置
が変更され、配線３０６が新たにクリティカルパスとな
る。
【０００７】
【発明が解決しようとする課題】上述した従来の論理回
路のレイアウト方法では、クリティカルパスのパス遅延
値を補正するために挿入するバッファの配置位置は固定
もしくはパス遅延値から計算された再配置領域内であ
る。従って、バッファが挿入されたクリティカルパスの
近傍にあったブロックの配置位置はバッファ挿入前と比
べて変化しており、これらのブロックに接続されていた
配線の長さも変化するためその配線のパス遅延値も変化
する。
路のレイアウト方法では、クリティカルパスのパス遅延
値を補正するために挿入するバッファの配置位置は固定
もしくはパス遅延値から計算された再配置領域内であ
る。従って、バッファが挿入されたクリティカルパスの
近傍にあったブロックの配置位置はバッファ挿入前と比
べて変化しており、これらのブロックに接続されていた
配線の長さも変化するためその配線のパス遅延値も変化
する。
【０００８】つまり、クリティカルパスを補正するため
に挿入したバッファにより、バッファ周辺の配置が変化
するため、バッファ挿入前にはクリティカルパスではな
かったパスがクリティカルパスになることがある。新た
にクリティカルパスとなったパスも含めて全てのクリテ
ィカルパスを補正するためには、バッファを挿入するこ
とによって配置の変化したブロックに接続されている全
ての配線に対して、毎回パス遅延時間の計算とクリティ
カルパスの抽出を実行する必要があり、膨大な計算時間
を要する。
に挿入したバッファにより、バッファ周辺の配置が変化
するため、バッファ挿入前にはクリティカルパスではな
かったパスがクリティカルパスになることがある。新た
にクリティカルパスとなったパスも含めて全てのクリテ
ィカルパスを補正するためには、バッファを挿入するこ
とによって配置の変化したブロックに接続されている全
ての配線に対して、毎回パス遅延時間の計算とクリティ
カルパスの抽出を実行する必要があり、膨大な計算時間
を要する。
【０００９】通常、パス遅延時間計算、クリティカルパ
スへのバッファ挿入およびバッファの配置配線の全ての
処理をレイアウトツールのみで行うのは、クロックツリ
ーのスキュー補正等の特殊なケースに限定されてる。一
般的にはパス遅延時間計算およびクリティカルパスへの
バッファ挿入は論理合成ツールで行い、レイアウトツー
ルは配置配線とレイアウトデータからの配線パラメータ
の抽出を行うことが多い。
スへのバッファ挿入およびバッファの配置配線の全ての
処理をレイアウトツールのみで行うのは、クロックツリ
ーのスキュー補正等の特殊なケースに限定されてる。一
般的にはパス遅延時間計算およびクリティカルパスへの
バッファ挿入は論理合成ツールで行い、レイアウトツー
ルは配置配線とレイアウトデータからの配線パラメータ
の抽出を行うことが多い。
【００１０】論理合成ツールとレイアウトツールには一
般に別になっているので、まず、論理合成ツールが配線
遅延を見積り、その見積りに基づいて回路を合成し、そ
のネットリストをレイアウトツールに受け渡す。レイア
ウトツールはネットリストに基づいて配置配線を行ない
原始レイアウトデータを生成し、更に原始レイアウトデ
ータに基づいた配線容量や配線抵抗等の配線パラメータ
を抽出し、その配線パラメータを論理合成ツールに引き
渡す。
般に別になっているので、まず、論理合成ツールが配線
遅延を見積り、その見積りに基づいて回路を合成し、そ
のネットリストをレイアウトツールに受け渡す。レイア
ウトツールはネットリストに基づいて配置配線を行ない
原始レイアウトデータを生成し、更に原始レイアウトデ
ータに基づいた配線容量や配線抵抗等の配線パラメータ
を抽出し、その配線パラメータを論理合成ツールに引き
渡す。
【００１１】論理合成ツールはレイアウトの正確な配線
パラメータを使用して、再度パス遅延時間を計算し、ク
リティカルパスを抽出する。さらに、論理合成ツールは
クリティカルパスの遅延時間が大きすぎる時はそれを補
正するためにクリティカルパス上にバッファを挿入し、
新しいネットリストを生成する。レイアウトツールはこ
の新しいネットリストに基づいて配置配線を再実行し、
新しいレイアウト情報に基づいた配線パラメータを抽出
して論理合成ツールに引き渡す。あとは、全てのクリテ
ィカルパスが許容値に収まるまで論理合成ツールとレイ
アウトツール間のやりとりを繰り返す。論理合成ツール
とレイアウトツールはＣＡＤツールの中でも処理が重い
ツールであり一回の処理に数時間から数日を要するた
め、繰り返し回数は製品の開発期間に重大な影響を与え
るという欠点がある。
パラメータを使用して、再度パス遅延時間を計算し、ク
リティカルパスを抽出する。さらに、論理合成ツールは
クリティカルパスの遅延時間が大きすぎる時はそれを補
正するためにクリティカルパス上にバッファを挿入し、
新しいネットリストを生成する。レイアウトツールはこ
の新しいネットリストに基づいて配置配線を再実行し、
新しいレイアウト情報に基づいた配線パラメータを抽出
して論理合成ツールに引き渡す。あとは、全てのクリテ
ィカルパスが許容値に収まるまで論理合成ツールとレイ
アウトツール間のやりとりを繰り返す。論理合成ツール
とレイアウトツールはＣＡＤツールの中でも処理が重い
ツールであり一回の処理に数時間から数日を要するた
め、繰り返し回数は製品の開発期間に重大な影響を与え
るという欠点がある。
【００１２】
【課題を解決するための手段】配置配線後のレイアウト
データから未配置領域の位置と大きさを抽出する未配置
領域情報抽出手段と、前記未配置領域に隣接する配線セ
グメントと前記未配置領域間の接続点となる仮想ノード
を前記配線セグメントに挿入する仮想ノード挿入手段
と、前記配線セグメントの配線抵抗および配線容量から
なる配線パラメータを抽出する配線パラメータ抽出手段
と、前記配線パラメータと素子固有の遅延パラメータか
らパスの遅延時間を計算するパス遅延時間計算手段と、
前記パス遅延時間からクリティカルパスを抽出するクリ
ティカルパス抽出手段と、前記クリティカルパスの前記
パス遅延時間を許容値に補正するために前記クリティカ
ルパスを構成する前記配線セグメントの前記仮想ノード
に挿入するバッファのサイズと位置を前記パス遅延時間
と前記仮想ノードに接続する前記未配置領域のサイズと
位置により決定するバッファ挿入手段と、前記バッファ
を前記仮想ノードに接続する前記未配置領域に配置配線
するバッファ配置配線手段を有する。
データから未配置領域の位置と大きさを抽出する未配置
領域情報抽出手段と、前記未配置領域に隣接する配線セ
グメントと前記未配置領域間の接続点となる仮想ノード
を前記配線セグメントに挿入する仮想ノード挿入手段
と、前記配線セグメントの配線抵抗および配線容量から
なる配線パラメータを抽出する配線パラメータ抽出手段
と、前記配線パラメータと素子固有の遅延パラメータか
らパスの遅延時間を計算するパス遅延時間計算手段と、
前記パス遅延時間からクリティカルパスを抽出するクリ
ティカルパス抽出手段と、前記クリティカルパスの前記
パス遅延時間を許容値に補正するために前記クリティカ
ルパスを構成する前記配線セグメントの前記仮想ノード
に挿入するバッファのサイズと位置を前記パス遅延時間
と前記仮想ノードに接続する前記未配置領域のサイズと
位置により決定するバッファ挿入手段と、前記バッファ
を前記仮想ノードに接続する前記未配置領域に配置配線
するバッファ配置配線手段を有する。
【００１３】
【発明の実施の形態】次に本発明について図面を参照し
て説明する。図１は本発明の第一の形態を示すブロック
構成図である。図４は本発明によりレイアウトしたレイ
アウト図である。図５は図１のバッファ挿入手段におけ
るバッファ挿入手順の概要説明図である。図６は図１の
バッファ挿入手段およびバッファ配置配線手段の処理手
順を示したフローチャート図である。図７は本発明で使
用するデータ構造を示すデータ構造図である。
て説明する。図１は本発明の第一の形態を示すブロック
構成図である。図４は本発明によりレイアウトしたレイ
アウト図である。図５は図１のバッファ挿入手段におけ
るバッファ挿入手順の概要説明図である。図６は図１の
バッファ挿入手段およびバッファ配置配線手段の処理手
順を示したフローチャート図である。図７は本発明で使
用するデータ構造を示すデータ構造図である。
【００１４】本実施例は、レイアウトツールによる配置
配線後の原始レイアウトデータ１００を入力とし、回路
ブロックが配置されていない未配置領域の位置と大きさ
を抽出する未配置領域情報抽出手段１０１と、未配置領
域を通る配線セグメントと未配置領域間の接続点となる
仮想ノードを配線セグメントに挿入する仮想ノード挿入
手段１０２と、配線セグメントの配線抵抗および配線容
量からなる配線パラメータを抽出する配線パラメータ抽
出手段１０３と、配線パラメータと素子固有の遅延パラ
メータからパスの遅延時間を計算するパス遅延計算手段
１０４と、パス遅延時間からクリティカルパスを抽出す
るクリティカルパス抽出手段１０５と、クリティカルパ
スのパス遅延時間を許容値に補正するためにクリティカ
ルパスを構成する配線セグメントの仮想ノードに挿入す
るバッファのサイズと位置をパス遅延時間と仮想ノード
に接続する未配置領域のサイズと位置により決定するバ
ッファ挿入手段１０６と、バッファを仮想ノードに接続
する未配置領域に配置配線するバッファ配置配線手段１
０７からなり、各手段は電子計算機のプログラムにより
実現される。
配線後の原始レイアウトデータ１００を入力とし、回路
ブロックが配置されていない未配置領域の位置と大きさ
を抽出する未配置領域情報抽出手段１０１と、未配置領
域を通る配線セグメントと未配置領域間の接続点となる
仮想ノードを配線セグメントに挿入する仮想ノード挿入
手段１０２と、配線セグメントの配線抵抗および配線容
量からなる配線パラメータを抽出する配線パラメータ抽
出手段１０３と、配線パラメータと素子固有の遅延パラ
メータからパスの遅延時間を計算するパス遅延計算手段
１０４と、パス遅延時間からクリティカルパスを抽出す
るクリティカルパス抽出手段１０５と、クリティカルパ
スのパス遅延時間を許容値に補正するためにクリティカ
ルパスを構成する配線セグメントの仮想ノードに挿入す
るバッファのサイズと位置をパス遅延時間と仮想ノード
に接続する未配置領域のサイズと位置により決定するバ
ッファ挿入手段１０６と、バッファを仮想ノードに接続
する未配置領域に配置配線するバッファ配置配線手段１
０７からなり、各手段は電子計算機のプログラムにより
実現される。
【００１５】図４ａに示す原始レイアウトに基づいたパ
ス遅延値計算の結果、ブロック４０１の出力端子である
Ｎ０ノードを始点とし、分岐点であるＮ１ノードを経由
してブロック４０２の入力端子であるＮ２ノードに至る
配線パスがクリティカルパス４００であることが判明し
たとする。
ス遅延値計算の結果、ブロック４０１の出力端子である
Ｎ０ノードを始点とし、分岐点であるＮ１ノードを経由
してブロック４０２の入力端子であるＮ２ノードに至る
配線パスがクリティカルパス４００であることが判明し
たとする。
【００１６】まず、クリティカルパス４００が通る未配
置領域としてＥ１未配置領域４０３とＥ２未配置領域４
０４を抽出する。次に図４ｂに示すようにＥ１未配置領
域４０３の中心点４０５からクリティカルパス４００の
配線に対して垂線を作成し、垂線がクリティカルパス４
００の配線と交差するポイントに仮想ノードとしてＰ０
仮想ノード４０７とＰ１仮想ノード４０８を設定し、Ｐ
０仮想ノード４０７およびＰ１仮想ノード４０８がＥ１
未配置領域４０３への接続ポイント、つまりクリティカ
ルパス４００からＥ１未配置領域４０３への配線引出し
ポイントであることを記録する。同様にしてＥ２未配置
領域４０４に対してＰ２仮想ノード４０９を設定し、Ｐ
２仮想ノード４０９がＥ２未配置領域４０４に対する接
続ポイントであることを記録する。
置領域としてＥ１未配置領域４０３とＥ２未配置領域４
０４を抽出する。次に図４ｂに示すようにＥ１未配置領
域４０３の中心点４０５からクリティカルパス４００の
配線に対して垂線を作成し、垂線がクリティカルパス４
００の配線と交差するポイントに仮想ノードとしてＰ０
仮想ノード４０７とＰ１仮想ノード４０８を設定し、Ｐ
０仮想ノード４０７およびＰ１仮想ノード４０８がＥ１
未配置領域４０３への接続ポイント、つまりクリティカ
ルパス４００からＥ１未配置領域４０３への配線引出し
ポイントであることを記録する。同様にしてＥ２未配置
領域４０４に対してＰ２仮想ノード４０９を設定し、Ｐ
２仮想ノード４０９がＥ２未配置領域４０４に対する接
続ポイントであることを記録する。
【００１７】クリティカルパス４００は、ブロック４０
１の出力端子であるＮ０ノードとＰ０仮想ノード４０７
間、Ｐ０仮想ノード４０７と分岐点であるＮ１ノード
間、Ｎ１ノードとＰ１仮想ノード４０８間、Ｐ１仮想ノ
ード４０８とＰ２仮想ノード４０９間、およびＰ２仮想
ノード４０９とブロック４０２の入力端子であるＮ２ノ
ード間という５つの配線セグメントに分割される。ここ
で各配線セグメント毎に配線パラメータである配線容量
と配線抵抗を配線セグメントの配線長をベースにして計
算し、計算結果を記録する。（図７ａ） 次に図４ｃに示すようにバッファ挿入手段とバッファ配
置配線手段により、クリティカルパス４００の遅延が許
容値に収まるまで配線パスの始点に近い仮想ノードから
順にバッファ４１０を挿入する。各仮想ノードに挿入す
るバッファ４１０は仮想ノードを接続ポイントとする未
配置領域に配置および配線する。
１の出力端子であるＮ０ノードとＰ０仮想ノード４０７
間、Ｐ０仮想ノード４０７と分岐点であるＮ１ノード
間、Ｎ１ノードとＰ１仮想ノード４０８間、Ｐ１仮想ノ
ード４０８とＰ２仮想ノード４０９間、およびＰ２仮想
ノード４０９とブロック４０２の入力端子であるＮ２ノ
ード間という５つの配線セグメントに分割される。ここ
で各配線セグメント毎に配線パラメータである配線容量
と配線抵抗を配線セグメントの配線長をベースにして計
算し、計算結果を記録する。（図７ａ） 次に図４ｃに示すようにバッファ挿入手段とバッファ配
置配線手段により、クリティカルパス４００の遅延が許
容値に収まるまで配線パスの始点に近い仮想ノードから
順にバッファ４１０を挿入する。各仮想ノードに挿入す
るバッファ４１０は仮想ノードを接続ポイントとする未
配置領域に配置および配線する。
【００１８】次にクリティカルパスの仮想ノードに挿入
するバッファサイズと、仮想ノードを接続ポイントにす
る未配置領域サイズの関係について説明する。図５ａは
図４ｂの仮想ノードと未配置領域の接続関係を模式した
ものである。Ｐ０仮想ノード４０７とＰ１仮想ノード４
０８がＥ１未配置領域４０３への接続ポイントであり、
Ｐ２仮想ノード４０９がＥ２未配置領域４０４への接続
ポイントであることを示す。また、各未配置領域内が空
白の部分はこの未配置領域にはバッファが配置されてい
ない状態を示す。
するバッファサイズと、仮想ノードを接続ポイントにす
る未配置領域サイズの関係について説明する。図５ａは
図４ｂの仮想ノードと未配置領域の接続関係を模式した
ものである。Ｐ０仮想ノード４０７とＰ１仮想ノード４
０８がＥ１未配置領域４０３への接続ポイントであり、
Ｐ２仮想ノード４０９がＥ２未配置領域４０４への接続
ポイントであることを示す。また、各未配置領域内が空
白の部分はこの未配置領域にはバッファが配置されてい
ない状態を示す。
【００１９】図５ｂは、パスの始点に一番近いＰ０仮想
ノード４０７にＥ１未配置領域４０３におさまる大きさ
のバッファ４１０を挿入して配置配線することによっ
て、クリティカルパス４００のパス遅延値が許容値に収
まった場合を示したものである。未配置領域内の斜線部
分はバッファ４１０によって使用された面積を示す。
ノード４０７にＥ１未配置領域４０３におさまる大きさ
のバッファ４１０を挿入して配置配線することによっ
て、クリティカルパス４００のパス遅延値が許容値に収
まった場合を示したものである。未配置領域内の斜線部
分はバッファ４１０によって使用された面積を示す。
【００２０】図５ｃは、パスの始点に一番近いＰ０仮想
ノード４０７にバッファ４１０を挿入したが、未配置領
域４０３におさまる大きさのバッファではクリティカル
パス４００のパス遅延値が許容値に収まらなかった場合
を示す。まず、Ｐ０仮想ノード４０７にＥ１未配置領域
４０３に収まる最大サイズのバッファ４１０を挿入し、
Ｐ０仮想ノード４０７の次にパスの始点に近いＰ１仮想
ノード４０８にバッファを挿入しようとする。しかし、
Ｐ１仮想ノード４０７が接続ポイントになっているＥ１
未配置領域にはバッファを配置するだけの面積はもはや
ない。そこで、さらに次のＰ２仮想ノード４０９にバッ
ファ４１１を挿入する。図５ｃはＰ２仮想ノード４０９
が接続ポイントであるＥ２未配置領域４０４に入る大き
さのバッファ４１１を配置配線することによってクリテ
ィカルパス４００のパス遅延値が許容値に収まった状態
を示す。収まらなかった場合は、前述の処理をくり返し
てバッファを次の未配置領域に挿入する。次に、図６に
示すフローチャートを参照しながら前述したバッファ挿
入手段およびバッファ配置配線手段におけるバッファサ
イズの決定方法とバッファの配置配線方法について説明
する。
ノード４０７にバッファ４１０を挿入したが、未配置領
域４０３におさまる大きさのバッファではクリティカル
パス４００のパス遅延値が許容値に収まらなかった場合
を示す。まず、Ｐ０仮想ノード４０７にＥ１未配置領域
４０３に収まる最大サイズのバッファ４１０を挿入し、
Ｐ０仮想ノード４０７の次にパスの始点に近いＰ１仮想
ノード４０８にバッファを挿入しようとする。しかし、
Ｐ１仮想ノード４０７が接続ポイントになっているＥ１
未配置領域にはバッファを配置するだけの面積はもはや
ない。そこで、さらに次のＰ２仮想ノード４０９にバッ
ファ４１１を挿入する。図５ｃはＰ２仮想ノード４０９
が接続ポイントであるＥ２未配置領域４０４に入る大き
さのバッファ４１１を配置配線することによってクリテ
ィカルパス４００のパス遅延値が許容値に収まった状態
を示す。収まらなかった場合は、前述の処理をくり返し
てバッファを次の未配置領域に挿入する。次に、図６に
示すフローチャートを参照しながら前述したバッファ挿
入手段およびバッファ配置配線手段におけるバッファサ
イズの決定方法とバッファの配置配線方法について説明
する。
【００２１】まず、クリティカルパス上にある仮想ノー
ドをポイントするノードポインタをクリティカルパスの
始点、つまりクリティカルパスをドライブする出力端子
にセットする（６００）。次に、クリティカルパスのパ
ス遅延値を配線パラメータを用いて計算（６０１）し、
パス遅延値が許容値以内であれば処理を終了する（６０
２，６１４）。許容値に入らなかった場合は次に、ノー
ドポインタがパスの終点をポイントしているかを検査す
る（６０３）。ノードポインタが終点をポイントしてい
る場合はクリティカルパスに挿入するバッファを未配置
領域に配置しながらクリティカルパスのパス遅延値を許
容値に収めることが出来なかったことを示すので、処理
を異常終了させ、従来手法のようにクリティカルパス周
辺を再配置するレイアウト方法を実行する（６１５）。
ドをポイントするノードポインタをクリティカルパスの
始点、つまりクリティカルパスをドライブする出力端子
にセットする（６００）。次に、クリティカルパスのパ
ス遅延値を配線パラメータを用いて計算（６０１）し、
パス遅延値が許容値以内であれば処理を終了する（６０
２，６１４）。許容値に入らなかった場合は次に、ノー
ドポインタがパスの終点をポイントしているかを検査す
る（６０３）。ノードポインタが終点をポイントしてい
る場合はクリティカルパスに挿入するバッファを未配置
領域に配置しながらクリティカルパスのパス遅延値を許
容値に収めることが出来なかったことを示すので、処理
を異常終了させ、従来手法のようにクリティカルパス周
辺を再配置するレイアウト方法を実行する（６１５）。
【００２２】ノードポインタが終点をポイントしていな
い場合は、ノードポインタを次の仮想ノードにセットす
る（６０４）。次に、仮想ノードに挿入するバッファサ
イズを決定する。パスの始点になるブロックへの入力波
形鈍りをＴｒｆｌ、パスの始点からＰ０仮想ノード方向
を見た等価容量をＣａ、等価抵抗をＲａ、パスの始点に
なるブロック４０１の出力端子から次段のブロック４０
２までのパス遅延値をブロック４０１の入力端子への入
力波形なまりとブロック４０１の出力端子から見た負荷
の等価容量および等価抵抗であらかじめ計算しておいた
テーブルをＴＢＬ１とする。また、仮想ノードにおける
入力波形鈍りをＴｒｆ２、仮想ノードからパスの終点を
見た等価容量をＣｂ、仮想ノードからパスの終点を見た
等価抵抗をＲｂ、仮想ノードに挿入するバッファの出力
端子から次段のブロック４０２までのパス遅延値を、バ
ッファの入力端子への入力波形なまりとバッファの出力
端子から見た負荷の等価容量および等価抵抗であらかじ
め計算しておいたテーブルをＴＢＬ２とする。
い場合は、ノードポインタを次の仮想ノードにセットす
る（６０４）。次に、仮想ノードに挿入するバッファサ
イズを決定する。パスの始点になるブロックへの入力波
形鈍りをＴｒｆｌ、パスの始点からＰ０仮想ノード方向
を見た等価容量をＣａ、等価抵抗をＲａ、パスの始点に
なるブロック４０１の出力端子から次段のブロック４０
２までのパス遅延値をブロック４０１の入力端子への入
力波形なまりとブロック４０１の出力端子から見た負荷
の等価容量および等価抵抗であらかじめ計算しておいた
テーブルをＴＢＬ１とする。また、仮想ノードにおける
入力波形鈍りをＴｒｆ２、仮想ノードからパスの終点を
見た等価容量をＣｂ、仮想ノードからパスの終点を見た
等価抵抗をＲｂ、仮想ノードに挿入するバッファの出力
端子から次段のブロック４０２までのパス遅延値を、バ
ッファの入力端子への入力波形なまりとバッファの出力
端子から見た負荷の等価容量および等価抵抗であらかじ
め計算しておいたテーブルをＴＢＬ２とする。
【００２３】仮想ノードに挿入するバッファの入力端子
から出力端子までの内部遅延値をＴｐｄ０とし、あらか
じめクリティカルパスに挿入するために用意しておいた
サイズの異なる複数のバッファに対して式１に示す条件
式を満足する最小サイズのバッファを選択する（６０
５）。
から出力端子までの内部遅延値をＴｐｄ０とし、あらか
じめクリティカルパスに挿入するために用意しておいた
サイズの異なる複数のバッファに対して式１に示す条件
式を満足する最小サイズのバッファを選択する（６０
５）。
【００２４】 ＴＢＬ１（Ｔｒｆ１，Ｃａ，Ｒａ）＋Ｔｐｄ０ ＋ＴＢＬ２（Ｔｒｆ２，Ｃａ，Ｒｂ）＜許容値 …（式１） なお、等価容量と等価抵抗は前述したように図７ａに示
すデータ構造で配線セグメント７００毎に予め保持され
ている配線パラメータ７０１と各配線セグメントに接続
するブロックの入力容量で構成されるＲＣツリーを合成
することによって計算する。
すデータ構造で配線セグメント７００毎に予め保持され
ている配線パラメータ７０１と各配線セグメントに接続
するブロックの入力容量で構成されるＲＣツリーを合成
することによって計算する。
【００２５】次に、仮想ノードが接続ポイントとなる未
配置領域のサイズ獲得する。仮想ノードを検索キーとし
て未配置領域のサイズを獲得するためにはまず、図７ｂ
で示すデータ構造を利用して仮想ノードに対応する未配
置領域番号リスト７０２から、バッファを配置するため
に使用可能な未配置領域の候補を取り出す。各未配置領
域の情報は図７ｃに示すデータ構造で管理される。未配
置領域の情報は、未配置領域の初期サイズ７０３とバッ
ファを挿入した後に残っている現在の未配置領域サイズ
７０４と挿入したバッファのバッファ番号を格納するバ
ッファ番号リスト７０５で構成される。次に、未配置領
域リスト７０２から取り出された未配置領域番号がポイ
ントする未配置領域の情報から現在の未配置領域サイズ
７０４を読み出し、候補中で最大のサイズを有する未配
置領域を選択する（６０６）。
配置領域のサイズ獲得する。仮想ノードを検索キーとし
て未配置領域のサイズを獲得するためにはまず、図７ｂ
で示すデータ構造を利用して仮想ノードに対応する未配
置領域番号リスト７０２から、バッファを配置するため
に使用可能な未配置領域の候補を取り出す。各未配置領
域の情報は図７ｃに示すデータ構造で管理される。未配
置領域の情報は、未配置領域の初期サイズ７０３とバッ
ファを挿入した後に残っている現在の未配置領域サイズ
７０４と挿入したバッファのバッファ番号を格納するバ
ッファ番号リスト７０５で構成される。次に、未配置領
域リスト７０２から取り出された未配置領域番号がポイ
ントする未配置領域の情報から現在の未配置領域サイズ
７０４を読み出し、候補中で最大のサイズを有する未配
置領域を選択する（６０６）。
【００２６】ここまでの処理で、クリティカルパスの仮
想ノードに挿入するバッファサイズと、そのバッファを
配置するための未配置領域のサイズが確定しているの
で、バッファサイズと未配置領域サイズを比較する（６
０７）。バッファサイズが未配置領域サイズより小さい
場合は、図７ｄに示すデータ構造にバッファサイズ７０
６を記録し、図７ｃに示す未配置領域情報のバッファ番
号リスト７０５にバッファの識別番号を格納し、未配置
領域の残りサイズ７０４からバッファサイズ７０６を減
算する（６０８，６１０）。バッファサイズが未配置領
域サイズより大きい場合は、図７ｄに示すデータ構造に
未配置領域に配置可能な最大サイズのバッファサイズ７
０６を記録し、図７ｃに示す未配置領域情報のバッファ
番号リスト７０５にバッファの識別番号を格納し、未配
置領域の残りサイズ７０４から未配置領域に配置可能な
最大サイズのバッファサイズ７０６を減算する（６０
９，６１０）。
想ノードに挿入するバッファサイズと、そのバッファを
配置するための未配置領域のサイズが確定しているの
で、バッファサイズと未配置領域サイズを比較する（６
０７）。バッファサイズが未配置領域サイズより小さい
場合は、図７ｄに示すデータ構造にバッファサイズ７０
６を記録し、図７ｃに示す未配置領域情報のバッファ番
号リスト７０５にバッファの識別番号を格納し、未配置
領域の残りサイズ７０４からバッファサイズ７０６を減
算する（６０８，６１０）。バッファサイズが未配置領
域サイズより大きい場合は、図７ｄに示すデータ構造に
未配置領域に配置可能な最大サイズのバッファサイズ７
０６を記録し、図７ｃに示す未配置領域情報のバッファ
番号リスト７０５にバッファの識別番号を格納し、未配
置領域の残りサイズ７０４から未配置領域に配置可能な
最大サイズのバッファサイズ７０６を減算する（６０
９，６１０）。
【００２７】次にバッファを未配置領域に配置配線する
処理を即座に実行するか、配置配線に必要な情報だけを
作成し配置配線をしないかを外部から指示する配置配線
モードを調べる（６１１）。本発明が自動配置配線シス
テム内で実現される場合は配置配線モードで動作し、図
７ａ〜図７ｄに示すデータ構造に保持されたメモリー上
の情報に従って、即座にバッファを未配置領域に配置配
線する（６１２）。また、本発明が論理合成システム内
で実現される場合は、非配置配線モードで動作し、図７
ａ〜図７ｄに示すデータ構造に保持されたメモリー上の
情報を自動配置配線システムに渡すためのインターフェ
イスファイルに記録する。自動配置配線システムはイン
タフェースファイルの情報に従いバッファを未配置領域
に配置配線する（６１３）。
処理を即座に実行するか、配置配線に必要な情報だけを
作成し配置配線をしないかを外部から指示する配置配線
モードを調べる（６１１）。本発明が自動配置配線シス
テム内で実現される場合は配置配線モードで動作し、図
７ａ〜図７ｄに示すデータ構造に保持されたメモリー上
の情報に従って、即座にバッファを未配置領域に配置配
線する（６１２）。また、本発明が論理合成システム内
で実現される場合は、非配置配線モードで動作し、図７
ａ〜図７ｄに示すデータ構造に保持されたメモリー上の
情報を自動配置配線システムに渡すためのインターフェ
イスファイルに記録する。自動配置配線システムはイン
タフェースファイルの情報に従いバッファを未配置領域
に配置配線する（６１３）。
【００２８】以上の処理をクリティカルパス上の仮想ノ
ードに対してパスの始点から適用し、クリティカルパス
が許容値に収まるか、ノードポインタがパスの終点に到
達するまで繰り返す。
ードに対してパスの始点から適用し、クリティカルパス
が許容値に収まるか、ノードポインタがパスの終点に到
達するまで繰り返す。
【００２９】次に本発明の第２の実施の形態について図
面を参照して説明する。図８は本発明の第２の実施の形
態によりレイアウトしたレイアウト図である。図８ａに
示す原始レイアウトにおいてパス遅延値計算の結果、ブ
ロック８０１の出力端子であるＮ０ノードを始点とし、
分岐点であるＮ１リードを経由してブロック８０２の入
力端子であるＮ２ノードに至る配線パスがクリティカル
パス８００であることが判明したとする。
面を参照して説明する。図８は本発明の第２の実施の形
態によりレイアウトしたレイアウト図である。図８ａに
示す原始レイアウトにおいてパス遅延値計算の結果、ブ
ロック８０１の出力端子であるＮ０ノードを始点とし、
分岐点であるＮ１リードを経由してブロック８０２の入
力端子であるＮ２ノードに至る配線パスがクリティカル
パス８００であることが判明したとする。
【００３０】まず、クリティカルパス８００の近傍にあ
る未配置領域を検索するための未配置領域検索範囲８０
３を設定する。未配置領域検索範囲８０３の領域境界線
はクリティカルパスを中心として、第２式で計算される
距離Ｒだけ離れた位置に設定する。
る未配置領域を検索するための未配置領域検索範囲８０
３を設定する。未配置領域検索範囲８０３の領域境界線
はクリティカルパスを中心として、第２式で計算される
距離Ｒだけ離れた位置に設定する。
【００３１】Ｒ＝Ｋ／Ｕ …（第２式） Ｒ：未配置領域検索範囲境界線のクリティカルパスから
の距離 Ｋ：設計ルールにより一意に決まる定数値 Ｕ：セル使用率 次に、未配置領域検索範囲８０３に存在する未配置領域
を検索し、Ｅ３未配置領域８０４を抽出する。次に図８
ｂに示すようにＥ３未配置領域８０４の中心点８０５か
らクリティカルパス８００の配線に対して垂線を作成
し、垂線がクリティカルパス８００の配線と交差するポ
イントに仮想ノードとしてＰ３仮想ノード８０６を設定
し、Ｐ３仮想ノード８０６がＥ３未配置領域８０４への
接続ポイント、つまりクリティカルパス８００からＥ３
未配置領域８０４への配線引出しポイントであることを
記録する。
の距離 Ｋ：設計ルールにより一意に決まる定数値 Ｕ：セル使用率 次に、未配置領域検索範囲８０３に存在する未配置領域
を検索し、Ｅ３未配置領域８０４を抽出する。次に図８
ｂに示すようにＥ３未配置領域８０４の中心点８０５か
らクリティカルパス８００の配線に対して垂線を作成
し、垂線がクリティカルパス８００の配線と交差するポ
イントに仮想ノードとしてＰ３仮想ノード８０６を設定
し、Ｐ３仮想ノード８０６がＥ３未配置領域８０４への
接続ポイント、つまりクリティカルパス８００からＥ３
未配置領域８０４への配線引出しポイントであることを
記録する。
【００３２】クリティカルパス８００はブロック８０１
の出力端子であるＮ０ノードとＰ３仮想ノード８０６
間、Ｐ３仮想ノード８０６と分岐点であるＮ１ノード
間、およびＮ１ノードとブロック８０２の入力端子であ
るＮ２ノード間という３つの配線セグメントに分割され
る。ここで各配線セグメント毎に配線パラメータである
配線容量と配線抵抗を配線セグメントの配線長をベース
にして計算し、計算結果を記録する。
の出力端子であるＮ０ノードとＰ３仮想ノード８０６
間、Ｐ３仮想ノード８０６と分岐点であるＮ１ノード
間、およびＮ１ノードとブロック８０２の入力端子であ
るＮ２ノード間という３つの配線セグメントに分割され
る。ここで各配線セグメント毎に配線パラメータである
配線容量と配線抵抗を配線セグメントの配線長をベース
にして計算し、計算結果を記録する。
【００３３】次に図８ｃに示すように前述したバッファ
挿入手段とバッファ配置配線手段により、クリティカル
パス８００の遅延が許容値に収まるまで配線パスの始点
に近い仮想ノードから順にバッファ８０７を挿入する。
各仮想ノードに挿入するバッファ８０７は仮想ノードを
接続ポイントとする未配置領域に配置および配線され
る。
挿入手段とバッファ配置配線手段により、クリティカル
パス８００の遅延が許容値に収まるまで配線パスの始点
に近い仮想ノードから順にバッファ８０７を挿入する。
各仮想ノードに挿入するバッファ８０７は仮想ノードを
接続ポイントとする未配置領域に配置および配線され
る。
【００３４】本発明はセルベース集積回路やゲートアレ
ー型集積回路に対し特に有効である。
ー型集積回路に対し特に有効である。
【００３５】
【発明の効果】以上説明したように本発明は、原始レイ
アウトにおけるクリティカルパスの遅延時間を許容値に
収めるためにクリティカルパス上に挿入するバッファを
回路ブロックの未配置領域に配置し配線するため、従来
手法のように、挿入したバッファがクリティカルパスの
周辺にあるブロックの配置やブロック間の配線を変更し
新たなクリティカルパスを発生してしまうことがない。
従来、原始レイアウト内のクリティカルパスを全て許容
値以内に収束させるために、１回の処理に数時間から数
日を要する論理合成システムと自動配置配線システムの
処理を３回程度繰り返す必要があったが本発明では１回
で実現できるため、処理時間が１／３程度に短縮できる
という効果がある。
アウトにおけるクリティカルパスの遅延時間を許容値に
収めるためにクリティカルパス上に挿入するバッファを
回路ブロックの未配置領域に配置し配線するため、従来
手法のように、挿入したバッファがクリティカルパスの
周辺にあるブロックの配置やブロック間の配線を変更し
新たなクリティカルパスを発生してしまうことがない。
従来、原始レイアウト内のクリティカルパスを全て許容
値以内に収束させるために、１回の処理に数時間から数
日を要する論理合成システムと自動配置配線システムの
処理を３回程度繰り返す必要があったが本発明では１回
で実現できるため、処理時間が１／３程度に短縮できる
という効果がある。
【図１】本発明のブロック構成図
【図２】第１の従来手法によるレイアウトの結果の図
【図３】第２の従来手法によるレイアウトの結果の図
【図４】本発明の第１の実施によるレイアウトの結果の
図
図
【図５】本発明のバッファ挿入手順の図
【図６】本発明のバッファ挿入およびバッファ配置配線
処理のフローチャート
処理のフローチャート
【図７】本発明で使用するデータ構造の図
【図８】本発明の第２の実施によるレイアウトの結果の
図
図
１００ 原始レイアウトデータ １０１ 未配置領域情報抽出手段 １０２ 仮想ノード挿入手段 １０３ 配線パラメータ抽出手段 １０４ パス遅延計算手段 １０５ クリティカルパス抽出手段 １０６ バッファ挿入手段 １０７ バッファ配置配線手段１０７ １０８ レイアウトデータ ２００，２０４，３００，３０６，４００，８００
クリティカルパス ２０２，２０３，３０３，３０４，３０５，４０１，４
０２，８０１，８０２ ブロック ２０５，３０５ 再配置領域 ２０１，３０１，４１０，５００，８０７ バッファ ４０１，４０４，８０４ 未配置領域 ４０５，４０６，８０５ 未配置領域の中心点 ４０７，４０８，４０９，８０６ 仮想ノード ６００〜６１５ バッファ挿入手段およびバッファ配
置配線手段における内部処理 ７００ 配線セグメントの内容 ７０１ 配線パラメータの内容 ７０２ 未配置領域番号リスト ７０３ 未配置領域初期サイズ ７０４ 未配置領域残りサイズ ７０５ バッファ番号リスト ７０６ バッファサイズ ８０３ 未配置領域検索範囲
クリティカルパス ２０２，２０３，３０３，３０４，３０５，４０１，４
０２，８０１，８０２ ブロック ２０５，３０５ 再配置領域 ２０１，３０１，４１０，５００，８０７ バッファ ４０１，４０４，８０４ 未配置領域 ４０５，４０６，８０５ 未配置領域の中心点 ４０７，４０８，４０９，８０６ 仮想ノード ６００〜６１５ バッファ挿入手段およびバッファ配
置配線手段における内部処理 ７００ 配線セグメントの内容 ７０１ 配線パラメータの内容 ７０２ 未配置領域番号リスト ７０３ 未配置領域初期サイズ ７０４ 未配置領域残りサイズ ７０５ バッファ番号リスト ７０６ バッファサイズ ８０３ 未配置領域検索範囲
Claims (4)
- 【請求項１】 配置配線後のレイアウトデータから未配
置領域の位置と大きさを抽出する未配置領域情報抽出手
段と、前記未配置領域に隣接する配線セグメントと前記
未配置領域間の接続点となる仮想ノードを前記配線セグ
メントに挿入する仮想ノード挿入手段と、前記配線セグ
メントの配線抵抗および配線容量からなる配線パラメー
タを抽出する配線パラメータ抽出手段と、前記配線パラ
メータと素子固有の遅延パラメータからパスの遅延時間
を計算するパス遅延時間計算手段と、前記パス遅延時間
からクリティカルパスを抽出するクリティカルパス抽出
手段と、前記クリティカルパスの前記パス遅延時間を許
容値に補正するために前記クリティカルパスを構成する
前記配線セグメントの前記仮想ノードに挿入するバッフ
ァのサイズと位置を前記パス遅延時間と前記仮想ノード
に接続する前記未配置領域のサイズと位置により決定す
るバッファ挿入手段と、前記バッファを前記仮想ノード
に接続する前記未配置領域に配置配線するバッファ配置
配線手段を有することを特徴とする論理回路のレイアウ
ト方法。 - 【請求項２】 半導体集積回路内のクリティカルパスの
遅延値を所望の遅延値内に収まる様にクリティカルパス
にバッファを挿入する論理回路のレイアウト方法におい
て、 前記バッファを原始レイアウト中の回路未配置領域に設
置することを特徴とする論理回路のレイアウト方法。 - 【請求項３】 前記請求項２記載の論理回路のレイアウ
ト方法において、前記回路未配置領域は複数の回路未配
置領域から成り、前記バッファは複数のバッファ回路で
構成され、各々のバッファ回路が前記複数の回路未配置
領域に分けられて配置されていることを特徴とする論理
回路のレイアウト方法。 - 【請求項４】 前記請求項３記載の論理回路のレイアウ
ト方法において、前記複数のバッファ回路は異なる面積
を有し、前記複数の回路未配置領域は前記クリティカル
パスの径路に沿って設けられており、前記クリティカル
パスの始点から終点に向って前記回路未配置領域の各々
に格納できる最大の面積を持つバッファ回路を順次格納
したことを特徴とする論理回路のレイアウト方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7253648A JP3001403B2 (ja) | 1995-09-29 | 1995-09-29 | 論理回路のレイアウト方法 |
| US08/723,365 US5838581A (en) | 1995-09-29 | 1996-09-30 | Layout system for logic circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7253648A JP3001403B2 (ja) | 1995-09-29 | 1995-09-29 | 論理回路のレイアウト方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0997842A JPH0997842A (ja) | 1997-04-08 |
| JP3001403B2 true JP3001403B2 (ja) | 2000-01-24 |
Family
ID=17254254
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7253648A Expired - Lifetime JP3001403B2 (ja) | 1995-09-29 | 1995-09-29 | 論理回路のレイアウト方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5838581A (ja) |
| JP (1) | JP3001403B2 (ja) |
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| JPH10189746A (ja) * | 1996-12-27 | 1998-07-21 | Oki Electric Ind Co Ltd | Ｌｓｉ論理回路の配線レイアウト方法 |
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| US7036104B1 (en) | 1999-12-06 | 2006-04-25 | International Business Machines Corporation | Method of and system for buffer insertion, layer assignment, and wire sizing using wire codes |
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1996
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