KR101690378B1 - 상이한 회로 토폴로지를 고려하는 입력 파형 발생을 이용한 셀의 특성화 - Google Patents

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Abstract

몇몇 실시예에 있어서, 적어도 하나의 프로세스에 의해 수행되는 방법에서, 셀은 동일한 입력 천이 특성을 초래하는 셀을 구동하는 프리-드라이버의 상이한 회로 토폴로지를 고려하여 입력 천이 특성에 관하여 적어도 하나의 프로세서에 의해 특성화된다.

Description

상이한 회로 토폴로지를 고려하는 입력 파형 발생을 이용한 셀의 특성화{CHARACTERIZING CELL USING INPUT WAVEFORM GENERATION CONSIDERING DIFFERENT CIRCUIT TOPOLOGIES}
본 발명은 상이한 회로 토폴로지를 고려하는 입력 파형 발생을 이용한 셀의 특성화(characterizing)에 관한 것이다.
집적 회로(IC; integrated circuit) 칩을 위한 설계 흐름에 있어서, 예컨대 정확한 작동을 확인하고 IC 칩 설계의 성능을 최적화하기 위하여 전자 회로에서의 딜레이를 추산하기 위한 정적 타이밍 분석이 다양한 스테이지에서 채용된다. 정적 타이밍 분석에서 딜레이 계산의 정확도에 영향을 미치는 한가지 인자는, 정적 타이밍 분석이 수행되는 회로에서 셀로 전파되는 입력 파형에 대한, 딜레이 계산을 위해 셀을 특성화하도록 사용되는 예정된 입력 파형의 유사성이다. 그러나, 기술이 진보함에 따라, 회로 연결을 위한 상호 연결부에서의 길이 증가와 소형화된 트랜지스터 및 비-평면 트랜지스터에서의 밀러 커패시턴스(Miller capacitance)의 증가의 효과로 인해 예정된 입력 파형에 관하여 전파된 입력 파형에서 왜곡이 유발된다. 전파된 입력 파형에서의 왜곡이 무시되는 경우, 딜레이 계산에서의 정확도가 떨어진다.
몇몇 실시예에 있어서, 적어도 하나의 프로세스에 의해 수행되는 방법에서, 셀은 동일한 입력 천이 특성을 초래하는 셀을 구동하는 프리-드라이버의 상이한 회로 토폴로지를 고려하여 입력 천이 특성에 관하여 적어도 하나의 프로세서에 의해 특성화된다.
본 개시의 하나 이상의 실시예의 상세가 첨부 도면 및 아래의 설명에 기술되어 있다. 본 개시의 다른 특징 및 이점은 상세한 설명, 도면 및 청구범위로부터 명백할 것이다.
도 1은 몇몇 실시예에 따른 셀 설계 흐름 및 IC 칩의 칩 설계 흐름의 흐름도이다.
도 2는 몇몇 실시예에 따라, 타이밍 라이브러리를 생성하고, 타이밍 라이브러리를 이용하여 타이밍 분석을 수행하기 위한 소프트웨어 시스템의 기능 블럭도이다.
도 3은 몇몇 실시예에 따라, 동일한 입력 천이 특성을 발생시키는 상이한 회로 토폴로지를 고려하는 입력 파형 발생을 이용하여 딜레이 계산을 위한 셀을 특성화하는 방법의 흐름도이다.
도 4는 몇몇 실시예에 따라, 도 3의 작동(302)을 실시하는 방법의 흐름도이다.
도 5는 몇몇 실시예에 따라, 상이한 회로 토폴로지에 구성된 셀을 구동하는 프리-드라이버의 상이한 넷리스트의 개략적인 회로도를 포함한다.
도 6은 몇몇 실시예에 따라, 동일한 입력 천이 특성을 갖고 셀을 구동하는 프리-드라이버의 상이한 넷리스트를 이용하여 구성되는 상이한 입력 파형의 개략적인 파형도를 포함한다.
도 7은 몇몇 실시예에 따라, 도 3의 작동(302)을 실시하는 다른 방법의 흐름도이다.
도 8은 몇몇 실시예에 따라, 칩의 예시적인 타이밍 경로에서 수행되는 파형 수집을 예시하는 개략도이다.
도 9는 몇몇 실시예에 따라, 도 7에서의 작동으로부터 획득한 파형의 파형도를 개략적으로 예시한다.
도 10은 몇몇 실시예에 따라, 도 3의 작동(302)을 실시하는 다른 방법의 흐름도이다.
도 11은 테일 비율을 예시하는 예시적인 입력 파형의 개략적인 파형도이다.
도 12는 몇몇 실시예에 따라, 칩에서 입력 파형 대 셀의 테일 비율 분포의 개략적인 확률 밀도 함수이다.
도 13은 몇몇 실시예에 따라, 선형 Y-MOS 등식을 유도하기 위한 회로의 개략적인 회로도이다.
도 14는 몇몇 실시예에 따라, 도 3의 작동(304)을 실시하는 방법, 및 물리적 넷리스트에 관해 타이밍 분석을 수행하는 동안에 파형 전파를 수행하는 대응하는 방법의 흐름도이다.
도 15는 몇몇 실시예에 따라, 셀의 타이밍 라이브러리를 위한 개략도이다.
도 16은 몇몇 실시예에 따라, 도 3의 작동(304)을 실시하는 다른 방법, 및 물리적 넷리스트에 관해 타이밍 분석을 수행하는 동안에 파형 전파를 수행하는 대응하는 방법의 흐름도이다.
도 17은 몇몇 실시예에 따라, 셀의 타이밍 라이브러리를 위한 개략도이다.
도 18은 몇몇 실시예에 따라, 상이한 회로 토폴로지에 대응하는 입력 파형의 공간을 위한 개략도이다.
도 19는 몇몇 실시예에 따라, 감도 보정 없이, 높은 저항 감도 보정 그리고 또한 높은 산개 감도 보정을 갖는 출력 응답의 개략적인 파형도이다.
도 20은 몇몇 실시예에 따라, 다른 타이밍 라이브러리의 개략도이다.
도 21은 몇몇 실시예에 따라, 상이한 회로 토폴로지에 대응하는 입력 파형의 공간을 위한 개략도이다.
도 22는 몇몇 실시예에 따라, 동일한 입력 천이 특성을 발생시키는 상이한 회로 토폴로지를 고려하는 입력 파형 발생을 이용하는 딜레이 계산을 위한 셀을 특성화하는 다른 방법의 흐름도이다.
도 23은 몇몇 실시예에 따라 도 22의 작동(2202)을 실시하는 다른 방법의 흐름도이다.
도 25는 몇몇 실시예에 따라 물리적 넷리스트에 관해 타이밍 분석을 수행하는 동안에 파형 전파를 수행하는 방법의 흐름도이다.
도 26은 몇몇 실시예에 따라 도 2를 참조하여 설명되는 소프트웨어 시스템 실시예를 실시하기 위한 하드웨어 시스템 및 도 3 내지 도 25를 참조하여 설명되는 방법 실시예의 블럭도이다.
다양한 도면에서 동일한 참조 부호는 동일한 요소를 가리킨다.
이하, 도면에 예시되는 실시예, 즉 예가 특정한 표현을 이용하여 설명된다. 그럼에도 불구하고, 본 개시의 범위가 그러한 표현에 의해 제한되도록 의도되지 않는다는 것이 이해될 것이다. 설명된 실시예에서 임의의 변경 및 수정과, 본 명세서에서 설명되는 원리의 임의의 다른 적용이, 본 개시와 관련된 분야의 숙련자에게 일반적으로 일어나는 것으로 예상된다. 참조 번호는 실시예에 걸쳐 반복될 수 있지만, 동일한 참조 번호를 공유하더라도 하나의 실시예의 특징(들)이 다른 실시예에 반드시 적용될 필요는 없다
몇몇 실시예는 아래의 특징부들 및/또는 이점들 중 하나 또는 그 조합을 갖는다. 몇몇 실시예에서, 동일한 입력 천이 특성을 초래하도록 셀을 구동하는 프리-드라이버(pre-driver)의 상이한 회로 토폴로지를 고려하는 입력 천이 특성에 관하여 셀이 특성화된다. 몇몇 실시예에서, 상이한 회로 토폴로지를 고려하는 파형 매칭을 추가 수행함으로써, 셀의 출력 응답은 왜곡 전파된 입력 파형과 아주 유사한 입력 파형을 이용하여 특성화된 모델을 이용해 발생되고 더 정확하다. 몇몇 실시예에서, 상이한 회로 토폴로지를 고려하여 감도 보정을 추가 적용함으로써, 셀의 출력 응답은 전파된 입력 파형에서 왜곡 효과에 관하여 보정되고 더 정확하다. 몇몇 실시예에서, 상이한 회로 토폴로지를 고려하여 획득한 대표적인 테일 특성을 갖는 입력 파형을 채택함으로써, 셀의 출력 응답은 왜곡 전파된 입력 파형과 더욱 더 유사한 입력 파형을 이용하여 특성화되는 모델을 이용해 발생된다.
도 1은 몇몇 실시예에 따른, 셀 설계 흐름(100)과, 집적 회로(IC; integrated circuit) 칩의 칩 설계 흐름(150)의 흐름도이다. 흐름(100, 150)은 흐름(100, 500)에서 하나 이상의 스테이지 또는 작동을 수행하도록 하나 이상의 전자 설계 자동화(EDA; electronic design automation) 툴을 사용한다.
칩 설계 흐름(150)은 고레벨 사양으로부터 예컨대 기능성, 성능, 및 전력을 위해 확인된 물리적 레이아웃까지 IC 칩 설계를 실행하는 것을 목표로 한다. 셀 설계 흐름(100)은 칩 설계 흐름(150)에서 빌딩 블럭으로서 채용될 셀에 대해 셀의 물리적 설계과 물리적으로 설계된 셀의 추상적 개념을 제공한다. 몇몇 실시예에서, 셀 설계 흐름(100)은 도 1에 예시된 바와 같은 칩 설계 흐름(150)의 특정한 스테이지와 별개로 그리고 그 전에 수행된다. 다른 실시예에서, 셀 설계 흐름(100)은 칩 설계 흐름(150)에 통합된다.
몇몇 실시예에서, 셀 설계 흐름(100)은 셀 설계 스테이지(102)와 셀 특성화 스테이지(104)를 포함한다.
셀 설계 스테이지(102)에서, 셀 설계가 트랜지스터 레벨에서 수행되고 셀의 회로는 사양, 기술 관련 정보, 및 설계 규칙에 따라 물리적으로 배치되고 확인된다.
셀 특성화 스테이지(104)에서, 물리적으로 실행된 셀은 예컨대 셀을 위한 타이밍 모델과 전력 모델을 생성하도록 특성화된다. 몇몇 실시예에서, 셀의 넷리스트, 물리적으로 실행된 셀 및 셀을 위한 모델이 표준 셀 라이브러리에 수집되어 사용에 이용 가능하다. 여기서 그리고 본 개시의 전체에 걸쳐서 사용되는 "넷리스트"라는 용어는 회로의 그래픽 기반 및/또는 텍스트 기반 표현을 지칭한다. 본 개시의 몇몇 실시예는 셀 설계 흐름(100)의 이 스테이지 또는 다른 스테이지에 사용될 수 있다.
몇몇 실시예에서, 칩 설계 흐름(150)은 시스템 설계 스테이지(152), 로직 설계 스테이지(154), 로직 합성 스테이지(156), 물리적 실행(158), 기생 추출(parasitic extraction) 스테이지(160), 및 물리적 확인 및 전기 종료 스테이지(162)를 포함한다.
시스템 설계 스테이지(152)에서, 설계자는 각각 특정한 기능을 하는 더 큰 모듈의 관점에서 IC 칩을 설명한다. 또한, 설계 아키텍쳐를 포함하는 옵션을 위한 탐구가 예컨대 설계 사양 및 비용을 최적화하는 데에 트레이드오프를 고려하도록 수행된다. IC 칩의 타이밍 요건이 이 스테이지에서 특정된다.
로직 설계 스테이지(154)에서, IC 칩을 위한 모듈이 VHDL 또는 Verilog를 이용하여 레지스터 전달 레벨(RTL; register transfer level)에서 설명되고 기능 정확도를 위해 확인된다.
로직 합성 스테이지(156)에서, RTL에서 설명된 IC 칩을 위한 모듈이 게이트 레벨 넷리스트로 병진 이동된다. 몇몇 실시예에서, 셀 설계 흐름(100)으로부터 생성된 표준 셀 라이브러리에서 이용 가능한 셀에 대한 로직 게이트와 레지스터의 기술 맵핑이 또한 이 스테이지에서 일어난다. 로직 합성이 행해진 후에, IC 칩 설계는 전방 단부 설계 프로세스를 통해 나아가고 후속 스테이지에서 후방 단부 물리적 설계 프로세스로 진입한다.
물리적 실행 스테이지(158)에서, 게이트 레벨 넷리스트가 블럭들로 분할되고 블럭들을 위한 평면도가 생성된다. 블럭에서 로직 게이트 및 레지스터의 맵핑된 셀은 IC 칩 설계의 칩 영역에서 특정한 위치에 배치된다. 클락 네트워크가 합성되고 셀들을 상호 연결하는 상호 연결부가 라우팅된다. 몇몇 실시예에서, IC 칩 설계의 타이밍 구동식 배치 및 라우팅이 수행되어 초기 설계 스테이지에서 타이밍 폐쇄를 계획한다. 이 스테이지 후에, IC 칩의 배치 및 라우팅된 레이아웃이 생성된다.
기생 추출 스테이지(160)에서, 물리적 넷리스트가 IC 칩의 레이아웃으로부터 추출된다. 물리적 넷리스트는 셀에 대해 상호 연결부에 의해 도입되는 기생 레지스터와 캐패시터 등의 기생부를 포함한다.
물리적 확인 및 전기 종료 스테이지(162)에서, 타이밍 분석 및 라우팅 후 최적화가 물리적 넷리스트에 관해 수행되어 타이밍 폐쇄를 보장한다. 셀 라이브러리에서의 타이밍 모델은 타이밍 분석 중에 딜레이 계산에 사용된다. 본 개시의 몇몇 실시예는 이 스테이지 또는 칩 설계 흐름(150)의 다른 스테이지에서 사용될 수 있다. IC 칩의 레이아웃은 게이트 레벨 넷리스트에 대한 대응성을 보장하고, 예컨대 제조를 위한 전기 문제 및 리소그래피 문제의 해결을 보장하도록 점검된다. 테이프-아웃(tape-out) 전에 설계의 최종 종료를 달성하도록 증분 고정이 수행될 수 있다.
도 1의 셀 설계 흐름(100)과 칩 설계 흐름(150)은 예시적이다. 도시된 스테이지들 전, 사이 또는 후에 다른 순서의 스테이지 또는 작동, 스테이지들의 분할, 또는 추가 스테이지 또는 작동이 본 개시의 이용 가능한 범위 내에 있다.
도 2는 몇몇 실시예에 따라, 타이밍 라이브러리를 생성하고, 타이밍 라이브러리를 이용하여 타이밍 분석을 수행하기 위한 소프트웨어 시스템(2)의 기능 블럭도이다. 소프트웨어 시스템(2)은 라이브러리 생성 툴(20)과 정적 타이밍 분석 툴(25)을 포함한다. 라이브러리 생성 툴(20)은 동일한 입력 천이 특성을 발생시키는 상이한 회로 토폴로지를 고려하는 입력 파형 발생을 이용하여 딜레이 계산을 위한 셀을 특성화하도록 구성된다. 라이브러리 생성 툴(20)은 예컨대 도 1의 셀 설계 흐름(100)의 셀 특성화 스테이지(104)에 사용된다. 라이브러리 생성 툴(20)은 파형 획득 모듈(202) 및 셀 특성화 모듈(204)을 포함한다. 파형 획득 모듈(202)은 예컨대 셀 특성화 모듈(204)로부터 고려될 셀을 구동하는 프리-드라이버의 상이한 회로 토폴로지의 정보 및 입력 천이 특성을 수신하고, 상이한 회로 토폴로지의 한가지 대표적인 입력 파형 또는 상이한 회로 토폴로지의 상이한 입력 파형을 각각 획득하도록 구성된다. 셀 특성화 모듈(204)은 파형 획득 모듈(202)로부터 셀 넷리스트(192) 및 입력 천이 특성을 갖는 하나 이상의 입력 파형을 수신하고, 딜레이 계산을 위한 타이밍 라이브러리(242)에서 하나 이상의 엔트리를 생성하도록 하나 이상의 입력 파형에 대해 셀을 특성화시키도록 구성된다. 정적 타이밍 분석 툴(25)은 예컨대 도 1의 기생 추출 스테이지(160)에서 획득한 물리적 넷리스트(244)를 수신하고, 타이밍 라이브러리(242)를 이용하여 물리적 넷리스트(244)에 관하여 정적 타이밍 분석을 수행하도록 구성된다. 정적 타이밍 분석 툴(25)은 예컨대 도 1의 칩 설계 흐름(150)에서 물리적 확인 및 전기 종료 스테이지(162)에 사용된다. 정적 타이밍 분석 툴(25)은 타이밍 그래프 빌딩 및 횡단 모듈(252)과 딜레이 계산 모듈(254)을 포함한다. 타이밍 그래프 빌딩 및 횡단 모듈(252)은 물리적 넷리스트를 타이밍 그래프로 형성하고 타이밍 그래프를 횡단하여 딜레이 계산을 위한 입력 파형 전파를 수행한다. 딜레이 계산 모듈(254)은 셀 특성화 모듈(204)로부터의 타이밍 라이브러리(242), 셀의 종류 및 타이밍 그래프 빌딩 및 횡단 모듈(252)로부터 셀로 전파된 입력 파형을 수신하고, 후속 셀로 전파된 입력 파형으로서 셀의 출력 응답을 발생시키도록 구성된다.
도 3은 몇몇 실시예에 따라 동일한 입력 천이 특성을 발생시키는 상이한 회로 토폴로지를 고려하는 입력 파형 발생을 이용하여 딜레이 계산을 위한 셀을 특성화하는 방법(300)의 흐름도이다. 몇몇 실시예에서, 방법(300)은 도 1의 셀 설계 흐름(100)의 셀 특성화 스테이지(104)에서 수행된다. 몇몇 실시예에서, 방법(300)은 도 2의 라이브러리 생성 툴(20)에 의해 수행된다. 작동(302)에서, 동일한 입력 천이 특성을 초래하는 셀을 구동하는 프리-드라이버의 상이한 회로 토폴로지에 대응하는 상이한 입력 파형이 획득된다. 작동(304)에서, 셀은 타이밍 라이브러리에서 입력 천이 특성 및 상이한 회로 토폴로지와 관련된 엔트리를 생성하도록 상이한 입력 파형을 이용하여 특성화된다. 작동(306)에서, 특성화되지 않은 타이밍 라이브러리에서 열거된 임의의 입력 천이 특성이 존재하는지가 점검된다. 그렇다면, 작동(308)에서, 특성화될 입력 천이 특성이 타이밍 라이브러리에서 열거된 입력 천이 특성 중 다른 특성으로 교체되고 방법은 작동(302)으로 되돌아간다. 그렇지 않다면, 연결 또는 종결점(310)에서, 셀의 타이밍 라이브러리가 생성되고 사용에 이용 가능하다.
도 3의 작동(302)에서, 동일한 입력 천이 특성을 초래하는 셀을 구동하는 프리-드라이버의 상이한 회로 토폴로지에 대응하는 상이한 입력 파형이 구성된다. 도 4는 몇몇 실시예에 따라 도 3의 작동(302)을 실시하는 방법의 흐름도이다. 작동(402)에서, 상이한 회로 토폴로지에서 구성된 셀을 구동하는 프리-드라이버의 상이한 넷리스트가 수신된다. 작동(404)에서, 입력 천이 특성을 갖는 상이한 입력 파형이 셀을 구동하는 프리-드라이버의 상이한 회로를 이용하여 구성된다.
도 4의 작동(402)에서, 상이한 회로 토폴로지를 이용하여 셀을 구동하는 프리-드라이버의 상이한 넷리스트가 수신된다. 도 5는 몇몇 실시예에 따라, 상이한 회로 토폴로지에서 구성된 셀을 구동하는 프리-드라이버의 상이한 넷리스트(500, 520, 540)의 개략적인 회로도를 포함한다. 상이한 넷리스트는 평균 회로 토폴로지를 위한 넷리스트(500), 높은 저항(R)의 회로 토폴로지를 위한 넷리스트(520), 및 높은 팬아웃(FO)의 회로 토폴로지를 위한 넷리스트(540)이다. 평균 회로 토폴로지를 위한 넷리스트(500)는 프리-드라이버(502), 프리-드라이저(502)의 FO(508), 프리-드라이버(520)와 프리-드라이버의 FO(508) 사이의 상호 연결부(506)를 포함한다. FO(508) 내의 셀(504)은 입력 파형, 즉 셀(504)의 입력에서 전압(Vin)의 천이를 이용하여 특성화될 셀이다. 몇몇 실시예에서, 상호 연결 세그먼트는 저항(R)과, 캐패시턴스(C)를 각각 갖는 2개의 캐패시터를 갖는 레지스터에 의해 모델링된다. 각각의 캐패시터는 레지스터와 그라운드의 각각의 단부 사이에서 커플링된다. 상호 연결부에 보함되는 상호 연결 세그먼트들의 갯수는 예컨대 상호 연결부의 길이에 의해 결정된다. 넷리스트(500)에서 평균 회로 토폴로지의 예시적인 예에서, 상호 연결부(506)는 하나의 상호 연결 세그먼트를 갖고 평균값(R)을 갖는다. 게다가, 평균 회로 토폴로지의 예에서, FO(508)는 3의 평균 FO이다. 높은 R 회로 토폴로지를 위한 넷리스트(520)와 높은 FO 회로 토폴로지를 위한 넷리스트(540)는 각각 상호 연결 저항에서의 차이와, FO에서의 차이를 제외하고는 평균 회로 토폴로지를 위한 넷리스트(500)와 유사하다. 하이 R 회로 토폴로지를 위한 넷리스트(520)에서, FO(508)를 프리-드라이버(502)에 커플링하는 상호 연결부(526)는, 예컨대 10개의 상호 연결 세그먼트를 포함한다. 따라서, 상호 연결부(526)의 저항은 10R이다. 높은 FO 회로 토폴로지를 위한 넷리스트(540)에서, 프리-드라이버(502)의 FO(548)는, 예컨대 60개의 셀을 포함한다. 그러므로, FO(548)는 FO(508)의 20배이다.
도 4의 작동(404)에서, 입력 천이 특성을 갖는 상이한 입력 파형은 도 5에 예시적으로 도시된 바와 같이 셀(504)을 구동하는 프리-드라이버(502)의 상이한 넷리스트(500, 520, 540)를 이용하여 구성된다. 도 6은 동일한 입력 천이 특성을 갖고 몇몇 실시예에 따라 셀(504)을 구동하는 프리-드라이버의 상이한 넷리스트(500, 520, 540)를 각각 이용하여 구성되는 상이한 입력 파형(600, 620, 640)의 개략적인 파형도를 포함한다. 상이한 입력 파형은 넷리스트(500)에서의 평균 회로 토폴로지를 위한 입력 파형(600), 넷리스트(520)에서의 높은 R 회로 토폴로지를 위한 입력 파형(620), 및 넷리스트(540)에서의 높은 FO 회로 토폴로지를 위한 입력 파형(640)이다. 입력 파형(600, 620, 640) 각각은 대응하는 넷리스트(500, 520 또는 540)에서 셀(504)의 입력에서 시간(t)에 관하여 전압(Vin)의 상승하는 천이이다. 몇몇 실시예에서, 입력 파형(600, 620, 640) 각각의 경우, 전압(Vin)의 상승 천이는 시간점(tlower)에서 정상 상태 전압(Vfinal)과 초기 전압(Vinitial) 간의 차이의 30%와 동일한 전압(Vlower)에 도달하고, 시간점(tupper)에서 정상 상태 전압(Vfinal)과 초기 전압(Vinitial) 간의 차이의 70%와 동일한 전압(Vupper)에 도달한다. 입력 파형(600, 620, 640)은 대응하는 시간점(tlower)과 시간점(tupper)을 갖는다. 따라서, 입력 파형(600, 620, 640)은 몇몇 실시예에서 tupper - tlower와 동일한 입력 천이 시간인 동일한 입력 천이 특성을 갖는다. 몇몇 실시예에서, 대응하는 넷리스트(500, 520 또는 540)를 이용하여 발생되는 각각의 입력 파형(600, 620 또는 640)의 입력 천이 시간은 대응하는 상호 연결부(506, 526 또는 506)의 캐패시턴스를 조절함으로써 서로 동일하게 된다. 그러나, 각각의 입력 파형(600, 620 또는 640)은 상이한 테일 부분을 갖는데, 이 테일 부분 동안에 전압(Vin)이 전압(Vupper)으로부터 정상 상태 전압(Vfinal)으로 상승한다. 높은 R 회로 토폴로지를 위한 입력 파형(620)은 평균 회로 토폴로지를 위한 입력 파형(600)과 비교하여 더 긴 테일 부분을 갖는다. 높은 FO 회로 토폴로지를 위한 입력 파형(640)은 또한 평균 회로 토폴로지를 위한 입력 파형(600)과 비교하여 더 긴 테일 부분을 갖는다. 또한, 입력 파형(640)의 테일 부분은 FO(548)에서의 셀의 입력부 및 출력부 간에 커플링된 밀러 캐패시턴스로 인해 킹크(kink)를 갖는다. 도 6에 예시된 예에서는, 상승 입력 파형(600, 620, 640)만이 도시되어 있다. 그러나, 낙하하는 입력 파형이 전압(Vupper) 및 전압(Vlower)에 각각 도달하고 전압(Vlower)으로부터 정상 상태 전압(Vfinal)을 향하는 테일 부분을 가질 때에 시간점(tupper와 tlower) 간에 입력 천이 시간을 유사하게 갖는 낙하하는 입력 파형이 도시될 수 있다.
입력 파형(600, 620, 640)이 동일한 입력 천이 특성을 갖지만, 입력 파형(600, 620, 640)의 상이한 테일 부분은 대응하는 입력 파형(600, 620, 640)에 관하여 실질적으로 상이한 딜레이를 갖는 셀(504)의 상이한 출력 응답을 유발한다. 타이밍 라이브러리에서 셀(504)의 타이밍 모델을 특성화할 때에, 평균 회로 토폴로지를 위한 입력 파형(600)과 같이 상이한 입력 파형(600, 620, 640) 중 단하나의 파형이 입력 천이 특성에 관하여 고려되고, 이때에 입력 파형(600, 620, 640)의 상이한 테일 부분은 무시된다. 도 1의 기생 추출 스테이지(160)로부터 획득한 물리적 넷리스트에서, 셀(504)이 높은 R 또는 높은 FO 회로 토폴로지에서 구성되면, 셀(504)로 실제 전파된 입력 파형은 셀(504)의 타이밍 모델을 특성화하도록 사용되는 입력 파형(600)의 테일 부분과 상이한 테일 부분을 갖는다. 이에 의해 특성화된 타이밍 모델을 이용하여 발생된 셀(504)의 출력 응답은 실제 전파된 입력 파형을 이용하여 특성화된 타이밍 모델에 의해 발생된 실제 출력 응답의 딜레이와 실질적으로 상이한 딜레이를 갖는다. 그러므로, 전파된 입력 파형의 테일 부분을 고려하기 위하여, 도 11 및 도 13을 참조하여 설명된 몇몇 실시예에서, 작동(404)에서 구성된 상이한 입력 파형(600, 620, 640)은 타이밍 모델을 이용하여 발생된 출력 응답을 보정하기 위한 감도를 이용하여 셀(504)의 상이한 타이밍 모델 또는 셀(504)의 타이밍 모델을 특성화하도록 이용된다.
도 7은 몇몇 실시예에 따라 도 3의 작동(302)을 실시하는 다른 방법의 흐름도이다. 상이한 회로 토폴로지를 갖는 상이한 넷리스트를 이용하여 입력 파형을 생성하는 도 4를 참조하여 설명된 방법과 비교하면, 도 7의 방법은 적어도 칩으로부터 파형을 수집하고 수집된 파형으로부터 입력 파형을 선택한다. 작동(720)에서, 셀을 구동하는 상이한 회로 토폴로지를 나타내는 회로 토폴로지를 포함하는 적어도 하나의 칩으로부터의 파형이 수집된다. 작동(704)에서, 적어도 하나의 칩으로부터의 파형은 입력 천이 특성에 따라 그룹화된다. 작동(706)에서, 입력 천이 특성을 갖는 파형의 그룹이 테일 특성에 따라 저장된다. 작동(708)에서, 대표적인 테일 특성을 갖는 파형이 입력 천이 특성을 갖는 파형의 그룹으로부터 선택되고, 대표적인 테일 특성을 포함하고 적어도 하나의 칩에서 테일 특성의 발생의 적어도 50%를 망라하는 테일 특성의 범위 내의 테일 특성을 갖는 다른 파형이 상이한 입력 파형으로서 선택된다. 몇몇 실시예에서, 작동(702, 704, 706)은 도 3의 방법(300)이 상이한 입력 천이 특성을 위한 작동(302)을 수행하도록 되돌아갈 때마다 반복적으로 수행되지 않는다. 즉, 작동(702, 704, 706)은 선택 작동(708)을 포함하는 작동(302) 전에 그리고 방법(300)이 작동(302)으로 되돌아갈 때마다 수행되고, 선택 작동(708)은 상이한 입력 천이 특성을 위해 수행된다.
도 7의 작동(702)에서, 셀을 구동하는 상이한 회로 토폴로지를 나타내는 회로 토폴로지를 포함하는 적어도 하나의 칩으로부터의 파형이 수집된다. 본 명세서에 사용되는 "칩"이라는 용어는 예컨대 도 1의 물리적 확인 및 전기 종료 스테이지(162)로부터 획득한 칩 설계를 지칭한다. 몇몇 실시예에서, 칩은 물리적 넷리스트의 형태이고, 물리적 넷리스트의 회로 노드에서의 파형이 발생되고, 예컨대 SPICE를 이용하여 검출된다. 통상적으로, 칩은 많은 타이밍 경로를 포함한다. 도 8은 몇몇 실시예에 따른 칩의 예시적인 타이밍 경로(800)에서 수행된 파형 수집을 예시하는 개략도이다. 타이밍 경로(800)는 상호 연결된 셀(810, 812, 814, 816)로서 예시적으로 도시된 조합 로직 회로 데이터를 전송하는 런치 레지스터(802)로부터 시작하고 조합 로직 회로로부터 데이터를 캡쳐하는 캡쳐 레지스터(804)에서 종료한다. 몇몇 실시예에서, 파형은 예컨대 SPICE에 의해 제공되는 전압 프로브(822)에 의해 레지스터(802)와 셀(810) 사이, 셀들(810과 812, 812와 814, 및 814와 816) 사이, 및 셀(816)과 레지스터(804) 사이의 회로 노드에서 수집된다. 조합 로직 회로의 부분(830)이 더 상세하게 도시되어 있다. 부분(830)에서, 셀(812)과 셀(814)이 상호 연결부(8302)에 의해 커플링된다. 셀(812)의 FO(8304)는 셀(814) 및 다른 셀을 포함한다. 전압 프로브(822)는 상호 연결부(8302)와 셀(814) 사이의 회로 노드에 커플링된다.
몇몇 실시예에서, 파형은 중요한 타이밍 경로로부터 수집된다. 타이밍 경로(800)에서의 데이터 전파가 성공적이 되도록 하기 위하여, 클락 주기와 클락 에지 관점에서 데이터를 출력하는 런치 레지스터(802)를 위한 시간 사이의 타이밍 슬랙, 런치 레지스터(802)로부터의 데이터 출력의 관점에서 데이터를 발생시키는 조합 로직 회로, 및 조합 로직 회로로부터의 데이터를 캡쳐하는 조합 로직 회로가 포지티브가 될 필요가 있다. 클락 주기는 클락 왜곡에 의해 감소될 수 있다. 타이밍 슬랙이 감소할 수록, 타이밍 경로가 더 중요해진다. 중요한 타이밍 경로는 조합 로직 회로의 딜레이로서 자체를 나타내는 높은 저항 및/또는 높은 팬아웃 회로에 구성된 셀(812, 814) 등의 하나 이상의 셀을 포함할 가능성이 더 많다. 따라서, 중요한 타이밍 경로로부터 수집된 파형은 도 6에 예시적으로 도시된 파형(600, 620, 640) 등의 R 및 FO의 다양한 값을 갖는 회로 토폴로지로부터 발생된 파형을 더 나타낸다.
도 9는 몇몇 실시예에 따라 도 7의 작동(702, 704, 706)으로부터 획득한 파형의 파형도를 개략적으로 예시한다. 파형도(902)는 도 8을 참조하여 상세하여 설명되는 작동(702)에서 수집된 파형을 예시한다. 도 7의 작동(704)에서, 적어도 하나의 칩으로부터의 파형은 입력 천이 특성에 따라 그룹화된다. 파형도(912, 914)는 입력 천이 특성에 따라 그룹화된 파형의 그룹을 예시한다. 예컨대, 파형도(912)에서 파형들의 그룹은 전압(Vlower)에서 전압(Vupper)으로 50 ps의 입력 천이 시간을 갖는다. 파형도(914)에서 파형의 그룹은 100 ps의 입력 천이 시간을 갖는다.
도 7의 작동(706)에서, 입력 천이 특성을 갖는 파형들의 그룹은 테일 특성에 따라 분류된다. 파형도(922, 924, 926)는 테일 특성에 따라 분류된 50 ps의 입력 천이 특성을 갖는 파형들의 그룹을 예시한다. 몇몇 실시예에서, 테일 특성은 정상 상태 전압(Vfinal)과 초기 전압(Vinitial) 사이의 차이의 70%의 레벨로부터 이 차이의 90%의 레벨까지 천이하는 파형의 테일 천이 시간이다. 정상 상태 전압(Vfinal)과 초기 전압(Vinitial)은 도 6을 참조하여 설명되었다. 파형도(922)에서의 파형과 같이 상승 천이의 경우, 정상 상태 전압(Vfinal)과 초기 전압(Vinitial) 사이의 차이의 70% 및 90%의 레벨은 각각 전압(Vupper)와 전압(Vtail)이다. 몇몇 실시예에서, 50 ps의 입력 천이 특성을 갖는 파형들의 그룹은 예컨대 파형도(922, 924, 926)에서 각각 40 ps, 60 ps 및 90 ps의 테일 특성을 갖는 파형들에 의해 예시된 바와 같이 올라가는 순서로 분류된다.
작동(708)에서, 대표적인 테일 특성을 갖는 파형이 입력 천이 특성을 갖는 파형들의 그룹으로부터 선택된다. 몇몇 실시예에서, 대표적인 테일 특성으로서 중간 테일 특성이 선택된다. 또한, 작동(708)에서, 대표적인 테일 특성을 포함하고 적어도 하나의 칩에서 테일 특성들의 발생의 적어도 50%를 망라하는 테일 특성들의 범위 내에 테일 특성을 갖는 다른 파형이 또한 입력 파형으로서 선택된다. 50 ps의 입력 천이 특성을 갖는 파형의 그룹은 3개의 예시적인 파형을 포함한다. 다른 예에서, 그룹에 존재하는 더 많은 파형이 있고, 그룹의 파형들의 테일 특성의 분포가 획득될 수 있다. 분포의 50번째 백분위수인 중간 테일 특성 외에, 분포의 25번째 백분위수 및 75번째 백분위수와 같은 백분위수가 또한 선택된다. 25번째와 75번째 백분위수에 의해 한정되는 테일 특성의 범위는 분포 모집단의 적어도 50%를 망라한다.
도 10은 몇몇 실시예에 따라 도 3의 작동(302)을 실시하는 다른 방법의 흐름도이다. 적어도 하나의 칩으로부터 수집된 파형으로부터의 다양한 테일 특성을 갖는 입력 파형을 선택하는 도 7을 참조하여 설명된 방법과 비교하면, 도 10의 방법은 적어도 하나의 칩으로부터 수집된 다양한 테일 특성에 선형 Y-MOS 방정식을 피팅함으로써 입력 파형을 구성한다. 작동(1002)에서, 테일 특성은 셀을 구동하는 프리-드라이버의 상이한 회로 토폴로지를 나타내는 회로 토폴로지를 포함하는 적어도 하나의 칩에서 발생된 파형으로부터 수집된다. 작동(1004)에서, 수집된 테일 특성으로부터 대표적인 테일 특성이 선택되고, 대표적인 테일 특성을 포함하고 적어도 하나의 칩의 테일 특성의 발생의 적어도 50%를 망라하는 테일 특성의 범위 내의 다른 테일 특성이 또한 선택된다. 작동(1006)에서, 연립 방정식을 얻기 위하여 상이한 테일 특성들의 입력 천이 특성 및 테일 특성에 선형 Y-MOS 방정식이 피팅된다. 작동(1008)에서, 연립 방정식이 해결되어 피팅된 선형 Y-MOS 방정식을 얻는다. 작동(1010)에서, 피팅된 선형 Y-MOS 방정식을 이용하여 입력 파형이 구성된다. 작동(1012)에서, 선택된 임의의 테일 특성이 구성되지 않았는지의 여부가 점검된다. 그렇다면, 작동(1014)에서, 구성될 테일 특성이 선택된 테일 특성들에서의 다른 테일 특성으로 교체되고, 방법은 테일 특성을 갖는 입력 파형을 구성하도록 작동(1006)으로 되돌아 간다. 그렇지 않다면, 상이한 입력 파형이 구성되고 도 10의 작동(302)의 방법은 도 3의 작동(304)으로 진행된다.
작동(1002)에서, 테일 특성은 셀을 구동하는 프리-드라이버의 상이한 회로 토폴로지를 나타내는 회로 토폴로지를 포함하는 적어도 하나의 칩에서 발생되는 파형으로부터 수집된다. 몇몇 실시예에서, 테일 특성은 테일 비율이다. 도 11은 테일 비율을 예시하기 위한 예시적인 입력 파형(1100)의 개략적인 파형도이다. 입력 파형(1100)은 특성화될 셀의 입력부에서 시간(t)에 관하여 전압(v)의 하강하는 천이다. 전압(v)은 입력 파형(1100)의 천이 범위에 관하여 표준화되고 [0,1]의 범위를 갖는다고 가정한다. 몇몇 실시예에서, 전압(v)의 하강 천이는 시간점(tupper)에서 0.7, 즉 입력 파형(1100)의 천이 범위의 30%와 동일한 전압(Vupper)에 도달하고, 시간점(tlower)에서 0.3, 즉 입력 파형(1100)의 천이 범위의 70%와 동일한 전압(Vlower)에 도달하고, 시간점(ttail)에서 0.1, 즉 입력 파형(1100)의 천이 범위의 90%와 동일한 전압(Vtail)에 도달한다. 테일 비율은 전압(Vupper와 Vlower`) 사이의 입력 파형(1100)의 부분을 기초로 하여 획득한 입력 천이 특성과, 전압(Vlower와 Vtail) 사이의 입력 파형(1100)의 부분을 기초로 하여 획득한 보충 입력 천이 특성을 고려함으로써 얻어진다. 몇몇 실시예에서, 하강 입력 파형(800)의 테일 비율은 아래의 수학식에 의해 계산된다.
Figure 112014117642145-pat00001
여기서, tlower-tupper는 입력 천이 특성이고, ttail-tlower는 보충 입력 천이 특성이다.
도 11에서, 입력 파형(1100)은 하강 입력 파형이다. 상승 입력 파형의 경우에, 전압(v)은 시간점(tlower)에서 0.3, 즉 상승 입력 파형의 천이 범위의 30%와 동일한 전압(Vupper)에 도달하고, 다음 시간점(tupper)에서 0.7, 즉 상승 입력 파형의 천이 범위의 70%와 동일한 전압(Vupper)에 도달한 다음, 시간점(ttail)에서 0.9, 즉 상승 입력 파형의 천이 범위의 90%와 동일한 전압(Vtail)에 도달한다. 따라서, 상승 입력 파형을 위한 테일 비율을 계산하는 공식은 아래의 형태를 갖는다.
Figure 112014117642145-pat00002
여기서, tupper-tlower는 입력 천이 특성이고, tlower-ttail은 보충 입력 천이 특성이다.
도 5 및 도 6을 참조하여 설명된 바와 같이, 상이한 회로 토폴로지에서 각각 구성된 셀을 구동하는 프리-드라이버에 의해 발생된 입력 파형들은 동일한 입력 천이 특성을 갖지만 상이한 테일 부분을 가질 수 있다. 입력 파형(1100)의 테일 부분을 고려함으로써, 동일한 입력 천이 특성을 갖지만 상이한 테일 부분으로 인해 상이한 보충 입력 천이 특성을 갖는 다른 입력 파형이 입력 파형(1100)으로부터 내려갈 수 있다. 따라서, 수신된 상이한 테일 비율은 동일한 입력 천이 특성을 갖지만 상이한 테일 부분을 갖는 입력 파형을 구성하도록 사용될 수 있다. 아래에서, 상이한 회로 토폴로지를 나타내는 테일 비율을 선택하는 방법이 설명된다.
도 12는 몇몇 실시예에 따라 칩에 수집된 파형들의 테일 비율 분포의 개략적인 개략적인 확률 밀도 함수(pdf; probability density function)이다. 도 7 및 도 8을 참조하여 설명된 실시예와 유사하게, 파형들은 칩의 많은 타이밍 경로들로부터 수집된다. 이들 타이밍 경로는 넓은 범위의 상호 연결 저항 및 팬아웃을 갖는 회로 토폴로지에서 구성되는 셀을 횡단한다. 따라서, 수집된 파형은 다양한 테일 비율을 갖는다. 수집된 파형의 테일 비율은 테일 비율 분포를 형성한다. 이어서, 테일 비율 분포는 테일 비율 분포에서 상이한 테일 비율들의 발생 확률을 각각 반영하는 pdf로 전환된다. 작동(1004)에서, 수집된 테일 특성으로부터 대표적인 테일 특성이 선택되고, 대표적인 테일 특성을 포함하고 적어도 하나의 칩에서 테일 특성의 발생의 적어도 50%를 망라하는 테일 특성의 범위 내의 다른 테일 특성이 또한 선택된다. 몇몇 실시예에서, 작동(1004)에서 대표적인 테일 특성 및 다른 테일 특성은 pdf로부터 선택된다. 예컨대, 중간 테일 비율, 첫번째 백분위수 테일 비율 및 99번째 백분위수 테일 비율이 대표적인 테일 비율 뿐만 아니라 칩으로부터 수집된 더 극단적인 테일 비율을 포함하도록 선택된다. pdf의 다른 백분위수에서의 선택 또는 테일 비율을 선택하는 다른 방법이 본 개시의 예상되는 범위 내에 있다.
작동(1006)에서, 연립 방정식을 얻기 위하여 선형 Y-MOS 방정식이 상이한 테일 특성의 입력 천이 특성 및 테일 특성에 피팅된다. 도 13은 몇몇 실시예에 따라 선형 Y-MOS 방정식을 유도하기 위한 회로(1300)의 개략적인 회로도이다. 회로(1300)는 NMOS(1302)와 집중 캐패시터(CL; lumped capacitor)를 포함한다. NMOS(1302)의 소스와 집중 캐패시터(CL)의 한 단자는 접지되고, NMOS(1302)의 드레인과 집중 캐패시터(CL)의 다른 단자는 함께 커플링되며, NMOS(1302)의 게이트는 전력 공급원(VDD)에 커플링된다. NMOS(1002)의 게이트가 완전히 턴온된 선형 구역에서 작동하는 NMOS에 의해 집중 캐패시터(CL)를 방전시키는 상태에서 회로(1300)에 관하여 미분 방정식이 얻어지고, 아래에 나타낸다.
Figure 112014117642145-pat00003
여기서, Ilin은 집중 캐패시터(CL)로부터 NMOS(1302)를 통과한 방전 전류이고, v는 NOMS(1302)의 드레인 대 소스 전압이며, a 및 b는 미분 방정식에서 각각 1차항 및 2차항의 계수이고, t는 시간이다. 선형 Y-MOS 방정식은 미분 방정식인 수학식 3으로부터 유도될 수 있고, 아래에 나타낸다.
Figure 112014117642145-pat00004
선형 Y-MOS 방정식(수학식 4)를 입력 천이 특성과 테일 비율에 피팅하기 위하여, 3개의 지점[(Vupper, tupper),(Vlower, tlower) 및 (Vtail, ttail)]이 예컨대 하강 입력 파형에서 확인된다. 이어서, 입력 천이 특성(tlower-tupper)에 대응하는 지점이 연립 방정식 중 하나를 성립하도록 사용되고, 테일 비율(
Figure 112014117642145-pat00005
)에 대응하는 지점이 연립 방정식 중 다른 방정식을 성립하도록 사용된다. 따라서, 2개의 미지수(a와 b)를 갖는 2개의 방정식이 얻어진다.
작동(1008)에서, 연립 방정식이 해결되어 피팅된 선형 Y-MOS 방정식을 얻는다. 연립 방정식을 해결함으로서, 2개의 미지수(a와 b)가 해결된다. 해결된 a와 b를 갖는 선형 Y-MOS 방정식은 입력 천이 특성과 테일 비율에 피팅된 선형 Y-MOS 방정식이다.
작동(1010)에서, 피팅된 선형 Y-MOS 방정식은 입력 천이 특성과 테일 비율을 갖는 입력 파형을 구성하도록 사용된다. 예컨대, 상이한 시간점에서의 전압이 이제 피팅된 선형 Y-MOS 방정식으로부터 얻어질 수 있고, 입력 파형이 상이한 시간점에서 전압을 이용하여 구성될 수 있다.
다음에, 도 10의 작동(302)을 위한 방법이 선형 Y-MOS 방정식을 상이한 테일 특성에 관하여 피팅하고 작동(1004)에서 선택된 상이한 테일 특성이 관련하여 피팅될 때까지 입력 천이 특성 및 상이한 테일 특성을 갖는 입력 파형을 구성하는 것을 수행하도록 되돌아간다. 다음에, 작동(302)을 위한 방법은 도 3의 작동(304)으로 진행된다.
도 3의 작동(304)에서, 셀은 타이밍 라이브러리의 입력 천이 특성 및 상이한 회로 토폴로지와 관련된 엔트리를 생성하도록 상이한 입력 파형을 이용하여 특성화된다. 도 14는 도 3의 작동(304)을 실시하는 방법과, 몇몇 실시예에 따라 물리적 넷리스트에 관해 타이밍 분석을 수행하는 동안에 파형 전파를 수행하기 위한 대응하는 방법(1450)의 흐름도이다. 작동(1402)에서, 입력 천이 특성 및 구성된 상이한 입력 파형들의 입력 파형과 관련된 완전히 특성화된 모델이 셀의 타이밍 라이브러리에서 생성된다. 작동(1404)에서, 완전히 특성화된 모델이 임의의 상이한 입력 파형에서 생성되지 않는지가 점검된다. 그렇다면, 방법은 생성될 입력 파형을 상이한 입력 파형의 다른 입력 파형으로 교체하도록 작동(1406)으로 계속되고 작동(1402)으로 되돌아간다. 그렇지 않다면, 도 14의 작동(304)의 방법은 다른 입력 천이 특성이 특성화되는지를 점검하는 도 3의 작동(306)으로 진행된다.
셀의 타이밍 라이브러리가 연결점(310)에서 생성된 후에, 방법(1450)은 타이밍 라이브러리를 이용하여 수행된다. 몇몇 실시예에서, 방법(1450)은 도 1의 물리적 확인 및 전기 종료 스테이지(162)에서 수행된다. 몇몇 실시예에서, 방법(1450)은 도 3의 타이밍 분석 툴(25)에 의해 수행된다. 작동(1452)에서, 타이밍 분석은 셀의 입력부로 전파된 입력 파형이 얻어지도록 물리적 넷리스트에서 수행된다. 작동(1454)에서, 전파된 입력 파형의 입력 천이 특성은 타이밍 라이브러리에서의 입력 천이 특성 하에 상이한 입력 파형의 엔트리를 확인하도록 사용된다. 작동(1456)에서, 전파된 입력 파형은 셀의 출력 응답을 발생시키는 엔트리들 중 하나를 확인하도록 타이밍 라이브러리에서의 상이한 입력 파형과 일치된다.
작동(1402)에서, 입력 천이 특성 및 구성된 상이한 입력 파형의 입력 파형과 관련된 완전히 특성화된 모델이 셀의 타이밍 라이브러리에서 생성된다. 완전히 특성화된 모델은 입력 파형을 이용하여 특성화되는 셀의 출력 응답을 발생시키는 타이밍 모델이고 다른 입력 파형을 이용하여 특성화되는 라이브러리의 다른 엔트리에 상관없이 사용된다. 몇몇 실시예에서, 타이밍 모델은 전류 소스 모델이다. 도 15는 몇몇 실시예에 따른 셀의 타이밍 라이브러리(1500)의 개략도이다. 몇몇 실시예에서, 작동(1402)를 수행함으로서, 완전히 특성화된 모델이 타이밍 라이브러리(1500)에서, 제1 입력 천이 특성 등의 입력 천이 특성에 관하여, 그리고 평균 회로 토폴로지의 파형 등의 입력 파형에 관하여 생성된다.
작동(1404, 1406)을 통해, 작동(304)의 방법이 계속되어 타이밍 라이브러리(1500)에서 제1 입력 천이 특성 하에 높은 R 회로 토폴로지를 위한 파형 및 높은 FO 회로 토폴로지를 위한 파형 등의 다른 입력 파형에 대해 완전히 특성화된 모델을 생성하도록 작동(1402)으로 되돌아간다. 이어서, 제1 입력 천이 특성에 관한 특성화가 완성된다. 도 7 및 도 10을 참조하여 설명되는 바와 같이, 모델을 완전히 특성화하기 위해 사용되는 상이한 입력 파형은 또한 상이한 테일 특성을 갖는 입력 파형일 수 있다.
이어서, 도 14의 작동(304)의 방법은 도 3의 작동(306)으로 계속된다. 타이밍 라이브러리(1500)에서 제2 입력 천이 특성에 관한 특성화를 위해, 방법(300)은 제2 입력 천이 특성을 갖는 평균 회로 토폴로지, 높은 R 회로 토폴로지 및 높은 FO 회로 토폴로지에 대해 상이한 입력 파형을 구성하는 것과 같이 제2 입력 천이 특성을 갖는 상이한 입력 파형을 얻도록 작동(302)으로 되돌아간다. 이어서, 방법(300)은 작동(1402)으로 계속되어 제2 입력 천이 특성을 갖는 상이한 입력 파형을 위한 완전히 특성화된 모델을 생성한다. 프로세스는 타이밍 라이브러리에서 특성화될 입력 천이 특성 각각이 처리될 때까지 다른 입력 천이 특성에 대해 반복된다. 셀의 타이밍 라이브러리(1500)가 생성된 후에, 모델은 키로서 입력 천이 특성과 입력 파형을 이용하여 검색될 수 있다.
작동(1452)에서, 셀의 입력부로 전파되는 입력 파형이 얻어지도록 물리적 넷리스트에서 타이밍 분석이 수행된다. 물리적 넷리스트에서 타이밍 분석을 수행하기 위하여, 물리적 넷리스트가 타이밍 그래프로 형성된다. 노드 단위로 타이밍 그래프를 횡단함으로써, 노드의 입력부에서 수신된 전파된 입력 파형이 다음 노드의 입력부로 전파된 입력 파형으로서 노드의 출력부로 전파된다. 도 3 내지 도 13을 참조하여 설명된 방법을 이용하여 특성화된 셀을 갖는 노드가 파형 전파를 위한 현재의 노드라고 가정한다. 타이밍 분석을 수행하는 프로세스에서, 현재 노드의 셀의 입력부로 전파된 입력 파형이 얻어진다.
작동(1454)에서, 셀로 전파된 입력 파형의 입력 천이 특성이 타이밍 라이브러리에서 입력 천이 특성 하에 상이한 입력 파형의 엔트리를 확인하도록 사용된다. 예컨대, 전파된 입력 파형이 도 15에서 타이밍 라이브러리(1500)의 제1 입력 천이 특성에 대응하는 입력 천이 특성을 갖고, 이어서 도 15에서 타이밍 라이브러리(1500)의 제1 입력 천이 특성 하의 엔트리가 확인된다고 가정한다.
작동(1456)에서, 전파된 입력 파형은 셀의 출력 응답을 발생시키는 엔트리들 중 하나를 확인하도록 타이밍 라이브러리에서의 상이한 입력 파형에 일치된다. 예컨대, 셀이 물리적 넷리스트의 프리-드라이버에 의해 구동될 때에 높은 R 회로 토폴로지에서 구성되면, 발생되는 전파된 입력 파형은 타이밍 라이브러리(1200)에서 높은 R 회로 토폴로지를 위한 파형과 보다 양호하게 일치된다. 그 결과, 높은 R 회로 토폴로지 하에 완전히 특성화된 모델이 현재 노드의 셀의 출력 응답을 발생시키도록 확인된다. 이어서, 발생된 출력 응답은 다음 노드의 셀의 입력부로 전파되는 입력 파형으로서 사용된다.
도 3 내지 도 15를 참조하여 설명되는 실시예에서, 셀은 동일한 입력 천이 특성을 초래하는 셀을 구동하는 프리-드라이버의 상이한 회로 토폴로지를 이용하여 구성되는 상이한 입력 파형에 관하여 완전히 특성화된다. 입력 천이 특성에서 뿐만 아니라 파형의 다른 부분, 예컨대 테일 부분에서 전파된 입력 파형에 더 가까운 입력 파형을 확인하도록 파형 일치를 추가 수행함으로써, 셀을 특성화하도록 사용되는 입력 파형에 관하여 전파되는 입력 파형에서의 왜곡이 감소된다. 따라서, 셀의 출력 응답은 왜곡된 전파 입력 파형과 더 유사한 입력 파형 및 그 보다 양호한 정확도를 이용하여 특성화되는 모델을 이용하여 발생된다.
도 16은 몇몇 실시예에 따라 도 3의 작동(304)을 실시하는 다른 방법 및 물리적 넷리스트에서 타이밍 분석을 수행하는 동안에 파형 전파를 수행하기 위한 대응하는 방법(1650)의 흐름도이다. 도 14를 참조하여 설명되는 방법과 비교하면, 도 16을 참조하여 설명되는 방법은 상이한 입력 파형들 중 하나의 파형을 위한 완전히 특성화된 모델을 생성하고, 완전히 특성화된 모델을 이용하여 발생되는 출력 응답을 보정하기 위한 상이한 입력 파형들 중 몇몇 파형들을 위한 감도를 생성한다. 작동(1602)에서, 입력 천이 특성 및 상이한 입력 파형의 하나 이상의 입력 파형과 관련된 하나 이상의 완전히 특성화된 모델이 타이밍 라이브러리에서 생성된다. 작동(1604)에서, 입력 천이 특성 및 상이한 입력 파형들 중 다른 입력 파형과 관련된 감도가 타이밍 라이브러리에서 각각 생성된다. 이어서, 도 16의 작동(304)의 방법은 다른 입력 천이 특성이 특성화되는지를 점검하는 도 3의 작동(306)으로 진행된다.
몇몇 실시예에서, 셀의 타이밍 라이브러리가 연결점(310)에서 생성된 후에, 방법(1650)은 타이밍 라이브러리를 이용하여 수행된다. 몇몇 실시예에서, 방법(1650)은 도 1의 물리적 확인 및 전기 종료 스테이지(162)에서 수행된다. 몇몇 실시예에서, 방법(1650)은 도 2의 타이밍 분석 툴(25)에 의해 수행된다. 작동(1452)에서, 타이밍 분석은 셀의 입력부로 전파된 입력 파형이 얻어지도록 물리적 넷리스트에서 수행된다. 작동(1454)에서, 전파된 입력 파형의 입력 천이 특성은 타이밍 라이브러리에서의 입력 천이 특성 하에 상이한 입력 파형의 엔트리를 확인하도록 사용된다. 모델(1650)에서의 작동(1452, 1454)은 도 14에서의 방법(1450)의 작동과 유사하고 그 상세 내용은 여기서 생략된다. 작동(1656)에서, 전파된 입력 파형은 상이한 회로 토폴로지에 대응하는 입력 파형의 공간으로 돌출되어 공간 내에서 전파된 입력 파형의 위치를 결정한다. 작동(1658)에서, 확인된 엔트리들 중 하나에서의 완전히 특성화된 모델을 이용하여 출력 응답이 발생된다. 작동(1660)에서, 확인된 엔트리들에서의 적어도 하나의 감도와 공간 내의 전파된 입력 파형의 위치를 이용하여 출력 응답에 대한 보정이 인가된다.
도 16의 작동(1602)에서, 입력 천이 특성 및 상이한 입력 파형들 중 하나 이상의 입력 파형과 관련된 하나 이상의 완전히 특성화된 모델이 타이밍 라이브러리에서 생성된다. 작동(1604)에서, 입력 천이 특성 및 상이한 입력 파형들 중 다른 입력 파형과 관련된 감도가 각각 생성된다. 도 17은 몇몇 실시예에 따른 셀의 타이밍 라이브러리(1700)의 개략도이다. 몇몇 실시예에서, 작동(1602, 1604)에서, 제1 입력 천이 특성 등의 입력 천이 특성을 위해, 평균 R 및 FO 회로 토폴로지 등의 상이한 회로 토폴로지들을 위한 상이한 입력 파형, 높은 R 및 평균 FO 회로 토폴로지, 및 평균 R 및 높은 FO 회로 토폴로지가 타이밍 라이브러리(1700)에 저장되고, 하나 이상의 완전히 특성화된 모델과 감도가 상이한 입력 파형 하에 각각 생성된다. 다른 실시예에서, 작동(1602, 1604)에서, 제1 입력 천이 특성 등의 입력 천이 특성을 위해, 상이한 입력 파형에 관하여 저항 및 패아웃 등의 몇몇 회로 토폴로지 양태의 효과가 평가되고, 평가된 결과가 타이밍 라이브러리(1700)에 저장된다. 하나 이상의 완전히 특성화된 모델과 감도가 상이한 입력 파형의 평가 결과 하에 생성된다. 간소화를 위해, 완전히 특성화된 모델과 감도는 이후에 타이밍 라이브러리(1700)에서 대응하는 회로 토폴로지 하에 있는 것으로 지칭될 것이다.
전파된 입력 파형이 도 16의 작동(1452)에서 셀의 입력부에 수신된 후에, 전파된 입력 파형의 입력 천이 특성은 작동(1454)에서 타이밍 라이브러리(1700)의 입력 천이 특성 하에 상이한 입력 파형의 엔트리들을 확인하도록 사용된다. 후속하여, 확인된 엔트리는 일례로서 타이밍 라이브러리(1700)의 제1 입력 천이 특성 하에 있는 것으로 가정된다.
작동(1656)에서, 전파된 입력 파형은 상이한 회로 토폴로지에 대응하는 입력 파형의 공간으로 돌출되어 공간 내에서 전파된 입력 파형의 위치를 결정한다. 도 18은 몇몇 실시예에 따라 상이한 회로 토폴로지에 대응하는 입력 파형의 공간(1800)의 개략도이다. 공간(1800)에서, 평균 R 및 평균 FO 회로 토폴로지에 대응하는 입력 파형이 기점에 배치되고, 높은 FO 축은 입력 파형에 관한 더 높은 FO의 효과에 대한 축이고, 높은 R 축은 입력 파형에 관한 더 높은 R의 효과에 대한 축이다. 도 18에 예시적으로 도시된 예에서, 높은 FO 축과 높은 R 축은 직교한다. 다른 예(도시 생략)에서, 공간의 축들은 직교하지 않고, 이에 따라 R의 효과의 증가 또는 감소와 함께 FO의 효과의 증가 또는 감소가 달성된다. 몇몇 실시예에서, 작동(1656)을 수행함으로써, 전파된 입력 파형이 지점(1802)에서 공간(1800)으로 돌출된다. 지점(1802)의 높은 FO 축 성분은 평균 R 및 평균 FO에 대한 입력 파형을 참조하여 전파된 입력 파형에 관한 더 높은 FO의 효과를 반영하고, 지점(1802)의 높은 R 축 성분은 평균 R 및 평균 FO에 대한 입력 파형을 참조하여 전파된 입력 파형에 관한 더 높은 R의 효과를 반영한다.
작동(1658)에서, 출력 응답이 확인된 엔트리들 중 하나의 완전히 특성화된 모델을 이용하여 발생된다. 작동(1658)을 수행함으로써, 출력 응답은 평균 R 및 평균 FO 회로 토폴로지 하에 완전히 특성화된 모델을 이용하여 발생된다.
작동(1660)에서, 출력 응답에 대한 보정은 확인된 엔트리 및 공간 내의 전파된 입력 파형의 지점에서 적어도 하나의 감도를 이용하여 적용된다. 도 19는 몇몇 실시예에 따라 감도 보정이 없는, 높은 저항 감도 보정이 있는, 그리고 추가로 높은 팬아웃 감도 보정이 있는 출력 응답(1902, 1904, 1906)의 개략적인 파형도이다. 도 19에서, 출력 응답은 셀의 입력에 대한 입력 파형에 응답하여 셀의 출력부에서의 시간(t)에 관한 전압(Vout)의 천이이다. 출력 응답(1902)은 작동(1658)에서 타이밍 라이브러리(1700)의 확인된 엔트리에서의 평균 R 및 평균 FO 회로 토폴로지 하의 완전히 특성화된 모델을 이용하여 결정되는 출력 응답이다. 타이밍 라이브러리(1700)에서 확인된 엔트리에서, 전파된 입력 파형에 관한 상이한 R 및 FO의 효과의 관점에서 평균 R 및 평균 FO 회로 토폴로지에 대한 완전히 특성화된 모델을 이용하여 발생되는 출력 응답(1902)을 보정하기 위한 감도는 완전히 특성화된 모델을 동반한다. 도 18에서 높은 R 및 평균 FO 회로 토폴로지의 감도와 전파된 입력 파형의 위치(1802)에서의 높은 R 성분을 이용하여 출력 응답(1902)에 대해 더 높은 R의 보정을 적용함으로써, 더 높은 R에 관해 보정된 출력 응답(1904)이 얻어진다. 이어서, 평균 R 및 높은 FO 회로 토폴로지의 감도와 전파된 입력 파형의 위치(1802)에서의 높은 FO 성분을 이용하여 출력 응답(1904)에 대해 더 높은 FO의 보정을 적용함으로써, 더 높은 R 및 더 높은 FO에 관해 보정된 출력 응답(1906)이 얻어진다.
도 20은 몇몇 실시예에 따라 셀의 다른 타이밍 라이브러리(2000)의 개략도이다. 도 17을 참조하여 설명된 실시예와 비교하면, 하나 이상의 완전히 특성화된 모델 및 감도가 도 20의 타이밍 라이브러리(2000)에서의 상이한 테일 특성 하에 각각 생성된다. 작동(1602)에서, 제1 입력 천이 특성에 대해, 제1 및 제2 완전히 특성화된 모델 등의 2개의 완전히 특성화된 모델이 제2 선택된 테일 비율과 제5 선택된 테일 비율을 나타내는 입력 파형을 이용하여 생성되고, 타이밍 라이브러리(2000)에서 제2의 선택된 테일 비율과 제5의 선택된 테일 비율 하에 저장된다. 작동(1604)에서, 제1 완전히 특정된 모델을 이용하여 발생된 출력 응답을 보정하기 위한 감도는 제1 선택된 테일 특성 및 제3 선택된 테일 특성을 각각 나타내는 입력 파형을 이용하여 생성되고, 타이밍 라이브러리(2000)에서 제1 선택된 테일 특성 및 제3 선택된 테일 특성 하에 저장된다. 제2 완전히 특성화된 모델을 이용하여 발생되는 출력 응답을 보정하기 위한 감도가 유사하게 생성되고 저장된다.
전파된 입력 파형이 도 16의 작동(1452)에서 셀의 입력부에서 수신된 후에, 전파 입력 파형의 입력 천이 특성이 사용되어 작동(1454)에서 타이밍 라이브러리(2000)의 입력 천이 특성 하에 상이한 테일 비율의 엔트리를 확인한다. 후속하여, 확인된 엔트리는 일례로서 타이밍 라이브러리(2000)의 제1 입력 천이 특성 하에 있는 것으로 가정된다.
작동(1656)에서, 전파된 입력 파형은 상이한 회로 토폴로지에 대응하는 입력 파형의 공간으로 돌출되어 공간 내의 전파된 입력 파형의 위치를 결정한다. 도 21은 몇몇 실시예에 따라 상이한 회로 토폴로지에 대응하는 입력 파형의 공간(2100)의 개략도이다. 공간(2100)은 테일 특성을 위한 라인이다. 공간(2100)에서, 제2 선택된 테일 특성(2104)과 제5 선택된 테일 특성(2110)을 갖는 입력 파형은 중실원으로 나타내고, 제1 선택된 테일 특성(2102), 제3 선택된 테일 특성(2106) 및 제4 선택된 테일 특성(2108)은 빈 원으로서 나타낸다. 작동(1656)을 수행함으로써, 전파된 입력 파형은 위치(2112)에서 공간(2100)으로 돌출된다. 전파된 입력 파형은 제3 선택된 테일 특성에 가장 가까운 테일 특성을 갖고 제3 선택된 테일 특성의 약간 위에 있다.
작동(1658)에서, 출력 응답은 확인된 엔트리들에서 완전히 특성화된 모델을 이용하여 발생된다. 전파된 입력 파형의 위치(2112)가 제3 선택된 테일 특성(2106)에 가장 가깝기 때문에, 출력 응답은 제2 선택된 테일 특성(2104) 하의 제1 완전히 특성화된 모델을 이용하여 먼저 발생된다.
작동(1660)에서, 출력 응답에 대한 보정은 확인된 엔트리에서 적어도 하나의 감도 및 공간에서 전파된 입력 파형의 위치를 이용하여 적용된다. 위치(2112)는 제3 선택된 테일 특성(2106)에 가장 가깝기 때문에, 타이밍 라이브러리(2000)에서 제3 선택된 테일 특성에 대응하는 감도와 전파된 입력 파형의 위치(2112)와 제2 선택된 테일 비율 사이의 거리가 제1 완전히 특성화된 모델을 이용하여 발생되는 출력 응답에 대한 보정을 적용하도록 사용된다.
도 3 내지 도 13과 도 16 내지 도 21을 참조하여 설명되는 실시예에서, 셀은 동일한 입력 천이 특성을 초래하는 셀을 구동하는 프리-드라이버의 상이한 회로 토폴로지를 이용하여 구성되는 상이한 입력 파형들 중 일부에 관하여 완전히 특성화되고 상이한 입력 파형들 중 다른 입력 파형에 관하여 감도를 위해 특성화된다. 상이한 입력 파형의 공간에서 전파된 입력 파형의 돌출된 위치를 기초로 하여 전파된 입력 파형의 입력 천이 특성만을 고려하여 발생되는, 출력 응답에 대한 감도 보정을 추가 적용함으로써, 셀을 특성화하도록 사용되는 입력 파형에 관해 전파된 입력 파형에서의 왜곡 효과가 고려된다. 따라서, 셀의 출력 응답은 전파된 입력 파형에서의 왜곡 효과에 관하여 보정되고 더 정확하다.
도 22는 몇몇 실시예에 따라 동일한 입력 천이 특성을 발생시키는 상이한 회로 토폴로지를 고려하는 입력 파형 발생을 이용하여 딜레이 계산을 위한 셀을 특성화하는 다른 방법(2200)의 흐름도이다. 도 3의 방법(300)과 비교하면, 방법(2200)은 입력 천이 특성에 관하여 셀을 특성화하도록 입력 파형으로서 대표적인 테일 특성을 갖는 단일 파형을 이용한다. 작동(2202)에서, 동일한 입력 천이 특성을 초래하는 셀을 구동하는 프리-드라이버의 상이한 회로 토폴로지를 고려하여 선택되는 입력 천이 특성 및 테일 특성을 갖는 입력 파형이 얻어진다. 작동(2204)에서, 셀은 타이밍 라이브러리에서 입력 천이 특성과 관련된 엔트리를 생성하도록 입력 파형을 이용하여 특성화된다. 작동(2206)에서, 특성화되지 않는 타이밍 라이브러리에 열거된 임의의 입력 천이 특성이 존재하는지가 점검된다. 그렇다면, 작동(2208)에서, 특성화될 입력 천이 특성은 타이밍 라이브러리에 열거된 입력 천이 특성들 중 다른 입력 천이 특성으로 교체되고 방법은 작동(2202)으로 되돌아간다. 그렇지않다면, 종결점 또는 연결점(2210)에서, 셀의 타이밍 라이브러리가 생성된다. 작동(2204, 2206)은 대표적인 입력 파형이 입력 천이 특성에 관하여 셀을 특성화하기 위한 것이라는 점을 제외하고 도 3의 작동(302, 304)와 유사하다. 작동(302)을 실시하기 위한 상이한 실시예가 아래에서 더 상세하게 설명되는 바와 같이 작동(2202)을 실시하도록 채택될 수 있다. 작동(304)을 위한 실시예와 상이한 작동(2204)을 위한 실시예가 아래에서 또한 제공된다. 작동(2206, 2208, 2210)은 도 3의 작동(306, 308, 310)과 유사하고 더 설명되도록 생략된다.
도 23은 몇몇 실시예에 따라 도 22의 작동(2202)을 실시하는 방법의 흐름도이다. 도 7을 참조하여 설명되는 방법과 비교하면, 도 23의 방법은 도 7의 방법에서의 작동(702, 704, 706)과 동일한 작동(702, 704, 708)과, 도 7의 방법에서의 작동(708)과 상이한 작동(2308)을 포함한다. 도 7의 작동과 동일한 도 23의 작동은 설명되도록 생략된다. 작동(2308)에서, 입력 천이 특성을 갖는 파형들의 그룹으로부터의 대표적인 테일 특성을 갖는 파형이 입력 파형으로서 선택된다. 몇몇 실시예에서, 도 7의 작동(708)과 유사하게, 중간 테일 특성은 대표적인 테일 특성으로서 선택된다. 중간 테일 특성을 배치하는 방법은 도 9를 참조하여 상세하게 설명되었고 여기서는 생략된다. 도 7을 참조하여 설명되는 실시예와 유사하게, 몇몇 실시예에서, 도 3의 방법에서의 작동(702, 704, 706)은 도 22의 방법(2200)이 상이한 입력 천이 특성을 위한 작동(2202)을 수행하도록 되돌아갈 때마다 반복적으로 수행되지 않는다.
도 24는 몇몇 실시예에 따라 도 22의 작동(2202)을 실시하는 다른 방법의 흐름도이다. 도 10을 참조하여 설명된 방법과 비교하면, 도 24의 방법은 도 10의 방법에서의 작동(1002, 1008, 1010)과 동일한 작동(2402, 2408, 2410)과, 도 10의 작동(1004, 1006)과 상이한 작동(2404, 2406)을 포함한다. 작동(1002)과 동일한 작동(2402)은 설명되도록 생략된다. 작동(2404)에서, 수집된 테일 특성으로부터의 대표적인 테일 특성이 선택된다. 작동(2404)은 단일의 대표적인 테일 특성이 수집된 테일 특성으로부터 선택되는 작동(1004)과 상이하다. 작동(2404)을 위한 대표적인 테일 특성을 선택하는 방법은 작동(1004)을 위한 것과 유사하고 여기에서 생략된다. 작동(2406)에서, 연립 방정식을 얻기 위하여 선형 Y-MOS 방정식이 입력 천이 특성 및 대표적인 테일 특성에 피팅된다. 작동(1008, 1010)과 동일한 작동(2408, 2410)이 설명되도록 생략된다.
도 25는 몇몇 실시예에 따라 물리적 넷리스트에 관해 타이밍 분석을 수행하는 동안에 파형 전파를 수행하기 위한 방법(2500)의 흐름도이다. 도 14의 방법(1450) 및 도 16의 방법(1650)과 비교하면, 방법(2500)은 셀의 출력 응답을 발생하기 위한 대응하는 엔트리를 확인하도록 입력 천이 특성만을 이용한다. 셀의 타이밍 라이브러리가 연결점(2210)에서 생성된 후에, 방법(2500)이 타이밍 라이브러리를 이용하여 수행된다. 몇몇 실시예에서, 방법(2500)은 도 1의 물리적 확인 및 전기 종료 스테이지(162)에서 수행된다. 몇몇 실시예에서, 방법(2500)은 도 2의 타이밍 분석 툴(25)에 의해 수행된다. 작동(2502)에서, 타이밍 분석은 셀의 입력부에 대해 전파된 입력 파형이 얻어지도록 물리적 넷리스트에 대해 수행된다. 작동(2502)은 도 14의 작동(1452)과 유사하고, 여기서는 생략된다. 작동(2504)에서, 전파된 입력 파형의 입력 천이 특성이 사용되고 셀의 출력 응답을 발생시키기 위해 타이밍 라이브러리에서 입력 천이 특성과 관련된 엔트리를 확인한다. 작동(2504)은 전파된 입력 파형의 입력 천이 특성을 이용하여 발견된 엔트리가 셀의 출력 응답을 발생시키도록 직접 사용되고 입력 천이 특성 하의 엔트리들 중 하나의 엔트리를 확인하기 위한 파형 매칭이 생략된다는 점을 제외하고 도 14의 작동(1454, 1456)과 유사하다.
도 22 내지 도 25를 참조하여 설명되는 실시예에서, 셀은 동일한 입력 천이 특성을 초래하는 셀을 구동하는 프리-드라이버의 상이한 회로 토폴로지를 이용하여 구성되는 상이한 입력 파형의 테일 특성을 나타내는 중간 테일 특성을 갖는 입력 파형에 관해 완전히 특성화된다. 셀을 특성화하기 위해 입력 파형을 구성하도록 중간 테일 특성을 채택함으로써, 셀을 특성화하는 데에 사용되는 입력 파형에 관하여 전파된 입력 파형에서의 왜곡이 감소될 가능성이 더 크다. 따라서, 셀의 출력 응답은 왜곡된 전파 입력 파형과 더욱 더 유사한 입력 파형을 이용하여 특성화되는 모델을 이용하여 발생된다.
도 26은 몇몇 실시예에 따라 도 2를 참조하여 설명되는 소트트웨어 시스템 실시예 및 도 3 내지 도 25를 참조하여 설명되는 방법 실시예를 실행하는 하드웨어 시스템(2600)의 블럭도이다. 시스템(2600)은 적어도 하나의 프로세서(2602), 네트워크 인터페이스(2604), 입력 및 출력(I/O) 디바이스(2606), 스토리지(2608), 메모리(2612), 및 버스(2610)를 포함한다. 버스(2610)는 네트워크 인터페이스(2604), I/O 디바이스(2606), 스토리지(2608) 및 메모리(2612)를 프로세서(2602)에 커플링한다.
몇몇 실시예에서, 메모리(2612)는 랜덤 엑세스 메모리(RAM; random access memory) 및/또는 다른 휘발성 스토리지 디바이스 및/또는 리드 온리 메모리(ROM; read only memory) 및/또는 다른 비휘발성 스토리지 디바이스를 포함한다. 메모리(2612)는 프로세서(2602)에 의해 실행될 프로그램 명령어와, 프로그램 명령어가 엑세스하는 데이터를 저장하도록 구성되는, 커널(26124)과 유저 스페이스(26122)를 포함한다.
몇몇 실시예에서, 네드워크 인터페이스(2604)는 프로그램 명령어 및 네트워크를 통해 원격 저장되는 프로그램 명령어가 엑세스하는 데이터에 엑세스하도록 구성된다. I/O 디바이스(2606)는 시스템(2600)과 유저의 소통을 가능하게 하도록 구성되는 입력 디바이스 및 출력 디바이스를 포함한다. 입력 디바이스는, 예컨대 키보드, 마우스 등을 포함한다. 출력 디바이스는, 예컨대 디스플레이, 프린터 등을 포함한다. 스토리지 디바이스(2608)는 프로그램 명령어 및 프로그램 명령어가 엑세스하는 데이터를 저장하도록 구성된다. 스토리지 디바이스(2608)는, 예컨대 자기 디스크 및 광 디스크를 포함한다.
몇몇 실시예에서, 프로그램 명령어를 실행할 때에, 프로세서(2602)는 도 2를 참조하여 설명된 소프트웨어 시스템(2)으로서 구성되거나 도 3 내지 도 25를 참조하여 설명된 방법을 수행하도록 구성된다.
몇몇 실시예에서, 프로그램 명령어는 하나 이상의 광 디스크, 하드 디스크 및 비휘발성 메모리 디바이스 등의 비휘발성 컴퓨터 판독 가능 기록 매체에 저장된다.
몇몇 실시예에서, 적어도 하나의 프로세스에 의해 수행되는 방법에서, 동일한 입력 천이 특성을 초래하는 셀을 구동하는 프리-드라이버의 상이한 회로 토폴로지를 고려하는 입력 천이 특성에 관하여 적어도 하나의 프로세서에 의해 셀이 특성화된다.
몇몇 실시예에서, 시스템은 적어도 하나의 프로세서와 적어도 하나의 메모리를 포함한다. 적어도 하나의 프로세서는 라이브러리 생성 툴로서 적어도 하나의 프로세서를 구성하는 프로그램 명령어를 실행하도록 구성된다. 라이브러리 생성 툴은 동일한 입력 천이 특성을 초래하는 셀을 구동하는 프리-드라이버의 상이한 회로 토폴로지를 고려하는 입력 천이 특성에 관하여 셀을 특성화하도록 구성된다. 적어도 하나의 메모리는 프로그램 명령어를 저장하도록 구성된다.
상기 설명은 예시적인 작동을 포함하지만, 이들 작동은 반드시 도시된 순서로 수행될 필요는 없다. 작동은 본 개시의 사상 및 범위 내에 따라 적절하게 추가, 대체, 순서 교체, 및/또는 제거될 수 있다. 따라서, 본 개시의 범위는 그러한 청구범위가 권리가 있는 균등물의 전체 범위와 함께 아래의 청구범위를 참조하여 결정되어야 한다.

Claims (10)

  1. 삭제
  2. 적어도 하나의 프로세서에 의해 수행되는 방법에 있어서,
    적어도 하나의 프로세서에 의해, 동일한 입력 천이 특성(input transition characteristic)을 초래하는, 셀을 구동하는 프리-드라이버(pre-driver)의 상이한 회로 토폴로지들을 고려하여 입력 천이 특성에 관하여 셀을 특성화(characterizing)하는 단계로서, 상기 입력 천이 특성에 관하여 셀을 특성화하는 단계는,
    입력 천이 특성 및 대표적인 제1 특성을 갖는 입력 파형을 얻는 단계, 및
    라이브러리에 상기 입력 천이 특성과 관련된 엔트리를 생성하도록 상기 입력 파형을 이용하여 상기 셀을 특성화하는 단계
    를 포함하는, 상기 입력 천이 특성에 관하여 셀을 특성화하는 단계;
    상기 라이브러리 내의 상기 엔트리를 이용하여 회로 시뮬레이션을 수행하는 것에 기초하여 설계 레이아웃(design layout)을 생성하는 단계; 및
    상기 설계 레이아웃을 이용하여 집적 회로(integrated circuit; IC) 칩을 제조하는 단계를 포함하고,
    상기 셀을 구동하는 프리-드라이버의 상이한 회로 토폴로지들은 상이한 제1 특성들을 초래하며,
    상기 대표적인 제1 특성은 상기 셀을 구동하는 프리-드라이버의 상이한 회로 토폴로지들을 나타내는 회로 토폴로지들을 포함하는 적어도 하나의 칩으로부터 수집되는 제2 특성들로부터 선택되는 것인 방법.
  3. 제2항에 있어서,
    상기 입력 천이 특성 및 대표적인 제1 특성을 갖는 입력 파형을 얻는 단계는,
    상기 셀을 구동하는 프리-드라이버의 상이한 회로 토폴로지들을 나타내는 회로 토폴로지들을 포함하는 적어도 하나의 칩으로부터 파형들을 수집하는 단계;
    상기 입력 천이 특성을 갖는 파형들의 그룹을 얻기 위해 입력 천이 특성에 따라 상기 적어도 하나의 칩으로부터의 파형들을 그룹화하는 단계;
    상기 제2 특성에 따라 입력 천이 특성을 갖는 파형들의 그룹을 분류하는 단계; 및
    입력 파형으로서, 상기 입력 천이 특성을 갖는 파형들의 그룹으로부터 대표적인 제1 특성을 갖는 파형을 선택하는 단계
    를 포함하는 것인 방법.
  4. 제2항에 있어서,
    상기 입력 천이 특성 및 대표적인 제1 특성을 갖는 입력 파형을 얻는 단계는,
    상기 셀을 구동하는 프리-드라이버의 상이한 회로 토폴로지들을 나타내는 회로 토폴로지들을 포함하는 적어도 하나의 칩에서 발생되는 파형들로부터 제2 특성들을 수집하는 단계;
    상기 제2 특성들로부터 대표적인 제1 특성을 선택하는 단계; 및
    방정식을 상기 입력 천이 특성 및 상기 대표적인 제1 특성에 피팅함으로써 상기 입력 천이 특성을 갖는 상기 입력 파형을 구성하는 단계
    를 포함하는 것인 방법.
  5. 제2항에 있어서,
    상기 대표적인 제1 특성은 테일(tail) 특성이고,
    상기 입력 천이 특성은 상기 입력 파형의 제1 부분을 포함하며,
    상기 테일 특성은 상기 입력 파형의 제1 부분 후의 상기 입력 파형의 제2 부분을 포함하는 것인 방법.
  6. 제2항에 있어서,
    상기 대표적인 제1 특성은 비율을 포함하고,
    상기 비율의 분자는, 상기 입력 파형의 제1 부분을 기초로 하는 입력 천이 특성과 상기 입력 파형의 제2 부분을 기초로 하는 보충 입력 천이 특성 중 하나이며,
    상기 비율의 분모는 상기 입력 파형의 제1 부분을 기초로 하는 입력 천이 특성과 상기 입력 파형의 제2 부분을 기초로 하는 보충 입력 천이 특성 중 다른 하나이고,
    상기 입력 파형의 제1 부분은 상기 입력 파형의 제2 부분과 상이한 것인 방법.
  7. 적어도 하나의 프로세서에 의해 수행되는 방법에 있어서,
    적어도 하나의 프로세서에 의해, 동일한 입력 천이 특성(input transition characteristic)을 초래하는, 셀을 구동하는 프리-드라이버(pre-driver)의 상이한 회로 토폴로지들을 고려하여 입력 천이 특성에 관하여 셀을 특성화(characterizing)하는 단계로서, 상기 입력 천이 특성에 관하여 셀을 특성화하는 단계는,
    상이한 회로 토폴로지들을 고려하는 상기 입력 천이 특성을 갖는 상이한 입력 파형들을 얻는 단계 - 상기 상이한 입력 파형들을 얻는 단계는, 상기 입력 천이 특성 및 상이한 제1 특성들을 갖는 상이한 입력 파형들을 얻는 단계로서, 상기 셀을 구동하는 프리-드라이버의 상이한 회로 토폴지들은 상이한 제1 특성들을 초래하며, 상기 상이한 제1 특성들은 상기 셀을 구동하는 프리-드라이버의 상이한 회로 토폴로지들을 나타내는 회로 토폴로지들을 포함하는 적어도 하나의 칩으로부터 수집되는 제2 특성들로부터 선택되는 것인, 상기 입력 천이 특성 및 상이한 제1 특성들을 갖는 상이한 입력 파형들을 얻는 단계를 포함함 -; 및
    라이브러리에 상기 입력 천이 특성 및 상기 상이한 회로 토폴로지들과 관련된 엔트리들을 생성하도록 상기 상이한 입력 파형들을 이용하여 셀을 특성화하는 단계
    를 포함하는 것인, 상기 입력 천이 특성에 관하여 셀을 특성화하는 단계;
    상기 라이브러리 내의 상기 엔트리들 중 적어도 하나의 엔트리를 이용하여 회로 시뮬레이션을 수행하는 것에 기초하여 설계 레이아웃(design layout)을 생성하는 단계; 및
    상기 설계 레이아웃을 이용하여 집적 회로(integrated circuit; IC) 칩을 제조하는 단계를 포함하는, 방법.
  8. 시스템에 있어서,
    프로그램 명령어들을 저장하도록 구성되는 적어도 하나의 메모리;
    상기 프로그램 명령어들을 실행하도록 구성되는 적어도 하나의 프로세서로서, 상기 프로그램 명령어들은,
    입력 천이 특성을 초래하는 셀을 구동하는 프리-드라이버의 상이한 회로 토폴로지들을 고려하여 상기 입력 천이 특성에 관하여 상기 셀을 특성화하도록 구성되는 라이브러리 생성 툴로서, 상기 라이브러리 생성 툴은:
    상기 입력 천이 특성 및 대표적인 제1 특성을 갖는 입력 파형을 얻도록 구성되는 파형 획득 모듈로서, 상기 셀을 구동하는 프리-드라이버의 상이한 회로 토폴로지들은 상이한 제1 특성들을 초래하며, 상기 대표적인 제1 특성은 상기 셀을 구동하는 프리-드라이버의 상이한 회로 토폴로지들을 나타내는 회로 토폴로지들을 포함하는 적어도 하나의 칩으로부터 수집되는 제2 특성들로부터 선택되는 것인, 파형 획득 모듈; 및
    라이브러리에 상기 입력 파형과 관련된 엔트리를 생성하도록 상기 입력 파형을 이용하여 상기 셀을 특성화하도록 구성되는 셀 특성화 모듈
    을 포함하는, 라이브러리 생성 툴;
    상기 라이브러리 내의 상기 엔트리를 이용하여 회로 시뮬레이션을 수행하는 것에 기초하여 설계 레이아웃(design layout)을 생성하도록 구성되는 레이아웃 생성 툴; 및
    상기 설계 레이아웃을 이용하여 집적 회로(integrated circuit; IC) 칩을 제조하도록 구성되는 제조 툴
    로서 상기 적어도 하나의 프로세서를 구성하는 것인, 시스템.
  9. 삭제
  10. 시스템에 있어서,
    프로그램 명령어들을 저장하도록 구성되는 적어도 하나의 메모리;
    상기 프로그램 명령어들을 실행하도록 구성되는 적어도 하나의 프로세서로서, 상기 프로그램 명령어들은,
    입력 천이 특성을 초래하는 셀을 구동하는 프리-드라이버의 상이한 회로 토폴로지들을 고려하여 상기 입력 천이 특성에 관하여 상기 셀을 특성화하도록 구성되는 라이브러리 생성 툴로서, 상기 라이브러리 생성 툴은:
    상이한 회로 토폴로지들을 고려하는 상기 입력 천이 특성을 갖는 상이한 입력 파형들을 얻도록 구성되는 파형 획득 모듈로서, 상기 파형 획득 모듈은,
    상기 셀을 구동하는 프리-드라이버의 상이한 회로 토폴로지들을 나타내는 회로 토폴로지들을 포함하는 적어도 하나의 칩으로부터 파형들을 수집하는 단계;
    입력 천이 특성을 갖는 파형들의 그룹을 얻기 위해 상기 입력 천이 특성에 따라 상기 적어도 하나의 칩으로부터의 파형들을 그룹화하는 단계;
    제1 특성들에 따라 상기 입력 천이 특성을 갖는 상기 파형들의 그룹을 분류하는 단계; 및
    상기 입력 천이 특성을 갖는 파형들의 그룹으로부터 대표적인 제1 특성을 갖는 파형을 선택하고, 상기 대표적인 제1 특성을 포함하고 상기 적어도 하나의 칩에서 상기 제1 특성의 발생의 적어도 50%를 망라하는 범위 내의 제2 특성을 갖는 다른 파형들을 상이한 입력 파형들로서 선택하는 단계
    를 포함하는 동작들을 수행함으로써 상기 상이한 입력 파형들을 얻는 것인, 파형 획득 모듈; 및
    라이브러리에 상기 입력 천이 특성 및 상기 상이한 회로 토폴로지들과 관련된 엔트리들을 생성하도록 상기 상이한 입력 파형들을 이용하여 상기 셀을 특성화하도록 구성되는 셀 특성화 모듈
    을 포함하는, 라이브러리 생성 툴;
    상기 라이브러리 내의 상기 엔트리들 중 적어도 하나의 엔트리를 이용하여 회로 시뮬레이션을 수행하는 것에 기초하여 설계 레이아웃(design layout)을 생성하도록 구성되는 레이아웃 생성 툴; 및
    상기 설계 레이아웃을 이용하여 집적 회로(integrated circuit; IC) 칩을 제조하도록 구성되는 제조 툴
    로서 상기 적어도 하나의 프로세서를 구성하는 것인, 시스템.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9424380B2 (en) * 2014-09-05 2016-08-23 Synopsys, Inc. Augmented simulation method for waveform propagation in delay calculation
US9659139B2 (en) * 2015-06-18 2017-05-23 Nvidia Corporation Approach for performing improved timing analysis with improved accuracy
CN117272924A (zh) 2017-04-28 2023-12-22 三星电子株式会社 设计集成电路的方法
KR102402673B1 (ko) * 2017-04-28 2022-05-26 삼성전자주식회사 Beol의 공정 변이를 고려하여 집적 회로를 설계하기 위한 컴퓨터 구현 방법 및 컴퓨팅 시스템
US10768211B2 (en) * 2017-08-25 2020-09-08 Oracle International Corporation System and method for current sense resistor compensation
US11663384B1 (en) * 2020-10-13 2023-05-30 Synopsys, Inc. Timing modeling of multi-stage cells using both behavioral and structural models

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005122498A (ja) 2003-10-17 2005-05-12 Matsushita Electric Ind Co Ltd タイミングライブラリ作成方法
JP2005332378A (ja) * 2004-04-19 2005-12-02 Matsushita Electric Ind Co Ltd 波形変歪を考慮したセル特性キャラクタライズ方法及びその方法を使用した半導体集積回路の遅延時間計算方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09259170A (ja) 1996-03-18 1997-10-03 Dainippon Printing Co Ltd 集積回路用セルの波形情報ライブラリ作成装置
JPH10275166A (ja) 1997-03-28 1998-10-13 Sony Corp 回路動作判定装置、回路設計装置およびその方法
US6532576B1 (en) 2001-03-07 2003-03-11 Lsi Logic Corporation Cell interconnect delay library for integrated circuit design
CN1706089A (zh) * 2002-10-21 2005-12-07 先进电力技术公司 具有高输入功率因数和低谐波失真的交－直流电源转换器
US20050232066A1 (en) * 2004-04-19 2005-10-20 Matsushita Electric Industrial Co., Ltd. Method for characterizing cells with consideration for bumped waveform and delay time calculation method for semiconductor integrated circuits using the same
WO2007050799A2 (en) * 2005-10-24 2007-05-03 Clearshape Technologies, Inc. Incorporating manufacturing variations in the analysis of integrated circuit design
US7398495B1 (en) 2006-04-06 2008-07-08 Advanced Micro Devices, Inc. Method and apparatus for characterizing arrays using cell-based timing elements
US8103990B2 (en) 2008-02-28 2012-01-24 Arm Limited Characterising circuit cell performance variability in response to perturbations in manufacturing process parameters
JP2010113528A (ja) * 2008-11-06 2010-05-20 Panasonic Corp 遅延シミュレーション装置、遅延シミュレーション方法、ｐｌｄマッピング装置、ｐｌｄマッピング方法、及び半導体集積回路
US8547131B2 (en) * 2009-04-03 2013-10-01 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for observing threshold voltage variations
US8584075B2 (en) 2011-02-15 2013-11-12 Qualcomm Incorporated Method and apparatus for characterizing and reducing proximity effect on cell electrical characteristics

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005122498A (ja) 2003-10-17 2005-05-12 Matsushita Electric Ind Co Ltd タイミングライブラリ作成方法
JP2005332378A (ja) * 2004-04-19 2005-12-02 Matsushita Electric Ind Co Ltd 波形変歪を考慮したセル特性キャラクタライズ方法及びその方法を使用した半導体集積回路の遅延時間計算方法

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