JP2006215987A - 電圧降下量計算方法及び電圧降下量計算装置、回路検証方法及び回路検証装置、並びに回路設計方法及び回路設計装置 - Google Patents

Abstract

【課題】 セルが動作した場合の瞬間的に発生するスイッチング電流による電源電圧降下量を簡単かつ高速に算出することができる電圧降下量計算方法及び電圧降下量計算装置など提供する。
【解決手段】 本発明に係る電圧降下量計算装置１は、集積回路を構成する一又は複数のセルの信号がスイッチングする遷移時刻とスイッチングに要する遷移時間とを算出する静的タイミング解析部１３と、所定クロック周期内での平均消費電流を算出する静的消費電力解析部１４と、遷移時間及び平均消費電流に基づいてセルのピーク電流を算出するピーク電流算出部１５と、集積回路のレイアウト情報に基づいて電源配線の抵抗を抽出する電源配線抵抗網抽出部１６と、抽出された電源配線の抵抗に、ピーク電流算出部１５によって算出されたピーク電流の電流源を付加して、１クロック周期内での電圧降下量を算出する瞬時電圧降下量算出部１７とを備える。
【選択図】 図１

Description

本発明は、一又は複数のセルがレイアウトされた集積回路（ＬＳＩ）を構成するセルの電圧降下量を計算する電圧降下量計算方法及び電圧降下量計算装置、電源配線の瞬時的な電圧降下によって回路が誤動作するか否かを検証（判定）する回路検証方法及び回路検証装置、並びに、検証時に集積回路が誤動作すると判定された場合に、集積回路のレイアウトを変更する回路設計方法及び回路設計装置に関する。

近年の集積回路の高集積化、高速化、低電圧化とともに、電源配線及び信号配線に関する問題が深刻になっている。特に、電源配線に関しては、回路の動作時に発生する電源配線の抵抗網（抵抗成分）による電源電圧の降下（IR-Drop）によって、集積回路の動作速度に影響を及ぼし、誤動作が生じてしまう虞がある。また、過渡電流によって金属原子が配線中を移動することにより、配線が断線したり、他の導体と短絡したりするエレクトロマイグレーションが発生する虞がある。

上述したような不具合の発生を防止すべく、電源配線の電圧降下を考慮した設計が重要視されている。電圧降下の解析手法として、本来、回路シミュレーションによる解析手法が最も正確であることは公知であるが、チップサイズ（チップレベル）のような大規模な回路を検証するには、シミュレーションに要する時間が膨大となるとともに、回路シミュレータに搭載されるメモリの制約上、現実的には不可能である。

そこで、電圧降下を高速に解析する方法として、まず、電流源に与える消費電流を平均的な信号変化の回数（活性化率又はトグル率）に基づいて算出し（静的な平均消費電流の算出）、集積回路のレイアウト情報から電源配線の抵抗を抽出し（電源配線抵抗の抽出）、抽出された抵抗に電流源を付加してＤＣ解析を行うことにより、電源配線の電圧降下を算出する静的（スタティック）な解析手法が知られている（例えば、非特許文献１参照。）。

静的な解析手法では、算出した静的な平均消費電流Ｉavgと、抽出した電源配線の抵抗Ｒとを式（１）に代入して電圧降下量ΔＶを算出する。このような静的な解析手法は、従来、回路シミュレータなどを用いて解析した場合にパフォーマンスの制約上、扱うことができなかった大規模集積回路の解析を可能にし、チップレベルの電源電圧降下解析が現実的な時間で実行できることから、現在の電源配線の電圧降下解析ツールが採用している解析手法の主流となっている。

ΔＶ＝Ｉavg×Ｒ …式（１）
アール．サーレ（R.Saleh）、他２名著,「UDSM設計におけるフルチップ検証（Full-Chip Verification of UDSM Designs）」,カスタムＩＣ及びＡＳＩＣ設計における信号整合性の効果（Signal Integrity Effects in Custom IC and ASIC Designs）,ウィリー−IEEE プレス（Wiley-IEEE Press）,2002年,p245-252

ところで、上述したような静的な解析手法では、電流源に与える平均消費電流を算出するために、テストパターンを使って論理シミュレーションを行った結果のトグル情報が必要になる。トグル情報は、例えばＶＣＤ（Value Change Dump）ファイルに書き込まれ、さらに、このトグル情報を用いて平均消費電流が算出される。

しかしながら、ＶＣＤファイルはチップ内の全信号のシミュレーション結果を含むため、回路規模及びシミュレーション区間の大きさに応じてファイルサイズが膨大となり、回路シミュレータの性能によっては、ＶＣＤファイルを生成することが困難な場合がある。その場合には、全信号に一律の活性化率を与えて平均消費電流を概算する方法、チップの総消費電力を各セルの面積比に応じて割り振る方法などが提案されているが、このような方法を用いた場合には、電圧降下の解析精度が悪化するという問題があった。

また、タイミング解析を行う場合、電源配線の電圧降下による影響を考慮するため、上述したような平均消費電流を用いた電源電圧降下解析による結果を使用する。しかしながら、電源電圧降下解析の結果として得られた固定の電圧降下値を電源端子に与えることになることから、回路が動作した場合の瞬間的に発生するスイッチング電流による瞬時電源電圧降下が考慮されていないため、実際の動作が反映された解析とは言えない。このように、平均化された電流を用いることによって、回路の概略について把握し、大まかな回路の動作を確認することができるが、製造プロセスの変動によって回路各部の電気特性がバラツクことになるので、回路動作を正確に検証することは困難である。つまり、プロセスマージンを見積もって設計したにもかかわらず、回路が誤動作する虞があった。

また、静的な解析手法は、回路のスイッチング時に発生するピーク値がセルごとに異なる場合があり、遅延への影響として大幅な相違が生じる虞があることが経験的に知られており、回路の出力信号がスイッチングした場合の信号変化の遷移時間における電源電流の波形を考慮しないため、回路シミュレーションによる動的な解析手法に比べて解析精度が劣るという問題があった。したがって、正確な電源電圧降下解析を行う場合には、回路が動作した場合のスイッチング電流の波形を考慮する必要がある。

本発明は斯かる事情に鑑みてなされたものであり、集積回路を構成するセルの信号がスイッチングした場合の波形のピーク電流を算出するとともに、集積回路のレイアウト情報から電源配線の抵抗を抽出し、抽出した抵抗にピーク電流が流れると仮定することにより、セルが動作した場合の瞬間的に発生するスイッチング電流による電源電圧降下量を簡単かつ高速に算出して、実動作が反映した電圧降下量を算出することができる電圧降下量計算方法及び電圧降下量計算装置の提供を目的とする。

また本発明は、集積回路を構成するセルの信号がスイッチングした場合の波形のピーク電流を算出するとともに、集積回路のレイアウト情報から電源配線の抵抗を抽出し、抽出した抵抗にピーク電流が流れると仮定することにより、セルが動作した場合の瞬間的に発生するスイッチング電流による電源電圧降下量を簡単かつ高速に算出して実動作が反映した電圧降下量を算出し、さらに、算出した電圧降下量に基づいて集積回路が誤動作するか否かを判定して、回路動作の検証精度を向上することができる回路検証方法及び回路検証装置の提供を目的とする。

また本発明は、セルの信号がスイッチングする際の波形を三角形近似してピーク電流を算出することにより、簡単かつ高速であっても精度の高い電圧降下量を算出することができる電圧降下量計算方法及び回路検証方法の提供を目的とする。

また本発明は、電圧降下量と予め設定した電圧降下制約量とを比較し、電圧降下量が電圧降下制約量より大きい場合に集積回路が誤動作すると判定することにより、極めて簡単に電圧降下による集積回路の動作状況を掌握することができる回路検証方法及び回路検証装置の提供を目的とする。

また本発明は、集積回路が誤動作すると判定された場合に集積回路のレイアウトを変更して新たなレイアウト情報を生成することにより、集積回路が正常に動作すると判定されるまで、自動的に新たなレイアウト情報を生成して確実に誤動作の生じることのない集積回路をレイアウトすることができる回路設計方法及び回路設計装置の提供を目的とする。

また本発明は、電圧降下制約量を満足する抵抗の上限値を算出し、上限値を越えない配線幅によって集積回路を新たにレイアウトすることにより、レイアウト変更の回数を抑制、すなわち判定ステップの回数を抑制して、短時間で確実に誤動作の生じることのない集積回路をレイアウトすることができる回路設計方法の提供を目的とする。

本発明に係る電圧降下量計算方法は、一又は複数のセルがレイアウトされた集積回路の前記セルの電圧降下量を計算する電圧降下量計算方法において、静的タイミング解析によって前記セルにおける信号がスイッチングする遷移時間を算出する第１算出ステップと、静的消費電力解析によって平均消費電流を算出する第２算出ステップと、前記第１算出ステップにて算出した遷移時間及び前記第２算出ステップにて算出した平均消費電流に基づいて前記セルのピーク電流を算出する第３算出ステップと、前記集積回路のレイアウト情報に基づいて電源配線の抵抗を抽出する抽出ステップと、該抽出ステップにて抽出した抵抗に前記ピーク電流が流れることによる電圧降下量を算出する第４算出ステップとを含むことを特徴とする。

本発明にあっては、まず、集積回路を構成するセルにおける信号がスイッチングするのに要する遷移時間を静的タイミング解析によって算出するとともに、例えば１クロック周期内での平均消費電流を静的消費電力解析によって算出する。次に、算出した遷移時間及び平均消費電流に基づいてセルのピーク電流を算出する。そして、集積回路のレイアウト情報に基づいて電源配線の抵抗を抽出し、抽出した抵抗に電流源（電流値：ピーク電流）を仮想的に付加して電圧降下量を算出する。これにより、セルが動作した場合の瞬間的に発生するスイッチング電流による電圧降下量を簡単かつ高速に算出して、実動作が反映した電圧降下量を算出することができる。

本発明に係る電圧降下量計算方法は、上述した発明において、前記第３算出ステップは、前記信号がスイッチングする際の波形を三角形近似してピーク電流を算出することを特徴とする。

本発明にあっては、セルにおける信号がスイッチングする際の波形を三角形近似してピーク電流を算出する。つまり、底辺長が遷移時間、かつ頂点がピーク電流とする三角形を仮定し、この三角形の面積に基づいてピーク電流を算出する。このように、スイッチングする際の波形を三角形近似することによって、簡単かつ高速に電圧降下量を算出することができる。

本発明に係る回路検証方法は、一又は複数のセルを備えた集積回路の回路検証方法において、静的タイミング解析によって前記セルにおける信号がスイッチングする遷移時刻及び遷移時間を算出する第１算出ステップと、静的消費電力解析によって平均消費電流を算出する第２算出ステップと、前記算出ステップにて算出した遷移時間及び前記第２算出ステップにて算出した平均消費電流に基づいて前記セルのピーク電流を算出する第３算出ステップと、前記集積回路のレイアウト情報に基づいて電源配線の抵抗を抽出する抽出ステップと、該抽出ステップにて抽出した抵抗に前記ピーク電流が流れることによる電圧降下量を算出する第４算出ステップと、前記算出ステップにて算出した前記遷移時刻及び前記第４算出ステップにて算出した電圧降下量に基づいて前記集積回路が誤動作するか否かを判定する判定ステップとを含むことを特徴とする。

本発明にあっては、まず、集積回路を構成するセルにおける信号がスイッチングする遷移時刻とスイッチングに要する遷移時間とを静的タイミング解析によって算出するとともに、例えば１クロック周期内での平均消費電流を静的消費電力解析によって算出する。次に、算出した遷移時間及び平均消費電流に基づいてセルのピーク電流を算出する。そして、集積回路のレイアウト情報に基づいて電源配線の抵抗を抽出し、抽出した抵抗に電流源（電流値：ピーク電流）を仮想的に付加して電圧降下量を算出する。さらに、遷移時刻及び電圧降下量に基づいて、集積回路が誤動作するか否かを判定する。これにより、実動作が反映した電圧降下量を簡単かつ高速に算出して、集積回路が誤動作するか否かの判定精度を向上することができる。

本発明に係る回路検証方法は、上述した発明において、前記第３算出ステップは、前記信号がスイッチングする際の波形を三角形近似してピーク電流を算出することを特徴とする。

本発明にあっては、セルにおける信号がスイッチングする際の波形を三角形近似してピーク電流を算出する。つまり、底辺長が遷移時間、かつ頂点がピーク電流とする三角形を仮定し、この三角形の面積に基づいてピーク電流を算出する。このように、スイッチングする際の波形を三角形近似することによって、簡単かつ高速に電圧降下量を算出して、回路検証に要する時間を短縮することができる。

本発明に係る回路検証方法は、上述した各発明において、前記判定ステップは、前記電圧降下量と予め設定した電圧降下制約量とを比較し、前記電圧降下量が前記電圧降下制約量より大きい場合に前記集積回路が誤動作すると判定することを特徴とする。

本発明にあっては、電圧降下量と予め設定した電圧降下制約量とを比較し、電圧降下量が電圧降下制約量より大きい場合に集積回路が誤動作すると判定することにより、極めて簡単に電圧降下による集積回路の動作状況を掌握することができる。

本発明に係る回路設計方法は、一又は複数のセルを備えた集積回路の回路設計方法において、静的タイミング解析によって前記セルにおける信号がスイッチングする遷移時刻及び遷移時間を算出する第１算出ステップと、静的消費電力解析によって平均消費電流を算出する第２算出ステップと、前記算出ステップにて算出した遷移時間及び前記第２算出ステップにて算出した平均消費電流に基づいて前記セルのピーク電流を算出する第３算出ステップと、前記集積回路のレイアウト情報に基づいて電源配線の抵抗を抽出する抽出ステップと、該抽出ステップにて抽出した抵抗に前記ピーク電流が流れることによる電圧降下量を算出する第４算出ステップと、前記算出ステップにて算出した前記遷移時刻及び前記第４算出ステップにて算出した電圧降下量に基づいて前記集積回路が誤動作するか否かを判定する判定ステップと、前記判定ステップにて前記集積回路が誤動作すると判定された場合に、前記集積回路のレイアウトを変更して新たなレイアウト情報を生成するレイアウト生成ステップとを含むことを特徴とする。

本発明にあっては、まず、集積回路を構成するセルにおける信号がスイッチングする遷移時刻とスイッチングに要する遷移時間とを静的タイミング解析によって算出するとともに、例えば１クロック周期内での平均消費電流を静的消費電力解析によって算出する。次に、算出した遷移時間及び平均消費電流に基づいてセルのピーク電流を算出する。そして、集積回路のレイアウト情報に基づいて電源配線の抵抗を抽出し、抽出した抵抗に電流源（電流値：ピーク電流）を仮想的に付加して電圧降下量を算出する。さらに、遷移時刻及び電圧降下量に基づいて、集積回路が誤動作するか否かを判定する。そして、集積回路が誤動作すると判定された場合、集積回路のレイアウトを変更して新たなレイアウト情報を生成することにより、集積回路が正常に動作すると判定されるまで、自動的に新たなレイアウト情報を生成して、確実に誤動作の生じることのない集積回路をレイアウトすることができる。

本発明に係る回路設計方法は、上述した発明において、前記判定ステップは、前記電圧降下量と予め設定した電圧降下制約量とを比較し、前記電圧降下量が前記電圧降下制約量より大きい場合に前記集積回路が誤動作すると判定し、前記レイアウト生成ステップは、前記電圧降下制約量を満足する抵抗の上限値を算出し、該上限値を越えない配線幅を決定して前記集積回路のレイアウトを変更することを特徴とする。

本発明にあっては、電圧降下制約量を満足する抵抗の上限値を算出し、上限値を越えない配線幅によって集積回路を新たにレイアウトすることにより、レイアウト変更の回数を抑制、すなわち判定ステップの回数を抑制して、短時間で確実に誤動作の生じることのない集積回路をレイアウトすることができる。

本発明に係る電圧降下量計算装置は、一又は複数のセルがレイアウトされた集積回路の前記セルの電圧降下量を計算する電圧降下量計算装置において、静的タイミング解析によって前記セルにおける信号がスイッチングする遷移時間を算出する第１算出手段と、静的消費電力解析によって平均消費電流を算出する第２算出手段と、前記遷移時間及び前記平均消費電流に基づいて前記セルのピーク電流を算出する第３算出手段と、前記集積回路のレイアウト情報に基づいて電源配線の抵抗を抽出する抽出手段と、前記抵抗及び前記ピーク電流に基づいて電圧降下量を算出する第４算出手段とを備えることを特徴とする。

本発明にあっては、第１算出手段が集積回路を構成するセルにおける信号がスイッチングするのに要する遷移時間を静的タイミング解析によって算出するとともに、第２算出手段が例えば１クロック周期内での平均消費電流を静的消費電力解析によって算出する。また、第３算出手段が、第１算出手段が算出した遷移時間及び第２算出手段が算出した平均消費電流に基づいてセルのピーク電流を算出する。さらに、抽出手段が、集積回路のレイアウト情報に基づいて電源配線の抵抗を抽出する。さらにまた、第４算出手段が、抽出手段が抽出した抵抗に電流源（電流値：ピーク電流）を仮想的に付加して電圧降下量を算出する。これにより、セルが動作した場合の瞬間的に発生するスイッチング電流による電圧降下量を簡単かつ高速に算出して、実動作が反映した電圧降下量を算出することができる。

本発明に係る回路検証装置は、一又は複数のセルを備えた集積回路の回路検証装置において、静的タイミング解析によって前記セルにおける信号がスイッチングする遷移時刻及び遷移時間を算出する第１算出手段と、静的消費電力解析によって平均消費電流を算出する第２算出手段と、前記遷移時間及び前記平均消費電流に基づいて前記セルのピーク電流を算出する第３算出手段と、前記集積回路のレイアウト情報に基づいて電源配線の抵抗を抽出する抽出手段と、前記抵抗及び前記ピーク電流に基づいて電圧降下量を算出する第４算出手段と、前記遷移時刻及び前記電圧降下量に基づいて前記集積回路が誤動作するか否かを判定する判定手段とを備えることを特徴とする。

本発明にあっては、第１算出手段が集積回路を構成するセルにおける信号がスイッチングする遷移時刻とスイッチングに要する遷移時間とを静的タイミング解析によって算出するとともに、第２算出手段が例えば１クロック周期内での平均消費電流を静的消費電力解析によって算出する。また、第３算出手段は、第１算出手段が算出した遷移時間及び第２算出手段が算出した平均消費電流に基づいてセルのピーク電流を算出する。さらに、抽出手段が、集積回路のレイアウト情報に基づいて電源配線の抵抗を抽出する。さらに、第４算出手段が、抽出手段が抽出した抵抗に電流源（電流値：ピーク電流）を仮想的に付加して電圧降下量を算出する。そして、判定手段が、第１算出手段が算出した遷移時刻及び第４算出手段が算出した電圧降下量に基づいて、集積回路が誤動作するか否かを判定する。これにより、実動作が反映した電圧降下量を簡単かつ高速に算出して、集積回路が誤動作するか否かの判定精度を向上することができる。

本発明に係る回路検証装置は、上述した発明において、前記集積回路が誤動作するか否かのしきい量である電圧降下制約量を記憶する記憶部を備えており、前記判定手段は、前記電圧降下量と前記電圧降下制約量とを比較して、前記電圧降下量が前記電圧降下制約量より大きい場合に前記集積回路が誤動作すると判定するようにしてあることを特徴とする。

本発明にあっては、集積回路が誤動作するか否かのしきい量である電圧降下制約量を記憶する記憶部を備えることにより、第４算出手段が算出した電圧降下量と記憶部に記憶された電圧降下制約量とを比較し、電圧降下量が電圧降下制約量より大きい場合に集積回路が誤動作すると判定することができ、極めて簡単に電圧降下による集積回路の動作状況を掌握することができる。

本発明に係る回路設計装置は、一又は複数のセルを備えた集積回路の回路設計装置において、静的タイミング解析によって前記セルにおける信号がスイッチングする遷移時刻及び遷移時間を算出する第１算出手段と、静的消費電力解析によって平均消費電流を算出する第２算出手段と、前記遷移時間及び前記平均消費電流に基づいて前記セルのピーク電流を算出する第３算出手段と、前記集積回路のレイアウト情報に基づいて電源配線の抵抗を抽出する抽出手段と、前記抵抗及び前記ピーク電流に基づいて電圧降下量を算出する第４算出手段と、前記遷移時刻及び前記電圧降下量に基づいて前記集積回路が誤動作するか否かを判定する判定手段と、前記集積回路のレイアウトを変更して新たなレイアウト情報を生成するレイアウト生成手段とを備えることを特徴とする。

本発明にあっては、第１算出手段が集積回路を構成するセルにおける信号がスイッチングする遷移時刻とスイッチングに要する遷移時間とを静的タイミング解析によって算出するとともに、第２算出手段が例えば１クロック周期内での平均消費電流を静的消費電力解析によって算出する。また、第３算出手段が、第１算出手段が算出した遷移時間及び第２算出手段が算出した平均消費電流に基づいてセルのピーク電流を算出する。さらに、抽出手段が、集積回路のレイアウト情報に基づいて電源配線の抵抗を抽出する。さらに、第４算出手段が、抽出手段が抽出した抵抗に電流源（電流値：ピーク電流）を仮想的に付加して電圧降下量を算出する。そして、判定手段が、第１算出手段が算出した遷移時刻及び第４算出手段が算出した電圧降下量に基づいて、集積回路が誤動作するか否かを判定する。さらに、レイアウト生成手段は集積回路のレイアウトを変更して新たなレイアウト情報を生成する。

本発明に係る回路設計装置は、上述した発明において、前記レイアウト生成手段は、前記判定手段にて前記集積回路が誤動作すると判定された場合に、前記集積回路のレイアウトを変更して新たなレイアウト情報を生成するようにしてあることを特徴とする。

本発明にあっては、集積回路が誤動作すると判定された場合、レイアウト生成手段は集積回路のレイアウトを変更して新たなレイアウト情報を生成する。これにより、集積回路が正常に動作すると判定されるまで、自動的に新たなレイアウト情報を生成して、確実に誤動作の生じることのない集積回路をレイアウトすることができる。

本発明によれば、集積回路を構成するセルにおける信号がスイッチングした場合の波形のピーク電流を算出するとともに、集積回路のレイアウト情報から電源配線の抵抗を抽出し、抽出した抵抗にピーク電流の電流源を仮想的に付加することとしたので、セルが動作した場合の瞬間的に発生するスイッチング電流による電源電圧降下量を簡単かつ高速に算出して、実動作が反映した電圧降下量を算出することができる。

本発明によれば、さらに、算出した電圧降下量に基づいて集積回路が誤動作するか否かを判定することとしたので、回路動作の検証精度を向上することができる。

本発明によれば、セルにおける信号がスイッチングする際の波形を三角形近似してピーク電流を算出することとしたので、簡単かつ高速であっても精度の高い電圧降下量を算出することができる。

本発明によれば、電圧降下量と予め設定した電圧降下制約量とを比較し、電圧降下量が電圧降下制約量より大きい場合に集積回路が誤動作すると判定することとしたので、極めて簡単に電圧降下による集積回路の動作状況を掌握することができる。

本発明によれば、集積回路が誤動作すると判定された場合に集積回路のレイアウトを変更して新たなレイアウト情報を生成することとしたので、集積回路が正常に動作すると判定されるまで、自動的に新たなレイアウト情報を生成して確実に誤動作の生じることのない集積回路をレイアウトすることができる。

本発明によれば、電圧降下制約量を満足する抵抗の上限値を算出し、上限値を越えない配線幅によって集積回路を新たにレイアウトすることとしたので、レイアウト変更の回数を抑制、すなわち判定ステップの回数を抑制して、短時間で確実に誤動作の生じることのない集積回路をレイアウトすることができる等、優れた効果を奏する。

以下、本発明をその実施の形態を示す図面に基づいて詳述する。

（実施の形態１）
図１は本発明の実施の形態１に係る電圧降下量計算装置の構成を示すブロック図である。
本発明の実施の形態１に係る電圧降下量計算装置１は、ＭＰＵで構成された制御部１０を備えている。制御部１０はＲＯＭ１１、ＲＡＭ１２、静的タイミング解析部１３、静的消費電力解析部１４、ピーク電流算出部１５、電源配線抵抗網抽出部１６、瞬時電圧降下量算出部１７、ハードディスク（以下、ＨＤ）２０、操作部２１、表示部２２と接続され、これら各部を制御し、ＲＯＭ１１に予め格納されているコンピュータプログラムに従って種々の機能を実行する。ＲＡＭ１２は、制御部１０によるコンピュータプログラムの実行時に発生する一時的なデータを記憶するもので、例えばＤＲＡＭのような半導体メモリにより構成される。

静的タイミング解析部１３は、集積回路を構成する一又は複数のセル（例えばロジックゲート）の信号がスイッチングする遷移時刻とスイッチングに要する遷移時間とを算出し、算出した遷移時刻及び遷移時間をＨＤ２０に記憶する。静的消費電力解析部１４は、所定クロック周期（以下、１クロック周期とする）内での平均消費電流を算出し、算出した平均消費電流をＨＤ２０に記憶する。ピーク電流算出部１５は、ＨＤ２０に記憶されている遷移時間及び平均消費電流を読み出し、遷移時間及び平均消費電流に基づいてセルのピーク電流を算出し、算出したピーク電流をＨＤ２０に記憶する。

電源配線抵抗網抽出部１６は、集積回路のレイアウト情報に基づいて電源配線の抵抗を抽出する。瞬時電圧降下量算出部１７は、電源配線抵抗網抽出部１６によって抽出された電源配線の抵抗に、ピーク電流算出部１５によって算出されたピーク電流の電流源を仮想的に付加して１クロック周期内での瞬時電圧降下量を算出し、算出した瞬時電圧降下量をＨＤ２０に記憶する。

ＨＤ２０は、大容量の記憶部であり、上述したように電圧降下量計算に必要な各種データ、電圧降下量計算によって算出された各種データの記憶を適宜行う。ＨＤ２０には、静的タイミング解析部１３によって得られたセルの信号波形の遷移時刻に関する遷移時刻データベース（以下、遷移時刻ＤＢ）２０ａと、各信号の遷移時間に関する遷移時間データベース（以下、遷移時間ＤＢ）２０ｂとが記憶されている。

また、ＨＤ２０には、静的消費電力解析部１４によって得られた１クロック周期の平均消費電流に関する平均消費電流データベース（以下、平均消費電流ＤＢ）２０ｃと、ピーク電流算出部１５によって得られたピーク電流に関するピーク電流データベース（以下、ピーク電流ＤＢ）２０ｄと、瞬時電圧降下量算出部１７によって得られた１クロック周期内での瞬時電圧降下量に関する瞬時電圧降下量データベース（以下、瞬時電圧降下量ＤＢ）２０ｅとが記憶されている。

操作部２１は、電圧降下量計算装置１を操作するために必要な文字キー、テンキー、各種のファンクションキーなどを備え、瞬時電圧降下量を計算する際のパラメータなどを適宜設定できるようになっている。表示部２２は、ＣＲＴディスプレイ及び液晶ディスプレイなどの表示デバイスであり、電圧降下量計算装置１の動作状態、電圧降下量計算結果などを表示して利用者に報知する。

図２は本発明の実施の形態１に係る電圧降下量計算方法の概略を示すフローチャート、図３はデータフロー図である。
本発明の実施の形態１に係る電圧降下量計算方法は、静的タイミング解析によってセルにおける信号がスイッチングする遷移時刻及び遷移時間を算出する算出ステップと、静的消費電力解析によって１クロック周期内での平均消費電流を算出する算出ステップと、遷移時間及び平均消費電流に基づいてセルのピーク電流を算出する算出ステップと、集積回路のレイアウト情報に基づいて電源配線の抵抗を抽出する抽出ステップと、抽出した抵抗にピーク電流の電流源を付加して１クロック周期内での瞬時電圧降下量を算出する算出ステップとを含む。

一般に、完全クロック同期型で動作する集積回路では、クロック信号の状態遷移において、多くのロジックゲートがスイッチングする。これは、Ｄ型フリップフロップ回路がクロックの立ち上がりで動作するように設計されていることに起因する。また、近年の集積回路の高速化に伴い、クロックスキューの削減に設計技術の重点がおかれている。このような状況のもと、完全クロック同期型の標準的な設計手法として、ＣＴＳ（Clock Tree Synthesis）手法が確立されている。ＣＴＳ手法は、すべてのＤ型フリップフロップ回路の動作の位相が等しくなるようにタイミング調整する方法である。

まず、完全クロック同期型の設計手法を用いて設計された集積回路に対し、静的タイミング解析ツールを用いて静的タイミング解析を行って、セル（例えばロジックゲート）の信号がスイッチングする遷移時刻とスイッチングに要する遷移時間とを算出する（ステップＳ１）。なお、なお、本実施形態のように瞬時電圧降下量を算出する場合、遷移時刻については必ずしも算出する必要はないが、後述するように、回路検証及び回路設計まで行う場合には必要である。

静的タイミング解析を行うと、図４に示すように、各ロジックゲートの波形が次段のロジックゲートに伝搬していく際の遷移時刻が、外部から与えたクロックの立ち上がりに対する遅延時間としてレポートされる。すなわち、クロック信号源５０にて生じたクロック信号は、反転（インバータ）回路（以下、ロジックゲートという）５１ａ，５１ｂ、抵抗５２ａ、ロジックゲート５１ｃ，５１ｄ、及び抵抗５２ｂを介して、Ｄ型フリップフロック回路５３ａに入力される。

Ｄ型フリップフロック回路５３ａは、入力されたクロック信号に同期して、データ端子（Ｄ）に入力された信号を処理して出力端子（Ｑ）から出力する。出力された信号は、ロジックゲート５１−１，５１−２，…，５１−ｎを通じて、後段のＤ型フリップフロック回路５３ｂのデータ端子（Ｄ）へ入力される。静的タイミング解析によって、１クロック周期内でのロジックゲート５１−１の遷移時刻ｔ１，ロジックゲート５１−２の遷移時刻ｔ２，…，ロジックゲート５１−ｎの遷移時刻ｔｎがわかるとともに、各ロジックゲートの出力波形の遷移時間Ｔrf１，Ｔrf２，…，Ｔrfｎがレポートされるので、各ロジックゲートの遷移時刻ｔ１，ｔ２，…，ｔｎと、遷移時間Ｔrf１，Ｔrf２，…，Ｔrfｎとを、ＨＤ２０（遷移時刻ＤＢ２０ａ、遷移時間ＤＢ２０ｂ）に記憶する（ステップＳ２）。

次に、静的消費電力解析ツールを用いて静的消費電力解析を行って、１クロック周期内での各ロジックゲートの平均消費電流Ｉavg１，Ｉavg２，…，Ｉavgｎを算出する（ステップＳ３）。静的消費電力解析を行うと、平均消費電流がレポートされるので、１クロック周期内での各ロジックゲートの平均消費電流Ｉavg１，Ｉavg２，…，ＩavgｎをＨＤ２０（平均消費電流ＤＢ２０ｃ）に記憶する（ステップＳ４）。

そして、ＨＤ２０から遷移時間Ｔrf１，Ｔrf２，…，Ｔrfｎ及び平均消費電流Ｉavg１，Ｉavg２，…，Ｉavgｎを読み出して、各ロジックゲートのスイッチング時刻における電源電流波形のピーク電流Ｉpeak１，Ｉpeak２，…，Ｉpeakｎを算出し（ステップＳ５）、算出したピーク電流Ｉpeak１，Ｉpeak２，…，ＩpeakｎをＨＤ２０（ピーク電流ＤＢ２０ｄ）に記憶する（ステップＳ６）。ピーク電流を求める方法としては、例えば電源電流波形の三角形近似によるモデル化を行う（詳細は後述する）。

そして、瞬時電圧降下解析を行うために、レイアウト情報に基づいて電源配線の抵抗を抽出する（ステップＳ７）。電源配線は、図５に示すような複数のメッシュ７０，７０，…，７０からなるメッシュ構造（又はストラップ構造）をしており、電源配線構造の抵抗抽出は、市販の寄生回路成分抽出ツール（ＬＰＥ（Layout Parameter Extraction）ツール）を用いて行うことができる。

そして、ＨＤ２０から各ロジックゲートのピーク電流Ｉpeak１，Ｉpeak２，…，Ｉpeakｎを読み出し（ステップＳ８）、Ｓ７で抽出した電源配線の抵抗に、電流源（電流値：ピーク電流）を仮想的に付加して、ＤＣ解析（直流解析）を行うことにより１クロック周期内での瞬時電圧降下量Ｖ１，Ｖ２，…，Ｖｎを算出する（ステップＳ９）。各メッシュ７０は、図６の左図に示すように、Ｓ７で抽出した電源配線の抵抗５２を用いてモデル化することができ、本発明では、図６の右図に示すように、各抵抗５２の交点に電流源８０を仮想的に付加することで、ロジックゲートのピーク電流による瞬時電圧降下量を算出する。そして、算出した瞬時電圧降下量Ｖ１，Ｖ２，…，ＶｎをＨＤ２０（瞬時電圧降下量ＤＢ２０ｅ）に記憶する（ステップＳ１０）。

このように、セル（ここでは、ロジックゲート５１−１，５１−２，…，５１−ｎ）が動作した場合の瞬間的に発生するスイッチング電流による瞬時電圧降下量（瞬時電圧降下量Ｖ１，Ｖ２，…，Ｖｎ）を簡単かつ高速に算出して、実動作が反映した瞬時電圧降下量を算出することができる。

次に、電源電流波形の三角形近似によるモデル化について説明する。電源電流波形の三角形近似とは、回路が動作した場合、遷移時間を底辺、電流のピーク値（ピーク電流）を高さとする三角形で電流波形を近似する方法である。ここで、一例として、図７に示すＣＭＯＳインバータ回路の場合について、電源電流波形のピーク電流を求める方法について説明する。

ＣＭＯＳインバータ回路５１は、Ｎチャンネル型トランジスタ６１とＰチャンネル型トランジスタ６２とが直列接続されたもので、各トランジスタのゲートに入力された信号の極性を反転して出力する論理回路である。つまり、Ｖinにハイレベルの信号が入力されると、Ｎチャンネル型トランジスタ６１がオンするとともに、Ｐチャンネル型トランジスタ６２がオフして、電源６３のローレベル側の電位がＶoutとして出力される。一方、Ｖinにローレベルの信号が入力されると、Ｎチャンネル型トランジスタ６１がオフするとともに、Ｐチャンネル型トランジスタ６２がオンして、電源６３のハイレベル側の電位がＶoutとして出力される。

図８は電源電流波形のピーク電流を算出する方法を説明するための説明図である。
横軸は時刻ｔの経過を示し、図８（ａ）は図７に示すＣＭＯＳインバータ回路の出力ノードにおける電圧波形（Ｖout）を、図８（ｂ）はＣＭＯＳインバータ回路に流れる電流波形（Ｉout）の三角形近似波形を、それぞれ示す。なお、図７に示した抵抗５２ｅ及び抵抗５２ｆは、それぞれ電源線（ハイレベル）及びグランド線（ローレベル）の抵抗を示している。図８において、Ｔcycleはクロック周期を、Ｔrfは出力ノードの遷移時間（立ち下がり時間）を、Ｔは電源電流がピーク電流Ｉpeakになるまでの時間を、Ｉavgは電源電流の平均値を示す。

図８に示すように、電源電流を三角形近似すれば、ロジックゲートのピーク電流Ｉpeakは、平均電流Ｉavg、遷移時間Ｔrf、及びクロック周期Ｔcycleを用いて次のように表すことができる。つまり、式（２）を変形することによって、ロジックゲートのピーク電流Ｉpeakを算出することができる（式（３））。なお、三角形近似では、式（３）から明らかなように、時間Ｔによらずピーク電流Ｉpeakを算出することができるという利点を有する。また、クロック周期Ｔcycleは集積回路の仕様によって決定されるものであることは言うまでもない。

Ｉpeak×Ｔrf／２＝Ｉavg×Ｔcycle …式（２）
Ｉpeak＝Ｉavg×Ｔcycle×２／Ｔrf …式（３）

このように、ピーク電流Ｉpeakは、極めて簡単な数式から算出されることから、簡単かつ高速に算出することができる。なお、静的タイミング解析及び静的消費電力解析は標準セルの自動配線を用いた集積回路を設計する場合に通常用いられているものであり、式（３）を用いて、ロジックゲートのピーク電流Ｉpeakを算出することができる。このような処理を全セル（ロジックゲート５１−１，５１−２，…，５１−ｎ）について行えば、全セルの１クロック周期内のピーク電流Ｉpeak１，Ｉpeak２，…，Ｉpeakｎを算出することができる。このように、スイッチングする際の波形を三角形近似することによって、簡単かつ高速にピーク電流を算出できるので、このピーク電流を用いて算出する瞬時電圧降下量も簡単かつ高速に算出することができる。

（実施の形態２）
図９は本発明の実施の形態２に係る回路検証装置の構成を示すブロック図である。
本発明の実施の形態２に係る回路検証装置２は、ＭＰＵで構成された制御部１０を備えている。制御部１０はＲＯＭ１１、ＲＡＭ１２、静的タイミング解析部１３、静的消費電力解析部１４、ピーク電流算出部１５、電源配線抵抗網抽出部１６、瞬時電圧降下量算出部１７、電圧降下検証部１８、ハードディスク（以下、ＨＤ）２０、操作部２１、表示部２２と接続され、これら各部を制御し、ＲＯＭ１１に予め格納されているコンピュータプログラムに従って種々の機能を実行する。

電圧降下検証部１８は、静的タイミング解析部１３によって算出された遷移時刻及び瞬時電圧降下量算出部１７によって算出された瞬時電圧降下量に基づいて、集積回路が誤動作するか否かを判定する。具体的には、算出された瞬時電圧降下量とロジック回路が誤動作するか否かの基準を示す電圧降下の制約量とを比較して、瞬時電圧降下量が制約量以下の場合には違反なしと判断する。一方、瞬時電圧降下量が制約量より大きい場合には違反ありと判断する。この場合、ロジックゲート毎に違反の判断を行い、違反ありと判断された箇所についてはフラグ情報２０ｆとしてＨＤ２０に記憶しておく。フラグ情報は、後述する電源配線の変更対象を識別するために利用される。

操作部２１は、回路検証装置２を操作するために必要な文字キー、テンキー、各種のファンクションキーなどを備え、瞬時電圧降下量を計算する際のパラメータなどを適宜設定できるようになっている。表示部２２は、ＣＲＴディスプレイ及び液晶ディスプレイなどの表示デバイスであり、回路検証装置２の動作状態、電圧降下量計算結果、回路検証結果などを表示して利用者に報知する。その他の構成は図１と同様であるので、対応する部分には同一の符号を付してその詳細な説明を省略する。

図１０は本発明の実施の形態２に係る回路検証方法の概略を示すフローチャート、図１１はデータフロー図である。
本発明の実施の形態２に係る回路検証方法は、静的タイミング解析によってセルにおける信号がスイッチングする遷移時刻及び遷移時間を算出する算出ステップと、静的消費電力解析によって１クロック周期内での平均消費電流を算出する算出ステップと、遷移時間及び平均消費電流に基づいてセルのピーク電流を算出する算出ステップと、集積回路のレイアウト情報に基づいて電源配線の抵抗を抽出する抽出ステップと、抽出した抵抗にピーク電流の電流源を付加して１クロック周期内での瞬時電圧降下量を算出する算出ステップと、遷移時刻及び瞬時電圧降下量に基づいて集積回路が誤動作するか否かを判定する判定ステップとを含む。

Ｓ１乃至Ｓ１０までのステップは実施の形態１と同様であり、本実施形態では、さらにＨＤ２０から遷移時刻ｔ１，ｔ２，…，ｔｎ及び瞬時電圧降下量Ｖ１，Ｖ２，…，Ｖｎを読み出し、読み出した瞬時電圧降下量Ｖ１，Ｖ２，…，Ｖｎと、別途設定しておいた回路が誤動作するか否かの基準を示す電圧降下の制約量Ｖthとを比較し、回路が誤動作するか否かを検証（判定）する（ステップＳ１１）。より詳細には、瞬時電圧降下量Ｖ１，Ｖ２，…，Ｖｎが制約量Ｖthより大きい場合（Ｖ１，Ｖ２，…，Ｖｎ＞Ｖth）には違反箇所として検出し、瞬時電圧降下量Ｖ１，Ｖ２，…，Ｖｎが制約量Ｖth以下である場合（Ｖ１，Ｖ２，…，Ｖｎ≦Ｖth）には違反なしと判定する。

このような判定を、すべての遷移時刻ｔ１，ｔ２，…，ｔｎに対して行って、回路が誤動作するか否かの判定を行う。なお、制約量Ｖthは、プロセス、ライブラリ又はデザイン毎にあらかじめ設定されている値であって、例えば電源電圧降下による論理的誤動作や遅延への影響を考慮して定められた制約量のことである。そして、Ｓ１１の判定に基づいて、違反として判定された箇所に関するフラグ情報をＨＤ２０（フラグ情報２０ｆ）に記憶する（ステップＳ１２）。

このように、実動作が反映した瞬時電圧降下量を簡単かつ高速に算出して、集積回路が誤動作するか否かの判定精度を向上することができる。また、スイッチングする際の波形を三角形近似した場合には、簡単かつ高速に瞬時電圧降下量を算出して、回路検証に要する時間を短縮することができる。さらに、瞬時電圧降下量と予め設定した制約量とを比較し、瞬時電圧降下量が電圧降下制約量より大きい場合に集積回路が誤動作すると判定することにより、極めて簡単に電圧降下による集積回路の動作状況を掌握することができる。

（実施の形態３）
図１２は本発明の実施の形態３に係る回路設計装置の構成を示すブロック図である。
本発明の実施の形態３に係る回路設計装置３は、ＭＰＵで構成された制御部１０を備えている。制御部１０はＲＯＭ１１、ＲＡＭ１２、静的タイミング解析部１３、静的消費電力解析部１４、ピーク電流算出部１５、電源配線抵抗網抽出部１６、瞬時電圧降下量算出部１７、電圧降下検証部１８、電源配線変更部１９、ハードディスク（以下、ＨＤ）２０、操作部２１、表示部２２と接続され、これら各部を制御し、ＲＯＭ１１に予め格納されているコンピュータプログラムに従って種々の機能を実行する。

電源配線変更部１９は、集積回路が誤動作すると判定された場合に集積回路のレイアウトを変更して新たなレイアウト情報を生成するものであり、ＨＤ２０に記憶されたフラグ情報に基づいて、違反ありと判断された箇所のレイアウトを修正する。なお、制約量を満足する抵抗の上限値を算出し、その上限値を越えない配線幅を決定して集積回路のレイアウトを変更するようにすれば、レイアウト変更の回数を抑制して、短時間で確実に誤動作の生じることのない集積回路をレイアウトすることができるため好ましい。

操作部２１は、回路設計装置３を操作するために必要な文字キー、テンキー、各種のファンクションキーなどを備え、瞬時電圧降下量を計算する際のパラメータなどを適宜設定できるようになっている。表示部２２は、ＣＲＴディスプレイ及び液晶ディスプレイなどの表示デバイスであり、回路設計装置３の動作状態、電圧降下量計算結果、回路検証結果、回路設計結果などを表示して利用者に報知する。その他の構成は図１、図９と同様であるので、対応する部分には同一の符号を付してその詳細な説明を省略する。

図１３及び１４は本発明の実施の形態３に係る回路設計方法の概略を示すフローチャート、図１５はデータフロー図である。
本発明の実施の形態３に係る回路設計方法は、静的タイミング解析によってセルにおける信号がスイッチングする遷移時刻及び遷移時間を算出する算出ステップと、静的消費電力解析によって１クロック周期内での平均消費電流を算出する算出ステップと、遷移時間及び平均消費電流に基づいてセルのピーク電流を算出する算出ステップと、集積回路のレイアウト情報に基づいて電源配線の抵抗を抽出する抽出ステップと、抽出した抵抗に、ピーク電流の電流源を付加して１クロック周期内での瞬時電圧降下量を算出する算出ステップと、遷移時刻及び瞬時電圧降下量に基づいて集積回路が誤動作するか否かを判定する判定ステップと、集積回路が誤動作すると判定された場合に集積回路のレイアウトを変更して新たなレイアウト情報を生成するステップとを含む。

Ｓ１乃至Ｓ１２までのステップは実施の形態２と同様であり、本実施形態では、さらにＨＤ２０からフラグ情報２０ｆを読み出し、フラグ情報２０ｆから違反があるか否かを判定する（ステップＳ１３）。Ｓ１３において、違反があると判定された場合（Ｓ１３：ＹＥＳ）、電源配線幅を変更し（ステップＳ１４）、フラグ情報ｆに基づいて、違反ありと判断された箇所のレイアウトを変更して、新たなレイアウト情報を生成する（ステップＳ１５）。そして、Ｓ７へ移行して、新たなレイアウト情報に基づいて、電源配線の抵抗の抽出を再度行って処理を繰り返す。一方、Ｓ１３において、違反がないと判定された場合（Ｓ１３：ＮＯ）、回路が正常に動作すると判断されたことになるので、処理を終了する。

このように、集積回路が誤動作すると判定された場合、集積回路のレイアウトを変更して新たなレイアウト情報を生成することにより、集積回路が正常に動作すると判定されるまで、自動的に新たなレイアウト情報を生成して、確実に誤動作の生じることのない集積回路をレイアウトすることができる。また、電圧降下制約量を満足する抵抗の上限値を算出し、上限値を越えない配線幅によって集積回路を新たにレイアウトするようにすれば、レイアウト変更の回数を抑制、すなわち判定ステップの回数を抑制して、短時間で確実に誤動作の生じることのない集積回路をレイアウトすることができる。

なお、各実施の形態では、電圧降下量計算装置１、回路検証装置２、回路設計装置３に設けられた各部が本発明に特徴的な処理を実行することによって瞬時電圧降下量を算出、回路動作の検証、回路レイアウトの変更などを行う形態について示したが、上述したような処理内容をコンピュータプログラムとして収めたＣＤ−ＲＯＭまたはフレキシブルディスク（ＦＤ）などの記録媒体をＣＤ−ＲＯＭドライブまたはＦＤドライブにて読み取り、読み取ったコンピュータプログラムをメモリにロードして、必要な処理を実行するようにしてもよい。

また、電圧降下量計算装置１、回路検証装置２、回路設計装置各装置が、ＬＡＮなどの通信網に接続したサーバ装置を用いてなる記録媒体から、通信網を介してコンピュータプログラムをダウンロードして処理を実行する形態であっても良い。

以上、本発明に係る電圧降下量計算方法及び電圧降下量計算装置、回路検証方法及び回路検証装置、並びに回路設計方法及び回路設計装置について、具体的な実施の形態を示して説明したが、本発明はこれらに限定されるものではない。当業者であれば、本発明の要旨を逸脱しない範囲内において、上述した実施の形態に係る発明の構成及び機能に様々な変更又は改良を加えることが可能である。

本発明の実施の形態１に係る電圧降下量計算装置の構成を示すブロック図である。 本発明の実施の形態１に係る電圧降下量計算方法を示すフローチャートである。 本発明の実施の形態１に係る電圧降下量計算装置のデータフロー図である。 静的タイミング解析によって解析される波形の伝搬の概要を説明するための説明図である。 電源配線の説明するための説明図である。 電源配線に電流源を仮想的に付加することを説明するための説明図である。 ＣＭＯＳインバータ回路の回路図である。 電源電流波形のピーク電流を算出する方法を説明するための説明図である。 本発明の実施の形態２に係る回路検証装置の構成を示すブロック図である。 本発明の実施の形態２に係る回路検証方法を示すフローチャートである。 本発明の実施の形態２に係る回路検証装置のデータフロー図である。 本発明の実施の形態３に係る回路設計装置の構成を示すブロック図である。 本発明の実施の形態３に係る回路設計方法を示すフローチャートである。 本発明の実施の形態３に係る回路設計方法を示すフローチャートである。 本発明の実施の形態３に係る回路設計装置のデータフロー図である。

符号の説明

１ 電圧降下量計算装置
２ 回路検証装置
３ 回路設計装置
１０ 制御部
１１ ＲＯＭ
１３ 静的タイミング解析部
１４ 静的消費電力解析部
１５ ピーク電流算出部
１６ 電源配線抵抗網抽出部
１７ 瞬時電圧降下量算出部
１８ 電圧降下検証部
１９ 電源配線変更部
２０ ハードディスク（ＨＤ）
２１ 操作部
２２ 表示部

Claims (12)

1. 一又は複数のセルがレイアウトされた集積回路の前記セルの電圧降下量を計算する電圧降下量計算方法において、
   静的タイミング解析によって前記セルにおける信号がスイッチングする遷移時間を算出する第１算出ステップと、
   静的消費電力解析によって平均消費電流を算出する第２算出ステップと、
   前記第１算出ステップにて算出した遷移時間及び前記第２算出ステップにて算出した平均消費電流に基づいて前記セルのピーク電流を算出する第３算出ステップと、
   前記集積回路のレイアウト情報に基づいて電源配線の抵抗を抽出する抽出ステップと、
   該抽出ステップにて抽出した抵抗に前記ピーク電流が流れることによる電圧降下量を算出する第４算出ステップと
   を含むことを特徴とする電圧降下量計算方法。
2. 前記第３算出ステップは、
   前記信号がスイッチングする際の波形を三角形近似してピーク電流を算出すること
   を特徴とする請求項１に記載の電圧降下量計算方法。
3. 一又は複数のセルを備えた集積回路の回路検証方法において、
   静的タイミング解析によって前記セルにおける信号がスイッチングする遷移時刻及び遷移時間を算出する第１算出ステップと、
   静的消費電力解析によって平均消費電流を算出する第２算出ステップと、
   前記算出ステップにて算出した遷移時間及び前記第２算出ステップにて算出した平均消費電流に基づいて前記セルのピーク電流を算出する第３算出ステップと、
   前記集積回路のレイアウト情報に基づいて電源配線の抵抗を抽出する抽出ステップと、
   該抽出ステップにて抽出した抵抗に前記ピーク電流が流れることによる電圧降下量を算出する第４算出ステップと、
   前記算出ステップにて算出した前記遷移時刻及び前記第４算出ステップにて算出した電圧降下量に基づいて前記集積回路が誤動作するか否かを判定する判定ステップと
   を含むことを特徴とする回路検証方法。
4. 前記第３算出ステップは、
   前記信号がスイッチングする際の波形を三角形近似してピーク電流を算出すること
   を特徴とする請求項３に記載の回路検証方法。
5. 前記判定ステップは、
   前記電圧降下量と予め設定した電圧降下制約量とを比較し、
   前記電圧降下量が前記電圧降下制約量より大きい場合に前記集積回路が誤動作すると判定すること
   を特徴とする請求項３又は請求項４に記載の回路検証方法。
6. 一又は複数のセルを備えた集積回路の回路設計方法において、
   静的タイミング解析によって前記セルにおける信号がスイッチングする遷移時刻及び遷移時間を算出する第１算出ステップと、
   静的消費電力解析によって平均消費電流を算出する第２算出ステップと、
   前記算出ステップにて算出した遷移時間及び前記第２算出ステップにて算出した平均消費電流に基づいて前記セルのピーク電流を算出する第３算出ステップと、
   前記集積回路のレイアウト情報に基づいて電源配線の抵抗を抽出する抽出ステップと、
   該抽出ステップにて抽出した抵抗に前記ピーク電流が流れることによる電圧降下量を算出する第４算出ステップと、
   前記算出ステップにて算出した前記遷移時刻及び前記第４算出ステップにて算出した電圧降下量に基づいて前記集積回路が誤動作するか否かを判定する判定ステップと、
   前記判定ステップにて前記集積回路が誤動作すると判定された場合に、前記集積回路のレイアウトを変更して新たなレイアウト情報を生成するレイアウト生成ステップと
   を含むことを特徴とする回路設計方法。
7. 前記判定ステップは、
   前記電圧降下量と予め設定した電圧降下制約量とを比較し、
   前記電圧降下量が前記電圧降下制約量より大きい場合に前記集積回路が誤動作すると判定し、
   前記レイアウト生成ステップは、
   前記電圧降下制約量を満足する抵抗の上限値を算出し、該上限値を越えない配線幅を決定して前記集積回路のレイアウトを変更すること
   を特徴とする請求項６に記載の回路設計方法。
8. 一又は複数のセルがレイアウトされた集積回路の前記セルの電圧降下量を計算する電圧降下量計算装置において、
   静的タイミング解析によって前記セルにおける信号がスイッチングする遷移時間を算出する第１算出手段と、
   静的消費電力解析によって平均消費電流を算出する第２算出手段と、
   前記遷移時間及び前記平均消費電流に基づいて前記セルのピーク電流を算出する第３算出手段と、
   前記集積回路のレイアウト情報に基づいて電源配線の抵抗を抽出する抽出手段と、
   前記抵抗及び前記ピーク電流に基づいて電圧降下量を算出する第４算出手段と
   を備えることを特徴とする電圧降下量計算装置。
9. 一又は複数のセルを備えた集積回路の回路検証装置において、
   静的タイミング解析によって前記セルにおける信号がスイッチングする遷移時刻及び遷移時間を算出する第１算出手段と、
   静的消費電力解析によって平均消費電流を算出する第２算出手段と、
   前記遷移時間及び前記平均消費電流に基づいて前記セルのピーク電流を算出する第３算出手段と、
   前記集積回路のレイアウト情報に基づいて電源配線の抵抗を抽出する抽出手段と、
   前記抵抗及び前記ピーク電流に基づいて電圧降下量を算出する第４算出手段と、
   前記遷移時刻及び前記電圧降下量に基づいて前記集積回路が誤動作するか否かを判定する判定手段と
   を備えることを特徴とする回路検証装置。
10. 前記集積回路が誤動作するか否かのしきい量である電圧降下制約量を記憶する記憶部を備えており、
    前記判定手段は、
    前記電圧降下量と前記電圧降下制約量とを比較して、前記電圧降下量が前記電圧降下制約量より大きい場合に前記集積回路が誤動作すると判定するようにしてあること
    を特徴とする請求項９に記載の回路検証装置。
11. 一又は複数のセルを備えた集積回路の回路設計装置において、
    静的タイミング解析によって前記セルにおける信号がスイッチングする遷移時刻及び遷移時間を算出する第１算出手段と、
    静的消費電力解析によって平均消費電流を算出する第２算出手段と、
    前記遷移時間及び前記平均消費電流に基づいて前記セルのピーク電流を算出する第３算出手段と、
    前記集積回路のレイアウト情報に基づいて電源配線の抵抗を抽出する抽出手段と、
    前記抵抗及び前記ピーク電流に基づいて電圧降下量を算出する第４算出手段と、
    前記遷移時刻及び前記電圧降下量に基づいて前記集積回路が誤動作するか否かを判定する判定手段と、
    前記集積回路のレイアウトを変更して新たなレイアウト情報を生成するレイアウト生成手段と
    を備えることを特徴とする回路設計装置。
12. 前記レイアウト生成手段は、前記判定手段にて前記集積回路が誤動作すると判定された場合に、前記集積回路のレイアウトを変更して新たなレイアウト情報を生成するようにしてあること
    を特徴とする請求項１１に記載の回路設計装置。

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