KR20140112893A - 리페어를 위한 배선 구조 및 그를 구비하는 평판표시장치 - Google Patents

리페어를 위한 배선 구조 및 그를 구비하는 평판표시장치 Download PDF

Info

Publication number
KR20140112893A
KR20140112893A KR20130027563A KR20130027563A KR20140112893A KR 20140112893 A KR20140112893 A KR 20140112893A KR 20130027563 A KR20130027563 A KR 20130027563A KR 20130027563 A KR20130027563 A KR 20130027563A KR 20140112893 A KR20140112893 A KR 20140112893A
Authority
KR
South Korea
Prior art keywords
line
flat panel
panel display
lines
wiring structure
Prior art date
Application number
KR20130027563A
Other languages
English (en)
Other versions
KR102075060B1 (ko
Inventor
김형수
정근태
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020130027563A priority Critical patent/KR102075060B1/ko
Priority to US14/026,084 priority patent/US9123723B2/en
Priority to TW102139440A priority patent/TWI605739B/zh
Priority to CN201310553389.8A priority patent/CN104051409B/zh
Publication of KR20140112893A publication Critical patent/KR20140112893A/ko
Application granted granted Critical
Publication of KR102075060B1 publication Critical patent/KR102075060B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09F—DISPLAYING; ADVERTISING; SIGNS; LABELS OR NAME-PLATES; SEALS
    • G09F9/00—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5252—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising anti-fuses, i.e. connections having their state changed from non-conductive to conductive
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Theoretical Computer Science (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Manufacturing & Machinery (AREA)
  • Liquid Crystal (AREA)
  • Electroluminescent Light Sources (AREA)

Abstract

본 발명은 리페어를 위한 배선 구조 및 그를 구비하는 평판표시장치에 관한 것으로, 배선 구조는 일 방향으로 배열된 제 1 라인, 상기 제 1 라인과 평행하게 배열되며 양측부가 상기 제 1 라인에 전기적으로 연결된 제 2 라인, 및 상기 제 1 라인 및 상기 제 2 라인과 교차되는 제 3 라인을 포함하며, 상기 제 2 라인의 적어도 일부가 언도프트 폴리실리콘으로 이루어진다. 제 1 라인과 제 3 라인이 교차하는 위치에서 단락될 경우 제 1 라인과 제 3 라인을 전기적으로 서로 분리시키고, 제 2 라인에 불술물 이온을 도핑하여 전도성을 부여함으로써 용이하게 리페어할 수 있다.

Description

리페어를 위한 배선 구조 및 그를 구비하는 평판표시장치 {Structure for repairing wirings and flat panel display device having the same}
본 발명은 배선 구조에 관한 것으로, 보다 상세하게는 단락(short)으로 인한 불량을 용이하게 리페어(repair)할 수 있도록 한 배선 구조 및 그를 구비하는 평판표시장치에 관한 것이다.
일반적으로 액정표시장치(LCD), 플라즈마 표시장치(PDP), 유기전계발광 표시장치(OLED)와 같은 평판표시장치는 반도체소자 제조 공정으로 제조된다. 반도체소자 제조 공정에서 박막 트랜지스터, 캐패시터 및 회로를 구성하는 라인들은 미세한 폭 및 간격을 가지는 패턴들로 형성되며, 패턴들은 층간 절연막을 사이에 두고 다층 구조로 배치된다.
패턴들이 미세한 간격으로 배치되며 층간 절연막의 두께 또한 얇기 때문에 패턴들을 형성하는 사진 및 식각 공정에서 파티클과 같은 결함이나 오염이 발생될 경우 인접하는 라인들 또는 층간 절연막을 사이에 두고 서로 교차하는 라인들이 서로 단락(short)될 수 있다.
이와 같은 단락으로 인한 불량은 제조 공정의 최종 단계인 검사 과정에서 테스트를 통해 검출될 수 있으며, 리페어(repair) 공정을 통해 불량을 제거하게 된다. 리페어 공정을 통해 불량을 제거함으로써 제조 비용을 절감할 수 있다.
그런데 전원을 공급하기 위한 전원 라인은 회로를 구성하는 일반적인 신호 라인들보다 상대적으로 폭 및(또는) 두께가 두껍기 때문에 인접하거나 교차하는 다른 라인과 쉽게 단락되며, 이를 리페어하기 위해서는 두꺼운 라인을 레이저 등으로 절단해야 하기 때문에 리페어 공정이 어렵다. 더욱이, 절단된 라인으로는 전원이나 신호가 공급되지 못하며, 상대적으로 얇은 보조 라인을 통해 전원이나 신호가 공급되더라도 일부 회로나 소자가 정상적으로 동작되지 않을 수 있다.
본 발명의 목적은 리페어가 용이한 배선 구조를 제공하는 데 있다.
본 발명의 다른 목적은 리페어에 따른 피해가 최소화되도록 한 평판표시장치를 제공하는 데 있다.
상기한 목적을 달성하기 위한 본 발명의 일 측면에 따른 리페어를 위한 배선 구조는 일 방향으로 배열된 제 1 라인, 상기 제 1 라인과 평행하게 배열되며 양측부가 상기 제 1 라인에 전기적으로 연결된 제 2 라인, 그리고 상기 제 1 라인 및 상기 제 2 라인과 교차되는 제 3 라인을 포함하며, 상기 제 2 라인의 적어도 일부가 언도프트 폴리실리콘으로 이루어진다.
상기 제 1 라인과 상기 제 2 라인이 절연막에 의해 절연되고, 상기 절연막에 형성된 콘택홀을 통해 상기 제 2 라인의 양측부가 상기 제 1 라인에 전기적으로 연결되며, 상기 콘택홀을 포함하는 소정 부분의 상기 제 2 라인이 도프트 폴리실리콘으로 이루어진다.
상기 제 3 라인과 교차하는 부분의 상기 제 2 라인이 언도프트 폴리실리콘으로 이루어지고, 상기 제 3 라인 양측의 상기 제 1 라인이 단선되고, 상기 제 3 라인과 교차하는 부분의 상기 제 2 라인에 불순물 이온이 도핑된다.
상기한 목적을 달성하기 위한 본 발명의 일 측면에 따른 배선 구조를 구비하는 평판표시장치는 일 방향으로 배열된 복수의 제 1 라인, 상기 제 1 라인과 평행하게 배열되며 양측부가 상기 제 1 라인에 전기적으로 연결된 적어도 하나의 제 2 라인, 상기 제 1 라인과 교차하도록 배열된 복수의 제 3 라인, 상기 제 1 라인 및 상기 제 2 라인과 교차하도록 배열된 복수의 제 4 라인, 그리고 상기 제 1 라인 및 상기 제 3 라인 사이에 연결된 복수의 화소를 포함하며, 상기 제 2 라인의 적어도 일부가 언도프트 폴리실리콘으로 이루어진다.
상기 제 1 라인과 상기 제 2 라인이 절연막에 의해 절연되고, 상기 절연막에 형성된 콘택홀을 통해 상기 제 2 라인의 양측부가 상기 제 1 라인에 전기적으로 연결되며, 상기 콘택홀을 포함하는 소정 부분의 상기 제 2 라인이 도프트 폴리실리콘으로 이루어진다.
상기 제 4 라인과 교차하는 부분의 상기 제 2 라인이 언도프트 폴리실리콘으로 이루어지며, 상기 제 4 라인 양측의 상기 제 1 라인이 단선되고, 상기 제 4 라인과 교차하는 부분의 상기 제 2 라인에 불순물 이온이 도핑된다.
본 발명은 두 개의 라인이 서로 교차하는 위치에서 단락될 경우에 대비하여 어느 하나의 라인에 리페어 라인을 설치한다. 리페어 라인은 양측부가 상기 하나의 라인과 전기적으로 연결되지만, 적어도 일 부분이 전도성을 갖지 않기 때문에 상기 하나의 라인의 자체 저항값을 증가시키지 않는다.
두 개의 라인이 서로 교차하는 위치에서 단락될 경우 두 개의 라인을 전기적으로 분리시키고, 리페어 라인에 불술물 이온을 도핑하여 전도성을 부여함으로써 용이하게 리페어할 수 있다.
폭 및 두께가 두꺼운 라인을 절단하지 않고 상대적으로 폭 및 두께가 얇은 라인을 절단하여 리페어할 수 있기 때문에 리페어 공정이 매우 용이하고, 리페어 공정 후에도 전원이나 신호가 정상적으로 전달될 수 있어 리페어로 인한 피해가 발생되지 않는다.
도 1은 본 발명의 실시예에 따른 배선 구조를 설명하기 위한 평면도.
도 2는 본 발명의 실시예에 따른 배선 구조를 설명하기 위한 단면도.
도 3은 본 발명의 실시예에 따른 배선 구조의 리페어 과정을 설명하기 위한 평면도.
도 4는 본 발명의 다른 실시예에 따른 평판표시장치를 설명하기 위한 평면도.
도 5는 본 발명의 다른 실시예에 따른 평판표시장치를 설명하기 위한 단면도.
도 6은 본 발명의 다른 실시예에 따른 평판표시장치의 리페어 과정을 설명하기 위한 평면도.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 이하의 실시예는 이 기술 분야에서 통상적인 지식을 가진 자에게 본 발명이 충분히 이해되도록 제공되는 것으로서, 여러 가지 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 기술되는 실시예에 한정되는 것은 아니다.
도 1 및 도 2는 본 발명의 실시예에 따른 배선 구조를 설명하기 위한 평면도 및 단면도이다.
도 1을 참조하면, 제 1 라인(10)은 일 방향으로 연장되도록 배열된다. 제 1 라인(10)은 소자와 소자를 연결하는 신호 라인이거나, 전원을 공급하는 전원 라인일 수 있다.
제 2 라인(60)은 제 1 라인(10)과 평행하게 배열된다. 제 2 라인(60)은 리페어 라인으로서, 제 1 라인(10)의 소정 부분에 배치되며, 양측부가 제 1 라인(10)에 전기적으로 연결된다.
제 3 라인(30)은 제 1 라인(10) 및 제 2 라인(60)과 교차하도록 배열된다. 제 3 라인(30)은 소자와 소자를 연결하는 신호 라인이거나, 전원을 공급하는 전원 라인일 수 있다.
도 1 및 도 2를 참조하면, 제 2 라인(60)은 절연막(20 및 40)에 의해 제 1 라인(10)과 전기적으로 절연되고, 절연막(20 및 40)에 형성된 콘택홀(50)을 통해 양측부가 제 1 라인(10)에 전기적으로 연결될 수 있다.
제 2 라인(60)은 폴리실리콘(poly-silicon)으로 형성되는 것이 바람직하고, 적어도 일부는 불순물 이온이 도핑되지 않은 언도프트(undoped) 폴리실리콘(60a)으로 이루어지는 것이 바람직하다. 상기 콘택홀(50)을 포함하는 소정 부분의 제 2 라인(60)은 불순물 이온이 도핑된 도프트(doped) 폴리실리콘(60b)으로 이루어질 수 있다.
제 3 라인(30)과 교차하는 부분의 제 2 라인(60)을 언도프트 폴리실리콘(60a)으로 형성하면 상기 콘택홀(50)을 포함하는 소정 부분의 제 2 라인(60)을 도프트 폴리실리콘(60b)으로 형성하더라도 제 2 라인(60)이 전도성을 갖지 않기 때문에 제 1 라인(10)의 자체 저항값을 증가시키지 않는다.
제 1 라인(10) 및 제 3 라인(30)은 도프트 폴리실리콘이나 금속 등의 도전물로 형성될 수 있다.
도 3은 본 발명의 실시예에 따른 배선 구조의 리페어 과정을 설명하기 위한 평면도이다.
도 3을 참조하면, 제 1 라인(10)과 제 3 라인(30)이 교차하는 부분에서 단락(S)될 경우 제 3 라인(30) 양측부의 제 1 라인(10)을 각각 단선(10a)시켜 제 1 라인(10)과 제 3 라인(30)을 전기적으로 분리시킨다. 그리고 제 3 라인(30)과 교차하는 부분의 제 2 라인(60)에 불순물 이온을 도핑한다.
불순물 이온의 도핑에 의해 언도프트 폴리실리콘(60a)이 도프트 폴리실리콘(60c)으로 변화됨으로써 제 2 라인(60) 전체가 전도성을 갖게 되고, 전도성을 갖는 제 2 라인(60)에 의해 단선된 제 1 라인(10)이 전기적으로 서로 연결되어 리페어된다.
상기 언도프트 폴리실리콘(60a)에 불순물 이온을 용이하게 도핑하기 위해서는 제 2 라인(60)이 최상부에 위치하는 것이 바람직하다. 예를 들어, 제 1 라인(10) 상부에 절연막(20)이 형성되고, 절연막(20) 상부에 제 3 라인(30)이 배치되며, 제 3 라인(30)을 포함하는 절연막(20) 상에 절연막(40)이 형성되고, 절연막(40) 상에 제 2 라인(60)이 배치되는 것이 바람직하다. 제 2 라인(60)의 양측부는 절연막(20 및 40)에 형성된 콘택홀(50)을 통해 제 1 라인(10)과 전기적으로 연결된다.
제 2 라인(60)이 최상부에 위치함으로써 별도의 마스크를 사용하지 않고도 언도프트 폴리실리콘(60a)에 불순물 이온을 용이하게 도핑할 수 있기 때문에 리페어 공정이 용이하다.
두께가 두꺼운 라인은 레이저 등으로 단선시키기 어렵거나 불가능하기 때문에 제 1 라인(10)은 제 3 라인(30)보다 두께가 얇은 것이 바람직하다.
본 발명의 실시예에 따른 배선 구조는 평판표시장치 등에 적용될 수 있다.
도 4는 본 발명의 실시예에 따른 배선 구조를 구비하는 평판표시장치를 설명하기 위한 평면도이다.
도 4를 참조하면, 평판표시장치는 화상을 표시하는 화소부(100)와, 화상을 표시하기 위한 신호를 제공하는 스캔 구동부(200) 및 데이터 구동부(300)를 포함한다.
화소부(100)는 서로 교차하도록 배열된 복수의 스캔 라인(110) 및 데이터 라인(130), 스캔 라인(110) 및 데이터 라인(130) 중 적어도 하나의 라인에 연결된 적어도 하나의 리페어 라인(120), 스캔 라인(110)과 데이터 라인(130) 사이에 연결된 복수의 화소(150), 그리고 화소(150)로 전원전압(ELVDD 및 ELVSS)을 공급하기 위한 전원 라인(140 및 160)을 포함한다.
제 1 라인으로서, 복수의 스캔 라인(110)은 일 방향으로 연장되도록 평행하게 배열된다.
제 2 라인으로서, 리페어 라인(120)은 스캔 라인(110)과 평행하게 배열되며, 양측부가 스캔 라인(110)에 전기적으로 연결된다. 리페어 라인(120)은 필요에 따라 하나의 스캔 라인(110)에 하나 또는 복수 개가 연결될 수 있다. 본 실시예에서는 리페어 라인(120)이 스캔 라인(110)에 연결되는 구조를 예로 들어 설명하였으나, 데이터 라인(130)에도 동일한 구조로 연결될 수 있으며, 리페어가 필요한 부분이라면 특별히 한정되지 않는다.
제 3 라인으로서, 복수의 데이터 라인(130)은 스캔 라인(110)과 교차하도록 평행하게 배열된다.
제 4 라인으로서, 전원 라인(140)은 스캔 라인(110) 및 리페어 라인(120)과 교차하도록 배열된다. 본 실시예에서는 전원 라인(140)이 데이터 라인(130)을 따라 평행하게 연장되며 스캔 라인(110)과 교차하는 구조를 예로 들어 설명하였으나, 스캔 라인(110) 및 데이터 라인(130)과 각각 평행하게 연장되는 메쉬(mesh) 구조로도 배열될 수 있다.
도 5를 참조하면, 리페어 라인(120)은 절연막(170 및 180)에 의해 스캔 라인(110)과 전기적으로 절연되고, 절연막(170 및 180)에 형성된 콘택홀(190)을 통해 양측부가 스캔 라인(110)에 전기적으로 연결될 수 있다.
리페어 라인(120)은 폴리실리콘으로 형성되는 것이 바람직하고, 적어도 일부는 불순물 이온이 도핑되지 않은 언도프트 폴리실리콘(120a)으로 이루어지는 것이 바람직하다. 상기 콘택홀(190)을 포함하는 소정 부분의 리페어 라인(120)은 불순물 이온이 도핑된 도프트 폴리실리콘(120b)으로 이루어질 수 있다.
전원 라인(140)과 교차하는 부분의 리페어 라인(120)을 언도프트 폴리실리콘(120a)으로 형성하면 상기 콘택홀(190)을 포함하는 소정 부분의 리페어 라인(120)을 도프트 폴리실리콘(120b)으로 형성하더라도 리페어 라인(120)이 전도성을 갖지 않기 때문에 스캔 라인(110)의 자체 저항값을 증가시키지 않는다.
스캔 라인(110), 데이터 라인(130), 전원 라인(140 및 160)은 도프트 폴리실리콘이나 금속 등의 도전물로 형성될 수 있다.
복수의 화소(150)는 스캔 라인(110) 및 데이터 라인(130) 사이에 예를 들어, 매트릭스(matrix) 형태로 연결되며, 전원 라인(140 및 160)을 통해 전원전압(ELVDD 및 ELVSS)을 공급받는다. 화소(150)는 두 개의 전극 예를 들어, 애노드 전극 및 캐소드 전극 사이에 유기 발광층이 개재된 유기전계발광소자를 포함하거나, 두 개의 전극 예를 들어, 화소 전극 및 공통 전극 사이에 액정층이 개재된 액정소자를 포함할 수 있다. 본 실시예에서는 전원전압(ELVDD)을 공급하는 전원 라인(140)은 복수의 화소(150)에 각각 연결되고, 전원전압(ELVSS)을 공급하는 전원 라인(160)은 복수의 화소(150)에 공통으로 연결되는 구조를 예로 들어 도시하였다.
스캔 구동부(200)는 화소부(100)의 일 측에 배치되며, 화소부(100)에서 연장된 복수의 스캔 라인(110)에 연결된다. 스캔 구동부(200)는 외부로부터 제어 신호를 입력받고 스캔 신호를 생성하여 스캔 라인(110)으로 제공한다.
데이터 구동부(300)는 화소부(100)의 다른 일 측에 배치되며, 화소부(100)에서 연장된 복수의 데이터 라인(130)에 연결된다. 데이터 구동부(300)는 외부로부터 제어 신호 및 데이터를 입력받고 데이터 신호를 생성하여 데이터 라인(130)으로 제공한다.
상기와 같이 구성된 평판표시장치에서 전원 라인(140)은 인접하는 두 개의 스캔 라인(110)의 사이에 배치되며, 스캔 라인(110)이나 데이터 라인(130)보다는 두껍게(예를 들어, 100㎛ 이상) 형성된다.
전원 라인(140)은 특히, 스캔 라인(110)과 교차하기 때문에 제조 과정에서 층간 절연막에 결함 등이 발생될 경우 스캔 라인(110)과 단락될 수 있다. 이와 같은 단락으로 인한 불량은 검사 과정에서 라인 테스트 및 위치 테스트를 통해 검출될 수 있으며, 리페어 공정을 통해 불량을 제거하게 된다.
도 6은 본 발명의 실시예에 따른 평판표시장치의 리페어 과정을 설명하기 위한 평면도이다. 도 6은 도 4의 A 부분을 상세하게 도시한다.
도 6을 참조하면, 스캔 라인(110)과 전원 라인(140)이 교차하는 부분에서 단락(S)될 경우 전원 라인(140) 양측부의 스캔 라인(110)을 각각 단선(110a)시켜 스캔 라인(110)과 전원 라인(140)을 전기적으로 분리시킨다. 그리고 전원 라인(140)과 교차하는 부분의 리페어 라인(120)에 불순물 이온을 도핑한다.
불순물 이온의 도핑에 의해 언도프트 폴리실리콘(120a)이 도프트 폴리실리콘(120c)으로 변화됨으로써 리페어 라인(120) 전체가 전도성을 갖게 되고, 전도성을 갖는 리페어 라인(120)에 의해 단선된 스캔 라인(110)이 전기적으로 서로 연결되어 리페어된다.
상기 언도프트 폴리실리콘(120a)에 불순물 이온을 용이하게 도핑하기 위해서는 리페어 라인(120)이 최상부에 위치하는 것이 바람직하다.
도 5를 참조하면, 예를 들어, 스캔 라인(110) 상부에 절연막(170)이 형성되고, 절연막(170) 상부에 전원 라인(140)이 배치되며, 전원 라인(140)을 포함하는 절연막(170) 상에 절연막(180)이 형성되고, 절연막(180) 상에 리페어 라인(120)이 배치되는 것이 바람직하다. 리페어 라인(120)의 양측부는 절연막(170 및 180)에 형성된 콘택홀(190)을 통해 스캔 라인(110)과 전기적으로 연결된다.
리페어 라인(120)이 최상부에 위치함으로써 별도의 마스크를 사용하지 않고도 언도프트 폴리실리콘(120a)에 불순물 이온을 용이하게 도핑할 수 있기 때문에 리페어 공정이 용이하다.
본 발명의 실시예에 따르면 폭 및(또는) 두께가 두꺼운 전원 라인(140)을 절단하지 않고 상대적으로 폭 및(또는) 두께가 얇은 스캔 라인(110)을 절단하기 때문에 리페어 공정이 매우 용이하다. 또한, 리페어 공정 후에도 모든 화소(150)가 정상적으로 동작될 수 있기 때문에 리페어로 인한 피해가 발생되지 않는다.
이상에서와 같이 상세한 설명과 도면을 통해 본 발명의 최적 실시예를 개시하였다. 용어들은 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10: 제 1 라인
10a, 110a: 단선부
20, 40, 170, 180: 절연막
30: 제 3 라인
50, 190: 콘택홀
60: 제 2 라인
60a, 120a: 언도프트 폴리실리콘
60b, 60c, 120b, 120c: 도프트 폴리실리콘
100: 화소부
110: 스캔 라인
120: 리페어 라인
130: 데이터 라인
140, 160: 전원 라인
150: 화소
200: 스캔 구동부
300: 데이터 구동부

Claims (17)

  1. 일 방향으로 배열된 제 1 라인;
    상기 제 1 라인과 평행하게 배열되며 양측부가 상기 제 1 라인에 전기적으로 연결된 제 2 라인; 및
    상기 제 1 라인 및 상기 제 2 라인과 교차되는 제 3 라인을 포함하며,
    상기 제 2 라인의 적어도 일부가 언도프트 폴리실리콘으로 이루어진 리페어를 위한 배선 구조.
  2. 제 1 항에 있어서, 상기 제 1 라인 및 상기 제 3 라인이 도프트 폴리실리콘 또는 금속으로 이루어진 리페어를 위한 배선 구조.
  3. 제 1 항에 있어서, 상기 제 1 라인과 상기 제 2 라인이 절연막에 의해 절연되고, 상기 절연막에 형성된 콘택홀을 통해 상기 제 2 라인의 양측부가 상기 제 1 라인에 전기적으로 연결된 리페어를 위한 배선 구조.
  4. 제 3 항에 있어서, 상기 콘택홀을 포함하는 소정 부분의 상기 제 2 라인이 도프트 폴리실리콘으로 이루어진 리페어를 위한 배선 구조.
  5. 제 1 항에 있어서, 상기 제 3 라인과 교차하는 부분의 상기 제 2 라인이 언도프트 폴리실리콘으로 이루어진 리페어를 위한 배선 구조.
  6. 제 5 항에 있어서, 상기 제 3 라인 양측의 상기 제 1 라인이 단선되고, 상기 제 3 라인과 교차하는 부분의 상기 제 2 라인에 불순물 이온이 도핑된 리페어를 위한 배선 구조.
  7. 제 6 항에 있어서, 상기 제 1 라인 및 상기 제 3 라인이 교차하는 부분에서 서로 단락된 리페어를 위한 배선 구조.
  8. 제 1 항에 있어서, 상기 제 3 라인의 두께가 상기 제 1 라인보다 두꺼운 리페어를 위한 배선 구조.
  9. 일 방향으로 배열된 복수의 제 1 라인;
    상기 제 1 라인과 평행하게 배열되며 양측부가 상기 제 1 라인에 전기적으로 연결된 적어도 하나의 제 2 라인;
    상기 제 1 라인과 교차하도록 배열된 복수의 제 3 라인;
    상기 제 1 라인 및 상기 제 2 라인과 교차하도록 배열된 복수의 제 4 라인; 및
    상기 제 1 라인 및 상기 제 3 라인 사이에 연결된 복수의 화소를 포함하며,
    상기 제 2 라인의 적어도 일부가 언도프트 폴리실리콘으로 이루어진 평판표시장치.
  10. 제 9 항에 있어서, 상기 복수의 제 4 라인이 상기 복수의 제 3 라인 사이에 각각 배열된 평판표시장치.
  11. 제 9 항에 있어서, 상기 제 4 라인의 두께가 상기 제 1 라인보다 두꺼운 평판표시장치.
  12. 제 9 항에 있어서, 상기 제 1 라인 및 상기 제 3 라인이 도프트 폴리실리콘 또는 금속으로 이루어진 평판표시장치.
  13. 제 9 항에 있어서, 상기 제 1 라인과 상기 제 2 라인이 절연막에 의해 절연되고, 상기 절연막에 형성된 콘택홀을 통해 상기 제 2 라인의 양측부가 상기 제 1 라인에 전기적으로 연결된 평판표시장치.
  14. 제 13 항에 있어서, 상기 콘택홀을 포함하는 소정 부분의 상기 제 2 라인이 도프트 폴리실리콘으로 이루어진 평판표시장치.
  15. 제 9 항에 있어서, 상기 제 4 라인과 교차하는 부분의 상기 제 2 라인이 언도프트 폴리실리콘으로 이루어진 평판표시장치.
  16. 제 15 항에 있어서, 상기 제 4 라인 양측의 상기 제 1 라인이 단선되고, 상기 제 4 라인과 교차하는 부분의 상기 제 2 라인에 불순물 이온이 도핑된 평판표시장치.
  17. 제 16 항에 있어서, 상기 제 1 라인 및 상기 제 4 라인이 교차하는 부분에서 서로 단락된 평판표시장치.
KR1020130027563A 2013-03-14 2013-03-14 리페어를 위한 배선 구조 및 그를 구비하는 평판표시장치 KR102075060B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020130027563A KR102075060B1 (ko) 2013-03-14 2013-03-14 리페어를 위한 배선 구조 및 그를 구비하는 평판표시장치
US14/026,084 US9123723B2 (en) 2013-03-14 2013-09-13 Line structure for repair and flat panel display device having the same
TW102139440A TWI605739B (zh) 2013-03-14 2013-10-31 用於修補之線路結構及具有其之平面顯示裝置
CN201310553389.8A CN104051409B (zh) 2013-03-14 2013-11-08 用于修复的线路结构和具有这种线路结构的平板显示设备

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020130027563A KR102075060B1 (ko) 2013-03-14 2013-03-14 리페어를 위한 배선 구조 및 그를 구비하는 평판표시장치

Publications (2)

Publication Number Publication Date
KR20140112893A true KR20140112893A (ko) 2014-09-24
KR102075060B1 KR102075060B1 (ko) 2020-02-11

Family

ID=51504062

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130027563A KR102075060B1 (ko) 2013-03-14 2013-03-14 리페어를 위한 배선 구조 및 그를 구비하는 평판표시장치

Country Status (4)

Country Link
US (1) US9123723B2 (ko)
KR (1) KR102075060B1 (ko)
CN (1) CN104051409B (ko)
TW (1) TWI605739B (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108231793B (zh) * 2018-01-02 2021-01-26 京东方科技集团股份有限公司 对导电膜层进行构图的方法、显示基板及制作方法、显示装置
CN108288613B (zh) * 2018-02-08 2020-03-06 武汉新芯集成电路制造有限公司 一种实现集成电路后段连线修改的集成电路结构及方法
CN109407434B (zh) 2018-11-22 2020-11-24 武汉华星光电技术有限公司 液晶显示装置
TWI684812B (zh) * 2018-11-26 2020-02-11 友達光電股份有限公司 顯示面板
TWI788717B (zh) * 2020-10-23 2023-01-01 群創光電股份有限公司 電子裝置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5303074A (en) * 1991-04-29 1994-04-12 General Electric Company Embedded repair lines for thin film electronic display or imager devices
KR20050002072A (ko) * 2003-06-30 2005-01-07 주식회사 하이닉스반도체 반도체 메모리 장치

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100603840B1 (ko) 1999-12-27 2006-07-24 엘지.필립스 엘시디 주식회사 리페어배선을 포함하는 액정표시장치용 어레이기판 제조방법
KR101007716B1 (ko) 2004-01-26 2011-01-13 삼성전자주식회사 표시장치
KR20070117738A (ko) * 2006-06-09 2007-12-13 삼성전자주식회사 표시기판의 리페어 방법 및 이에 의해 리페어된 표시기판
KR20090070308A (ko) 2007-12-27 2009-07-01 엘지디스플레이 주식회사 표시장치 어레이 기판 및 그 제조방법
CN101651219B (zh) * 2009-09-04 2011-05-04 江苏省信息化研究中心 钒铬双液流电池

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5303074A (en) * 1991-04-29 1994-04-12 General Electric Company Embedded repair lines for thin film electronic display or imager devices
KR20050002072A (ko) * 2003-06-30 2005-01-07 주식회사 하이닉스반도체 반도체 메모리 장치

Also Published As

Publication number Publication date
KR102075060B1 (ko) 2020-02-11
TWI605739B (zh) 2017-11-11
US20140264338A1 (en) 2014-09-18
TW201436680A (zh) 2014-09-16
CN104051409A (zh) 2014-09-17
US9123723B2 (en) 2015-09-01
CN104051409B (zh) 2018-08-28

Similar Documents

Publication Publication Date Title
TWI388912B (zh) 製造陣列基板之方法
US6980264B2 (en) Repair method for defects in data lines and flat panel display incorporating the same
US20210359071A1 (en) Display panel, manufacturing method and detecting method thereof, and display device
US8654053B2 (en) Liquid crystal display device, manufacturing method and repair method thereof
JP4466755B2 (ja) アクティブマトリックス型表示装置
KR102075060B1 (ko) 리페어를 위한 배선 구조 및 그를 구비하는 평판표시장치
KR101975533B1 (ko) 구동회로, 그를 구비하는 평판표시장치 및 구동회로의 리페어 방법
KR20140141373A (ko) 유기발광 디스플레이 장치 및 그 제조방법
CN111106151B (zh) 电子装置
US8665251B2 (en) Display device and method of manufacturing the same
KR20150057738A (ko) 유기 발광 표시 장치, 및 유기 발광 표시 장치의 리페어 방법
KR20150002422A (ko) 유기발광표시장치 및 그의 제조방법
US20140354700A1 (en) Repairable organic light-emitting display apparatus and method of repairing the same
KR20040098603A (ko) 표시 패널의 제조 방법 및 표시 패널
CN111540756B (zh) 一种显示面板和显示装置
KR100884463B1 (ko) 발광 표시 장치 및 그의 제조 방법
WO2014163118A1 (ja) アクティブマトリクス回路、アクティブマトリクス回路の製造方法、及び画像表示装置
KR20140015112A (ko) 표시 패널 및 그 제조 방법
KR20130128146A (ko) 유기전계발광 표시장치
CN105609468A (zh) 显示装置及其制造方法
KR100318537B1 (ko) 액정 표시 장치용 박막 트랜지스터 기판 및 그 수리 방법
JP4829534B2 (ja) 薄膜トランジスタマトリクス基板及びその欠陥修復方法
US20190206906A1 (en) Display panel and manufacturing method thereof, and display device
JP2010156867A (ja) 薄膜トランジスタ基板前駆体及び薄膜トランジスタ基板の製造方法
JP6277355B2 (ja) 表示装置および表示装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant