CN108288613B - 一种实现集成电路后段连线修改的集成电路结构及方法 - Google Patents

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Abstract

本发明提供一种实现集成电路后段连线修改的集成电路结构及方法，属于集成电路技术领域，包括：提供一所述集成电路结构；提供一测试电路，所述测试电路连接所述第一待测试金属层；基于所述测试电路对所述第一待测试金属层进行金属间介质完整性测试，以使所述第一待测试金属层中的预设原子在预设位置堆积形成金属凸起并击穿所述待击穿绝缘层，以使所述第一待测试金属层和所述第二待测试金属层由开路状态转为短路状态，且所述第二待测试金属层的所述第二梳妆结构之间由开路状态转为短路状态。本发明的有益效果：可以方便的对集成电路连线进行物理修改，具有非破坏性，快速，经济，样品量大，利于对测试结果进行统计分析等优点。

Description

一种实现集成电路后段连线修改的集成电路结构及方法
技术领域
本发明涉及集成电路制造技术领域，尤其涉及一种实现集成电路后段连线修改的集成电路结构及方法。
背景技术
在集成电路设计及可靠性评估领域，经常需要对后段连线进行开路至短路(opento short)的物理修改。例如，在集成电路设计中，需要对芯片问题处作针对性的修改及测试以快速验证设计方案；如图1所示，在等离子损伤(Plasma induced damage，PID)可靠性评估中，为了快速查找失效层(fail layer)，需要将原本在器件晶元(Device wafer)顶部设置的顶部金属(top metal)通过金属连接线(jumper metal)连接到PAD的PID测试结构。在非全制程时连接到PAD上进行测试。
目前主要的方法是用聚焦离子束(Focused Ion beam，FIB)沉积金属来进行电路的切割以及金属的沉积，以进行电路的修改，其主要缺点是破坏性，昂贵，耗时，并且样品量有限，不利于对测试结果进行统计分析。
发明内容
针对现有技术中存在的问题，本发明涉及一种实现集成电路后段连线修改的集成电路结构及方法。
本发明采用如下技术方案：
一种实现集成电路后段连线修改的集成电路结构，所述集成电路结构包括：
多个金属层，所述多个金属层包括相邻的第一待测试金属层和第二待测试金属层，所述第一待测试金属层包括至少一个第一梳状结构，每个所述第一待测试金属层的所述第一梳状结构之间为开路状态，所述第二待测试金属层包括至少一个第二梳状结构，每个所述第二待测试金属层的所述第二梳状结构之间为开路状态；
至少一个绝缘层，每个所述绝缘层分别设置在相邻所述金属层之间，所述至少一个绝缘层包括设置在所述第一待测试金属层和所述第二待测金属层之间的待击穿绝缘层。
优选的，所述第一待测试金属层包括两个所述第一梳状结构。
优选的，两个所述第一梳状结构在同一平面相对且层叠设置，两个所述第一梳状结构的梳齿相互交叉且平行。
优选的，每个所述第一梳状结构分别连接一第一金属引线。
优选的，所述第二待测试金属层包括两个所述第二梳状结构。
优选的，两个所述第二梳状结构在同一平面相对且层叠设置，两个所述第二梳状结构的梳齿相互交叉且平行。
优选的，每个所述第二梳状结构分别连接一第二金属引线。
优选的，所述第一待测试金属层和所述第二待测试金属层分别具有预设原子。
优选的，所述第一待测试金属层中的所述预设原子为铜原子或铝原子；
所述第二待测试金属层中的所述预设原子为铜原子或铝原子。
一种实现集成电路后段连线修改的方法，基于所述的实现集成电路后段连线修改的集成电路结构，所述方法包括：
步骤S1、提供一所述集成电路结构；
步骤S2、提供一测试电路，所述测试电路连接所述第一待测试金属层；
步骤S3、基于所述测试电路对所述第一待测试金属层进行金属间介质完整性测试，以使所述第一待测试金属层中的预设原子在预设位置堆积形成金属凸起并击穿所述待击穿绝缘层，以使所述第一待测试金属层和所述第二待测试金属层由开路状态转为短路状态，且所述第二待测试金属层的所述第二梳状结构之间由开路状态转为短路状态。优选的，测试电路连接所述第一金属引线。
本发明的有益效果：可以方便的对集成电路连线进行物理修改，具有非破坏性，快速，经济，样品量大，利于对测试结果进行统计分析等优点。
附图说明
图1为现有技术中，等离子损伤可靠性评估测试结构的示意图；
图2为本发明的一种优选实施例中，集成电路结构中第一待测试金属层和第二待测试金属层的结构示意图；
图3为本发明的一种优选实施例中，第一待测试金属层的结构示意图；
图4为本发明的一种优选实施例中，第二待测试金属层的结构示意图；
图5为本发明的一种优选实施例中，实现集成电路后段连线修改的方法的流程图。
具体实施方式
需要说明的是，在不冲突的情况下，下述技术方案，技术特征之间可以相互组合。
下面结合附图对本发明的具体实施方式作进一步的说明：
如图2-4所示，一种实现集成电路后段连线修改的集成电路结构，其特征在于，上述集成电路结构包括：
多个金属层，上述多个金属层包括相邻的第一待测试金属层1和第二待测试金属层4，上述第一待测试金属层1包括至少一个第一梳状结构3，每个上述第一待测试金属层1的上述第一梳状结构3之间为开路状态，上述第二待测试金属层4包括至少一个第二梳状结构6，每个上述第二待测试金属层4的上述第二梳状结构6之间为开路状态；
至少一个绝缘层，每个上述绝缘层分别设置在相邻上述金属层之间，上述至少一个绝缘层包括设置在上述第一待测试金属层1和上述第二待测金属层之间的待击穿绝缘层。
较佳的实施例中，上述第一待测试金属层1包括两个上述第一梳状结构3。
在本实施例中，每个上述第一待测试金属层1包括两个或两个以上上述第一梳状结构3。
较佳的实施例中，两个上述第一梳状结构3在同一平面相对且层叠设置，两个上述第一梳状结构的梳齿相互交叉且平行。
在本实施例中，每个上述第一待测试金属层1的上述第一梳状结构之间在保证开路状态的情况下以任意角度摆放。
较佳的实施例中，每个上述第一梳状结构3分别连接一第一金属引线2。
较佳的实施例中，上述第二待测试金属层4包括两个上述第二梳状结构6。
在本实施例中，每个上述第二待测试金属层4包括两个或两个以上上述第二梳状结构6。
较佳的实施例中，两个上述第二梳状结构6在同一平面相对且层叠设置，两个上述第二梳状结构的梳齿相互交叉且平行。
在本实施例中，每个上述第二待测试金属层4的上述第二梳状结构之间在保证开路状态的情况下以任意角度摆放。
较佳的实施例中，每个上述第二梳状结构6分别连接一第二金属引线5。
较佳的实施例中，上述第一待测试金属层1和上述第二待测试金属层4分别具有预设原子。
较佳的实施例中，上述第一待测试金属层1中的上述预设原子为铜原子或铝原子；
上述第二待测试金属层4中的上述预设原子为铜原子或铝原子。
如图5所示，一种实现集成电路后段连线修改的方法，基于上述的实现集成电路后段连线修改的集成电路结构，上述方法包括：
步骤S1、提供一上述集成电路结构；
步骤S2、提供一测试电路，上述测试电路连接上述第一待测试金属层1；
步骤S3、基于上述测试电路对上述第一待测试金属层1进行金属间介质完整性测试，以使上述第一待测试金属层1中的预设原子在预设位置堆积形成金属凸起并击穿上述待击穿绝缘层，以使上述第一待测试金属层1和上述第二待测试金属层4由开路状态转为短路状态，且上述第二待测试金属层4的上述第二梳状结构之间由开路状态转为短路状态。
在本实施例中，上述可物理修改的集成电路后段连线结构设计，其特征是在第一待测试金属层1(MX)和第二待测试金属层4(MX+1)分别设计交叠的梳状(comb to comb)结构，通过对第一待测试金属层1进行金属间介质完整性测试，利用击穿(breakdown)瞬间铜原子(或铝原子)的扩散，将第二待测试金属层4原本断路的两条MX+1comb结构短接，实现MX+1由开路(open)到短路(short)的状态转变。
设计交叠的MX和MX+1的comb to comb结构可成任意夹角，示意图画为垂直仅为一种特例。
对MX进行的测试不限上述三种，任何能使MX breakdown进而产生Cu(Al)扩散的测试方法，皆属本专利保护范围。
可以方便的对集成电路连线进行open to short的修改，具有非破坏性，快速，经济，样品量大，利于对测试结果进行统计分析等优点。
通过说明和附图，给出了具体实施方式的特定结构的典型实施例，基于本发明精神，还可作其他的转换。尽管上述发明提出了现有的较佳实施例，然而，这些内容并不作为局限。
对于本领域的技术人员而言，阅读上述说明后，各种变化和修正无疑将显而易见。因此，所附的权利要求书应看作是涵盖本发明的真实意图和范围的全部变化和修正。在权利要求书范围内任何和所有等价的范围与内容，都应认为仍属本发明的意图和范围内。

Claims (8)

1.一种实现集成电路后段连线修改的集成电路结构，其特征在于，所述集成电路结构包括：
多个金属层，所述多个金属层包括相邻且分属于不同所述金属层的第一待测试金属层和第二待测试金属层，所述第一待测试金属层包括多个一个第一梳状结构，每个所述第一待测试金属层的所述第一梳状结构之间为开路状态，所述第二待测试金属层包括多个一个第二梳状结构，每个所述第二待测试金属层的所述第二梳状结构之间为开路状态；
至少一个绝缘层，每个所述绝缘层分别设置在相邻所述金属层之间，所述至少一个绝缘层包括设置在所述第一待测试金属层和所述第二待测金属层之间的待击穿绝缘层；
所述第一待测试金属层和所述第二待测试金属层分别具有预设原子，用于击穿所述待击穿绝缘层；
所述第一待测试金属层中的所述预设原子为铜原子或铝原子；
所述第二待测试金属层中的所述预设原子为铜原子或铝原子。
2.根据权利要求1的集成电路结构，其特征在于，所述第一待测试金属层包括两个所述第一梳状结构。
3.根据权利要求2的集成电路结构，其特征在于，两个所述第一梳状结构在同一平面相对且层叠设置，两个所述第一梳状结构的梳齿相互交叉且平行。
4.根据权利要求2的集成电路结构，其特征在于，每个所述第一梳状结构分别连接一第一金属引线。
5.根据权利要求1的集成电路结构，其特征在于，所述第二待测试金属层包括两个所述第二梳状结构。
6.根据权利要求5的集成电路结构，其特征在于，两个所述第二梳状结构在同一平面相对且层叠设置，两个所述第二梳状结构的梳齿相互交叉且平行。
7.根据权利要求5的集成电路结构，其特征在于，每个所述第二梳状结构分别连接一第二金属引线。
8.一种实现集成电路后段连线修改的方法，其特征在于，基于如权利要求1-7中任意一项所述的实现集成电路后段连线修改的集成电路结构，所述方法包括：
步骤S1、提供一所述集成电路结构；
步骤S2、提供一测试电路，所述测试电路连接所述第一待测试金属层；
步骤S3、基于所述测试电路对所述第一待测试金属层进行金属间介质完整性测试，以使所述第一待测试金属层中的预设原子在预设位置堆积形成金属凸起并击穿所述待击穿绝缘层，以使所述第一待测试金属层和所述第二待测试金属层由开路状态转为短路状态，且所述第二待测试金属层的所述第二梳状结构之间由开路状态转为短路状态。
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