KR20140097975A - 반도체장치 및 그 제조방법 - Google Patents

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KR20140097975A
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semiconductor region
semiconductor
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KR1020140001027A
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야스노리 오리쓰키
요이치로 타루이
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미쓰비시덴키 가부시키가이샤
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Abstract

서지 전류가 소스 영역으로 흐르는 것에 의한 기생 바이폴라 동작을 방지하여, 디바이스의 손상을 방지한 반도체장치를 제공한다. 반도체 기판(1)의 주면 위에 형성된 n형의 드리프트층(2)과, 드리프트층(2)의 상층부에, 선택적으로 복수형성된 p형 웰 영역(3)과, p형 웰 영역(3)의 표면 내에 형성된 n형의 소스 영역(4)과, 소스 영역(4)에 인접하도록 p형 웰 영역(3)의 표면 내에 형성된 소스 영역(4)보다도 얕은 p형의 콘택 영역(5)을 구비하고 있다. 또한, 콘택 영역(5)의 아래쪽에 대응하는 위치로서, p형 웰 영역(3)보다 깊은 위치에, p형 웰 영역(3)의 저면에 접하도록 형성된 n형의 부가 영역(6)을 구비하고 있다.

Description

반도체장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체장치 및 그 제조방법에 관한 것으로서, 특히 와이드 밴드갭 반도체를 사용한 반도체장치 및 그 제조방법에 관한 것이다.
반도체장치, 특히 금속/산화물/반도체의 접합 구조(MOS)를 갖는 전계 효과형 트랜지스터(MOSFET) 등의 스위칭 디바이스에 있어서는, 스위칭 서지 발생시에, 콘택층에 의한 서지 전류의 추출이 디바이스 보호를 위해 중요하다.
예를 들면, 특허문헌 1의 도 1에는 탄화 규소 반도체장치의 p형 베이스 영역 중에, 소스 전극과 접촉하는 보디 p형층의 하부의 깊은 위치에 p형층을 구비한 구조를 개시하고 있다. 이와 같은 구조에 의해, 서지 전류의 경로를 n형 드리프트층→p형층→p형 베이스 영역→보디 p형층으로 함으로써, 스위칭 서지가 발생했을 때에, 서지 전류를 p형층으로부터 보디 p형층측으로 흐르기 쉽게 하고, 표면 채널층측으로 서지 전류가 흐르기 어렵게 한다고 하는 것이다.
일본국 특개 2009-16601호 공보
그러나, 열에 의한 불순물의 확산이 거의 없는 탄화 규소(SiC)에서는, 특허문헌 1과 같이 깊은 p형 웰 영역을 형성하기 위해서는 큰 주입 에너지가 필요하다고 하는 문제가 있었다.
또한, 통전시에 있어서의 손실(온 손실)의 저감, 즉 온 저항의 저감을 목적으로 하여, JFET(접합 FET) 저항을 저감하기 위해 JFET 영역에 n형 에피택셜층보다도 고농도의 n형 웰 영역을 형성한 경우에, p형 콘택층의 하부보다도, p형 웰과 JFET 영역의 pn 접합쪽이 전계가 강해져, 서지 전류가 JFET 영역의 pn 접합을 통해, 소스 영역으로 흐름으로써 기생 바이폴라 동작이 발생하고, 디바이스가 파손된다고 하는 문제가 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위해 이루어진 것으로서, 서지 전류가 소스 영역으로 흐르는 것에 의한 기생 바이폴라 동작을 방지하여, 디바이스의 손상을 방지한 반도체장치를 제공하는 것을 목적으로 한다.
본 발명에 관한 반도체장치는, 제1도전형의 반도체층과, 상기 반도체층의 표면 내에 선택적으로 복수 설치된 제2도전형의 제1 웰 영역과, 상기 제1 웰 영역의 표면 내에 선택적으로 설치된 제1도전형의 제1 반도체 영역과, 상기 제1 웰 영역 내에 있어서 상기 제1 반도체 영역에 접속하는 제2도전형의 제2 반도체 영역과, 상기 제2 반도체 영역 위로부터 상기 제1 반도체 영역의 적어도 일부의 상부에 걸쳐 설치된 주 전극과, 상기 제1 반도체 영역의 적어도 일부의 상부로부터 상기 반도체층의 상부에 걸쳐 설치된 게이트 절연막과, 상기 게이트 절연막 위에 설치된 게이트 전극과, 상기 제2 반도체 영역의 아래쪽에 대응하는 위치로서, 상기 제1 웰 영역보다 깊은 위치에, 상기 제1 웰 영역의 저면에 접하도록 형성된 제1도전형의 제3 반도체 영역을 구비하고, 상기 제3 반도체 영역은, 상기 반도체층보다도 제1도전형의 불순물 농도가 높다.
본 발명에 관한 반도체장치에 따르면, 서지가 발생한 경우, 제3 반도체 영역과 제1 웰 영역으로 형성되는 pn 접합부에서 우선적으로 브레이크다운을 일으킬 수 있어, 서지 전류가 제1 반도체 영역을 거치지 않고 제2 반도체 영역으로 흘러 들어오기 쉬워져, 기생 바이폴라 동작이 일어나기 어려워진다.
도 1은 본 발명에 관한 실시형태 1의 탄화 규소 MOSFET의 구성을 나타낸 단면도다.
도 2는 본 발명에 관한 실시형태 1의 탄화 규소 MOSFET의 구성을 나타낸 평면도다.
도 3은 본 발명에 관한 실시형태 1의 탄화 규소 MOSFET의 제조공정을 나타낸 단면도다.
도 4는 본 발명에 관한 실시형태 1의 탄화 규소 MOSFET의 제조공정을 나타낸 단면도다.
도 5는 본 발명에 관한 실시형태 1의 탄화 규소 MOSFET의 제조공정을 나타낸 단면도다.
도 6은 본 발명에 관한 실시형태 1의 탄화 규소 MOSFET의 제조공정을 나타낸 단면도다.
도 7은 본 발명에 관한 실시형태 1의 탄화 규소 MOSFET의 변형예 1의 구성을 나타낸 단면도다.
도 8은 본 발명에 관한 실시형태 1의 탄화 규소 MOSFET의 변형예 2의 구성을 나타낸 단면도다.
도 9는 본 발명에 관한 실시형태 1의 탄화 규소 MOSFET의 변형예 3의 구성을 나타낸 단면도다.
도 10은 본 발명에 관한 실시형태 1의 탄화 규소 MOSFET의 변형예 4의 구성을 나타낸 단면도다.
도 11은 본 발명에 관한 실시형태 1의 탄화 규소 MOSFET의 변형예 5의 구성을 나타낸 단면도다.
도 12는 본 발명에 관한 실시형태 1의 탄화 규소 MOSFET의 변형예 6의 구성을 나타낸 단면도다.
도 13은 본 발명에 관한 실시형태 1의 탄화 규소 MOSFET의 변형예 7의 구성을 나타낸 단면도다.
도 14는 본 발명에 관한 실시형태 2의 탄화 규소 MOSFET의 구성을 나타낸 단면도다.
도 15는 본 발명에 관한 실시형태 2의 탄화 규소 MOSFET의 제조공정을 나타낸 단면도다.
도 16은 본 발명에 관한 실시형태 2의 탄화 규소 MOSFET의 변형예 1의 구성을 나타낸 단면도다.
도 17은 본 발명에 관한 실시형태 2의 탄화 규소 MOSFET의 변형예 2의 구성을 나타낸 단면도다.
도 18은 본 발명에 관한 실시형태 2의 탄화 규소 MOSFET의 변형예 3의 구성을 나타낸 단면도다.
도 19는 본 발명에 관한 실시형태 2의 탄화 규소 MOSFET의 변형예 4의 구성을 나타낸 단면도다.
도 20은 본 발명에 관한 실시형태 2의 탄화 규소 MOSFET의 변형예 5의 구성을 나타낸 단면도다.
도 21은 본 발명에 관한 실시형태 2의 탄화 규소 MOSFET의 변형예 6의 구성을 나타낸 단면도다.
도 22는 본 발명에 관한 실시형태 2의 탄화 규소 MOSFET의 변형예 7의 구성을 나타낸 단면도다.
도 23은 본 발명에 관한 실시형태 2의 탄화 규소 MOSFET의 변형예 8의 구성을 나타낸 단면도다.
도 24는 본 발명에 관한 실시형태 2의 탄화 규소 MOSFET의 변형예 7에 있어서의 이온 주입시의 주입 이온의 퍼짐에 의한 영향을 나타낸 단면도다.
<서론>
「MOS」라고 하는 용어는, 오래전부터 금속/산화물/반도체의 접합 구조에 사용되고 있고, Metal-Oxide-Semiconductor의 두문자를 뽑은 것으로 되어 있다. 그렇지만 특히 MOS 구조를 갖는 전계 효과 트랜지스터(이하, 간단히 「MOS 트랜지스터」로 칭한다)에 있어서는, 최근의 집적화와 제조 프로세스의 개선 등의 관점에서 게이트 절연막과 게이트 전극의 재료가 개선되고 있다.
예를 들면, MOS 트랜지스터에 있어서는, 주로 소스·드레인을 자기정합적으로 형성하는 관점에서, 게이트 전극의 재료로서 금속 대신에 다결정 실리콘이 채용되기 시작하고 있다. 또한 전기적 특성을 개선하는 관점에서, 게이트 절연막의 재료로서 고유전율의 재료가 채용되는데, 이 재료는 반드시 산화물로는 한정되지는 않는다.
따라서 「MOS」라고 하는 용어는 반드시 금속/산화물/반도체의 적층 구조에만 한정되어서 채용되고 있는 것은 아니고, 본 명세서에서도 그와 같은 한정을 전제로 하지 않는다. 즉, 기술상식을 감안하여, 여기에서는 「MOS 」란 그 어원에 기인한 약어로서 뿐만 아니라, 널리 도전체/절연체/반도체의 적층 구조도 포함하는 의의를 갖는다.
<실시형태 1>
<장치 구성>
도 1은, 본 발명에 관한 실시형태 1의 탄화 규소 MOSFET(100)의 구성을 나타낸 단면도다.
도 1에 나타낸 것과 같이, 탄화 규소 MOS 트랜지스터(100)는, n형의 불순물을 포함하는 탄화 규소 기판인 반도체 기판(1)의 주면 위에 형성된 n형의 드리프트층(2)과, 드리프트층(2)의 상층부에, 선택적으로 복수 형성된 p형 웰 영역(3)과, p형 웰 영역(3)의 표면 내에 형성된 n형의 소스 영역(4)과, 소스 영역(4)에 인접하도록 p형 웰 영역(3)의 표면 내에 형성된 소스 영역(4)보다도 얕은 p형의 콘택 영역(5)을 구비하고 있다.
또한, 콘택 영역(5)의 아래쪽에 대응하는 위치로서, p형 웰 영역(3)보다 깊은 위치에, p형 웰 영역(3)의 저면에 접하도록 형성된 n형의 부가 영역(6)을 구비하고 있다. 이때, 부가 영역(6)은 평면적인 크기가 콘택 영역(5)과 동일하게 되도록 구성되어 있다.
서로에게 인접하는 p형 웰 영역(3)에 있어서는, 각각의 소스 영역(4)의 단부 가장자리부 위, p형 웰 영역(3)의 단부 가장자리부 위 및 p형 웰 영역(3) 사이의 드리프트층(2) 위를 덮도록 게이트 절연막(10)이 형성되고, 게이트 절연막(10) 위에는 게이트 전극(11)이 형성되어 있다. 그리고, 게이트 전극(11) 및 게이트 절연막(10)의 적층체를 덮도록 층간 절연막(12)이 형성되어 있다.
또한, 층간 절연막(12)을 관통하여, 콘택 영역(5)에 도달하도록 콘택홀 CH가 설치되고, 콘택홀 CH의 저부에는 실리사이드 막(13)이 형성되어 있다. 또한, 콘택홀 CH를 매립하도록 소스 전극(14)이 형성되어 있다. 그리고, 반도체 기판(1)의 이면측 주면(소스 전극(14)이 설치되는 주면과는 반대측)에는 드레인 전극(15)이 형성되어 있다. 이때, 도 1에 있어서 파선으로 사이에 끼워진 영역으로 1개의 유닛 셀 UC을 이루고 있다.
도 1에 나타낸 A-A선에서의 평면 구성을, 도 2에 나타낸 평면도를 사용하여 설명한다. 도 2에 나타낸 것과 같이, 외형이 대략 사각형인 콘택 영역(5)의 주위를 소스 영역(4)이 둘러싸고, 소스 영역(4)의 주위를 p형 웰 영역(3)이 둘러싸고 있다. 그리고, 인접하는 p형 웰 영역(3) 사이의 드리프트층(2)이 JFET 영역(7)이 된다.
이때, 서로 인접하는 p형 웰 영역(3)에 있어서는, 그것의 코너부 사이를 접속하도록 전계 완화 영역 RR가 설치되어 있다. 이것은, 복수의 p형 웰 영역(3)을 매트릭스 형상으로 설치한 경우에, 서로 인접하는 4개의 p형 웰 영역(3)이 마주보는 코너부를 대각으로 연결한 선의 교차부에 전계가 집중하는 것을 방지하기 위한 것이다.
상기한 것과 같이, 탄화 규소 MOS 트랜지스터(100)에 있어서는, 콘택 영역(5)의 아래쪽에 대응하는 위치로서, p형 웰 영역(3)보다 깊은 위치에, p형 웰 영역(3)의 저면에 접하도록 형성된 부가 영역(6)을 갖고 있다.
여기에서, 부가 영역(6)의 n형 불순물의 농도를 드리프트층(2)의 n형 불순물의 농도보다도 높아지도록 형성함으로써, 부가 영역(6)과 p형 웰 영역(3)으로 형성하는 pn 접합의 농도차가, 드리프트층(2)과 p형 웰 영역(3)으로 형성하는 pn 접합의 농도차보다도 커진다. 농도차가 큰 쪽의 pn 접합에 고전계가 걸리기 때문에, 부가 영역(6)과 p형 웰 영역(3)의 접합부에서 우선적으로 브레이크다운을 일으킬 수 있다.
소스 영역(4)이나 채널 영역의 하부(드레인 전극(15)측), JFET 영역(7)에서 브레이크다운이 일어나면, 콘택 영역(5)까지의 전류 경로 중에 있는 소스 영역(4)에도 서지 전류가 흘러 버리지만, 콘택 영역(5)의 아래쪽에서만 브레이크다운이 일어난 경우에는, 전류 경로 중에 소스 영역(4)이 존재하지 않기 때문에, 콘택 영역(5)으로 전류가 흘러 들어오기 쉬워진다.
또한, 부가 영역(6)을 n형 불순물 영역으로 함으로써, 서지 내량을 높일 수 있을 뿐만 아니라, 내장 다이오드의 저항을 낮출 수도 있다.
또한, MOSFET에 내장되는 보디 다이오드를 환류 다이오드로서 사용하는 경우, 부가 영역(6)의 불순물 농도는 드리프트층(2)보다도 고농도이므로 저항값을 낮출 수 있어, 통전시의 환류 다이오드의 온 전압이 작아진다고 하는 효과도 있다.
<제조방법>
다음에, 도 1을 참조하면서, 제조공정을 도시한 도 3∼도 6을 사용하여, 탄화 규소 MOS 트랜지스터(100)의 제조방법에 대해 설명한다.
이때, 이하의 설명에서는 부가 영역(6)을 불순물 영역의 형성공정의 최후에 행하는 것으로 하고, 도 3은, 부가 영역(6)의 형성공정을 도시한 도면이다. 이때, 부가 영역(6) 이외의 불순물 영역은 종래의 제조방법으로 실현되므로, 도면을 사용한 설명은 생략한다.
우선, 반도체 기판(1)으로서 n형의 불순물을 포함하는 탄화 규소 기판을 준비한다. 여기에서, 반도체 기판(1)의 재료로서는 탄화 규소 이외에, 규소(Si)에 비해 밴드갭이 큰 와이드 밴드갭 반도체를 사용하는 것이 가능하고, 기타의 와이드 밴드갭 반도체로서는, 예를 들면, 질화 갈륨계 재료, 질화 알루미늄계 재료, 다이아몬드 등을 들 수 있다.
이와 같은 와이드 밴드갭 반도체를 기판 재료로서 구성되는 스위칭 디바이스나 다이오드는, 내전압성이 높고, 허용 전류밀도도 높기 때문에, 실리콘 반도체장치에 비해 소형화가 가능하고, 이들 소형화된 스위칭 디바이스나 다이오드를 사용함으로써, 이들 디바이스를 짜넣은 반도체장치 모듈의 소형화가 가능해진다.
또한, 내열성도 높기 때문에, 히트싱크의 방열 핀의 소형화와, 수냉이 아니라 공냉에 의한 냉각도 가능해져, 반도체장치 모듈의 소형화가 한층 더 가능해진다.
또한, 반도체 기판(1)의 면 방위는, c축 방향에 대해 8°이하로 경사져 있어도 되고, 경사지지 않고 있어도 되고, 또한, 어떤 면 방위를 갖고 있어도 된다.
그리고, 에피택셜 결정성장에 의해 반도체 기판(1)의 주면의 상부에 n형의 탄화 규소 에피택셜층을 형성해서 드리프트층(2)으로 한다. 여기에서, 드리프트층(2)의 불순물 농도는, 예를 들면, 1×1015cm-3∼5×1016cm-3의 범위다.
다음에, 드리프트층(2)의 주면 위에 레지스트재를 도포하고(또는 실리콘 산화막을 형성하고), 포토리소그래피(및 에칭)에 의해 패터닝하여, p형 웰 영역(3)에 대응하는 부분이 개구부로 된 주입 마스크를 형성하고, 그 후에 해당 주입 마스크를 사용하여, p형의 불순물의 이온 주입을 행하여 p형 웰 영역(3)을 형성한다.
여기에서, p형 웰 영역(3)의 농도는, 예를 들면, 5×1017cm-3∼1×1019cm-3의 범위다.
다음에, 드리프트층(2)의 주면 위에 레지스트재를 도포하고(또는 실리콘 산화막을 형성하고), 포토리소그래피(및 에칭)에 의해 패터닝하여, 소스 영역(4)에 대응하는 부분이 개구부로 된 주입 마스크를 형성하고, 해당 주입 마스크를 사용하여 n형의 불순물의 이온 주입을 행하여, 소스 영역(4)을 형성한다.
여기에서, 소스 영역(4)의 깊이에 관해서는, 그것의 저면이 p형 웰 영역(3)의 저면을 초과하지 않는 깊이로 설정되고, 그것의 농도는, 예를 들면, 1×1019cm-3∼1×1020cm-3의 범위다.
다음에, 드리프트층(2)의 주면 위에 레지스트재를 도포하고(또는 실리콘 산화막을 형성하고), 포토리소그래피(및 에칭)에 의해 패터닝하여, 도 3에 나타낸 것과 같이, 콘택 영역(5)에 대응하는 부분이 개구부로 된 주입 마스크 RM1을 형성하고, 해당 주입 마스크를 사용해서 p형의 불순물의 이온 주입을 행하여, p형 웰 영역(3)에 콘택 영역(5)을 형성한다.
콘택 영역(5)은, 웰 영역(3)과 실리사이드 막(13)의 양호한 접촉을 실현하기 위한 영역이며, 웰 영역(3)의 불순물 농도보다도 높은 불순물 농도를 갖도록 형성된다. 콘택 영역(5)의 농도는, 예를 들면, 1×1020cm-3∼1×1021cm-3의 범위다.
그후, 주입 마스크 RM1을 다시 사용하여, n형의 불순물의 이온 주입을 행하여, 콘택 영역(5)의 아래쪽에 대응하는 위치로서, p형 웰 영역(3)보다 깊은 위치에, p형 웰 영역(3)의 저면에 접하도록 부가 영역(6)을 형성한다. 부가 영역(6)의 농도는, 예를 들면, 1×1016cm-3∼1×1018cm-3의 범위다.
이때, 상기에서는 부가 영역(6)을 불순물 영역의 형성공정의 최후에 행하는 것으로서 설명했지만, 최후가 아니어도 되고, 또한, 다른 불순물 영역의 형성공정도 상기한 순서에 한정되는 것은 아니다.
이때, 콘택 영역(5)과 부가 영역(6)의 형성을 연속해서 행하는 경우에는, 공통의 주입 마스크를 사용할 수 있으므로, 주입 마스크의 형성공정을 삭감할 수 있다.
모든 불순물 영역에 대해 이온 주입공정이 종료한 후, 활성화 어닐 처리를 행하여, 이온 주입 된 불순물의 활성화 및 이온 주입시에 형성된 결정 결함을 회복시킨다.
다음에, 도 4에 나타낸 공정에 있어서, 드리프트층(2)의 주면 전체면에 걸치도록 실리콘 산화막(101)을, 예를 들면 열산화나 CVD(화학기상성장)법, 혹은 열산화 후에 CVD법을 행하는 것에 의해 형성한다.
다음에, 실리콘 산화막(101) 위에 예를 들면 폴리실리콘 막을 CVD법에 의해 형성하고, 해당 폴리실리콘 막과 실리콘 산화막(101)의 적층막 위에 레지스트재를 도포하여, 포토리소그래피에 의해 패터닝하여, 게이트 전극(11)에 대응하는 부분 이외가 개구부로 된 에칭 마스크를 형성하고, 해당 에칭 마스크를 사용해서 폴리실리콘 막을 에칭함으로써, 도 5에 나타낸 것과 같이, 게이트 전극(11)을 패터닝한다. 이 단계에서는, 실리콘 산화막(101)은 패터닝되지 않고 남아 있다.
그후, 도 5에 나타낸 공정에 있어서, 게이트 전극(11) 및 실리콘 산화막(101)을 덮도록, 드리프트층(2)의 주면 전체면에 걸치도록 예를 들면 CVD법에 의해 TEOS(tetraethyl orthosilicate) 산화막을 형성해서 층간 절연막(121)을 얻는다.
다음에, 도 6에 나타낸 공정에 있어서, 층간 절연막(121) 위에 레지스트재를 도포하고, 포토리소그래피에 의해 패터닝하여, 콘택 영역(5)과, 그 근방의 소스 영역(4)의 상부에 대응하는 부분이 개구부로 된 에칭 마스크를 형성하고, 해당 에칭 마스크를 사용해서 콘택 영역(5)과, 그 근방의 소스 영역(4)의 상부가 노출하도록 층간 절연막(121) 및 실리콘 산화막(101)을 패터닝해서 게이트 절연막(10), 층간 절연막(12) 및 콘택홀 CH를 형성한다.
그후, 콘택홀 CH의 저부에, 살리사이드 공정에 의해 NiSi(니켈 실리사이드)을 형성해서 실리사이드 막(13)을 얻는다. 이때, 반도체 기판(1)의 이면측 주면 전체면에는 NiSi막을 스퍼터링법과 RTA(Rapid Thermal Annealing)에 의해 형성한다.
그리고, 콘택홀 CH를 매립하는 동시에 층간 절연막(12) 위를 덮도록 스퍼터링법에 의해 티타늄(Ti) 막 및 알루미늄(Al) 막을 이 순서로 형성해서 소스 전극(14)(미도시)을 얻는다.
또한, 반도체 기판(1)의 이면측의 NiSi막 위에는, 스퍼터링법에 의해 Ni막 및 Au 막을 이 순차적으로 형성해서 드레인 전극(15)을 얻음으로써, 도 1에 나타낸 탄화 규소 MOS 트랜지스터(100)를 얻는다.
이때, 도 1에는 도시하고 있지 않지만, 게이트 전극의 패드, 필드 산화막, 보호막 등을 형성해서 탄화 규소 MOS 트랜지스터(100)가 완성된다.
탄화 규소 반도체 장치에서는 n형의 불순물로서 일반적으로 P(인) 또는 N(질소)을 사용하지만, 가벼운 N을 사용함으로써, 비교적 작은 주입 에너지로 부가 영역(6)을 형성할 수 있다.
또한, 상기에서는 탄화 규소 MOS 트랜지스터(100)에 대해 설명했지만, 반도체 기판(1)을 p형의 탄화 규소 기판으로 하거나, 혹은 n형의 탄화 규소 기판의 이면에 p형의 SiC층을 형성하면 IGBT(Insulated Gate Bipolar Transistor)을 얻을 수 있다.
<변형예 1>
이상 설명한 실시형태 1의 변형예 1에 대해 도 7을 사용하여 설명한다. 도 7은 변형예 1에 관한 탄화 규소 MOS 트랜지스터(100)A의 구성을 나타낸 단면도다. 이때, 도 1에 나타낸 탄화 규소 MOS 트랜지스터(100)와 동일한 구성에 대해서는 동일한 부호를 붙이고, 중복하는 설명은 생략한다.
도 7에 나타낸 것과 같이, 탄화 규소 MOS 트랜지스터(100A)는, 콘택 영역(5)의 아래쪽에 대응하는 위치로서, p형 웰 영역(3)보다 깊은 위치에, p형 웰 영역(3)의 저면에 접하도록 형성된 n형의 부가 영역(6A)을 구비하고 있다. 이때, 부가 영역(6A)은 평면적인 크기가 콘택 영역(5)보다도 작아지도록 구성되어 있다.
이와 같은 구성을 채용함으로써, 부가 영역(6A)과 p형 웰 영역(3)의 pn 접합부에서 발생한 서지 전류가 퍼져도 소스 영역(4)으로 흘러 들어오기 어려워져, 직접적으로 콘택 영역(5)에 흐르게 되어, 기생 바이폴라 동작이 일어나기 어려워진다.
즉, 부가 영역(6A)으로부터의 서지 전류의 퍼짐 각도가 예를 들면 45도(실제로는 45도 이하)인 경우, 콘택 영역(5)의 저면으로부터 p형 웰 영역(3)의 저면까지의 거리 b와 같은 거리만큼 수평 방향(반도체 기판(1)의 주면을 따른 방향)으로 전류가 퍼진다. 따라서, 소스 영역(4)에 서지 전류가 흘러 들어오는 것을 완전히 방지하기 위해서는, 유닛 셀 UC에 있어서, 콘택 영역(5)의 수평 방향의 길이 a에 비해 거리 b만큼 부가 영역(6A)의 평면적인 크기를 작게 하면 된다. 더욱 구체적으로는, 콘택 영역(5)과 소스 영역(4)의 접합부의 위치보다, 부가 영역(6A)의 단부면의 위치가 거리 b만큼 내측에 위치하도록 부가 영역(6A)을 형성하면 된다.
이때, 평면적인 크기가 콘택 영역(5)보다도 작은 부가 영역(6A)을 형성하기 위해서는, 부가 영역(6A) 형성용의 주입 마스크는, 콘택 영역(5) 형성용의 주입 마스크와는 별도로 새롭게 작성하게 된다.
<변형예 2>
다음에, 실시형태 1의 변형예 2에 대해 도 8을 사용하여 설명한다. 도 8은 변형예 2에 관한 탄화 규소 MOS 트랜지스터(100B)의 구성을 나타낸 단면도다. 이때, 도 1에 나타낸 탄화 규소 MOS 트랜지스터(100)와 동일한 구성에 대해서는 동일한 부호를 붙이고, 중복하는 설명은 생략한다.
도 8에 나타낸 것과 같이, 탄화 규소 MOS 트랜지스터(100B)는, 콘택 영역(5)의 아래쪽에 대응하는 위치로서, p형 웰 영역(3)보다 깊은 위치에, p형 웰 영역(3)의 저면에 접하도록 형성된 n형의 부가 영역(6B)을 구비하고 있다. 이때, 부가 영역(6B)은 평면적인 크기가 콘택 영역(5)보다도 커지도록 구성되어 있다.
이와 같은 구성을 채용함으로써, 부가 영역(6B)과 p형 웰 영역(3)의 pn 접합부의 면적이 넓어져, 보다 큰 서지 전류를 흘리는 것이 가능해져, 서지 내량을 증가시킬 수 있다.
단, 콘택 영역(5)에 흘러 들어오는 서지 전류보다도 소스 영역(4)에 흘러 들어오는 서지 전류가 작아지도록, 부가 영역(6B)의 평면적인 크기를 결정한다. 즉, 부가 영역(6B)으로부터의 서지 전류의 퍼짐 각도가 예를 들면 45도(실제로는 45도 이하)인 경우, 콘택 영역(5)의 저면으로부터 p형 웰 영역(3)의 저면까지의 거리 b와 같은 거리만큼 수평 방향(반도체 기판(1)의 주면을 따른 방향)으로 전류가 퍼진다. 따라서, 유닛 셀 UC에 있어서, 콘택 영역(5)의 수평 방향의 길이 a의 2배보다 거리 b만큼 작아지도록 부가 영역(6B)의 평면적인 크기를 설정하면 된다.
이때, 평면적인 크기가 콘택 영역(5)보다도 큰 부가 영역(6B)을 형성하기 위해서는, 부가 영역(6B) 형성용의 주입 마스크는, 콘택 영역(5) 형성용의 주입 마스크와는 별도로 새롭게 작성하게 된다.
<변형예 3>
다음에, 실시형태 1의 변형예 3에 대해 도 9를 사용하여 설명한다. 도 9는 변형예 3에 관한 탄화 규소 MOS 트랜지스터(100C)의 구성을 나타낸 단면도다. 이때, 도 1에 나타낸 탄화 규소 MOS 트랜지스터(100)와 동일한 구성에 대해서는 동일한 부호를 붙이고, 중복하는 설명은 생략한다.
도 9에 나타낸 것과 같이, 탄화 규소 MOS 트랜지스터(100C)는, 콘택 영역(5)이 오목부 CP에 설치되고, 그것의 표면이 소스 영역(4)의 표면보다 후퇴한 형상으로 되어 있다. 따라서, 오목부 CP 위로부터 부가 영역(6) 형성을 위한 이온 주입을 행함으로써, 도 1에 나타낸 탄화 규소 MOS 트랜지스터(100)에서의 부가 영역(6)의 형성에 비해, 보다 적은 주입 에너지로 부가 영역(6)을 형성할 수 있다.
이때, 오목부 CP의 깊이는, 콘택 영역(5)이 p형 웰 영역(3)을 관통하지 않도록 하기 위해, 최저한, 콘택 영역(5)의 아래에, 콘택 영역(5)의 두께에 해당하는 크기만큼 p형 웰 영역이 남도록 오목부 CP의 깊이를 결정한다.
이때, 오목부 CP의 형성을 위한 에칭 마스크는, 도 3에 나타낸 콘택 영역(5) 및 부가 영역(6) 형성을 위한 주입 마스크 RM1과 겸용할 수 있고, 그 경우에는 공정수를 삭감할 수 있다. 이때, 주입 마스크 RM1을 실리콘 산화막으로 구성하면, 상기 겸용은 가능하다.
<변형예 4>
다음에, 실시형태 1의 변형예 4에 대해 도 10을 사용하여 설명한다. 도 10은 변형예 4에 관한 탄화 규소 MOS 트랜지스터(100)D의 구성을 나타낸 단면도다. 이때, 도 1에 나타낸 탄화 규소 MOS 트랜지스터(100)와 동일한 구성에 대해서는 동일한 부호를 붙이고, 중복하는 설명은 생략한다.
도 10에 나타낸 것과 같이, 탄화 규소 MOS 트랜지스터(100D)는, 콘택 영역(5)의 아래쪽에 대응하는 위치로서, p형 웰 영역(3)보다 깊은 위치에, p형 웰 영역(3)의 저면에 접하도록 형성된 n형의 부가 영역(6A)을 구비하고 있다. 이때, 부가 영역(6A)은 평면적인 크기가 콘택 영역(5)보다도 작아지도록 구성되어 있다.
이와 같은 구성을 취함으로써, 부가 영역(6A)과 p형 웰 영역(3)의 pn 접합부에서 발생한 서지 전류가 퍼져도 소스 영역(4)에 흘러 들어오기 어려워져, 직접적으로 콘택 영역(5)에 흐르게 되어, 기생 바이폴라 동작이 일어나기 어려워진다.
또한, 탄화 규소 MOS 트랜지스터(100D)는, 콘택 영역(5)이 오목부 CP에 설치되고, 그것의 표면이 소스 영역(4)의 표면보다 후퇴한 형상으로 되어 있다. 따라서, 오목부 CP 위로부터 부가 영역(6) 형성을 위한 이온 주입을 행함으로써, 도 1에 나타낸 탄화 규소 MOS 트랜지스터(100)에서의 부가 영역(6)의 형성에 비해, 보다 적은 주입 에너지로 부가 영역(6A)을 형성할 수 있다.
이때, 오목부 CP을 콘택 영역(5)의 전체면에 설치하는 구성으로 하면, 오목부 CP의 형성을 위한 에칭 마스크는, 콘택 영역(5) 형성을 위한 주입 마스크와 겸용할 수 있어, 공정수를 삭감할 수 있다.
또한, 오목부 CP을 부가 영역(6A)의 윗쪽에 해당하는 위치에 설치하는 구성으로 하면, 도 3에 나타낸 부가 영역(6) 형성을 위한 주입 마스크 RM1과 겸용할 수 있어, 공정수를 삭감할 수 있다. 이때, 상기 어떤 경우도 주입 마스크를 실리콘 산화막이나 레지스트재로 구성하면, 상기 겸용은 가능하다.
<변형예 5>
다음에, 실시형태 1의 변형예 5에 대해 도 11을 사용하여 설명한다. 도 11은 변형예 5에 관한 탄화 규소 MOS 트랜지스터(100E)의 구성을 나타낸 단면도다. 이때, 도 1에 나타낸 탄화 규소 MOS 트랜지스터(100)와 동일한 구성에 대해서는 동일한 부호를 붙이고, 중복하는 설명은 생략한다.
도 11에 나타낸 것과 같이, 탄화 규소 MOS 트랜지스터(100E)는, 콘택 영역(5)의 아래쪽에 대응하는 위치로서, p형 웰 영역(3)보다 깊은 위치에, p형 웰 영역(3)의 저면에 접하도록 형성된 n형의 부가 영역(6B)을 구비하고 있다. 이때, 부가 영역(6B)은 평면적인 크기가 콘택 영역(5)보다도 커지도록 구성되어 있다.
이와 같은 구성을 채용함으로써, 부가 영역(6B)과 p형 웰 영역(3)의 pn 접합부의 면적이 넓어져, 보다 큰 서지 전류를 흘리는 것이 가능해져, 서지 내량을 증가시킬 수 있다.
또한, 탄화 규소 MOS 트랜지스터(100E)는, 콘택 영역(5) 위 전체와, 그 주위의 소스 영역(4)의 단부 가장자리부에 미치는 오목부 CP을 갖고 있다. 따라서, 오목부 CP 위로부터 부가 영역(6B) 형성을 위한 이온 주입을 행함으로써, 도 1에 나타낸 탄화 규소 MOS 트랜지스터(100)에서의 부가 영역(6)의 형성에 비해, 보다 적은 주입 에너지로 부가 영역(6B)을 형성할 수 있다.
이때, 오목부 CP을 콘택 영역(5)의 전체면에 설치하는 구성으로 하면, 오목부 CP의 형성을 위한 에칭 마스크는, 콘택 영역(5) 형성을 위한 주입 마스크와 겸용할 수 있어, 공정수를 삭감할 수 있다.
또한, 오목부 CP을 부가 영역(6B)의 윗쪽에 해당하는 위치에 설치하는 구성으로 하면, 오목부 CP의 형성을 위한 에칭 마스크는, 부가 영역(6B) 형성을 위한 주입 마스크와 겸용할 수 있어, 공정수를 삭감할 수 있다. 이때, 상기 주입 마스크를 실리콘 산화막이나 레지스트재로 구성하면, 상기 겸용은 가능하다.
<변형예 6>
다음에, 실시형태 1의 변형예 6에 대해 도 12를 사용하여 설명한다. 도 12는 변형예 6에 관한 탄화 규소 MOS 트랜지스터(100F)의 구성을 나타낸 단면도다. 이때, 도 1에 나타낸 탄화 규소 MOS 트랜지스터(100)와 동일한 구성에 대해서는 동일한 부호를 붙이고, 중복하는 설명은 생략한다.
도 12에 나타낸 것과 같이, 탄화 규소 MOS 트랜지스터(100F)는, 콘택 영역(5)이 오목부 CP에 설치되고, 그것의 표면이 소스 영역(4)의 표면보다 후퇴한 형상으로 되어 있다. 그리고, 해당 오목부 CP의 하부에 해당하는 부분의 p형 웰 영역(3)이, 다른 부분보다도 반도체 기판(1)측으로 돌출한 볼록부 DP을 갖는 구성으로 되고, 부가 영역(6)은, 해당 볼록부 DP의 저면에 접하도록 형성되어 있다.
이와 같은 형상의 p형 웰 영역(3)은, 드리프트층(2) 위에 오목부 CP을 형성한 후에, p형 웰 영역(3) 형성을 위한 이온 주입을 행함으로써 얻을 수 있다.
또한, 오목부 CP의 형성을 위한 에칭 마스크를 주입 마스크로서 겸용하여, 콘택 영역(5) 및 부가 영역(6)을 형성하는 것이 가능해서, 공정수를 삭감할 수 있다.
상기한 것과 같은 구성을 취함으로써, JFET 영역(7)보다도 깊은 위치에 p형 웰 영역(3)과 부가 영역(6)의 pn 접합부가 형성되게 되어, 드리프트층(2)의 실효적인 두께가 얇아지고, 공핍층이 반도체 기판(1)에 이르기 쉬워진다. 이 때문에, p형 웰 영역(3)과 부가 영역(6)의 pn 접합부에는, 드리프트층(2)과 p형 웰 영역(3)의 pn 접합부보다도 고전계가 걸리게 된다. 이 결과, p형 웰 영역(3)과 부가 영역(6)의 pn 접합부에서의 브레이크다운이 보다 우선적으로 일어나기 쉬워지고, 서지 전류가 콘택 영역(5)으로 보다 흘러 들어오기 쉬워져 기생 바이폴라 동작이 일어나기 어려워진다.
이때, 상기에서는, 부가 영역(6)의 평면적인 크기가 콘택 영역(5)과 같은 구성을 나타냈지만, 도 10에 도시되는 탄화 규소 MOS 트랜지스터(100D)와 같이 콘택 영역(5)의 평면적인 크기보다 작은 부가 영역(6A)을 설치하도록 하여도 된다.
또한, 도 11에 도시되는 탄화 규소 MOS 트랜지스터(100E)와 같이 콘택 영역(5)의 평면적인 크기보다 큰 부가 영역(6B)을 설치하여도 된다. 단, 이 경우에는, 콘택 영역(5) 위 전체와, 그 주위의 소스 영역(4)의 단부 가장자리부에 미치는 오목부 CP을 갖고, 또한, p형 웰 영역(3)의 볼록부 DP도, 해당 오목부 CP에 대응해서 넓게 형성되게 된다.
<변형예 7>
다음에, 실시형태 1의 변형예 7에 대해 도 13을 사용하여 설명한다. 도 13은 변형예 7에 관한 탄화 규소 MOS 트랜지스터(100G)의 구성을 나타낸 단면도다. 이때, 도 1에 나타낸 탄화 규소 MOS 트랜지스터(100)와 동일한 구성에 대해서는 동일한 부호를 붙이고, 중복하는 설명은 생략한다.
도 13에 나타낸 것과 같이, 탄화 규소 MOS 트랜지스터(100G)는, 소스 영역(4)에 인접하는 p형의 콘택 영역(50)이 p형 웰 영역(3)과 동등한 깊이를 갖도록 구성되고, 콘택 영역(50)의 저면에 접하도록 부가 영역(6)이 형성되어 있다.
이와 같이, 콘택 영역(50)과 부가 영역(6)으로 형성되는 pn 접합부는, 콘택 영역(50) 쪽이 p형 웰 영역(3)보다도 p형 불순물의 농도가 높으므로, p형 웰 영역(3)과 부가 영역(6)으로 형성되는 pn 접합부와 비교해서 전계강도가 높아진다. 이 때문에, 콘택 영역(50)과 부가 영역(6)으로 형성되는 pn 접합부에서의 브레이크다운이 보다 우선적으로 일어나기 쉬워지고, 서지 전류가 콘택 영역(50)으로 보다 흘러 들어오기 쉬워져 기생 바이폴라 동작이 일어나기 어려워진다.
<실시형태 2>
<장치 구성>
도 14는, 본 발명에 관한 실시형태 2의 탄화 규소 MOSFET(200)의 구성을 나타낸 단면도다. 이때, 도 1에 나타낸 탄화 규소 MOSFET(100)과 동일한 구성에 대해서는 동일한 부호를 붙이고, 중복하는 설명은 생략한다.
도 14에 나타낸 것과 같이, 탄화 규소 MOS 트랜지스터(200)는, 인접하는 p형 웰 영역(3) 사이의 JFET 영역에 해당하는 부분에, 드리프트층(2)보다도 고농도로 n형 불순물을 갖는 n형 웰 영역(8)을 구비하고 있다.
또한, 콘택 영역(5)의 아래쪽에 대응하는 위치로서, p형 웰 영역(3)보다 깊은 위치에, p형 웰 영역(3)의 저면에 접하도록 형성된 n형의 부가 영역(6)을 구비하고 있다. 이때, 부가 영역(6)은 평면적인 크기가 콘택 영역(5)과 같아지도록 구성되어 있다.
여기에서, 부가 영역(6)의 n형 불순물의 농도를 드리프트층(2)의 n형 불순물의 농도보다도 높아지도록 형성함으로써, 부가 영역(6)과 p형 웰 영역(3)으로 형성하는 pn 접합의 농도차가, 드리프트층(2)과 p형 웰 영역(3)으로 형성하는 pn 접합의 농도차보다도 커진다. 농도차가 큰 쪽의 pn 접합에 고전계가 걸리기 때문에, 부가 영역(6)과 p형 웰 영역(3)의 접합부에서 우선적으로 브레이크다운을 일으킬 수 있다.
또한, JFET 영역에 드리프트층(2)보다도 고농도의 n형 웰 영역(8)을 설치함으로써 JFET 영역의 전기 저항을 낮출 수 있다.
이때, 부가 영역(6)을 설치하는 목적은, n형 웰 영역(8)을 설치한 구성에 있어서, p형 웰 영역(3)의 코너부가 아니고, 부가 영역(6)에서 브레이크다운이 발생하기 쉽게 하기 위해서이다. 부가 영역(6)에서 브레이크다운을 일으킴으로써, 서지 전류를 콘택 영역(5)으로 추출하기 쉬워진다.
이때, 도 7을 사용하여 설명한 실시형태 1의 변형예 1의 탄화 규소 MOSFET 100A와 같이, 부가 영역 6 대신에 평면적인 크기가 콘택 영역(5)보다도 작은 부가 영역 6A를 설치하는 구성으로 하여도 된다.
이와 같은 구성을 채용함으로써, 부가 영역 6A와 p형 웰 영역(3)의 pn 접합부에서 발생한 서지 전류가 퍼져도 소스 영역(4)으로 흘러 들어오기 어려워져, 직접적으로 콘택 영역(5)으로 흐르게 되어, 기생 바이폴라 동작이 일어나기 어려워진다.
또한, 도 8을 사용하여 설명한 실시형태 1의 변형예 2의 탄화 규소 MOSFET 100B와 같이, 부가 영역 6 대신에 평면적인 크기가 콘택 영역(5)보다도 큰 부가 영역 6B를 설치하는 구성으로 하여도 된다.
이와 같은 구성을 채용함으로써, 부가 영역 6B와 p형 웰 영역(3)의 pn 접합부의 면적이 넓어져, 보다 큰 서지 전류를 흘리는 것이 가능해져, 서지 내량을 증가시킬 수 있다.
<제조방법>
다음에, 도 14를 참조하면서, 제조공정을 도시한 도면 15를 사용하여, 탄화 규소 MOS 트랜지스터(200)의 제조방법에 대해 설명한다.
이때, 이하의 설명에서는 부가 영역(6)을 불순물 영역의 형성공정의 최후에 행하는 것으로 하고, 도 15는, 부가 영역(6)의 형성공정을 도시한 도면이다. 이때, 부가 영역(6) 이외의 불순물 영역은 종래의 제조방법으로 실현되므로, 도면을 사용한 설명은 생략한다.
우선, n형의 불순물을 포함하는 탄화 규소 기판 등의 반도체 기판(1)을 준비한다. 그리고, 에피택셜 결정성장에 의해 반도체 기판(1)의 주면의 상부에 n형의 탄화 규소 에피택셜층을 형성해서 드리프트층(2)으로 한다. 여기에서, 드리프트층(2)의 불순물 농도는, 예를 들면, 1×1015cm-3∼5×1016cm-3의 범위다.
다음에, 드리프트층(2)의 주면 위에 레지스트재를 도포하고(또는 실리콘 산화막을 형성하고), 포토리소그래피(및 에칭)에 의해 패터닝하여, p형 웰 영역(3)에 대응하는 부분이 개구부로 된 주입 마스크를 형성하고, 그후, 해당 주입 마스크를 사용하여, p형의 불순물의 이온 주입을 행하여 p형 웰 영역(3)을 형성한다.
여기에서, p형 웰 영역(3)의 농도는, 예를 들면, 5×1017cm-3∼1×1019cm-3의 범위다.
다음에, 드리프트층(2)의 주면 위에 레지스트재를 도포하고(또는 실리콘 산화막을 형성하고), 포토리소그래피(및 에칭)에 의해 패터닝하여, 소스 영역(4)에 대응하는 부분이 개구부로 된 주입 마스크를 형성하고, 해당 주입 마스크를 사용해서 n형의 불순물의 이온 주입을 행하여, 소스 영역(4)을 형성한다.
여기에서, 소스 영역(4)의 깊이에 관해서는, 그것의 저면이 p형 웰 영역(3)의 저면을 초과하지 않는 깊이로 설정되고, 그것의 농도는, 예를 들면, 1×1019cm-3∼1×1020cm-3의 범위다.
다음에, 드리프트층(2)의 주면 위에 레지스트재를 도포하고(또는 실리콘 산화막을 형성하고), 포토리소그래피(및 에칭)에 의해 패터닝하여, n형 웰 영역(8)에 대응하는 부분이 개구부로 된 주입 마스크를 형성하고, 해당 주입 마스크를 사용해서 n형의 불순물의 이온 주입을 행하여, 드리프트층(2)의 표면 내에 n형 웰 영역(8)을 형성한다. 그것의 농도는, 예를 들면, 1×1016cm-3∼1×1018cm-3의 범위다.
다음에, 드리프트층(2)의 주면 위에 레지스트재를 도포하고(또는 실리콘 산화막을 형성하고), 포토리소그래피(및 에칭)에 의해 패터닝하여, 도 15에 나타낸 것과 같이, 콘택 영역(5)에 대응하는 부분이 개구부로 된 주입 마스크 RM2을 형성하고, 해당 주입 마스크를 사용해서 p형의 불순물의 이온 주입을 행하여, p형 웰 영역(3)에 콘택 영역(5)을 형성한다.
콘택 영역(5)은, 웰 영역(3)과 실리사이드 막(13)의 양호한 접촉을 실현하기 위한 영역이며, 웰 영역(3)의 불순물 농도보다도 높은 불순물 농도를 갖도록 형성된다. 콘택 영역(5)의 농도는, 예를 들면, 1×1020cm-3∼1×1021cm-3의 범위다.
그후, 주입 마스크 RM2을 다시 사용하여, n형의 불순물의 이온 주입을 행하여, 콘택 영역(5)의 아래쪽에 대응하는 위치로서, p형 웰 영역(3)보다 깊은 위치에, p형 웰 영역(3)의 저면에 접하도록 부가 영역(6)을 형성한다. 부가 영역(6)의 농도는, 예를 들면, 1×1016cm-3∼1×1018cm-3의 범위다.
이때, 각 불순물 영역은 각각 전술한 농도 범위를 만족하는 동시에, 드리프트층(2)<n형 웰 영역(8)<부가 영역(6)이라고 하는 농도관계를 만족하도록 한다. 단, 나중에 설명하는 것과 같이 n형 웰 영역(8)과 부가 영역(6)을 동시에 형성하는 경우에는 n형 웰 영역(8) 및 부가 영역(6)의 불순물 농도 및 주입 깊이는 같아진다.
이때, 상기에서는 부가 영역(6)을 불순물 영역의 형성공정의 최후에 행하는 것으로서 설명했지만, 최후가 아니어도 되고, 또한, 다른 불순물 영역의 형성공정도 상기한 순서에 한정되는 것은 아니다.
이때, 콘택 영역(5)과 부가 영역(6)의 형성을 연속해서 행하는 경우에는, 공통의 주입 마스크를 사용할 수 있으므로, 주입 마스크의 형성공정을 삭감할 수 있다.
또한, 부가 영역(6) 및 n형 웰 영역(8)의 불순물 농도와 주입 깊이를 동일하게 하는 경우에는, 부가 영역(6) 및 n형 웰 영역(8)에의 불순물의 이온 주입은, 동일한 주입 마스크를 사용해서 동시에 형성해도 된다. 그 경우에는, 콘택 영역(5)의 형성은 부가 영역(6)과 동일한 주입 마스크를 사용하는 것은 불가능하므로, 별개로 주입 마스크를 형성하게 된다.
모든 불순물 영역에 대해 이온 주입공정이 종료한 후, 활성화 어닐 처리를 행하여, 이온 주입된 불순물의 활성화 및 이온 주입시에 형성된 결정 결함을 회복시킨다.
그후, 실시형태 1에 있어서, 도 4∼도 6을 사용하여 설명한 공정을 거쳐, 탄화 규소 MOS 트랜지스터(200)를 얻는다.
또한, 상기에서는 탄화 규소 MOS 트랜지스터(200)에 대해 설명했지만, 반도체 기판(1)을 p형의 탄화 규소 기판으로 하거나, 혹은 n형의 탄화 규소 기판의 이면에 p형의 SiC층을 형성하면 IGBT를 얻을 수 있다.
<변형예 1>
이상 설명한 실시형태 2의 변형예 1에 대해 도 16을 사용하여 설명한다. 도 16은 변형예 1에 관한 탄화 규소 MOS 트랜지스터(200A)의 구성을 나타낸 단면도다. 이때, 도 14에 나타낸 탄화 규소 MOS 트랜지스터(200)와 동일한 구성에 대해서는 동일한 부호를 붙이고, 중복하는 설명은 생략한다.
도 16에 나타낸 것과 같이, 탄화 규소 MOS 트랜지스터(200A)는, 콘택 영역(5)의 아래쪽에 대응하는 위치로서, p형 웰 영역(3)보다 깊은 위치에, p형 웰 영역(3)의 저면에 접하도록 형성된 n형의 부가 영역(6C)을 구비하고 있다. 부가 영역(6C)은 평면적인 크기가 콘택 영역(5)과 같아지도록 구성되어 있고, 그것의 불순물 농도는, n형 웰 영역(8)보다도 고농도로 되어 있다.
이와 같이 구성함으로써, n형 웰 영역(8)과 p형 웰 영역(3)으로 형성하는 pn 접합부의 농도차보다도, 부가 영역(6C)과 p형 웰 영역(3)으로 형성하는 pn 접합부의 농도차 쪽이 커진다. 농도차가 큰 쪽의 pn 접합부에 의해 높은 전계가 걸리기 때문에, 부가 영역(6C)과 p형 웰 영역(3)의 접합부에서 우선적으로 브레이크다운을 일으킬 수 있어, 콘택 영역(5)으로 서지 전류가 흘러 들어오기 쉬워진다.
이때, 불순물 농도와 pn 접합부에 걸리는 전계는 비례 관계에 있어, 예를 들면 불순물 농도를 20% 높게 하면 전계는 약 20% 강해진다. 따라서, 부가 영역(6C)의 불순물 농도를 어느 정도 높일지는, 서지 내량을 어느 정도로 할지에 따라 결정하면 된다.
여기에서, 도 16에 나타낸 것과 같이, 부가 영역(6C)을 n형 웰 영역(8)보다도 깊은 위치에 이르도록 형성한 경우에는, MOSFET에 내장되는 보디 다이오드를 환류 다이오드로서 사용한 경우에, 통전시의 환류 다이오드의 온 전압이 저하한다고 하는 효과도 발휘한다. 즉, 주입 깊이를 깊게 함으로써 그것의 불순물 영역의 저항이 내려가, 드리프트층(2)을 포함한 전체의 저항이 내려가 환류 다이오드의 온 전압이 저하한다.
또한, 환류 다이오드의 온 전압 저하(저항 저감)의 효과는, 부가 영역(6C)의 불순물 농도에도 의존하고 있다. 즉, 불순물 영역의 저항은 불순물 농도에 반비례하고 있기 때문에, 불순물 농도를 2배로 한 경우에는 대략 절반이 된다.
따라서, 부가 영역(6C)과 같이 불순물 농도를 높이는 동시에 주입 깊이를 깊게 함으로써, 동반상승 효과에 의해 환류 다이오드의 온 전압의 저감 효과가 보다 높아지게 된다.
이때, 부가 영역(6C) 형성을 위한 주입 마스크는, 콘택 영역(5) 형성을 위한 주입 마스크와 겸용할 수 있고, 그 경우는 공정수를 삭감할 수 있다.
<변형예 2>
다음에, 실시형태 2의 변형예 2에 대해 도 17을 사용하여 설명한다. 도 17은 변형예 2에 관한 탄화 규소 MOS 트랜지스터(200B)의 구성을 나타낸 단면도다. 이때, 도 14에 나타낸 탄화 규소 MOS 트랜지스터(200)와 동일한 구성에 대해서는 동일한 부호를 붙이고, 중복하는 설명은 생략한다.
도 17에 나타낸 것과 같이, 탄화 규소 MOS 트랜지스터(200B)는, 콘택 영역(5)의 아래쪽에 대응하는 위치로서, p형 웰 영역(3)보다 깊은 위치에, p형 웰 영역(3)의 저면에 접하도록 형성된 n형의 부가 영역(6D)을 구비하고 있다. 이때, 부가 영역(6D)은 평면적인 크기가 콘택 영역(5)보다도 작아지도록 구성되어 있다.
이와 같은 구성을 채용함으로써, 부가 영역(6D)과 p형 웰 영역(3)의 pn 접합부에서 발생한 서지 전류가 퍼져도 소스 영역(4)으로 흘러 들어오기 어려워져, 직접적으로 콘택 영역(5)으로 흐르게 되어, 기생 바이폴라 동작이 일어나기 어려워진다.
또한, 도 17에 나타낸 것과 같이, 부가 영역(6D)을 n형 웰 영역(8)보다도 깊은 위치에 이르도록 형성한 경우에는, MOSFET에 내장되는 보디 다이오드를 환류 다이오드로서 사용한 경우에, 통전시의 환류 다이오드의 온 전압이 작아진다고 하는 효과도 발휘한다. 즉, 주입 깊이를 깊게 함으로써 그것의 불순물 영역의 저항이 내려가, 드리프트층(2)을 포함한 전체의 저항이 내려가 환류 다이오드의 온 전압이 저하한다.
또한, 환류 다이오드의 온 전압 저하(저항 저감)의 효과는, 부가 영역(6D)의 불순물 농도에도 의존하고 있다. 즉, 불순물 영역의 저항은 불순물 농도에 반비례하고 있기 때문에, 불순물 농도를 2배로 한 경우에는 대략 절반이 된다.
따라서, 부가 영역(6D)과 같이 불순물 농도를 높이는 동시에 주입 깊이를 깊게 함으로써, 동반상승 효과에 의해 환류 다이오드의 온 전압의 저감 효과가 보다 높아지게 된다.
또한, 주입 깊이를 깊게 한 경우에는, 그것의 불순물 영역의 저항이 내려가기 때문에, 드리프트층(2)을 포함한 전체의 저항이 내려가게 된다. 따라서, 부가 영역(6D)과 같이 불순물 농도를 높이는 동시에 주입 깊이를 깊게 함으로써, 환류 다이오드의 온 전압의 저감 효과는, 동반상승 효과로 더욱 높아지게 된다.
이때, 평면적인 크기가 콘택 영역(5)보다도 작은 부가 영역(6D)을 형성하기 위해서는, 부가 영역(6D) 형성용의 주입 마스크는, 콘택 영역(5) 형성용의 주입 마스크와는 별도로 새롭게 작성하게 된다.
<변형예 3>
다음에, 실시형태 2의 변형예 3에 대해 도 18을 사용하여 설명한다. 도 18은 변형예 3에 관한 탄화 규소 MOS 트랜지스터(200C)의 구성을 나타낸 단면도다. 이때, 도 14에 나타낸 탄화 규소 MOS 트랜지스터(200)와 동일한 구성에 대해서는 동일한 부호를 붙이고, 중복하는 설명은 생략한다.
도 18에 나타낸 것과 같이, 탄화 규소 MOS 트랜지스터(200C)는, 콘택 영역(5)의 아래쪽에 대응하는 위치로서, p형 웰 영역(3)보다 깊은 위치에, p형 웰 영역(3)의 저면에 접하도록 형성된 n형의 부가 영역(6E)을 구비하고 있다. 이때, 부가 영역(6E)은 평면적인 크기가 콘택 영역(5)보다도 커지도록 구성되어 있다.
이와 같은 구성을 채용함으로써, 부가 영역(6E)과 p형 웰 영역(3)의 pn 접합부의 면적이 넓어져, 보다 큰 서지 전류를 흘리는 것이 가능해져, 서지 내량을 증가시킬 수 있다.
또한, 도 18에 나타낸 것과 같이, 부가 영역(6E)을 n형 웰 영역(8)보다도 깊은 위치에 이르도록 형성한 경우에는, MOSFET에 내장되는 보디 다이오드를 환류 다이오드로서 사용한 경우에, 통전시의 환류 다이오드의 온 전압이 작아진다고 하는 효과도 발휘한다. 즉, 주입 깊이를 깊게 함으로써 그것의 불순물 영역의 저항이 내려가, 드리프트층(2)을 포함한 전체의 저항이 내려가 환류 다이오드의 온 전압이 저하하게 된다.
또한, 환류 다이오드의 온 전압 저하(저항 저감)의 효과는, 부가 영역(6E)의 불순물 농도에도 의존하고 있다. 즉, 불순물 영역의 저항은 불순물 농도에 반비례하고 있기 때문에, 불순물 농도를 2배로 한 경우에는 대략 절반이 된다.
따라서, 부가 영역(6E)과 같이 불순물 농도를 높이는 동시에 주입 깊이를 깊게 함으로써, 동반상승 효과에 의해 환류 다이오드의 온 전압의 저감 효과가 보다 높아지게 된다.
또한, 주입 깊이를 깊게 한 경우에는, 그것의 불순물 영역의 저항이 내려가기 때문에, 드리프트층(2)을 포함한 전체의 저항이 내려가게 된다. 따라서, 부가 영역(6E)과 같이 불순물 농도를 높이는 동시에 주입 깊이를 깊게 함으로써, 환류 다이오드의 온 전압의 저감 효과는, 동반상승 효과로 더욱 높아지게 된다.
이때, 평면적인 크기가 콘택 영역(5)보다도 큰 부가 영역(6E)을 형성하기 위해서는, 부가 영역(6E) 형성용의 주입 마스크는, 콘택 영역(5) 형성용의 주입 마스크와는 별도로 새롭게 작성하게 된다.
<변형예 4>
다음에, 실시형태 2의 변형예 4에 대해 도 19를 사용하여 설명한다. 도 19는 변형예 4에 관한 탄화 규소 MOS 트랜지스터(200)D의 구성을 나타낸 단면도다. 이때, 도 14에 나타낸 탄화 규소 MOS 트랜지스터(200)와 동일한 구성에 대해서는 동일한 부호를 붙이고, 중복하는 설명은 생략한다.
도 19에 나타낸 것과 같이, 탄화 규소 MOS 트랜지스터(200D)는, 콘택 영역(5)이 오목부 CP에 설치되고, 그것의 표면이 소스 영역(4)의 표면보다 후퇴한 형상으로 되어 있다. 따라서, 오목부 CP 위로부터 부가 영역(60) 형성을 위한 이온 주입을 행함으로써, 도 14에 나타낸 탄화 규소 MOS 트랜지스터(200)에서의 부가 영역(6)의 형성에 비해, 보다 적은 주입 에너지로 부가 영역(60)을 형성할 수 있다.
이때, 오목부 CP의 형성을 위한 에칭 마스크는, 콘택 영역(5) 및 부가 영역(60) 형성을 위한 주입 마스크와 겸용할 수 있고, 그 경우에는 공정수를 삭감할 수 있다. 이때, 해당 주입 마스크를 실리콘 산화막으로 구성하면, 상기 겸용은 가능하다.
또한, 부가 영역(60) 및 n형 웰 영역(8)의 불순물 농도를 동일하게 하는 경우에는, 부가 영역(60) 및 n형 웰 영역(8)에의 불순물의 이온 주입은, 동일한 주입 마스크를 사용해서 동시에 행해도 된다. 그 경우, 부가 영역(60)은 오목부 CP를 거쳐 형성되므로, 같은 주입 에너지라도 부가 영역(60)은 n형 웰 영역(8)보다 깊은 위치에 이르게 된다.
이 결과, MOSFET에 내장되는 보디 다이오드를 환류 다이오드로서 사용한 경우에, 통전시의 환류 다이오드의 온 전압이 작아진다고 하는 효과도 발휘한다. 즉, 주입 깊이를 깊게 함으로써 그것의 불순물 영역의 저항이 내려가, 드리프트층(2)을 포함한 전체의 저항이 내려가 환류 다이오드의 온 전압이 저하하게 된다.
<변형예 5>
다음에, 실시형태 2의 변형예 5에 대해 도 20을 사용하여 설명한다. 도 20은 변형예 5에 관한 탄화 규소 MOS 트랜지스터(200E)의 구성을 나타낸 단면도다. 이때, 도 14에 나타낸 탄화 규소 MOS 트랜지스터(200)와 동일한 구성에 대해서는 동일한 부호를 붙이고, 중복하는 설명은 생략한다.
도 20에 나타낸 것과 같이, 탄화 규소 MOS 트랜지스터(200E)는, 콘택 영역(5)이 오목부 CP에 설치되고, 그것의 표면이 소스 영역(4)의 표면보다 후퇴한 형상으로 되어 있다. 따라서, 오목부 CP 위로부터 부가 영역(60A) 형성을 위한 이온 주입을 행함으로써, 도 14에 나타낸 탄화 규소 MOS 트랜지스터(200)에서의 부가 영역(6)의 형성에 비해, 보다 적은 주입 에너지로 부가 영역(60A)을 형성할 수 있다.
이때, 오목부 CP의 형성을 위한 에칭 마스크는, 콘택 영역(5) 및 부가 영역(60A) 형성을 위한 주입 마스크와 겸용할 수 있고, 그 경우에는 공정수를 삭감할 수 있다. 또한, 부가 영역(60A)은 n형 웰 영역(8)과는 별개로 형성하게 되므로, 부가 영역(60A)의 불순물 농도를 n형 웰 영역(8)보다도 높일 수 있다.
이와 같이 구성함으로써, n형 웰 영역(8)과 p형 웰 영역(3)으로 형성하는 pn 접합부의 농도차보다도, 부가 영역(60A)과 p형 웰 영역(3)으로 형성하는 pn 접합부의 농도차 쪽이 커진다. 농도차가 큰 쪽의 pn 접합부에 의해 높은 전계가 걸리기 때문에, 부가 영역(60A)과 p형 웰 영역(3)과의 접합부에서 우선적으로 브레이크다운을 일으킬 수 있어, 콘택 영역(5)으로 서지 전류가 흘러 들어오기 쉬워진다.
이때, 도 17을 사용하여 설명한 실시형태 2의 변형예 2의 탄화 규소 MOSFET(200B)과 같이 , 부가 영역(60A) 대신에 평면적인 크기가 콘택 영역(5)보다도 작은 부가 영역(6D)을 설치하는 구성으로 하여도 된다.
이와 같은 구성을 채용함으로써, 부가 영역(6D)과 p형 웰 영역(3)의 pn 접합부에서 발생한 서지 전류가 퍼져도 소스 영역(4)으로 흘러 들어오기 어려워져, 직접적으로 콘택 영역(5)으로 흐르게 되어, 기생 바이폴라 동작이 일어나기 어려워진다.
또한, 도 18을 사용하여 설명한 실시형태 2의 변형예 3의 탄화 규소 MOSFET(200C)과 같이, 부가 영역(60A) 대신에 평면적인 크기가 콘택 영역(5)보다도 큰 부가 영역(6E)을 설치하는 구성으로 하여도 된다.
이와 같은 구성을 채용함으로써, 부가 영역(6E)과 p형 웰 영역(3)의 pn 접합부의 면적이 넓어져, 보다 큰 서지 전류를 흘리는 것이 가능해져, 서지 내량을 증가시킬 수 있다.
<변형예 6>
다음에, 실시형태 2의 변형예 6에 대해 도 21을 사용하여 설명한다. 도 21은 변형예 6에 관한 탄화 규소 MOS 트랜지스터(200F)의 구성을 나타낸 단면도다. 이때, 도 14에 나타낸 탄화 규소 MOS 트랜지스터(200)와 동일한 구성에 대해서는 동일한 부호를 붙이고, 중복하는 설명은 생략한다.
도 21에 나타낸 것과 같이, 탄화 규소 MOS 트랜지스터(200F)는, 소스 영역(4)에 인접하는 p형의 콘택 영역(50)이 p형 웰 영역(3)과 동등한 깊이를 갖도록 구성되고, 콘택 영역(50)의 저면에 접하도록 부가 영역(6)이 형성되어 있다.
이와 같이, 콘택 영역(50)과 부가 영역(6)으로 형성되는 pn 접합부는, 콘택 영역(50) 쪽이 p형 웰 영역(3)보다도 p형 불순물의 농도가 높으므로, p형 웰 영역(3)과 부가 영역(6)으로 형성되는 pn 접합부와 비교해서 전계강도가 높아지기 때문에, 콘택 영역(50)과 부가 영역(6)으로 형성되는 pn 접합부에서의 브레이크다운이 보다 우선적으로 일어나기 쉬워져, 서지 전류가 콘택 영역(50)으로 보다 흘러 들어오기 쉬워져 기생 바이폴라 동작이 일어나기 어려워진다.
<변형예 7>
다음에, 실시형태 2의 변형예 7에 대해 도 22를 사용하여 설명한다. 도 22는 변형예 7에 관한 탄화 규소 MOS 트랜지스터(200G)의 구성을 나타낸 단면도다. 이때, 도 14에 나타낸 탄화 규소 MOS 트랜지스터(200)와 동일한 구성에 대해서는 동일한 부호를 붙이고, 중복하는 설명은 생략한다.
도 22에 나타낸 것과 같이, 탄화 규소 MOS 트랜지스터(200G)는, 콘택 영역(5)의 중앙부에 오목부 CP이 설치되어 있다. 따라서, 오목부 CP 위로부터 부가 영역(6A) 형성을 위한 이온 주입을 행함으로써, 도 14에 나타낸 탄화 규소 MOS 트랜지스터(200)에서의 부가 영역(6)의 형성에 비해, 보다 적은 주입 에너지로 부가 영역(6A)을 형성할 수 있다.
여기에서, 오목부 CP을 부가 영역(6A)과 동등한 크기로 함으로써, 오목부 CP의 형성을 위한 에칭 마스크는, 부가 영역(6A) 형성을 위한 주입 마스크와 겸용할 수 있고, 그 경우에는 공정수를 삭감할 수 있다. 이때, 해당 주입 마스크를 실리콘 산화막이나 레지스트재로 구성하면, 상기 겸용은 가능하다.
또한, 부가 영역(6A) 및 n형 웰 영역(8)의 불순물 농도를 동일하게 하는 경우에는, 부가 영역(6A) 및 n형 웰 영역(8)에의 불순물의 이온 주입은, 동일한 주입 마스크를 사용해서 동시에 행해도 된다. 그 경우, 부가 영역(6A)은 오목부 CP을 거쳐 형성되므로, 같은 주입 에너지라도 부가 영역(6A)은 n형 웰 영역(8)보다 깊은 위치에 이르게 된다.
이 결과, MOSFET에 내장되는 보디 다이오드를 환류 다이오드로서 사용한 경우에, 통전시의 환류 다이오드의 온 전압이 작아진다고 하는 효과도 발휘한다. 즉, 주입 깊이를 깊게 함으로써 그것의 불순물 영역의 저항이 내려가, 드리프트층(2)을 포함한 전체의 저항이 내려가 환류 다이오드의 온 전압이 저하하게 된다.
또한, 도 22 에 나타낸 것과 같이, 탄화 규소 MOS 트랜지스터(200G)에서는, 부가 영역(6A)의 평면적인 크기가 콘택 영역(5)보다도 작아지고 있으므로, 부가 영역(6A)과 p형 웰 영역(3)의 pn 접합부에서 발생한 서지 전류가 퍼져도 소스 영역(4)으로 흘러 들어오기 어려워져, 직접적으로 콘택 영역(5)으로 흐르게 되어, 기생 바이폴라 동작이 일어나기 어려워진다.
<변형예 8>
다음에, 실시형태 2의 변형예 8에 대해 도 23을 사용하여 설명한다. 도 23은 변형예 8에 관한 탄화 규소 MOS 트랜지스터(200H)의 구성을 나타낸 단면도다. 이때, 도 14에 나타낸 탄화 규소 MOS 트랜지스터(200)와 동일한 구성에 대해서는 동일한 부호를 붙이고, 중복하는 설명은 생략한다.
도 23에 나타낸 것과 같이, 탄화 규소 MOS 트랜지스터(200H)는, 콘택 영역(5)이 오목부 CP에 설치되고, 그것의 표면이 소스 영역(4)의 표면보다 후퇴한 형상으로 되어 있다. 그리고, 해당 오목부 CP의 하부에 해당하는 부분의 p형 웰 영역(3)이, 다른 부분보다도 반도체 기판(1)측으로 돌출한 볼록부 DP을 갖는 구성으로 되고, 부가 영역(6)은, 해당 볼록부 DP의 저면에 접하도록 형성되어 있다.
이와 같은 형상의 p형 웰 영역(3)은, 드리프트층(2) 위에 오목부 CP을 형성한 후에, p형 웰 영역(3) 형성을 위한 이온 주입을 행함으로써 얻을 수 있다. 또한, 오목부 CP의 형성을 위한 에칭 마스크를 주입 마스크로서 겸용하여, 콘택 영역(5) 및 부가 영역(6)을 형성하는 것이 가능해서, 공정수를 삭감할 수 있다.
상기한 것과 같은 구성을 채용함으로써, JFET 영역(즉 n형 웰 영역(8))보다도 깊은 위치에 p형 웰 영역(3)과 부가 영역(6)의 pn 접합부가 형성되게 되어, 드리프트층(2)의 실효적인 두께가 얇아져, 공핍층이 반도체 기판(1)에 도달하기 쉬워진다. 이 때문에, p형 웰 영역(3)과 부가 영역(6)의 pn 접합부에는, 드리프트층(2)과 p형 웰 영역(3)의 pn 접합부보다도 고전계가 걸리게 된다. 이 때문에 p형 웰 영역(3)과 부가 영역(6)의 pn 접합부에서의 브레이크다운이 보다 우선적으로 일어나기 쉬워져, 서지 전류가 콘택 영역(5)으로 보다 흘러 들어오기 쉬워져 기생 바이폴라 동작이 일어나기 어려워진다.
이때, 이상의 설명에서는, 알기 쉽게 하기 위해 동일한 마스크로 이온 주입이나 에칭을 행한 경우에는, 형성되는 영역의 크기(폭)가 도면 상에서는 동일하게 되도록 표시하고 있지만, 예를 들면, 도 22와 같이, 오목부 CP의 형성을 위한 에칭 마스크와, 부가 영역(6A) 형성을 위한 주입 마스크를 겸용한 경우, 이온 주입시의 주입 이온의 퍼짐 때문에, 부가 영역(6A)은 도 24에 나타낸 것과 같이, 오목부 CP보다 폭이 넓은 형상으로 될 가능성이 있다.
그러나, 이 경우에 있어서도 본 발명의 효과에 변화는 없고, 서지 전류가 콘택 영역(5)으로 보다 흘러 들어오기 쉬워져 기생 바이폴라 동작이 일어나기 어려워진다.
또한, 설명은 생략하지만, 다른 실시형태에 있어서도 깊은 주입 영역은 마스크의 폭보다도 넓혀진 것으로 된다. 그러나, 마스크의 폭보다도 넓혀진 형상으로 되어도 상기 효과로 변화는 없다.
또한, 이상의 설명에서는, n채널형 MOS 트랜지스터를 예로 들었지만, p채널형 MOS 트랜지스터라도 본 발명의 적용은 가능하다. p채널형 MOS 트랜지스터의 경우에는, 부가 영역은 p형으로 되지만, 그 경우의 불순물로서는 질량이 작은 붕소(B)를 사용함으로써, 주입 에너지를 낮게 할 수 있다.
또한, SiC에서는 이온 주입 밑 불순물이 열처리에 의해 거의 확산하지 않기 때문에, 부가 영역을 원하는 위치에 원하는 크기로 형성하는 것이 용이한 것을 이용하고 있는 것도 본 발명의 특징이다.
이때, 본 발명은, 그 발명의 범위 내에 있어서, 각 실시형태를 자유롭게 조합하거나, 각 실시형태를 적절히 변형, 생략하는 것이 가능하다.
2 드리프트층, 3 p형 웰 영역, 4 소스 영역, 5, 50 콘택 영역, 6, 6A, 6B, 6C, 6D, 6E, 60, 60A 부가 영역.

Claims (17)

  1. 제1도전형의 반도체층과,
    상기 반도체층의 표면 내에 선택적으로 복수 설치된 제2도전형의 제1 웰 영역과,
    상기 제1 웰 영역의 표면 내에 선택적으로 설치된 제1도전형의 제1 반도체 영역과,
    상기 제1 웰 영역 내에 있어서 상기 제1 반도체 영역에 접속하는 제2도전형의 제2 반도체 영역과,
    상기 제2 반도체 영역 위로부터 상기 제1 반도체 영역의 적어도 일부의 상부에 걸쳐 설치된 주 전극과,
    상기 제1 반도체 영역의 적어도 일부의 상부로부터 상기 반도체층의 상부에 걸쳐 설치된 게이트 절연막과,
    상기 게이트 절연막 위에 설치된 게이트 전극과,
    상기 제2 반도체 영역의 아래쪽에 대응하는 위치로서, 상기 제1 웰 영역보다 깊은 위치에, 상기 제1 웰 영역의 저면에 접하도록 형성된 제1도전형의 제3 반도체 영역을 구비하고,
    상기 제3 반도체 영역은,
    상기 반도체층보다도 제1도전형의 불순물 농도가 높은 것을 특징으로 하는 반도체장치.
  2. 제 1항에 있어서,
    서로 인접하는 상기 제1 웰 영역 사이에 설치된 제1도전형의 제2 웰 영역을 더 구비한 반도체장치.
  3. 제 1항에 있어서,
    상기 제3 반도체 영역은, 그것의 평면적인 크기가 상기 제2 반도체 영역과 동일하게 형성되는 반도체장치.
  4. 제 1항에 있어서,
    상기 제3 반도체 영역은, 그것의 평면적인 크기가 상기 제2 반도체 영역보다도 작게 형성되는 반도체장치.
  5. 제 1항에 있어서,
    상기 제3 반도체 영역은, 그것의 평면적인 크기가 상기 제2 반도체 영역보다도 크게 형성되는 반도체장치.
  6. 제 3항 내지 제 5항 중 어느 한 항에 있어서,
    상기 제2 반도체 영역은,
    상기 반도체층에 설치된 오목부에 대응하는 위치에 형성되고, 그것의 표면의 적어도 일부가 상기 제1 반도체 영역의 표면보다 후퇴되어 있는 반도체장치.
  7. 제 6항에 있어서,
    상기 제1 웰 영역은,
    상기 오목부의 하부에 해당하는 부분이, 다른 부분보다도 상기 반도체층측으로 돌출된 볼록부를 갖고,
    상기 제3 반도체 영역은, 상기 볼록부의 저면에 접해서 형성되는 반도체장치.
  8. 제 2항에 있어서,
    상기 제3 반도체 영역은, 그것의 불순물의 주입 깊이 및 불순물 농도가, 상기 제2 웰 영역과 동일한 반도체장치.
  9. 제 2항에 있어서,
    상기 제3 반도체 영역은, 그것의 불순물 농도가, 상기 제2 웰 영역보다 고농도인 반도체장치.
  10. 제1도전형의 반도체층과,
    상기 반도체층의 표면 내에 선택적으로 복수 설치된 제2도전형의 제1 웰 영역과,
    상기 제1 웰 영역의 표면 내에 선택적으로 설치된 제1도전형의 제1 반도체 영역과,
    상기 제1 웰 영역 내에 있어서 상기 제1 반도체 영역에 접속하는 제2도전형의 제2 반도체 영역과,
    상기 제2 반도체 영역 위로부터 상기 제1 반도체 영역의 적어도 일부의 상부에 걸쳐 설치된 주 전극과,
    상기 제1 반도체 영역의 적어도 일부의 상부로부터 상기 반도체층의 상부에 걸쳐 설치된 게이트 절연막과,
    상기 게이트 절연막 위에 설치된 게이트 전극과,
    상기 제2 반도체 영역의 하부에 대응하는 위치로서, 상기 제1 웰 영역보다 깊은 위치에, 상기 제2 반도체 영역의 저면에 접하도록 형성된 제1도전형의 제3 반도체 영역을 구비하고,
    상기 제3 반도체 영역은,
    상기 반도체층보다도 제1도전형의 불순물 농도가 높은 것을 특징으로 하는 반도체장치.
  11. 제 10항에 있어서,
    서로 인접하는 상기 제1 웰 영역 사이에 설치된 제1도전형의 제2 웰 영역을 더 구비한 반도체장치.
  12. 제1도전형의 반도체층과,
    상기 반도체층의 표면 내에 선택적으로 복수 설치된 제2도전형의 제1 웰 영역과,
    상기 제1 웰 영역의 표면 내에 선택적으로 설치된 제1도전형의 제1 반도체 영역과,
    상기 제1 웰 영역 내에 있어서 상기 제1 반도체 영역에 접속하는 제2도전형의 제2 반도체 영역과,
    상기 제2 반도체 영역 위로부터 상기 제1 반도체 영역의 적어도 일부의 상부에 걸쳐 설치된 주 전극과,
    상기 제1 반도체 영역의 적어도 일부의 상부로부터 상기 반도체층의 상부에 걸쳐 설치된 게이트 절연막과,
    상기 게이트 절연막 위에 설치된 게이트 전극과,
    상기 제2 반도체 영역의 아래쪽에 대응하는 위치로서, 상기 제1 웰 영역보다 깊은 위치에, 상기 제1 웰 영역의 저면에 접하도록 형성된 제1도전형의 제3 반도체 영역을 구비한 반도체장치의 제조방법으로서,
    상기 제3 반도체 영역을 형성하는 공정은,
    상기 제2 반도체 영역을 형성하기 위한 불순물 주입 마스크를 겸용해서 제1도전형의 불순물을 상기 반도체층보다도 고농도로 이온 주입하는 공정을 갖는 것을 특징으로 하는 반도체장치의 제조방법.
  13. 제 12항에 있어서,
    상기 반도체장치는,
    서로 인접하는 상기 제1 웰 영역 사이에 설치된 제1도전형의 제2 웰 영역을 더 구비한 반도체장치의 제조방법.
  14. 제 12항 또는 제 13항에 있어서,
    상기 제2 반도체 영역을 형성하는 공정은,
    (a) 상기 반도체층의 표면 내에 상기 제1 웰 영역을 형성한 후, 상기 제1 웰 영역의 상기 제2 반도체 영역을 형성해야 할 부분이 개구부가 된 에칭 마스크를 사용해서 에칭을 행하여, 상기 제1 웰 영역에 오목부를 형성하는 공정과,
    (b) 상기 에칭 마스크를 상기 불순물 주입 마스크로서 겸용해서 상기 오목부의 위쪽으로부터 제2도전형의 불순물을 이온 주입하여, 상기 제2 반도체 영역을 형성하는 공정을 갖는 반도체장치의 제조방법.
  15. 제 12항 또는 제 13항에 있어서,
    상기 제1 웰 영역을 형성하는 공정은,
    (a) 상기 반도체층의 상기 제2 반도체 영역을 형성해야 할 부분이 개구부가 된 에칭 마스크를 사용해서 에칭을 행하여, 상기 반도체층에 오목부를 형성하는 공정과,
    (b) 상기 오목부를 포함하고 상기 제1 웰 영역을 형성해야 할 부분이 개구부가 된 불순물 주입 마스크를 사용해서 제2도전형의 불순물을 이온 주입함으로써, 상기 오목부의 하부에 해당하는 부분이, 다른 부분보다도 상기 반도체층측으로 돌출된 볼록부를 갖는 상기 제1 웰 영역을 형성공정을 갖는 반도체장치의 제조방법.
  16. 제1도전형의 반도체층과,
    상기 반도체층의 표면 내에 선택적으로 복수 설치된 제2도전형의 제1 웰 영역과,
    상기 제1 웰 영역의 표면 내에 선택적으로 설치된 제1도전형의 제1 반도체 영역과,
    상기 제1 웰 영역 내에 있어서 상기 제1 반도체 영역에 접속하는 제2도전형의 제2 반도체 영역과,
    상기 제2 반도체 영역 위로부터 상기 제1 반도체 영역의 적어도 일부의 상부에 걸쳐 설치된 주 전극과,
    상기 제1 반도체 영역의 적어도 일부의 상부로부터 상기 반도체층의 상부에 걸쳐 설치된 게이트 절연막과,
    상기 게이트 절연막 위에 설치된 게이트 전극과,
    상기 제2 반도체 영역의 아래쪽에 대응하는 위치로서, 상기 제1 웰 영역보다 깊은 위치에, 상기 제1 웰 영역의 저면에 접하도록 형성된 제1도전형의 제3 반도체 영역을 구비한 반도체장치의 제조방법으로서,
    상기 제3 반도체 영역을 형성하는 공정은,
    (a) 상기 제3 반도체 영역을 형성해야 할 부분이 개구부가 된 에칭 마스크를 사용해서 에칭을 행하여, 상기 제2 반도체 영역에 오목부를 형성하는 공정과,
    (b) 상기 에칭 마스크를 사용해서 제1도전형의 불순물을 이온 주입해서 상기 제3 반도체 영역을 형성하는 공정을 갖는 것을 특징으로 하는 반도체장치의 제조방법.
  17. 제1도전형의 반도체층과,
    상기 반도체층의 표면 내에 선택적으로 복수 설치된 제2도전형의 제1 웰 영역과,
    상기 제1 웰 영역의 표면 내에 선택적으로 설치된 제1도전형의 제1 반도체 영역과,
    상기 제1 웰 영역 내에 있어서 상기 제1 반도체 영역에 접속하는 제2도전형의 제2 반도체 영역과,
    상기 제2 반도체 영역 위로부터 상기 제1 반도체 영역의 적어도 일부의 상부에 걸쳐 설치된 주 전극과,
    상기 제1 반도체 영역의 적어도 일부의 상부로부터 상기 반도체층의 상부에 걸쳐 설치된 게이트 절연막과,
    상기 게이트 절연막 위에 설치된 게이트 전극과,
    상기 제2 반도체 영역의 아래쪽에 대응하는 위치로서, 상기 제1 웰 영역보다 깊은 위치에, 상기 제1 웰 영역의 저면에 접하도록 형성된 제1도전형의 제3 반도체 영역과,
    서로 인접하는 상기 제1 웰 영역 사이에 설치된 제1도전형의 제2 웰 영역을 구비한 반도체장치의 제조방법으로서,
    상기 제2 웰 영역을 형성하는 공정은,
    상기 제2 웰 영역을 형성해야 할 부분과, 상기 제3 반도체 영역을 형성할 부분이 개구부가 된 불순물 주입 마스크를 사용하여, 제1도전형의 불순물을 상기 반도체층보다도 고농도로 이온 주입함으로써, 상기 제2 웰 영역과 상기 제3 반도체 영역을 동시에 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
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