KR20140087745A - 회로 기판 및 회로 기판 제조방법 - Google Patents

회로 기판 및 회로 기판 제조방법 Download PDF

Info

Publication number
KR20140087745A
KR20140087745A KR1020120158340A KR20120158340A KR20140087745A KR 20140087745 A KR20140087745 A KR 20140087745A KR 1020120158340 A KR1020120158340 A KR 1020120158340A KR 20120158340 A KR20120158340 A KR 20120158340A KR 20140087745 A KR20140087745 A KR 20140087745A
Authority
KR
South Korea
Prior art keywords
build
insulation layer
layer
insulating layer
inorganic
Prior art date
Application number
KR1020120158340A
Other languages
English (en)
Other versions
KR101472640B1 (ko
Inventor
이두환
정율교
신이나
이승은
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to KR1020120158340A priority Critical patent/KR101472640B1/ko
Priority to TW102143673A priority patent/TW201429353A/zh
Priority to JP2013263575A priority patent/JP6373574B2/ja
Priority to US14/143,682 priority patent/US20140182897A1/en
Publication of KR20140087745A publication Critical patent/KR20140087745A/ko
Application granted granted Critical
Publication of KR101472640B1 publication Critical patent/KR101472640B1/ko
Priority to US15/074,209 priority patent/US9788433B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/0011—Working of insulating substrates or insulating layers
    • H05K3/0017—Etching of the substrate by chemical or physical means
    • H05K3/002—Etching of the substrate by chemical or physical means by liquid chemical etching
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0271—Arrangements for reducing stress or warp in rigid printed circuit boards, e.g. caused by loads, vibrations or differences in thermal expansion
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0296—Conductive pattern lay-out details not covered by sub groups H05K1/02 - H05K1/0295
    • H05K1/0298—Multilayer circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/03—Use of materials for the substrate
    • H05K1/0306—Inorganic insulating substrates, e.g. ceramic, glass
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/115—Via connections; Lands around holes or via connections
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4602—Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated
    • H05K3/4605—Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated made from inorganic insulating material
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4697—Manufacturing multilayer circuits having cavities, e.g. for mounting components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/24227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect not connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the semiconductor or solid-state body being mounted in a cavity or on a protrusion of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15788—Glasses, e.g. amorphous oxides, nitrides or fluorides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10007—Types of components
    • H05K2201/10015—Non-printed capacitor
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/14—Related to the order of processing steps
    • H05K2203/1461—Applying or finishing the circuit pattern after another process, e.g. after filling of vias with conductive paste, after making printed resistors
    • H05K2203/1469—Circuit made after mounting or encapsulation of the components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

본 발명은 회로 기판 및 회로 기판 제조방법에 관한 것으로, 무기물 절연층; 상기 무기물 절연층 표면에 형성되는 제1 회로 패턴층; 상기 무기물 절연층 상에 형성되는 유기물 재질의 제1 빌드업 절연층; 및 상기 제1 빌드업 절연층 표면에 형성되는 제2 회로 패턴층;을 포함할 수 있으며, 워피지를 종래보다 저감시키면서도 비아 및 회로 패턴 등을 효율적으로 구현할 수 있다.

Description

회로 기판 및 회로 기판 제조방법{CIRCUIT BOARD AND METHOD OF MANUFACTURING THE SAME}
본 발명은 회로 기판 및 회로 기판 제조방법에 관한 것이다.
전자기기의 경량화, 소형화, 고속화, 다기능화, 고성능화 추세에 대응하기 위하여 인쇄회로기판(Printed Circuit Board ; PCB)에 복수의 배선층을 형성하는 이른바 다층기판 기술들이 개발되었으며, 더 나아가, 능동소자나 수동소자 등의 전자부품을 다층기판 내부에 내장하는 기술도 개발되었다.
한편, 다층기판 분야에서 중요한 과제 중 한 가지로써, 내장된 전자부품이 전압 또는 전류를 포함하는 신호를 외부의 회로나 다른 디바이스들과 효율적으로 송수신할 수 있도록 하는 것을 들 수 있다.
또한, 최근 전자부품의 고성능화, 전자부품 및 전자부품 내장기판의 소형화, 박형화 추세가 심화됨에 따라, 더 얇고 좁은 기판에 소형 전자부품을 내장하고 이 전자부품의 외부전극을 외부와 연결시키기 위해서는 회로패턴의 집적도 향상도 필수적으로 수반되어야 한다.
한편, 전자부품 내장기판이 더 얇아짐에 따라 기판의 휨현상이 심각한 문제로 대두되고 있다. 이러한 휨 현상을 이른바 워피지(Warpage) 라고 칭하기도 하는데, 열팽창계수가 다른 다양한 물질로 전자부품 내장기판을 구성함에 따라 워피지가 심화되고 있다.
특허문헌1에는 유리 세라믹 재료 만으로 형성된 절연층으로 구성되는 다층 기판이 소개되어 있고, 특허문헌2에는 코어 기판이 유리심재 또는 유리섬유를 레진(resin)으로 코팅 또는 함침시킨 통상의 다층 기판이 소개되어 있다.
그러나, 특허문헌1과 같이, 유리 세라믹 재료만으로 절연층을 구현할 경우 비아 및 회로 패턴을 가공하는 과정이 매우 어렵기 때문에 미세하고 집적도가 높은 회로 패턴을 구현하기 어려울 뿐만 아니라, 각 층 사이의 접착 신뢰성을 확보하기가 곤란하다.
또한, 특허문헌2에서와 같이 레진에 유리심재 또는 유리섬유를 함침시킨 코어의 경우에도 충분한 강성을 확보하지 못해 워피지 감소에 한계가 있다.
일본공개특허공보 제1994-232528호 일본공개특허공보 제2000-261124호
상기와 같은 문제점들을 해결하기 위하여 창안된 본 발명은, 회로 기판의 워피지를 감소시키면서도 제조효율이 향상될 수 있는 회로 기판 및 회로 기판 제조방법을 제공하는 것을 목적으로 한다.
상기와 같은 목적을 달성하기 위하여 창안된 본 발명의 일실시예에 따른 회로 기판은, 무기물 절연층; 상기 무기물 절연층 표면에 형성되는 제1 회로 패턴층; 상기 무기물 절연층 상에 형성되는 유기물 재질의 제1 빌드업 절연층; 및 상기 제1 빌드업 절연층 표면에 형성되는 제2 회로 패턴층;을 포함할 수 있다.
이때, 상기 무기물 절연층은 글라스 시트 또는 판유리일 수 있다.
또한, 상기 무기물 절연층의 일 영역에 리세스부가 구비되고, 상기 리세스부 내부로 적어도 일부가 삽입되며, 적어도 일면에 외부전극이 구비된 전자부품을 더 포함하고, 상기 제1 빌드업 절연층은 상기 전자부품을 커버할 수 있다.
여기서, 상기 제1 빌드업 절연층은 상기 무기물 절연층의 상부에 형성되는 제1 상부 빌드업 절연층 및 상기 무기물 절연층의 하부에 형성되는 제1 하부 빌드업 절연층을 포함할 수 있다.
또한, 상기 제1 상부 빌드업 절연층 상에 형성되는 빌드업 층과 상기 제1 하부 빌드업 절연층 상에 형성되는 빌드업 층의 층수가 서로 다르게 될 수 있다.
이때, 상기 외부전극은 상기 제1 상부 빌드업 절연층 방향으로 위치되며, 상기 제1 상부 빌드업 절연층 상에 형성되는 빌드업 층의 층수가 상기 제1 하부 빌드업 절연층 상에 형성되는 빌드업 층의 층수 보다 클 수 있다.
한편, 상기 제1 회로 패턴층은 상기 무기물 절연층의 양면에 형성되고, 상기 무기물 절연층을 관통하는 비아에 의하여 전기적으로 연결될 수 있다.
또한, 상기 제1 빌드업 절연층 상에 적어도 하나의 빌드업 층이 더 구비될 수 있다.
또한, 상기 무기물 절연층은, 캐비티가 구비된 제1 무기물 절연층; 제1 무기물 절연층의 하면에 결합되는 접착층; 및 상기 접착층 하면에 결합되는 제2 무기물 절연층;으로 이루어질 수 있다.
또한, 상기 무기물 절연층의 일 영역에는 상기 무기물 절연층을 관통하는 캐비티가 구비되고, 상기 캐비티 내부로 적어도 일부가 삽입되며, 적어도 일면에 외부전극이 구비된 전자부품을 더 포함하고, 상기 제1 빌드업 절연층은 상기 전자부품을 커버하는 것일 수 있다.
이때, 상기 전자부품은 캐패시터일 수 있다.
본 발명의 일실시예에 따른 회로 기판은, 캐비티 또는 리세스부가 형성된 무기물 절연층; 상기 무기물 절연층 표면에 구비되는 인식마크; 상기 캐비티 또는 상기 리세스부 내부로 적어도 일부가 삽입되며, 적어도 일면에 외부전극이 구비된 전자부품; 상기 무기물 절연층 상에 형성되는 유기물 재질의 제1 빌드업 절연층; 및 상기 제1 빌드업 절연층 표면에 형성되는 제2 회로 패턴층;을 포함할 수 있다.
이때, 상기 무기물 절연층은 글라스 시트 또는 판유리일 수 있다.
또한, 상기 제1 빌드업 절연층은, 상기 무기물 절연층의 상부에 형성되는 제1 상부 빌드업 절연층 및 상기 무기물 절연층의 하부에 형성되는 제1 하부 빌드업 절연층을 포함하고, 상기 제2 회로 패턴층은, 상기 제1 상부 빌드업 절연층의 상면에 구비되는 제2 상부 회로 패턴층 및 상기 제1 하부 빌드업 절연층의 상면에 구비되는 제2 하부 회로 패턴층을 포함하며, 상기 제2 상부 회로 패턴층 및 상기 제2 하부 회로 패턴층은, 상기 제1 빌드업 절연층 및 상기 무기물 절연층을 관통하는 비아에 의하여 전기적으로 연결되는 것일 수 있다.
또한, 상기 비아는 상기 인식마크를 관통하는 것일 수 있다.
또한, 상기 외부전극은 비아에 의하여 상기 제2 상부 회로 패턴층 및 상기 제2 하부 회로 패턴층 중 적어도 어느 하나와 전기적으로 연결될 수 있다.
또한, 상기 외부전극은 상기 제1 상부 빌드업 절연층 방향으로 위치되며, 상기 제1 상부 빌드업 절연층 상에 형성되는 빌드업 층의 층수가 상기 제1 하부 빌드업 절연층 상에 형성되는 빌드업 층의 층수 보다 클 수 있다.
이때, 상기 전자부품은 캐패시터일 수 있다.
본 발명의 일실시예에 따른 회로 기판 제조방법은, 무기물 절연층 표면에 제1 회로 패턴층을 형성하는 단계; 상기 무기물 절연층에 리세스부 또는 캐비티를 형성하는 단계; 외부전극이 구비된 전자부품의 적어도 일부를 상기 리세스부 또는 상기 캐비티에 삽입하는 단계; 상기 무기물 절연층 상에 유기물 재질의 제1 빌드업 절연층을 형성하는 단계; 상기 제1 빌드업 절연층을 관통하여 상기 제1 회로 패턴층 및 상기 외부전극 중 적어도 하나의 표면을 노출시키는 비아홀을 형성하는 단계; 및 상기 비아홀 내부에 도전성 물질을 형성하고, 상기 제1 빌드업 절연층 표면에 제2 회로 패턴층을 형성하는 단계;를 포함할 수 있다.
이때, 상기 무기물 절연층에 리세스부 또는 캐비티를 형성하는 단계는, 상기 무기물 절연층 상에 상기 리세스부 또는 캐비티를 형성할 영역을 노출시키는 레지스트 패턴을 형성하는 단계; 및 노출된 영역을 습식식각하여 리세스부 또는 캐비티를 형성한 후 상기 레지스트 페턴을 제거하는 단계;를 포함할 수 있다.
또한, 상기 제1 빌드업 절연층은, 상기 무기물 절연층의 상부에 형성되는 제1 상부 빌드업 절연층 및 상기 무기물 절연층의 하부에 형성되는 제1 하부 빌드업 절연층을 포함하고, 상기 제1 상부 빌드업 절연층 및 상기 제1 하부 빌드업 절연층 상에 적어도 하나의 빌드업 층을 형성하는 단계를 더 포함하되, 상기 제1 상부 빌드업 절연층에 형성되는 빌드업 층의 층수와, 상기 제1 하부 빌드업 절연층 상에 형성되는 빌드업 층의 층수는 서로 다를 수 있다.
또한, 외부전극이 구비된 전자부품의 적어도 일부를 상기 리세스부 또는 상기 캐비티에 삽입하는 단계는, 상기 캐비티가 형성된 무기물 절연층의 하면에 접착층을 결합한 상태에서 상기 전자부품의 하면을 상기 접착층에 접촉시킨 후, 상기 접착층 하면에 부가 무기물 절연층을 결합하여 수행되는 것일 수 있다.
또한, 상기 무기물 절연층에 표면식각, 강화 및 불투명 처리 중 선택되는 적어도 한 전처리 과정을 더 수행할 수 있다.
본 발명의 일실시예에 따른 회로 기판 제조방법은, 무기물 절연층 표면에 인식마크를 형성하는 단계; 상기 무기물 절연층에 리세스부 또는 캐비티를 형성하는 단계; 외부전극이 구비된 전자부품의 적어도 일부를 상기 리세스부 또는 상기 캐비티에 삽입하는 단계; 상기 무기물 절연층 상에 유기물 재질의 제1 빌드업 절연층을 형성하는 단계; 상기 제1 빌드업 절연층을 관통하여 외부전극의 표면을 노출시키는 비아홀을 형성하는 단계; 및 상기 비아홀 내부에 도전성 물질을 형성하고, 상기 제1 빌드업 절연층 표면에 제2 회로 패턴층을 형성하는 단계;를 포함할 수 있다.
이때, 상기 무기물 절연층에 리세스부 또는 캐비티를 형성하는 단계는, 상기 인식마크를 기준으로 미리 정해진 영역을 패터닝하는 단계를 포함할 수 있다.
또한, 상기 외부전극이 구비된 전자부품의 적어도 일부를 상기 리세스부 또는 상기 캐비티에 삽입하는 단계는, 상기 인식마크를 기준으로 미리 정해진 위치에 상기 전자부품을 실장하여 수행되는 것일 수 있다.
또한, 상기 제1 빌드업 절연층을 관통하여 외부전극의 표면을 노출시키는 비아홀을 형성하는 단계는, 상기 제1 빌드업 절연층과 상기 인식마크 및 상기 무기물 절연층을 관통하는 비아홀을 형성하는 단계를 포함할 수 있다.
또한, 상기 제1 빌드업 절연층은, 상기 무기물 절연층의 상부에 형성되는 제1 상부 빌드업 절연층 및 상기 무기물 절연층의 하부에 형성되는 제1 하부 빌드업 절연층을 포함하고, 상기 제1 상부 빌드업 절연층 및 상기 제1 하부 빌드업 절연층 상에 적어도 하나의 빌드업 층을 형성하는 단계를 더 포함하되, 상기 제1 상부 빌드업 절연층에 형성되는 빌드업 층의 층수와, 상기 제1 하부 빌드업 절연층 상에 형성되는 빌드업 층의 층수는 서로 다르게 될 수 있다.
이상과 같이 구성된 본 발명은 무기물 절연층을 구비함으로써 워피지를 종래보다 저감시키면서도 유기물 재질의 제1 빌드업 절연층 등에 비아 및 회로 패턴 등을 효율적으로 구현할 수 있다는 유용한 효과를 제공한다.
또한, 워피지를 충분히 감소시킬 수 있기 때문에, 무기물 절연층 상부와 하부에 형성되는 빌드업 층이 대칭되도록 할 필요가 없으므로 설계의 자유도가 상승되며, 회로 기판을 더욱 슬림화 할 수 있다.
또한, 인식마크를 활용함에 따라 비아홀 가공, 리세스부 또는 캐비티 가공 및 전자부품 실장 과정의 정밀도가 더욱 향상될 수 있다.
도 1은 본 발명의 제1 실시예에 따른 회로 기판을 개략적으로 예시한 단면도이다.
도 2는 본 발명의 제2 실시예에 따른 회로 기판을 개략적으로 예시한 단면도이다.
도 3A 내지 도 3D는 본 발명의 제2 실시예에 따른 회로 기판을 제조하는 방법을 개략적으로 예시한 공정단면도로써, 도 3A는 무기물 절연층에 제1 회로 패턴층이 형성되는 과정, 도 3B는 무기물 절연층에 리세스부를 형성하는 과정, 도 3C는 전자부품을 실장하고 제1 빌드업 절연층을 형성하는 과정, 도 3D는 빌드업 층을 더 형성하는 과정을 개략적으로 예시하고 있다.
도 4는 본 발명의 제3 실시예에 따른 회로 기판을 개략적으로 예시한 단면도이다.
도 5는 본 발명의 제4 실시예에 따른 회로 기판을 개략적으로 예시한 단면도이다.
도 6은 본 발명의 제5 실시예에 따른 회로 기판을 개략적으로 예시한 단면도이다.
도 7은 본 발명의 제6 실시예에 따른 회로 기판을 개략적으로 예시한 단면도이다.
도 8은 본 발명의 제7 실시예에 따른 회로 기판을 개략적으로 예시한 단면도이다.
도 9A 내지 도 9D는 본 발명의 제7 실시예에 따른 회로 기판을 제조하는 방법을 개략적으로 예시한 공정단면도로써, 도 9A는 무기물 절연층에 인식마크를 형성하는 과정, 도 9B는 무기물 절연층에 리세스부를 형성하는 과정, 도 9C는 전자부품을 실장하고 제1 빌드업 절연층을 형성하는 과정, 도 9D는 빌드업 층을 더 형성하는 과정을 개략적으로 예시하고 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 기술 등은 첨부되는 도면들과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있다. 본 실시예는 본 발명의 개시가 완전하도록 함과 더불어, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공될 수 있다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어들은 실시예를 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprise)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
도시의 간략화 및 명료화를 위해, 도면은 일반적 구성 방식을 도시하고, 본 발명의 설명된 실시예의 논의를 불필요하게 불명료하도록 하는 것을 피하기 위해 공지된 특징 및 기술의 상세한 설명은 생략될 수 있다. 부가적으로, 도면의 구성요소는 반드시 축척에 따라 그려진 것은 아니다. 예컨대, 본 발명의 실시예의 이해를 돕기 위해 도면의 일부 구성요소의 크기는 다른 구성요소에 비해 과장될 수 있다. 서로 다른 도면의 동일한 참조부호는 동일한 구성요소를 나타내고, 유사한 참조부호는 반드시 그렇지는 않지만 유사한 구성요소를 나타낼 수 있다.
명세서 및 청구범위에서 "제 1", "제 2", "제 3" 및 "제 4" 등의 용어는, 만약 있는 경우, 유사한 구성요소 사이의 구분을 위해 사용되며, 반드시 그렇지는 않지만 특정 순차 또는 발생 순서를 기술하기 위해 사용된다. 그와 같이 사용되는 용어는 여기에 기술된 본 발명의 실시예가, 예컨대, 여기에 도시 또는 설명된 것이 아닌 다른 시퀀스로 동작할 수 있도록 적절한 환경하에서 호환 가능한 것이 이해될 것이다. 마찬가지로, 여기서 방법이 일련의 단계를 포함하는 것으로 기술되는 경우, 여기에 제시된 그러한 단계의 순서는 반드시 그러한 단계가 실행될 수 있는 순서인 것은 아니며, 임의의 기술된 단계는 생략될 수 있고/있거나 여기에 기술되지 않은 임의의 다른 단계가 그 방법에 부가 가능할 것이다.
명세서 및 청구범위의 "왼쪽", "오른쪽", "앞", "뒤", "상부", "바닥", "위에", "아래에" 등의 용어는, 만약 있다면, 설명을 위해 사용되는 것이며, 반드시 불변의 상대적 위치를 기술하기 위한 것은 아니다. 그와 같이 사용되는 용어는 여기에 기술된 본 발명의 실시예가, 예컨대, 여기에 도시 또는 설명된 것이 아닌 다른 방향으로 동작할 수 있도록 적절한 환경하에서 호환 가능한 것이 이해될 것이다. 여기서 사용된 용어 "연결된"은 전기적 또는 비 전기적 방식으로 직접 또는 간접적으로 접속되는 것으로 정의된다. 여기서 서로 "인접하는" 것으로 기술된 대상은, 그 문구가 사용되는 문맥에 대해 적절하게, 서로 물리적으로 접촉하거나, 서로 근접하거나, 서로 동일한 일반적 범위 또는 영역에 있는 것일 수 있다. 여기서 "일 실시예에서"라는 문구의 존재는 반드시 그런 것은 아니지만 동일한 실시예를 의미한다.
이하에서는 첨부된 도면을 참조하여 본 발명의 구성 및 작용효과를 더욱 상세하게 설명한다.
도 1은 본 발명의 제1 실시예에 따른 회로 기판(100)을 개략적으로 예시한 단면도이다.
도 1을 참조하면, 본 발명의 일실시예에 따른 회로 기판(100)은, 무기물 절연층(110), 제1 회로 패턴층(P1), 제1 빌드업 절연층(120) 및 제2 회로 패턴층(P2)을 포함할 수 있다.
무기물 절연층(110)은 글라스(glass)로 이루어진 것일 수 있다. 여기서, 상기 글라스는 유리 제조사에서 생산되는 글라스 시트(glass sheet) 또는 판유리와 같은 글라스 플레이트를 지칭할 수 있다. 예를 들면, 상기 글라스는 willow, Gorilla (이상 상품명, Corning사 제조), Lime Soda, 액정디스플레이(LCD) 장치에 사용되는 판유리 등 다양한 종류의 글라스 소재를 적용할 수 있다. 본 발명의 예시적인 실시예들에서, 상기 글라스는 물성 향상을 위한 일부 불순물 또는 첨가물이 혼합되는 것을 배제하지는 않는다.
예시적인 실시예들에 따르면, 무기물 절연층(110)은 코어 기판 역할을 수행할 수 있다. 이 경우, 일반적인 레진 혹은 유리섬유가 함침된 레진을 코어 기판으로 사용하는 경우보다 우수한 강성, 모듈러스, 인장 강도 등을 확보할 수 있으므로, 회로 기판의 워피지 현상을 근본적으로 해결할 수 있다.
이때, 글라스로써 willow, LCD, Gorilla, Lime Soda 등 다양한 종류의 글라스 소재를 적용할 수 있다.
다음으로, 제1 회로 패턴층(P1)은 무기물 절연층(110) 표면에 직접 형성된다.
여기서, 제1 회로 패턴층(P1)은 무기물 절연층(110)의 양면에 형성될 수 있으며, 무기물 절연층(110)을 관통하는 스루비아(Vt)를 통해 무기물 절연층(110)의 일면에 형성된 제1 회로 패턴층(P1)과 무기물 절연층(110)의 타면에 형성된 제2 회로 패턴층(P2)이 전기적으로 연결될 수 있다.
다음으로, 제1 빌드업 절연층(120)은 유기물 재질로 이루어질 수 있다.
예를 들어, 제1 빌드업 절연층(120)은 에폭시 수지로 형성될 수 있다. 일 실시예에 있어, 제1 빌드업 절연층(120)은 ABF를 포함할 수 있다. 본 발명의 예시적인 실시예들에 따르면, 상기 유기물 재질은 레진과 같은 유기 조성물에 필러(filler)와 같은 첨가물이 포함된 것을 배제하는 것은 아니다.
예시적인 실시예들에 따르면, 무기물 절연층(110)에 의해 회로기판(100)의 워피지가 원천적으로 차단되므로, 빌드업 절연층으로서 프리프레그(prepreg)와 같은 심재가 포함된 절연자재를 사용하지 않더라도 회로기판의 충분한 기계적, 물리적 특성을 확보할 수 있다. 따라서, 상기 유기물 재질을 빌드업 절연층으로 사용함으로써 보다 미세한 피치 또는 선폭을 갖는 회로 패턴을 형성할 수 있다.
이때, 제1 빌드업 절연층(120) 역시 무기물 절연층(110)의 상부와 하부에 형성될 수 있으며, 무기물 절연층(110)의 상부에 형성되는 것을 제1 상부 빌드업 절연층(120), 무기물 절연층(110)의 하부에 형성되는 것을 제1 하부 빌드업 절연층(120') 이라고 칭할 수 있다.
이에 따라, 본 발명의 일실시예에 따른 회로 기판(100)은 무기물 절연층(110)을 구비함으로써 워피지를 종래보다 저감시키면서도 유기물 재질의 제1 빌드업 절연층(120) 등에 비아 및 회로 패턴 등을 효율적으로 구현할 수 있게 된다.
따라서, 유기물 만으로 구현된 종래의 다층 기판의 경우, 워피지를 감소시키는데 한계가 있었지만, 본 발명의 일실시예에 따른 회로 기판(100)은 이러한 문제를 해결할 수 있는 것이다.
또한, 기판 전체가 유리로 이루어진 종래의 다층 기판의 경우, 비아 및 회로 패턴을 가공하는 과정이 매우 어려울 뿐만 아니라, 각 층 사이의 접착 신뢰성을 확보하기가 어려웠던 문제가 있었으며, 이 문제점 또한 본 발명의 일실시예에 따른 회로 기판(100)에서는 해결될 수 있는 것이다.
도 2는 본 발명의 제2 실시예에 따른 회로 기판(200)을 개략적으로 예시한 단면도이다.
도 2를 참조하면, 본 발명의 제2 실시예에 따른 회로 기판(200)은 전자부품(10)이 내장된다.
이때, 무기물 절연층(210)의 일 영역에 요홈 형태로 함몰된 리세스부(211)가 구비되어 전자부품(10)이 리세스부(211) 내부로 안착되도록 할 수 있다. 물론 전자부품(10) 전체가 리세스부(211)에 삽입되어야만 하는 것은 아님을 당업자라면 충분히 이해할 수 있을 것이다.
또한, 전자부품(10)은 반도체 칩 등의 능동소자이거나 캐패시터 등의 수동소자일 수 있으며, 그 외부에 외부전극(11)이 구비된다.
특히, 리세스부(211)에 전자부품(10)이 안착되는 본 실시예에서는 전자부품(10)의 외부전극(11)이 회로 기판(200) 외부와 전기적 접속을 이룰 수 있도록 외부전극(11)이 형성된 면이 리세스부(211)의 바닥면에 대향되는 방향으로 위치되도록 하는 것이 바람직하다.
한편, 무기물 절연층(210) 상에는 유기물 재질의 제1 빌드업 절연층(120)이 구비되어 무기물 절연층(210), 제1 회로 패턴층(P1) 및 전자부품(10)을 커버할 수 있다.
전술한 바와 같이 제1 빌드업 절연층(120)은 무기물 절연층(210)의 상부에만 형성되거나 무기물 절연층(210)의 하부에도 형성될 수 있다.
이때, 제1 빌드업 절연층(120)의 표면에는 제2 회로 패턴층(P2)이 구비될 수 있으며, 제2 회로 패턴층(P2)은 제1 회로 패턴층(P1) 및 외부전극(11)과 제1 비아(V1)에 의하여 전기적으로 연결될 수 있다.
유기물 재질의 제1 빌드업 절연층(120) 상에 회로 패턴을 구현하는 과정은 글라스 등의 무기물 절연층(210)에 회로 패턴을 구현하는 과정에 비하여 공정효율이 높고 회로 패턴의 미세화에도 유리하다. 또한, 절연층을 관통하는 비아를 가공함에 있어서도 상대적으로 손쉽고 정밀하게 미세한 비아들을 형성할 수 있다.
또한, 필요에 따라, 제1 빌드업 절연층(120) 상에는 한 층 이상의 빌드업 층이 더 구비될 수 있다. 이때, 빌드업 층은 빌드업 절연층 및 해당 빌드업 절연층의 표면에 구비된 회로 패턴층을 포함하는 개념일 수 있다.
도 2에 도시된 바와 같이, 무기물 절연층(210) 상부 방향으로 제2 빌드업 절연층(230), 제3 회로 패턴층(P3), 제3 빌드업 절연층(240), 제4 회로 패턴층(P4) 등이 더 구비될 수 있는 것이며, 무기물 절연층(210)의 하부 방향으로도 마찬가지의 방식으로 빌드업 층들이 더 구비될 수 있다.
또한, 도시된 바와 같이, 회로 기판(100)의 최외곽에는 솔더 레지스트(SR)와 솔더볼(SB)이 더 구비될 수 있음은 자명하다.
이에 따라, 본 발명의 제2 실시예에 따른 회로 기판(200)은 무기물 절연층(210)에 의하여 워피지가 충분히 감소되면서도 유기물 재질의 제1 빌드업 절연층(120) 등에 미세한 회로 패턴을 효율적으로 구현할 수 있게 된다.
도 3A 내지 도 3D는 본 발명의 제2 실시예에 따른 회로 기판(200)을 제조하는 방법을 개략적으로 예시한 공정단면이다.
먼저, 도 3A를 참조하면, 글라스 등의 무기물 자재(210')를 전처리하여 무기물 절연층(210)을 준비한다. 이때, 전처리란 표면 식각 등의 과정을 통해 표면을 처리하거나, 강도를 더욱 향상시키기 위해 강화(Hardening) 시키는 과정을 의미할 수 있다.
또한, 회로 기판(200) 제조과정에서 회로 패턴이 잘 형성되었는지의 여부 등을 검사함에 있어서, 무기물 절연층(210)이 투명할 경우 무기물 절연층(210) 하방에 위치되는 회로 패턴 등에 의하여 무기물 절연층(210) 상방에 위치되는 회로 패턴 검사의 효율성 및 정확성이 낮아질 수 있다. 이러한 문제를 해결하기 위해서, 무기물 절연층(210)을 불투명하게 처리할 수도 있으며, 이러한 불투명 처리 또한 전처리 과정에 포함될 수 있다.
한편, 무기물 절연층(210) 표면에는 제1 회로 패턴층(P1)이 형성될 수 있다. 이때, 제1 회로 패턴층(P1)이 무기물 절연층(210)의 양면에 각각 형성될 수도 있는데, 양면에 형성된 제1 회로 패턴층(P1) 들을 전기적으로 연결시키기 위하여 스루비아(Vt)를 구비할 수도 있다.
즉, 무기물 절연층(210)을 관통하는 비아홀을 레이저 혹은 습식식각을 통해 가공한 후, 비아홀 내부에 도전성 물질을 구비하여 스루비아(Vt)를 형성할 수 있으며, 이 스루비아(Vt)에 의하여 제1 회로 패턴층(P1) 들이 전기적으로 연결될 수 있다.
다음으로, 도 3B를 참조하면, 무기물 절연층(210)에 리세스부(211)를 형성할 수 있다.
먼저, 무기물 절연층(210) 상에 리세스부(211)가 형성될 영역을 노출시키는 레지스트 패턴(PR)을 형성한다. 이때, 레지스트 패턴(PR)은 포토 레지스트 패턴 일 수 있지만, 이에 한정되는 것은 아니다.
다음으로, 식각액을 이용하여 습식식각(Wet etching)을 수행하고, 그 결과 무기물 절연층(210)에 그 일부가 함몰된 리세스부(211)가 형성될 수 있다.
이때, 무기물 절연층(210)의 양면에 제1 회로 패턴층(P1)이 형성되어 있는 경우에는, 식각액에 의하여 제1 회로 패턴층(P1)이 손상되지 않도록 레지스트 패턴(PR)이 제1 회로 패턴층(P1)을 모두 커버할 수 있도록 레지스트 패턴(PR)을 형성하는 것이 바람직하다.
다음으로, 식각과정이 모두 완료되면 레지스트 패턴(PR)을 모두 제거함으로써 무기물 절연층(210)에 리세스부(211)가 구비될 수 있다.
다음으로, 도 3C를 참조하면, 리세스부(211)로 전자부품(10)이 삽입된다.
이때, 전자부품(10)의 하면에 접착제(12)를 도포하거나, 리세스부(211)의 상부면에 접착제(12)를 도포한 뒤 전자부품(10)을 실장함으로써, 전자부품(10)이 비교적 견고하게 고정되도록 할 수 있다.
그 후, 제1 빌드업 절연층(220)을 형성하고, 비아 연결이 필요한 곳, 예컨데 전자부품(10)의 외부전극(11) 상부 영역이나 제1 회로 패턴층(P1) 중 일 영역에 제1 빌드업 절연층(220)을 관통하는 비아홀(VH)을 레이저 혹은 습식식각을 통해 형성한다.
다음으로, 비아홀(VH)들 내부를 도전성 물질로 충진하고, 제1 빌드업 절연층(220) 표면에 제2 회로 패턴층(P2)을 형성할 수 있다.
다음으로, 도 3D를 참조하면, 제1 빌드업 절연층(220) 상에 복수의 빌드업 층과 솔더 레지스트(SR) 및 솔더볼(SB) 등을 형성하여 회로 기판(200)을 제작할 수 있다.
도 4는 본 발명의 제3 실시예에 따른 회로 기판(300)을 개략적으로 예시한 단면도이다.
도 4를 참조하면, 무기물 절연층(210) 상부에 구비되는 빌드업 층의 층수가 무기물 절연층(210) 하부에 구비되는 빌드업 층의 층수에 비하여 더 많게 형성될 수 있음을 이해할 수 있을 것이다.
예컨데, 도시된 바와 같이 전자부품(10)의 외부전극(11)이 무기물 절연층(210)의 상부 방향으로 형성된 경우에는, 전자부품(10) 하부에 비하여 전자부품(10) 상부에 더 복잡한 배선이 형성될 필요가 있다.
이러한 경우에도, 종래의 일반적인 다층 기판에서는 워피지 감소를 위하여 무기물 절연층(210) 상부와 하부를 대칭되도록 형성하고 있었기 때문에, 전자부품(10) 상부에 충분한 배선이 형성되지 못함에 따라 기판의 면적이 넓어지거나, 전자부품(10) 하부에 불필요한 층들이 부가됨으로써 기판의 두께가 두꺼워지는 문제가 유발될 수 밖에 없었다.
그러나, 전술한 바와 같이, 본 발명에 따른 회로 기판(300)은 무기물 절연층(210)에 의하여 워피지가 충분히 감소되면서도 유기물 재질의 제1 빌드업 절연층(220) 등에 미세한 회로 패턴을 효율적으로 구현할 수 있으므로, 무기물 절연층(210) 상부와 무기물 절연층(210) 하부의 빌드업 층의 수를 달리할 수 있고, 이에 따라 종래의 문제점들을 해결할 수 있게 되는 것이다.
도 5는 본 발명의 제4 실시예에 따른 회로 기판(400)을 개략적으로 예시한 단면도이다.
도 5를 참조하면, 본 발명의 제5 실시예에 따른 회로 기판(100)은 전술한 리세스부 대신 캐비티(412)를 구비하여 전자부품(10)이 캐비티(412) 내부로 삽입되도록 할 수 있음을 이해할 수 있을 것이다.
도 6은 본 발명의 제5 실시예에 따른 회로 기판(500)을 개략적으로 예시한 단면도이다.
도 6을 참조하면, 본 발명의 제6 실시예에 따른 회로 기판(500)은 무기물 절연층이 제1 무기물 절연층(510), 접착층(515) 및 제2 무기물 절연층(513)으로 이루어질 수 있음을 이해할 수 있을 것이다.
즉, 제1 무기물 절연층(510)에 캐비티(512)를 형성한 상태에서 제1 무기물 절연층(510)의 하면에 접착층(515)을 결합하고, 전자부품(10)이 제1 무기물 절연층(510)의 캐비티(512)에 삽입되는 과정에서 전자부품(10)의 하면과 접착층(515)의 상면이 견고하게 접착될 수 있다.
또한, 접착층(515) 하면에 제2 무기물 절연층(513)이 더 부착됨으로써 무기물 절연층(210)의 강도가 더 향상되며, 전자부품(10)을 더욱 안정적으로 지지할 수 있게 되는 것이다.
한편, 제1 무기물 절연층(510) 및 제2 무기물 절연층(513)은 설명의 편의를 위하여 명명된 것일 뿐이며, 제1 무기물 절연층(510)을 무기물 절연층, 제2 무기물 절연층(513)을 부가 무기물 절연층으로 정의할 수도 있다.
도 7은 본 발명의 제6 실시예에 따른 회로 기판(600)을 개략적으로 예시한 단면도이다.
도 7을 참조하면, 캐비티(612) 내부에 삽입되는 전자부품(20)이 MLCC 등의 캐패시터일 수 있음을 이해할 수 있을 것이다.
이렇게 캐패시터가 삽입될 경우에는 외부전극(21)의 상부면 뿐만 아니라 외부전극(21)의 하부면에도 비아가 구비되어 빌드업 층들과 전기적으로 연결될 수 있도록 하는 것이 바람직하다.
도 8은 본 발명의 제7 실시예에 따른 회로 기판(700)을 개략적으로 예시한 단면도이다.
도 8을 참조하면, 본 발명의 제7 실시예에 따른 회로 기판(700)은 무기물 절연층(210), 인식마크(F), 전자부품(10), 제1 빌드업 절연층(220) 및 제2 회로 패턴층(P2)을 포함할 수 있다.
이때, 전술한 실시예들과 마찬가지로, 무기물 절연층(210)은 글라스인 것이 바람직하다.
한편, 제1 빌드업 절연층(220)이 무기물 절연층(210)의 상부 및 하부에 형성되어 있고, 무기물 절연층(210)의 상부 및 하부에 제2 회로 패턴층(P2)이 각각 형성되어 있는 경우에는, 무기물 절연층(210) 상부의 제2 회로 패턴층(P2)과 무기물 절연층(210) 하부의 제2 회로 패턴층(P2)을 연결할 필요가 있을 수 있다.
이 경우, 제1 빌드업 절연층(220)을 관통하는 스루비아(Vt)를 형성하여 제2 회로 패턴층(P2) 들이 전기적으로 연결되도록 할 수 있다.
또한, 이때 형성되는 스루비아(Vt)는 인식마크(F)를 관통할 수 있다. 즉, 스루비아(Vt)를 형성함에 있어서, 정확한 위치에 비아홀을 가공하기 위하여 인식마크(F)를 일종의 기준 지표로 활용할 수 있다는 것이다.
또한, 인식마크(F)는 무기물 절연층(210)에 리세스부(211)나 캐비티를 형성하는 과정에서도 기준 지표로 활용될 수 있으며, 전자부품(10)을 실장하는 과정에서도 기준 지표로 활용될 수 있다.
이에 따라, 비아홀 가공, 리세스부(211) 또는 캐비티 가공 및 전자부품(10) 실장 과정의 정밀도가 더욱 향상될 수 있다.
본 실시예는 전술한 실시예들과 달리 무기물 절연층(210) 표면에 제1 회로 패턴층(P1)이 형성되지 않는다.
현재의 기술력을 고려할 때, 유기물 재질의 절연층에 회로 패턴을 형성하거나 비아를 형성하는 과정에 비하여, 글라스 등의 무기물 절연층(210) 표면에 회로 패턴을 형성하거나 비아를 형성하는 과정은 수율이나 공정효율이 상대적을 낮은 편이다.
물론, 무기물 절연층(210) 표면에 제1 회로 패턴층(P1)을 형성함으로써 적어도 두 개의 층의 형성을 위한 두께가 감소될 수 있지만, 공정 효율 및 수율 등을 고려하면 제1 회로 패턴층(P1)을 형성하는 데에 따른 효과가 희석될 수 있을 것이다.
따라서, 이러한 점들을 고려하여 전술한 실시예와 본 실시예 중 적절한 것을 적용하여 회로 기판을 제조할 수 있을 것이다.
한편, 본 실시예와 관련된 나머지 사항들은 전술한 바와 유사하므로 중복되는 설명은 생략하기로 한다.
도 9A 내지 도 9D는 본 발명의 제7 실시예에 따른 회로 기판(700)을 제조하는 방법을 개략적으로 예시한 공정단면도이다.
먼저, 도 9A를 참조하면, 글라스 등의 무기물 자재(210')를 전처리하여 무기물 절연층(210)을 준비한다. 이때, 전처리란 표면 식각 등의 과정을 통해 표면을 처리하거나, 강도를 더욱 향상시키기 위해 강화(Hardening) 시키거나, 무기물 절연층(210)을 불투명 처리하는 과정을 의미할 수 있다.
한편, 본 발명의 제7 실시예에 따른 회로 기판(700)에는 인식마크(F)가 구비된다.
이때, 인식마크(F)는 무기물 절연층(210)에 리세스부(211)나 캐비티를 형성하는 과정에서도 기준 지표로 활용될 수 있으며, 전자부품(10)을 실장하는 과정에서도 기준 지표로 활용될 수 있다고 전술한 바 있다.
이러한 인식마크(F)는 요홈 형태나 돌기 형태로 구비될 수 있으며, 본 명세서에서는 돌기 형태로 인식마크(F)를 구비하는 방법을 설명하기로 한다.
먼저, 무기물 절연층(210) 일면에 스퍼터링(Sputtering) 또는 플레이팅(plating) 방식으로 막(F')을 형성한다.
다음으로, 인식마크(F)가 형성될 부분을 커버하며, 나머지 부분은 노출시키는 레지스트 패턴(PR)을 형성한다. 이때 레지스트 패턴(PR)은 포토 레지스트 패턴일 수 있다.
다음으로, 노출된 영역을 식각 등의 방식으로 제거한 후, 레지스트 패턴(PR)을 제거함으로써 돌기 형태의 인식마크(F)를 형성할 수 있다.
다음으로, 도 9B를 참조하면, 무기물 절연층(210)에 리세스부(211)를 형성할 수 있다.
먼저, 무기물 절연층(210) 상에 리세스부(211)가 형성될 영역을 노출시키는 레지스트 패턴(PR)을 형성한다. 이때, 레지스트 패턴(PR)은 포토 레지스트 패턴(PR) 일 수 있지만, 이에 한정되는 것은 아니다.
다음으로, 식각액을 이용하여 습식식각(Wet etching)을 수행하고, 그 결과 무기물 절연층(210)에 그 일부가 함몰된 리세스부(211)가 형성될 수 있다.
다음으로, 식각과정이 모두 완료되면 레지스트 패턴(PR)을 모두 제거함으로써 무기물 절연층(210)에 리세스부(211)가 구비될 수 있다.
한편, 무기물 절연층(210)에 리세스부(211) 대신 캐비티를 구비할 수도 있으며, 이러한 리세스부(211)와 캐비티는 전술한 바와 같이 습식식각 방식으로 형성하거나 레이저 드릴링 방식으로 형성할 수도 있다.
이때, 인식마크(F)를 기준으로 미리 정해진 영역에 레이저를 조사함으로써 하여 상기 리세스부(211) 또는 캐비티를 형성함으로써, 리세스부(211) 또는 캐비티를 더욱 정밀하게 가공할 수 있다.
다음으로, 도 9C를 참조하면, 리세스부(211)로 전자부품(10)이 삽입된다.
이때, 전자부품(10)의 하면에 접착제(12)를 도포하거나, 리세스부(211)의 상부면에 접착제(12)를 도포한 뒤 전자부품(10)을 실장함으로써, 전자부품(10)이 비교적 견고하게 고정되도록 할 수 있다.
그 후, 제1 빌드업 절연층(220)을 형성하고, 비아 연결이 필요한 곳, 예컨데 전자부품(10)의 외부전극(11) 상부 영역등에 제1 빌드업 절연층(220)을 관통하는 비아홀(VH)을 레이저 혹은 습식식각을 통해 형성한다.
한편, 제2 회로 패턴층(P2)이 무기물 절연층(210)의 상부 및 하부에 형성되고, 이들을 전기적으로 연결할 필요가 있을 경우에는, 제1 빌드업 절연층(220) 및 무기물 절연층(210)을 관통하는 비아홀을 형성할 수도 있으며, 이 비아홀의 정밀한 가공을 위하여 비아홀이 인식마크(F)도 함께 관통되도록 할 수 있다.
즉, 인식마크(F)가 스루비아(Vt)를 형성하기 위한 비아홀을 가공하는 기준 지표로 사용될 수도 있다는 것이다.
다음으로, 비아홀들 내부를 도전성 물질로 충진하고, 제1 빌드업 절연층(220) 표면에 제2 회로 패턴층(P2)을 형성할 수 있다.
다음으로, 도 9D를 참조하면, 제1 빌드업 절연층(220) 상에 복수의 빌드업 층과 솔더 레지스트(SR) 및 솔더볼(SB) 등을 형성하여 회로 기판(700)을 제작할 수 있다.
10, 20 : 전자부품 11, 21 : 외부전극
12 : 접착제
100, 200, 300, 400, 500, 600, 700 : 회로 기판
110, 210 : 무기물 절연층
120 : 제1 상부 빌드업 절연층 120' : 제1 하부 빌드업 절연층
211 : 리세스부
230 : 제2 빌드업 절연층 240 : 제3 빌드업 절연층
412, 512, 612 : 캐비티
510 : 제1 무기물 절연층 513 : 제2 무기물 절연층
515 : 접착층
P1 : 제1 회로 패턴층 P2 : 제2 회로 패턴층
P3 : 제3 회로 패턴층 P4 : 제4 회로 패턴층
Vt : 스루비아 V1 : 제1 비아
V2 : 제2 비아 V3 : 제3 비아
SR : 솔더 레지스트 SB : 솔더볼
F : 인식마크 PR : 레지스트 패턴

Claims (28)

  1. 무기물 절연층;
    상기 무기물 절연층 표면에 형성되는 제1 회로 패턴층;
    상기 무기물 절연층 상에 형성되는 유기물 재질의 제1 빌드업 절연층; 및
    상기 제1 빌드업 절연층 표면에 형성되는 제2 회로 패턴층;
    을 포함하는 회로 기판.
  2. 청구항 1에 있어서,
    상기 무기물 절연층은 글라스 시트 또는 판유리인 것을 특징으로 하는 회로 기판.
  3. 청구항 2에 있어서,
    상기 무기물 절연층의 일 영역에 리세스부가 구비되고,
    상기 리세스부 내부로 적어도 일부가 삽입되며, 적어도 일면에 외부전극이 구비된 전자부품을 더 포함하고,
    상기 제1 빌드업 절연층은 상기 전자부품을 커버하는 것을 특징으로 하는
    회로 기판.
  4. 청구항 3에 있어서,
    상기 제1 빌드업 절연층은 상기 무기물 절연층의 상부에 형성되는 제1 상부 빌드업 절연층 및 상기 무기물 절연층의 하부에 형성되는 제1 하부 빌드업 절연층을 포함하는 것을 특징으로 하는 회로 기판.
  5. 청구항 4에 있어서,
    상기 제1 상부 빌드업 절연층 상에 형성되는 빌드업 층과 상기 제1 하부 빌드업 절연층 상에 형성되는 빌드업 층의 층수가 서로 다른 것을 특징으로 하는 회로 기판.
  6. 청구항 5에 있어서,
    상기 외부전극은 상기 제1 상부 빌드업 절연층 방향으로 위치되며,
    상기 제1 상부 빌드업 절연층 상에 형성되는 빌드업 층의 층수가 상기 제1 하부 빌드업 절연층 상에 형성되는 빌드업 층의 층수 보다 큰 것을 특징으로 하는 회로 기판.
  7. 청구항 2에 있어서,
    상기 제1 회로 패턴층은 상기 무기물 절연층의 양면에 형성되고, 상기 무기물 절연층을 관통하는 비아에 의하여 전기적으로 연결되는 것을 특징으로 하는 회로 기판.
  8. 청구항 2에 있어서,
    상기 제1 빌드업 절연층 상에 적어도 하나의 빌드업 층이 더 구비되는 것을 특징으로 하는 회로 기판.
  9. 청구항 3에 있어서,
    상기 무기물 절연층은,
    캐비티가 구비된 제1 무기물 절연층;
    제1 무기물 절연층의 하면에 결합되는 접착층; 및
    상기 접착층 하면에 결합되는 제2 무기물 절연층;
    으로 이루어지는 것을 특징으로 하는 회로 기판.
  10. 청구항 2에 있어서,
    상기 무기물 절연층의 일 영역에는 상기 무기물 절연층을 관통하는 캐비티가 구비되고,
    상기 캐비티 내부로 적어도 일부가 삽입되며, 적어도 일면에 외부전극이 구비된 전자부품을 더 포함하고,
    상기 제1 빌드업 절연층은 상기 전자부품을 커버하는 것을 특징으로 하는
    회로 기판.
  11. 청구항 10에 있어서,
    상기 전자부품은 캐패시터인 것을 특징으로 하는 회로 기판.
  12. 캐비티 또는 리세스부가 형성된 무기물 절연층;
    상기 무기물 절연층 표면에 구비되는 인식마크;
    상기 캐비티 또는 상기 리세스부 내부로 적어도 일부가 삽입되며, 적어도 일면에 외부전극이 구비된 전자부품;
    상기 무기물 절연층 상에 형성되는 유기물 재질의 제1 빌드업 절연층; 및
    상기 제1 빌드업 절연층 표면에 형성되는 제2 회로 패턴층;
    을 포함하는 회로 기판.
  13. 청구항 12에 있어서,
    상기 무기물 절연층은 글라스 시트 또는 판유리인 것을 특징으로 하는 회로 기판.
  14. 청구항 13에 있어서,
    상기 제1 빌드업 절연층은, 상기 무기물 절연층의 상부에 형성되는 제1 상부 빌드업 절연층 및 상기 무기물 절연층의 하부에 형성되는 제1 하부 빌드업 절연층을 포함하고,
    상기 제2 회로 패턴층은, 상기 제1 상부 빌드업 절연층의 상면에 구비되는 제2 상부 회로 패턴층 및 상기 제1 하부 빌드업 절연층의 상면에 구비되는 제2 하부 회로 패턴층을 포함하며,
    상기 제2 상부 회로 패턴층 및 상기 제2 하부 회로 패턴층은, 상기 제1 빌드업 절연층 및 상기 무기물 절연층을 관통하는 비아에 의하여 전기적으로 연결되는 것을 특징으로 하는 회로 기판.
  15. 청구항 14에 있어서,
    상기 비아는 상기 인식마크를 관통하는 것을 특징으로 하는 회로 기판.
  16. 청구항 14에 있어서,
    상기 외부전극은 비아에 의하여 상기 제2 상부 회로 패턴층 및 상기 제2 하부 회로 패턴층 중 적어도 어느 하나와 전기적으로 연결되는 것을 특징으로 하는 회로 기판.
  17. 청구항 16에 있어서,
    상기 외부전극은 상기 제1 상부 빌드업 절연층 방향으로 위치되며,
    상기 제1 상부 빌드업 절연층 상에 형성되는 빌드업 층의 층수가 상기 제1 하부 빌드업 절연층 상에 형성되는 빌드업 층의 층수 보다 큰 것을 특징으로 하는 회로 기판.
  18. 청구항 16에 있어서,
    상기 전자부품은 캐패시터인 것을 특징으로 하는 회로 기판.
  19. 무기물 절연층 표면에 제1 회로 패턴층을 형성하는 단계;
    상기 무기물 절연층에 리세스부 또는 캐비티를 형성하는 단계;
    외부전극이 구비된 전자부품의 적어도 일부를 상기 리세스부 또는 상기 캐비티에 삽입하는 단계;
    상기 무기물 절연층 상에 유기물 재질의 제1 빌드업 절연층을 형성하는 단계;
    상기 제1 빌드업 절연층을 관통하여 상기 제1 회로 패턴층 및 상기 외부전극 중 적어도 하나의 표면을 노출시키는 비아홀을 형성하는 단계; 및
    상기 비아홀 내부에 도전성 물질을 형성하고, 상기 제1 빌드업 절연층 표면에 제2 회로 패턴층을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 회로 기판 제조방법.
  20. 청구항 19에 있어서,
    상기 무기물 절연층에 리세스부 또는 캐비티를 형성하는 단계는,
    상기 무기물 절연층 상에 상기 리세스부 또는 캐비티를 형성할 영역을 노출시키는 레지스트 패턴을 형성하는 단계; 및
    노출된 영역을 습식식각하여 리세스부 또는 캐비티를 형성한 후 상기 레지스트 페턴을 제거하는 단계;
    를 포함하는 것을 특징으로 하는 회로 기판 제조방법.
  21. 청구항 19에 있어서,
    상기 제1 빌드업 절연층은, 상기 무기물 절연층의 상부에 형성되는 제1 상부 빌드업 절연층 및 상기 무기물 절연층의 하부에 형성되는 제1 하부 빌드업 절연층을 포함하고,
    상기 제1 상부 빌드업 절연층 및 상기 제1 하부 빌드업 절연층 상에 적어도 하나의 빌드업 층을 형성하는 단계를 더 포함하되,
    상기 제1 상부 빌드업 절연층에 형성되는 빌드업 층의 층수와, 상기 제1 하부 빌드업 절연층 상에 형성되는 빌드업 층의 층수는 서로 다른 것을 특징으로 하는 회로 기판 제조방법.
  22. 청구항 19에 있어서,
    상기 외부전극이 구비된 전자부품의 적어도 일부를 상기 리세스부 또는 상기 캐비티에 삽입하는 단계는,
    상기 캐비티가 형성된 무기물 절연층의 하면에 접착층을 결합한 상태에서 상기 전자부품의 하면을 상기 접착층에 접촉시킨 후, 상기 접착층 하면에 부가 무기물 절연층을 결합하여 수행되는 것임을 특징으로 하는 회로 기판 제조방법.
  23. 청구항 19에 있어서,
    상기 무기물 절연층에 표면식각, 강화 및 불투명 처리 중 선택되는 적어도 한 전처리 과정을 더 수행하는 것을 특징으로 하는 회로 기판 제조방법.
  24. 무기물 절연층 표면에 인식마크를 형성하는 단계;
    상기 무기물 절연층에 리세스부 또는 캐비티를 형성하는 단계;
    외부전극이 구비된 전자부품의 적어도 일부를 상기 리세스부 또는 상기 캐비티에 삽입하는 단계;
    상기 무기물 절연층 상에 유기물 재질의 제1 빌드업 절연층을 형성하는 단계;
    상기 제1 빌드업 절연층을 관통하여 외부전극의 표면을 노출시키는 비아홀을 형성하는 단계; 및
    상기 비아홀 내부에 도전성 물질을 형성하고, 상기 제1 빌드업 절연층 표면에 제2 회로 패턴층을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 회로 기판 제조방법.
  25. 청구항 24에 있어서,
    상기 무기물 절연층에 리세스부 또는 캐비티를 형성하는 단계는,
    상기 인식마크를 기준으로 미리 정해진 영역을 패터닝하는 단계를 포함하는 것을 특징으로 하는 회로 기판 제조방법.
  26. 청구항 24에 있어서,
    상기 외부전극이 구비된 전자부품의 적어도 일부를 상기 리세스부 또는 상기 캐비티에 삽입하는 단계는,
    상기 인식마크를 기준으로 미리 정해진 위치에 상기 전자부품을 실장하여 수행되는 것을 특징으로 하는 회로 기판 제조방법.
  27. 청구항 24에 있어서,
    상기 제1 빌드업 절연층을 관통하여 외부전극의 표면을 노출시키는 비아홀을 형성하는 단계는,
    상기 제1 빌드업 절연층과 상기 인식마크 및 상기 무기물 절연층을 관통하는 비아홀을 형성하는 단계를 포함하는 것을 특징으로 하는 회로 기판 제조방법.
  28. 청구항 24에 있어서,
    상기 제1 빌드업 절연층은, 상기 무기물 절연층의 상부에 형성되는 제1 상부 빌드업 절연층 및 상기 무기물 절연층의 하부에 형성되는 제1 하부 빌드업 절연층을 포함하고,
    상기 제1 상부 빌드업 절연층 및 상기 제1 하부 빌드업 절연층 상에 적어도 하나의 빌드업 층을 형성하는 단계를 더 포함하되,
    상기 제1 상부 빌드업 절연층에 형성되는 빌드업 층의 층수와, 상기 제1 하부 빌드업 절연층 상에 형성되는 빌드업 층의 층수는 서로 다른 것을 특징으로 하는 회로 기판 제조방법.
KR1020120158340A 2012-12-31 2012-12-31 회로 기판 및 회로 기판 제조방법 KR101472640B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020120158340A KR101472640B1 (ko) 2012-12-31 2012-12-31 회로 기판 및 회로 기판 제조방법
TW102143673A TW201429353A (zh) 2012-12-31 2013-11-29 電路板及其製造方法
JP2013263575A JP6373574B2 (ja) 2012-12-31 2013-12-20 回路基板及びその製造方法
US14/143,682 US20140182897A1 (en) 2012-12-31 2013-12-30 Circuit board and method of manufacturing the same
US15/074,209 US9788433B2 (en) 2012-12-31 2016-03-18 Circuit board and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120158340A KR101472640B1 (ko) 2012-12-31 2012-12-31 회로 기판 및 회로 기판 제조방법

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR20140034156A Division KR101497268B1 (ko) 2014-03-24 2014-03-24 회로 기판 및 회로 기판 제조방법

Publications (2)

Publication Number Publication Date
KR20140087745A true KR20140087745A (ko) 2014-07-09
KR101472640B1 KR101472640B1 (ko) 2014-12-15

Family

ID=51015852

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120158340A KR101472640B1 (ko) 2012-12-31 2012-12-31 회로 기판 및 회로 기판 제조방법

Country Status (4)

Country Link
US (2) US20140182897A1 (ko)
JP (1) JP6373574B2 (ko)
KR (1) KR101472640B1 (ko)
TW (1) TW201429353A (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180128766A (ko) * 2017-05-24 2018-12-04 삼성전기주식회사 전자부품 내장 인쇄회로기판
JP2021502706A (ja) * 2017-11-10 2021-01-28 エルペーカーエフ レーザー ウント エレクトロニクス アーゲー 半導体ウェハの集積方法及び装置
WO2024112180A1 (ko) * 2022-11-25 2024-05-30 엘지이노텍 주식회사 회로 기판 및 이를 포함하는 반도체 패키지

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015106615A (ja) * 2013-11-29 2015-06-08 イビデン株式会社 プリント配線板、プリント配線板の製造方法
JP2015213124A (ja) * 2014-05-02 2015-11-26 イビデン株式会社 パッケージ基板
WO2016018237A1 (en) * 2014-07-28 2016-02-04 Intel Corporation A multi-chip-module semiconductor chip package having dense package wiring
JP2016076658A (ja) * 2014-10-08 2016-05-12 イビデン株式会社 電子部品内蔵配線板及びその製造方法
JP6428164B2 (ja) * 2014-10-31 2018-11-28 日立化成株式会社 半導体装置及びその製造方法
TWI526129B (zh) * 2014-11-05 2016-03-11 Elite Material Co Ltd Multilayer printed circuit boards with dimensional stability
KR20160090625A (ko) * 2015-01-22 2016-08-01 삼성전기주식회사 전자소자내장형 인쇄회로기판 및 그 제조방법
US9837484B2 (en) * 2015-05-27 2017-12-05 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming substrate including embedded component with symmetrical structure
JP6562467B2 (ja) 2016-06-21 2019-08-21 サムスン エレクトロニクス カンパニー リミテッド ファン−アウト半導体パッケージ
KR101952863B1 (ko) * 2016-06-21 2019-02-28 삼성전기주식회사 팬-아웃 반도체 패키지
US10044390B2 (en) * 2016-07-21 2018-08-07 Qualcomm Incorporated Glass substrate including passive-on-glass device and semiconductor die
KR102544563B1 (ko) * 2016-08-18 2023-06-16 삼성전기주식회사 인쇄회로기판 및 인쇄회로기판의 제조방법
CN108076596B (zh) 2016-11-17 2020-06-23 华邦电子股份有限公司 线路板的制造方法
KR101983188B1 (ko) 2016-12-22 2019-05-28 삼성전기주식회사 팬-아웃 반도체 패키지
US11079886B2 (en) * 2017-03-10 2021-08-03 Sharp Kabushiki Kaisha Display substrate and display device
JP2018186258A (ja) * 2017-03-28 2018-11-22 大日本印刷株式会社 電子部品搭載基板およびその製造方法
US10643936B2 (en) * 2017-05-31 2020-05-05 Dyi-chung Hu Package substrate and package structure
US11270920B2 (en) 2018-08-14 2022-03-08 Medtronic, Inc. Integrated circuit package and method of forming same
US10998247B2 (en) * 2018-08-16 2021-05-04 Samsung Electronics Co., Ltd. Board with embedded passive component
TWI705536B (zh) * 2018-11-16 2020-09-21 欣興電子股份有限公司 載板結構及其製作方法
CN111867248A (zh) * 2019-04-24 2020-10-30 宏启胜精密电子(秦皇岛)有限公司 电路板及其制作方法
CN211045436U (zh) * 2019-07-07 2020-07-17 深南电路股份有限公司 线路板
CN113540029A (zh) * 2020-04-16 2021-10-22 奥特斯奥地利科技与***技术有限公司 部件承载件以及制造和设计部件承载件的方法
CN112599493A (zh) * 2020-12-22 2021-04-02 珠海越亚半导体股份有限公司 一种两面嵌埋玻璃基板及其制造方法

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06232528A (ja) 1993-02-08 1994-08-19 Hitachi Ltd 混成集積回路基板及びその製法
JP3708133B2 (ja) * 1997-01-29 2005-10-19 大日本印刷株式会社 多層配線基板の製造方法、多層配線基板の製造装置、および多層配線基板
JP3672169B2 (ja) 1999-03-05 2005-07-13 日本特殊陶業株式会社 コンデンサ、コア基板本体の製造方法、及び、コンデンサ内蔵コア基板の製造方法
JP3813402B2 (ja) * 2000-01-31 2006-08-23 新光電気工業株式会社 半導体装置の製造方法
JP2004079736A (ja) * 2002-08-15 2004-03-11 Sony Corp チップ内蔵基板装置及びその製造方法
TW573444B (en) 2003-04-22 2004-01-21 Ind Tech Res Inst Substrate having organic and inorganic functional package
JP2005064446A (ja) * 2003-07-25 2005-03-10 Dainippon Printing Co Ltd 積層用モジュールの製造方法
US8101868B2 (en) 2005-10-14 2012-01-24 Ibiden Co., Ltd. Multilayered printed circuit board and method for manufacturing the same
JP5114041B2 (ja) * 2006-01-13 2013-01-09 日本シイエムケイ株式会社 半導体素子内蔵プリント配線板及びその製造方法
TWI325745B (en) 2006-11-13 2010-06-01 Unimicron Technology Corp Circuit board structure and fabrication method thereof
KR100888561B1 (ko) * 2007-02-27 2009-03-12 대덕전자 주식회사 능동소자 내장형 인쇄회로기판 제조 방법
KR100905642B1 (ko) * 2007-12-13 2009-06-30 삼성전기주식회사 칩 내장형 인쇄회로기판 및 그 제조방법
JP2009295850A (ja) * 2008-06-06 2009-12-17 Hitachi Chem Co Ltd 多層回路基板の製造方法及びこれから得られる多層回路基板、半導体チップ搭載基板並びにこの基板を用いた半導体パッケージ
US8207453B2 (en) * 2009-12-17 2012-06-26 Intel Corporation Glass core substrate for integrated circuit devices and methods of making the same
US20130003314A1 (en) * 2010-02-22 2013-01-03 Sanyo Electronic Co., Ltd. Multilayer printed circuit board and manufacturing method therefor
US20110290540A1 (en) * 2010-05-25 2011-12-01 Samsung Electro-Mechanics Co., Ltd. Embedded printed circuit board and method of manufacturing the same
KR101095161B1 (ko) * 2010-10-07 2011-12-16 삼성전기주식회사 전자부품 내장형 인쇄회로기판
JP2012151372A (ja) * 2011-01-20 2012-08-09 Ibiden Co Ltd 配線板及びその製造方法
JP2012186440A (ja) * 2011-02-18 2012-09-27 Ibiden Co Ltd インダクタ部品とその部品を内蔵しているプリント配線板及びインダクタ部品の製造方法
KR20120137201A (ko) 2011-10-27 2012-12-20 아페리오(주) 티에스브이 공법이 적용된 전자부품 내장형 인쇄회로기판 및 제조방법
US8908387B2 (en) * 2011-10-31 2014-12-09 Ibiden Co., Ltd. Wiring board and method for manufacturing the same
US8890628B2 (en) * 2012-08-31 2014-11-18 Intel Corporation Ultra slim RF package for ultrabooks and smart phones

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180128766A (ko) * 2017-05-24 2018-12-04 삼성전기주식회사 전자부품 내장 인쇄회로기판
CN108934122A (zh) * 2017-05-24 2018-12-04 三星电机株式会社 内置电子部件的印刷电路板
JP2021502706A (ja) * 2017-11-10 2021-01-28 エルペーカーエフ レーザー ウント エレクトロニクス アーゲー 半導体ウェハの集積方法及び装置
WO2024112180A1 (ko) * 2022-11-25 2024-05-30 엘지이노텍 주식회사 회로 기판 및 이를 포함하는 반도체 패키지

Also Published As

Publication number Publication date
US20140182897A1 (en) 2014-07-03
JP2014131037A (ja) 2014-07-10
US20160205773A1 (en) 2016-07-14
TW201429353A (zh) 2014-07-16
JP6373574B2 (ja) 2018-08-15
US9788433B2 (en) 2017-10-10
KR101472640B1 (ko) 2014-12-15

Similar Documents

Publication Publication Date Title
KR101472640B1 (ko) 회로 기판 및 회로 기판 제조방법
EP3220417B1 (en) Wiring circuit board, semiconductor device, wiring circuit board manufacturing method, and semiconductor device manufacturing method
US8177577B2 (en) Printed wiring board having a substrate with higher conductor density inserted into a recess of another substrate with lower conductor density
US8261435B2 (en) Printed wiring board and method for manufacturing the same
KR101420543B1 (ko) 다층기판
US8881382B2 (en) Embedded printed circuit board and method of manufacturing the same
US8945329B2 (en) Printed wiring board and method for manufacturing printed wiring board
KR101056156B1 (ko) 인쇄회로기판 제조용 절연체 및 이를 이용한 전자소자 내장형 인쇄회로기판 제조방법
KR101084250B1 (ko) 전자소자 내장 인쇄회로기판 및 그 제조 방법
KR20160070588A (ko) 임베디드 인쇄회로기판 및 그 제조 방법
KR20140088000A (ko) 다층기판 및 다층기판 제조방법
KR102078009B1 (ko) 인쇄회로기판 및 그 제조방법
US20140251657A1 (en) Printed circuit board and method of manufacturing the same
KR20130039237A (ko) 인쇄회로기판 및 그 제조방법
KR101497268B1 (ko) 회로 기판 및 회로 기판 제조방법
KR20090102119A (ko) 임베디드 인쇄회로기판 및 그 제조방법
KR20160010996A (ko) 인쇄회로기판 및 인쇄회로기판의 제조 방법
KR100722615B1 (ko) 플립칩 패키지 기판의 제조방법
KR101084776B1 (ko) 전자소자 내장 기판 및 그 제조방법
KR20150030066A (ko) 인쇄회로기판
KR20150009671A (ko) 금속 포스트를 구비한 인쇄회로기판 및 이의 제조 방법
CN111093335B (zh) 电子设备、电路板及其制备方法
KR20140145769A (ko) 인쇄회로기판 및 그의 제조방법
KR20100077936A (ko) 인쇄회로기판 및 그 제조방법
KR20150069767A (ko) 인쇄회로기판 및 그 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
A107 Divisional application of patent
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20171011

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20181002

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20191001

Year of fee payment: 6