WO2024112180A1 - 회로 기판 및 이를 포함하는 반도체 패키지 - Google Patents

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WO2024112180A1
WO2024112180A1 PCT/KR2023/019267 KR2023019267W WO2024112180A1 WO 2024112180 A1 WO2024112180 A1 WO 2024112180A1 KR 2023019267 W KR2023019267 W KR 2023019267W WO 2024112180 A1 WO2024112180 A1 WO 2024112180A1
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electrode
insulating layer
pad
disposed
circuit board
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PCT/KR2023/019267
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English (en)
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박수진
성대현
문대성
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엘지이노텍 주식회사
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/03—Use of materials for the substrate
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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    • H05K1/02—Details
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    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits

Definitions

  • the embodiment relates to a circuit board and a semiconductor package including the same.
  • a typical semiconductor package has a structure in which multiple chips are arranged.
  • the size of semiconductor packages is increasing due to recent higher specifications of products to which the semiconductor packages are applied and the adoption of a large number of chips such as HBM (High Bandwidth Memory).
  • the semiconductor package includes an interposer to connect multiple chips.
  • high performance may include conditions such as high-speed transmission of signals, integration of semiconductor packages, and high allowable current for signals that can be transmitted.
  • the pad may be a mounting pad connected to a chip or a bump pad connected to various substrates.
  • various substrates may include additional packages such as memory substrates, interposers connecting chips and circuit boards, and main boards of electronic devices to which the semiconductor packages are applied.
  • a multilayer circuit board includes an insulating layer such as copper clad laminate (CCL) and a through electrode disposed in a through hole penetrating the insulating layer.
  • CCL copper clad laminate
  • the through electrode according to the prior art has a structure that penetrates only at least one specific insulating layer, and accordingly, at least one pad is provided between the through electrodes spaced apart from each other in the thickness direction. Therefore, in the circuit board according to the prior art, the signal transmission distance due to the pad provided on the through electrode may increase, and signal transmission loss may increase as the signal transmission distance increases.
  • Embodiments provide a circuit board with a new structure and a semiconductor package including the same.
  • the embodiment provides a circuit board including a penetrating electrode that commonly penetrates a plurality of insulating layers, and a semiconductor package including the same.
  • the embodiment provides a circuit board in which a plurality of through electrodes have different through structures depending on the function of the through electrodes, and a semiconductor package including the same.
  • the embodiment provides a circuit board having a structure in which a side of a penetrating electrode penetrating a plurality of insulating layers is not directly connected to another pad, and a semiconductor package including the same.
  • a circuit board includes a first insulating layer; a second insulating layer disposed on the first insulating layer; a third insulating layer disposed under the first insulating layer; and an electrode unit including a penetrating electrode penetrating at least one of the first to third insulating layers, wherein the electrode unit includes a 1-1 pad electrode disposed on the upper surface of the first insulating layer, A first electrode portion including a 1-2 pad electrode disposed on the lower surface of the first insulating layer, and a first through electrode that penetrates the first insulating layer and is connected to the 1-1 and 1-2 pad electrodes.
  • a second electrode unit including a second through electrode connected to the 2-1 and 2-2 pad electrodes, wherein the electrode unit includes a first electrode unit horizontally overlapping with the second through electrode of the second electrode unit. It includes electrode patterns, and the second through electrode is spaced apart from the first electrode patterns in a horizontal direction.
  • the first insulating layer includes a first insulating material with glass fibers
  • the second and third insulating layers include a second insulating material without glass fibers.
  • the first through electrode may include a first slope adjacent to the upper surface of the first insulating layer and decreasing in width toward the lower surface of the first insulating layer; and a second slope adjacent to the lower surface of the first insulating layer and decreasing in width toward the upper surface of the first insulating layer.
  • the second through electrode may include a third slope adjacent to the upper surface of the second insulating layer and decreasing in width toward the lower surface of the third insulating layer; and a fourth slope adjacent to the lower surface of the third insulating layer and decreasing in width toward the upper surface of the second insulating layer.
  • the side surfaces of the second through electrode having the third and fourth slopes are not connected to the first electrode pattern and are entirely covered with the first to third insulating layers.
  • the second through electrode includes a portion where the inclination changes between the third inclination and the fourth inclination, and the portion where the inclination changes is the upper surface of the first insulating layer and the lower surface of the first insulating layer. It is located in between.
  • the electrode unit includes a 3-1 pad electrode disposed on the lower surface of the first insulating layer, a 3-2 pad electrode disposed on the upper surface of the second insulating layer, and the first and second insulating layers. and a third electrode portion including a third through electrode that penetrates in common and is connected to the 3-1 and 3-2 pad electrodes.
  • the electrode portion includes second electrode patterns horizontally overlapping with the third through electrode of the third electrode portion, and the third through electrode is spaced apart from the second electrode patterns in the horizontal direction and the second through electrode is spaced apart from the second electrode patterns. It is not directly connected to electrode patterns.
  • the third through electrode has a fifth slope whose width decreases from the 3-1 pad electrode to the 3-2 pad electrode, and the lower end of the fifth slope of the third through electrode is the third slope.
  • -1 is directly connected to the pad electrode
  • the top of the fifth slope of the third through electrode is directly connected to the 3-2 pad electrode
  • the side of the third through electrode having the fifth slope is connected to the first and It is entirely covered with a second insulating layer.
  • the electrode portion includes a 4-1 pad electrode disposed on the lower surface of the first insulating layer, a 4-2 pad electrode disposed on the upper surface of the second insulating layer, and a 4-2 pad electrode disposed on the upper surface of the second insulating layer. It includes; a fourth electrode portion including a fourth through electrode connected to the 4-1 and 4-2 pad electrodes.
  • a circuit board includes a first insulating layer; a second insulating layer disposed on the first insulating layer; a third insulating layer disposed under the first insulating layer; and an electrode unit including a penetrating electrode penetrating at least one of the first to third insulating layers, wherein the electrode unit includes a 1-1 pad electrode disposed on the upper surface of the first insulating layer, A first electrode portion including a 1-2 pad electrode disposed on the lower surface of the first insulating layer, and a first through electrode that penetrates the first insulating layer and is connected to the 1-1 and 1-2 pad electrodes.
  • a second electrode unit including a second through electrode connected to the 2-1 and 2-2 pad electrodes, wherein the electrode unit includes a first electrode unit horizontally overlapping with the second through electrode of the second electrode unit. It includes electrode patterns, and the second through electrode is spaced apart from the first electrode patterns in a horizontal direction.
  • the first insulating layer includes a first insulating material with glass fibers
  • the second and third insulating layers include a second insulating material without glass fibers.
  • the first through electrode may include a first slope adjacent to the upper surface of the first insulating layer and decreasing in width toward the lower surface of the first insulating layer; and a second slope adjacent to the lower surface of the first insulating layer and decreasing in width toward the upper surface of the first insulating layer.
  • the second through electrode may include a third slope adjacent to the upper surface of the second insulating layer and decreasing in width toward the lower surface of the third insulating layer; and a fourth slope adjacent to the lower surface of the third insulating layer and decreasing in width toward the upper surface of the second insulating layer.
  • the side surfaces of the second through electrode having the third and fourth slopes are not connected to the first electrode pattern and are entirely covered with the first to third insulating layers.
  • the second through electrode includes an inflection portion whose inclination changes between the third inclination and the fourth inclination, and the inflection portion is located between the upper surface of the first insulating layer and the lower surface of the first insulating layer.
  • the electrode unit includes a 3-1 pad electrode disposed on the lower surface of the first insulating layer, a 3-2 pad electrode disposed on the upper surface of the second insulating layer, and the first and second insulating layers. and a third electrode portion including a third through electrode that penetrates in common and is connected to the 3-1 and 3-2 pad electrodes.
  • the electrode unit includes second electrode patterns that are horizontally overlapped with the third through electrode of the third electrode unit, and the third through electrode is not directly connected to the second electrode patterns.
  • the third through electrode has a fifth slope whose width decreases from the 3-1 pad electrode to the 3-2 pad electrode, and the lower end of the fifth slope of the third through electrode is the third slope.
  • -1 is directly connected to the pad electrode
  • the top of the fifth slope of the third through electrode is directly connected to the 3-2 pad electrode
  • the side of the third through electrode having the fifth slope is connected to the first and It is entirely covered with a second insulating layer.
  • the electrode portion includes a 4-1 pad electrode disposed on the lower surface of the first insulating layer, a 4-2 pad electrode disposed on the upper surface of the second insulating layer, and a 4-2 pad electrode disposed on the upper surface of the second insulating layer. It includes; a fourth electrode portion including a fourth through electrode connected to the 4-1 and 4-2 pad electrodes.
  • the electrode unit includes a 5-1 pad electrode disposed on the upper surface of the first insulating layer, a 5-2 pad electrode disposed on the lower surface of the third insulating layer, and the first and third insulating layers. and a fifth electrode portion including a fifth through electrode that penetrates in common and is connected to the 5-1 and 5-2 pad electrodes.
  • the electrode unit includes third electrode patterns that are horizontally overlapped with the fifth through electrode of the fifth electrode unit, and the fifth through electrode is not directly connected to the third electrode patterns.
  • the fifth through electrode has a seventh slope whose width increases from the 5-1 pad electrode to the 5-2 pad electrode, and the top of the seventh slope of the fifth through electrode is the fifth slope.
  • -1 is directly connected to the pad electrode
  • the lower end of the seventh inclination of the fifth through electrode is directly connected to the 5-2 pad electrode
  • the side of the fifth through electrode with the seventh inclination is connected to the first and It is entirely covered with a third insulating layer.
  • the electrode portion includes a 6-1 pad electrode disposed on the lower surface of the first insulating layer, a 6-2 pad electrode disposed on the lower surface of the third insulating layer, and a 6-2 pad electrode disposed on the lower surface of the third insulating layer. It includes; a sixth electrode portion including a sixth through electrode connected to the 6-1 and 6-2 pad electrodes.
  • the second through electrode may include a 2-1 through electrode that commonly penetrates the first to third insulating layers; and a 2-2 through electrode that commonly penetrates the first to third insulating layers and is spaced apart from the 2-1 through electrode in a horizontal direction, wherein the 2-1 and 2-2 through electrodes The upper surface of each is commonly connected to the 2-1 pad electrode, and the lower surface of each of the 2-1 and 2-2 through electrodes is commonly connected to the 2-2 pad electrode.
  • a semiconductor package includes a first insulating layer; a second insulating layer disposed on the first insulating layer; a third insulating layer disposed under the first insulating layer; an electrode unit including a penetrating electrode penetrating at least one of the first to third insulating layers; a connection part disposed on the electrode part; and a connecting member disposed on the connection portion, wherein the electrode portion includes a 1-1 pad electrode disposed on the upper surface of the first insulating layer, and a 1-2 pad electrode disposed on the lower surface of the first insulating layer.
  • a first electrode portion including a first through electrode that penetrates the first insulating layer and is connected to the 1-1 and 1-2 pad electrodes;
  • the 2-1 pad electrode disposed on the upper surface of the second insulating layer, the 2-2 pad electrode disposed on the lower surface of the third insulating layer, and the first to third insulating layers are commonly penetrated and the a second electrode unit including a second through electrode connected to the 2-1 and 2-2 pad electrodes;
  • the connecting member includes at least one of a package substrate, an interposer, a semiconductor device, a silicon bridge substrate, and an organic bridge substrate.
  • the circuit board of the embodiment may include first to third insulating layers. Additionally, the circuit board may include a first through electrode that independently penetrates the first insulating layer and a second through electrode that commonly penetrates the first to third insulating layers. A side surface of the first through electrode may include first and second slopes having different slopes. Additionally, the side surface of the second penetrating electrode may include third and fourth slopes having different slopes. The side surfaces of the second through electrodes having the third and fourth slopes may not be directly connected to other pad electrodes or traces. Through this, the embodiment can minimize the transmission distance of the signal transmitted through the second through electrode and thereby minimize the signal transmission loss of the signal transmitted through the second through electrode.
  • a pad electrode is provided between the first insulating layer and the second insulating layer, and accordingly, the second through electrode is provided with a pad electrode provided between the first insulating layer and the second insulating layer. It has a directly connected structure. Accordingly, the signal transmitted through the second through electrode in the prior art may be transmitted along the pad electrode provided between the first and second insulating layers. For example, when a signal in a high frequency band is transmitted, the signal may flow along the surface of the electrode unit. According to the prior art, the signal flows along a pad electrode provided between the first insulating layer and the second insulating layer, and thus the transmission distance of the signal may increase. Furthermore, as the signal distance increases, signal transmission loss also increases.
  • the embodiment may include a second through electrode disposed between the 2-1 pad electrode and the 2-2 pad electrode and penetrating a plurality of insulating layers.
  • the second through electrode may not be directly connected to other pad electrodes except the 2-1 pad electrode and the 2-2 pad electrode.
  • the circuit board may include a pad electrode and a trace that overlap horizontally with the side surface of the second through electrode, and the pad electrode and the trace that overlap horizontally with the side surface of the second through electrode are the second through electrode. It may not be directly connected to the side of . Accordingly, the embodiment can reduce the transmission distance of the signal flowing through the second through electrode and minimize signal transmission loss accordingly. Accordingly, the embodiment can improve the communication characteristics of a circuit board and a semiconductor package including the same, and further enable semiconductor devices provided in the semiconductor package to operate stably.
  • the second through electrode may include a 2-1 through electrode and a 2-2 through electrode spaced apart in the horizontal direction.
  • Each of the 2-1 and 2-2 through electrodes may be commonly connected to the 2-1 pad electrode and the 2-2 pad electrode.
  • the 2-1 and 2-2 through electrodes may function to dissipate heat.
  • a plurality of through electrodes that perform a heat dissipation function may be provided and spaced apart from each other in the horizontal direction, and the plurality of through electrodes may be connected to a common pad electrode.
  • FIG. 1A is a cross-sectional view showing a semiconductor package according to a first embodiment.
  • FIG. 1B is a cross-sectional view showing a semiconductor package according to a second embodiment.
  • Figure 1C is a cross-sectional view showing a semiconductor package according to a third embodiment.
  • Figure 1D is a cross-sectional view showing a semiconductor package according to a fourth embodiment.
  • Figure 1e is a cross-sectional view showing a semiconductor package according to a fifth embodiment.
  • Figure 1f is a cross-sectional view showing a semiconductor package according to a sixth embodiment.
  • Figure 1g is a cross-sectional view showing a semiconductor package according to a seventh embodiment.
  • Figure 2 is a cross-sectional view showing a circuit board according to the first embodiment.
  • Figure 3 is a cross-sectional view showing a circuit board according to a second embodiment.
  • Figure 4 is a cross-sectional view showing a circuit board according to a third embodiment.
  • 5 to 11 are cross-sectional views showing the manufacturing method of the circuit board of the first embodiment shown in FIG. 2 in process order.
  • the technical idea of the present invention is not limited to some of the described embodiments, but may be implemented in various different forms, and as long as it is within the scope of the technical idea of the present invention, one or more of the components may be optionally used between the embodiments. It can be used by combining and replacing.
  • “above” or “below” refers not only to cases where two components are in direct contact with each other, but also to one This also includes cases where another component described above is formed or placed between two components.
  • “top (above) or bottom (bottom)” it can include not only the upward direction but also the downward direction based on one component.
  • the electronic device includes a main board (not shown).
  • the main board may be physically and/or electrically connected to various components.
  • the main board may be connected to the semiconductor package of the embodiment.
  • Various semiconductor devices may be mounted on the semiconductor package.
  • the semiconductor device may include active devices and/or passive devices. Active devices may be semiconductor chips in the form of integrated circuits (ICs) in which hundreds to millions of devices are integrated into one chip.
  • Semiconductor devices may be logic chips, memory chips, etc.
  • the logic chip may be a central processor (CPU), a graphics processor (GPU), or the like.
  • the logic chip is an application processor (AP) chip that includes at least one of a central processor (CPU), graphics processor (GPU), digital signal processor, cryptographic processor, microprocessor, microcontroller, or an analog-digital chip. It could be a converter, an application-specific IC (ASIC), or a set of chips containing a specific combination of the ones listed so far.
  • AP application processor
  • the memory chip may be a stack memory such as HBM. Additionally, the memory chip may include memory chips such as volatile memory (eg, DRAM), non-volatile memory (eg, ROM), and flash memory.
  • volatile memory eg, DRAM
  • non-volatile memory eg, ROM
  • flash memory e.g., NAND
  • Chip Scale Package (CSP), Flip Chip-Chip Scale Package (FC-CSP), Flip Chip Ball Grid Array (FC-BGA), Package On Package (POP), and SIP ( System In Package), but is not limited to this.
  • CSP Chip Scale Package
  • FC-CSP Flip Chip-Chip Scale Package
  • FC-BGA Flip Chip Ball Grid Array
  • POP Package On Package
  • SIP System In Package
  • the electronic devices include smart phones, personal digital assistants, digital video cameras, digital still cameras, vehicles, high-performance servers, and network systems. ), computer, monitor, tablet, laptop, netbook, television, video game, smart watch, automotive It may be, etc. However, it is not limited to this, and of course, it can be any other electronic device that processes data.
  • the semiconductor package of the embodiment may have various package structures including a circuit board, which will be described later.
  • the circuit board may be a first board described below.
  • the circuit board may be a second board described below.
  • FIG. 1A is a cross-sectional view showing a semiconductor package according to a first embodiment
  • FIG. 1B is a cross-sectional view showing a semiconductor package according to a second embodiment
  • FIG. 1C is a cross-sectional view showing a semiconductor package according to a third embodiment
  • FIG. 1D is a cross-sectional view showing a semiconductor package according to a fourth embodiment
  • FIG. 1E is a cross-sectional view showing a semiconductor package according to a fifth embodiment
  • FIG. 1F is a cross-sectional view showing a semiconductor package according to a sixth embodiment
  • FIG. 1G is a cross-sectional view showing a semiconductor package according to a sixth embodiment.
  • This is a cross-sectional view showing a semiconductor package according to Example 7.
  • the semiconductor package of the first embodiment may include a first substrate 1100, a second substrate 1200, and a semiconductor device 1300.
  • the first substrate 1100 may refer to a package substrate.
  • the first substrate 1100 may provide a space where at least one external substrate is coupled.
  • the external substrate may refer to a second substrate 1200 coupled to the first substrate 1100.
  • the external substrate may refer to a main board included in an electronic device coupled to the lower portion of the first substrate 1100.
  • the first substrate 1100 may provide a space where at least one semiconductor device is mounted.
  • the first substrate 1100 may include at least one insulating layer and an electrode portion disposed on the at least one insulating layer.
  • a second substrate 1200 may be disposed on the first substrate 1100.
  • the second substrate 1200 may be an interposer.
  • the second substrate 1200 may provide a space where at least one semiconductor device is mounted.
  • the second substrate 1200 may be connected to the at least one semiconductor device 1300.
  • the second substrate 1200 may provide a space where the first semiconductor device 1310 and the second semiconductor device 1320 are mounted.
  • the second substrate 1200 electrically connects the first semiconductor device 1310 and the second semiconductor device 1320, and connects the first and second semiconductor devices 1310 and 1320 to the first substrate ( 1100) can be electrically connected. That is, the second substrate 1200 can function as a horizontal connection between a plurality of semiconductor devices and a vertical connection between the semiconductor devices and the package substrate.
  • FIG. 1A two semiconductor devices 1310 and 1320 are shown disposed on the second substrate 1200, but the present invention is not limited thereto.
  • one semiconductor device may be disposed on the second substrate 1200, or alternatively, three or more semiconductor devices may be disposed on the second substrate 1200.
  • the second substrate 1200 may be disposed between the at least one semiconductor device 1300 and the first substrate 1100.
  • the second substrate 1200 may be an active interposer that functions as a semiconductor device.
  • the semiconductor package of the embodiment may have a vertical stack structure on the first substrate 1100 and function as a plurality of logic chips. Being able to have the functions of a logic chip may mean having the functions of an active element and a passive element. In the case of active devices, unlike passive devices, the characteristics of current and voltage may not be linear, and in the case of active interposers, they may have the function of active devices.
  • the active interposer may function as a corresponding logic chip and perform a signal transmission function between the first substrate 1100 and a second logic chip disposed on top of the active interposer.
  • the second substrate 1200 may be a passive interposer.
  • the second substrate 1200 may function as a signal relay between the semiconductor device 1300 and the first substrate 1100, and may have passive device functions such as a resistor, capacitor, and inductor. there is.
  • the number of terminals of the semiconductor device 1300 is gradually increasing due to 5G, Internet of Things (IOT), increased image quality, increased communication speed, etc. That is, the number of terminals provided in the semiconductor device 1300 increases, and as a result, the width of the terminal or the gap between a plurality of terminals is reduced.
  • the first substrate 1100 may be connected to the main board of the electronic device.
  • the second substrate 1200 may be disposed on the first substrate 1100 and the semiconductor device 1300. And the second substrate 1200 may include electrodes having a fine width and spacing corresponding to the terminals of the semiconductor device 1300.
  • the semiconductor device 1300 may be a logic chip, a memory chip, or the like.
  • the logic chip may be a central processor (CPU), a graphics processor (GPU), or the like.
  • the logic chip is an AP that includes at least one of a central processor (CPU), graphics processor (GPU), digital signal processor, cryptographic processor, microprocessor, and microcontroller, or an analog-to-digital converter, ASIC (application -specific IC), etc., or it may be a chip set containing a specific combination of those listed so far.
  • the memory chip may be a stack memory such as HBM. Additionally, the memory chip may include memory chips such as volatile memory (eg, DRAM), non-volatile memory (eg, ROM), and flash memory.
  • the semiconductor package of the first embodiment may include a connection part.
  • a semiconductor package may include a first connection portion 1410 disposed between the first substrate 1100 and the second substrate 1200.
  • the first connection part 1410 may couple the second substrate 1200 to the first substrate 1100 and electrically connect them.
  • the semiconductor package may include a second connection portion 1420 disposed between the second substrate 1200 and the semiconductor device 1300.
  • the second connection part 1420 may couple the semiconductor device 1300 to the second substrate 1200 and electrically connect them.
  • the semiconductor package may include a third connection portion 1430 disposed on the lower surface of the first substrate 1100.
  • the third connection part 1430 can connect the first substrate 1100 to the main board and electrically connect them.
  • the first connection part 1410, the second connection part 1420, and the third connection part 1430 electrically connect a plurality of components using at least one bonding method among wire bonding, solder bonding, and direct metal-to-metal bonding. You can connect with . That is, because the first connection part 1410, the second connection part 1420, and the third connection part 1430 have the function of electrically connecting a plurality of components, when direct bonding between metals is used, the semiconductor package is solder or It can be understood as an electrically connected part rather than a wire.
  • the wire bonding method may mean electrically connecting a plurality of components using conductors such as gold (Au). Additionally, the solder bonding method can electrically connect a plurality of components using a material containing at least one of Sn, Ag, and Cu.
  • the direct bonding method between metals may mean recrystallization by applying heat and pressure between a plurality of components without the absence of solder, wire, conductive adhesive, etc., thereby directly bonding the plurality of components. .
  • the direct bonding method between metals may refer to a bonding method using the second connection part 1420. In this case, the second connection portion 1420 may refer to a metal layer formed between a plurality of components through recrystallization.
  • first connection part 1410, the second connection part 1420, and the third connection part 1430 may be connected to a plurality of components using a thermal compression bonding method.
  • the thermocompression bonding method may refer to a method of directly bonding a plurality of components by applying heat and pressure to the first connection part 1410, the second connection part 1420, and the third connection part 1430.
  • the electrode on which the first connection part 1410, the second connection part 1420, and the third connection part 1430 are disposed has the corresponding substrate.
  • a protrusion may be provided that protrudes in an outward direction away from the insulating layer. The protrusion may protrude outward from the first substrate 1100 or the second substrate 1200.
  • the protrusion may be referred to as a bump.
  • the protrusion may also be referred to as a post.
  • the protrusion may also be referred to as a pillar.
  • the protrusion may refer to an electrode of the second substrate 1200 on which the second connection portion 1420 for coupling to the semiconductor device 1300 is disposed. That is, as the pitch of the terminals of the semiconductor device 1300 becomes finer, a short circuit may occur between the plurality of second connection portions 1420 respectively connected to the plurality of terminals of the semiconductor device 1300 by conductive adhesive such as solder. there is. Therefore, in the embodiment, thermal compression bonding may be performed to reduce the volume of the second connection portion 1420.
  • the embodiments are based on the degree of conformity, diffusion power, and diffusion prevention power that prevents the intermetallic compound (IMC) formed between the conductive adhesive such as solder and the protrusion from diffusing into the interposer and/or the substrate.
  • the electrode of the second substrate 1200 on which the second connection portion 1420 is disposed may include a protrusion.
  • the semiconductor package of the second embodiment may differ from the semiconductor package of the first embodiment in that the connection member 1210 is disposed on the second substrate 1200.
  • the connecting member 1210 may be referred to as a bridge substrate.
  • the connecting member 1210 may include a redistribution layer.
  • the connection member 1210 may function to electrically connect a plurality of semiconductor devices to each other horizontally.
  • the connection member 1210 may include a redistribution layer. Since the semiconductor package and the semiconductor device have a large difference in the width or width of the circuit pattern, a buffering role of the circuit pattern for electrical connection is required.
  • the buffering role may mean having an intermediate size between the width or width of the circuit pattern of the semiconductor package and the width or width of the circuit pattern of the semiconductor device, and the redistribution layer has the buffering function. It can be included.
  • the connecting member 1210 may be an inorganic bridge.
  • the inorganic bridge may be a silicon bridge. That is, the connecting member 1210 may include a silicon substrate and a redistribution layer disposed on the silicon substrate.
  • the connecting member 1210 may be an organic bridge.
  • the connecting member 1210 may include an organic material.
  • the connecting member 1210 may include an organic substrate containing an organic material instead of the silicon substrate.
  • the connecting member 1210 may be embedded in the second substrate 1200, but is not limited thereto.
  • the connecting member 1210 may be disposed on the second substrate 1200 to have a protruding structure.
  • the second substrate 1200 may include a cavity, and the connecting member 1210 may be disposed within the cavity of the second substrate 1200.
  • the connecting member 1210 may horizontally connect a plurality of semiconductor devices disposed on the second substrate 1200.
  • the semiconductor package of the third embodiment may include a second substrate 1200 and a semiconductor device 1300. At this time, the semiconductor package of the third embodiment may have a structure in which the first substrate 1100 is omitted compared to the semiconductor package of the second embodiment.
  • the second substrate 1200 of the third embodiment can function as an interposer and a package substrate.
  • the first connection portion 1410 disposed on the lower surface of the second substrate 1200 may couple the second substrate 1200 to the main board of the electronic device.
  • the semiconductor package of the fourth embodiment may include a first substrate 1100 and a semiconductor device 1300.
  • the semiconductor package of the fourth embodiment may have a structure in which the second substrate 1200 is omitted compared to the semiconductor package of the second embodiment.
  • the first substrate 1100 of the fourth embodiment may function as a package substrate and connect the semiconductor device 1300 and the main board.
  • the first substrate 1100 may include a connecting member 1110 for connecting a plurality of semiconductor devices.
  • the connecting member 1110 may be an inorganic bridge or an organic bridge that connects a plurality of semiconductor devices.
  • the semiconductor package of the fifth embodiment may further include a third semiconductor device 1330 compared to the semiconductor package of the fourth embodiment.
  • a fourth connection portion 1440 may be disposed on the lower surface of the first substrate 1100.
  • a third semiconductor device 1330 may be disposed on the fourth connection portion 1400. That is, the semiconductor package of the fifth embodiment may have a structure in which semiconductor devices are mounted on the upper and lower sides, respectively.
  • the third semiconductor device 1330 may have a structure disposed on the lower surface of the second substrate 1200 in the semiconductor package of FIG. 1C.
  • the semiconductor package of the sixth embodiment may include a first substrate 1100.
  • a first semiconductor device 1310 may be disposed on the first substrate 1100.
  • a first connection portion 1410 may be disposed between the first substrate 1100 and the first semiconductor device 1310.
  • the first substrate 1100 may include a conductive coupling portion 1450.
  • the conductive coupling portion 1450 may protrude further from the first substrate 1100 toward the second semiconductor device 1320.
  • the conductive coupling portion 1450 may be referred to as a bump or, alternatively, may be referred to as a post.
  • the conductive coupling portion 1450 may be disposed with a protruding structure on the electrode disposed on the uppermost side of the first substrate 1100.
  • a second semiconductor device 1320 may be disposed on the conductive coupling portion 1450. At this time, the second semiconductor device 1320 may be connected to the first substrate 1100 through the conductive coupling portion 1450. Additionally, a second connection portion 1420 may be disposed on the first semiconductor device 1310 and the second semiconductor device 1320.
  • the second semiconductor device 1320 may be electrically connected to the first semiconductor device 1310 through the second connection portion 1420.
  • the second semiconductor device 1320 may be connected to the first substrate 1100 through the conductive coupling portion 1450. Additionally, the second semiconductor device 1320 may be selectively connected to the first semiconductor device 1310 through a connection part (not shown).
  • the second semiconductor device 1320 may receive a power signal and/or power through the conductive coupling portion 1450. Additionally, the second semiconductor device 1320 may be electrically connected to the first semiconductor device 1310 through a connection portion (not shown), through which communication signals may be exchanged.
  • the semiconductor package of the sixth embodiment provides sufficient power for driving the second semiconductor device 1320 by supplying a power signal and/or power to the second semiconductor device 1320 through the conductive coupling portion 1450.
  • smooth control of power operation may be possible.
  • the embodiment can improve the driving characteristics of the second semiconductor device 1320. That is, the embodiment can solve the problem of insufficient power provided to the second semiconductor device 1320. Furthermore, the embodiment allows at least one of the power signal, power, and communication signal of the second semiconductor device 1320 to be provided through different paths through the conductive coupling portion 1450 and the connection portion (not shown). . Through this, the embodiment can solve the problem of loss of the communication signal caused by the power signal. For example, embodiments may minimize mutual interference between power signals and communication signals.
  • the second semiconductor device 1320 in the sixth embodiment may have a POP (Package On Package) structure in which a plurality of package substrates are stacked and may be disposed on the first substrate 1100.
  • the second semiconductor device 1320 may be a memory package including a memory chip.
  • the memory package may be coupled to the conductive coupling portion 1450. At this time, the memory package may not be connected to the first semiconductor device 1310.
  • the semiconductor package in the sixth embodiment may include a molding member 1460.
  • the molding member 1460 may be disposed between the first substrate 1100 and the second semiconductor device 1320.
  • the molding member 1460 may mold the first connection portion 1410, the first semiconductor device 1310, and the conductive coupling portion 1450.
  • the semiconductor package of the seventh embodiment may include a first substrate 1100, a first connection part 1410, a first connection part 1410, a semiconductor device 1300, and a third connection part 1430. there is.
  • the semiconductor package of the seventh embodiment may differ from the semiconductor package of the fourth embodiment in that the connecting member 1110 is omitted and the first substrate 1100 includes a plurality of substrate layers.
  • the first substrate 1100 may include a plurality of substrate layers.
  • the first substrate 1100 may include a first substrate layer 1100A corresponding to the package substrate and a second substrate layer 1100B corresponding to the connecting member.
  • the semiconductor package of the seventh embodiment includes a first substrate layer (1100A) and a second substrate layer (1100A) in which the first substrate (package substrate, 1100) and the second substrate (interposer, 1200) shown in FIG. 1A are integrally formed 1100B).
  • the material of the insulating layer of the second substrate layer 1100B may be different from the material of the insulating layer of the first substrate layer 1100A.
  • the material of the insulating layer of the second substrate layer 1100B may include a photocurable material.
  • the second substrate layer 1100B may be a photo imageable dielectric (PID).
  • PID photo imageable dielectric
  • the seventh embodiment sequentially stacks an insulating layer of a photo-curable material on the first substrate layer 1100A and forms a micronized electrode on the insulating layer of the photo-curable material, thereby forming a second substrate layer ( 1100B) can be formed.
  • the second substrate 1100B may include a redistribution layer function including a miniaturized electrode, and may include a function of horizontally connecting a plurality of semiconductor devices 1310 and 1320.
  • the board described below may refer to any one of a plurality of boards included in a previous semiconductor package.
  • the circuit board described below may mean any one of the first substrate 1100 and the second substrate 1200 provided in the semiconductor packages of the first to seventh embodiments.
  • FIG. 2 is a cross-sectional view showing a circuit board according to a first embodiment
  • FIG. 3 is a cross-sectional view showing a circuit board according to a second embodiment
  • FIG. 4 is a cross-sectional view showing a circuit board according to a third embodiment.
  • the circuit board of the first embodiment may include an insulating layer, a protective layer, and an electrode portion.
  • the insulating layer 110 may include multiple layers.
  • the insulating layer 110 may include a first insulating layer 111, a second insulating layer 112, and a third insulating layer 113.
  • the first insulating layer 111 may constitute an inner layer of the insulating layer 110.
  • the second insulating layer 112 may be disposed on the first insulating layer 111.
  • the third insulating layer 113 may be disposed below the first insulating layer 111.
  • the first insulating layer 111, the second insulating layer 112, and the third insulating layer 113 may include different insulating materials.
  • the interface between the first insulating layer 111 and the second insulating layer 112 may be distinguished from each other.
  • the interface between the first insulating layer 111 and the third insulating layer 113 may be distinguished from each other.
  • the first insulating layer 111, the second insulating layer 112, and the third insulating layer 113 may include the same insulating material.
  • the interface between the first insulating layer 111 and the second insulating layer 112 and the interface between the first insulating layer 111 and the third insulating layer 113 may not be distinguished.
  • the stacked structure of the first insulating layer 111, the second insulating layer 112, and the third insulating layer 113 can be distinguished through the pad electrode and the through electrode of the electrode portion.
  • a plurality of pad electrodes may be arranged to be spaced apart from each other along a vertical direction.
  • the through electrode may be disposed between a plurality of pad electrodes spaced apart from each other along the vertical direction.
  • the pad electrode and the through electrode may have different vertical cross-sectional shapes and/or different widths in the horizontal direction. Based on this, the interfaces of the first insulating layer 111, the second insulating layer 112, and the third insulating layer 113 can be distinguished.
  • the substrate of the embodiment can electrically and efficiently connect at least one semiconductor device and/or the second substrate to the main board.
  • the insulating layer 110 of the substrate in FIG. 2 is shown as having a three-layer structure, it is not limited to this.
  • the insulating layer 110 may have a layer structure of two or fewer layers, and may have a layer structure of four or more layers.
  • the first insulating layer 111 will be described as including an insulating material different from the second insulating layer 112 and the third insulating layer 113.
  • the first insulating layer 111 may include a reinforcing member.
  • the reinforcing member may include glass fiber.
  • the first insulating layer 111 may include resin and glass fibers impregnated in the resin.
  • the second insulating layer 112 and the third insulating layer 113 may be disposed above and below the first insulating layer 111, respectively.
  • the second insulating layer 112 and the third insulating layer 113 may not include a reinforcing member.
  • the second insulating layer 112 and the third insulating layer 113 may not include glass fiber.
  • Each of the first insulating layer 111, the second insulating layer 112, and the third insulating layer 113 may have a thickness ranging from 10 ⁇ m to 60 ⁇ m.
  • each of the first insulating layer 111, the second insulating layer 112, and the third insulating layer 113 may have a thickness ranging from 15 ⁇ m to 55 ⁇ m.
  • each of the first insulating layer 111, the second insulating layer 112, and the third insulating layer 113 may have a thickness ranging from 20 ⁇ m to 50 ⁇ m.
  • the electrode part included in the circuit board may not be stably protected.
  • the thickness of at least one of the first, second, and third insulating layers 111, 112, and 113 exceeds 60 ⁇ m, the overall thickness of the circuit board may increase.
  • the thickness of at least one of the first insulating layer 111, the second insulating layer 112, and the third insulating layer 113 exceeds 60 ⁇ m, the thickness of the electrode portion increases correspondingly, and accordingly The transmission distance and transmission loss of the signal transmitted through the electrode unit may increase.
  • a first protective layer 180 may be disposed on the second insulating layer 112.
  • a second protective layer 190 may be disposed under the third insulating layer 113.
  • the first protective layer 180 and the second protective layer 190 may function to protect the surface of the insulating layer 110 and/or the surface of the electrode portion.
  • the first protective layer 180 and the second protective layer 190 may be a solder resist layer containing an organic polymer material.
  • the first protective layer 180 and the second protective layer 190 may include an epoxy acrylate-based resin.
  • the first protective layer 180 and the second protective layer 190 may include resin, curing agent, photoinitiator, pigment, solvent, filler, additive, acrylic monomer, etc.
  • the embodiment is not limited to this, and the first protective layer 180 and the second protective layer 190 may be any one of a photo solder resist layer, a cover-lay, and a polymer material. am.
  • Each of the first protective layer 180 and the second protective layer 190 may have a thickness of 1 ⁇ m to 20 ⁇ m.
  • Each of the first protective layer 180 and the second protective layer 190 may have a thickness of 1 ⁇ m to 15 ⁇ m.
  • the thickness of each of the first protective layer 180 and the second protective layer 190 may be 5 ⁇ m to 20 ⁇ m.
  • the thickness of the circuit board may increase. If the thickness of each of the first protective layer 180 and the second protective layer 190 is less than 1 ⁇ m, the electrical reliability or physical reliability may be reduced as the electrode portion included in the circuit board is not stably protected. .
  • each of the first protective layer 180 and the second protective layer 190 may include an opening, and a surface treatment layer may be disposed on the electrode portion perpendicular to the opening.
  • the surface treatment layer may be provided to improve soldering characteristics while preventing corrosion and oxidation of the surface of the electrode portion vertically overlapping with the opening.
  • the circuit board of the embodiment may include an electrode portion.
  • the electrode unit may be provided to penetrate at least a portion of the insulating layer 110.
  • the electrode part can be largely divided into a pad electrode and a through electrode.
  • the pad electrode may function to transmit a signal along a horizontal direction.
  • the through electrode is connected to the pad electrode, and thus may function to transmit a signal along a vertical direction.
  • the electrode unit of the embodiment may include a plurality of electrode units each having penetrating electrodes of different penetrating structures.
  • the different penetrating structures may mean penetrating structures of penetrating electrodes of each electrode portion in the first insulating layer 111, second insulating layer 112, and third insulating layer 113.
  • the electrode unit of the embodiment may include a first electrode unit 120.
  • the first electrode portion 120 may be provided to penetrate the first insulating layer 111.
  • the first electrode unit 120 may include a first through electrode 123.
  • the first electrode unit 120 may include pad electrodes disposed on the upper and lower surfaces of the first through electrode 123, respectively.
  • the first electrode unit 120 includes a first through electrode 123 penetrating the first insulating layer 111, and a 1-1 pad electrode 121 disposed on the first through electrode 123. ) and a 1-2 pad electrode 122 disposed under the first through electrode 123.
  • the 1-1 pad electrode 121 may be disposed on the upper surface of the first insulating layer 111.
  • the 1-1 pad electrode 121 may refer to a pad electrode vertically overlapping with the first through electrode 123 among a plurality of pad electrodes disposed on the upper surface of the first insulating layer 111. .
  • the 1-2 pad electrode 122 may be disposed on the lower surface of the first insulating layer 111.
  • the 1-2 pad electrode 122 may refer to a pad electrode vertically overlapping with the first through electrode 123 among a plurality of pad electrodes disposed on the lower surface of the first insulating layer 111. .
  • the first penetrating electrode 123 may penetrate only the first insulating layer 111.
  • the fact that the first through electrode 123 penetrates only the first insulating layer 111 means that the first through electrode 123 includes a pad electrode disposed on the upper surface of the first insulating layer 111 and the first insulating layer 111. 1 This may mean that it is provided between pad electrodes disposed on the lower surface of the insulating layer 111.
  • the second insulating layer 112 may be provided with another through electrode vertically overlapping with the first through electrode 123.
  • the first through electrode 123 and the other through electrode are viewed as one electrode portion, the one electrode portion may penetrate the first insulating layer 111 and the second insulating layer 112.
  • a pad electrode may be provided between the first through electrode 123 and the other through electrode, and the pad electrode may be distinguished from the first through electrode 123 and the other through electrode.
  • the through electrodes described below can be classified based on their connection structure with the pad electrode.
  • the classification of the through electrode in the embodiment may be made based on the fact that there are two pad electrodes directly connected to the top, bottom, and side surfaces of the through electrode.
  • a pad electrode directly connected to the specific penetrating electrode is a first pad electrode connected to the upper surface of the specific penetrating electrode, and a second pad electrode connected to the lower surface of the specific penetrating electrode. and a third pad electrode connected to a side between the upper and lower surfaces of the specific through electrode, wherein the specific through electrode includes a first through electrode between the first pad electrode and the third pad electrode, and the second pad.
  • the specific through electrode includes a first through electrode between the first pad electrode and the third pad electrode, and the second pad.
  • the specific through electrode does not include a third pad electrode connected to the side, this may mean that the specific through electrode consists of one through electrode.
  • the first through electrode 123 of the first electrode unit 120 may have a specific inclination within the first insulating layer 111.
  • the first through electrode 123 of the first electrode unit 120 may have a plurality of different inclinations.
  • the first through electrode 123 may be adjacent to the upper surface of the first insulating layer 111 and may have a first slope 123S1 whose width decreases toward the lower surface of the first insulating layer 111.
  • the first through electrode 123 may be adjacent to the lower surface of the first insulating layer 111 and may have a second slope 123S2 whose width decreases toward the upper surface of the first insulating layer 111.
  • the top of the first slope 123S1 may be directly connected to the 1-1 pad electrode 121.
  • the lower end of the first slope 123S1 may be connected to the upper end of the second slope 123S2 of the first through electrode 123.
  • the lower end of the second slope 123S2 may be directly connected to the 1-2 pad electrode 122.
  • the first through electrode 123 may have an inflection portion whose slope changes between the first slope 123S1 and the second slope 123S2.
  • the side surface of the first through electrode 123 having the first slope 123S1 and the second slope 123S2 may not be directly connected to another pad electrode.
  • the electrode unit may include a second electrode unit 130.
  • the second electrode unit 130 may include a second penetrating electrode 133 that commonly penetrates a plurality of insulating layers.
  • At least a portion of the second through electrode 133 may overlap the first through electrode 123 of the first electrode portion 120 in the horizontal direction, and the remaining portion may overlap the first through electrode 123 of the first electrode portion 120. It may not overlap the first through electrode 123 in the horizontal direction.
  • the second electrode unit 130 may include a pad electrode connected to the second through electrode 133.
  • the second electrode unit 130 may include pad electrodes disposed on the upper and lower surfaces of the second through electrode 133, respectively.
  • the second electrode unit 130 includes a second penetrating electrode 133 that commonly penetrates the first insulating layer 111, the second insulating layer 112, and the third insulating layer 113. It may include a 2-1 pad electrode 131 disposed on the second through electrode 133 and a 2-2 pad electrode 132 disposed under the second through electrode 133.
  • the 2-1 pad electrode 131 may be disposed on the upper surface of the second insulating layer 112.
  • the 2-1 pad electrode 131 may refer to a pad electrode vertically overlapping with the second through electrode 133 among a plurality of pad electrodes disposed on the upper surface of the second insulating layer 112. .
  • the 2-2 pad electrode 132 may be disposed on the lower surface of the third insulating layer 113.
  • the 2-2 pad electrode 132 may refer to a pad electrode vertically overlapping with the second through electrode 133 among a plurality of pad electrodes disposed on the lower surface of the third insulating layer 113. .
  • the second through electrode 133 of the second electrode unit 130 may have a specific slope within the first to third insulating layers 111, 112, and 113.
  • the second through electrode 133 of the second electrode unit 130 may have a plurality of different inclinations.
  • the second through electrode 133 may be adjacent to the upper surface of the second insulating layer 112 and may have a third slope 133S1 whose width decreases toward the lower surface of the third insulating layer 113.
  • the second through electrode 133 may be adjacent to the lower surface of the third insulating layer 113 and may have a fourth slope 133S2 whose width decreases toward the upper surface of the second insulating layer 112.
  • the upper end of the third slope 133S1 of the second through electrode 133 may be directly connected to the 2-1 pad electrode 131.
  • the lower end of the third slope 133S1 of the second through electrode 133 may be connected to the upper end of the fourth slope 133S2 of the second through electrode 133.
  • the lower end of the fourth slope 133S2 of the second through electrode 133 may be directly connected to the 2-2 pad electrode 132.
  • the second through electrode 133 may have an inflection portion whose slope changes between the third slope 133S1 and the fourth slope 133S2.
  • the curved portion of the second through electrode 133 may be located lower than the upper surface of the first insulating layer 110 and higher than the lower surface of the first insulating layer 110.
  • the inflection portion of the second through electrode 133 may be located between the upper surface of the first insulating layer 111 and the lower surface of the first insulating layer 111.
  • the side surface of the second through electrode 133 having the third slope 133S1 and the fourth slope 133S2 may not be directly connected to another pad electrode.
  • the side surface of the second through electrode 133 may overlap other pad electrodes in the horizontal direction.
  • the side surface of the second through electrode 133 may not be directly connected to the other pad electrodes.
  • the electrode portion of the circuit board may include a plurality of first electrode patterns horizontally overlapping the side surface of the second through electrode 133.
  • the first electrode patterns may be pad electrodes or traces.
  • the first electrode patterns are the 1-1 pad electrode 121, the 1-2 pad electrode 122, the 3-1 pad electrode 141, and the 4-1 pad electrode shown in FIG. 2. (151), the 5-1 pad electrode 161, and the 6-1 pad electrode 171.
  • the first electrode patterns may refer to pad electrodes or trace electrodes disposed on the upper and lower surfaces of the first insulating layer 111.
  • the second through electrode 133 may not be directly connected to the first electrode pattern.
  • the side surface including the third slope 133S1 and the fourth slope 133S2 of the second through electrode 133 may be entirely covered with the first to third insulating layers.
  • a pad electrode is provided between the first insulating layer and the second insulating layer, and accordingly, the second through electrode 133 is provided between the first insulating layer and the second insulating layer. It has a structure that is directly connected to the pad electrode. Accordingly, the signal transmitted through the second through electrode 133 in the prior art may be transmitted along the pad electrode provided between the first and second insulating layers. For example, when a signal in a high frequency band is transmitted, the signal has the characteristic of flowing along the surface of the electrode unit. And, according to the prior art, the signal flows along the pad electrode provided between the first insulating layer and the second insulating layer, and thus the transmission distance of the signal may increase. Furthermore, as the signal distance increases, signal transmission loss also increases.
  • the embodiment is provided with a second through electrode 133 penetrating a plurality of insulating layers, and the second through electrode 133 includes the 2-1 pad electrode 131 and the 2-2 pad electrode ( 132) Avoid direct connection with other pad electrodes. Accordingly, the embodiment can reduce the transmission distance of the signal flowing through the second through electrode 133 and minimize signal transmission loss accordingly. Accordingly, the embodiment can improve the communication characteristics of a circuit board and a semiconductor package including the same, and further enable semiconductor devices provided in the semiconductor package to operate stably.
  • the electrode unit may include a third electrode unit 140.
  • the third electrode unit 140 may include a third penetration electrode 143 that commonly penetrates a plurality of insulating layers.
  • At least a portion of the third through electrode 143 may overlap the first through electrode 123 of the first electrode unit 120 and the second through electrode 133 of the second electrode unit 130 in the horizontal direction. You can.
  • the third electrode unit 140 may include a pad electrode connected to the third through electrode 143.
  • the third electrode unit 140 may include pad electrodes disposed on the upper and lower surfaces of the third through electrode 143, respectively.
  • the third electrode unit 140 includes a third through electrode 143 that commonly penetrates the first insulating layer 111 and the second insulating layer 112, and is disposed under the third through electrode 143. It may include a 3-1 pad electrode 141 and a 3-2 pad electrode 142 disposed on the third through electrode 143.
  • the 3-1 pad electrode 141 may refer to a pad electrode vertically overlapping with the third through electrode 143 among a plurality of pad electrodes disposed on the lower surface of the first insulating layer 111.
  • the 3-2 pad electrode 142 may be disposed on the upper surface of the second insulating layer 112.
  • the 3-2 pad electrode 142 may refer to a pad electrode vertically overlapping with the third through electrode 143 among a plurality of pad electrodes disposed on the upper surface of the second insulating layer 112. .
  • the third through electrode 143 of the third electrode unit 140 may have a specific inclination within the first and second insulating layers 111 and 112.
  • the third through electrode 143 of the third electrode unit 140 may not have an inflection portion unlike the first through electrode 123 and the second through electrode 133.
  • the third through electrode 143 may include a fifth slope 143S whose width decreases from the upper surface of the second insulating layer 112 toward the lower surface of the first insulating layer 111.
  • the lower end of the fifth slope 143S of the third through electrode 143 may be directly connected to the 3-1 electrode 141. Additionally, the upper end of the fifth slope 143S of the third through electrode 143 may be directly connected to the 3-2 electrode 142.
  • the side surface of the third through electrode 143 having the fifth slope 143S may not be directly connected to another pad electrode.
  • the side surface of the third through electrode 143 may overlap the second electrode patterns in the horizontal direction.
  • a side surface of the third through electrode 143 may not be directly connected to the second electrode patterns overlapped in the horizontal direction.
  • the second electrode patterns may refer to the 1-1 pad electrode 121, 4-1 pad electrode 151, and 5-1 pad electrode 161 shown in FIG. 2.
  • the second electrode patterns may refer to pad electrodes or trace electrodes disposed on the top surface of the first insulating layer 111.
  • the electrode unit may include a fourth electrode unit 150.
  • the fourth electrode unit 150 may include a fourth penetration electrode 153 that commonly penetrates a plurality of insulating layers.
  • the fourth through electrode 153 may overlap the second through electrode 133 and the third through electrode 143 in the horizontal direction.
  • the fourth electrode unit 150 may include a pad electrode connected to the fourth through electrode 153.
  • the fourth electrode unit 150 may include pad electrodes disposed on the upper and lower surfaces of the fourth through electrode 153, respectively.
  • the fourth electrode unit 150 includes a fourth through electrode 153 that penetrates only the second insulating layer 112, and a 4-1 pad electrode 151 disposed under the fourth through electrode 153. and a 4-2 pad electrode 152 disposed on the fourth through electrode 153.
  • the 4-1 pad electrode 151 may refer to a pad electrode vertically overlapping with the fourth through electrode 153 among a plurality of pad electrodes disposed on the upper surface of the first insulating layer 111.
  • the 4-2 pad electrode 152 may be disposed on the upper surface of the second insulating layer 112.
  • the 4-2 pad electrode 152 may refer to a pad electrode vertically overlapping with the fourth through electrode 153 among a plurality of pad electrodes disposed on the upper surface of the second insulating layer 112. .
  • the fourth through electrode 153 of the fourth electrode unit 150 may have a specific slope within the second insulating layer 112.
  • the fourth through electrode 153 of the fourth electrode unit 150 may not have an inflection portion unlike the first through electrode 123 and the second through electrode 133.
  • the fourth through electrode 153 may include a sixth slope 153S whose width decreases from the upper surface of the second insulating layer 112 toward the lower surface of the second insulating layer 112 .
  • the lower end of the sixth slope 153S of the fourth through electrode 153 may be directly connected to the 4-1 electrode 151. Additionally, the upper end of the sixth slope 153S of the fourth through electrode 153 may be directly connected to the 4-2 electrode 152.
  • the side surface of the fourth through electrode 153 having the sixth slope 153S may not be directly connected to another pad electrode.
  • the electrode unit may include a fifth electrode unit 160.
  • the fifth electrode unit 160 may include a fifth penetration electrode 163 that commonly penetrates a plurality of insulating layers.
  • At least a portion of the fifth through electrode 163 may overlap the first through electrode 123 and the second through electrode 133 in the horizontal direction.
  • the fifth electrode unit 160 may include a pad electrode connected to the fifth through electrode 163.
  • the fifth electrode unit 160 may include pad electrodes disposed on the upper and lower surfaces of the fifth through electrode 163, respectively.
  • the fifth electrode unit 160 includes a fifth through electrode 163 that penetrates the first insulating layer 111 and the third insulating layer 113, and is disposed on the fifth through electrode 163. It may include a 5-1 pad electrode 161 and a 5-2 pad electrode 162 disposed under the fifth through electrode 163.
  • the 5-1 pad electrode 161 may refer to a pad electrode that vertically overlaps the fifth through electrode 163 among a plurality of pad electrodes disposed on the upper surface of the first insulating layer 111.
  • the 5-2 pad electrode 162 may be disposed on the lower surface of the third insulating layer 113.
  • the 5-2 pad electrode 162 may refer to a pad electrode vertically overlapping with the fifth through electrode 163 among a plurality of pad electrodes disposed on the lower surface of the third insulating layer 113. .
  • the fifth through electrode 163 of the fifth electrode unit 160 may have a specific inclination within the first insulating layer 111 and the third insulating layer 113.
  • the fifth through electrode 163 of the fifth electrode unit 160 may not have an inflection portion unlike the first through electrode 123 and the second through electrode 133.
  • the fifth through electrode 163 may include a seventh slope 163S whose width increases from the upper surface of the first insulating layer 111 toward the lower surface of the third insulating layer 113.
  • the upper end of the seventh slope 163S of the fifth through electrode 163 may be directly connected to the 5-1 electrode 161. Additionally, the lower end of the seventh slope 163S of the fifth through electrode 163 may be directly connected to the 5-2 electrode 162.
  • At least one third electrode pattern may be provided that horizontally overlaps the side surface of the fifth through electrode 163 having the seventh slope 163S.
  • the side surface of the fifth through electrode 163 may not be directly connected to other third electrode patterns.
  • the third electrode patterns may refer to the 1-2 pad electrode 122, 3-1 pad electrode 141, and 6-1 pad electrode 171 shown in FIG. 2.
  • the third electrode patterns may refer to pad electrodes or trace electrodes disposed on the lower surface of the first insulating layer 111.
  • the electrode unit may include a sixth electrode unit 170.
  • the sixth electrode unit 170 may include a sixth penetration electrode 173 that penetrates the third insulating layer 113.
  • At least a portion of the sixth through electrode 173 may overlap the second through electrode 133 in the horizontal direction.
  • the sixth electrode unit 170 may include a pad electrode connected to the sixth through electrode 173.
  • the sixth electrode unit 170 may include pad electrodes disposed on the upper and lower surfaces of the sixth through electrode 173, respectively.
  • the sixth electrode unit 170 includes a sixth through electrode 173 penetrating the third insulating layer 113, and a 6-1 pad electrode 171 disposed on the sixth through electrode 173. ) and a 6-2 pad electrode 172 disposed under the sixth through electrode 173.
  • the 6-1 pad electrode 171 may refer to a pad electrode that vertically overlaps the sixth through electrode 173 among a plurality of pad electrodes disposed on the lower surface of the first insulating layer 111.
  • the 6-2 pad electrode 172 may be disposed on the lower surface of the third insulating layer 113.
  • the 6-2 pad electrode 172 may refer to a pad electrode vertically overlapping with the sixth through electrode 173 among a plurality of pad electrodes disposed on the lower surface of the third insulating layer 113. .
  • the sixth through electrode 173 of the sixth electrode unit 170 may have a specific inclination within the third insulating layer 113.
  • the sixth through electrode 173 of the sixth electrode unit 170 may not have an inflection portion unlike the first through electrode 123 and the second through electrode 133.
  • the sixth through electrode 173 may include an eighth slope 173S whose width increases from the upper surface of the third insulating layer 113 toward the lower surface of the third insulating layer 113.
  • the upper end of the eighth slope 173S of the sixth through electrode 173 may be directly connected to the 6-1 electrode 171. Additionally, the lower end of the eighth slope 173S of the sixth through electrode 173 may be directly connected to the 6-2 electrode 172.
  • At least one pad electrode may be provided that horizontally overlaps the side surface of the sixth through electrode 173 having the eighth slope 173S.
  • the side surface of the sixth through electrode 173 may not be directly connected to other pad electrodes.
  • At least two of the plurality of through electrodes included in the circuit board of the second embodiment may be commonly connected to the same pad electrode.
  • the circuit board in FIG. 2 Only parts that are different from the circuit board in FIG. 2 will be described.
  • the second electrode unit 130a may include a penetrating electrode that commonly penetrates the first insulating layer 111, the second insulating layer 112, and the third insulating layer 113.
  • the second electrode unit 130a may include a 2-1st through electrode 133a and a 2-2nd through electrode 133b spaced apart in the horizontal direction.
  • the second electrode portion 130a may include a 2-1 pad electrode 131 disposed on the upper surface of the second insulating layer 112. Additionally, the second electrode portion 130a may include a 2-2 pad electrode 132 disposed on the lower surface of the third insulating layer 113.
  • each of the 2-1 through electrode 133a and the 2-2 through electrode 133b may be commonly connected to the 2-1 pad electrode 131.
  • the lower surfaces of the 2-1st through electrode 133a and the 2-2nd through electrode 133b may be common to the 2-2 pad electrode 132.
  • the second electrode portion 130a of the second embodiment may function as a heat dissipation electrode.
  • the second electrode portion 130a of the embodiment may function to transfer heat generated from the semiconductor device to the upper and/or lower side of the circuit board.
  • the second electrode unit 130a includes a plurality of penetrating electrodes, and the plurality of penetrating electrodes may be commonly connected to the same pad electrode.
  • the circuit board of the third embodiment may be different from the circuit board of the first embodiment in the structure of the insulating layer and electrode portion.
  • the insulating layer 210 of the circuit board of the third embodiment includes a first insulating layer 211, a second insulating layer 212, a third insulating layer 213, a fourth insulating layer 214, and a third insulating layer 214. 5 It may include an insulating layer 215.
  • the first insulating layer 211 may be disposed in the center of the circuit board.
  • the second insulating layer 212 may be disposed on the first insulating layer 211 .
  • the third insulating layer 213 may be disposed on the second insulating layer 212 .
  • the fourth insulating layer 214 may be disposed under the first insulating layer 211.
  • the fifth insulating layer 215 may be disposed under the fourth insulating layer 214 .
  • first insulating layer 211, the second insulating layer 212, the third insulating layer 213, the fourth insulating layer 214, and the fifth insulating layer 215 may be provided with electrode portions.
  • Each electrode unit may include a pad electrode and a through electrode. At this time, since the basic structures of the pad electrode and the through electrode have already been described with reference to FIG. 2, detailed description thereof will be omitted.
  • the through electrode described below has a structure that is directly connected only to two pad electrodes.
  • the side of the through electrode described below may not be directly connected to another pad electrode.
  • the first penetrating electrode 221 may commonly penetrate a plurality of insulating layers.
  • the first through electrode 221 includes a first insulating layer 211, a second insulating layer 212, a third insulating layer 213, a fourth insulating layer 214, and a fifth insulating layer 215.
  • Each of the upper and lower surfaces of the first through electrode 221 may be connected to a pad electrode, and the side surface of the first through electrode 221 may not be directly connected to another pad electrode.
  • the circuit board may include a pad electrode that horizontally overlaps the first through electrode 221, and the pad electrode that horizontally overlaps the first through electrode 221 is the first through electrode 221. ) may not be directly connected to.
  • the second penetrating electrode 222 may commonly penetrate a plurality of insulating layers.
  • the second penetrating electrode 222 may commonly penetrate the first insulating layer 211, the second insulating layer 212, the fourth insulating layer 214, and the fifth insulating layer 215. .
  • Each of the upper and lower surfaces of the second through electrode 222 may be connected to a pad electrode, and the side surface of the second through electrode 222 may not be directly connected to another pad electrode.
  • the circuit board may include a pad electrode that horizontally overlaps the second through electrode 222, and the pad electrode that horizontally overlaps the second through electrode 222 is the second through electrode 222. ) may not be directly connected to.
  • the third penetrating electrode 223 may penetrate only the first insulating layer 211.
  • Each of the upper and lower surfaces of the third through electrode 223 may be connected to a pad electrode.
  • the circuit board may not have a pad electrode that overlaps the third through electrode 223 horizontally.
  • the fourth penetrating electrode 224 may penetrate a plurality of insulating layers.
  • the fourth penetrating electrode 224 may commonly penetrate the first and second insulating layers 211 and 212 .
  • Each of the upper and lower surfaces of the fourth through electrode 224 may be connected to a pad electrode, and the side surface of the fourth through electrode 224 may not be directly connected to another pad electrode.
  • the circuit board may include a pad electrode that horizontally overlaps the fourth through electrode 224, and the pad electrode that horizontally overlaps the fourth through electrode 224 is the fourth through electrode 224. ) may not be directly connected to.
  • the fifth penetrating electrode 225 can penetrate only the second insulating layer 212.
  • Each of the upper and lower surfaces of the fifth through electrode 225 may be connected to a pad electrode.
  • the circuit board may not have a pad electrode that overlaps the fifth through electrode 225 horizontally.
  • the sixth through electrode 226 may penetrate a plurality of insulating layers.
  • the sixth penetrating electrode 226 may commonly penetrate the second insulating layer 212 and the third insulating layer 213.
  • Each of the upper and lower surfaces of the sixth through electrode 226 may be connected to a pad electrode, and the side surface of the sixth through electrode 226 may not be directly connected to another pad electrode.
  • the circuit board may include a pad electrode that horizontally overlaps the sixth through electrode 226, and the pad electrode that horizontally overlaps the sixth through electrode 226 is the sixth through electrode 226. ) may not be directly connected to.
  • the seventh through electrode 227 may penetrate a plurality of insulating layers.
  • the seventh penetrating electrode 227 may commonly penetrate the first insulating layer 211, the second insulating layer 212, and the third insulating layer 213.
  • Each of the upper and lower surfaces of the seventh through electrode 227 may be connected to a pad electrode, and the side surface of the seventh through electrode 227 may not be directly connected to another pad electrode.
  • the circuit board may include a pad electrode that horizontally overlaps the seventh through electrode 227, and the pad electrode that horizontally overlaps the seventh through electrode 227 is the seventh through electrode 227. ) may not be directly connected to.
  • the eighth penetrating electrode 228 can penetrate only the third insulating layer 213.
  • Each of the upper and lower surfaces of the eighth through electrode 228 may be connected to a pad electrode.
  • the circuit board may not have a pad electrode that overlaps the eighth through electrode 228 horizontally.
  • the ninth through electrode 229 may penetrate a plurality of insulating layers.
  • the ninth penetrating electrode 229 may commonly penetrate the first insulating layer 211 and the fourth insulating layer 214.
  • Each of the upper and lower surfaces of the ninth through electrode 229 may be connected to a pad electrode, and the side surface of the ninth through electrode 229 may not be directly connected to another pad electrode.
  • the circuit board may include a pad electrode that horizontally overlaps the ninth through electrode 229, and the pad electrode that horizontally overlaps the ninth through electrode 229 is the ninth through electrode 229. ) may not be directly connected to.
  • the tenth penetrating electrode 230 can penetrate only the fourth insulating layer 214.
  • Each of the upper and lower surfaces of the tenth through electrode 230 may be connected to a pad electrode.
  • the circuit board may not have a pad electrode that overlaps the tenth through electrode 230 horizontally.
  • the eleventh through electrode 231 may penetrate a plurality of insulating layers.
  • the eleventh penetrating electrode 231 may commonly penetrate the first insulating layer 211, the fourth insulating layer 214, and the fifth insulating layer 215.
  • Each of the upper and lower surfaces of the 11th through electrode 231 may be connected to a pad electrode, and the side surface of the 11th through electrode 231 may not be directly connected to another pad electrode.
  • the circuit board may include a pad electrode that horizontally overlaps the 11th through electrode 231, and the pad electrode that horizontally overlaps the 11th through electrode 231 is the 11th through electrode 231. ) may not be directly connected to.
  • the twelfth penetrating electrode 232 may penetrate a plurality of insulating layers.
  • the twelfth penetrating electrode 232 may commonly penetrate the first insulating layer 211, the second insulating layer 212, the fourth insulating layer 214, and the fifth insulating layer 215.
  • Each of the upper and lower surfaces of the twelfth through electrode 232 may be connected to a pad electrode, and the side surface of the twelfth through electrode 232 may not be directly connected to another pad electrode.
  • the circuit board may include a pad electrode that horizontally overlaps the twelfth through electrode 232, and the pad electrode that horizontally overlaps the twelfth through electrode 232 is the twelfth through electrode 232. ) may not be directly connected to.
  • the thirteenth penetrating electrode 233 may penetrate a plurality of insulating layers.
  • the thirteenth penetrating electrode 233 may commonly penetrate the fourth insulating layer 214 and the fifth insulating layer 215.
  • Each of the upper and lower surfaces of the thirteenth through electrode 233 may be connected to a pad electrode, and the side surface of the thirteenth through electrode 233 may not be directly connected to another pad electrode.
  • the circuit board may include a pad electrode that horizontally overlaps the 13th through electrode 233, and the pad electrode that horizontally overlaps the 13th through electrode 233 is the 13th through electrode 233. ) may not be directly connected to.
  • the fourteenth penetrating electrode 234 can penetrate only the fifth insulating layer 215.
  • Each of the upper and lower surfaces of the fourteenth through electrode 234 may be connected to a pad electrode.
  • the circuit board may not have a pad electrode that overlaps the fourteenth through electrode 234 horizontally.
  • the circuit board of the embodiment may include first to third insulating layers. Additionally, the circuit board may include a first through electrode that independently penetrates the first insulating layer and a second through electrode that commonly penetrates the first to third insulating layers. A side surface of the first through electrode may include first and second slopes having different slopes. Additionally, the side surface of the second penetrating electrode may include third and fourth slopes having different slopes. The side surfaces of the second through electrodes having the third and fourth slopes may not be directly connected to other pad electrodes or traces. Through this, the embodiment can minimize the transmission distance of the signal transmitted through the second through electrode and thereby minimize the signal transmission loss of the signal transmitted through the second through electrode.
  • a pad electrode is provided between the first insulating layer and the second insulating layer, and accordingly, the second through electrode is provided with a pad electrode provided between the first insulating layer and the second insulating layer. It has a directly connected structure. Accordingly, the signal transmitted through the second through electrode in the prior art may be transmitted along the pad electrode provided between the first and second insulating layers. For example, when a signal in a high frequency band is transmitted, the signal may flow along the surface of the electrode unit. According to the prior art, the signal flows along a pad electrode provided between the first insulating layer and the second insulating layer, and thus the transmission distance of the signal may increase. Furthermore, as the signal distance increases, signal transmission loss also increases.
  • the embodiment may include a second through electrode disposed between the 2-1 pad electrode and the 2-2 pad electrode and penetrating a plurality of insulating layers.
  • the second through electrode may not be directly connected to other pad electrodes except the 2-1 pad electrode and the 2-2 pad electrode.
  • the circuit board may include a pad electrode and a trace that overlap horizontally with the side surface of the second through electrode, and the pad electrode and the trace that overlap horizontally with the side surface of the second through electrode are the second through electrode. It may not be directly connected to the side of . Accordingly, the embodiment can reduce the transmission distance of the signal flowing through the second through electrode and minimize signal transmission loss accordingly. Accordingly, the embodiment can improve the communication characteristics of the circuit board and the semiconductor package including the same, and further ensure that the semiconductor device provided in the semiconductor package operates stably.
  • the second through electrode may include a 2-1 through electrode and a 2-2 through electrode spaced apart in the horizontal direction.
  • Each of the 2-1 and 2-2 through electrodes may be commonly connected to the 2-1 pad electrode and the 2-2 pad electrode.
  • the 2-1 and 2-2 through electrodes may function to dissipate heat.
  • a plurality of through electrodes that perform a heat dissipation function may be provided and spaced apart from each other in the horizontal direction, and the plurality of through electrodes may be connected to a common pad electrode.
  • 5 to 11 are cross-sectional views showing the manufacturing method of the circuit board of the first embodiment shown in FIG. 2 in process order.
  • a member that is the basis for manufacturing a circuit board can be prepared.
  • the embodiment may prepare the first insulating layer 111.
  • the first insulating layer 111 may be CCL (Copper Clad Laminate), but is not limited thereto.
  • the embodiment may proceed with a process of forming a first through hole TH1 penetrating the upper and lower surfaces of the first insulating layer 111.
  • the embodiment may proceed with a process of forming the first electrode portion 120 including the first through electrode 123 filling the first through hole TH1. At this time, when forming the first electrode portion 120, a pad electrode connected to another penetrating electrode can be formed together.
  • the embodiment may proceed with a process of laminating the second insulating layer 112 on the top surface of the first insulating layer 111. Additionally, the embodiment may proceed with a process of laminating the third insulating layer 113 on the lower surface of the first insulating layer 111.
  • the embodiment may proceed with a process of forming a through hole penetrating at least one of the first insulating layer 111, the second insulating layer 112, and the third insulating layer 113.
  • the embodiment may proceed with a process of forming second to sixth through holes (TH2, TH3, TH4, TH5, and TH6).
  • the embodiment may proceed with a process of forming a second through hole TH2 that commonly penetrates the first insulating layer 111, the second insulating layer 112, and the third insulating layer 113. Additionally, the embodiment may proceed with a process of forming a third through hole TH3 that commonly penetrates the first insulating layer 111 and the second insulating layer 112. Additionally, the embodiment may proceed with a process of forming the fourth through hole TH4 penetrating only the second insulating layer 112. Additionally, the embodiment may proceed with a process of forming a fifth through hole TH5 that commonly penetrates the first insulating layer 111 and the third insulating layer 113.
  • the embodiment may proceed with a process of forming a sixth through hole TH6 that penetrates only the third insulating layer 113.
  • the second to sixth through holes TH2, TH3, TH4, TH5, and TH6 may be formed simultaneously through a laser process, but are not limited thereto.
  • the embodiment may proceed with a process of forming an electrode unit including a through electrode that fills each of the second to sixth through holes TH2, TH3, TH4, TH5, and TH6.
  • the embodiment may proceed with a process of forming the second electrode portion 130 including the second through electrode 133 that fills the second through hole TH2. Additionally, the embodiment may proceed with a process of forming the third electrode portion 140 including the third through electrode 143 that fills the third through hole TH3. Additionally, the embodiment may proceed with a process of forming the fourth electrode portion 150 including the fourth through electrode 153 filling the fourth through hole TH4. Additionally, the embodiment may proceed with a process of forming the fifth electrode portion 160 including the fifth through electrode 163 that fills the fifth through hole TH5. Additionally, the embodiment may proceed with a process of forming the sixth electrode portion 170 including the sixth through electrode 173 that fills the sixth through hole TH6. At this time, the second to sixth electrode parts 130, 140, 150, 160, and 170 may be formed simultaneously through a single plating process, but are not limited thereto.
  • the embodiment includes a process of forming a first protective layer 180 on the second insulating layer 112 and a process of forming a second protective layer 190 under the third insulating layer 113. You can proceed. At this time, when an additional insulating layer is provided between the second insulating layer 112 and the first protective layer 180, or an additional insulating layer is provided between the third insulating layer 113 and the second protective layer 190. , a process of stacking the additional insulating layer, a process of forming a through hole penetrating at least one insulating layer, and a process of forming an electrode unit including a through electrode filling the formed through hole may be further performed.
  • a circuit board having the characteristics of the above-described invention when used in IT devices such as smartphones, server computers, TVs, or home appliances, functions such as signal transmission or power supply can be stably performed.
  • a circuit board having the characteristics of the present invention when a circuit board having the characteristics of the present invention performs a semiconductor package function, it can safely protect the semiconductor chip from external moisture or contaminants, and can prevent problems such as leakage current or electrical short circuits between terminals. Alternatively, the problem of electrical opening of the terminal supplying the semiconductor chip can be solved. Additionally, if it is responsible for the function of signal transmission, the noise problem can be solved.
  • the circuit board having the characteristics of the above-described invention can maintain the stable function of IT devices or home appliances, so that the entire product and the circuit board to which the present invention is applied can achieve functional unity or technical interoperability with each other.
  • a circuit board having the characteristics of the above-described invention is used in a transportation device such as a vehicle, it is possible to solve the problem of distortion of signals transmitted to the transportation device, or to safely protect the semiconductor chip that controls the transportation device from the outside and prevent leakage.
  • the stability of the transport device can be further improved by solving the problem of electrical short-circuiting between currents or terminals, or the problem of electrical opening of the terminal supplying the semiconductor chip. Accordingly, the transportation device and the circuit board to which the present invention is applied can achieve functional unity or technical interoperability with each other.

Landscapes

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Abstract

실시 예에 따른 회로 기판은 제1 절연층; 상기 제1 절연층 상에 배치된 제2 절연층; 상기 제1 절연층 하에 배치된 제3 절연층; 및 상기 제1 내지 제3 절연층 중 적어도 하나의 절연층을 관통하는 관통 전극을 포함하는 전극부를 포함하고, 상기 전극부는, 상기 제1 절연층의 상면에 배치된 제1-1 패드 전극, 상기 제1 절연층의 하면에 배치된 제1-2 패드 전극, 및 상기 제1 절연층을 관통하고 상기 제1-1 및 제1-2 패드 전극과 연결된 제1 관통 전극을 포함하는 제1 전극부; 및 상기 제2 절연층의 상면에 배치된 제2-1 패드 전극, 상기 제3 절연층의 하면에 배치된 제2-2 패드 전극, 및 상기 제1 내지 제3 절연층을 공통으로 관통하고 상기 제2-1 및 제2-2 패드 전극과 연결된 제2 관통 전극을 포함하는 제2 전극부;를 포함하며, 상기 전극부는, 상기 제2 전극부의 상기 제2 관통 전극과 수평으로 중첩된 제1 전극 패턴들을 포함하고, 상기 제2 관통 전극은 상기 제1 전극 패턴들과 수평 방향으로 이격된다.

Description

회로 기판 및 이를 포함하는 반도체 패키지
실시 예는 회로 기판 및 이를 포함하는 반도체 패키지에 관한 것이다.
전기/전자 제품의 고성능화가 진행됨에 따라, 한정된 크기의 기판에 더 많은 수의 패키지를 부착하기 위한 기술들이 제안 및 연구되고 있다.
일반적인 반도체 패키지는 다수의 칩이 배치된 구조를 가진다. 그리고 최근의 상기 반도체 패키지가 적용되는 제품의 고 사양화 및 HBM(High Bandwidth Memory) 등의 다수의 칩 채용 등으로 인해 반도체 패키지의 사이즈가 커지고 있다. 이를 통해, 상기 반도체 패키지는 다수의 칩을 연결하기 위해 인터포저를 포함하고 있다.
또한, 사물 인터넷(IoT:Internet of Things)을 제공하는 제품, 자율 주행차 및 고성능 서버 등에 적용되는 반도체 패키지는 고집적화 추세에 따라 높은 성능 및 높은 신뢰성이 요구된다. 여기에서, 높은 성능은 신호의 고속 전송 가능, 반도체 패키지의 집적화 및 전송 가능한 신호의 허용 전류가 높은 조건 등을 포함할 수 있다.
이때, 반도체 패키지는 소형화 및 집적화를 위하여 패드의 사이즈가 감소하고 있다. 상기 패드는 칩과 연결되는 실장 패드일 수 있고, 다양한 기판과 연결되는 범프 패드일 수 있다. 여기에서, 다양한 기판은 메모리 기판과 같은 추가적인 패키지, 칩과 회로 기판 사이를 연결하는 인터포저 및 상기 반도체 패키지가 적용되는 전자 디바이스의 메인 보드 등을 포함할 수 있다.
이러한 회로 기판은 다층 구조를 가지고 제공된다. 다층 회로 기판은 동박 적층판(CCL) 등의 절연층 및 상기 절연층을 관통하는 관통 홀에 배치되는 관통 전극을 포함한다.
그러나 종래 기술에 따른 관통 전극은 적어도 하나의 특정 절연층만을 관통하는 구조를 가지며, 이에 따라 두께 방향으로 상호 이격된 관통 전극들 사이에는 적어도 하나의 패드가 구비된다. 따라서, 종래 기술에 따른 회로 기판은 상기 관통 전극에 구비된 패드에 의한 신호 전송 거리가 증가할 수 있고, 상기 신호 전송 거리의 증가에 따라 신호 전송 손실이 증가할 수 있다.
실시 예는 새로운 구조의 회로 기판 및 이를 포함하는 반도체 패키지를 제공한다.
또한, 실시 예는 복수의 절연층을 공통으로 관통하는 관통 전극을 포함하는 회로 기판 및 이를 포함하는 반도체 패키지를 제공한다.
또한, 실시 예는 관통 전극의 기능에 따라 복수의 관통 전극이 서로 다른 관통 구조를 가지도록 한 회로 기판 및 이를 포함하는 반도체 패키지를 제공한다.
또한, 실시 예는 복수의 절연층을 관통하는 관통 전극의 측면이 다른 패드와 직접 연결되지 않는 구조를 가진 회로 기판 및 이를 포함하는 반도체 패키지를 제공한다.
제안되는 실시 예에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 제안되는 실시 예가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
실시 예에 따른 회로 기판은 제1 절연층; 상기 제1 절연층 상에 배치된 제2 절연층; 상기 제1 절연층 하에 배치된 제3 절연층; 및 상기 제1 내지 제3 절연층 중 적어도 하나의 절연층을 관통하는 관통 전극을 포함하는 전극부를 포함하고, 상기 전극부는, 상기 제1 절연층의 상면에 배치된 제1-1 패드 전극, 상기 제1 절연층의 하면에 배치된 제1-2 패드 전극, 및 상기 제1 절연층을 관통하고 상기 제1-1 및 제1-2 패드 전극과 연결된 제1 관통 전극을 포함하는 제1 전극부; 및 상기 제2 절연층의 상면에 배치된 제2-1 패드 전극, 상기 제3 절연층의 하면에 배치된 제2-2 패드 전극, 및 상기 제1 내지 제3 절연층을 공통으로 관통하고 상기 제2-1 및 제2-2 패드 전극과 연결된 제2 관통 전극을 포함하는 제2 전극부;를 포함하며, 상기 전극부는, 상기 제2 전극부의 상기 제2 관통 전극과 수평으로 중첩된 제1 전극 패턴들을 포함하고, 상기 제2 관통 전극은 상기 제1 전극 패턴들과 수평 방향으로 이격된다.
또한, 상기 제1 절연층은 유리 섬유를 구비한 제1 절연물질을 포함하고, 상기 제2 및 제3 절연층은 유리 섬유를 구비하지 않은 제2 절연물질을 포함한다.
또한, 상기 제1 관통 전극은, 상기 제1 절연층의 상면에 인접하고 상기 제1 절연층의 하면을 향하여 폭이 감소하는 제1 경사; 및 상기 제1 절연층의 하면에 인접하고, 상기 제1 절연층의 상면을 향하여 폭이 감소하는 제2 경사를 포함한다.
또한, 상기 제2 관통 전극은, 상기 제2 절연층의 상면에 인접하고 상기 제3 절연층의 하면을 향하여 폭이 감소하는 제3 경사; 및 상기 제3 절연층의 하면에 인접하고, 상기 제2 절연층의 상면을 향하여 폭이 감소하는 제4 경사를 포함한다.
또한, 상기 제2 관통 전극의 상기 제3 및 제4 경사를 가지는 측면은, 상기 제1 전극 패턴과 연결되지 않고 전체적으로 상기 제1 내지 제3 절연층으로 덮인다.
또한, 상기 제2 관통 전극은 상기 제3 경사 및 상기 제4 경사 사이에 경사가 변화하는 부분을 포함하고, 상기 경사가 변화하는 부분은 상기 제1 절연층의 상면 및 상기 제1 절연층의 하면 사이에 위치한다.
또한, 상기 전극부는, 상기 제1 절연층의 하면에 배치된 제3-1 패드 전극, 상기 제2 절연층의 상면에 배치된 제3-2 패드 전극, 및 상기 제1 및 제2 절연층을 공통으로 관통하고 상기 제3-1 및 제3-2 패드 전극과 연결된 제3 관통 전극을 포함하는 제3 전극부;를 포함한다.
또한, 상기 전극부는, 상기 제3 전극부의 상기 제3 관통 전극과 수평으로 중첩된 제2 전극 패턴들을 포함하고, 상기 제3 관통 전극은 상기 제2 전극 패턴들과 수평 방향으로 이격되고 상기 제2 전극 패턴들과 직접 연결되지 않는다.
또한, 상기 제3 관통 전극은 상기 제3-1 패드 전극에서 상기 제3-2 패드 전극을 향하여 폭이 감소하는 제5 경사를 가지고, 상기 제3 관통 전극의 제5 경사의 하단은 상기 제3-1 패드 전극과 직접 연결되고, 상기 제3 관통 전극의 제5 경사의 상단은 제3-2 패드 전극과 직접 연결되며, 상기 제5 경사를 가지는 상기 제3 관통 전극의 측면은 상기 제1 및 제2 절연층을 통해 전체적으로 덮인다.
또한, 상기 전극부는, 상기 제1 절연층의 하면에 배치된 제4-1 패드 전극, 상기 제2 절연층의 상면에 배치된 제4-2 패드 전극, 및 상기 제2 절연층을 관통하고 상기 제4-1 및 제4-2 패드 전극과 연결된 제4 관통 전극을 포함하는 제4 전극부;를 포함한다.
한편, 다른 실시 예에 따른 회로 기판은 제1 절연층; 상기 제1 절연층 상에 배치된 제2 절연층; 상기 제1 절연층 하에 배치된 제3 절연층; 및 상기 제1 내지 제3 절연층 중 적어도 하나의 절연층을 관통하는 관통 전극을 포함하는 전극부를 포함하고, 상기 전극부는, 상기 제1 절연층의 상면에 배치된 제1-1 패드 전극, 상기 제1 절연층의 하면에 배치된 제1-2 패드 전극, 및 상기 제1 절연층을 관통하고 상기 제1-1 및 제1-2 패드 전극과 연결된 제1 관통 전극을 포함하는 제1 전극부; 및 상기 제2 절연층의 상면에 배치된 제2-1 패드 전극, 상기 제3 절연층의 하면에 배치된 제2-2 패드 전극, 및 상기 제1 내지 제3 절연층을 공통으로 관통하고 상기 제2-1 및 제2-2 패드 전극과 연결된 제2 관통 전극을 포함하는 제2 전극부;를 포함하며, 상기 전극부는, 상기 제2 전극부의 상기 제2 관통 전극과 수평으로 중첩된 제1 전극 패턴들을 포함하고, 상기 제2 관통 전극은 상기 제1 전극 패턴들과 수평 방향을 따라 이격된다.
또한, 상기 제1 절연층은 유리 섬유를 구비한 제1 절연물질을 포함하고, 상기 제2 및 제3 절연층은 유리 섬유를 구비하지 않은 제2 절연물질을 포함한다.
또한, 상기 제1 관통 전극은, 상기 제1 절연층의 상면에 인접하고 상기 제1 절연층의 하면을 향하여 폭이 감소하는 제1 경사; 및 상기 제1 절연층의 하면에 인접하고, 상기 제1 절연층의 상면을 향하여 폭이 감소하는 제2 경사를 포함한다.
또한, 상기 제2 관통 전극은, 상기 제2 절연층의 상면에 인접하고 상기 제3 절연층의 하면을 향하여 폭이 감소하는 제3 경사; 및 상기 제3 절연층의 하면에 인접하고, 상기 제2 절연층의 상면을 향하여 폭이 감소하는 제4 경사를 포함한다.
또한, 상기 제2 관통 전극의 상기 제3 및 제4 경사를 가지는 측면은, 상기 제1 전극 패턴과 연결되지 않고 전체적으로 상기 제1 내지 제3 절연층으로 덮인다.
또한, 상기 제2 관통 전극은 상기 제3 경사 및 상기 제4 경사 사이에 기울기가 변화하는 변곡부를 포함하고, 상기 변곡부는 상기 제1 절연층의 상면 및 상기 제1 절연층의 하면 사이에 위치한다.
또한, 상기 전극부는, 상기 제1 절연층의 하면에 배치된 제3-1 패드 전극, 상기 제2 절연층의 상면에 배치된 제3-2 패드 전극, 및 상기 제1 및 제2 절연층을 공통으로 관통하고 상기 제3-1 및 제3-2 패드 전극과 연결된 제3 관통 전극을 포함하는 제3 전극부;를 포함한다.
또한, 상기 전극부는, 상기 제3 전극부의 상기 제3 관통 전극과 수평으로 중첩된 제2 전극 패턴들을 포함하고, 상기 제3 관통 전극은 상기 제2 전극 패턴들과 직접 연결되지 않는다.
또한, 상기 제3 관통 전극은 상기 제3-1 패드 전극에서 상기 제3-2 패드 전극을 향하여 폭이 감소하는 제5 경사를 가지고, 상기 제3 관통 전극의 제5 경사의 하단은 상기 제3-1 패드 전극과 직접 연결되고, 상기 제3 관통 전극의 제5 경사의 상단은 제3-2 패드 전극과 직접 연결되며, 상기 제5 경사를 가지는 상기 제3 관통 전극의 측면은 상기 제1 및 제2 절연층을 통해 전체적으로 덮인다.
또한, 상기 전극부는, 상기 제1 절연층의 하면에 배치된 제4-1 패드 전극, 상기 제2 절연층의 상면에 배치된 제4-2 패드 전극, 및 상기 제2 절연층을 관통하고 상기 제4-1 및 제4-2 패드 전극과 연결된 제4 관통 전극을 포함하는 제4 전극부;를 포함한다.
또한, 상기 전극부는, 상기 제1 절연층의 상면에 배치된 제5-1 패드 전극, 상기 제3 절연층의 하면에 배치된 제5-2 패드 전극, 및 상기 제1 및 제3 절연층을 공통으로 관통하고 상기 제5-1 및 제5-2 패드 전극과 연결된 제5 관통 전극을 포함하는 제5 전극부;를 포함한다.
또한, 상기 전극부는, 상기 제5 전극부의 상기 제5 관통 전극과 수평으로 중첩된 제3 전극 패턴들을 포함하고, 상기 제5 관통 전극은 상기 제3 전극 패턴들과 직접 연결되지 않는다.
또한, 상기 제5 관통 전극은 상기 제5-1 패드 전극에서 상기 제5-2 패드 전극을 향하여 폭이 증가하는 제7경사를 가지고, 상기 제5 관통 전극의 제7 경사의 상단은 상기 제5-1 패드 전극과 직접 연결되고, 상기 제5 관통 전극의 제7 경사의 하단은 제5-2 패드 전극과 직접 연결되며, 상기 제7 경사를 가진 상기 제5 관통 전극의 측면은 상기 제1 및 제3 절연층을 통해 전체적으로 덮인다.
또한, 상기 전극부는, 상기 제1 절연층의 하면에 배치된 제6-1 패드 전극, 상기 제3 절연층의 하면에 배치된 제6-2 패드 전극, 및 상기 제3 절연층을 관통하고 상기 제6-1 및 제6-2 패드 전극과 연결된 제6 관통 전극을 포함하는 제6 전극부;를 포함한다.
또한, 상기 제2 관통 전극은, 상기 제1 내지 제3 절연층을 공통으로 관통하는 제2-1 관통 전극; 및 상기 제1 내지 제3 절연층을 공통으로 관통하고, 상기 제2-1 관통 전극과 수평 방향으로 이격된 제2-2 관통 전극을 포함하고, 상기 제2-1 및 제2-2 관통 전극의 각각의 상면은 상기 제2-1 패드 전극과 공통으로 연결되고, 상기 제2-1 및 제2-2 관통 전극의 각각의 하면은 상기 제2-2 패드 전극과 공통으로 연결된다.
한편, 실시 예에 따른 반도체 패키지는 제1 절연층; 상기 제1 절연층 상에 배치된 제2 절연층; 상기 제1 절연층 하에 배치된 제3 절연층; 상기 제1 내지 제3 절연층 중 적어도 하나의 절연층을 관통하는 관통 전극을 포함하는 전극부; 상기 전극부 상에 배치된 접속부; 및 상기 접속부 상에 배치된 연결 부재를 포함하고, 상기 전극부는, 상기 제1 절연층의 상면에 배치된 제1-1 패드 전극, 상기 제1 절연층의 하면에 배치된 제1-2 패드 전극, 및 상기 제1 절연층을 관통하고 상기 제1-1 및 제1-2 패드 전극과 연결된 제1 관통 전극을 포함하는 제1 전극부; 상기 제2 절연층의 상면에 배치된 제2-1 패드 전극, 상기 제3 절연층의 하면에 배치된 제2-2 패드 전극, 및 상기 제1 내지 제3 절연층을 공통으로 관통하고 상기 제2-1 및 제2-2 패드 전극과 연결된 제2 관통 전극을 포함하는 제2 전극부; 상기 제1 절연층의 하면에 배치된 제3-1 패드 전극, 상기 제2 절연층의 상면에 배치된 제3-2 패드 전극, 및 상기 제1 및 제2 절연층을 공통으로 관통하고 상기 제3-1 및 제3-2 패드 전극과 연결된 제3 관통 전극을 포함하는 제3 전극부; 및 상기 제1 절연층의 상면에 배치된 제4-1 패드 전극, 상기 제3 절연층의 하면에 배치된 제4-2 패드 전극, 및 상기 제1 및 제3 절연층을 공통으로 관통하고 상기 제4-1 및 제4-2 패드 전극과 연결된 제4 관통 전극을 포함하는 제4 전극부;를 포함하고, 상기 전극부는, 상기 제2 전극부의 상기 제2 관통 전극과 수평으로 중첩된 제1 전극 패턴들을 포함하고, 상기 제2 관통 전극은 상기 제1 전극 패턴들과 직접 연결되지 않는다.
또한, 상기 연결 부재는, 패키지 기판, 인터포저, 반도체 소자, 실리콘 브리지 기판, 및 유기 브리지 기판 중 적어도 하나를 포함한다.
실시 예의 회로 기판은 제1 내지 제3 절연층을 포함할 수 있다. 또한, 회로 기판은 제1 절연층을 단독으로 관통하는 제1 관통 전극 및 상기 제1 내지 제3 절연층을 공통으로 관통하는 제2 관통 전극을 포함할 수 있다. 상기 제1 관통 전극의 측면은 서로 다른 기울기를 가진 제1 및 제2 경사를 포함할 수 있다. 또한, 제2 관통 전극의 측면은 서로 다른 기울기를 가진 제3 경사 및 제4 경사를 포함할 수 있다. 상기 제3 경사 및 제4 경사를 가진 제2 관통 전극의 측면은 다른 패드 전극이나 트레이스와 직접 연결되지 않을 수 있다. 이를 통해, 실시 예는 제2 관통 전극을 통해 전송되는 신호의 전송 거리를 최소화할 수 있고, 이에 따른 상기 제2 관통 전극을 통해 전송되는 신호의 신호 전송 손실을 최소화할 수 있다.
예를 들어, 종래 기술에 따르면, 제1 절연층과 제2 절연층 사이에 패드 전극이 구비되고, 이에 따라 상기 제2 관통 전극이 제1 절연층과 제2 절연층 사이에 구비된 패드 전극과 직접 연결되는 구조를 가진다. 이에 따라, 종래 기술에서의 상기 제2 관통 전극을 통해 전달되는 신호는 상기 제1 절연층과 제2 절연층 사이에 구비된 패드 전극을 따라 전달될 수 있다. 예를 들어, 고주파수 대역의 신호가 전송되는 경우, 상기 신호는 전극부의 표면을 따라 흐를 수 있다. 종래 기술에 따르면, 상기 제1 절연층과 제2 절연층 사이에 구비된 패드 전극을 따라 상기 신호가 흐르게 되고, 이에 따른 상기 신호의 전송 거리가 증가할 수 있다. 나아가, 상기 신호 거리가 증가함에 따라 신호 전송 손실도 증가하게 된다.
이에 반하여, 실시 예는 제2-1 패드 전극과 제2-2 패드 전극 사이에 배치되고 복수의 절연층을 관통하는 제2 관통 전극을 구비할 수 있다. 상기 제2 관통 전극은 제2-1 패드 전극 및 제2-2 패드 전극을 제외한 다른 패드 전극들과 직접 연결되지 않을 수 있다. 예를 들어, 회로 기판은 제2 관통 전극의 측면과 수평으로 중첩된 패드 전극 및 트레이스를 구비할 수 있고, 상기 제2 관통 전극의 측면과 수평으로 중첩된 패드 전극 및 트레이스는 상기 제2 관통 전극의 측면과 직접 연결되지 않을 수 있다. 이에 따라, 실시 예는 상기 제2 관통 전극을 통해 흐르는 신호의 전송 거리를 줄일 수 있고, 이에 따른 신호 전송 손실을 최소화할 수 있다. 따라서, 실시 예는 회로 기판 및 이를 포함하는 반도체 패키지의 통신 특성을 향상시킬 수 있고, 나아가 상기 반도체 패키지에 구비된 반도체 소자가 안정적으로 동작하도록 할 수 있다.
한편, 상기 제2 관통 전극은 수평 방향으로 이격된 제2-1 관통 전극 및 제2-2 관통 전극을 포함할 수 있다. 상기 제2-1 및 제2-2 관통 전극 각각은 제2-1 패드 전극 및 제2-2 패드 전극에 공통 연결될 수 있다. 상기 제2-1 및 제2-2 관통 전극은 방열 기능할 수 있다. 또한, 방열 기능을 하는 관통 전극은 수평 방향으로 상호 이격되며 복수 개 구비되고, 상기 복수 개의 관통 전극이 공통 패드 전극에 연결되도록 할 수 있다. 이를 통해, 실시 예는 회로 기판 및 이를 포함하는 반도체 패키지의 방열 특성을 향상시킬 수 있고, 이에 따라 반도체 소자가 안정적으로 동작하도록 할 수 있다.
도 1a는 제1 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 1b는 제2 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 1c는 제3 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 1d는 제4 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 1e는 제5 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 1f는 제6 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 1g는 제7 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 2는 제1 실시 예에 따른 회로 기판을 나타낸 단면도이다.
도 3은 제2 실시 예에 따른 회로 기판을 나타낸 단면도이다.
도 4는 제3 실시 예에 따른 회로 기판을 나타낸 단면도이다.
도 5 내지 11은 도 2에 도시된 제1 실시 예의 회로 기판의 제조 방법을 공정 순으로 나타낸 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명한다.
다만, 본 발명의 기술 사상은 설명되는 일부 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있고, 본 발명의 기술 사상 범위 내에서라면, 실시 예들 간 그 구성 요소들 중 하나 이상을 선택적으로 결합, 치환하여 사용할 수 있다.
또한, 본 발명의 실시 예에서 사용되는 용어(기술 및 과학적 용어를 포함)는, 명백하게 특별히 정의되어 기술되지 않는 한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 일반적으로 이해될 수 있는 의미로 해석될 수 있으며, 사전에 정의된 용어와 같이 일반적으로 사용되는 용어들은 관련 기술의 문맥상의 의미를 고려하여 그 의미를 해석할 수 있을 것이다. 또한, 본 발명의 실시 예에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다.
본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함할 수 있고, "A 및(와) B, C 중 적어도 하나(또는 한 개 이상)"로 기재되는 경우 A, B, C로 조합할 수 있는 모든 조합 중 하나 이상을 포함할 수 있다. 또한, 본 발명의 실시 예의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다.
이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등으로 한정되지 않는다. 그리고 어떤 구성 요소가 다른 구성요소에 '연결', '결합' 또는 '접속'된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결, 결합 또는 접속되는 경우뿐만 아니라, 그 구성 요소와 그 다른 구성요소 사이에 있는 또 다른 구성 요소로 인해 '연결', '결합' 또는 '접속＇되는 경우도 포함할 수 있다.
또한, 각 구성 요소의 "상(위) 또는 하(아래)"에 형성 또는 배치되는 것으로 기재되는 경우, 상(위) 또는 하(아래)는 두 개의 구성 요소들이 서로 직접 접촉되는 경우뿐만 아니라 하나 이상의 또 다른 구성 요소가 두 개의 구성 요소들 사이에 형성 또는 배치되는 경우도 포함한다. 또한, "상(위) 또는 하(아래)" 으로 표현되는 경우 하나의 구성 요소를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
-전자 디바이스-
실시 예의 설명에 앞서, 실시 예의 반도체 패키지가 적용되는 전자 디바이스에 대해 간략하게 설명하기로 한다. 전자 디바이스는 메인 보드(미도시)를 포함한다. 상기 메인 보드는 다양한 부품들과 물리적 및/또는 전기적으로 연결될 수 있다. 예를 들어, 메인 보드는 실시 예의 반도체 패키지와 연결될 수 있다. 상기 반도체 패키지에는 다양한 반도체 소자가 실장될 수 있다.
상기 반도체 소자는 능동소자 및/또는 수동소자를 포함할 수 있다. 능동소자는 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 집적회로(IC) 형태의 반도체칩일 수 있다. 반도체 소자는 로직 칩, 메모리칩 등일 수 있다. 로직 칩은 센트랄 프로세서(CPU), 그래픽 프로세서(GPU) 등일 수 있다. 예를 들어, 로직 칩은 센트랄 프로세서(CPU), 그래픽 프로세서(GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 중 적어도 하나를 포함하는 애플리케이션 프로세서(AP) 칩이거나, 또는 아날로그-디지털 컨버터, ASIC(application-specific IC) 등이거나, 또는 지금까지 나열한 것들의 특정 조합을 포함하는 칩 세트일 수 있다.
메모리 칩은 HBM 등의 스택 메모리일 수 있다. 또한, 메모리 칩은 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩을 포함할 수 있다.
한편, 실시 예의 반도체 패키지가 적용되는 제품군은 CSP(Chip Scale Package), FC-CSP(Flip Chip-Chip Scale Package), FC-BGA(Flip Chip Ball Grid Array), POP (Package On Package) 및 SIP(System In Package) 중 어느 하나일 수 있으나, 이에 한정되는 것은 아니다.
또한, 상기 전자 디바이스는 스마트폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 차량, 고성능 서버, 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
이하에서는 실시 예에 따른 회로 기판을 포함하는 반도체 패키지에 대해 설명하기로 한다. 실시 예의 반도체 패키지는 추후 설명될 회로 기판을 포함한 다양한 패키지 구조를 가질 수 있다.
그리고 일 실시 예에서의 상기 회로 기판은 이하에서 설명되는 제1 기판일 수 있다.
또한, 다른 실시 예에서의 상기 회로 기판은 이하에서 설명되는 제2 기판일 수 있다.
도 1a는 제1 실시 예에 따른 반도체 패키지를 나타낸 단면도이고, 도 1b는 제2 실시 예에 따른 반도체 패키지를 나타낸 단면도이고, 도 1c는 제3 실시 예에 따른 반도체 패키지를 나타낸 단면도이고, 도 1d는 제4 실시 예에 따른 반도체 패키지를 나타낸 단면도이고, 도 1e는 제5 실시 예에 따른 반도체 패키지를 나타낸 단면도이고, 도 1f는 제6 실시 예에 따른 반도체 패키지를 나타낸 단면도이고, 도 1g는 제7 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 1a를 참조하면, 제1 실시 예의 반도체 패키지는 제1 기판(1100), 제2 기판(1200) 및 반도체 소자(1300)를 포함할 수 있다.
상기 제1 기판(1100)은 패키지 기판을 의미할 수 있다.
예를 들어, 상기 제1 기판(1100)은 적어도 하나의 외부 기판이 결합되는 공간을 제공할 수 있다. 상기 외부 기판은 상기 제1 기판(1100) 상에 결합되는 제2 기판(1200)을 의미할 수 있다. 또한, 상기 외부 기판은 상기 제1 기판(1100)의 하부에 결합되는 전자 디바이스에 포함된 메인 보드를 의미할 수 있다.
또한, 도면상에 도시하지는 않았지만, 상기 제1 기판(1100)은 적어도 하나의 반도체 소자가 실장되는 공간을 제공할 수 있다.
상기 제1 기판(1100)은 적어도 하나의 절연층 및, 상기 적어도 하나의 절연층에 배치된 전극부를 포함할 수 있다.
상기 제1 기판(1100) 상에는 제2 기판(1200)이 배치될 수 있다.
상기 제2 기판(1200)은 인터포저일 수 있다. 예를 들어, 상기 제2 기판(1200)은 적어도 하나의 반도체 소자가 실장되는 공간을 제공할 수 있다. 상기 제2 기판(1200)은 상기 적어도 하나의 반도체 소자(1300)와 연결될 수 있다. 예를 들어, 제2 기판(1200)은 제1 반도체 소자(1310) 및 제2 반도체 소자(1320)가 실장되는 공간을 제공할 수 있다. 상기 제2 기판(1200)은 상기 제1 반도체 소자(1310)와 제2 반도체 소자(1320) 사이를 전기적으로 연결하면서, 상기 제1 및 제2 반도체 소자(1310, 1320)와 상기 제1 기판(1100) 사이를 전기적으로 연결할 수 있다. 즉, 상기 제2 기판(1200)은 복수의 반도체 소자 사이의 수평적 연결 기능 및 반도체 소자와 패키지 기판 사이의 수직적 연결 기능을 할 수 있다.
도 1a에서는 상기 제2 기판(1200) 상에 2개의 반도체 소자(1310, 1320)가 배치되는 것으로 도시하였으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 제2 기판(1200) 상에는 1개의 반도체 소자가 배치될 수 있고, 이와 다르게 3개 이상의 반도체 소자가 배치될 수 있다.
제2 기판(1200)은 상기 적어도 하나 이상의 반도체 소자(1300)와 상기 제1 기판(1100) 사이에 배치될 수 있다.
일 실시 예에서, 상기 제2 기판(1200)은 반도체 소자 기능을 하는 액티브 인터포저일 수 있다. 상기 제2 기판(1200)이 반도체 소자 기능을 하는 경우, 실시 예의 반도체 패키지는 상기 제1 기판(1100) 상에 수직 방향으로의 적층 구조를 가지고 복수의 로직 칩의 기능을 가질 수 있다. 로직 칩의 기능을 가질 수 있다는 것은, 능동 소자 및 수동 소자의 기능을 가질 수 있음을 의미할 수 있다. 능동 소자의 경우 수동 소자와 다르게 전류와 전압의 특성이 선형적이지 않을 수 있고, 액티브 인터포저의 경우 능동 소자의 기능을 가질 수 있다. 또한, 액티브 인터포저는 해당 로직 칩의 기능을 하면서, 이의 상부에 배치된 제2 로직 칩과 상기 제1 기판(1100) 사이의 신호 전달 기능을 수행할 수 있다.
다른 실시 예에 따르면, 상기 제2 기판(1200)은 패시브 인터포져일 수 있다. 예를 들어, 상기 제2 기판(1200)은 상기 반도체 소자(1300)와 상기 제1 기판(1100) 사이에서의 신호 중계 기능을 할 수 있고, 저항, 캐패시터, 인덕터 등의 패시브 소자 기능을 가질 수 있다. 예를 들어, 상기 반도체 소자(1300)는 5G, 사물인터넷(IOT, Internet of Things), 화질 증가, 통신 속도 증가 등의 이유로 단자의 개수가 점차 증가하고 있다. 즉 상기 반도체 소자(1300)에 구비되는 단자의 개수가 증가하고, 이에 의해 단자의 폭이나 복수의 단자들 사이의 간격이 감소하고 있다. 이때, 상기 제1 기판(1100)은 전자 디바이스의 메인 보드와 연결될 수 있다. 이에 따라, 상기 제1 기판(1100)에 구비된 전극들이 상기 반도체 소자(1300) 및 상기 메인 보드와 각각 연결되기 위한 폭 및 간격을 가지기 위해서는 상기 제1 기판(1100)의 두께가 증가하거나, 상기 제1 기판(1100)의 층 구조가 복잡해지는 문제가 있다. 따라서, 제1 실시 예는 상기 제1 기판(1100)과 상기 반도체 소자(1300)에 제2 기판(1200)을 배치할 수 있다. 그리고 상기 제2 기판(1200)은 상기 반도체 소자(1300)의 단자에 대응하는 미세 폭 및 간격을 가지는 전극을 포함할 수 있다.
상기 반도체 소자(1300)는 로직 칩, 메모리칩 등일 수 있다. 상기 로직 칩은 센트랄 프로세서(CPU), 그래픽 프로세서(GPU) 등일 수 있다. 예를 들어, 로직 칩은 센트랄 프로세서(CPU), 그래픽 프로세서(GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 중 적어도 하나를 포함하는 AP 이거나, 또는 아날로그-디지털 컨버터, ASIC(application-specific IC) 등이거나, 또는 지금까지 나열한 것들의 특정 조합을 포함하는 칩 세트일 수 있다. 그리고 상기 메모리 칩은 HBM 등의 스택 메모리일 수 있다. 또한, 메모리 칩은 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩을 포함할 수 있다.
한편, 제1 실시 예의 반도체 패키지는 접속부를 포함할 수 있다.
예를 들어, 반도체 패키지는 제1 기판(1100)과 상기 제2 기판(1200) 사이에 배치되는 제1 접속부(1410)를 포함할 수 있다. 상기 제1 접속부(1410)는 상기 제1 기판(1100)에 상기 제2 기판(1200)을 결합시키면서 이들 사이를 전기적으로 연결할 수 있다.
예를 들어, 반도체 패키지는 제2 기판(1200)과 반도체 소자(1300) 사이에 배치되는 제2 접속부(1420)를 포함할 수 있다. 상기 제2 접속부(1420)는 상기 제2 기판(1200) 상에 상기 반도체 소자(1300)를 결합시키면서 이들 사이를 전기적으로 연결할 수 있다.
반도체 패키지는 제1 기판(1100)의 하면에 배치된 제3 접속부(1430)를 포함할 수 있다. 상기 제3 접속부(1430)는 상기 제1 기판(1100)을 메인 보드에 결합시키면서, 이들 사이를 전기적으로 연결할 수 있다.
이때, 상기 제1 접속부(1410), 제2 접속부(1420) 및 제3 접속부(1430)는 와이어 본딩, 솔더 본딩, 메탈 간 다이렉트 본딩 중 적어도 하나의 본딩 방식을 이용하여 복수의 구성 요소 사이를 전기적으로 연결할 수 있다. 즉, 상기 제1 접속부(1410), 제2 접속부(1420) 및 제3 접속부(1430)는 복수의 구성 요소를 전기적으로 연결하는 기능을 갖기 때문에, 메탈 간 다이렉트 본딩을 이용할 경우 반도체 패키지는 솔더나 와이어가 아닌, 전기적으로 연결되는 부분으로 이해될 수 있다.
상기 와이어 본딩 방식은 금(Au) 등의 도선을 이용하여 복수의 구성 요소 사이를 전기적으로 연결하는 것을 의미할 수 있다. 또한, 상기 솔더 본딩 방식은 Sn, Ag, Cu 중 적어도 하나를 포함하는 물질을 이용하여 복수의 구성요소 사이를 전기적으로 연결할 수 있다. 또한, 메탈 간 다이렉트 본딩 방식은 솔더, 와이어, 전도성 접착제 등의 부재 없이, 복수의 구성 요소 사이에 열과 압력을 인가하여 재결정화하고, 이를 통해 복수의 구성요소 사이를 직접 결합시키는 것을 의미할 수 있다. 그리고 메탈 간 다이렉트 본딩 방식은 상기 제2 접속부(1420)에 의한 본딩 방식을 의미할 수 있다. 이 경우, 상기 제2 접속부(1420)는 상기 재결정화에 의해 복수의 구성요소 사이에 형성되는 금속층을 의미할 수 있다.
구체적으로, 상기 제1 접속부(1410), 제2 접속부(1420) 및 제3 접속부(1430)는 열 압착(Thermal Compression) 본딩 방식에 의해 복수의 구성을 서로 결합시킬 수 있다. 상기 열 압착 본딩 방식은 상기 제1 접속부(1410), 제2 접속부(1420) 및 제3 접속부(1430)에 열과 압력을 가하여 복수의 구성 사이를 직접 결합시키는 방식을 의미할 수 있다.
이때, 상기 제1 기판(1100) 및 제2 기판(1200) 중 적어도 하나에서, 상기 제1 접속부(1410), 제2 접속부(1420) 및 제3 접속부(1430)가 배치되는 전극에는 해당 기판의 절연층으로부터 멀어지는 외측 방향으로 돌출된 돌출부가 구비될 수 있다. 상기 돌출부는 상기 제1 기판(1100) 또는 제2 기판(1200)에서 외측 방향을 향하여 돌출될 수 있다.
상기 돌출부는 범프(bump)라고 할 수 있다. 상기 돌출부는 포스트(post)라고도 할 수 있다. 상기 돌출부는 필라(pillar)라고도 할 수 있다. 바람직하게, 상기 돌출부는 제2 기판(1200)의 전극 중 상기 반도체 소자(1300)와의 결합을 위한 제2 접속부(1420)가 배치된 전극을 의미할 수 있다. 즉, 상기 반도체 소자(1300)의 단자들의 피치가 미세화되면서, 솔더 등의 전도성 접착제에 의해 상기 반도체 소자(1300)의 복수의 단자와 각각 연결되는 복수의 제2 접속부(1420) 간의 단락이 발생할 수 있다. 따라서, 실시 예는 상기 제2 접속부(1420)의 볼륨을 줄이기 위해 열 압착 본딩(Thermal Compression Bonding)을 진행할 수 있다. 이에 따라, 실시 예는, 정합도, 확산력, 및 솔더 등의 전도성 접착제와 돌출부 사이에 형성되는 금속간 화합물(Inter Metallic Compound, IMC)이 인터포저 및/또는 기판으로 확산되는 것을 방지하는 확산 방지력 확보를 위해 상기 제2 접속부(1420)가 배치되는 상기 제2 기판(1200)의 전극에 돌출부가 포함되도록 할 수 있다
한편, 도 1b를 참조하면, 제2 실시 예의 반도체 패키지는 상기 제2 기판(1200)에 연결 부재(1210)가 배치되는 점에서 제1 실시 예의 반도체 패키지와 차이를 가질 수 있다. 상기 연결 부재(1210)는 브리지 기판이라고 할 수 있다. 예를 들어, 상기 연결 부재(1210)는 재배선층을 포함할 수 있다. 연결 부재(1210)는 복수의 반도체 소자를 수평적으로 서로 전기적 연결을 하는 기능을 할 수 있다. 예시적으로, 일반적으로 반도체 소자가 가져야 할 면적이 너무 크기 때문에 상기 연결 부재(1210)는 재배선층을 포함할 수 있다. 반도체 패키지와 반도체 소자는 회로 패턴의 폭이나 너비 등이 서로 큰 차이를 가지기 때문에, 전기적 접속을 위한 회로 패턴의 완충 역할이 필요하다. 완충 역할은 반도체 패키지의 회로 패턴의 폭이나 너비 등의 크기와 반도체 소자의 회로 패턴의 폭이나 너비 등의 크기의 중간 크기를 갖도록 하는 것을 의미할 수 있고, 재배선층은 상기 완충 역할을 하는 기능을 포함할 수 있다.
일 실시 예에서, 연결 부재(1210)는 무기물 브리지일 수 있다. 예시적으로, 상기 무기물 브리지는 실리콘 브리지일 수 있다. 즉, 상기 연결 부재(1210)는 실리콘 기판과 상기 실리콘 기판 상에 배치되는 재배선층을 포함할 수 있다.
다른 실시 예에서, 상기 연결 부재(1210)는 유기 브리지일 수 있다. 예를 들어, 상기 연결 부재(1210)는 유기물을 포함할 수 있다. 예를 들어, 상기 연결 부재(1210)는 상기 실리콘 기판 대신에 유기물을 포함하는 유기 기판을 포함할 수 있다.
상기 연결 부재(1210)는 상기 제2 기판(1200) 내에 매립될 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 연결 부재(1210)는 상기 제2 기판(1200) 상에 돌출되는 구조를 가지고 배치될 수 있다.
또한, 상기 제2 기판(1200)은 캐비티를 포함할 수 있고, 상기 연결 부재(1210)는 상기 제2 기판(1200)의 상기 캐비티 내에 배치될 수 있다.
상기 연결 부재(1210)는 상기 제2 기판(1200) 상에 배치되는 복수의 반도체 소자 사이를 수평적으로 연결할 수 있다.
도 1c를 참조하면, 제3 실시 예의 반도체 패키지는 제2 기판(1200) 및 반도체 소자(1300)를 포함할 수 있다. 이때, 제3 실시 예의 반도체 패키지는 제2 실시 예의 반도체 패키지 대비 제1 기판(1100)이 생략된 구조를 가질 수 있다.
즉, 제3 실시 예의 제2 기판(1200)은 인터포저 기능을 하면서 패키지 기판의 기능을 할 수 있다.
상기 제2 기판(1200)의 하면에 배치된 제1 접속부(1410)는 전자 디바이스의 메인 보드에 상기 제2 기판(1200)을 결합시킬 수 있다.
도 1d를 참조하면, 제4 실시 예의 반도체 패키지는 제1 기판(1100) 및 반도체 소자(1300)를 포함할 수 있다.
이때, 제4 실시 예의 반도체 패키지는 제2 실시 예의 반도체 패키지 대비 제2 기판(1200)이 생략된 구조를 가질 수 있다.
즉, 제4 실시 예의 제1 기판(1100)은 패키지 기판 기능을 하면서, 상기 반도체 소자(1300)와 메인 보드 사이를 연결하는 기능을 할 수 있다. 이를 위해, 제1 기판(1100)에는 복수의 반도체 소자 사이를 연결하기 위한 연결 부재(1110)를 포함할 수 있다. 상기 연결 부재(1110)는 복수의 반도체 소자 사이를 연결하는 무기물 브리지 또는 유기물 브리지일 수 있다.
도 1e를 참조하면, 제5 실시 예의 반도체 패키지는 제4 실시 예의 반도체 패키지 대비, 제3 반도체 소자(1330)를 더 포함할 수 있다.
이를 위해, 제1 기판(1100)의 하면에는 제4 접속부(1440)가 배치될 수 있다.
그리고, 상기 제4 접속부(1400)에는 제3 반도체 소자(1330)가 배치될 수 있다. 즉, 제5 실시 예의 반도체 패키지는 상측 및 하측에 각각 반도체 소자가 실장되는 구조를 가질 수 있다.
이때, 상기 제3 반도체 소자(1330)는 도 1c의 반도체 패키지에서, 제2 기판(1200)의 하면에 배치된 구조를 가질 수도 있을 것이다.
도 1f를 참조하면, 제6 실시 예의 반도체 패키지는 제1 기판(1100)을 포함할 수 있다. 상기 제1 기판(1100) 상에는 제1 반도체 소자(1310)가 배치될 수 있다. 이를 위해, 상기 제1 기판(1100)과 상기 제1 반도체 소자(1310) 사이에는 제1 접속부(1410)가 배치될 수 있다.
또한, 상기 제1 기판(1100)은 도전성 결합부(1450)를 포함할 수 있다. 상기 도전성 결합부(1450)는 상기 제1 기판(1100)에서 제2 반도체 소자(1320)를 향하여 더 돌출될 수 있다. 상기 도전성 결합부(1450)는 범프라고 할 수 있고, 이와 다르게 포스트라고도 할 수 있다. 상기 도전성 결합부(1450)는 상기 제1 기판(1100)의 최상측에 배치된 전극 상에 돌출된 구조를 가지고 배치될 수 있다.
상기 도전성 결합부(1450) 상에는 제2 반도체 소자(1320)가 배치될 수 있다. 이때, 상기 제2 반도체 소자(1320)는 상기 도전성 결합부(1450)를 통해 상기 제1 기판(1100)과 연결될 수 있다. 또한, 상기 제1 반도체 소자(1310)와 상기 제2 반도체 소자(1320) 상에는 제2 접속부(1420)가 배치될 수 있다.
이에 따라, 상기 제2 반도체 소자(1320)는 상기 제2 접속부(1420)를 통해 상기 제1 반도체 소자(1310)와 전기적으로 연결될 수 있다.
즉, 제2 반도체 소자(1320)는 도전성 결합부(1450)을 통해 제1 기판(1100)과 연결될 수 있다. 또한, 상기 제2 반도체 소자(1320)는 선택적으로 접속부(미도시)를 통해 상기 제1 반도체 소자(1310)와도 연결될 수 있다.
이때, 상기 제2 반도체 소자(1320)는 상기 도전성 결합부(1450)을 통해 전원신호 및/또는 전력을 공급받을 수 있다. 또한, 상기 제2 반도체 소자(1320)는 접속부(미도시)를 통해 상기 제1 반도체 소자(1310)와 전기적으로 연결될 수 있고, 이를 통해 상호 간의 통신 신호를 주고받을 수 있다.
제6 실시 예의 반도체 패키지는 도전성 결합부(1450)를 통해 상기 제2 반도체 소자(1320)에 전원신호 및/또는 전력을 공급함으로써, 상기 제2 반도체 소자(1320)의 구동을 위한 충분한 전력의 제공이나, 전원 동작의 원활한 제어가 가능할 수 있다.
이에 따라, 실시 예는 상기 제2 반도체 소자(1320)의 구동 특성을 향상시킬 수 있다. 즉, 실시 예는 제2 반도체 소자(1320)에 제공되는 전력이 부족해지는 문제를 해결할 수 있다. 나아가, 실시 예는 상기 제2 반도체 소자(1320)의 전원 신호, 전력 및 통신 신호 중 적어도 하나가 상기 도전성 결합부(1450)와 접속부(미도시)를 통해 서로 다른 경로를 통해 제공되도록 할 수 있다. 이를 통해, 실시 예는 상기 전원 신호에 의해 상기 통신 신호의 손실이 발생하는 문제를 해결할 수 있다. 예를 들어, 실시 예는 전원 신호의 통신 신호 사이의 상호 간섭을 최소화할 수 있다.
한편, 제6 실시 예에서의 상기 제2 반도체 소자(1320)는 복수의 패키지 기판이 적층된 형태인 POP(Package On Package) 구조를 가지고 제1 기판(1100) 상에 배치될 수 있다. 예를 들어, 상기 제2 반도체 소자(1320)는 메모리 칩을 포함하는 메모리 패키지일 수 있다. 그리고 상기 메모리 패키지는 상기 도전성 결합부(1450) 상에 결합될 수 있다. 이때, 상기 메모리 패키지는 상기 제1 반도체 소자(1310)와는 연결되지 않을 수 있다.
한편, 제6 실시 예에서의 반도체 패키지는 몰딩 부재(1460)를 포함할 수 있다. 상기 몰딩 부재(1460)는 상기 제1 기판(1100)과 상기 제2 반도체 소자(1320) 사이에 배치될 수 있다. 예를 들어, 상기 몰딩 부재(1460)는 상기 제1 접속부(1410), 제1 반도체 소자(1310) 및 도전성 결합부(1450)를 몰딩할 수 있다.
도 1g를 참조하면, 제7 실시 예의 반도체 패키지는 제1 기판(1100), 제1 접속부(1410), 제1 접속부(1410), 반도체 소자(1300) 및 제3 접속부(1430)를 포함할 수 있다.
이때, 제7 실시 예의 반도체 패키지는 제4 실시 예의 반도체 패키지 대비 연결 부재(1110)가 생략되면서 상기 제1 기판(1100)이 복수의 기판층을 포함하는 점에서 차이를 가질 수 있다.
상기 제1 기판(1100)은 복수의 기판층을 포함할 수 있다. 예를 들어, 제1 기판(1100)은 패키지 기판에 대응하는 제1 기판층(1100A)과 연결 부재에 대응되는 제2 기판층(1100B)을 포함할 수 있다.
다시 말해서, 제7 실시 예의 반도체 패키지는 도 1a에 개시된 제1 기판(패키지 기판, 1100)과 제2 기판(인터포저, 1200)가 일체로 형성된 제1 기판층(1100A) 및 제2 기판층(1100B)을 포함할 수 있다. 상기 제2 기판층(1100B)의 절연층의 물질은 제1 기판층(1100A)의 절연층의 물질과 다를 수 있다. 예를 들어, 제2 기판층(1100B)의 절연층의 물질은 광경화성 물질을 포함할 수 있다. 예를 들어, 상기 제2 기판층(1100B)은 PID(Photo Imageable Dielectric)일 수 있다. 그리고 상기 제2 기판층(1100B)은 광경화성 물질을 포함함에 따라 전극의 미세화가 가능할 수 있다. 따라서, 제7 실시 예는 제1 기판층(1100A) 상에 광 경화성 물질의 절연층을 순차적으로 적층하고, 상기 광 경화성 물질의 절연층 상에 미세화된 전극을 형성하는 것에 의해 제2 기판층(1100B)을 형성할 수 있다. 이를 통해 상기 제2 기판(1100B)은 미세화된 전극을 포함하는 재배선층 기능을 포함할 수 있고, 복수의 반도체 소자(1310, 1320)를 수평적으로 연결하는 기능을 포함할 수 있다.
실시 예의 회로 기판의 설명에 앞서, 이하에서 설명되는 기판은 이전의 반도체 패키지에 포함된 복수의 기판 중 어느 하나의 기판을 의미할 수 있다. 예를 들어, 이하에서 설명되는 회로 기판은 제1 내지 제7 실시 예의 반도체 패키지에 구비된 제1 기판(1100) 및 제2 기판(1200) 중 어느 하나를 의미할 수 있다.
도 2는 제1 실시 예에 따른 회로 기판을 나타낸 단면도이고, 도 3은 제2 실시 예에 따른 회로 기판을 나타낸 단면도이며, 도 4는 제3 실시 예에 따른 회로 기판을 나타낸 단면도이다.
도 2를 참조하면, 제1 실시 예의 회로 기판은 절연층, 보호층 및 전극부를 포함할 수 있다.
절연층(110)은 복수의 층을 포함할 수 있다. 상기 절연층(110)은 제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113)을 포함할 수 있다. 상기 제1 절연층(111)은 상기 절연층(110)의 내층을 구성할 수 있다. 상기 제2 절연층(112)은 상기 제1 절연층(111) 상에 배치될 수 있다. 제3 절연층(113)은 상기 제1 절연층(111) 아래에 배치될 수 있다.
일 실시 예에서, 제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113)은 서로 다른 절연 물질을 포함할 수 있다. 이 경우, 상기 제1 절연층(111)과 제2 절연층(112) 사이의 계면은 서로 구분될 수 있다. 또한, 제1 절연층(111)과 제3 절연층(113) 사이의 계면은 서로 구분될 수 있다.
다른 실시 예에서, 제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113)은 서로 동일한 절연물질을 포함할 수 있다. 이 경우, 상기 제1 절연층(111)과 제2 절연층(112) 사이의 계면, 및 상기 제1 절연층(111)과 제3 절연층(113) 사이의 계면은 구분되지 않을 수 있다. 이 경우, 상기 제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113)의 적층 구조는 전극부의 패드 전극 및 관통 전극을 통해 구분될 수 있다. 예를 들어, 복수의 패드 전극은 수직 방향을 따라 서로 이격되어 배치될 수 있다. 또한, 관통 전극은 수직 방향을 따라 서로 이격된 복수의 패드 전극 사이에 배치될 수 있다. 상기 패드 전극과 상기 관통 전극은 서로 다른 수직 단면 형상 및/또는 서로 다른 수평 방향으로의 폭을 가질 수 있다. 이를 토대로, 상기 제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113)의 계면을 구분할 수 있다. 상술한 적층 구조를 통해 실시 예의 기판은 적어도 하나의 반도체 소자, 및/또는 제2 기판을 메인 보드와 전기적으로 효율적 연결할 수 있다.
도 2에서의 기판의 절연층(110)이 3층 구조를 가지는 것으로 도시하였으나, 이에 한정되지 않는다. 예를 들어, 절연층(110)은 2층 이하의 층 구조를 가질 수 있고, 4층 이상이 층 구조를 가질 수 있다.
이하에서는 제1 절연층(111)이 제2 절연층(112) 및 제3 절연층(113)과 다른 절연물질을 포함하는 것으로 하여 설명한다.
제1 절연층(111)은 보강 부재를 포함할 수 있다. 상기 보강 부재는 유리 섬유를 포함할 수 있다. 예를 들어, 제1 절연층(111)은 레진 및 상기 레진 내에 함침된 유리 섬유를 포함할 수 있다.
제2 절연층(112) 및 제3 절연층(113)은 제1 절연층(111)의 상부 및 하부에 각각 배치될 수 있다. 제2 절연층(112) 및 제3 절연층(113)은 보강 부재를 포함하지 않을 수 있다. 예를 들어, 제2 절연층(112) 및 제3 절연층(113)은 유리 섬유를 포함하지 않을 수 있다.
상기 제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113) 각각은 10㎛ 내지 60㎛의 범위의 두께를 가질 수 있다. 예를 들어, 상기 제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113) 각각은 15㎛ 내지 55㎛의 범위의 두께를 가질 수 있다. 예를 들어, 상기 제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113) 각각은 20㎛ 내지 50㎛의 범위의 두께를 가질 수 있다. 상기 제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113)의 적어도 하나의 두께가 10㎛ 미만이면, 회로 기판에 포함된 전극부가 안정적으로 보호되지 않을 수 있다. 상기 제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113)의 적어도 하나의 두께가 60㎛를 초과하면, 회로 기판의 전체적인 두께가 증가할 수 있다. 또한, 상기 제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113)의 적어도 하나의 두께가 60㎛를 초과하면, 이에 대응하게 전극부의 두께가 증가하고, 이에 따라 상기 전극부를 통해 전달되는 신호의 전송 거리의 증가 및 전송 손실이 증가할 수 있다.
제2 절연층(112) 상에는 제1 보호층(180)이 배치될 수 있다.
또한, 제3 절연층(113) 하에는 제2 보호층(190)이 배치될 수 있다.
상기 제1 보호층(180) 및 제2 보호층(190)은 절연층(110)의 표면 및/또는 전극부의 표면을 보호하는 기능을 할 수 있다.
상기 제1 보호층(180) 및 제2 보호층(190)은 유기 고분자 물질을 포함하는 솔더 레지스트층일 수 있다. 일 예로, 제1 보호층(180) 및 제2 보호층(190)은 에폭시 아크릴레이트 계열의 수지를 포함할 수 있다. 자세하게, 제1 보호층(180) 및 제2 보호층(190)은 수지, 경화제, 광 개시제, 안료, 용매, 필러, 첨가제, 아크릴 계열의 모노머 등을 포함할 수 있다. 다만, 실시 예는 이에 한정되지 않고, 제1 보호층(180) 및 제2 보호층(190)은 포토 솔더 레지스트층, 커버-레이(cover-lay) 및 고분자 물질 중 어느 하나일 수 있음은 물론이다.
상기 제1 보호층(180) 및 제2 보호층(190)의 각각의 두께는 1㎛ 내지 20㎛일 수 있다. 상기 제1 보호층(180) 및 제2 보호층(190)의 각각의 두께는 1㎛ 내지 15㎛일 수 있다. 예를 들어, 상기 제1 보호층(180) 및 제2 보호층(190)의 각각의 두께는 5㎛ 내지 20㎛일 수 있다. 상기 제1 보호층(180) 및 제2 보호층(190)의 각각의 두께가 20㎛ 초과인 경우에는 회로기판의 두께가 증가할 수 있다. 상기 제1 보호층(180) 및 제2 보호층(190)의 각각의 두께가 1㎛ 미만인 경우에는 회로기판에 포함된 전극부가 안정적으로 보호되지 않음에 따른 전기적 신뢰성 또는 물리적 신뢰성이 저하될 수 있다.
이때, 도면상에는 도시하지 않았지만, 제1 보호층(180) 및 제2 보호층(190) 각각은 개구부를 포함할 수 있고, 상기 개구부와 수직으로 중첩된 전극부 상에는 표면 처리층이 배치될 수 있다. 상기 표면 처리층은 상기 개구부와 수직으로 중첩된 전극부의 표면의 부식 및 산화를 방지하면서 솔더링 특성을 향상시키기 위해 구비될 수 있다.
실시 예의 회로 기판은 전극부를 포함할 수 있다.
상기 전극부는 절연층(110)의 적어도 일부 영역을 관통하여 구비될 수 있다. 상기 전극부는 크게 패드 전극과 관통 전극으로 구분될 수 있다. 상기 패드 전극은 수평 방향을 따라 신호를 전달하는 기능을 할 수 있다. 상기 관통 전극은 상기 패드 전극과 연결되고, 이에 따라 수직 방향을 따라 신호를 전달하는 기능을 할 수 있다.
이하에서는 관통 전극을 기준으로 상기 회로 기판에 구비된 복수의 전극부에 대해 설명하기로 한다.
실시 예의 전극부는 서로 다른 관통 구조의 관통 전극을 구비한 복수의 전극부를 포함할 수 있다. 상기 서로 다른 관통 구조는, 상기 제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113)에서 상기 각각의 전극부의 관통 전극의 가지는 관통 구조를 의미할 수 있다.
실시 예의 전극부는 제1 전극부(120)를 포함할 수 있다.
상기 제1 전극부(120)는 상기 제1 절연층(111)을 관통하며 구비될 수 있다.
상기 제1 전극부(120)는 제1 관통 전극(123)을 포함할 수 있다. 상기 제1 전극부(120)는 상기 제1 관통 전극(123)의 상면 및 하면에 각각 배치된 패드 전극을 포함할 수 있다.
예를 들어, 제1 전극부(120)는 제1 절연층(111)을 관통하는 제1 관통 전극(123), 상기 제1 관통 전극(123) 상에 배치된 제1-1 패드 전극(121) 및 상기 제1 관통 전극(123) 하에 배치된 제1-2 패드 전극(122)을 포함할 수 있다.
상기 제1-1 패드 전극(121)은 상기 제1 절연층(111)의 상면에 배치될 수 있다. 상기 제1-1 패드 전극(121)은 상기 제1 절연층(111)의 상면에 배치된 복수의 패드 전극들 중 상기 제1 관통 전극(123)과 수직으로 중첩된 패드 전극을 의미할 수 있다.
상기 제1-2 패드 전극(122)은 상기 제1 절연층(111)의 하면에 배치될 수 있다. 상기 제1-2 패드 전극(122)은 상기 제1 절연층(111)의 하면에 배치된 복수의 패드 전극들 중 상기 제1 관통 전극(123)과 수직으로 중첩된 패드 전극을 의미할 수 있다.
상기 제1 관통 전극(123)은 제1 절연층(111)만을 관통할 수 있다. 여기에서, 상기 제1 관통 전극(123)이 제1 절연층(111)만을 관통한다는 것은 상기 제1 관통 전극(123)이 상기 제1 절연층(111)의 상면에 배치된 패드 전극과 상기 제1 절연층(111)의 하면에 배치된 패드 전극 사이에 구비된다는 것을 의미할 수 있다. 예를 들어, 상기 제2 절연층(112)에는 상기 제1 관통 전극(123)과 수직으로 중첩된 다른 관통 전극이 구비될 수 있다. 제1 관통 전극(123)과 상기 다른 관통 전극을 하나의 전극부로 보았을 때, 상기 하나의 전극부는 상기 제1 절연층(111) 및 제2 절연층(112)을 관통할 수 있다. 다만, 상기 제1 관통 전극(123)과 상기 다른 관통 전극 사이에는 패드 전극이 구비될 수 있고, 상기 패드 전극을 상기 제1 관통 전극(123)과 상기 다른 관통 전극은 서로 구분될 수 있다.
예를 들어, 이하에서 설명되는 관통 전극은 패드 전극과의 연결 구조를 기준으로 구분될 수 있다. 예를 들어, 실시 예의 관통 전극의 구분은 상기 관통 전극의 상면, 하면 및 측면에 직접 연결된 패드 전극이 2개인 것을 기준으로 이루어질 수 있다.
예를 들어, 특정 관통 전극이 복수의 절연층을 관통하면서 상기 특정 관통 전극과 직접 연결된 패드 전극이 상기 특정 관통 전극의 상면과 연결된 제1 패드 전극, 상기 특정 관통 전극의 하면과 연결된 제2 패드 전극 및 상기 특정 관통 전극의 상면과 하면 사이의 측면에 연결된 제3 패드 전극을 포함하는 경우, 상기 특정 관통 전극은 상기 제1 패드 전극과 제3 패드 전극 사이의 제1 관통 전극과, 상기 제2 패드 전극과 상기 제3 패드 전극 사이의 제2 관통 전극으로 구성되는 것을 의미할 수 있다. 이때, 상기 특정 관통 전극이 상기 측면과 연결된 제3 패드 전극을 포함하지 않는 경우, 상기 특정 관통 전극이 1개의 관통 전극으로 구성되는 것을 의미할 수 있다.
상기 제1 전극부(120)의 제1 관통 전극(123)은 상기 제1 절연층(111) 내에서 특정 경사를 가질 수 있다. 예를 들어, 제1 전극부(120)의 제1 관통 전극(123)은 서로 다른 복수의 경사를 가질 수 있다.
상기 제1 관통 전극(123)은 상기 제1 절연층(111)의 상면에 인접하고 상기 제1 절연층(111)의 하면을 향하여 폭이 감소하는 제1 경사(123S1)를 구비할 수 있다. 상기 제1 관통 전극(123)은 상기 제1 절연층(111)의 하면에 인접하고 상기 제1 절연층(111)의 상면을 향하여 폭이 감소하는 제2 경사(123S2)를 구비할 수 있다. 상기 제1 경사(123S1)의 상단은 상기 제1-1 패드 전극(121)과 직접 연결될 수 있다. 상기 제1 경사(123S1)의 하단은 상기 제1 관통 전극(123)의 제2 경사(123S2)의 상단과 연결될 수 있다. 상기 제2 경사(123S2)의 하단은 제1-2 패드 전극(122)과 직접 연결될 수 있다. 상기 제1 관통 전극(123)은 상기 제1 경사(123S1)와 제2 경사(123S2) 사이에서 기울기가 변하는 변곡부를 구비할 수 있다. 상기 제1 경사(123S1) 및 제2 경사(123S2)를 가지는 제1 관통 전극(123)의 측면은 다른 패드 전극과 직접 연결되지 않을 수 있다.
한편, 상기 전극부는 제2 전극부(130)를 포함할 수 있다. 상기 제2 전극부(130)는 복수의 절연층을 공통으로 관통하는 제2 관통 전극(133)을 구비할 수 있다.
상기 제2 관통 전극(133)의 적어도 일부는 상기 제1 전극부(120)의 제1 관통 전극(123)과 수평 방향으로 중첩될 수 있고, 나머지 일부는 상기 제1 전극부(120)의 상기 제1 관통 전극(123)과 수평 방향으로 중첩되지 않을 수 있다.
상기 제2 전극부(130)는 상기 제2 관통 전극(133)과 연결된 패드 전극을 구비할 수 있다. 예를 들어, 제2 전극부(130)는 상기 제2 관통 전극(133)의 상면 및 하면에 각각 배치된 패드 전극을 포함할 수 있다.
예를 들어, 제2 전극부(130)는 제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113)을 공통으로 관통하는 제2 관통 전극(133), 상기 제2 관통 전극(133) 상에 배치된 제2-1 패드 전극(131) 및 상기 제2 관통 전극(133) 하에 배치된 제2-2 패드 전극(132)을 포함할 수 있다.
상기 제2-1 패드 전극(131)은 상기 제2 절연층(112)의 상면에 배치될 수 있다. 상기 제2-1 패드 전극(131)은 상기 제2 절연층(112)의 상면에 배치된 복수의 패드 전극들 중 상기 제2 관통 전극(133)과 수직으로 중첩된 패드 전극을 의미할 수 있다.
상기 제2-2 패드 전극(132)은 상기 제3 절연층(113)의 하면에 배치될 수 있다. 상기 제2-2 패드 전극(132)은 상기 제3 절연층(113)의 하면에 배치된 복수의 패드 전극들 중 상기 제2 관통 전극(133)과 수직으로 중첩된 패드 전극을 의미할 수 있다.
상기 제2 전극부(130)의 제2 관통 전극(133)은 상기 제1 내지 제3 절연층(111, 112, 113) 내에서 특정 경사를 가질 수 있다. 예를 들어, 제2 전극부(130)의 제2 관통 전극(133)은 서로 다른 복수의 경사를 가질 수 있다.
상기 제2 관통 전극(133)은 상기 제2 절연층(112)의 상면에 인접하고 상기 제3 절연층(113)의 하면을 향하여 폭이 감소하는 제3 경사(133S1)를 구비할 수 있다. 상기 제2 관통 전극(133)은 상기 제3 절연층(113)의 하면에 인접하고 상기 제2 절연층(112)의 상면을 향하여 폭이 감소하는 제4 경사(133S2)를 구비할 수 있다. 상기 제2 관통 전극(133)의 제3 경사(133S1)의 상단은 상기 제2-1 패드 전극(131)과 직접 연결될 수 있다. 상기 제2 관통 전극(133)의 제3 경사(133S1)의 하단은 상기 제2 관통 전극(133)의 제4 경사(133S2)의 상단과 연결될 수 있다. 상기 제2 관통 전극(133)의 제4 경사(133S2)의 하단은 제2-2 패드 전극(132)과 직접 연결될 수 있다. 상기 제2 관통 전극(133)은 상기 제3 경사(133S1)와 제4 경사(133S2) 사이에서 경사가 변하는 변곡부를 구비할 수 있다. 상기 제2 관통 전극(133)의 변곡부는 제1 절연층(110)의 상면보다 낮게 위치할 수 있고, 제1 절연층(110)의 하면보다 높게 위치할 수 있다. 바람직하게, 제2 관통 전극(133)의 변곡부는 제1 절연층(111)의 상면과 제1 절연층(111)의 하면 사이에 위치할 수 있다.
또한, 상기 제3 경사(133S1) 및 제4 경사(133S2)를 가지는 제2 관통 전극(133)의 측면은 다른 패드 전극과 직접 연결되지 않을 수 있다. 예를 들어, 제2 관통 전극(133)의 측면은 수평 방향으로 다른 패드 전극들과 중첩될 수 있다. 다만, 상기 제2 관통 전극(133)의 측면은 상기 다른 패드 전극들과 직접 연결되지 않을 수 있다.
예를 들어, 회로 기판의 전극부는 상기 제2 관통 전극(133)의 측면과 수평으로 중첩된 복수의 제1 전극 패턴들을 포함할 수 있다. 상기 제1 전극 패턴들은 패드 전극일 수 있고, 트레이스일 수 있다.
구체적으로, 상기 제1 전극 패턴들은 도 2에 도시된 제1-1 패드 전극(121), 제1-2 패드 전극(122), 제3-1 패드 전극(141), 제4-1 패드 전극(151), 제5-1 패드 전극(161), 및 제6-1 패드 전극(171)을 의미할 수 있다.
예를 들어, 상기 제1 전극 패턴들은 제1 절연층(111)의 상면 및 하면에 배치된 패드 전극 또는 트레이스 전극을 의미할 수 있다.
또한, 상기 제2 관통 전극(133)은 상기 제1 전극 패턴과 직접 연결되지 않을 수 있다. 예를 들어, 상기 제2 관통 전극(133)의 상기 제3 경사(133S1) 및 제4 경사(133S2)를 포함하는 측면은 전체적으로 제1 내지 제3 절연층으로 덮일 수 있다.
예를 들어, 종래 기술에 따르면, 제1 절연층과 제2 절연층 사이에 패드 전극이 구비되고, 이에 따라 상기 제2 관통 전극(133)이 제1 절연층과 제2 절연층 사이에 구비된 패드 전극과 직접 연결되는 구조를 가진다. 이에 따라, 종래 기술에서의 상기 제2 관통 전극(133)을 통해 전달되는 신호는 상기 제1 절연층과 제2 절연층 사이에 구비된 패드 전극을 따라 전달될 수 있다. 예를 들어, 고주파수 대역의 신호가 전송되는 경우, 상기 신호는 전극부의 표면을 따라 흐르는 특성을 가진다. 그리고, 종래 기술에 따르면, 상기 제1 절연층과 제2 절연층 사이에 구비된 패드 전극을 따라 상기 신호가 흐르게 되고, 이에 따른 상기 신호의 전송 거리가 증가할 수 있다. 나아가, 상기 신호 거리가 증가함에 따라 신호 전송 손실도 증가하게 된다.
이에 반하여, 실시 예는 복수의 절연층을 관통하는 제2 관통 전극(133)을 구비하고, 상기 제2 관통 전극(133)이 제2-1 패드 전극(131) 및 제2-2 패드 전극(132) 사이에서 다른 패드 전극과 직접 연결되지 않도록 한다. 이에 따라, 실시 예는 상기 제2 관통 전극(133)을 통해 흐르는 신호의 전송 거리를 줄일 수 있고, 이에 따른 신호 전송 손실을 최소화할 수 있다. 따라서, 실시 예는 회로 기판 및 이를 포함하는 반도체 패키지의 통신 특성을 향상시킬 수 있고, 나아가 상기 반도체 패키지에 구비된 반도체 소자가 안정적으로 동작하도록 할 수 있다.
한편, 상기 전극부는 제3 전극부(140)를 포함할 수 있다. 상기 제3 전극부(140)는 복수의 절연층을 공통으로 관통하는 제3 관통 전극(143)을 구비할 수 있다.
상기 제3 관통 전극(143)의 적어도 일부는 상기 제1 전극부(120)의 제1 관통 전극(123) 및 제2 전극부(130)의 제2 관통 전극(133)과 수평 방향으로 중첩될 수 있다.
상기 제3 전극부(140)는 상기 제3 관통 전극(143)과 연결된 패드 전극을 구비할 수 있다. 예를 들어, 제3 전극부(140)는 상기 제3 관통 전극(143)의 상면 및 하면에 각각 배치된 패드 전극을 포함할 수 있다.
예를 들어, 제3 전극부(140)는 제1 절연층(111) 및 제2 절연층(112)을 공통으로 관통하는 제3 관통 전극(143), 상기 제3 관통 전극(143) 하에 배치된 제3-1 패드 전극(141) 및 상기 제3 관통 전극(143) 상에 배치된 제3-2 패드 전극(142)을 포함할 수 있다.
상기 제3-1 패드 전극(141)은 상기 제1 절연층(111)의 하면에 배치된 복수의 패드 전극 중 상기 제3 관통 전극(143)과 수직으로 중첩된 패드 전극을 의미할 수 있다.
상기 제3-2 패드 전극(142)은 상기 제2 절연층(112)의 상면에 배치될 수 있다. 상기 제3-2 패드 전극(142)은 상기 제2 절연층(112)의 상면에 배치된 복수의 패드 전극들 중 상기 제3 관통 전극(143)과 수직으로 중첩된 패드 전극을 의미할 수 있다.
상기 제3 전극부(140)의 제3 관통 전극(143)은 상기 제1 및 제2 절연층(111, 112) 내에서 특정 경사를 가질 수 있다. 예를 들어, 제3 전극부(140)의 제3 관통 전극(143)은 제1 관통 전극(123) 및 제2 관통 전극(133)과는 다르게 변곡부를 구비하지 않을 수 있다.
상기 제3 관통 전극(143)은 상기 제2 절연층(112)의 상면에서 상기 제1 절연층(111)의 하면을 향해 폭이 감소하는 제5 경사(143S)를 포함할 수 있다. 상기 제3 관통 전극(143)의 제5 경사(143S)의 하단은 제3-1 전극(141)과 직접 연결될 수 있다. 또한, 제3 관통 전극(143)의 제5 경사(143S)의 상단은 제3-2 전극(142)과 직접 연결될 수 있다.
상기 제5 경사(143S)를 가지는 제3 관통 전극(143)의 측면은 다른 패드 전극과 직접 연결되지 않을 수 있다. 예를 들어, 제3 관통 전극(143)의 측면은 수평 방향으로 제2 전극 패턴들과 중첩될 수 있다. 상기 제3 관통 전극(143)의 측면은 상기 수평 방향으로 중첩된 상기 제2 전극 패턴들과 직접 연결되지 않을 수 있다.
구체적으로, 상기 제2 전극 패턴들은 도 2에 도시된 제1-1 패드 전극(121), 제4-1 패드 전극(151) 및 제5-1 패드 전극(161)을 의미할 수 있다. 예를 들어, 상기 제2 전극 패턴들은 제1 절연층(111)의 상면에 배치된 패드 전극 또는 트레이스 전극을 의미할 수 있다.
한편, 상기 전극부는 제4 전극부(150)를 포함할 수 있다. 상기 제4 전극부(150)는 복수의 절연층을 공통으로 관통하는 제4 관통 전극(153)을 구비할 수 있다.
상기 제4 관통 전극(153)은 상기 제2 관통 전극(133) 및 제3 관통 전극(143)과 수평 방향으로 중첩될 수 있다.
상기 제4 전극부(150)는 상기 제4 관통 전극(153)과 연결된 패드 전극을 구비할 수 있다. 예를 들어, 제4 전극부(150)는 상기 제4 관통 전극(153)의 상면 및 하면에 각각 배치된 패드 전극을 포함할 수 있다.
예를 들어, 제4 전극부(150)는 제2 절연층(112)만을 관통하는 제4 관통 전극(153), 상기 제4 관통 전극(153) 하에 배치된 제4-1 패드 전극(151) 및 상기 제4 관통 전극(153) 상에 배치된 제4-2 패드 전극(152)을 포함할 수 있다.
상기 제4-1 패드 전극(151)은 상기 제1 절연층(111)의 상면에 배치된 복수의 패드 전극 중 상기 제4 관통 전극(153)과 수직으로 중첩된 패드 전극을 의미할 수 있다.
상기 제4-2 패드 전극(152)은 상기 제2 절연층(112)의 상면에 배치될 수 있다. 상기 제4-2 패드 전극(152)은 상기 제2 절연층(112)의 상면에 배치된 복수의 패드 전극들 중 상기 제4 관통 전극(153)과 수직으로 중첩된 패드 전극을 의미할 수 있다.
상기 제4 전극부(150)의 제4 관통 전극(153)은 상기 제2 절연층(112) 내에서 특정 경사를 가질 수 있다. 예를 들어, 제4 전극부(150)의 제4 관통 전극(153)은 제1 관통 전극(123) 및 제2 관통 전극(133)과는 다르게 변곡부를 구비하지 않을 수 있다.
상기 제4 관통 전극(153)은 상기 제2 절연층(112)의 상면에서 상기 제2 절연층(112)의 하면을 향해 폭이 감소하는 제6 경사(153S)를 포함할 수 있다. 상기 제4 관통 전극(153)의 제6 경사(153S)의 하단은 제4-1 전극(151)과 직접 연결될 수 있다. 또한, 제4 관통 전극(153)의 제6 경사(153S)의 상단은 제4-2 전극(152)과 직접 연결될 수 있다.
상기 제6 경사(153S)를 가지는 제4 관통 전극(153)의 측면은 다른 패드 전극과 직접 연결되지 않을 수 있다.
한편, 상기 전극부는 제5 전극부(160)를 포함할 수 있다. 상기 제5 전극부(160)는 복수의 절연층을 공통으로 관통하는 제5 관통 전극(163)을 구비할 수 있다.
상기 제5 관통 전극(163)의 적어도 일부는 상기 제1 관통 전극(123) 및 제2 관통 전극(133)과 수평 방향으로 중첩될 수 있다.
상기 제5 전극부(160)는 상기 제5 관통 전극(163)과 연결된 패드 전극을 구비할 수 있다. 예를 들어, 제5 전극부(160)는 상기 제5 관통 전극(163)의 상면 및 하면에 각각 배치된 패드 전극을 포함할 수 있다.
예를 들어, 제5 전극부(160)는 제1 절연층(111) 및 제3 절연층(113)을 관통하는 제5 관통 전극(163), 상기 제5 관통 전극(163) 상에 배치된 제5-1 패드 전극(161) 및 상기 제5 관통 전극(163) 하에 배치된 제5-2 패드 전극(162)을 포함할 수 있다.
상기 제5-1 패드 전극(161)은 상기 제1 절연층(111)의 상면에 배치된 복수의 패드 전극 중 상기 제5 관통 전극(163)과 수직으로 중첩된 패드 전극을 의미할 수 있다.
상기 제5-2 패드 전극(162)은 상기 제3 절연층(113)의 하면에 배치될 수 있다. 상기 제5-2 패드 전극(162)은 상기 제3 절연층(113)의 하면에 배치된 복수의 패드 전극들 중 상기 제5 관통 전극(163)과 수직으로 중첩된 패드 전극을 의미할 수 있다.
상기 제5 전극부(160)의 제5 관통 전극(163)은 상기 제1 절연층(111) 및 제3 절연층(113) 내에서 특정 경사를 가질 수 있다. 예를 들어, 제5 전극부(160)의 제5 관통 전극(163)은 제1 관통 전극(123) 및 제2 관통 전극(133)과는 다르게 변곡부를 구비하지 않을 수 있다.
상기 제5 관통 전극(163)은 상기 제1 절연층(111)의 상면에서 상기 제3 절연층(113)의 하면을 향해 폭이 증가하는 제7 경사(163S)를 포함할 수 있다. 상기 제5 관통 전극(163)의 제7 경사(163S)의 상단은 제5-1 전극(161)과 직접 연결될 수 있다. 또한, 제5 관통 전극(163)의 제7 경사(163S)의 하단은 제5-2 전극(162)과 직접 연결될 수 있다.
또한, 상기 제7 경사(163S)를 가지는 제5 관통 전극(163)의 측면과 수평으로 중첩된 적어도 하나의 제3 전극 패턴들이 구비될 수 있다. 제5 관통 전극(163)의 측면은 다른 제3 전극 패턴들과 직접 연결되지 않을 수 있다.
구체적으로, 상기 제3 전극 패턴들은 도 2에 도시된 제1-2 패드 전극(122), 제3-1 패드 전극(141) 및 제6-1 패드 전극(171)을 의미할 수 있다. 예를 들어, 상기 제3 전극 패턴들은 제1 절연층(111)의 하면에 배치된 패드 전극 또는 트레이스 전극을 의미할 수 있다.
한편, 상기 전극부는 제6 전극부(170)를 포함할 수 있다. 상기 제6 전극부(170)는 제3 절연층(113)을 관통하는 제6 관통 전극(173)을 구비할 수 있다.
상기 제6 관통 전극(173)의 적어도 일부는 상기 제2 관통 전극(133)과 수평 방향으로 중첩될 수 있다.
상기 제6 전극부(170)는 상기 제6 관통 전극(173)과 연결된 패드 전극을 구비할 수 있다. 예를 들어, 제6 전극부(170)는 상기 제6 관통 전극(173)의 상면 및 하면에 각각 배치된 패드 전극을 포함할 수 있다.
예를 들어, 제6 전극부(170)는 제3 절연층(113)을 관통하는 제6 관통 전극(173), 상기 제6 관통 전극(173) 상에 배치된 제6-1 패드 전극(171) 및 상기 제6 관통 전극(173) 하에 배치된 제6-2 패드 전극(172)을 포함할 수 있다.
상기 제6-1 패드 전극(171)은 상기 제1 절연층(111)의 하면에 배치된 복수의 패드 전극 중 상기 제6 관통 전극(173)과 수직으로 중첩된 패드 전극을 의미할 수 있다.
상기 제6-2 패드 전극(172)은 상기 제3 절연층(113)의 하면에 배치될 수 있다. 상기 제6-2 패드 전극(172)은 상기 제3 절연층(113)의 하면에 배치된 복수의 패드 전극들 중 상기 제6 관통 전극(173)과 수직으로 중첩된 패드 전극을 의미할 수 있다.
상기 제6 전극부(170)의 제6 관통 전극(173)은 상기 제3 절연층(113) 내에서 특정 경사를 가질 수 있다. 예를 들어, 제6 전극부(170)의 제6 관통 전극(173)은 제1 관통 전극(123) 및 제2 관통 전극(133)과는 다르게 변곡부를 구비하지 않을 수 있다.
상기 제6 관통 전극(173)은 상기 제3 절연층(113)의 상면에서 상기 제3 절연층(113)의 하면을 향해 폭이 증가하는 제8 경사(173S)를 포함할 수 있다. 상기 제6 관통 전극(173)의 제8 경사(173S)의 상단은 제6-1 전극(171)과 직접 연결될 수 있다. 또한, 제6 관통 전극(173)의 제8 경사(173S)의 하단은 제6-2 전극(172)과 직접 연결될 수 있다.
또한, 상기 제8 경사(173S)를 가지는 제6 관통 전극(173)의 측면과 수평으로 중첩된 적어도 하나의 패드 전극이 구비될 수 있다. 제6 관통 전극(173)의 측면은 다른 패드 전극들과 직접 연결되지 않을 수 있다.
한편, 도 3을 참조하면, 제2 실시 예의 회로 기판에 포함된 복수의 관통 전극 중 적어도 2개의 관통 전극은 동일한 패드 전극에 공통으로 연결될 수 있다. 이하에서는 도 2의 회로 기판과 상이한 부분에 대해서만 설명하기로 한다.
제2 전극부(130a)는 제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113)을 공통으로 관통하는 관통 전극을 포함할 수 있다. 예를 들어, 제2 전극부(130a)는 수평 방향으로 이격된 제2-1 관통 전극(133a) 및 제2-2 관통 전극(133b)을 포함할 수 있다.
또한, 제2 전극부(130a)는 제2 절연층(112)의 상면에 배치된 제2-1 패드 전극(131)을 포함할 수 있다. 또한, 제2 전극부(130a)는 제3 절연층(113)의 하면에 배치된 제2-2 패드 전극(132)을 포함할 수 있다.
제2-1 관통 전극(133a) 및 제2-2 관통 전극(133b)의 각각의 상면은 상기 제2-1 패드 전극(131)에 공통으로 연결될 수 있다.
제2-1 관통 전극(133a) 및 제2-2 관통 전극(133b)의 각각의 하면은 상기 제2-2 패드 전극(132)에 공통으로 될 수 있다.
제2 실시 예의 제2 전극부(130a)는 방열 전극으로 기능할 수 있다. 예를 들어, 실시 예의 제2 전극부(130a)는 반도체 소자에서 발생하는 열을 회로 기판의 상측 및/또는 하측으로 전달하는 기능을 할 수 있다. 이때, 상기 제2 전극부(130a)는 복수의 관통 전극을 구비하고, 상기 복수의 관통 전극이 서로 동일한 패드 전극에 공통 연결될 수 있다. 이를 통해, 실시 예는 회로 기판 및 이를 포함하는 반도체 패키지의 방열 특성을 향상시킬 수 있고, 이에 따라 반도체 소자가 안정적으로 동작하도록 할 수 있다.
도 4를 참조하면, 제3 실시 예의 회로 기판은 절연층 및 전극부의 구조에 있어 제1 실시 예의 회로 기판과 상이할 수 있다.
예를 들어, 제3 실시 예의 회로 기판의 절연층(210)은 제1 절연층(211), 제2 절연층(212), 제3 절연층(213), 제4 절연층(214), 제5 절연층(215)을 포함할 수 있다.
구체적으로, 제1 절연층(211)은 회로 기판의 중앙에 배치될 수 있다. 제2 절연층(212)은 제1 절연층(211) 상에 배치될 수 있다. 제3 절연층(213)은 제2 절연층(212) 상에 배치될 수 있다. 제4 절연층(214)은 제1 절연층(211) 하에 배치될 수 있다. 제5 절연층(215)은 제4 절연층(214) 하에 배치될 수 있다.
또한, 제1 절연층(211), 제2 절연층(212), 제3 절연층(213), 제4 절연층(214) 및 제5 절연층(215)에는 전극부가 구비될 수 있다. 각각의 전극부는 패드 전극과 관통 전극을 포함할 수 있다. 이때, 상기 패드 전극과 관통 전극의 기본적인 구조에 대해서는 도 2를 참조하여 이미 설명하였으므로, 이의 상세한 설명은 생략하기로 한다.
이하에서는 제3 실시 예의 회로 기판에 구비된 관통 전극을 중심으로 설명하기로 한다. 이하에서 설명되는 관통 전극은 2개의 패드 전극하고만 직접 연결되는 구조를 가진다. 예를 들어, 이하에서 설명되는 관통 전극의 측면은 다른 패드 전극과 직접 연결되지 않을 수 있다.
제1 관통 전극(221)은 복수의 절연층을 공통으로 관통할 수 있다. 예를 들어, 제1 관통 전극(221)은 제1 절연층(211), 제2 절연층(212), 제3 절연층(213), 제4 절연층(214) 및 제5 절연층(215)을 공통으로 관통할 수 있다. 상기 제1 관통 전극(221)의 상면 및 하면 각각은 패드 전극과 연결될 수 있고, 제1 관통 전극(221)의 측면은 다른 패드 전극과 직접 연결되지 않을 수 있다. 예를 들어, 회로 기판은 제1 관통 전극(221)과 수평으로 중첩되는 패드 전극을 구비할 수 있고, 상기 제1 관통 전극(221)과 수평으로 중첩되는 패드 전극은 상기 제1 관통 전극(221)과 직접 연결되지 않을 수 있다.
제2 관통 전극(222)은 복수의 절연층을 공통으로 관통할 수 있다. 예를 들어, 제2 관통 전극(222)은 제1 절연층(211), 제2 절연층(212), 제4 절연층(214) 및 제5 절연층(215)을 공통으로 관통할 수 있다. 상기 제2 관통 전극(222)의 상면 및 하면 각각은 패드 전극과 연결될 수 있고, 제2 관통 전극(222)의 측면은 다른 패드 전극과 직접 연결되지 않을 수 있다. 예를 들어, 회로 기판은 제2 관통 전극(222)과 수평으로 중첩되는 패드 전극을 구비할 수 있고, 상기 제2 관통 전극(222)과 수평으로 중첩되는 패드 전극은 상기 제2 관통 전극(222)과 직접 연결되지 않을 수 있다.
제3 관통 전극(223)은 제1 절연층(211)만을 관통할 수 있다. 상기 제3 관통 전극(223)의 상면 및 하면 각각은 패드 전극과 연결될 수 있다. 이때, 회로 기판은 상기 제3 관통 전극(223)과 수평으로 중첩되는 패드 전극을 구비하지 않을 수 있다.
제4 관통 전극(224)은 복수의 절연층을 관통할 수 있다. 제4 관통 전극(224)은 제1 절연층(211) 및 제2 절연층(212)을 공통으로 관통할 수 있다. 제4 관통 전극(224)의 상면 및 하면 각각은 패드 전극과 연결될 수 있고, 제4 관통 전극(224)의 측면은 다른 패드 전극과 직접 연결되지 않을 수 있다. 예를 들어, 회로 기판은 제4 관통 전극(224)과 수평으로 중첩되는 패드 전극을 구비할 수 있고, 상기 제4 관통 전극(224)과 수평으로 중첩되는 패드 전극은 상기 제4 관통 전극(224)과 직접 연결되지 않을 수 있다.
제5 관통 전극(225)은 제2 절연층(212)만을 관통할 수 있다. 상기 제5 관통 전극(225)의 상면 및 하면 각각은 패드 전극과 연결될 수 있다. 이때, 회로 기판은 상기 제5 관통 전극(225)과 수평으로 중첩되는 패드 전극을 구비하지 않을 수 있다.
제6 관통 전극(226)은 복수의 절연층을 관통할 수 있다. 제6 관통 전극(226)은 제2 절연층(212) 및 제3 절연층(213)을 공통으로 관통할 수 있다. 제6 관통 전극(226)의 상면 및 하면 각각은 패드 전극과 연결될 수 있고, 제6 관통 전극(226)의 측면은 다른 패드 전극과 직접 연결되지 않을 수 있다. 예를 들어, 회로 기판은 제6 관통 전극(226)과 수평으로 중첩되는 패드 전극을 구비할 수 있고, 상기 제6 관통 전극(226)과 수평으로 중첩되는 패드 전극은 상기 제6 관통 전극(226)과 직접 연결되지 않을 수 있다.
제7 관통 전극(227)은 복수의 절연층을 관통할 수 있다. 제7 관통 전극(227)은 제1 절연층(211), 제2 절연층(212) 및 제3 절연층(213)을 공통으로 관통할 수 있다. 제7 관통 전극(227)의 상면 및 하면 각각은 패드 전극과 연결될 수 있고, 제7 관통 전극(227)의 측면은 다른 패드 전극과 직접 연결되지 않을 수 있다. 예를 들어, 회로 기판은 제7 관통 전극(227)과 수평으로 중첩되는 패드 전극을 구비할 수 있고, 상기 제7 관통 전극(227)과 수평으로 중첩되는 패드 전극은 상기 제7 관통 전극(227)과 직접 연결되지 않을 수 있다.
제8 관통 전극(228)은 제3 절연층(213)만을 관통할 수 있다. 상기 제8 관통 전극(228)의 상면 및 하면 각각은 패드 전극과 연결될 수 있다. 이때, 회로 기판은 상기 제8 관통 전극(228)과 수평으로 중첩되는 패드 전극을 구비하지 않을 수 있다.
제9 관통 전극(229)은 복수의 절연층을 관통할 수 있다. 제9 관통 전극(229)은 제1 절연층(211) 및 제4 절연층(214)을 공통으로 관통할 수 있다. 제9 관통 전극(229)의 상면 및 하면 각각은 패드 전극과 연결될 수 있고, 제9 관통 전극(229)의 측면은 다른 패드 전극과 직접 연결되지 않을 수 있다. 예를 들어, 회로 기판은 제9 관통 전극(229)과 수평으로 중첩되는 패드 전극을 구비할 수 있고, 상기 제9 관통 전극(229)과 수평으로 중첩되는 패드 전극은 상기 제9 관통 전극(229)과 직접 연결되지 않을 수 있다.
제10 관통 전극(230)은 제4 절연층(214)만을 관통할 수 있다. 상기 제10 관통 전극(230)의 상면 및 하면 각각은 패드 전극과 연결될 수 있다. 이때, 회로 기판은 상기 제10 관통 전극(230)과 수평으로 중첩되는 패드 전극을 구비하지 않을 수 있다.
제11 관통 전극(231)은 복수의 절연층을 관통할 수 있다. 제11 관통 전극(231)은 제1 절연층(211), 제4 절연층(214) 및 제5 절연층(215)을 공통으로 관통할 수 있다. 제11 관통 전극(231)의 상면 및 하면 각각은 패드 전극과 연결될 수 있고, 제11 관통 전극(231)의 측면은 다른 패드 전극과 직접 연결되지 않을 수 있다. 예를 들어, 회로 기판은 제11 관통 전극(231)과 수평으로 중첩되는 패드 전극을 구비할 수 있고, 상기 제11 관통 전극(231)과 수평으로 중첩되는 패드 전극은 상기 제11 관통 전극(231)과 직접 연결되지 않을 수 있다.
제12 관통 전극(232)은 복수의 절연층을 관통할 수 있다. 제12 관통 전극(232)은 제1 절연층(211), 제2 절연층(212), 제4 절연층(214) 및 제5 절연층(215)을 공통으로 관통할 수 있다. 제12 관통 전극(232)의 상면 및 하면 각각은 패드 전극과 연결될 수 있고, 제12 관통 전극(232)의 측면은 다른 패드 전극과 직접 연결되지 않을 수 있다. 예를 들어, 회로 기판은 제12 관통 전극(232)과 수평으로 중첩되는 패드 전극을 구비할 수 있고, 상기 제12 관통 전극(232)과 수평으로 중첩되는 패드 전극은 상기 제12 관통 전극(232)과 직접 연결되지 않을 수 있다.
제13 관통 전극(233)은 복수의 절연층을 관통할 수 있다. 제13 관통 전극(233)은 제4 절연층(214) 및 제5 절연층(215)을 공통으로 관통할 수 있다. 제13 관통 전극(233)의 상면 및 하면 각각은 패드 전극과 연결될 수 있고, 제13 관통 전극(233)의 측면은 다른 패드 전극과 직접 연결되지 않을 수 있다. 예를 들어, 회로 기판은 제13 관통 전극(233)과 수평으로 중첩되는 패드 전극을 구비할 수 있고, 상기 제13 관통 전극(233)과 수평으로 중첩되는 패드 전극은 상기 제13 관통 전극(233)과 직접 연결되지 않을 수 있다.
제14 관통 전극(234)은 제5 절연층(215)만을 관통할 수 있다. 상기 제14 관통 전극(234)의 상면 및 하면 각각은 패드 전극과 연결될 수 있다. 이때, 회로 기판은 상기 제14 관통 전극(234)과 수평으로 중첩되는 패드 전극을 구비하지 않을 수 있다.
실시 예의 회로 기판은 제1 내지 제3 절연층을 포함할 수 있다. 또한, 회로 기판은 제1 절연층을 단독으로 관통하는 제1 관통 전극 및 상기 제1 내지 제3 절연층을 공통으로 관통하는 제2 관통 전극을 포함할 수 있다. 상기 제1 관통 전극의 측면은 서로 다른 기울기를 가진 제1 및 제2 경사를 포함할 수 있다. 또한, 제2 관통 전극의 측면은 서로 다른 기울기를 가진 제3 경사 및 제4 경사를 포함할 수 있다. 상기 제3 경사 및 제4 경사를 가진 제2 관통 전극의 측면은 다른 패드 전극이나 트레이스와 직접 연결되지 않을 수 있다. 이를 통해, 실시 예는 제2 관통 전극을 통해 전송되는 신호의 전송 거리를 최소화할 수 있고, 이에 따른 상기 제2 관통 전극을 통해 전송되는 신호의 신호 전송 손실을 최소화할 수 있다.
예를 들어, 종래 기술에 따르면, 제1 절연층과 제2 절연층 사이에 패드 전극이 구비되고, 이에 따라 상기 제2 관통 전극이 제1 절연층과 제2 절연층 사이에 구비된 패드 전극과 직접 연결되는 구조를 가진다. 이에 따라, 종래 기술에서의 상기 제2 관통 전극을 통해 전달되는 신호는 상기 제1 절연층과 제2 절연층 사이에 구비된 패드 전극을 따라 전달될 수 있다. 예를 들어, 고주파수 대역의 신호가 전송되는 경우, 상기 신호는 전극부의 표면을 따라 흐를 수 있다. 종래 기술에 따르면, 상기 제1 절연층과 제2 절연층 사이에 구비된 패드 전극을 따라 상기 신호가 흐르게 되고, 이에 따른 상기 신호의 전송 거리가 증가할 수 있다. 나아가, 상기 신호 거리가 증가함에 따라 신호 전송 손실도 증가하게 된다.
이에 반하여, 실시 예는 제2-1 패드 전극과 제2-2 패드 전극 사이에 배치되고 복수의 절연층을 관통하는 제2 관통 전극을 구비할 수 있다. 상기 제2 관통 전극은 제2-1 패드 전극 및 제2-2 패드 전극을 제외한 다른 패드 전극들과 직접 연결되지 않을 수 있다. 예를 들어, 회로 기판은 제2 관통 전극의 측면과 수평으로 중첩된 패드 전극 및 트레이스를 구비할 수 있고, 상기 제2 관통 전극의 측면과 수평으로 중첩된 패드 전극 및 트레이스는 상기 제2 관통 전극의 측면과 직접 연결되지 않을 수 있다. 이에 따라, 실시 예는 상기 제2 관통 전극을 통해 흐르는 신호의 전송 거리를 줄일 수 있고, 이에 따른 신호 전송 손실을 최소화할 수 있다. 따라서, 실시 예는 회로 기판 및 이를 포함하는 반도체 패키지의 통신 특성을 향상시킬 수 있고, 나아가 상기 반도체 패키지에 구비된 반도체 소자가 안정적으로 동작하도록 할 수 있다.
한편, 상기 제2 관통 전극은 수평 방향으로 이격된 제2-1 관통 전극 및 제2-2 관통 전극을 포함할 수 있다. 상기 제2-1 및 제2-2 관통 전극 각각은 제2-1 패드 전극 및 제2-2 패드 전극에 공통 연결될 수 있다. 상기 제2-1 및 제2-2 관통 전극은 방열 기능할 수 있다. 또한, 방열 기능을 하는 관통 전극은 수평 방향으로 상호 이격되며 복수 개 구비되고, 상기 복수 개의 관통 전극이 공통 패드 전극에 연결되도록 할 수 있다. 이를 통해, 실시 예는 회로 기판 및 이를 포함하는 반도체 패키지의 방열 특성을 향상시킬 수 있고, 이에 따라 반도체 소자가 안정적으로 동작하도록 할 수 있다.
도 5 내지 11은 도 2에 도시된 제1 실시 예의 회로 기판의 제조 방법을 공정 순으로 나타낸 단면도이다.
도 5를 참조하면, 회로 기판의 제조에 기초가 되는 부재를 준비할 수 있다. 예를 들어, 실시 예는 제1 절연층(111)을 준비할 수 있다. 제1 절연층(111)은 CCL(Copper Clad Laminate)일 수 있으나, 이에 한정되지는 않는다.
도 6을 참조하면, 실시 예는 제1 절연층(111)의 상면 및 하면을 관통하는 제1 관통 홀(TH1)을 형성하는 공정을 진행할 수 있다.
도 7을 참조하면, 실시 예는 제1 관통 홀(TH1)을 채우는 제1 관통 전극(123)을 포함하는 제1 전극부(120)를 형성하는 공정을 진행할 수 있다. 이때, 제1 전극부(120)를 형성할 시, 다른 관통 전극과 연결되는 패드 전극을 함께 형성할 수 있다.
도 8을 참조하면, 실시 예는 제1 절연층(111)의 상면에 제2 절연층(112)을 적층하는 공정을 진행할 수 있다. 또한, 실시 예는 제1 절연층(111)의 하면에 제3 절연층(113)을 적층하는 공정을 진행할 수 있다.
도 9를 참조하면, 실시 예는 제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113) 중 적어도 하나를 관통하는 관통 홀을 형성하는 공정을 진행할 수 있다. 예를 들어, 실시 예는 제2 내지 제6 관통 홀(TH2, TH3, TH4, TH5, TH6)을 형성하는 공정을 진행할 수 있다.
구체적으로, 실시 예는 제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113)을 공통으로 관통하는 제2 관통 홀(TH2)을 형성하는 공정을 진행할 수 있다. 또한, 실시 예는 제1 절연층(111) 및 제2 절연층(112)을 공통으로 관통하는 제3 관통 홀(TH3)을 형성하는 공정을 진행할 수 있다. 또한, 실시 예는 제2 절연층(112)만을 관통하는 제4 관통 홀(TH4)을 형성하는 공정을 진행할 수 있다. 또한, 실시 예는 제1 절연층(111) 및 제3 절연층(113)을 공통으로 관통하는 제5 관통 홀(TH5)을 형성하는 공정을 진행할 수 있다. 또한, 실시 예는 제3 절연층(113)만을 관통하는 제6 관통 홀(TH6)을 형성하는 공정을 진행할 수 있다. 이때, 제2 내지 제6 관통 홀(TH2, TH3, TH4, TH5, TH6)은 레이저 공정을 통해 동시에 형성될 수 있으나, 이에 한정되는 것은 아니다.
도 10을 참조하면, 실시 예는 제2 내지 제6 관통 홀(TH2, TH3, TH4, TH5, TH6) 각각을 채우는 관통 전극을 포함하는 전극부를 형성하는 공정을 진행할 수 있다.
예를 들어, 실시 예는 제2 관통 홀(TH2)을 채우는 제2 관통 전극(133)을 포함하는 제2 전극부(130)를 형성하는 공정을 진행할 수 있다. 또한, 실시 예는 제3 관통 홀(TH3)을 채우는 제3 관통 전극(143)을 포함하는 제3 전극부(140)를 형성하는 공정을 진행할 수 있다. 또한, 실시 예는 제4 관통 홀(TH4)을 채우는 제4 관통 전극(153)을 포함하는 제4 전극부(150)를 형성하는 공정을 진행할 수 있다. 또한, 실시 예는 제5 관통 홀(TH5)을 채우는 제5 관통 전극(163)을 포함하는 제5 전극부(160)를 형성하는 공정을 진행할 수 있다. 또한, 실시 예는 제6 관통 홀(TH6)을 채우는 제6 관통 전극(173)을 포함하는 제6 전극부(170)를 형성하는 공정을 진행할 수 있다. 이때, 제2 내지 제6 전극부(130, 140, 150, 160, 170)는 한번의 도금 공정을 통해 동시에 형성될 수 있으나, 이에 한정되는 것은 아니다.
도 11을 참조하면, 실시 예는 제2 절연층(112) 상에 제1 보호층(180)을 형성하는 공정 및 제3 절연층(113) 하에 제2 보호층(190)을 형성하는 공정을 진행할 수 있다. 이때, 제2 절연층(112)과 제1 보호층(180) 사이에 추가 절연층이 구비되거나, 제3 절연층(113)과 제2 보호층(190) 사이에 추가 절연층이 구비되는 경우, 상기 추가 절연층의 적층 공정, 적어도 하나의 절연층을 관통하는 관통 홀을 형성하는 공정 및 상기 형성된 관통 홀을 채우는 관통 전극을 포함하는 전극부를 형성하는 공정을 추가로 진행할 수 있다.
한편, 상술한 발명의 특징을 갖는 회로기판이 스마트폰, 서버용 컴퓨터, TV 등의 IT 장치나 가전제품에 이용되는 경우, 신호 전송 또는 전력 공급 등의 기능을 안정적으로 할 수 있다. 예를 들어, 본 발명의 특징을 갖는 회로기판이 반도체 패키지 기능을 수행하는 경우, 반도체 칩을 외부의 습기나 오염 물질로부터 안전하게 보호하는 기능을 할 수 있고, 누설전류 혹은 단자 간의 전기적인 단락 문제나 혹은 반도체 칩에 공급하는 단자의 전기적인 개방의 문제를 해결할 수 있다. 또한, 신호 전송의 기능을 담당하는 경우 노이즈 문제를 해결할 수 있다. 이를 통해, 상술한 발명의 특징을 갖는 회로기판은 IT 장치나 가전제품의 안정적인 기능을 유지할 수 있도록 함으로써, 전체 제품과 본 발명이 적용된 회로기판은 서로 기능적 일체성 또는 기술적 연동성을 이룰 수 있다.
상술한 발명의 특징을 갖는 회로기판이 차량 등의 운송 장치에 이용되는 경우, 운송 장치로 전송되는 신호의 왜곡 문제를 해결할 수 있고, 또는 운송 장치를 제어하는 반도체 칩을 외부로부터 안전하게 보호하고, 누설전류 혹은 단자 간의 전기적인 단락 문제나 혹은 반도체 칩에 공급하는 단자의 전기적인 개방의 문제를 해결하여 운송 장치의 안정성을 더 개선할 수 있다. 따라서, 운송 장치와 본 발명이 적용된 회로기판은 서로 기능적 일체성 또는 기술적 연동성을 이룰 수 있다.
이상에서 실시 예들에 설명된 특징, 구조, 효과 등은 적어도 하나의 실시 예에 포함되며, 반드시 하나의 실시 예에만 한정되는 것은 아니다. 나아가, 각 실시 예에서 예시된 특징, 구조, 효과 등은 실시 예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용은 실시 예의 범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 실시 예를 한정하는 것이 아니며, 실시 예가 속하는 분야의 통상의 지식을 가진 자라면 본 실시 예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 설정하는 실시 예의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (10)

  1. 제1 절연층;
    상기 제1 절연층 상에 배치된 제2 절연층;
    상기 제1 절연층 하에 배치된 제3 절연층; 및
    상기 제1 내지 제3 절연층 중 적어도 하나의 절연층을 관통하는 관통 전극을 포함하는 전극부를 포함하고,
    상기 전극부는,
    상기 제1 절연층의 상면에 배치된 제1-1 패드 전극, 상기 제1 절연층의 하면에 배치된 제1-2 패드 전극, 및 상기 제1 절연층을 관통하고 상기 제1-1 및 제1-2 패드 전극과 연결된 제1 관통 전극을 포함하는 제1 전극부; 및
    상기 제2 절연층의 상면에 배치된 제2-1 패드 전극, 상기 제3 절연층의 하면에 배치된 제2-2 패드 전극, 및 상기 제1 내지 제3 절연층을 공통으로 관통하고 상기 제2-1 및 제2-2 패드 전극과 연결된 제2 관통 전극을 포함하는 제2 전극부;를 포함하며,
    상기 전극부는, 상기 제2 전극부의 상기 제2 관통 전극과 수평으로 중첩된 제1 전극 패턴들을 포함하고,
    상기 제2 관통 전극은 상기 제1 전극 패턴들과 수평 방향으로 이격되는,
    회로 기판.
  2. 제1항에 있어서,
    상기 제1 절연층은 유리 섬유를 구비한 제1 절연물질을 포함하고,
    상기 제2 및 제3 절연층은 유리 섬유를 구비하지 않은 제2 절연물질을 포함하는,
    회로 기판.
  3. 제1항에 있어서,
    상기 제1 관통 전극은,
    상기 제1 절연층의 상면에 인접하고 상기 제1 절연층의 하면을 향하여 폭이 감소하는 제1 경사; 및
    상기 제1 절연층의 하면에 인접하고, 상기 제1 절연층의 상면을 향하여 폭이 감소하는 제2 경사를 포함하는,
    회로 기판.
  4. 제1항에 있어서,
    상기 제2 관통 전극은,
    상기 제2 절연층의 상면에 인접하고 상기 제3 절연층의 하면을 향하여 폭이 감소하는 제3 경사; 및
    상기 제3 절연층의 하면에 인접하고, 상기 제2 절연층의 상면을 향하여 폭이 감소하는 제4 경사를 포함하는,
    회로 기판.
  5. 제4항에 있어서,
    상기 제2 관통 전극의 상기 제3 및 제4 경사를 가지는 측면은, 상기 제1 전극 패턴과 연결되지 않고 전체적으로 상기 제1 내지 제3 절연층으로 덮이는,
    회로 기판.
  6. 제4항에 있어서,
    상기 제2 관통 전극은 상기 제3 경사 및 상기 제4 경사 사이에 경사가 변화하는 부분을 포함하고,
    상기 경사가 변화하는 부분은 상기 제1 절연층의 상면 및 상기 제1 절연층의 하면 사이에 위치하는 회로 기판.
  7. 제4항 내지 제6항 중 어느 한 항에 있어서,
    상기 전극부는,
    상기 제1 절연층의 하면에 배치된 제3-1 패드 전극, 상기 제2 절연층의 상면에 배치된 제3-2 패드 전극, 및 상기 제1 및 제2 절연층을 공통으로 관통하고 상기 제3-1 및 제3-2 패드 전극과 연결된 제3 관통 전극을 포함하는 제3 전극부;를 포함하는,
    회로 기판.
  8. 제7항에 있어서,
    상기 전극부는, 상기 제3 전극부의 상기 제3 관통 전극과 수평으로 중첩된 제2 전극 패턴들을 포함하고,
    상기 제3 관통 전극은 상기 제2 전극 패턴들과 수평 방향으로 이격되고 상기 제2 전극 패턴들과 직접 연결되지 않는,
    회로 기판.
  9. 제8항에 있어서,
    상기 제3 관통 전극은 상기 제3-1 패드 전극에서 상기 제3-2 패드 전극을 향하여 폭이 감소하는 제5 경사를 가지고,
    상기 제3 관통 전극의 제5 경사의 하단은 상기 제3-1 패드 전극과 직접 연결되고,
    상기 제3 관통 전극의 제5 경사의 상단은 제3-2 패드 전극과 직접 연결되며,
    상기 제5 경사를 가지는 상기 제3 관통 전극의 측면은 상기 제1 및 제2 절연층을 통해 전체적으로 덮이는,
    회로 기판.
  10. 제4항 내지 제6항 중 어느 한 항에 있어서,
    상기 전극부는,
    상기 제1 절연층의 하면에 배치된 제4-1 패드 전극, 상기 제2 절연층의 상면에 배치된 제4-2 패드 전극, 및 상기 제2 절연층을 관통하고 상기 제4-1 및 제4-2 패드 전극과 연결된 제4 관통 전극을 포함하는 제4 전극부;를 포함하는,
    회로 기판.
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