KR20140053946A - 도전성 입자를 이용한 저응력 tsv 설계 - Google Patents

도전성 입자를 이용한 저응력 tsv 설계 Download PDF

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KR20140053946A
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찰스 쥐. 오이치크
키쇼 디사이
일야스 모하메드
티렌스 캐스키
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테세라, 인코포레이티드
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Abstract

컴포넌트(10)는 제1면(21) 및 그로부터 이격되어 있는 제2면(22)을 갖는 기판(20), 제1면 및 제2면 사이의 방향으로 연장하는 개구(30), 그리고 개구 내에서 연장하는 도전성 비아(40)를 포함할 수 있다. 기판(20)은 10ppm/℃ 미만의 열팽창 계수를 가질 수 있다. 도전성 비아(40)는 제1 금속과는 상이한 제2 금속의 제2 금속층(52)에 의해 실질적으로 덮여 있는 제1 금속의 제1 금속 영역(51)을 각각 포함하는 복수의 기재 입자(50)를 포함할 수 있다. 기재 입자(50)는 서로 야금 결합하고 기재 입자의 제2 금속층(52)은 제1 금속 영역(51)으로 적어도 부분적으로 확산될 수 있다. 도전성 비아(40)는 결합한 기재 입자(50) 사이에 산재되어 있는 공극(60)을 포함할 수 있다. 공극(60)은 도전성 비아(40)의 부피의 10% 이상을 차지할 수 있다.

Description

도전성 입자를 이용한 저응력 TSV 설계{LOW-STRESS TSV DESIGN USING CONDUCTIVE PARTICLES}
관련 출원에 대한 상호 참조
본 출원은 2011년 6월 9일에 출원된 미국 특허 출원 제13/156,609호의 계속 출원이며, 상기 미국 특허 출원은 그 내용 전체가 원용에 의해 본 명세서에 포함된다.
본 발명은 마이크로전자 디바이스의 패키징에 관한 것으로서, 특히 반도체 디바이스의 패키징에 관한 것이다.
마이크로전자 소자는 일반적으로 실리콘(silicon) 또는 갈륨 비소(GaAs)와 같은 반도체 재료의 얇은 슬래브(slab)를 포함하는데, 이는 보통 다이(die) 또는 반도체 칩으로 불린다. 반도체 칩은 일반적으로 개별의, 미리 패키징된 유닛으로 제공된다. 일부 유닛 디자인에서, 반도체 칩은 기판 또는 칩 캐리어에 장착되며, 이는 인쇄 회로 기판과 같은 회로 패널에 차례로 장착된다.
능동 회로는 반도체 칩의 제1면(예컨대, 전면)에 조립된다. 능동 회로에의 전기적 연결을 용이하게 하기 위하여, 반도체 칩은 동일한 면에 접합 패드(bond pad)를 구비한다. 접합 패드는 일반적으로 다이의 에지 주변 또는 많은 메모리 디바이스에 대해 다이 중심에 규칙적인 어레이로 배치된다. 접합 패드는 일반적으로 0.5μm 두께의, 구리 또는 알루미늄과 같은 도전성 금속으로 이루어진다. 접합 패드는 금속의 단일 층 또는 다중 층을 포함할 수 있다. 접합 패드의 크기는 디바이스 종류에 따라 변할 수 있지만, 일반적으로 한쪽 면이 수십 내지 수백 미크론(micron)으로 측정될 것이다.
TSV(through-silicon vias)는 접합 패드를 반도체 칩의 제1면의 반대쪽의 제2면(예컨대, 후면)에 연결하는데 사용된다. 종래의 비아(via)는 반도체 칩을 관통하는 홀과, 홀을 통해 제1면으로부터 제2면으로 연장하는 도전성 재료를 포함한다. 접합 패드는 비아에 전기적으로 연결되어, 접합 패드와 반도체 칩의 제2면 상의 도전성 요소 사이의 연통을 가능하게 할 수 있다.
종래의 TSV 홀은 능동 회로를 포함하는데 사용될 수 있는 제1면의 부분을 감소시킬 수 있다. 능동 회로를 위해 이용될 수 있는 제1면 상의 이용가능한 공간의 이러한 감소는 각각의 반도체 칩을 생산하는데 필요한 실리콘의 양을 증가시킬 수 있고, 따라서 각각의 칩의 가격을 잠재적으로 증가시킬 수 있다.
종래의 비아는, 비아 내부의 최적화되지 않은 응력 분포와 반도체 칩과 예컨대 그 반도체 칩이 접합되는 구조 간의 열팽창 계수(CTE)의 불일치로 인하여 신뢰성 문제를 가질 수 있다. 예를 들어, 반도체 칩 내의 도전성 비아가 비교적 얇고 강성의 유전체 재료에 의해 절연되는 경우, 상당한 응력이 비아 내에 존재할 수 있다. 또한, 반도체 칩이 고분자 기판의 도전성 요소에 접합되는 경우, 칩과 기판의 더 높은 열팽창 계수의 구조 사이의 전기적 연결이 열팽창 계수 불일치로 인하여 응력 하에 있을 수 있다.
칩의 임의의 물리적 구성에 있어서 크기는 중요한 고려 사항이다. 칩의 더욱 컴팩트한 물리적 구성에 대한 요구가 휴대형 전자 디바이스의 급속한 진보와 함께 더욱 강해지고 있다. 단지 예로서, 일반적으로 "스마트폰"이라고 불리는 디바이스는 셀룰러폰의 기능을 강력한 데이터 프로세서, 메모리, GPS 수신기, 전자 카메라, 근거리 통신망(local area network) 연결, 그리고 고해상도 디스플레이 및 관련 이미지 프로세싱 칩과 통합한다. 이러한 디바이스는 완전한 인터넷 연결성, 전해상도(full-resolution) 비디오를 포함하는 엔터테인먼트(entertainment), 네비게이션, 전자 뱅킹 등과 같은 모든 기능들을 포켓 크기의 디바이스에서 제공할 수 있다. 복잡한 휴대형 디바이스는 수많은 칩들을 작은 공간 내에 패킹하는 것을 필요로 한다. 또한, 칩들 중 일부는 "I/O"라고 불리는 많은 입력 및 출력 연결을 갖는다. 이러한 I/O는 다른 칩의 I/O와 상호연결되어야 한다. 신호 전파 지연(signal propagation delay)를 최소화하기 위하여, 이들 상호연결은 짧아야 하고 낮은 임피던스를 가져야 한다. 이러한 상호연결을 형성하는 컴포넌트들은 어셈블리의 크기를 많이 증가시켜서는 안 된다. 예컨대, 인터넷 검색 엔진에 사용되는 데이터 서버와 같은 다른 어플리케이션에서도 유사한 요구가 발생한다. 예를 들어, 복잡한 칩들 사이의 짧고 낮은 임피던스의 수많은 상호연결을 제공하는 구조는 검색 엔진의 대역폭을 증가시킬 수 있고 전력 소모를 감소시킬 수 있다.
반도체 비아 형성 및 상호연결에 있어서 진전이 있었음에도 불구하고, 전기적 상호연결 신뢰성을 향상시키면서도 반도체 칩의 크기를 최소화하기 위한 개선이 여전히 요구된다. 본 발명의 이들 특성이 이하에 설명되는 마이크로전자 패키지의 구성에 의해 달성될 수 있다.
본 발명의 일 태양에 따라, 컴포넌트는 제1면 및 그로부터 이격되어 있는 제2면을 갖는 기판, 제1면 및 제2면 사이의 방향으로 연장하는 개구, 그리고 개구 내에서 연장하는 도전성 비아를 포함할 수 있다. 기판은 10ppm/℃ 미만의 열팽창 계수를 가질 수 있다. 도전성 비아는 제1 금속과는 상이한 제2 금속의 제2 금속층에 의해 실질적으로 덮여 있는 제1 금속의 제1 금속 영역을 각각 포함하는 복수의 기재 입자를 포함할 수 있다. 기재 입자는 서로 야금 결합하고 기재 입자의 제2 금속층은 제1 금속 영역으로 적어도 부분적으로 확산될 수 있다. 도전성 비아는 결합한 기재 입자 사이에 산재되어 있는 공극을 포함할 수 있다. 공극은 도전성 비아의 부피의 10% 이상을 차지할 수 있다.
특정 실시예에서, 컴포넌트는 또한 결합한 기재 입자 사이에 산재되어 있고 개구 내에서 제1면 및 제2면 중 하나 이상으로부터 적어도 침투 깊이까지 연장하는 중합체 매질을 포함할 수 있다. 일 실시예에서, 컴포넌트는 또한 결합한 기재 입자 사이에 산재되어 있고 개구 내에서 제1면 및 제2면 중 하나 이상으로부터 적어도 침투 깊이까지 연장하는 솔더를 포함할 수 있다.
본 발명의 다른 태양에 따라, 컴포넌트는 제1면 및 그로부터 이격되어 있는 제2면을 갖는 기판, 제1면 및 제2면 사이의 방향으로 연장하는 개구, 그리고 개구 내에서 연장하는 도전성 비아를 포함할 수 있다. 기판은 10ppm/℃ 미만의 열팽창 계수를 가질 수 있다. 도전성 비아는 제1 금속과는 상이한 제2 금속의 제2 금속층에 의해 실질적으로 덮여 있는 제1 금속의 제1 금속 영역을 각각 포함하는 복수의 기재 입자를 포함할 수 있다. 기재 입자는 서로 야금 결합하고 기재 입자의 제2 금속층은 제1 금속 영역으로 적어도 부분적으로 확산될 수 있다. 도전성 비아는 결합한 기재 입자 사이에 산재되어 있으며 개구 내에서 제1면 및 상기 제2면 중 하나 이상으로부터 적어도 침투 깊이까지 연장하는 솔더를 포함할 수 있다.
예시적인 실시예에서, 침투 깊이는 도전성 비아의 높이와 동일할 수 있다. 특정 실시예에서, 도전성 비아는 또한 결합한 기재 입자 사이에 산재되어 있는 공극을 포함할 수 있다. 이러한 공극은 도전성 비아의 부피의 10% 이상을 차지할 수 있다. 일 실시예에서, 기판은 제2면에 인접한 복수의 능동 반도체 디바이스를 포함할 수 있고, 도전성 비아는 제2면에서 복수의 도전성 요소 중 하나 이상과 전기적으로 연결될 수 있다. 예시적인 실시예에서, 도전성 비아는 도전성 패드와 전기적으로 연결되는 제2 도전성 비아와 기판 내에서 연결될 수 있다. 특정 실시예에서, 제2 도전성 비아는 도핑된 반도체 재료를 포함할 수 있다. 일 실시예에서, 개구는 기판의 제1면 및 제2면 사이에서 연장할 수 있다.
특정 실시예에서, 기판은, 반도체 재료, 세라믹, 그리고 유리로 이루어진 그룹으로부터 선택된 재료일 수 있다. 예시적인 실시예에서, 각각의 제1 금속 영역은 구리 및 구리를 포함하는 합금으로 이루어진 그룹으로부터 선택된 금속일 수 있다. 일 실시예에서, 각각의 제2 금속층은 은, 구리, 인듐, 아연, 그리고 비스무스로 이루어진 그룹으로부터 선택된 금속을 포함하는 주석 합금일 수 있다. 특정 실시예에서, 제2 금속층의 적어도 일부분은 제1 금속 영역보다 낮은 용융 온도를 가질 수 있다. 예시적인 실시예에서, 도전성 비아의 영률은 도전성 비아에 포함된 금속의 영률의 50% 이하일 수 있다. 일 실시예에서, 기재 입자의 평균 길이는 도전성 비아의 평균 직경의 절반 이하일 수 있다. 특정 실시예에서, 각각의 기재 입자의 상기 제2 금속층은 기재 입자의 두께의 2%에서 25% 사이의 두께를 가질 수 있다.
일 실시예에서, 개구는 제1면으로부터 제2면을 향하여 연장하는 내면을 형성할 수 있다. 컴포넌트는 또한 내면을 코팅하며 적어도 개구 내에서 도전성 비아를 기판으로부터 분리 및 절연하는 절연 유전체층을 포함할 수 있다. 예시적인 실시예에서, 컴포넌트는 또한 유전체층 위에 놓이는 제3 금속층을 포함할 수 있다. 특정 실시예에서, 기재 입자의 적어도 일부는 제2 금속층에 의해 제3 금속층과 야금 결합할 수 있다.
특정 실시예에서, 기재 입자의 적어도 일부는 또한 상기 제1 금속 영역에 의해 둘러싸인 비금속 코어 영역을 포함할 수 있다. 예시적인 실시예에서, 각각의 비금속 코어 영역은 실리카, 세라믹, 흑연, 그리고 중합체로 이루어진 그룹으로부터 선택된 재료일 수 있다. 특정 실시예에서, 각각의 기재 입자의 제1 금속 영역은 기재 입자의 제2 금속층의 두께보다 큰 두께를 가질 수 있다. 일 실시예에서, 비금속 코어 영역은 고형의 무기 유전체 재료일 수 있다. 도전성 비아의 영률은 도전성 비아에 포함된 금속과 고형의 무기 유전체 재료의 영률의 50% 이하일 수 있다.
본 발명의 또 다른 태양에 따라, 컴포넌트는 제1면 및 그로부터 이격되어 있는 제2면을 갖는 기판, 제1면 및 제2면 사이의 방향으로 연장하는 개구 및 개구 내에서 연장하는 도전성 비아를 포함할 수 있다. 기판은 10ppm/℃ 미만의 열팽창 계수를 가질 수 있다. 도전성 비아는 제1 금속과는 상이한 제2 금속의 제2 금속층에 의해 실질적으로 덮여 있는 제1 금속의 제1 금속 영역을 각각 포함하는 복수의 기재 입자를 포함할 수 있다. 기재 입자는 서로 야금 결합할 수 있다. 기재 입자의 제2 금속층은 제1 금속 영역으로 적어도 부분적으로 확산될 수 있다. 도전성 비아는 도전성 비아의 부피의 10% 이상의 부피를 차지하는 간극 입자를 포함할 수 있다.
예시적인 실시예에서, 간극 입자는 10ppm/℃ 미만의 열팽창 계수를 가질 수 있다. 일 실시예에서, 도전성 비아의 영률은 도전성 비아에 포함되는 금속과 간극 입자의 재료의 영률의 50% 이하일 수 있다. 특정 실시예에서, 간극 입자의 적어도 일부는 제3 금속 입자일 수 있다. 예시적인 실시예에서, 간극 입자의 적어도 일부는 비금속 코어 영역을 가질 수 있다. 이러한 비금속은 실리카, 세라믹, 흑연, 그리고 중합체로 이루어진 그룹으로부터 선택될 수 있다. 일 실시예에서, 각각의 비금속 코어 영역은 제3 금속층에 의해 둘러싸일 수 있다.
본 발명의 다른 태양은 기타 전자 디바이스와 함께 본 발명의 전술한 태양에 따른 마이크로전자 구조체, 본 발명의 전술한 태양에 따른 복합 칩, 또는 양자 모두를 통합하는 시스템을 제공한다. 예를 들어, 이러한 시스템은 단일의 하우징에 배치될 수 이고, 이러한 하우징은 휴대형 하우징일 수 있다. 본 발명의 이러한 태양의 바람직한 실시예에 따른 시스템은 유사한 종래의 시스템보다 더욱 컴팩트할 수 있다.
본 발명의 또 다른 태양에 따라, 컴포넌트 제조 방법은 제1면 및 그로부터 이격되어 있는 제2면을 가지고, 10ppm/℃ 미만의 열팽창 계수를 가지며, 제1면으로부터 제2면을 향하여 연장하는 개구를 갖는 기판을 제공하는 단계를 포함할 수 있다. 이러한 방법은 또한 복수의 기재 입자를 개구에 증착하는 단계를 포함할 수 있으며, 각각의 기재 입자는 제1 금속 영역과 제1 금속 영역을 덮는 제2 금속층을 포함하고, 제2 금속층은 400℃ 이하의 용융점을 가지며, 제1 금속 영역은 500℃ 이상의 용융점을 가질 수 있다. 이러한 방법은 또한 각각의 제2 금속층이 기재 입자와 서로 융합하여 개구 내에서 연장하는 연속적인 도전성 비아를 형성하도록 기재 입자를 가열하는 단계를 포함할 수 있으며, 도전성 비아는 결합한 기재 입자 사이에 산재되어 있으며 도전성 비아의 부피의 10% 이상을 차지하는 공극을 포함할 수 있다.
일 실시예에서, 기판은 제2면에 인접한 복수의 능동 반도체 디바이스를 포함할 수 있다. 도전성 비아는 제2면에서 복수의 도전성 요소 중 하나 이상과 전기적으로 연결될 수 있다. 예시적인 실시예에서, 방법은 또한 가열 단계 이후에, 제1면을 평탄화하는 단계를 포함할 수 있다. 특정 실시예에서, 방법은 또한 결합한 기재 입자 사이에 산재되어 있는 공극의 적어도 일부에, 개구 내에서 제1면 및 제2면 중 하나 이상으로부터 적어도 침투 깊이까지 연장하는 중합체 매질을 증착하는 단계를 포함할 수 있다. 일 실시예에서, 방법은 또한 결합한 기재 입자 사이에 산재되어 있는 공극의 적어도 일부에, 개구 내에서 제1면 및 제2면 중 하나 이상으로부터 적어도 침투 깊이까지 연장하는 솔더를 증착하는 단계를 포함할 수 있다.
특정 실시예에서, 각각의 제1 금속 영역은 구리, 니켈, 알루미늄, 텅스텐, 그리고 구리를 포함하는 합금으로 이루어진 그룹으로부터 선택된 금속일 수 있다. 예시적인 실시예에서, 각각의 제2 금속층은 주석, 비스무스, 인듐, 카드뮴, 셀레늄, 아연, 그리고 그들의 합금으로 이루어진 그룹으로부터 선택된 금속일 수 있다. 일 실시예에서, 각각의 기재 입자는 제1 금속 영역과 제2 금속층 사이에 배리어층을 포함할 수 있다. 특정 실시예에서, 기재 입자는 액체 캐리어 재료로 제공될 수 있다. 예시적인 실시예에서, 기재 입자를 개구에 증착하는 단계는 디스펜싱, 잉크젯 프린팅, 레이저 프린팅, 스크린 프린팅, 또는 스텐실에 의해 수행될 수 있다. 일 실시예에서, 액체 캐리어 재료는 가열 단계의 결과로서 증발할 수 있다. 특정 실시예에서, 액체 캐리어 재료는 유동 성분을 포함할 수 있다. 예시적인 실시예에서, 방법은 또한 가열 단계 동안 또는 가열 단계 이후에, 유동 성분을 제거하기 위하여 진공 처리를 수행하는 단계를 포함할 수 있다.
예시적인 실시예에서, 제2 금속층은 제1 금속 영역을 덮는 이중 금속층일 수 있다. 가열 단계는 기재 입자를 천이 액상 반응 온도로 가열할 수 있다. 각각의 제2 이중 금속층은 제1 금속 영역 주위에 저 공융점 용융물을 형성할 수 있다. 일 실시예에서, 기재 입자 중 적어도 일부의 인접한 기재 입자들의 저 공융점 용융물은 인접한 기재 이자의 제1 금속 영역으로 확산할 수 있다. 특정 실시예에서, 각각의 제2 이중 금속층은 주석층과, 은, 구리, 인듐, 아연, 그리고 비스무스로 이루어진 그룹으로부터 선택된 금속을 포함하는 합금층을 포함할 수 있다. 예시적인 실시예에서, 개구는 제1면으로부터 제2면을 향하여 연장하는 내면을 형성할 수 있다. 방법은 또한 도전성 비아를 형성하도록 기재 입자를 가열하는 단계 이전에, 내면을 코팅하는 절연 유전체층을 증착하는 단계를 포함할 수 있다.
일 실시예에서, 방법은 또한 도전성 비아를 형성하도록 기재 입자를 가열하는 단계 이전에, 유전체층 위에 놓이고 개구 안을 막처럼 둘러싸는 제3 금속층을 형성하는 단계를 포함할 수 있다. 특정 실시예에서, 도전성 비아를 형성하도록 기재 입자를 가열하는 단계는 기재 입자의 적어도 일부를 제3 금속층과 야금 결합시킬 수 있다. 예시적인 실시예에서, 기재 입자를 개구에 증착하는 단계는 기재 입자와 간극 입자의 혼합물을 개구에 증착하는 단계를 포함할 수 있다. 간극 입자는 도전성 비아의 구조에 통합될 수 있다.
특정 실시예에서, 간극 입자의 적어도 일부는 제3 금속 입자일 수 있다. 일 실시예에서, 간극 입자는 은, 금, 텅스텐, 몰리브덴, 그리고 니켈로 이루어진 그룹으로부터 선택된 하나 이상의 금속을 포함한다. 예시적인 실시예에서, 간극 입자의 적어도 일부는 비금속 코어 영역을 가질 수 있다. 이러한 비금속은 실리카, 세라믹, 흑연, 그리고 중합체로 이루어진 그룹으로부터 선택될 수 있다. 특정 실시예에서, 기재 입자의 적어도 일부는 또한 제1 금속 영역에 의해 둘러싸인 비금속 코어 영역을 포함할 수 있다. 일 실시예에서, 각각의 비금속 코어 영역은 실리카, 세라믹, 흑연, 그리고 중합체로 이루어진 그룹으로부터 선택된 재료일 수 있다.
도 1a는 본 발명의 일 실시예에 따른 적층된 마이크로전자 어셈블리의 개략적인 단면도이다.
도 1b는 본 발명에 따른 도전성 비아를 나타내는, 도 1a의 일부분의 확대된 부분 단면도이다.
도 1c는 본 발명에 따른 도전성 비아를 나타내는, 도 1a의 일부분의 확대된 부분 단면도이다.
도 1d는 도 1c의 대안적인 실시예의 확대된 부분 단면도이다.
도 1e는 인접한 기재 입자 사이의 전기적 연결을 나타내는, 도 1b의 일부분의 확대된 부분 단면도이다.
도 1f는 기재 입자와 개구의 내면 사이의 접촉을 나타내는, 도 1b의 일부분의 확대된 부분 단면도이다.
도 2a 및 2b는 도 1f의 대안적인 실시예의 확대된 부분 단면도이다.
도 3은 도 1a의 컴포넌트를 제조하는 예시적인 방법의 공정을 나타내는 순서 흐름도이다.
도 4a는 도 1b의 대안적인 실시예의 확대된 부분 단면도이다.
도 4b는 금속층으로 코팅된 간극 입자를 나타내는, 도 4a의 일부분의 확대된 부분 단면도이다.
도 5는 도 1a의 기재 입자의 대안적인 실시예의 확대된 부분 단면도이다.
도 6은 도 1a의 기재 입자의 대안적인 실시예의 확대된 부분 단면도이다.
도 7은 본 발명의 일 실시예에 따른 시스템의 개략도이다.
도 1a 및 1b에 도시된 바와 같이, 컴포넌트(10)는 후면 또는 제1면(21)과, 그로부터 떨어져 있는 전면 또는 제2면(22)을 갖는 실리콘 기판(20), 그리고 제1면 및 제2면 사이의 각각의 개구(30) 내에서 그를 통해 연장하는 복수의 도전성 비아 또는 TSV(through-silicon via)(40)를 포함할 수 있다. 마이크로전자 유닛(10)은 또한 제1면(21)에 인접한 마이크로전자 요소(14)를 포함할 수 있는데, 마이크로전자 요소(14)는 그것의 도전성 요소(11)를 통해 기판(20)과 전기적으로 연결된다. 컴포넌트(10)는 제2면(22)에 인접한 패키지 기판 또는 PCB(12)와 전기적으로 연결될 수 있다.
일부 실시예에서, 기판(20)은 반도체 칩, 웨이퍼 등일 수 있다. 기판(20)은 바람직하게는 10*10-6/℃(또는 ppm/℃)보다 작은 열팽창 계수(coefficient of thermal expansion: CTE)를 갖는다. 특정 실시예에서, 기판(20)은 7ppm/℃보다 작은 열팽창 계수를 가질 수 있다. 기판(20)은 필수적으로 실리콘과 같은 무기 재료로 이루어질 수 있다. 기판(20)이 실리콘과 같은 반도체로 이루어진 실시예에서, 복수의 능동 반도체 디바이스(예컨대, 트랜지스터, 다이오드 등)는 기판의 영역 중에서 제1면(21) 또는 제2면(22)에 인접하여 위치하는 능동 반도체 영역(23)에 구현될 수 있다. 제2면(22)과 제1면(21) 사이의 기판(20)의 두께는 일반적으로 200μm보다 작고, 훨씬 더 작을 수 있는데, 예를 들어, 130μm, 70μm, 또는 그보다 더 작을 수 있다. 특정 실시예에서, 기판(20)은 반도체 재료, 세라믹, 그리고 유리로 이루어진 그룹으로부터 선택된 재료로 이루어질 수 있다.
도 1a에서, 제1면(21)에 평행한 방향을 본 명세서에서는 "수평" 또는 "횡" 방향이라 하고, 제1면에 직각인 방향을 본 명세서에서는 위쪽 또는 아래쪽 방향이라 하며 또한 "수직" 방향이라고 한다. 본 명세서에서 언급되는 방향들은 언급되는 구조들의 좌표계이다. 따라서, 이들 방향들은 수직 좌표계 또는 중력 좌표계에 임의의 방위(orientation)에 놓일 수 있다. 하나의 구성이 표면 위에서 다른 구성보다 더 높이 배치된다는 것은 하나의 구성이 다른 구성보다 그 표면으로부터 멀어지는 동일한 직교 방향에서 더 먼 거리에 있다는 것을 나타낸다. 반대로, 하나의 특징이 표면 위에서 다른 구성보다 더 낮게 배치된다는 것은 하나의 구성이 다른 구성보다 그 표면으로부터 멀어지는 동일한 직교 방향에서 더 짧은 거리에 있다는 것을 나타낸다.
기판(20)은 또한 제2면(22)에 노출된 도전성 패드(24)와 같은 복수의 도전성 요소를 포함할 수 있다. 도 1a 및 1b에 구체적으로 도시되지는 않았으나, 능동 반도체 영역(23) 내의 능동 반도체 디바이스들은, 그것이 존재한다면, 일반적으로 도전성 패드(24)에 전도 가능하게 연결된다. 능동 반도체 디바이스들은, 따라서, 기판(20)의 하나 이상의 유전체층 내에서 또는 위로 연장하는 통합된 배선을 통하여 전도 가능하게 액세스할 수 있다. 일부 실시예(도시되지 않음)에서, 도전성 패드(24)들은 기판(20)의 제2면(22)에 직접적으로 노출되지 않을 수 있다. 대신에, 도전성 패드(24)들은 기판(20)의 제2면(22)에 노출된 단자들로 연장하는 트레이스(trace)들에 전기적으로 연결될 수 있다. 도전성 패드(24)와 본 명세서에서 개시된 다른 임의의 도전성 구조들은 예컨대 구리, 알루미늄, 또는 금을 포함하는 임의의 전기 도전성 금속으로 만들어질 수 있다. 도전성 패드(24) 및 본 명세서에서 개시된 임의의 도전성 패드들은 원형, 타원형, 삼각형, 정사각형, 직사각형, 또는 다른 임의의 형상을 포함하는 임의의 상면(top-view) 형상을 가질 수 있다.
본 명세서에서 사용되는, 전기 도전성 요소가 기판의 표면에 "노출"된다는 것은, 그 전기 도전성 요소가 기판의 외측으로부터 기판의 표면을 향하여 기판의 표면에 수직인 방향으로 이동하는 이론적인 지점과 접촉할 수 있음을 나타낸다. 따라서, 기판의 표면에 노출된 단자 또는 다른 도전성 요소는 그러한 표면으로부터 돌출될 수 있고; 또는 그러한 표면과 동일 평면에 있을 수 있으며; 또는 그러한 표면에 대하여 오목하게 되고 기판의 홀이나 함몰부(depression)를 통해 노출될 수 있다.
기판(20)은 제2면(22)과 도전성 패드(24) 사이에 위치한 유전체층(도시하지 않음)을 더 포함할 수 있다. 이러한 유전체층은 도전성 패드(24)를 실리콘 기판(20)으로부터 전기적으로 절연시킬 수 있다. 유전체층은 기판(20)의 "패시베이션층(passivation layer)"이라 할 수 있다. 유전체층은 무기 유전체 재료 또는 유기 유전체 재료 또는 양자 모두를 포함할 수 있다. 유전체층은 전착된 컨포멀 코팅(conformal coating) 또는 다른 유전체 재료, 예를 들어, 광이미지화 중합체 재료(photoimageable polymeric material), 예컨대, 솔더 마스크 재료를 포함할 수 있다. 기판(20)은 제1면(21) 위에 놓이는 다른 유전체층(도시하지 않음)을 더 포함할 수 있다. 일 예에서, 이러한 유전체층은, 존재하는 경우, 도전성 요소를 기판(20)의 제1면(21)으로부터 전기적으로 절연시킬 수 있다.
본 명세서에서 설명되는 실시예에서, 유전체층의 열팽창 계수가 기판 재료의 열팽창 계수보다 실질적으로 더 높은 경우에도 기판이 기판의 재료의 열팽창 계수와 대략 일치하는 유효 열팽창 계수를 가질 수 있도록, 제1면(21) 또는 제2면(22) 위에 놓이는 유전체층은 기판(20)의 두께보다 실질적으로 작은 두께를 가질 수 있다. 일 예에서, 기판(20)은 10ppm/℃보다 작은 유효 열팽창 계수를 가질 수 있다.
기판(20)은 제1면(21)으로부터 제2면(22)을 향하여 기판의 두께(T)를 부분적으로 또는 완전히 관통하여 연장하는 복수의 개구(30)를 포함할 수 있다. 도시된 실시예에서, 각각의 개구(30)는 제1면(21)으로부터 도전성 패드(24) 중 대응하는 하나의 도전성 패드로 연장한다. 개구(30)는 위에서 봤을 때 임의의 기하학적 구성, 예를 들어, m×n 어레이(m과 n은 각각 1보다 큼)로 배열될 수 있다.
각각의 개구(30)는 제1면(21)으로부터 제2면(22)으로 연장하는 내면(31)을 포함한다. 내면(31)은 도전성 패드(24)로부터 기판(20)을 통하여 연장할 수 있는데, 제2면(22)에 의해 형성되는 수평면에 대해 0°에서 90° 사이의 각도로 기판(20)을 통하여 연장할 수 있다. 내면(31)은 일정한 기울기 또는 가변하는 기울기를 가질 수 있다. 예를 들어, 제2면(22)에 의해 형성되는 수평면에 대한 내면(31)의 각도 또는 기울기는, 내면이 제1면(21)을 향해 더 관통함에 따라 그 크기가 감소할 수 있다(즉, 양(positive)의 값이 작아지거나, 음(negative)의 값이 작아짐). 특정 실시예에서, 각각의 개구(30)는 대응하는 도전성 패드(24)로부터 제1면(21)을 향하는 방향으로 점점 더 가늘어질 수 있다. 몇몇 예에서, 각각의 개구(30)는 예를 들어, 절단된 원뿔형(frusto-conical shape), 원기둥(cylinder), 정육면체(cube), 또는 각기둥(prism) 등을 포함하여, 임의의 3차원 형상을 가질 수 있다.
복수의 개구(30)는 각각의 개구(30) 내에서 연장하는 복수의 도전성 비아(40)를 포함할 수 있고, 각각의 도전성 비아는 마이크로전자 요소(14)와 같은 다른 요소와의 상호연결을 위하여 제2면(22)에 노출된 도전성 접촉부(contact)(도시하지 않음)와 각각의 도전성 패드(24) 사이에서 연장할 수 있다. 특정 실시예에서, 제1 도전성 비아(40) 및 제2 도전성 비아(40)는 각각 제1 전위 및 제2 전위에 연결될 수 있다. 일 예에서, 도전성 비아(40)의 적어도 일부는 도전성 패드(24)에 각각 전기적으로 연결된 기판(20) 내의 제2 도전성 비아(도시하지 않음)와 각각 전기적으로 연결될 수 있다. 이러한 제2 도전성 비아는 도핑된 반도체 재료를 포함할 수 있다.
각각의 도전성 비아(40)(또는 본 명세서에서 설명된 임의의 다른 도전성 요소)와 기판(20) 외부의 컴포넌트 사이의 연결은 도전성 물질(conductive mass) 또는 도전성 접합 재료, 예컨대 도전성 물질(28)를 통하여 이루어질 수 있다. 도 1a에 도시된 바와 같이, 각각의 솔더 볼(28)은 기판(20)의 도전성 패드(24)를 패키지 기판(12)의 대응하는 도전성 패드(27)와 전기적으로 연결할 수 있다. 이러한 도전성 물질은 비교적 낮은 용융 온도를 갖는 가용성 금속, 예컨대, 솔더(solder), 주석(tin), 또는 복수의 금속을 포함하는 공융 혼합물을 포함할 수 있다. 대안적으로, 이러한 도전성 물질은 습윤성 금속(wettable metal), 예컨대, 땜납 또는 다른 가용성 금속의 용융 온도보다 높은 용융 온도를 갖는 구리 또는 기타 귀금속 또는 비-귀금속을 포함할 수 있다. 이러한 습윤성 금속은 대응하는 특징, 예컨대 상호연결 요소의 가용성 금속 특징과 합쳐질 수 있다. 특정 실시예에서, 이러한 도전성 물질은 매질에 산재되어 있는 도전성 재료, 예컨대 도전성 페이스트, 예를 들어 금속-충진된(metal-filled) 페이스트, 솔더-충진된(solder-filled) 페이스트 또는 등방성 도전성 접착제 또는 이방성 도전성 접착제를 포함할 수 있다.
각각의 도전성 비아(40)는 제2면(22)에서의 단일의 공통 도전성 패드(24)와 제1면(21)에서의 도전성 접촉부에 전기적으로 연결될 수 있는 복수의 결합한 기재 입자(joined base particles)(50)를 포함할 수 있다. 대안적으로, 각각의 도전성 비아(40)는 마이크로전자 요소(14) 및 패키지 기판(12)과 같은 다른 요소들과의 전기적 상호연결을 위하여 기판(20)의 제1면(21) 및 제2면(22) 중 하나 이상에 노출되는 접촉 부분을 가질 수 있다. 일 실시예에서, 각각의 도전성 비아(40)는 대응하는 도전성 패드(24)를 관통하여 바닥면(25)으로부터 그 표면(26)으로 연장할 수 있다. 특정 실시예에서, 각각의 도전성 비아(40)는 제2면(22)에서 복수의 도전성 패드(24) 중 하나 이상과 전기적으로 연결될 수 있다. 일 예에서, 기재 입자(50)는 도전성 비아(40)의 평균 직경(D)의 절반 이하의 평균 길이(L)를 가질 수 있다.
각각의 도전성 비아(40)는 또한 결합 기재 입자들(50) 사이에 산재되어 있는 공극(void)(60)을 포함할 수 있다. 이러한 공극(60)(그리고 본 명세서에서 설명된 모든 다른 공극)은 공기로 채워질 수 있다. 일 예에서, 공극은 도전성 비아(40)의 부피의 10% 이상을 차지할 수 있다.
예시적인 실시예에서, 이러한 공극(60)은, 기판(20) 내에 및/또는 제2면(22)에서의 도전성 패드(24) 또는 제1면(21)에서의 도전성 접촉부에 대해 공극이 존재하지 않는 경우만큼의 응력(stress)을 생성함이 없이, 도전성 상호연결부(40)의 기재 입자(50)에 확장할 수 있는 추가의 공간을 제공할 수 있다. 이러한 공극은 특히 기판(20)의 재료의 열팽창 계수와 도전성 비아(40)의 재료의 열팽창 계수 사이에 비교적 큰 불일치가 있는 경우에, 이러한 실시예의 마이크로전자 유닛(10)의 성능을 향상시킬 수 있다.
각각의 도전성 비아(40)는 제1면(21) 및 제2면(22) 중 적어도 하나에 인접하여 위치한 경계 영역(65)을 포함할 수 있다. 각각의 경계 영역(65)은 예를 들어, 결합 기재 입자들(50) 사이에 산재되고 개구(30) 내에서 제1면(21) 및 제2면(22) 각각으로부터 침투 깊이(D1 또는 D2)까지 연장하는 솔더 또는 중합체 매질(polymer medium)을 포함할 수 있다.
기판(20)이 제2면(22)에 인접하여 위치한 기판(20)의 능동 반도체 영역(23)에 구현되는 복수의 능동 반도체 디바이스를 포함하는 특정 실시예에서, 컴포넌트(10)는 도 1a의 대안적인 구성을 가질 수 있다. 컴포넌트(10)의 이러한 대안적인 구성에서, 기판(20)의 제2면(22)은 마이크로전자 요소(14)에 인접하게 배치될 수 있고, 기판의 도전성 요소(예컨대, 도전성 패드(24))들은 예컨대, 솔더와 같은 도전성 물질을 이용하여 마이크로전자 요소의 도전성 요소(11)와 결합될 수 있다. 이러한 실시예에서, 기판(20)의 제1면(21)은 패키지 기판(12)에 인접하게 배치될 수 있고, 기판(20)의 제1면(21)의 도전성 요소들은 솔더 볼(28)과 같은 도전성 물질을 통해 패키지 기판(12)의 도전성 요소(27)와 결합할 수 있다.
도 1c에 도시된 대안적인 도전성 비아 실시예에서, 각각의 도전성 비아(40')는 솔더 영역(66)을 포함할 수 있는데, 이러한 솔더는 결합 기재 입자들(50) 사이에 산재되고 도전성 비아의 높이(H)와 동일한 침투 깊이를 통해 연장한다.
도 1d에 도시된 또 다른 대안적인 도전성 비아 실시예에서, 각각의 도전성 비아(40")는 기판(20)의 제1면(21) 위로 연장하는 기재 입자들(50)을 포함할 수 있다. 일 예에서, 기재 입자들(50)은 기판(20)의 제1면(21) 위에 놓일 수 있다. 도전성 비아(40")는 솔더가 개구(30) 내와 기판(20)의 제1면(21) 위의 결합 기재 입자들(50) 사이에 산재되어 있는 솔더 영역(67)을 포함할 수 있다. 특정 실시예에서, 기재 입자들(50)은 처음에는 기판(20)의 제1면(21) 위로 연장하도록 개구(30) 내에 증착될 수 있으며, 기재 입자들이 서로 결합하기 전에 도전성 비아(40")가 제1면에 평탄화될 수 있고 그 결과 도 1c에 도시된 도전성 비아(40')가 될 수 있다. 일 예에서(도시되지 않음), 각각의 도전성 비아는 기판(20)의 제1면(21) 및 제2면(22) 중 하나 또는 양자 모두의 아래로 함몰된 위치까지 연장하는 기재 입자들(50)을 포함할 수 있다.
도 1e에 도시된 바와 같이, 각각의 기재 입자(50)는 제2 금속층(52)에 의해 실질적으로 덮여 있는 제1 금속의 제1 영역(51)을 포함할 수 있다. 각각의 기재 입자(50)는 제2 금속층의 적어도 일부분이 제1 금속 영역보다 낮은 용융 온도를 갖도록, 각각의 제2 금속 영역(52)을 구성하는 금속과는 상이한 금속으로 이루어진 제1 금속 영역(51)을 포함할 수 있다. 인접한 기재 입자들(50)은 그들의 제2 금속층(52)에 의해 함께 야금(metallurgically) 결합될 수 있다. 인접한 결합 입자들(50)의 제2 금속층(52)은 결합 입자들의 제1 금속 영역(51)으로 적어도 부분적으로 확산될 수 있다. 특정 예에서, 각각의 기재 입자(50)의 제2 금속층(52)은 기재 입자의 두께의 2%에서 25% 사이의 두께를 가질 수 있다.
예시적인 실시예에서, 각각의 제1 금속 영역(51)은 구리 및 구리를 포함하는 합금으로 이루어진 그룹으로부터 선택된 금속일 수 있다. 일 예에서, 각각의 제2 금속층은 은, 구리, 인듐, 아연 및 비스무스로 이루어진 그룹으로부터 선택된 금속을 포함하는 주석 합금일 수 있다. 일 예에서, 각각의 제2 금속층(52)은 400℃이하의 용융점을 가질 수 있고, 각각의 제1 금속 영역(51)은 500℃ 이상의 용융점을 가질 수 있다. 일 예에서, 도전성 비아(40)의 영률(Young's modulus)은 도전성 비아에 포함된 금속(예컨대, 기재 입자(50) 및 금속층(80))의 영률의 50%이하일 수 있다.
일 실시예에서, 도 1f에 도시된 바와 같이, 특정 개구(30)의 내면(31)은 그를 관통하는 도전성 비아(40)의 입자들(50)과 접촉하도록 노출될 수 있다.
다른 예에서, 도 2a에 도시된 바와 같이, 특정 개구(30)의 내면(31)은, 대응하는 도전성 비아(40)가 절연 유전체층 내에서 연장하도록, 제1면(21) 및 제2면(22) 사이에서 연장하는 절연 유전체 재료(70)로 코팅될 수 있다. 이러한 절연 유전체층(70)은 도전성 비아(40)를 적어도 개구(30) 내에서 기판(20)의 재료로부터 분리 및 전기적으로 절연할 수 있다. 일 예에서, 이러한 절연 유전체층(70)은 개구(30)내에 노출된 내면(31)을 컨포멀(conformal) 코팅할 수 있다. 절연 유전체 재료(70)는 무기 유전체 재료 또는 유기 유전체 재료 또는 양자 모두를 포함할 수 있다. 특정 실시예에서, 탄성률과 두께의 곱이 컴플라이언스(compliancy)를 제공하도록 절연 유전체 재료가 충분히 낮은 탄성률과 충분한 두께를 갖도록, 절연 유전체 재료(70)는 컴플라이언트 유전체 재료를 포함할 수 있다.
또 다른 예에서, 도 2b에 도시된 바와 같이, 금속층(80)이 절연 유전체층(70) 및 특정 개구(30)의 내면(31) 위에 놓일 수 있다. 이러한 금속층(80)은 개구(30) 내의 제1면(21) 및 제2면(22) 사이에서 연장할 수 있다. 일 예에서, 금속층(80)은 개구(30) 내에 노출된 절연 유전체층(70)을 컨포멀 코팅할 수 있다. 특정 실시예에서, 금속층(80)은 구리, 은, 금, 텅스텐, 몰리브덴, 니켈, 구리와 텅스텐 합금, 및 티타늄과 텅스텐 합금으로 이루어진 그룹으로부터 선택된 하나 이상의 금속을 포함할 수 있다. 기재 입자들(50) 중 적어도 일부는 그들의 각각의 제2금속층(52)에 의해 금속층(80)과 야금 결합할 수 있다. 특정 실시예에서, 금속층(80)은 기재 입자들(50)의 금속이 기판(20)으로 확산되는 것을 방지하는데 도움이 되는 배리어재(barrier material)일 수 있다.
또 다른 예에서, 금속층(80)은 유전체층(70)에 인접한 배리어 또는 접착층과, 기재 입자들(50)이 결합할 수 있는 이러한 배리어 또는 접착층 위에 놓이는 다른 금속층을 포함하는 다중 금속층일 수 있다.
특정 예에서, 기판(20)이 필수적으로 유전체 재로로 이루어지는 경우, 절연 유전체층(70)은 생략될 수 있고 금속층(80)이 기판(20) 내의 개구(30)의 내면(31)에 직접 접촉될 수 있다.
도 3에 도시된 순서흐름도(300)를 참조하여, 마이크로전자 유닛(10)(도 1a 및 1b)을 제조하는 방법이 이제 설명될 것이다. 순서흐름도(300)의 단계(310)에서, 기판(20)이 제공될 수 있다. 순서흐름도(300)의 단계(320)에서, 제1면(21)으로부터 제2면(22)을 향하여 연장하는 복수의 개구(30)를 형성하기 위하여, 재료가 기판(20)의 제1면으로부터 제거될 수 있다.
개구(30)는 예를 들어, 제1면(21)의 나머지 부분을 보존하도록 디자인된 마스크층을 형성한 후에, 기판(20)을 선택적으로 에칭함으로써 형성될 수 있다. 예를 들어, 포토레지스트층과 같은 광이미지화층(photoimageable layer)이 제1면(21)의 일부분만을 덮도록 증착 및 패턴화될 수 있고, 그 후에 개구(30)를 형성하기 위해 시간이 정해진 에칭 공정이 행해질 수 있다.
제1면(21)으로부터 제2면(32)을 향해 아래로 연장하는 각 개구(30)의 내면(31)은 경사질 수 있는데, 예컨대, 제1면에 수직(직각)이 아닌 각도로 연장할 수 있다. 습식 에칭 공정, 그 중에서도, 예컨대, 등방성 에칭 공정 및 테이퍼형 블레이드(tapered blade)를 이용한 소잉(sawing)이 경사진 내면(31)을 갖는 개구(30)를 형성하는데 사용될 수 있다. 특히 레이저 다이싱(Laser dicing), 기계적 밀링(mechanical milling) 또한 경사진 내면(31)을 갖는 개구(30)를 형성하는데 사용될 수 있다.
대안적으로, 경사지는 대신에, 각각의 개구(30)의 내면(31)은 제1면에 실질적으로 직각으로 제1면(21)으로부터 아래로 수직 또는 실질적으로 수직 방향으로 연장할 수 있다(도 1a에 도시됨). 이방성 에칭 공정, 레이저 다이싱, 레이저 드릴링, 기계적 제거 공정, 그 중에서도, 예컨대, 소잉, 밀링, 초음파 가공이 필수적으로 직각인 내면(31)을 갖는 개구(30)를 형성하는데 사용될 수 있다.
일 예에서(도시되지 않음), 이러한 에칭 공정이 기판의 제2면(22)보다 위로부터 기판(20)에 적용되어 개구(30)를 형성할 수 있다. 에칭 공정이 도전성 패드(24) 위로부터 수행되면, 개구(30)는 도전성 패드를 통하여 연장할 수 있다.
기판(20)의 제1면(21) 및/또는 제2면(22) 위에 놓이는 패시베이션층의 일부분 또한 개구(30)가 형성되는 동안 제거될 수 있는데, 이러한 일부분은 기판(20)의 에칭 동안 또는 별개의 에칭 단계로서 관통하도록 에칭된다. 에칭, 레이저 드릴링, 기계적 밀링, 또는 기타 적절한 기술들이 패시베이션층의 일부분을 제거하는데 사용될 수 있다.
순서흐름도(300)의 단계(330)에서, 특정 실시예에서(도 2a에 도시됨), 개구(30)가 형성된 후에 절연 유전체층(70)은, 도전성 비아(40)가 개구 내에 증착되는 경우 도전성 비아(40)가 절연 유전체층 내에서 연장하도록, 개구(30)의 내면(31) 위에 놓이도록 증착될 수 있다. 일 예에서, 절연 유전체층(70)은 각각의 내면(31)을 코팅하도록 증착될 수 있다.
개구(30)의 내면(31) 위에 놓이는 절연 유전체층을 갖는 일 실시예에서, 이러한 유전체층을 형성하지 않도록 디자인된 개구를 갖는 기판의 제1면(21)의 일부분에 마스크가 적용될 수 있다. 개구(30) 중 이러한 코팅되지 않은 것들은 이후에 기판(20)의 재료에 직접 접촉하는 부분을 갖는 도전성 비아(40)로 채워질 수 있다(도 1f에 도시됨). 이러한 도전성 비아(40)는, 예를 들어, 도전성 패드(24)의 접지 패드(ground pad)로 연장하는 특정 개구(30)에 포함될 수 있다.
개구(30)의 내면(31) 위에 놓이는 이러한 절연 유전체 층(70)을 형성하는데 다양한 방법이 사용될 수 있고, 이러한 방법은 도 2a를 참조하여 이하 설명된다. 특정 예에서, 화학적 기상 증착(chemical vapor deposition: CVD), 플라스마 기상 증착(plasma vapor deposition), 또는 원자층 증착(atomic layer deposition: ALD)과 같은 기상 증착 공정이 개구(30)의 내면(31) 위에 놓이는 얇은 절연 유전체층을 증착하는데 사용된다. 일 예에서, 예컨대 절연 유전체층을 증착하기 위한 저온 공정 동안 TEOS(tetraethylorthosilicate)가 사용될 수 있다. 예시적인 실시예에서, 이산화규소층, 보로포스포실리케이트 유리(borophosphosilicate glass: BPSG), 보로실리케이트 유리(borosilicate glass: BSG), 또는 포스포실리케이트 유리(phosphosilicate glass: PSG)가 개구(30)의 내면(31) 위에 놓이도록 증착될 수 있고, 이러한 유리는 도핑되거나 또는 도핑되지 않을 수 있다.
일 예에서, 유동성 유전체 재료가 기판(20)의 제1면(21)에 적용될 수 있고, 유동성 재료는 그 다음 "스핀-코팅" 동작 동안 개구(30)의 내면(31)에 걸쳐 더욱 고르게 분포될 수 있으며, 가열을 포함하는 건조 사이클이 이어진다. 다른 예에서, 유전체 재료의 열가소성 필름이 제1면(21)에 적용될 수 있고 이후에 어셈블리가 가열되거나 또는 진공 환경, 즉, 대기압보다 낮은 환경하에 배치되어 가열된다.
또 다른 예에서, 기판(20)을 포함하는 어셈블리는 유전체 증착 배스(dielectric deposition bath)에 담가져서 컨포멀 유전체 코팅 또는 절연 유전채 재료(70)를 형성할 수 있다. 본 명세서에서, "컨포멀 코팅"은, 절연 유전체 재료(70)가 개구(30)의 내면(31)의 윤곽에 부합하는 경우와 같이, 코팅될 표면의 윤곽에 부합하도록 특정 재료가 코팅되는 것이다. 예컨대 전기영동 증착(electrophoretic deposition) 또는 전해 증착(electrolytic deposition)을 포함하는 전기화학적 증착 방법 또한 컨포멀 유전체 재료(70)를 형성하는데 사용될 수 있다.
일 예에서, 컨포멀 유전체 코팅이 어셈블리의 노출된 도전성 및 반도전성 표면 상에만 증착되도록, 전기영동 증착 기술이 컨포멀 유전체 코팅을 형성하는데 사용될 수 있다. 증착되는 동안, 반도체 디바이스 웨이퍼는 희망 전위로 유지되고, 배스가 상이한 희망 전위로 유지되도록 전극이 배스에 담긴다. 그 다음 어셈블리는 적절한 조건 하에서 충분한 시간 동안 배스 내에서 유지되어, 전기 증착된 컨포멀 유전체 재료(70)가 개구(30)의 내면(31)을 따라 도전성 또는 반도전성인 기판의 노출된 면에 형성되도록 하지만, 컨포멀 유전체 재료가 개구의 내면을 따라 형성되는 것에 한정되지는 않는다. 코팅될 표면과 배스 사이에 충분히 강한 전위가 유지되는 한 전기영동 증착이 발생한다. 전기영동 증착된 코팅은, 그 증착의 전압, 농도 등과 같은 파라미터에 의해 좌우되는 특정 두께에 도달하면 증착이 중단된다는 점에서 자기 제한적(self-limiting)이다.
전기영동 증착은 기판(20)의 도전성 및/또는 반도전성 표면상에 연속적이고 균일한 두께의 컨포멀 코팅을 형성한다. 또한, 전기영동 코팅은 그것의 유전체(비도전성) 속성에 기인하여, 기판(20)의 제1면(21) 위에 놓이는 나머지 패시베이션층에 형
성되지 않도록 증착될 수 있다. 달리 말하면, 전기영동 증착의 속성은, 그것의 유전체 속성을 고려하면, 전기영동 증착은 보통 유전체 재료층에 형성되지 않으며, 또한 도전체 위에 놓이는 유전체 재료층이 충분한 두께를 갖는다면 이러한 유전체층에 형성되지 않는다는 것이다. 일반적으로, 전기영동 증착은 약 10미크론에서 수십 미크론보다 큰 두께를 갖는 유전체층에 발생하지 않을 것이다. 컨포멀 유전체 재료(70)는 음극 에폭시 증착 전구체로부터 형성될 수 있다. 대안적으로, 폴리우레탄 또는 아크릴 증착 전구체가 사용될 수 있다. 여러 가지의 전기영동 코팅 전구체 조성 및 공급원이 아래의 표 1 및 표 2에 열거된다.
ECOAT NAME POWERCRON 645 POWERCRON 648 CATHOGUARD 325
제조자
MFG PPG PPG BASF
유형 CATHODIC CATHODIC CATHODIC
중합체 베이스 에폭시 에폭시 에폭시
위치 Pittsburgh, PA Pittsburgh, PA Southfield, MI
어플리케이션 데이터
Pb/Pf-free Pb-free Pb or Pf-free Pb-free
HAPs, g/L 60-84 COMPLIANT
VOC,　g/L　(MINUS　WATER) 60-84 <95
경화(CURE) 20 min/175C 20 min/175C
필름 속성
색상 Black Black Black
두께, μm 10-35 10-38 13-36
연필경도(PENCIL HARDNESS) 2H+ 4H
배스 특성
고체(SOLIDS), %　wt. 20　(18-22) 20　(19-21) 17.0-21.0
pH (25C) 5.9　(5.8-6.2) 5.8　(5.6-5.9) 5.4-6.0
도전율　(25C)　μS 1000-1500 1200-1500 1000-1700
P/B RATIO 0.12-0.14 0.12-0.16 0.15-0.20
동작 온도, C 30-34 34 29-35
시간, sec 120-180 60-180 120+
애노드(ANODE) SS316 SS316 SS316
볼트(VOLT) 200-400 >100
ECOAT NAME ELECTROLAC LECTRASEAL DV494 LECTROBASE 101
제조자
MFG MACDERMID LVH COATINGS LVH COATINGS
유형 CATHODIC ANODIC CATHODIC
중합체 베이스 POLYURETHANE URETHANE URETHANE
위치 Waterbury, CT Birmingham, UK Birmingham, UK
어플리케이션 데이터
Pb/Pf-free Pb-free Pb-free
HAPs, g/L
VOC,　g/L　(MINUS　WATER)
경화(CURE) 20 min/149C 20 min/175C 20 min/175C
필름 속성
색상 Clear　(+dyed) Black Black
두께, μm 10-35 10-35
연필경도(PENCIL HARDNESS 4H
배스 특성
고체(SOLIDS), %　wt. 7.0　(6.5-8.0) 10-12 9-11
pH (25C) 5.5-5.9 7-9 4.3
도전율　(25C)　μS 450-600 500-800 400-800
P/B RATIO
동작 온도, C 27-32 23-28 23-28
시간, sec 60-120
애노드(ANODE) SS316 316SS 316SS
볼트(VOLT) 40, max 50-150
다른 예에서, 유전체 재료(70)는 전해질로 형성될 수 있다. 이러한 공정은 증착되는 층의 두께가 그것이 형성되는 도전성 또는 반도전성 표면에 근접하게 제한되지 않는다는 점을 제외하고는 전기영동 증착과 유사하다. 이와 같이, 전해 증착된 유전체층은 필요조건에 기초하여 선택된 두께로 형성될 수 있고 공정 시간은 달성되는 두께를 요인으로 한다.
순서흐름도(300)의 단계(340)에서, 특정 실시예에서(도 2b에 도시됨), 절연 유전체층(70)이 증착된 후에, 금속층(80)이 절연 유전체층 및 각각의 개구(30)의 내면(31) 위에 놓이도록 형성될 수 있다. 일 예에서, 금속층(80)은 각각의 개구(30) 안을 막처럼 둘러싸도록(lining) 형성될 수 있다.
금속층(80)을 형성하기 위하여, 예시적인 방법은 절연 유전체층(70)의 노출된 표면 상의 1차 금속층 스퍼터링, 도금, 화학적 기상 증착, 플라스마 기상 증착, 또는 기계적 증착 중 하나 이상에 의해 금속층을 증착하는 단계를 포함한다. 기계적 증착은 코팅될 표면에 고속으로 가열된 금속 입자 스트림을 향하게 하는 것을 포함한다. 이 단계는 예를 들어, 절연 유전체층(70) 상에 블랭킷 증착(blanket deposition)에 의해 수행될 수 있다.
도전성 요소의 형성에 사용 가능한 임의의 기술이 제1면(21) 및 제2면(22) 위에 놓이는 금속층(80) 또는 기타 금속 요소를 형성하는데 사용될 수 있지만, 본 출원인이 보유한, 2010년 7월 23일에 출원된 미국 특허출원 제12/842,669호에 상세하게 설명된 바와 같은 특정 기술이 채택될 수 있으며, 이 특허출원은 원용에 의해 본 명세서에 포함된다. 이러한 기술들은, 도전성 요소가 표면의 다른 부분과는 상이하게 형성되는 경로를 따라 표면의 이들 일부분을 처리하기 위하여, 예를 들어, 레이저 또는 예컨대 밀링 또는 샌드블래스팅(sandblasting)과 같은 기계적 공정으로 표면을 선택적으로 처리하는 것을 포함할 수 있다. 예를 들어, 특정 경로만을 따라 희생층과 같은 재료를 표면으로부터 삭마(ablate) 또는 제거하는데 레이저 또는 기계적 공정이 사용될 수 있으며, 따라서 이러한 경로를 따라 연장하는 그루브(groove)를 형성할 수 있다. 그 다음 예컨대 촉매와 같은 재료가 그루브에 증착될 수 있고, 하나 이상의 금속층이 그루브에 증착될 수 있다.
순서흐름도(300)의 단계(350)에서, 개구(30)의 형성 후에(그리고, 필요한 경우 유전체층(70) 및 금속층(80)의 형성 후에), 기재 입자들이 개구에 증착될 수 있다. 특정 실시예에서, 기재 입자들(50)은 후에 순서흐름도(300)의 단계(360) 및 단계(370)에서 제거될 수 있는 액체 캐리어 재료로 제공될 수 있다. 개구(30)에의 기재 입자들(50)의 증착은, 예를 들어, 디스펜싱(dispensing), 잉크젯 프린팅(inkjet printing), 레이저 프린팅, 스크린 프린팅, 또는 스텐실에 의해 수행될 수 있다. 일 실시예에서, 액체 캐리어 재료는 유동 성분(fluxing component)을 포함할 수 있다. 이러한 증착 단계는 개구(30)에 기재 입자들(50)을 증착하는 것을 돕기 위하여 진공 챔버 내에서 증착을 수행함으로써 향상될 수 있다. 대안적으로, 기판(20)의 반대 측으로부터 초기 증착 동안 또는 초기 증착 이후에 진공이 적용되어, 개구(30)로 기재 입자들을 끌어오는 것을 도울 수 있다.
예시적인 실시예에서, 기재 입자들(50)이 액체 캐리어 재료 내에서 개구(30)로 전달되며, 이러한 액체 캐리어 재료는 도전성 매트릭스(matrix) 재료를 포함할 수 있다. 후속하는 소결(sintering) 공정에서, 도전성 매트릭스 재료가 영구적으로 기재 입자들(50)과 전기적 및 기계적으로 결합하는 변화를 겪는 소결 온도로 기판(20)이 가열될 수 있다.
증착되는 때에, 즉, 소결(sintering) 이전에, 도전성 매트릭스 재료는 높은 용융점을 갖는 재료, 예컨대 구리 또는 은의 입자들 또는 박편들(flake), 그리고 낮은 용융점을 갖는 재료, 예컨대 주석, 비스무스, 또는 주석과 비스무스의 조합의 입자들 또는 박편들을 포함할 수 있다. 일부 입자들은 금속 또는 비금속 코어, 예를 들어, 중합체, 실리카(silica) 또는 흑연 코어, 및 낮은 용융점을 갖는 금속과 같은 상이한 금속을 포함하는 구조를 가질 수 있다.
몇 가지 예에서, 도전성 매트릭스 재료는 "반응성" 또는 미경화(uncured) 중합체를 포함할 수 있다. 증착 후에, 이러한 구조는 이후 도전성 매트릭스 재료를 소결하기 위한 온도로 가열될 수 있다. 이러한 소결 공정 동안, 높은 용융점의 금속과 낮은 용융점의 금속이 서로 융합되어, 일반적으로 그 사이에 금속간화합물(intermetallics)을 형성하고, 개방 셀 발포체-유사 형상(open cell foam-like appearance)을 가질 수 있는 금속의 고형(solid) 매트릭스를 형성한다. 증착된 도전성 매트릭스 재료는, 도전성 매트릭스 재료가 그 안에 공극을 가질 수 있도록, 소결 공정 동안 예컨대, 증발에 의해, 그것의 금속 성분으로부터 탈출한 매질을 포함할 수 있다. 대안적으로, 도전성 매트릭스 재료는 반응성 중합체 성분을 포함할 수 있다. 일반적으로, 중합체 성분은 소결 공정의 결과로 크로스-링크(cross-link) 및 경화된다. 중합체 성분은 소결 공정의 결과로 금속 매트릭스 전반에 걸쳐 산재될 수 있으며, 중합체 재료는 일반적으로 금속 매트릭스의 개방 셀 내에서 함께 연결된다. 금속 매트릭스와 전반에 걸쳐 산재된 중합체는 이후 고형의 도전성 구조를 형성할 수 있다.
특정 조건 하에서, 소결 후에, 도전성 매트릭스 재료는 소결 공정이 수행되는 온도보다 실질적으로 높은 온도를 제외하고는 이후 리플로우(reflow)되지 않는 고형의 구조를 형성할 수 있다. 특히 낮은 용융점의 금속, 예를 들어, 주석 또는 비스무스가 예컨대, 구리와 같은 도전성 재료의 하나 이상의 다른 금속 성분과의 금속간 화합물의 형성에 실질적으로 소모되는 경우, 이러한 결과가 소결에 의해 얻어질 수 있다.
응용예에 따라, 도전성 매트릭스 재료가 소결되는 온도는 솔더로 이루어진 대안적인 연결이 형성될 필요가 있는 리플로우 온도보다 실질적으로 더 낮을 수 있다. 구리 또는 은과 같은 금속이 솔더에 더해져서 기계적 탄성(mechanical resilience)을 향상시키고 솔더의 용융 온도를 증가시킬 수 있다. 따라서, 도전성 매트릭스 재료로 형성된 도전성 비아(40)의 구조는 대응하는 솔더 연결보다 낮은 결합 온도를 갖는 기계적으로 더욱 강건한 시스템을 제공할 수 있다.
이러한 경우에, 도전성 매트릭스 재료의 사용은 고온 결합 공정과 관련된 문제점을 회피하는데 도움이 될 수 있다. 예를 들어, 도전성 매트릭스 재료를 이용하여 달성되는 저온 결합 공정은 유리 전이 온도(glass transition temperatures)가 비교적 낮은 유기 재료를 포함하는 기판에 원하지 않는 변화를 방지하는데 도움이 될 수 있다. 또한, 저온 결합 공정은 이러한 결합 공정 동안 마이크로전자 요소(14)에 대하여 기판(20)의 상이한 열적 팽창과 관련된 문제를 다루는데 도움이 될 수 있다. 이 경우에, 저온 결합 공정은 개성된 패키지 신뢰성으로 이어질 수 있다. 결합 공정 동안의 감소된 열적 편차(thermal excursion)는 조립된 마이크로전자 유닛(10)에 걸리는 낮은 응력으로 이어질 수 있다.
특정 예에서, 도전성 매트릭스 재료는 증착된 유동 성분을 포함할 수 있다. 유동 성분은 소결 공정 동안 산화 부산물(oxidation byproducts)을 제거하는데 도울 수 있다. 일 실시예에서, 결합 공정은 유동 성분을 갖지 않는 도전성 매트릭스 재료를 이용하여 행해질 수 있다. 이러한 경우에, 결합 공정은 예컨대 부분적 진공의 낮은 압력 환경 또는 산소가 빠지거나 다른 기체로 대체된 환경에서 수행될 수 있다.
순서 흐름도(300)의 단계(360)에서, 기재 입자들(50)이 개구(30) 내에 증착된 후에, 기재 입자들은 각각의 제2 금속층(52)이 기재 입자들과 서로 융합되어 개구 내에서 연장하는 연속적인 도전성 비아(40)를 형성하도록 가열될 수 있다. 특정 예에서, 가열 단계(360) 후에, 도전성 비아(40)는 결합 기재 입자들(50) 사이에 산재된 공극들(60)을 포함할 수 있다. 이러한 공극들(60)은 도전성 비아(40)의 부치의 10% 이상을 차지할 수 있다.
일 예에서, 400℃와 500℃ 사이의 온도로 기재 입자들을 가열함으로써 기재 입자들(50)이 서로 야금 결합할 수 있도록 각각의 제2 금속층(52)은 400℃ 이하의 용융점을 가질 수 있고, 각각의 제1 금속 영역(51)은 500℃ 이상의 용융점을 가질 수 있다. 일 실시예에서, 개구(30) 중 적어도 일부 내의 기재 입자들(50) 중 적어도 일부는 또한 각각의 도전성 패드(24)의 바닥면(25)에 야금 결합할 수 있다. 특정 실시예에서, 순서 흐름도(300)의 가열 단계(360)는 기재 입자들(50) 중 적어도 일부를 금속층(80)과 야금 결합시킬 수 있다. 일 예에서, 가열 단계(360) 이후에, 제1면(21)을 평탄화하는 단계가 수행될 수 있다.
순서 흐름도(300)의 단계(370)에서, 캐리어 재료가 개구(30) 내로부터 제거될 수 있다. 일 실시예에서, 액체 캐리어 재료는 기재 입자들(50)의 가열의 결과로 증발할 수 있다. 특정 실시예에서, 가열 단계 동안 또는 가열 단계 이후에, 개구(30)로부터 유동 성분을 제거하기 위하여 진공 처리가 수행될 수 있다.
그 후에, 경계 영역(65)이 각각의 개구(30) 내에서 연장하도록 형성될 수 있다. 경계 영역(65)이 중합체인 실시예에서, 경계 영역은 절연 유전체층(70)과 관련하여 앞서 설명한 바와 유사한 방법을 이용하여 형성될 수 있다. 일 예에서, 경계 영역(65)은 순서 흐름도(300)의 가열 단계(360) 및/또는 캐리어 제거 단계(370) 이후에 도전성 비아(40) 내에 남아 있는 공극(60) 중 적어도 일부에 증착되는 중합체 매질일 수 있다. 이러한 중합체 매질은 개구(30) 내에서 제1면(21) 및 제2면(22) 중 하나 이상으로부터 적어도 침투 깊이(D1) 및/또는 침투 깊이(D2)까지 연장할 수 있다.
경계 영역(65)이 솔더인 실시예에서, 경계 영역은 도전성 물질(28)과 관련하여 앞서 설명한 바와 유사한 방법을 이용하여 형성될 수 있다. 특정 예에서, 경계 영역(65)은 순서 흐름도(300)의 가열 단계(360) 및/또는 캐리어 제거 단계(370) 이후에 도전성 비아(40) 내에 남아 있는 공극(60) 중 적어도 일부에 증착되는 솔더일 수 있다. 이러한 솔더는 개구(30) 내에서 제1면(21) 및 제2면(22) 중 하나 이상으로부터 적어도 침투 깊이(D1) 및/또는 침투 깊이(D2)까지 연장할 수 있다.
도 4a 및 4b는 대안적인 구성을 갖는 도 1a 및 1b의 도전성 비아(40)의 변형예를 나타낸다. 도전성 비아(40a)는, 간극 입자들(interstitial particle)(90, 90a)를 포함한다는 점을 제외하고는, 앞서 설명된 도전성 비아(40)와 동일하다. 특정 실시예에서, 예시적인 간극 입자(90) 및 간극 입자(90a) 중 하나 또는 양자 모두는 도전성 비아(40a)의 결합 기재 입자들(50) 사이에 산재될 수 있다. 일 예에서, 간극 입자(90) 및/또는 간극 입자(90a)는 도전성 비아(40a)의 구조 내에 통합될 수 있다. 일 실시예에서, 간극 입자(90) 및/또는 간극 입자(90a)는 도전성 비아(40a)의 부피의 적어도 10%의 부피를 차지할 수 있다.
하나 이상의 간극 입자(90)는, 도 4a에 도시된 바와 같이, 단일의 재료 영역을 포함할 수 있다. 이러한 단일-재료 간극 입자(90)는 금속, 실리카, 세라믹, 흑연 또는 중합체와 같은 재료를 포함할 수 있다. 대안적으로, 도 4b에 도시된 바와 같이, 하나 이상의 간극 입자(90a)는 예를 들어, 실리카, 세라믹, 흑연 또는 중합체와 같은 재료를 포함할 수 있는 비금속 코어 영역을 포함할 수 있다. 이러한 비금속 코어 영역(91)은 구리 또는 알루미늄과 같은 금속의 제3 금속층(92)에 의해 둘러싸일 수 있다.
특정 실시예에서, 각각의 간극 입자(90) 및/또는 간극 입자(90a)는 10ppm/℃보다 작은 열팽창 계수를 가질 수 있다. 일 예에서, 도전성 비아(40)의 영률은 비아에 포함된 금속(예컨대, 기재 입자들(50) 및 금속층(80))과 비아에 포함된 간극 입자들의 재료(예컨대, 간극 입자(90) 및/또는 간극 입자(90a)의 재료)의 영률의 50% 이하일 수 있다.
각각의 도전성 비아(40a)는 결합 기재 입자들(50)과 간극 입자들(90 및/또는 90a) 사이에서 연장하는 간극 영역(62)을 포함할 수 있다. 간극 영역(62)은 예를 들어, 솔더 또는 중합체 매질을 포함할 수 있다. 도 4a에 도시된 바와 같이, 간극 영역(62)은 도전성 비아(40a)의 높이와 동일한 침투 깊이를 통하여 연장할 수 있고(도 1c에 도시된 솔더 영역(66)과 유사함), 또는 대안적으로, 간극 영역은 제1면(21) 및 제2면(22) 중 적어도 하나에 인접하여 위치하고 개구(30) 내에서 제1면(21) 또는 제2면(22)으로부터 각각 침투 깊이 D1 또는 D2로 연장할 수 있다(도 1b에 도시된 경계 영역(65)과 유사함).
도전성 비아(40a)는, 기재 입자(50)를 개구(30)에 증착하는 단계(350)가 기재 입자들과 간극 입자들(90 및/또는 90a)의 혼합물을 개구에 증착하는 단계를 포함할 수 있다는 점을 제외하고는, 도 3에 도시된 순서 흐름도(300)을 참조하여 앞서 설명된 동일한 방법을 이용하여 형성될 수 있다. 가열 단계(360)에서, 기재 입자들(50) 및 간극 입자들(90 및/또는 90a)은 도전성 비아(40a)의 구조에 함께 통합될 수 있다.
도 5는 도 3의 순서 흐름도(300)에 도시된 가열 단계(360) 이전의 도 1e의 기재 입자(50)의 실시예를 나타낸다. 도 5에 도시된 기재 입자(550)는 외층(553) 및 내층(554)을 갖는 제2 이중 금속층(552)를 포함한다는 점을 제외하고는, 앞서 설명된 기재 입자(50)와 동일하다. 일 예에서, 외층(553) 및 내층(554) 중 하나는 주석 층일 수 있고 외층 및 내층 중 다른 하나는 은, 구리, 인듐, 아연 및 비스무스로 이루어진 그룹으로부터 선택된 금속을 포함하는 합금 층일 수 있다.
기재 입자(550)는 또한 제1 금속 영역(551)과 제2 이중 금속층(552) 사이에서 연장하는 배리어층(barrier layer)(555)을 포함한다. 이러한 배리어층(555)은 순서 흐름도(300)의 가열 단계(360) 동안 제2 이중 금속층(552)의 금속이 제1 금속 영역(551)으로 확산되는 속도를 감소시킬 수 있는, 텅스텐과 같은 배리어 금속을 포함할 수 있다.
도전성 비아(40, 40', 40", 40a)는 각각의 제2 이중 금속층(552)이 각각의 제1 금속 영역(551) 주위에 저 공융점 용융물(eutectic low melt)을 형성하도록 기재 입자들이 가열 단계(360)에서 천이 액상 반응 온도(transient liquid phase reaction temperature)로 가열될 수 있다는 점을 제외하고는, 도 3에 도시된 순서 흐름도(300)를 참조하여 앞서 설명된 동일한 방법을 이용하는 기재 입자들(550)을 이용하여 형성될 수 있다. 일 실시예에서, 기재 입자들(550) 중 적어도 일부 인접 입자들의 저 공융점 용융물은 인접한 기재 입자들의 제1 금속 영역(551)으로 확산될 수 있다. 순서 흐름도(300)의 가열 단계(360) 동안 기재 입자들(550)을 가열한 후에, 기재 입자들(550)은 도 1e에 도시된 기재 입자들(50)로 변형될 수 있다. 이러한 기재 입자들(50)은 각각 인접한 기재 입자들을 함께 접합하며 외층(553) 및 내층(554)의 금속을 포함하는 제2 금속층(52)을 가질 수 있다.
도 6은 도 3의 순서 흐름도(300)에 도시된 가열 단계(360) 이전의 도 5의 기재 입자(550)의 대안적인 형태를 나타낸다. 도 6에 도시된 기재 입자(650)는 제1 금속 영역(651)에 둘러싸인 비금속 코어 영역(657)을 포함한다는 점을 제외하고는, 앞서 설명된 기재 입자(550)와 동일하다. 각각의 비금속 코어 영역(657)은 실리카, 세라믹, 흑연, 그리고 중합체로 이루어진 그룹으로부터 선택된 하나 이상의 재료로부터 만들어질 수 있다.
일 실시예에서, 각각의 기재 입자(650)의 제1 금속 영역(651)은 기재 입자의 제2 금속층(652)의 두께보다 큰 두께를 가질 수 있다. 특정 예에서, 비금속 코어 영역(657)은 고형의 무기 유전체 재료일 수 있고, 이러한 기재 입자들(650)을 포함하는 도전성 비아(40, 40', 40", 40a)의 영률은 도전성 비아에 포함된 금속 및 고형의 무기 유전체 재료의 영률의 50% 이하일 수 있다.
일 예에서, 특정 도전성 비아(40, 40', 40", 또는 40a)는 기재 입자(50, 550, 및 650)의 일부 또는 전부의 혼합물을 이용하여 형성될 수 있다. 다른 예에서, 특정 도전성 비아(40, 40', 40", 또는 40a)는 간극 입자(90 또는 90a)와 기재 입자(50, 550, 및 650)의 일부 또는 전부의 혼합물을 이용하여 형성될 수 있다.
앞서 설명된 마이크로전자 유닛은 도 7에 도시된 바와 같이 다양한 전자 시스템의 구성에 이용될 수 있다. 예를 들어, 본 발명의 다른 실시예에 따른 시스템(700)은 다른 전자 컴포넌트(708 및 710)과 함께 앞서 설명된 마이크로전자 어셈블리(706)를 포함한다. 도시된 예에서, 컴포넌트(708)는 반도체 칩인데 반하여 컴포넌트(710)는 디스플레이 스크린이지만, 임의의 다른 컴포넌트가 사용될 수 있다. 물론, 도 7에는 도시의 명확성을 위하여 단지 두 개의 추가 컴포넌트가 도시되어 있지만, 시스템은 이러한 컴포넌트를 임의의 수만큼 포함할 수 있다. 마이크로전자 어셈블리(706)는 앞서 설명된 마이크로전자 유닛 중 임의의 것일 수 있다. 추가의 변형예에서, 임의의 수의 이러한 마이크로전자 어셈블리(706)가 사용될 수 있다.
마이크로전자 어셈블리(706) 및 컴포넌트(708 및 710)는, 파선으로 개략적으로 도시된 공통의 하우징(701)에 장착될 수 있고, 원하는 회로를 형성하기 위하여 필요한 경우 전기적으로 상호연결될 수 있다. 도시된 예시적인 시스템에서, 시스템은 연성 인쇄 회로 기판과 같은 회로 패널(702)을 포함할 수 있고, 이러한 회로 패널은, 도 7에는 하나의 도체만이 도시되어 있으나, 컴포넌트를 상호연결하는 다수의 도체(704)를 포함할 수 있다. 그러나, 이것은 단지 예시적인 것이고, 전기적 연결을 만들 수 있는 임의의 적절한 구조가 이용될 수 있다.
하우징(701)은 예를 들어 셀룰러폰 또는 PAD(personal digital assistant)에 사용 가능한 유형의 휴대형 하우징으로서 도시되고, 스크린(710)은 하우징의 표면에 노출될 수 있다. 구조(706)가 이미징 칩과 같은 감광 요소를 포함하는 경우, 렌즈(711) 또는 기타 광학 디바이스 또한 이러한 구조에 광을 라우팅하기 위하여 제공될 수 있다. 다시, 도 7에 도시된 간략화된 시스템은 단지 예시적인 것이며, 일반적으로 고정된 구조로 간주하는 데스크톱 컴퓨터, 라우터 등과 같은 시스템을 포함하여 기타 시스템이 앞서 설명된 구조를 이용하여 제조될 수 있다.
본 명세서에 개시된 캐비티, 애퍼쳐, 그리고 도전성 요소는 본 출원인이 보유한, 2010년 7월 23일에 출원된 미국 특허출원 제12/842,587호, 제12/842,612호, 제12/842,651호, 제12/842,669호, 제12/842,692호, 및 제12/842,717호와, 미국 공개특허공보 제2008/0246136호에 더욱 상세하게 설명된 공정에 의해 형성될 수 있으며, 이들 특허출원의 내용은 원용에 의해 본 명세서게 포함된다.
본 명세서에서 본 발명이 특정 실시예를 참조하여 설명되었지만, 이들 실시예는 본 발명의 원리 및 응용예의 단순한 예시임이 이해되어야 한다. 따라서 다수의 수정이 도시된 실시예에 대해 이루어질 수 있으며 첨부된 청구항에 의해 정해지는 본 발명의 기술사항 및 범위를 벗어남이 없이 기타 구성이 고안될 수 있음이 이해되어야 한다.
다양한 종속항 및 그에 기재된 특징들이 최초 청구항에 나타난 것과 상이한 방식으로 조합될 수 있음을 인식할 수 있을 것이다. 또한 개개의 실시예와 관련하여 설명된 특징들이 설명된 다른 실시예와 공유될 수 있음을 인식할 수 있을 것이다.
산업상 이용가능성
본 발명은 전자 컴포넌트 및 전자 컴포넌트의 제조 방법을 포함하는, 그러나 이에 한정되지 않는 광범위한 산업상 이용가능성이 있다.

Claims (57)

  1. 제1면 및 그로부터 이격되어 있는 제2면을 가지며, 10ppm/℃ 미만의 열팽창 계수를 갖는 기판;
    상기 제1면 및 상기 제2면 사이의 방향으로 연장하는 개구(opening); 및
    상기 개구 내에서 연장하는 도전성 비아(conductive via)를 포함하고,
    상기 도전성 비아는 제1 금속과는 상이한 제2 금속의 제2 금속층에 의해 실질적으로 덮여 있는 상기 제1 금속의 제1 금속 영역을 각각 포함하는 복수의 기재 입자(base particle)를 포함하며, 상기 기재 입자는 서로 야금 결합하고(metallurgically joined) 상기 기재 입자의 상기 제2 금속층은 상기 제1 금속 영역으로 적어도 부분적으로 확산되며, 상기 도전성 비아는 결합한 상기 기재 입자 사이에 산재되어 있는 공극(void)을 포함하고, 상기 공극은 상기 도전성 비아의 부피의 10% 이상을 차지하는, 컴포넌트.
  2. 제1항에 있어서,
    상기 결합한 기재 입자 사이에 산재되어 있고 상기 개구 내에서 상기 제1면 및 상기 제2면 중 하나 이상으로부터 적어도 침투 깊이까지 연장하는 중합체 매질(polymer medium)을 더 포함하는, 컴포넌트.
  3. 제1항에 있어서,
    상기 결합한 기재 입자 사이에 산재되어 있고 상기 개구 내에서 상기 제1면 및 상기 제2면 중 하나 이상으로부터 적어도 침투 깊이까지 연장하는 솔더(solder)를 더 포함하는, 컴포넌트.
  4. 제1면 및 그로부터 이격되어 있는 제2면을 가지며, 10ppm/℃ 미만의 열팽창 계수를 갖는 기판;
    상기 제1면 및 상기 제2면 사이의 방향으로 연장하는 개구; 및
    상기 개구 내에서 연장하는 도전성 비아를 포함하고,
    상기 도전성 비아는 제1 금속과는 상이한 제2 금속의 제2 금속층에 의해 실질적으로 덮여 있는 상기 제1 금속의 제1 금속 영역을 각각 포함하는 복수의 기재 입자를 포함하며, 상기 기재 입자는 서로 야금 결합하고 상기 기재 입자의 상기 제2 금속층은 상기 제1 금속 영역으로 적어도 부분적으로 확산되며, 상기 도전성 비아는 결합한 상기 기재 입자 사이에 산재되어 있으며 상기 개구 내에서 상기 제1면 및 상기 제2면 중 하나 이상으로부터 적어도 침투 깊이까지 연장하는 솔더를 포함하는, 컴포넌트.
  5. 제4항에 있어서,
    상기 침투 깊이는, 상기 도전성 비아의 높이와 동일한, 컴포넌트.
  6. 제4항에 있어서,
    상기 도전성 비아는, 상기 결합한 기재 입자 사이에 산재되어 있는 공극을 더 포함하고,
    상기 공극은, 상기 도전성 비아의 부피의 10% 이상을 차지하는, 컴포넌트.
  7. 제1항 또는 제4항에 있어서,
    상기 기판은, 상기 제2면에 인접한 복수의 능동 반도체 디바이스를 포함하고,
    상기 도전성 비아는, 상기 제2면에서 복수의 도전성 요소 중 하나 이상과 전기적으로 연결되는, 컴포넌트.
  8. 제1항 또는 제4항에 있어서,
    상기 도전성 비아는, 도전성 패드와 전기적으로 연결되는 제2 도전성 비아와 상기 기판 내에서 연결되는, 컴포넌트.
  9. 제8항에 있어서,
    상기 제2 도전성 비아는, 도핑된 반도체 재료를 포함하는, 컴포넌트.
  10. 제1항 또는 제4항에 있어서,
    상기 개구는, 상기 기판의 상기 제1면 및 상기 제2면 사이에서 연장하는, 컴포넌트.
  11. 제1항 또는 제4항에 있어서,
    상기 기판은, 반도체 재료, 세라믹, 그리고 유리로 이루어진 그룹으로부터 선택된 재료인, 컴포넌트.
  12. 제1항 또는 제4항에 있어서,
    각각의 상기 제1 금속 영역은, 구리 및 구리를 포함하는 합금으로 이루어진 그룹으로부터 선택된 금속인, 컴포넌트.
  13. 제1항 또는 제4항에 있어서,
    각각의 상기 제2 금속층은, 은, 구리, 인듐, 아연, 그리고 비스무스로 이루어진 그룹으로부터 선택된 금속을 포함하는 주석 합금(tin alloy)인, 컴포넌트.
  14. 제1항 또는 제4항에 있어서,
    상기 제2 금속층의 적어도 일부분은 상기 제1 금속 영역보다 낮은 용융 온도를 갖는, 컴포넌트.
  15. 제1항 또는 제4항에 있어서,
    상기 도전성 비아의 영률(Young's modulus)은, 상기 도전성 비아에 포함된 금속의 영률의 50% 이하인, 컴포넌트.
  16. 제1항 또는 제4항에 있어서,
    상기 기재 입자의 평균 길이는, 상기 도전성 비아의 평균 직경의 절반 이하인, 컴포넌트.
  17. 제1항 또는 제4항에 있어서,
    각각의 상기 기재 입자의 상기 제2 금속층은, 상기 기재 입자의 두께의 2%에서 25% 사이의 두께를 갖는, 컴포넌트.
  18. 제1항 또는 제4항에 있어서,
    상기 개구는, 상기 제1면으로부터 상기 제2면을 향하여 연장하는 내면을 형성하고,
    상기 컴포넌트는, 상기 내면을 코팅하며 적어도 상기 개구 내에서 상기 도전성 비아를 상기 기판으로부터 분리 및 절연하는 절연 유전체층을 더 포함하는, 컴포넌트.
  19. 제18항에 있어서,
    상기 유전체층 위에 놓이는 제3 금속층을 더 포함하는, 컴포넌트.
  20. 제19항에 있어서,
    상기 기재 입자의 적어도 일부는 상기 제2 금속층에 의해 상기 제3 금속층과 야금 결합하는, 컴포넌트.
  21. 제1항 또는 제4항에 있어서,
    상기 기재 입자의 적어도 일부는 상기 제1 금속 영역에 의해 둘러싸인 비금속 코어(non-metal core) 영역을 더 포함하는, 컴포넌트.
  22. 제21항에 있어서,
    각각의 상기 비금속 코어 영역은, 실리카, 세라믹, 흑연, 그리고 중합체로 이루어진 그룹으로부터 선택된 재료인, 컴포넌트.
  23. 제21항에 있어서,
    각각의 상기 기재 입자의 상기 제1 금속 영역은, 상기 기재 입자의 상기 제2 금속층의 두께보다 큰 두께를 갖는, 컴포넌트.
  24. 제21항에 있어서,
    상기 비금속 코어 영역은, 고형의 무기 유전체 재료이고,
    상기 도전성 비아의 영률은, 상기 도전성 비아에 포함된 금속과 상기 고형의 무기 유전체 재료의 영률의 50% 이하인, 컴포넌트.
  25. 제1면 및 그로부터 이격되어 있는 제2면을 가지며, 10ppm/℃ 미만의 열팽창 계수를 갖는 기판;
    상기 제1면 및 상기 제2면 사이의 방향으로 연장하는 개구; 및
    상기 개구 내에서 연장하는 도전성 비아를 포함하고,
    상기 도전성 비아는 제1 금속과는 상이한 제2 금속의 제2 금속층에 의해 실질적으로 덮여 있는 상기 제1 금속의 제1 금속 영역을 각각 포함하는 복수의 기재 입자를 포함하며, 상기 기재 입자는 서로 야금 결합하고 상기 기재 입자의 상기 제2 금속층은 상기 제1 금속 영역으로 적어도 부분적으로 확산되며, 상기 도전성 비아는 상기 도전성 비아의 부피의 10% 이상의 부피를 차지하는 간극 입자(interstitial particle)를 포함하는, 컴포넌트.
  26. 제25항에 있어서,
    상기 간극 입자는, 10ppm/℃ 미만의 열팽창 계수를 갖는, 컴포넌트.
  27. 제26항에 있어서,
    상기 도전성 비아의 영률은, 상기 도전성 비아에 포함되는 금속과 상기 간극 입자의 재료의 영률의 50% 이하인, 컴포넌트.
  28. 제25항에 있어서,
    상기 간극 입자의 적어도 일부는, 제3 금속 입자인, 컴포넌트.
  29. 제25항에 있어서,
    상기 간극 입자의 적어도 일부는, 비금속 코어 영역을 가지며,
    비금속은 실리카, 세라믹, 흑연, 그리고 중합체로 이루어진 그룹으로부터 선택되는, 컴포넌트.
  30. 제29항에 있어서,
    각각의 상기 비금속 코어 영역은, 제3 금속층에 의해 둘러싸이는, 컴포넌트.
  31. 제1항, 제4항 또는 제25항 중 어느 하나의 항에 따른 구조체와 상기 구조체에 전기적으로 연결되는 하나 이상의 다른 전자 컴포넌트를 포함하는, 시스템.
  32. 제31항에 있어서,
    상기 시스템은, 하우징을 더 포함하고,
    상기 구조체 및 상기 다른 전자 컴포넌트는, 상기 하우징에 장착되는, 시스템.
  33. 제1면 및 그로부터 이격되어 있는 제2면을 가지고, 10ppm/℃ 미만의 열팽창 계수를 가지며, 상기 제1면으로부터 상기 제2면을 향하여 연장하는 개구를 갖는 기판을 제공하는 단계;
    복수의 기재 입자를 상기 개구에 증착하는 단계로서, 각각의 상기 기재 입자는 제1 금속 영역과 상기 제1 금속 영역을 덮는 제2 금속층을 포함하고, 상기 제2 금속층은 400℃ 이하의 용융점을 가지며, 상기 제1 금속 영역은 500℃ 이상의 용융점을 갖는, 증착 단계; 및
    각각의 상기 제2 금속층이 상기 기재 입자와 서로 융합(fuse)하여 상기 개구 내에서 연장하는 연속적인 도전성 비아를 형성하도록 상기 기재 입자를 가열하는 단계로서, 상기 도전성 비아는, 결합한 기재 입자 사이에 산재되어 있으며 상기 도전성 비아의 부피의 10% 이상을 차지하는 공극을 포함하는, 가열 단계를 포함하는, 컴포넌트 제조 방법.
  34. 제33항에 있어서,
    상기 기판은, 상기 제2면에 인접한 복수의 능동 반도체 디바이스를 포함하고,
    상기 도전성 비아는, 상기 제2면에서 복수의 도전성 요소 중 하나 이상과 전기적으로 연결되는, 컴포넌트 제조 방법.
  35. 제33항에 있어서,
    상기 가열 단계 이후에, 상기 제1면을 평탄화하는 단계를 더 포함하는, 컴포넌트 제조 방법.
  36. 제33항에 있어서,
    상기 결합한 기재 입자 사이에 산재되어 있는 상기 공극의 적어도 일부에, 상기 개구 내에서 상기 제1면 및 상기 제2면 중 하나 이상으로부터 적어도 침투 깊이까지 연장하는 중합체 매질을 증착하는 단계를 더 포함하는, 컴포넌트 제조 방법.
  37. 제33항에 있어서,
    상기 결합한 기재 입자 사이에 산재되어 있는 상기 공극의 적어도 일부에, 상기 개구 내에서 상기 제1면 및 상기 제2면 중 하나 이상으로부터 적어도 침투 깊이까지 연장하는 솔더를 증착하는 단계를 더 포함하는, 컴포넌트 제조 방법.
  38. 제33항에 있어서,
    각각의 상기 제1 금속 영역은, 구리, 니켈, 알루미늄, 텅스텐, 그리고 구리를 포함하는 합금으로 이루어진 그룹으로부터 선택된 금속인, 컴포넌트 제조 방법.
  39. 제33항에 있어서,
    각각의 상기 제2 금속층은, 주석, 비스무스, 인듐, 카드뮴, 셀레늄, 아연, 그리고 그들의 합금으로 이루어진 그룹으로부터 선택된 금속인, 컴포넌트 제조 방법.
  40. 제33항에 있어서,
    각각의 상기 기재 입자는, 상기 제1 금속 영역과 상기 제2 금속층 사이에 배리어층(barrier layer)을 포함하는, 컴포넌트 제조 방법.
  41. 제33항에 있어서,
    상기 기재 입자는, 액체 캐리어 재료(liquid carrier material)로 제공되는, 컴포넌트 제조 방법.
  42. 제41항에 있어서,
    상기 기재 입자를 상기 개구에 증착하는 단계는, 디스펜싱, 잉크젯 프린팅, 레이저 프린팅, 스크린 프린팅, 또는 스텐실에 의해 수행되는, 컴포넌트 제조 방법.
  43. 제41항에 있어서,
    상기 액체 캐리어 재료는, 상기 가열 단계의 결과로서 증발하는, 컴포넌트 제조 방법.
  44. 제41항에 있어서,
    상기 액체 캐리어 재료는, 유동 성분(fluxing component)을 포함하는, 컴포넌트 제조 방법.
  45. 제44항에 있어서,
    상기 가열 단계 동안 또는 상기 가열 단계 이후에, 상기 유동 성분을 제거하기 위하여 진공 처리를 수행하는 단계를 더 포함하는, 컴포넌트 제조 방법.
  46. 제33항에 있어서,
    상기 제2 금속층은, 상기 제1 금속 영역을 덮는 이중 금속층(bi-metal layer)이고,
    상기 가열 단계는, 상기 기재 입자를 천이 액상 반응 온도(transient liquid phase reaction temperature)로 가열하며,
    각각의 제2 이중 금속층은, 상기 제1 금속 영역 주위에 저 공융점 용융물(eutectic low melt)을 형성하는, 컴포넌트 제조 방법.
  47. 제46항에 있어서,
    상기 기재 입자 중 적어도 일부의 인접한 기재 입자들의 저 공융점 용융물은, 인접한 상기 기재 이자의 제1 금속 영역으로 확산하는, 컴포넌트 제조 방법.
  48. 제46항에 있어서,
    각각의 상기 제2 이중 금속층은, 주석층과, 은, 구리, 인듐, 아연, 그리고 비스무스로 이루어진 그룹으로부터 선택된 금속을 포함하는 합금층을 포함하는, 컴포넌트 제조 방법.
  49. 제33항에 있어서,
    상기 개구는, 상기 제1면으로부터 상기 제2면을 향하여 연장하는 내면을 형성하고,
    상기 컴포넌트 제조 방법은, 상기 도전성 비아를 형성하도록 상기 기재 입자를 가열하는 단계 이전에, 상기 내면을 코팅하는 절연 유전체층을 증착하는 단계를 더 포함하는, 컴포넌트 제조 방법.
  50. 제49항에 있어서,
    상기 도전성 비아를 형성하도록 상기 기재 입자를 가열하는 단계 이전에, 상기 유전체층 위에 놓이고 상기 개구 안을 막처럼 둘러싸는(lining) 제3 금속층을 형성하는 단계를 더 포함하는, 컴포넌트 제조 방법.
  51. 제50항에 있어서,
    상기 도전성 비아를 형성하도록 상기 기재 입자를 가열하는 단계는, 상기 기재 입자의 적어도 일부를 상기 제3 금속층과 야금 결합시키는, 컴포넌트 제조 방법.
  52. 제33항에 있어서,
    상기 기재 입자를 상기 개구에 증착하는 단계는, 상기 기재 입자와 간극 입자의 혼합물을 상기 개구에 증착하는 단계를 포함하고,
    상기 간극 입자는, 상기 도전성 비아의 구조에 통합되는, 컴포넌트 제조 방법.
  53. 제52항에 있어서,
    상기 간극 입자의 적어도 일부는, 제3 금속 입자인, 컴포넌트 제조 방법.
  54. 제53항에 있어서,
    상기 간극 입자는, 은, 금, 텅스텐, 몰리브덴, 그리고 니켈로 이루어진 그룹으로부터 선택된 하나 이상의 금속을 포함하는, 컴포넌트 제조 방법.
  55. 제52항에 있어서,
    상기 간극 입자의 적어도 일부는, 비금속 코어 영역을 가지며,
    비금속은 실리카, 세라믹, 흑연, 그리고 중합체로 이루어진 그룹으로부터 선택되는, 컴포넌트 제조 방법.
  56. 제33항에 있어서,
    상기 기재 입자의 적어도 일부는, 상기 제1 금속 영역에 의해 둘러싸인 비금속 코어 영역을 더 포함하는, 컴포넌트 제조 방법.
  57. 제56항에 있어서,
    각각의 상기 비금속 코어 영역은, 실리카, 세라믹, 흑연, 그리고 중합체로 이루어진 그룹으로부터 선택된 재료인, 컴포넌트 제조 방법.
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