JP5114858B2 - 多層配線基板およびその作製方法 - Google Patents
多層配線基板およびその作製方法 Download PDFInfo
- Publication number
- JP5114858B2 JP5114858B2 JP2006087431A JP2006087431A JP5114858B2 JP 5114858 B2 JP5114858 B2 JP 5114858B2 JP 2006087431 A JP2006087431 A JP 2006087431A JP 2006087431 A JP2006087431 A JP 2006087431A JP 5114858 B2 JP5114858 B2 JP 5114858B2
- Authority
- JP
- Japan
- Prior art keywords
- metal
- multilayer wiring
- melting point
- wiring board
- particles
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 24
- 239000002184 metal Substances 0.000 claims description 77
- 229910052751 metal Inorganic materials 0.000 claims description 77
- 238000002844 melting Methods 0.000 claims description 43
- 239000002923 metal particle Substances 0.000 claims description 40
- 230000008018 melting Effects 0.000 claims description 38
- 239000010949 copper Substances 0.000 claims description 32
- 239000010931 gold Substances 0.000 claims description 28
- 238000000034 method Methods 0.000 claims description 27
- 239000002245 particle Substances 0.000 claims description 27
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 13
- 239000004020 conductor Substances 0.000 claims description 13
- 229910052718 tin Inorganic materials 0.000 claims description 9
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 7
- 229910052802 copper Inorganic materials 0.000 claims description 7
- 229910052737 gold Inorganic materials 0.000 claims description 7
- 229910052709 silver Inorganic materials 0.000 claims description 7
- 229910001128 Sn alloy Inorganic materials 0.000 claims description 6
- 238000009792 diffusion process Methods 0.000 claims description 6
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 6
- 150000002739 metals Chemical class 0.000 claims description 5
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 claims description 4
- 239000004332 silver Substances 0.000 claims description 4
- 229910000881 Cu alloy Inorganic materials 0.000 claims description 3
- 239000011248 coating agent Substances 0.000 claims 5
- 238000000576 coating method Methods 0.000 claims 5
- 239000013528 metallic particle Substances 0.000 claims 1
- 239000010410 layer Substances 0.000 description 72
- 239000000758 substrate Substances 0.000 description 17
- 229910000679 solder Inorganic materials 0.000 description 13
- 238000010586 diagram Methods 0.000 description 10
- 238000003475 lamination Methods 0.000 description 10
- 238000007747 plating Methods 0.000 description 9
- 238000010030 laminating Methods 0.000 description 7
- CURLTUGMZLYLDI-UHFFFAOYSA-N Carbon dioxide Chemical compound O=C=O CURLTUGMZLYLDI-UHFFFAOYSA-N 0.000 description 6
- 239000011889 copper foil Substances 0.000 description 6
- 229910020830 Sn-Bi Inorganic materials 0.000 description 5
- 229910018728 Sn—Bi Inorganic materials 0.000 description 5
- 238000005304 joining Methods 0.000 description 5
- 229920002799 BoPET Polymers 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 229920005989 resin Polymers 0.000 description 4
- 239000011347 resin Substances 0.000 description 4
- 229910052797 bismuth Inorganic materials 0.000 description 3
- 229910002092 carbon dioxide Inorganic materials 0.000 description 3
- 239000001569 carbon dioxide Substances 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 229910016331 Bi—Ag Inorganic materials 0.000 description 2
- 229910018104 Ni-P Inorganic materials 0.000 description 2
- 229910018536 Ni—P Inorganic materials 0.000 description 2
- 239000000853 adhesive Substances 0.000 description 2
- 230000001070 adhesive effect Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000000919 ceramic Substances 0.000 description 2
- 238000007772 electroless plating Methods 0.000 description 2
- 239000003822 epoxy resin Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 229910052745 lead Inorganic materials 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 229920000647 polyepoxide Polymers 0.000 description 2
- 229920000139 polyethylene terephthalate Polymers 0.000 description 2
- 238000002360 preparation method Methods 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 238000007650 screen-printing Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 238000005245 sintering Methods 0.000 description 2
- 239000003351 stiffener Substances 0.000 description 2
- 229910052725 zinc Inorganic materials 0.000 description 2
- 101710108306 Bifunctional dihydroflavonol 4-reductase/flavanone 4-reductase Proteins 0.000 description 1
- 229910017755 Cu-Sn Inorganic materials 0.000 description 1
- 229910017927 Cu—Sn Inorganic materials 0.000 description 1
- 101710170824 Dihydroflavonol 4-reductase Proteins 0.000 description 1
- 239000012790 adhesive layer Substances 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 238000004873 anchoring Methods 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000000052 comparative effect Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- KUNSUQLRTQLHQQ-UHFFFAOYSA-N copper tin Chemical compound [Cu].[Sn] KUNSUQLRTQLHQQ-UHFFFAOYSA-N 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- FBAFATDZDUQKNH-UHFFFAOYSA-M iron chloride Chemical compound [Cl-].[Fe] FBAFATDZDUQKNH-UHFFFAOYSA-M 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
- H05K3/4614—Manufacturing multilayer circuits by laminating two or more circuit boards the electrical connections between the circuit boards being made during lamination
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
- H01L21/486—Via connections through the substrate with or without pins
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
- H05K3/4614—Manufacturing multilayer circuits by laminating two or more circuit boards the electrical connections between the circuit boards being made during lamination
- H05K3/4617—Manufacturing multilayer circuits by laminating two or more circuit boards the electrical connections between the circuit boards being made during lamination characterized by laminating only or mainly similar single-sided circuit boards
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
- H05K3/4614—Manufacturing multilayer circuits by laminating two or more circuit boards the electrical connections between the circuit boards being made during lamination
- H05K3/462—Manufacturing multilayer circuits by laminating two or more circuit boards the electrical connections between the circuit boards being made during lamination characterized by laminating only or mainly similar double-sided circuit boards
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49822—Multilayer substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/02—Fillers; Particles; Fibers; Reinforcement materials
- H05K2201/0203—Fillers and particles
- H05K2201/0206—Materials
- H05K2201/0215—Metallic fillers
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
- H05K2201/10227—Other objects, e.g. metallic pieces
- H05K2201/10378—Interposers
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/3457—Solder materials or compositions; Methods of application thereof
- H05K3/3473—Plating of solder
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
- H05K3/4038—Through-connections; Vertical interconnect access [VIA] connections
- H05K3/4053—Through-connections; Vertical interconnect access [VIA] connections by thick-film techniques
- H05K3/4069—Through-connections; Vertical interconnect access [VIA] connections by thick-film techniques for via connections in organic insulating substrates
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Ceramic Engineering (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
- Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
Description
本発明は、多層配線基板とその作製方法に関し、特に、異なる層に形成される配線パターンをインタスティシャル・ビアホール（ＩＶＨ：Interstitial ViaHole）で接続する多層配線基板と、その作製方法に関する。
近年、ＬＳＩの微細化と高速・高周波化が進んでいる。ＬＳＩを実装するパッケージ基板にも、高密度可化と並んで、高速伝送に適した材料や構造が求められている。これまでは、高密度実装を行うために、パッケージ基板ではビルドアップ多層配線を形成したプリント基板を適用してきた。しかし、更なる配線の高密度化を行うには、配線層数を増やす必要がある。現状のビルドアップ基板では、一層ごとに作り込んでいくシーケンシャルな製造プロセスであるため、手番が長く、コストアップに繋がる。そのため、各層の配線をパラレルに形成した後に、一括で積層して手番を短縮する工法が有望である。
このような一括積層で製造される基板では、特定の層間のみを接続するインタスティシャル・ビアホール（ＩＶＨ：Interstitial Via-hole）を形成することが必須である。多層ＩＶＨ基板では、一括積層時に層間の導通を図る。従来から、積層基板間の導通を図る方法として、接着剤を硬化させる導電性ペーストを充填するタイプのもの、低融点金属を用いて拡散接合するもの、金属コアボールにはんだめっきをして充填するものが知られている。
また、ビア内の導体同士または層間接続方法として、金属粒子をパルス通電により焼結させ、ビア内の粒子同士の接続や、ランドとの層間接続を図る方法が提案されている（たとえば、特許文献１〜３参照）。さらに、スルーホールを形成した後、中央の孔中に、孔径と同様の直径を持つ金属球を充填する方法も知られている（たとえば、特許文献２参照）。
上述した従来方法のうち、接着剤を硬化させる導電性ペーストを充填するタイプのものは、一括積層される多層ＩＶＨ基板の接続が接着のみで行われるため、接続の信頼性に欠けていた。
低融点金属を用いて拡散接合する方法では、基板の熱処理温度は、プリプレグの積層温度となるところ、ほとんどの場合が２００℃前後であるため、ビアに充填する低融点金属も、融点が２００℃前後のものを用いることとなる。しかし、チップ実装時に印加される鉛フリーはんだ材料のリフロー温度である２６０℃で再溶融してしまい、銅ランドの溶食や基板反りに起因する断線などの問題が生じる。
金属コアボールにはんだをめっきして充填する方法は、ボール表面のはんだめっき厚さのコントロールが困難であり、特にボール径が小さい場合はめっき厚さを制御できず、厚くなってしまう。この場合、接合後の加熱プロセス時にはんだが再溶融し、接合信頼性に欠ける。また、ボールを充填するために、ボール径よりも数倍以上大きな孔としなければならず、ビア孔の微細化が困難である。
金属粒子をパルス通電して焼結させ、ビア内の粒子同士の接続ならびにランドとの層間接続を行う方法（特許文献１〜３）では、粒子同士の接触部分がネッキング（点接触）するだけであり、導体抵抗が大きくなってしまう。また、パルス通電を行うには、配線を経てビアに通電させるため、ビアより細い配線の場合、通電によるジュール熱で発熱し、ビアに所望の電流を印加できない場合がある。また、配線が焼き切れてしまう場合もあるため、配線形成に制限が生じる。
スルーホールを形成した後、中央の孔中に孔径と同様の直径を持つ金属球を充填する方法（特許文献４参照）では、ビア孔と同じ直径を持つ金属球を選定して充填するため、コストと手番がかかり、工業的な手法とは言えない。
特開平１１−１８６６８０号公報
特開２０００−２２３８３６号公報
特開平１１−２５１７５１号公報
特開平３−０８７０９０号公報
そこで、多層ＩＶＨ基板において、十分な接触面積を確保して低抵抗接合を実現し、一括積層後の熱処理においても再溶融することなく、接続の信頼性を向上することのできる多層配線基板とその作製方法を提供することを課題とする。
上記課題を解決するため、本発明では、多層配線を層間接続するためのビア孔内に、表面にＡｕまたはＡｇを成膜した良導体（Ｃｕ等）の金属粒子を充填し、この金属粒子とランド表面に成膜した低融点金属（Ｓｎ等）を積層時に接触させて、低融点金属を金属粒子の表面に拡散させることにより、層間接続を行う。低融点金属として、Ｓｎ-Ｂｉ-Ａｇ系はんだ等を用いることができる。
具体体には、本発明の第１の側面では、多層配線基板は、少なくとも第１配線層と第２配線層が絶縁層を介して積層された多層配線層と、前記第１配線層と第２配線層を電気的に接続する接続ビアとを有し、前記接続ビアは、
（ａ）第１の金属粒子の集合体である内部導体と、
（ｂ）前記内部導体を覆う第２の金属膜と
で構成される。
（ａ）第１の金属粒子の集合体である内部導体と、
（ｂ）前記内部導体を覆う第２の金属膜と
で構成される。
良好な実施例において、第２の金属膜の融点は、第１の金属粒子の融点よりも低い。たたえば、第１の金属粒子は、銅（Ｃｕ）または銅合金であり、第２の金属膜は、錫（Ｓｎ）または錫合金を主成分とする。
本発明の第２の側面では、多層配線基板の作製方法を提供する。この方法は、
（ａ）第１の絶縁層上に配線パターンを形成する工程と、
（ｂ）前記配線パターンのうち、ビア接続されるランド部分に、低融点金属膜を形成する工程と、
（ｃ）第２の絶縁層にビア孔を形成し、前記ビア孔に金属粒子を充填する工程と、
前記第１の絶縁層と第２の絶縁層を重ね合わせて、前記ビア孔に充填された金属粒子とランド上の低融点金属膜とを接触させ、前記低融点金属を前記ビア孔内の金属粒子表面に拡散させることによって、前記配線パターンを前記ビア孔に接続する工程と、
を含む。
（ａ）第１の絶縁層上に配線パターンを形成する工程と、
（ｂ）前記配線パターンのうち、ビア接続されるランド部分に、低融点金属膜を形成する工程と、
（ｃ）第２の絶縁層にビア孔を形成し、前記ビア孔に金属粒子を充填する工程と、
前記第１の絶縁層と第２の絶縁層を重ね合わせて、前記ビア孔に充填された金属粒子とランド上の低融点金属膜とを接触させ、前記低融点金属を前記ビア孔内の金属粒子表面に拡散させることによって、前記配線パターンを前記ビア孔に接続する工程と、
を含む。
上述した構成および方法では、配線ルールに制限がなく、また、ビア内の粒子同士を低融点金属の拡散で接合するため、面接触となり、低抵抗接合を実現することができる。
また、ビアに充填した金属粒子の表面に低融点金属が拡散して入り込むので、アンカー効果が発現し、接続信頼性を向上させることができる。
以下、図面を参照して、本発明の実施形態に係る多層配線基板と、その作製方法を説明する。
図１は、本発明の基本構成を説明するための概略図である。多層配線基板１は、たとえば、第１多層配線層１０と第２多層配線層３０を、接続層２０で接続する。接続層２０には、レーザ等によりビア孔（付図示）が形成されており、ビア孔内には、表面に金（Ａｕ）または銀（Ａｇ）を成膜した良電導の金属粒子２２が充填されている。図１の例では、銅（Ｃｕ）粒子を金（Ａｕ）でコートしたものを用い、便宜上、ＡｕコートＣｕボール２２と称する。ＡｕコートＣｕボールの直径は、５μｍ〜１５μｍ、平均粒径は約１０μｍである。
一方、第１多層配線層１０および第２多層配線層３０は、それぞれ絶縁樹脂層１１，３１上に形成された配線パターン１２，３２を有する。配線パターン１２、３２上の、ビア接続を行う部分がランド１２，３２となる。ランド１２、３２の表面に、錫（Ｓｎ）に代表される低融点金属膜１３，３３が形成されている。低融点金属膜１３，３３は、たとえばＳｎ−Ｂｉ−Ａｇ系はんだ膜である。
積層時に、ビア孔に充填された金属粒子（ＡｕコートＣｕボール）２２と、Ｓｎ系低融点金属膜１３、３３を接触させて低温加熱する。これにより、低融点金属１３，３３が金属粒子２２の表面に拡散して、電気的に層間接続を行う。すなわち、図１の右図に示すように、第１多層配線層１０のランド１３と、第２多層配線層３０のランド３３とが、接合ビア２５で層間接続される構造となる。接合ビア２５は、内部がＣｕ等の良電導体の金属粒子、その表面がＳｎ等の低融点金属に表面皮膜を構成していたＡｕが拡散した接合膜となっている。また、Ｃｕ粒子の一部表面は、Ｓｎ等の低融点金属との合金（Ｃｕ−Ｓｎ）を構成する。
この構成では、パルス通電の必要がないので、配線ルールに制限がない。また、ビア内の金属粒子同士の接合を金属粒子表面に拡散してきた低融点金属で行うため、面接触となり、低抵抗の接合を実現できる。
さらに、電気的に層間接続を行う低融点金属１３，３３が、ランド１２，３２と同じ面積にあるため、接合ビア２５とランド１２，３２との接続界面が大きくなる。しかも、ビア孔に充填した金属粒子は凹凸を構成し、ランドに形成した低融点金属１３，３３がその凹凸に入り込んで密着力を高めるというアンカー効果が発現し、接続の信頼性を向上することができる。
図２〜図５を参照して、図１の手法を用いた実施例１を説明する。実施例１では、両面多層配線層をＩＶＨ接合する。図２および図３は、両面多層配線層１０（または３０）の作製工程を、図４は接合層２０の作製工程を、図５はこれらの接合工程を示す。
まず、図２（ａ）に示すように、サイズ３４０×５１０ｍｍ、厚さ６０μｍのプリプレグ５１の両面に、厚さ１８μｍの電解銅箔５２を真空プレス（２００℃、３ＭＰａ）によって貼り付け、両面銅張板を作製する。
次に、図２（ｂ）に示すように、いわゆるサブトラクティブ法で両面にＬ／Ｓ＝５０／５０μｍの配線パターン５２ｐを形成する。具体的には、銅箔５２にドライフィルムレジスト（ＤＦＲ）をラミネートし、露光・現像によりパターニングを行ってエッチングマスク（付図示）を形成する。銅箔５２を、塩化鉄を含むエッチャントでウェットエッチングした後、ＤＦＲを剥離して、配線パターン５２ｐを形成する。
次に、図２（ｃ）に示すように、裏面にＤＦＲをラミネートして保護層５５を形成してから、プリプレグ５１の所定の位置に、表面側より炭酸ガスレーザによってブラインドビアとなる直径１００μｍのビア孔５６を開口する。
次に、図２（ｄ）に示すように、デスミア後、無電解銅めっきを行い、表面にシード層５７を形成する。
次に、図３（ｅ）に示すように、シード層５７上にＤＦＲ５８をラミネートし、ビア孔５６を露出させる開口５９が形成されるようにパターニングを行う。
次に、図３（ｆ）に示すように、ビア孔５６内に、電解銅めっきによって充填ビア６２を形成する。
次に、図３（ｇ）に示すように、表面および裏面のＤＦＲ５８，５５を剥離し、めっきシード層５７をエッチングして、配線パターン５２ｐ、６２を完成させる。
最後に、図３（ｈ）に示すように、スクリーン印刷により、ビア接続を行うランド６２上にＳｎ-Ｂｉを主成分とするはんだペースト６３を印刷する。これにより、ビア接続部分に、導体層２層分のレイヤ６２，６３を形成する。なお、両面多層配線層１０または３０には、たとえばレーザ加工時に、図示しない位置に、貼り合わせ用のアライメントマークが形成されている。
図４は、接続層の作製工程を示す。まず、図４（ａ）に示すように、厚さ６０μｍのプリプレグ２１を準備し、図４（ｂ）に示すように、プリプレグ２１の両面に、ＰＥＴの保護フィルム２３を貼り付ける。
次に、図４（ｃ）に示すように、炭酸ガスレーザによって直径１００μｍの貫通孔２４を開口する。
次に、図４（ｄ）に示すように、貫通孔２４内に、表面にＡｕコートがされたＣｕ粒子２２をスキージングで充填する。Ｃｕ粒子の表面は、無電解Ａｕめっきが約０．０７μｍの膜厚で成膜されており、Ｃｕ粒子の平均粒径は約１０μｍである。
最後に、図４（ｅ）に示すように、両面のＰＥＴフィルム２３を剥離して、接合層２０を完成する。接合層２０にも、図示しない位置に、レーザ加工により貼り合わせ用のアライメントマークが形成されている。
図５は、図２および図３で作製した両面多層配線層１０，３０を、図４で作製した接合層２０によって積層一体化する工程を示す。まず、図５（ａ）に示すように、各シート、すなわち両面多層配線層１０，３０および接合層２０に形成したアライメントマーク（不図示）を用い、セラミックシートを積層する認識積層装置を用いて、位置合わせを行う。
次に、図５（ｂ）に示すように、１２０℃、１ＭＰａで仮積層を行う。この段階で、任意の層数で積層できる。実施例では、位置合わせを繰り返して配線層が３０層となるように積層を行った。（図４では、２層のみを図示している。）
その後、図５（ｃ）に示すように、真空プレスを用いて２００℃、３ＭＰａで本積層して、多層配線基板１Ａを完成する。この低温真空プレスで、ランド５２ｐ、６２上に形成されたＳｎ−Ｂｉはんだ６３が、Ｃｕ粒子２２の表面に拡散して、Ｃｕ粒子間を密着接合するとともに、ランド５２ｐ、６２を電気接続する接合ビア６５が形成される。接合ビア６５の内部はＣｕ粒子であるが、その表面は、Ａｕ中にＳｎ、Ｂｉが拡散した低融点金属膜である。
その後、図５（ｃ）に示すように、真空プレスを用いて２００℃、３ＭＰａで本積層して、多層配線基板１Ａを完成する。この低温真空プレスで、ランド５２ｐ、６２上に形成されたＳｎ−Ｂｉはんだ６３が、Ｃｕ粒子２２の表面に拡散して、Ｃｕ粒子間を密着接合するとともに、ランド５２ｐ、６２を電気接続する接合ビア６５が形成される。接合ビア６５の内部はＣｕ粒子であるが、その表面は、Ａｕ中にＳｎ、Ｂｉが拡散した低融点金属膜である。
なお、図示はしないが、実際の製品への適用では、多層配線基板１Ａの表面に、公知の手法で表面電極を形成し、パッケージサイズに切断する。たとえば、多層配線基板１の両面に、ソルダーレジストを成膜してフォトリソプロセスで電極部分を開口し、開口内に、Ｎｉ−Ｐを３μｍ、Ａｕを０．１μｍ無電解めっきで形成して、表面電極を形成することができる。切断したパッケージ基板に、厚さ３ｍｍのＬＳＩチップをはんだ接合し、チップと基板の間を絶縁樹脂で封止し、スティフナとヒートシンクを取り付けて半導体パッケージが完成する。
図６〜８を参照して、実施例２を説明する。実施例２では、片面配線層を接合して多層配線基板を作製する。
まず、図６（ａ）に示すように、サイズ３４０×５１０ｍｍ、厚さ０．０８ｍｍのプリプレグ７１の片面に、厚さ１８μｍの電解銅箔７２を真空プレスによって貼り付け、片面銅張板を作製する。
次に、図６（ｂ）に示すように、銅箔７２に図示しないドライフィルムレジスト（ＤＦＲ）をラミネートし、露光・現像してパターニングを行い、銅箔をウェットエッチングした後、ＤＦＲを剥離して、いわゆるサブトラクティブ法でＬ／Ｓ＝５０／５０μｍの配線パターン７２ｐを形成する。この配線パターン７２ｐは、ビア接続用のランドとなる。
次に、図６（ｃ）に示すように、上述したシートのパターン形成面と逆側の面に、厚さ３０μｍの半硬化（Ｂステージ）のエポキシ樹脂シート７４を真空ラミネータによって貼り付ける。エポキシ樹脂シート７４の表面に、さらにＰＥＴフィルム７５を貼り付ける。このＰＥＴフィルム７５が、後続の工程における保護フィルムとなる。
次に、図６（ｄ）に示すように、ＰＥＴ７５の側から、裏面配線パターン７２ｐのランドに到達する直径１００μｍのビア孔７７を、炭酸ガスレーザを用いて形成する。図示はしないが、このとき、貼り合わせ用のアライメントマークを形成してもよい。
次に、図７（ｅ）に示すように、配線パターン７２ｐのランド上に、スクリーン印刷により、Ｓｎ-Ｂｉを主成分とするはんだペースト７３を印刷する。
次に、図７（ｆ）に示すように、ビア孔７７に、表面をＡｕコートしたＣｕ粒子２２を、スキージングで充填する。Ｃｕ粒子の表面には、無電解Ａｕめっきが約０．０７μｍの膜厚で成膜されており、Ｃｕ粒子の平均粒は約１０μｍである。
次に、図７（ｇ）に示すように、ＰＥＴフィルム７５を剥離し、各層毎に配線パターン７２ｐの形成とビア材料２２の充填を終えた片面配線シートを作製する。
図８は、図６および図７で形成した片面多層配線シートを積層一体化する工程を示す。まず、図８（ａ）に示すように、上記した各片面多層配線シートに形成したアライメントマークを用い、セラミックシートを積層する認識積層装置を用いて、位置合わせを行う。
次に、図８（ｂ）に示すように、１２０℃、１ＭＰａで仮積層を行う。任意の層数で積層できるが、ここでは位置合わせを繰り返して３０層の積層を行う。
最後に、図８（ｃ）に示すように、真空プレスを用いて２００℃、３ＭＰａで本積層して、多層配線基板１Ｂが完成する。低温真空プレスにより、ランド７２ｐ上に形成されたＳｎ−Ｂｉはんだ７３が、Ｃｕ粒子２２の表面のＡｕ膜内に拡散して、Ｃｕ粒子間を密着接合するとともに、ランド７２ｐを電気接続する接合ビア７５が形成される。接合ビア７５の内部はＣｕ粒子であるが、その表面は、Ａｕ中にＳｎ、Ｂｉが拡散接合した低融点金属膜である。
図示はしないが、実際の製品への適用では、さらに、多層配線基板１Ｂの両面にソルダーレジストを成膜してフォトリソプロセスで電極部分を開口し、これにＮｉ−Ｐを３μｍ、Ａｕを０．１μｍ無電解めっきで成膜して、表面電極を形成する。これをパッケージサイズに切断してパッケージ基板とする。パッケージ基板に、厚さ０．３ｍｍのＬＳＩチップをはんだ接合し、チップと基板の間を絶縁樹脂で封止し、スティフナとヒートシンクを取り付けて半導体パッケージが完成する。
図９は、本発明の効果を説明するための図である。本発明の手法により、Ｃｕ粒子表面のＡｕコートに低融点金属を拡散させて密着接合した接合ビアのビア内の金属含有量（ｖｏｌ％）と、見かけの比抵抗（Ω・ｃｍ）を測定した。比較例として、従来技術（特許文献１）のようにビア孔に充填した金属粒子をパルス通電で焼結させた接合ビアのビア内金属含有量と見かけの比抵抗を算出した。
特許文献１では、ビア内の金属成分が６０ｖｏｌ％と換算される。そして、特許文献１では、金属粒子は点接触でビア内に存在し、この接触面積比は粒子径の０．１〜０．９である。ビア内でのＣｕ粒子がマトリックスとして構成できる体積比は５０％以上である。それよりも焼結を進行させてしまうと、金属粒子が分散してしまい、点接触となる。このため、比抵抗が大きくなり、最小の比抵抗が６．１Ω・ｃｍと、理論値の３．６倍となる。
これに対し、実施例１または２で、ビア内に充填される最終的な金属ペーストの量は１００ｖｏｌ％であり、実施例でのビア導体の比抵抗は、３Ω・ｃｍと約１／２であり、ビア抵抗が半分に低減されることがわかる。
さらに、特許文献１では、ビア内の導体の割合が６０％であるため、ビアとランドの接触面積も６０％にしかならず、接続強度も実施例の０．６倍程度しか得られない。これに対し、実施例１および２では、ビアとランドの接触面積が１００％であり、基板厚さ方向の引張応力に対して十分な機械的強度を備える。
以上のように、実施例では、ビア導体抵抗が従来よりも半減した低抵抗ビアが形成でき、かつ、基板厚さ方向の引張応力に対して、接続強度が１．５倍以上となるため、電気的にも機械的にもビア接続の信頼性が格段に向上した多層配線基板を得ることができる。
なお、実施例では、低融点金属ペーストにＳｎ−Ｂｉを用いたが、これに限定されず、たとえば、Ｓｎに、Ｐｂ、Ｚｎ、Ａｇ等を添加したものを用いてもよい。
また、実施例では、ビア孔の直径を１００μｍとしたが、それ以下の直径、たとえば５０μｍのビア孔をレーザドリルで形成してもよい。この場合、充填する金属粒子の平均径を５μｍ程度とするのが望ましい。
また、金属粒子に施すＡｕコートの膜厚も、０．０３μｍ〜０．１μｍの範囲で適宜選択することができる。
最後に、以上の記載に対して、以下の付記を添付する。
（付記１） 少なくとも第１配線層と第２配線層が絶縁層を介して積層された多層配線層と、
前記第１配線層と第２配線層を電気的に接続する接続ビアと
を有し、前記接続ビアは、第１の金属粒子の集合体である内部導体と、前記内部導体を覆う第２の金属膜とで構成されることを特徴とする多層配線基板。
（付記２） 前記第２の金属膜の融点は、前記第１の金属粒子の融点よりも低いことを特徴とする付記１に記載の多層配線基板。
（付記３） 前記第１の金属粒子は、銅（Ｃｕ）または銅合金であり、前記第２の金属膜は、錫（Ｓｎ）または錫合金を主成分とすることを特徴とする付記１に記載の多層配線基板。
（付記４） 前記第２の金属膜を構成する錫合金は、錫（Ｓｎ）に、Ｂｉ，Ｐｂ，Ｚｎ，Ａｇの少なくとも１種類の金属元素が添加されていることを特徴とする付記３に記載の多層配線基板。
（付記５） 前記第１の金属粒子の直径は、５μｍ〜１５μｍであることを特徴とする付記１に記載の多層配線基板。
（付記６） 前記第２の金属膜には、金（Ａｕ）が拡散していることを特徴とする付記１〜５のいずれかに記載の多層配線基板。
（付記７） 前記絶縁層は、樹脂絶縁層であることを特徴とする付記１に記載の多層配線基板。
（付記８） 第１の絶縁層上に配線パターンを形成する工程と、
前記配線パターンのうち、ビア接続されるランド部分に、低融点金属膜を形成する工程と、
第２の絶縁層にビア孔を形成し、前記ビア孔に金属粒子を充填する工程と、
前記第１の絶縁層と第２の絶縁層を重ね合わせて、前記ビア孔に充填された金属粒子とランド上の低融点金属膜とを接触させ、前記低融点金属を前記ビア孔内の金属粒子表面に拡散させることによって、前記配線パターンを前記ビア孔に接続する工程と、
を含むことを特徴とする多層配線基板の作製方法。
（付記９） 前記金属粒子は、その表面に金（Ａｕ）または銀（Ａｇ）の皮膜を有することを特徴とする付記８に記載の多層配線基板の作製方法。
（付記１０） 前記低融点金属膜を、錫または錫合金で形成することを特徴とする付記８に記載の多層配線基板の作製方法。
（付記１１） 前記拡散接続する工程は、２００℃での真空プレスを含むことを特徴とする付記８に記載の多層配線基板の作製方法。
（付記１２） 前記第１の絶縁膜上の配線パターンは片面配線パターンであり、
前記第１の絶縁層に、前記ランド部分に到達する第２のビア孔を形成する工程と、
前記第２のビア孔に、前記金属粒子を充填する工程と
をさらに含むことを特徴とする付記８に記載の多層配線基板の作製方法。
（付記１３） 前記金属粒子の平均直径は１０μｍ以下であることを特徴とする付記８に記載の多層配線基板の作製方法。
（付記１） 少なくとも第１配線層と第２配線層が絶縁層を介して積層された多層配線層と、
前記第１配線層と第２配線層を電気的に接続する接続ビアと
を有し、前記接続ビアは、第１の金属粒子の集合体である内部導体と、前記内部導体を覆う第２の金属膜とで構成されることを特徴とする多層配線基板。
（付記２） 前記第２の金属膜の融点は、前記第１の金属粒子の融点よりも低いことを特徴とする付記１に記載の多層配線基板。
（付記３） 前記第１の金属粒子は、銅（Ｃｕ）または銅合金であり、前記第２の金属膜は、錫（Ｓｎ）または錫合金を主成分とすることを特徴とする付記１に記載の多層配線基板。
（付記４） 前記第２の金属膜を構成する錫合金は、錫（Ｓｎ）に、Ｂｉ，Ｐｂ，Ｚｎ，Ａｇの少なくとも１種類の金属元素が添加されていることを特徴とする付記３に記載の多層配線基板。
（付記５） 前記第１の金属粒子の直径は、５μｍ〜１５μｍであることを特徴とする付記１に記載の多層配線基板。
（付記６） 前記第２の金属膜には、金（Ａｕ）が拡散していることを特徴とする付記１〜５のいずれかに記載の多層配線基板。
（付記７） 前記絶縁層は、樹脂絶縁層であることを特徴とする付記１に記載の多層配線基板。
（付記８） 第１の絶縁層上に配線パターンを形成する工程と、
前記配線パターンのうち、ビア接続されるランド部分に、低融点金属膜を形成する工程と、
第２の絶縁層にビア孔を形成し、前記ビア孔に金属粒子を充填する工程と、
前記第１の絶縁層と第２の絶縁層を重ね合わせて、前記ビア孔に充填された金属粒子とランド上の低融点金属膜とを接触させ、前記低融点金属を前記ビア孔内の金属粒子表面に拡散させることによって、前記配線パターンを前記ビア孔に接続する工程と、
を含むことを特徴とする多層配線基板の作製方法。
（付記９） 前記金属粒子は、その表面に金（Ａｕ）または銀（Ａｇ）の皮膜を有することを特徴とする付記８に記載の多層配線基板の作製方法。
（付記１０） 前記低融点金属膜を、錫または錫合金で形成することを特徴とする付記８に記載の多層配線基板の作製方法。
（付記１１） 前記拡散接続する工程は、２００℃での真空プレスを含むことを特徴とする付記８に記載の多層配線基板の作製方法。
（付記１２） 前記第１の絶縁膜上の配線パターンは片面配線パターンであり、
前記第１の絶縁層に、前記ランド部分に到達する第２のビア孔を形成する工程と、
前記第２のビア孔に、前記金属粒子を充填する工程と
をさらに含むことを特徴とする付記８に記載の多層配線基板の作製方法。
（付記１３） 前記金属粒子の平均直径は１０μｍ以下であることを特徴とする付記８に記載の多層配線基板の作製方法。
１ 多層配線基板
１０、３０ 多層配線層
１１、２１、３１、５１，７１ 絶縁層
１２、３２、５２ｐ、６２、７２ｐ 配線パターン（ランド）
１３、３３、６３、７３ 低融点金属
２０ 接着層
２２ ＡｕコードＣｕ粒子（金属粒子）
２５、６５、７５ 接合ビア
１０、３０ 多層配線層
１１、２１、３１、５１，７１ 絶縁層
１２、３２、５２ｐ、６２、７２ｐ 配線パターン（ランド）
１３、３３、６３、７３ 低融点金属
２０ 接着層
２２ ＡｕコードＣｕ粒子（金属粒子）
２５、６５、７５ 接合ビア
Claims (10)
- 少なくとも第１配線層と第２配線層が絶縁層を介して積層された多層配線層と、
前記第１配線層と第２配線層を電気的に接続する接続ビアと
を有し、前記接続ビアは、第１金属の粒子の集合体である内部導体と、前記接続ビアの長さの全体にわたって前記内部導体を覆う第２金属の接合膜とを含み、
前記第２金属は、前記第１金属の粒子の表面皮膜を構成していた前記第１金属と異なる種類の金属と、前記第１金属の融点よりも低くかつ前記第１金属と異なる種類の金属の融点よりも低い融点の低融点金属とが拡散した膜である
ことを特徴とする多層配線基板。 - 前記第２金属の融点は、前記第１金属の融点よりも低いことを特徴とする請求項１に記載の多層配線基板。
- 前記第１金属は、銅（Ｃｕ）または銅合金であり、前記第２金属は、錫（Ｓｎ）または錫合金を主成分とすることを特徴とする請求項１に記載の多層配線基板。
- 前記第１金属の粒子の直径は、５μｍ〜１５μｍであることを特徴とする請求項１に記載の多層配線基板。
- 前記第１金属と異なる種類の金属として、金（Ａｕ）または銀（Ａｇ）が前記第２金属の接合膜中に拡散していることを特徴とする請求項１〜４のいずれかに記載の多層配線基板。
- 第１の絶縁層上に配線パターンを形成する工程と、
前記配線パターンのうち、ビア接続されるランド部分に、低融点金属膜を形成する工程と、
第２の絶縁層に第１のビア孔を形成し、前記第１のビア孔に、第１金属の粒子の表面を前記第１金属と異なる金属で皮膜した金属粒子を充填する工程と、
前記第１の絶縁層と前記第２の絶縁層を重ね合わせて、前記第１のビア孔に充填された前記金属粒子と前記ランド上の前記低融点金属膜とを接触させ、前記低融点金属を前記第１のビア孔の長さ全体にわたって前記金属粒子の前記皮膜中に拡散させることによって、前記配線パターンを前記第１のビア孔に接続する工程と、
を含み、前記低融点金属の融点は、前記第１金属の融点及び前記皮膜を構成する前記第１金属と異なる金属の融点よりも低いことを特徴とする多層配線基板の作製方法。 - 前記金属粒子の前記皮膜は、金（Ａｕ）または銀（Ａｇ）の皮膜であることを特徴とする請求項６に記載の多層配線基板の作製方法。
- 前記低融点金属膜を、錫または錫合金で形成することを特徴とする請求項６に記載の多層配線基板の作製方法。
- 前記拡散接続する工程は、２００℃での真空プレスを含むことを特徴とする請求項６に記載の多層配線基板の作製方法。
- 前記第１の絶縁層上の配線パターンは片面配線パターンであり、
前記第１の絶縁層に、前記ランド部分に到達する第２のビア孔を形成する工程と、
前記第２のビア孔に、前記金属粒子を充填する工程と
をさらに含むことを特徴とする請求項６に記載の多層配線基板の作製方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006087431A JP5114858B2 (ja) | 2006-03-28 | 2006-03-28 | 多層配線基板およびその作製方法 |
| US11/474,453 US8158503B2 (en) | 2006-03-28 | 2006-06-26 | Multilayer interconnection substrate and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006087431A JP5114858B2 (ja) | 2006-03-28 | 2006-03-28 | 多層配線基板およびその作製方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2007266183A JP2007266183A (ja) | 2007-10-11 |
| JP5114858B2 true JP5114858B2 (ja) | 2013-01-09 |
Family
ID=38559723
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006087431A Expired - Fee Related JP5114858B2 (ja) | 2006-03-28 | 2006-03-28 | 多層配線基板およびその作製方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US8158503B2 (ja) |
| JP (1) | JP5114858B2 (ja) |
Families Citing this family (50)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7928577B2 (en) * | 2008-07-16 | 2011-04-19 | Micron Technology, Inc. | Interconnect structures for integration of multi-layered integrated circuit devices and methods for forming the same |
| US9536815B2 (en) | 2009-05-28 | 2017-01-03 | Hsio Technologies, Llc | Semiconductor socket with direct selective metalization |
| WO2010147939A1 (en) | 2009-06-17 | 2010-12-23 | Hsio Technologies, Llc | Semiconductor socket |
| US8955215B2 (en) | 2009-05-28 | 2015-02-17 | Hsio Technologies, Llc | High performance surface mount electrical interconnect |
| WO2011139619A1 (en) | 2010-04-26 | 2011-11-10 | Hsio Technologies, Llc | Semiconductor device package adapter |
| US9276336B2 (en) | 2009-05-28 | 2016-03-01 | Hsio Technologies, Llc | Metalized pad to electrical contact interface |
| WO2011153298A1 (en) | 2010-06-03 | 2011-12-08 | Hsio Technologies, Llc | Electrical connector insulator housing |
| WO2010141303A1 (en) | 2009-06-02 | 2010-12-09 | Hsio Technologies, Llc | Resilient conductive electrical interconnect |
| US9930775B2 (en) | 2009-06-02 | 2018-03-27 | Hsio Technologies, Llc | Copper pillar full metal via electrical circuit structure |
| US9196980B2 (en) | 2009-06-02 | 2015-11-24 | Hsio Technologies, Llc | High performance surface mount electrical interconnect with external biased normal force loading |
| WO2010141311A1 (en) | 2009-06-02 | 2010-12-09 | Hsio Technologies, Llc | Compliant printed circuit area array semiconductor device package |
| US8525346B2 (en) * | 2009-06-02 | 2013-09-03 | Hsio Technologies, Llc | Compliant conductive nano-particle electrical interconnect |
| US8789272B2 (en) | 2009-06-02 | 2014-07-29 | Hsio Technologies, Llc | Method of making a compliant printed circuit peripheral lead semiconductor test socket |
| US8912812B2 (en) | 2009-06-02 | 2014-12-16 | Hsio Technologies, Llc | Compliant printed circuit wafer probe diagnostic tool |
| WO2013036565A1 (en) | 2011-09-08 | 2013-03-14 | Hsio Technologies, Llc | Direct metalization of electrical circuit structures |
| US9232654B2 (en) | 2009-06-02 | 2016-01-05 | Hsio Technologies, Llc | High performance electrical circuit structure |
| US9276339B2 (en) | 2009-06-02 | 2016-03-01 | Hsio Technologies, Llc | Electrical interconnect IC device socket |
| WO2010147934A1 (en) | 2009-06-16 | 2010-12-23 | Hsio Technologies, Llc | Semiconductor die terminal |
| WO2010141264A1 (en) | 2009-06-03 | 2010-12-09 | Hsio Technologies, Llc | Compliant wafer level probe assembly |
| US8618649B2 (en) | 2009-06-02 | 2013-12-31 | Hsio Technologies, Llc | Compliant printed circuit semiconductor package |
| WO2011002709A1 (en) | 2009-06-29 | 2011-01-06 | Hsio Technologies, Llc | Compliant printed circuit semiconductor tester interface |
| US8928344B2 (en) | 2009-06-02 | 2015-01-06 | Hsio Technologies, Llc | Compliant printed circuit socket diagnostic tool |
| WO2010141297A1 (en) | 2009-06-02 | 2010-12-09 | Hsio Technologies, Llc | Compliant printed circuit wafer level semiconductor package |
| US9320133B2 (en) | 2009-06-02 | 2016-04-19 | Hsio Technologies, Llc | Electrical interconnect IC device socket |
| WO2010141298A1 (en) | 2009-06-02 | 2010-12-09 | Hsio Technologies, Llc | Composite polymer-metal electrical contacts |
| WO2012074963A1 (en) | 2010-12-01 | 2012-06-07 | Hsio Technologies, Llc | High performance surface mount electrical interconnect |
| US8955216B2 (en) | 2009-06-02 | 2015-02-17 | Hsio Technologies, Llc | Method of making a compliant printed circuit peripheral lead semiconductor package |
| WO2014011226A1 (en) | 2012-07-10 | 2014-01-16 | Hsio Technologies, Llc | Hybrid printed circuit assembly with low density main core and embedded high density circuit regions |
| US8988093B2 (en) | 2009-06-02 | 2015-03-24 | Hsio Technologies, Llc | Bumped semiconductor wafer or die level electrical interconnect |
| US8987886B2 (en) | 2009-06-02 | 2015-03-24 | Hsio Technologies, Llc | Copper pillar full metal via electrical circuit structure |
| US8610265B2 (en) | 2009-06-02 | 2013-12-17 | Hsio Technologies, Llc | Compliant core peripheral lead semiconductor test socket |
| US9613841B2 (en) | 2009-06-02 | 2017-04-04 | Hsio Technologies, Llc | Area array semiconductor device package interconnect structure with optional package-to-package or flexible circuit to package connection |
| US9318862B2 (en) | 2009-06-02 | 2016-04-19 | Hsio Technologies, Llc | Method of making an electronic interconnect |
| US9414500B2 (en) | 2009-06-02 | 2016-08-09 | Hsio Technologies, Llc | Compliant printed flexible circuit |
| US8981568B2 (en) | 2009-06-16 | 2015-03-17 | Hsio Technologies, Llc | Simulated wirebond semiconductor package |
| US8984748B2 (en) | 2009-06-29 | 2015-03-24 | Hsio Technologies, Llc | Singulated semiconductor device separable electrical interconnect |
| DE102009028744A1 (de) * | 2009-08-20 | 2011-03-31 | Semikron Elektronik Gmbh & Co. Kg | Verfahren zur Herstellung einer elektrischen Verbindung zwischen Leiterplatten |
| JP2011096900A (ja) * | 2009-10-30 | 2011-05-12 | Fujitsu Ltd | 導電体およびプリント配線板並びにそれらの製造方法 |
| US9350093B2 (en) | 2010-06-03 | 2016-05-24 | Hsio Technologies, Llc | Selective metalization of electrical connector or socket housing |
| US8758067B2 (en) | 2010-06-03 | 2014-06-24 | Hsio Technologies, Llc | Selective metalization of electrical connector or socket housing |
| US10159154B2 (en) | 2010-06-03 | 2018-12-18 | Hsio Technologies, Llc | Fusion bonded liquid crystal polymer circuit structure |
| US9689897B2 (en) | 2010-06-03 | 2017-06-27 | Hsio Technologies, Llc | Performance enhanced semiconductor socket |
| US8518826B2 (en) * | 2010-07-13 | 2013-08-27 | Lam Research Corporation | Metallization processes, mixtures, and electronic devices |
| US8723049B2 (en) * | 2011-06-09 | 2014-05-13 | Tessera, Inc. | Low-stress TSV design using conductive particles |
| US9761520B2 (en) | 2012-07-10 | 2017-09-12 | Hsio Technologies, Llc | Method of making an electrical connector having electrodeposited terminals |
| US10667410B2 (en) | 2013-07-11 | 2020-05-26 | Hsio Technologies, Llc | Method of making a fusion bonded circuit structure |
| US10506722B2 (en) | 2013-07-11 | 2019-12-10 | Hsio Technologies, Llc | Fusion bonded liquid crystal polymer electrical circuit structure |
| KR20160046621A (ko) | 2014-10-21 | 2016-04-29 | 삼성전자주식회사 | 반도체 칩 패키지 테스트용 테스트 소켓 및 이의 제조 방법 |
| US9559447B2 (en) | 2015-03-18 | 2017-01-31 | Hsio Technologies, Llc | Mechanical contact retention within an electrical connector |
| WO2023179845A1 (en) * | 2022-03-22 | 2023-09-28 | Huawei Digital Power Technologies Co., Ltd. | Semiconductor power entity and method for producing such entity by hybrid bonding |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0387090A (ja) | 1989-08-30 | 1991-04-11 | Fujitsu Ltd | 中空プリント基板の製造方法 |
| JP2664878B2 (ja) * | 1994-01-31 | 1997-10-22 | インターナショナル・ビジネス・マシーンズ・コーポレイション | 半導体チップパッケージおよびその製造方法 |
| JPH11186680A (ja) | 1997-12-24 | 1999-07-09 | Kyocera Corp | 配線基板 |
| JP3574738B2 (ja) * | 1998-01-29 | 2004-10-06 | 京セラ株式会社 | 配線基板 |
| JP3595152B2 (ja) | 1998-02-27 | 2004-12-02 | 京セラ株式会社 | 配線基板およびその製造方法 |
| JP2000223836A (ja) | 1999-01-28 | 2000-08-11 | Kyocera Corp | 多層配線基板およびその製造方法 |
| JP2001237512A (ja) * | 1999-12-14 | 2001-08-31 | Nitto Denko Corp | 両面回路基板およびこれを用いた多層配線基板ならびに両面回路基板の製造方法 |
| US6871396B2 (en) * | 2000-02-09 | 2005-03-29 | Matsushita Electric Industrial Co., Ltd. | Transfer material for wiring substrate |
| EP1213952A3 (en) * | 2000-12-05 | 2004-06-30 | Matsushita Electric Industrial Co., Ltd. | Circuit substrate and manufacturing method thereof |
| JP3473601B2 (ja) * | 2000-12-26 | 2003-12-08 | 株式会社デンソー | プリント基板およびその製造方法 |
| JP2002217510A (ja) * | 2001-01-15 | 2002-08-02 | Matsushita Electric Ind Co Ltd | 基板の接続構造とその製造方法 |
| JP4161605B2 (ja) * | 2002-04-03 | 2008-10-08 | 松下電器産業株式会社 | プリント配線板とその製造方法 |
| US7367116B2 (en) * | 2003-07-16 | 2008-05-06 | Matsushita Electric Industrial Co., Ltd. | Multi-layer printed circuit board, and method for fabricating the same |
-
2006
- 2006-03-28 JP JP2006087431A patent/JP5114858B2/ja not_active Expired - Fee Related
- 2006-06-26 US US11/474,453 patent/US8158503B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US8158503B2 (en) | 2012-04-17 |
| JP2007266183A (ja) | 2007-10-11 |
| US20070232059A1 (en) | 2007-10-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5114858B2 (ja) | 多層配線基板およびその作製方法 | |
| JP4427874B2 (ja) | 多層配線板の製造方法および多層配線板 | |
| JP3906225B2 (ja) | 回路基板、多層配線板、回路基板の製造方法および多層配線板の製造方法 | |
| JP4945974B2 (ja) | 部品内蔵配線板 | |
| JP4538486B2 (ja) | 多層基板およびその製造方法 | |
| JP2001237512A (ja) | 両面回路基板およびこれを用いた多層配線基板ならびに両面回路基板の製造方法 | |
| JP4201436B2 (ja) | 多層配線基板の製造方法 | |
| JP5271627B2 (ja) | 多層プリント配線板 | |
| US20050011677A1 (en) | Multi-layer flexible printed circuit board, and method for fabricating it | |
| JP4918780B2 (ja) | 多層配線基板の製造方法、ならびに半導体装置 | |
| JPH11204939A (ja) | 多層回路基板及びその製造方法 | |
| JPH10190232A (ja) | 多層配線基板及びその製造方法 | |
| JP5095952B2 (ja) | 多層配線基板及びその製造方法 | |
| JP2833642B2 (ja) | 多層配線基板及びその製造方法 | |
| JP2014204088A (ja) | 多層配線基板およびその製造方法 | |
| WO1995013901A1 (en) | Metallurgically bonded polymer vias | |
| JP2011014584A (ja) | プリント配線板とその製造方法 | |
| JP5439165B2 (ja) | 多層配線板及びその製造方法 | |
| JP2004072125A (ja) | 印刷配線板の製造方法および印刷配線板 | |
| JP4292905B2 (ja) | 回路基板、多層基板、回路基板の製造方法および多層基板の製造方法 | |
| JP3628313B2 (ja) | 印刷配線板およびその製造方法 | |
| JP2005109188A (ja) | 回路基板、多層基板、回路基板の製造方法および多層基板の製造方法 | |
| JP2005136034A (ja) | 多層フレキシブルプリント配線板及びその製造方法 | |
| JP2005332908A (ja) | フレキシブルプリント配線板及びその製造方法 | |
| JP2004063908A (ja) | 多層フレキシブル配線板及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20081205 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110418 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110426 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110621 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20111206 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120202 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120918 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20121001 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20151026 Year of fee payment: 3 |
|
| LAPS | Cancellation because of no payment of annual fees |