KR20140026155A - 반도체 메모리 소자 및 그 제조 방법 - Google Patents

반도체 메모리 소자 및 그 제조 방법 Download PDF

Info

Publication number
KR20140026155A
KR20140026155A KR1020120093196A KR20120093196A KR20140026155A KR 20140026155 A KR20140026155 A KR 20140026155A KR 1020120093196 A KR1020120093196 A KR 1020120093196A KR 20120093196 A KR20120093196 A KR 20120093196A KR 20140026155 A KR20140026155 A KR 20140026155A
Authority
KR
South Korea
Prior art keywords
layer
conductive layer
lower electrode
spacer
memory device
Prior art date
Application number
KR1020120093196A
Other languages
English (en)
Inventor
채수진
김진혁
권영석
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020120093196A priority Critical patent/KR20140026155A/ko
Priority to US13/711,804 priority patent/US8748860B2/en
Publication of KR20140026155A publication Critical patent/KR20140026155A/ko
Priority to US14/268,668 priority patent/US9006073B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
    • H01L21/28141—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects insulating part of the electrode is defined by a sidewall spacer, e.g. dummy spacer, or a similar technique, e.g. oxidation under mask, plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
    • H01L21/76892—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances modifying the pattern
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Shaping switching materials
    • H10N70/066—Shaping switching materials by filling of openings, e.g. damascene method
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

액세스 소자와 하부전극과의 전기적 접촉 특성을 향상시킬 수 있는 반도체 메모리 소자 및 그 제조 방법을 제시한다.
본 기술의 일 실시예에 의한 반도체 메모리 소자는 반도체 기판 상에 필라 형태로 형성되는 액세스 소자, 액세스 소자와 자기정렬 방식으로 형성되는 제 1 도전층, 제 1 도전층 상부 에지에 지정된 두께 및 폭으로 형성되는 보호막 및 제 1 도전층과 전기적으로 접속되는 하부전극을 포함할 수 있다.

Description

반도체 메모리 소자 및 그 제조 방법{Semiconductor Memory Device and Fabrication Method Thereof}
본 발명은 반도체 소자에 관한 것으로, 보다 구체적으로는 반도체 메모리 소자 및 그 제조 방법에 관한 것이다.
반도체 소자는 날로 고집적화되고 축소율 또한 증가하고 있다. 이러한 추세에 발맞추어 상변화 메모리 소자(PRAM), 저항성 메모리 소자(ReRAM), 자기 메모리 소자(MRAM) 등의 메모리 소자를 제조할 때 액세스 소자와 하부전극을 자기 정렬 방식으로 형성하고 있다.
도 1 내지 도 4는 일반적인 반도체 메모리 소자 제조 방법을 설명하기 위한 도면으로, 액세스 소자와 하부전극을 자기 정렬 방식으로 형성하는 방법을 나타낸다.
먼저, 도 1에 도시한 것과 같이, 워드라인(미도시)과 같은 하부구조가 형성된 반도체 기판(101) 상에 액세스 소자(103/105; D), 제 1 도전층(107) 및 희생층(109)을 순차적으로 형성한다.
여기에서, 반도체 기판(101)과 액세스 소자(D) 사이에는 접촉 저항을 낮추기 위한 제 2 도전층(111)이 더 형성될 수 있다. 아울러, 액세스 소자(D)는 제 1 타입 도핑층(103) 및 제 2 타입 도핑층(105)을 포함할 수 있고, 제 1 타입 도핑층(103)은 제 1 타입 +도핑층(103A) 및 제 1 타입 -도핑층(103B)을 포함할 수 있다. 제 1 타입 이온은 N타입 이온일 수 있고, 제 2 타입 이온은 P타입 이온일 수 있다. 도 1에는 액세스 소자(D)의 일 예를 나타낸 것으로, 액세스 소자의 구성은 이에 한정되는 것은 아니며, 채택 가능한 다양한 구조 중에서 선택될 수 있다.
한편, 제 1 도전층(107) 및 제 2 도전층(111) 각각은 티타늄(Ti)막 및 질화 티타늄(TiN)막의 적층 구조로 형성할 수 있으나, 이에 한정되는 것은 아니다.
희생층(109)은 자기 정렬 방식으로 액세스 소자와 하부전극을 형성할 때, 액세스 소자에 후속하여 형성될 하부전극의 위치를 정의하기 위한 것으로, 질화물 또는 질화물을 포함하는 물질 중에서 선택된 물질을 이용하여 형성할 수 있다.
이후, 도 2에 도시한 것과 같이, 마스크를 이용한 노광 및 식각 공정으로 희생층(109), 제 1 도전층(107) 및 액세스 소자(D)를 패터닝하여 반도체 기판(101) 표면이 노출되도록 한다. 반도체 기판(101)과 액세스 소자(D) 사이에 제 2 도전층(111)이 형성되어 있는 경우, 패터닝 공정시 제 2 도전층(111)까지 패터닝하여야 함은 물론이다.
이에 의해 필라(Pillar) 형태의 구조물(113)이 형성되면, 전체 구조 상에 캡핑막(115)을 형성하고, 셀 간 분리를 위한 절연막(117)을 형성한 다음 희생층(109) 표면이 노출되도록 평탄화한다.
여기에서, 캡핑막(115)은 질화막 또는 질화물을 포함하는 물질막일 수 있으며, 예를 들어 Si3N4, 또는 SiON으로 형성할 수 있다. 또한, 절연막(117)은 질화물 또는 산화물을 이용하여 형성할 수 있다.
후속하여, 희생층(109)을 제거하여 제 1 도전층(107)을 노출시키고, 제 1 도전층(107) 상에 하부전극을 형성하는 공정이 이루어진다.
도 3은 희생층(109)을 제거한 상태를 나타낸 단면도이다. 질화물로 이루어진 희생층(109)은 예를 들어 인산(H3PO4)을 이용하여 제거될 수 있는데, 이때 희생층(109) 하부에 형성된 제 1 도전층(107)의 상부 표면 및 측벽이 손실될 수 있다. 이에 따라, 일부 셀에서는 제 1 도전층(107)의 두께가 얇아질 수 있다(A1).
도 4는 도 3과 같이 형성된 전체 구조물 상에 스페이서 절연막 형성 후 스페이서 식각을 수행하여 스페이서(119)를 형성한 후의 상태를 나타낸다.
도 3의 희생층(109) 제거 공정시 제 1 도전층(107)에 손실이 발생한 셀의 경우 스페이서 식각시의 추가 손실에 의해 제 1 도전층(107)이 거의 모두 소실될 수 있다(A2). 따라서, 후속 하부전극 형성 공정을 수행하게 되면 하부전극과 액세스 소자(D)가 직접 접촉되게 된다.
결국, 액세스 소자(D)와 하부전극과의 접촉 계면에서 저항이 급격히 상승하고, 이는 셋(set) 패일을 유발시키는 원인으로 작용한다.
본 발명의 실시예는 액세스 소자와 하부전극과의 전기적 접촉 특성을 향상시킬 수 있는 반도체 메모리 소자 및 그 제조 방법을 제공한다.
본 발명의 일 실시예에 의한 반도체 메모리 소자는 반도체 기판 상에 필라 형태로 형성되는 액세스 소자; 상기 액세스 소자와 자기정렬 방식으로 형성되는 제 1 도전층; 상기 제 1 도전층 상부 에지에 지정된 두께 및 폭으로 형성되는 보호막; 및 상기 제 1 도전층과 전기적으로 접속되는 하부전극;을 포함할 수 있다.
한편, 본 발명의 일 실시예에 의한 반도체 메모리 소자 제조 방법은 반도체 기판 상에 액세스 소자, 제 1 도전층, 보호막 및 희생층을 순차적으로 형성하는 단계; 상기 희생층, 상기 보호막, 상기 제 1 도전층 및 상기 액세스 소자를 패터닝하고 절연막을 매립한 후 상기 희생층 표면이 노출되도록 평탄화하는 단계; 상기 희생층을 제거하는 단계; 및 상기 보호막을 제거하는 단계;를 포함할 수 있다.
본 기술에 의하면 액세스 소자와 하부전극을 자기정렬 방식으로 형성하는 메모리 소자 제조시 액세스 소자와 하부전극이 전기적으로 안정적으로 접속되게 함으로써, 소자의 제조 신뢰성이 개선되고 수율을 향상시킬 수 있다.
도 1 내지 도 4는 일반적인 반도체 메모리 소자 제조 방법을 설명하기 위한 도면,
도 5 내지 도 10은 본 발명의 일 실시예에 의한 반도체 메모리 소자 제조 방법을 설명하기 위한 도면,
도 11 및 도 12는 도 9 및 도 10에 도시한 반도체 메모리 소자의 평면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 일 실시예를 보다 구체적으로 설명한다.
본 발명의 반도체 메모리 소자는 액세스 소자와 하부전극을 자기정렬 방식으로 형성하는 소자임을 미리 밝혀 둔다. 아울러, 본 발명은 PRAM, ReRAM, MRAM 등 액세스 소자와 하부전극을 채용하는 구조의 메모리 소자에 모두 적용될 수 있다.
도 5 내지 도 10은 본 발명의 일 실시예에 의한 반도체 메모리 소자 제조 방법을 설명하기 위한 도면이다.
도 5를 참조하면, 워드라인(미도시) 등과 같은 하부구조가 형성된 반도체 기판(201) 상에 액세스 소자(D), 제 1 도전층(207), 보호막(208) 및 희생층(209)을 순차적으로 형성한다.
액세스 소자(D)는 제 1 타입 이온 도핑층(203) 및 제 2 타입 이온 도핑층(205)을 포함활 수 있다. 그리고, 제 1 타입 이온 도핑층(203)은 제 1 타입 +이온 도핑층(203A) 및 제 1 타입 -이온 도핑층(203B)를 포함할 수 있다. 여기에서, 제 1 타입 이온은 N 타입 이온일 수 있고, 제 2 타입 이온은 P 타입 +이온일 수 있다. 아울러, 액세스 소자(D)의 구성은 이에 한정되는 것은 아니며, 채택 가능한 다양한 구조 중에서 선택될 수 있다.
희생층(209)은 질화물, 또는 질화물을 포함하는 물질 중에서 선택되는 물질로 형성할 수 있다.
보호막(208)은 후속 공정에서 희생층(209)을 제거할 때 제거되지 않는 물질을 이용하여 형성할 수 있다. 예를 들어, 희생층(209)을 질화물로 형성하고 인산을 이용하여 제거한다면, 보호막(208)은 인산에 의해 제거되지 않는 물질, 예를 들어 SiON을 이용하여 형성할 수 있다.
본 발명의 일 실시예에서, 보호막(208)은 20~300Å의 두께로 형성할 수 있다. 또한, 보호막(208)은 화학기상증착(CVD) 또는 물리기상층착(PVD) 방식으로 증착할 수 있다. 다른 실시예에서, 보호막(208)은 질화 실리콘(SiN)막 형성 후 산화 공정을 적용하여 형성하는 것도 가능하다. 이때, 산화 공정은 퍼니스(Furnace) 방식 또는 선택적 산화(Selective Oxidation) 공정을 적용하여 제 1 도전층(207)은 산화되지 않고 질화 실리콘막(SiN)만을 산화시키는 것이 바람직하다.
한편, 반도체 기판(201)과 액세스 소자(D) 사이에 제 2 도전층(211)을 추가로 형성하여 접촉 저항을 개선하는 것도 가능하다. 제 1 도전층(207) 및 제 2 도전층(211)은 각각 티타늄(Ti)막 및 질화 티타늄(TiN)막의 적층 구조로 형성할 수 있으나, 이에 한정되는 것은 아니다.
본 발명의 일 실시예에서, 액세스 소자(D)를 형성한 후 제 1 도전층(207)을 형성하기 전, 불화 수소(HF)를 포함하는 물질로 세정을 실시하여 액세스 소자(D) 표면의 자연 산화막을 제거할 수 있다.
다음, 도 6에 도시한 것과 같이, 마스크를 이용한 노광 및 식각 공정으로 희생층(209), 보호막(208), 제 1 도전층(207) 및 액세스 소자(D)를 패터닝하여 필라(Pillar) 형태의 구조물(213)을 형성한다. 만약, 반도체 기판(201)과 액세스 소자(D) 사이에 제 2 도전층(211)이 형성되어 있는 경우라면, 본 패터닝 공정시 제 2 도전층(211)까지 함께 패터닝됨은 물론이다.
그리고, 전체 구조 상에 캡핑막(215)을 형성하고 셀 사이의 공간이 매립되도록 절연막(217)을 형성한 후 희생층(209) 표면이 노출되도록 평탄화한다.
여기에서, 캡핑막(215)은 질화막 또는 질화물을 포함하는 물질막일 수 있으며, 예를 들어 Si3N4, 또는 SiON으로 형성할 수 있다. 또한, 절연막(217)은 질화물 또는 산화물을 이용하여 형성할 수 있다.
이제 도 7에 도시한 것과 같이, 노출된 희생층(209)을 제거하여 하부전극 콘택홀이 드러나도록 한다. 희생층(209)이 예를 들어 질화물로 형성된 경우 희생층(209)은 인산을 이용한 딥-아웃(Dipout) 공정으로 제거할 수 있으며, 이때 보호막(208)은 인산에 의해 제거되지 않는 물질, 예를 들어 SiON으로 이루어져 있으므로 희생층(209) 제거 공정시 보호막(208) 하부의 제 1 도전층(207)이 안정적으로 보호될 수 있다.
이후, 도 8에 도시한 것과 같이, 전체 구조 상에 절연막을 형성하고 스페이서 식각하여 액세스 소자(D) 상부의 내측벽에 스페이서(219)를 형성한다. 스페이서(219)는 보호막(208)과 동일한 물질을 이용하여 형성하거나, 보호막(208)과 식각 특성이 동일하거나 유사한 물질을 이용하여 형성할 수 있다. 예를 들어, 스페이서(219)는 질화막 또는 SiON막으로 형성할 수 있으나 이에 한정되는 것은 아니다.
스페이서(219)를 형성하기 위한 식각 공정이 진행됨에 따라, 도 9와 같이 보호막(208) 또한 함께 식각되어 제 1 도전층(207) 상부가 노출되게 되며, 결국 하부전극 콘택홀 저부의 내주면은 보호막(208)에 의해 둘러 싸여진 형태가 될 수 있다.
도 11은 도 9의 공정 상태에 대한 평면도이다.
도 11에서 알 수 있는 바와 같이, 하부전극 콘택홀 저부에 제 1 도전층(207)이 노출되어 있고, 그 내주면에는 스페이서(219)가 형성되어 있는 것을 알 수 있다.
한편, 도 10에 도시한 것과 같이, 스페이서 식각 공정이 완료된 후에는 하부전극 콘택홀 내에 하부전극(221)을 형성하고, 하부전극 내부를 충진막(223)으로 매립한다. 충진막(223)은 예를 들어 질화막일 수 있으나 이에 한정되는 것은 아니다.
도 12는 도 10의 공정 상태에 대한 평면도이다.
하부전극 콘택홀 저부의 내주면에는 스페이서(219)가 형성되고, 중앙부에는 충진막(223)이 매립되어 있다. 아울러, 스페이서(219)와 충진막(223) 사이에는 하부전극(221)이 형성됨을 알 수 있다.
이와 같이 하여 형성된 반도체 메모리 소자는 반도체 기판 상에 필라 형태로 형성되는 액세스 소자(D), 액세스 소자(D)와 자기정렬 방식으로 형성되는 제 1 도전층(207), 제 1 도전층(207) 상부 에지에 지정된 두께 및 폭으로 형성되는 보호막(208), 및 제 1 도전층(208)과 전기적으로 접속되는 하부전극(221)을 포함할 수 있다.
본 발명에서는 액세스 소자와 하부전극을 자기정렬 방식으로 형성할 때, 희생층 제거시 그 하부 구조가 손실되는 현상을 방지하기 위해 희생층 저부에 보호막을 도입한다. 따라서, 희생층을 제거할 때 그 하부 구조를 원상태로 유지할 수 있어 소자의 제조 신뢰성을 향상시킬 수 있다.
반도체 메모리 소자를 형성할 때, 액세스 소자와 하부전극을 자기정렬 방식으로 형성하는 경우에는 패터닝 공정 수를 감소시킬 수 있고, 중첩 불량에 의한 오정렬이 없는 이점을 제공한다. 이 때, 본 발명에서와 같이 액세스 소자와 하부전극과의 전기적 접촉 특성을 안정화시키는 도전층의 손실을 최소화하게 되면 소자의 패일율을 개선하여 제조 수율을 향상시킬 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
201 : 반도체 기판
203 : 제 1 타입 이온 도핑층
205 : 제 2 타입 이온 도핑층
D : 액세스 소자
207 : 제 1 도전층
208 : 보호막
209 : 희생층
211 : 제 2 도전층
215 : 캡핑막
217 : 절연막
219 : 스페이서
221 : 하부전극
223 : 충진막

Claims (12)

  1. 반도체 기판 상에 필라 형태로 형성되는 액세스 소자;
    상기 액세스 소자와 자기정렬 방식으로 형성되는 제 1 도전층;
    상기 제 1 도전층 상부 에지에 지정된 두께 및 폭으로 형성되는 보호막; 및
    상기 제 1 도전층과 전기적으로 접속되는 하부전극;
    을 포함하는 반도체 메모리 소자.
  2. 제 1 항에 있어서,
    상기 하부전극 외주를 둘러 싸도록 상기 보호막 상부에 형성되는 스페이서를 더 포함하는 반도체 메모리 소자.
  3. 제 2 항에 있어서,
    상기 보호막은 상기 스페이서와 동일한 물질로 형성되는 반도체 메모리 소자.
  4. 제 2 항에 있어서,
    상기 보호막은 상기 스페이서와 식각 특성이 같거나 유사한 물질로 형성되는 반도체 메모리 소자.
  5. 반도체 기판 상에 액세스 소자, 제 1 도전층, 보호막 및 희생층을 순차적으로 형성하는 단계;
    상기 희생층, 상기 보호막, 상기 제 1 도전층 및 상기 액세스 소자를 패터닝하고 절연막을 매립한 후 상기 희생층 표면이 노출되도록 평탄화하는 단계;
    상기 희생층을 제거하는 단계; 및
    상기 보호막을 제거하는 단계;
    를 포함하는 반도체 메모리 소자 제조 방법.
  6. 제 5 항에 있어서,
    상기 보호막을 제거하는 단계는, 상기 희생층을 제거한 전체 구조 상에 스페이서 절연막을 형성하고 스페이서 식각하는 단계인 반도체 메모리 소자 제조 방법.
  7. 제 6 항에 있어서,
    상기 스페이서 절연막은 상기 보호막과 동일한 물질을 이용하여 형성하는 반도체 메모리 소자 제조 방법.
  8. 제 6 항에 있어서,
    상기 스페이서 절연막은 상기 보호막과 식각 특성이 동일하거나 유사한 물질을 이용하여 형성하는 반도체 메모리 소자 제조 방법.
  9. 제 5 항에 있어서,
    상기 보호막을 제거한 후 상기 제 1 도전층과 접속되도록 하부전극을 형성하는 단계를 더 포함하는 반도체 메모리 소자 제조 방법.
  10. 제 5 항에 있어서,
    상기 보호막은 상기 희생층 제거 물질에 내성이 있는 물질을 이용하여 형성하는 반도체 메모리 소자 제조 방법.
  11. 제 5 항에 있어서,
    상기 액세스 소자를 형성하기 전 상기 반도체 기판 상에 제 2 도전층을 형성하는 단계를 더 포함하고,
    상기 패터닝하는 단계는 상기 희생층, 상기 보호막, 상기 제 1 도전층, 상기 액세스 소자 및 상기 제 2 도전층을 패터닝하는 단계인 반도체 메모리 소자 제조 방법.
  12. 제 5 항에 있어서,
    상기 희생층은 질화막이고, 인산을 이용한 딥-아웃 공정으로 제거되며, 상기 보호막은 실리콘 산화 질화막으로 형성하는 반도체 메모리 소자 제조 방법.
KR1020120093196A 2012-08-24 2012-08-24 반도체 메모리 소자 및 그 제조 방법 KR20140026155A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020120093196A KR20140026155A (ko) 2012-08-24 2012-08-24 반도체 메모리 소자 및 그 제조 방법
US13/711,804 US8748860B2 (en) 2012-08-24 2012-12-12 Phase change memory device having self-aligned bottom electrode and fabrication method thereof
US14/268,668 US9006073B2 (en) 2012-08-24 2014-05-02 Fabrication method of phase change memory device having self-aligned bottom electrode

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120093196A KR20140026155A (ko) 2012-08-24 2012-08-24 반도체 메모리 소자 및 그 제조 방법

Publications (1)

Publication Number Publication Date
KR20140026155A true KR20140026155A (ko) 2014-03-05

Family

ID=50147280

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120093196A KR20140026155A (ko) 2012-08-24 2012-08-24 반도체 메모리 소자 및 그 제조 방법

Country Status (2)

Country Link
US (2) US8748860B2 (ko)
KR (1) KR20140026155A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10243019B2 (en) 2016-11-01 2019-03-26 SK Hynix Inc. Electronic device and method for fabricating the same
US10355199B2 (en) 2017-02-03 2019-07-16 SK Hynix Inc. Electronic device having a lower contact structure with sidewall spacers

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102375591B1 (ko) 2015-10-27 2022-03-16 삼성전자주식회사 반도체 장치 및 이의 제조 방법
CN107785483B (zh) * 2016-08-25 2021-06-01 中电海康集团有限公司 一种磁性随机存储器的制作方法
US10566531B2 (en) 2017-11-17 2020-02-18 International Business Machines Corporation Crosspoint fill-in memory cell with etched access device

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7745812B2 (en) * 2007-06-21 2010-06-29 Qimonda North America Corp. Integrated circuit including vertical diode
KR20090070304A (ko) 2007-12-27 2009-07-01 주식회사 하이닉스반도체 상변화 메모리 소자의 오믹 콘택층 형성방법
KR20110106712A (ko) 2010-03-23 2011-09-29 삼성전자주식회사 상변화 메모리 소자 및 그의 제조방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10243019B2 (en) 2016-11-01 2019-03-26 SK Hynix Inc. Electronic device and method for fabricating the same
US10355199B2 (en) 2017-02-03 2019-07-16 SK Hynix Inc. Electronic device having a lower contact structure with sidewall spacers

Also Published As

Publication number Publication date
US20140054752A1 (en) 2014-02-27
US20140242773A1 (en) 2014-08-28
US9006073B2 (en) 2015-04-14
US8748860B2 (en) 2014-06-10

Similar Documents

Publication Publication Date Title
CN109473433B (zh) 三维存储器及其制作方法
KR102059863B1 (ko) 반도체 소자 및 그 제조 방법
CN103681687B (zh) 三维半导体存储装置及其制造方法
TWI622131B (zh) Semiconductor memory device and method of manufacturing same
US9184177B2 (en) Semiconductor device and method for manufacturing the same
KR20170075854A (ko) 소자분리구조 및 그 제조 방법
US20130234242A1 (en) Semiconductor device with buried bit line and method for fabricating the same
KR20130057670A (ko) 반도체 메모리 소자 및 그 제조방법
KR102424370B1 (ko) 수직형 반도체 소자 및 이의 제조 방법
KR20140077501A (ko) 저항변화 메모리 소자 및 그 제조 방법
KR20140026155A (ko) 반도체 메모리 소자 및 그 제조 방법
KR101087880B1 (ko) 반도체 소자의 제조방법
CN109273456B (zh) 三维存储器的制造方法
CN102044495B (zh) 制造具有掩埋栅极的半导体器件的方法
KR20090090003A (ko) 상변화 메모리 소자 제조 방법
US20100035402A1 (en) Method for manufacturing semiconductor device
TWI497650B (zh) 記憶體及其製造方法
CN101211919A (zh) 半导体器件
CN111192878B (zh) 三维存储器的制备方法及三维存储器
US11856755B2 (en) Method for manufacturing memory and memory
KR101159169B1 (ko) 상변화 메모리 소자 제조 방법
TWI433364B (zh) 電阻式記憶元件及其製造方法
TWI351736B (en) Methods for forming a semiconductor device
WO2014148561A1 (ja) 半導体装置の製造方法
US20130157384A1 (en) Method for fabricating semiconductor device

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid