CN111192878B - 三维存储器的制备方法及三维存储器 - Google Patents

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Abstract

本申请提供一种三维存储器的制备方法及三维存储器。所述制备方法包括：提供半导体结构，所述半导体结构包括衬底、设于所述衬底上的堆叠结构和设于所述堆叠结构上的蚀刻阻挡层；所述半导体结构具有贯穿所述蚀刻阻挡层和所述堆叠结构的栅极隔槽，并在所述栅极隔槽内形成有导电结构；在所述蚀刻阻挡层背向所述堆叠结构的一侧形成连接层；提供蚀刻剂蚀刻所述连接层以形成第一连接孔，所述第一连接孔露出与所述第一连接孔对应的所述导电结构。本申请提供的制备方法解决了三维存储器中的连接孔与其靠近的栅极之间容易短路的问题。

Description

三维存储器的制备方法及三维存储器
技术领域
本申请涉及半导体技术领域，特别涉及一种三维存储器的制备方法及三维存储器。
背景技术
三维存储器是实现数据在三维空间中的存储和传递，大幅提高存储设备的存储能力的存储器。现有的三维存储器随着堆叠层数的增加，局部应力突变问题凸显，导致连接孔与沟道孔之间无法对准，从而在工艺过程中容易导致连接孔与其靠近的栅极之间短路。
发明内容
本申请提供一种三维存储器的制备方法及三维存储器，解决了三维存储器中的连接孔与其靠近的栅极之间容易短路的问题。
本申请实施例提供一种三维存储器的制备方法，所述制备方法包括：
提供半导体结构，所述半导体结构包括衬底、设于所述衬底上的堆叠结构和设于所述堆叠结构上的蚀刻阻挡层；所述半导体结构具有贯穿所述蚀刻阻挡层和所述堆叠结构的栅极隔槽，并在所述栅极隔槽内形成有导电结构；
在所述蚀刻阻挡层背向所述堆叠结构的一侧形成连接层；
提供蚀刻剂蚀刻所述连接层以形成第一连接孔，所述第一连接孔露出与所述第一连接孔对应的所述导电结构。
其中，所述“提供半导体结构”包括：
提供衬底；
在所述衬底上依次形成堆叠结构和蚀刻阻挡层；
在所述半导体结构上形成栅极隔槽，所述栅极隔槽露出所述衬底；
在所述栅极隔槽中形成导电结构。
其中，所述“在所述衬底上依次形成堆叠结构和蚀刻阻挡层”包括：
在所述衬底上形成绝缘层和牺牲层的交叠层；
在所述交叠层上形成蚀刻阻挡层。
其中，所述半导体结构还包括防护层，所述“在所述交叠层上形成蚀刻阻挡层”之后，包括：
在所述蚀刻阻挡层上形成防护层。
其中，在所述“在所述半导体结构上形成栅极隔槽，所述栅极隔槽露出所述衬底”和所述“在所述栅极隔槽中形成导电结构”之间，所述制备方法包括：
在所述栅极隔槽露出所述蚀刻阻挡层的部分形成保护层，以覆盖所述蚀刻阻挡层；
将所述堆叠结构中的牺牲层替换成导体层。
其中，所述“在所述栅极隔槽露出所述蚀刻阻挡层的部分形成保护层，以覆盖所述蚀刻阻挡层”包括：
在所述栅极隔槽的槽壁上形成保护层，其中，所述栅极隔槽靠近所述栅极隔槽开口的槽壁上的保护层的厚度大于远离所述栅极隔槽开口的槽壁上的保护层的厚度；
去除远离所述栅极隔槽开口的槽壁上的保护层。
其中，所述半导体结构还具有贯穿所述蚀刻阻挡层和所述堆叠结构的沟道孔，所述沟道孔内形成有NAND串。
其中，所述制备方法包括：
在所述“提供蚀刻剂蚀刻所述连接层以形成第一连接孔，所述第一连接孔露出与所述第一连接孔对应的所述导电结构”的同时，
提供蚀刻剂蚀刻所述连接层以形成第二连接孔，所述第二连接孔露出与所述第二连接孔对应的所述NAND串，其中，所述蚀刻阻挡层用于阻隔所述蚀刻剂。
其中，所述第一连接孔形成之后，在所述第一连接孔中填充导电材料。
本申请还提供一种三维存储器，所述三维存储器包括衬底、堆叠结构、蚀刻阻挡层和连接层，所述堆叠结构设于所述衬底上，所述蚀刻阻挡层和所述连接层依次设于所述堆叠结构背向所述衬底的表面，所述三维存储器具有贯穿所述蚀刻阻挡层和所述堆叠结构的栅极隔槽，所述栅极隔槽中形成有导电结构，所述连接层包括连接孔，所述连接孔中形成有导电柱，所述导电柱与其对应的导电结构电连接。
其中，所述导电柱部分位于所述蚀刻阻挡层上。
其中，所述三维存储器还包括防护层，所述防护层设于所述蚀刻阻挡层和所述连接层之间。
其中，所述三维存储器还包括贯穿所述蚀刻阻挡层和所述堆叠结构的沟道孔，所述沟道孔中形成有NAND串，所述连接层包括NAND连接孔，所述NAND连接孔中形成有NAND导电柱，所述NAND导电柱与其对应的所述NAND串电连接，并部分位于所述蚀刻阻挡层上。
本申请的制备方法通过在所述堆叠结构和所述连接层之间设置蚀刻阻挡层，从而在蚀刻剂蚀刻所述连接层以形成第一连接孔时，所述蚀刻阻挡层能有效防止所述蚀刻剂继续向下蚀刻，也就是说，所述蚀刻阻挡层可防止所述第一连接孔贯穿到所述堆叠结构，从而防止形成于所述第一连接孔中的导电材料与所述堆叠结构中的栅极电连接而发生短路，进而有效避免所述三维存储器失效，提高所述三维存储器的制备良率。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是是现有三维存储器的部分结构示意图。
图2是本申请实施例提供的一种三维存储器的制备方法的流程示意图。
图3是图2提供的三维存储器的制备方法的具体流程示意图。
图4～图14是图2提供的三维存储器的制备方法的工艺图。
图15是本申请实施例提供的一种三维存储器的结构示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
请参阅图1，图1是现有三维存储器的部分结构示意图。由于三维存储器的堆叠层越来越多，会导致三维存储器局部区域应力突变的问题凸显，从而导致连接孔31与栅极隔槽14或沟道孔无法对准。而连接孔31如果和栅极隔槽14或沟道孔对位偏差太大，则蚀刻剂在蚀刻连接孔31的时候容易蚀刻到栅极隔槽14或沟道孔中周围的绝缘层131，从而露出栅极层132，导致后续填充于连接孔31中的导电材料33与栅极层132电连接，以致导电材料33与栅极层132短路，进而导致三维存储器失效，降低所述存储器的制备良率。
鉴于此，本申请实施例提供的一种三维存储器的制备方法。首先，提供半导体结构，所述半导体结构包括衬底、设于所述衬底上的堆叠结构和设于所述堆叠结构上的蚀刻阻挡层；所述半导体结构具有贯穿所述蚀刻阻挡层和所述堆叠结构的栅极隔槽，并在所述栅极隔槽内形成有导电结构。然后，在所述蚀刻阻挡层背向所述堆叠结构的一侧形成连接层。最后，提供蚀刻剂蚀刻所述连接层以形成第一连接孔，所述第一连接孔露出与所述第一连接孔对应的所述导电结构。本申请提供的制备方法能有效解决三维存储器因制备过程中短路而造成的质量良率低的问题。
请参阅图2，图2是本申请实施例提供的一种三维存储器的制备方法的流程示意图。如图2所示，所述三维存储器的制备方法包括如下的S110～S130。
S110：提供半导体结构10，所述半导体结构10包括衬底11、设于所述衬底11上的堆叠结构12和设于所述堆叠结构12上的蚀刻阻挡层13；所述半导体结构10具有贯穿所述蚀刻阻挡层13和所述堆叠结构12的栅极隔槽14，并且在所述栅极隔槽14内形成有导电结构15。
在一种可能的示例中，请参阅图3，上述步骤S110，提供半导体结构10，可包括如下的S111～S114。
S111：提供衬底11。
具体的，请参阅图4，衬底11的材质例如为硅，当然还可以为其他含硅的衬底11，例如绝缘体上硅(Silicon-on-insulator，SOI)、锗化硅(SiGe)、碳化硅(SiC)等，该衬底11内可通过离子注入等工艺形成三维存储器件所需的p-型/n-型或深或浅的各种势阱。
S112：在所述衬底11上依次形成堆叠结构12和蚀刻阻挡层13。
具体的，请参阅图4，首先在所述衬底11上形成绝缘层121和牺牲层122的交叠层，然后在所述交叠层上形成蚀刻阻挡层13。具体的，所述交叠层远离所述衬底11一侧面为绝缘层121背向所衬底11的表面，所述蚀刻阻挡层13形成于该表面上。蚀刻阻挡层13用于在后续蚀刻工艺中阻挡刻蚀液继续向下蚀刻，以防止过度蚀刻导致的短路问题。绝缘层121和牺牲层122可以采用化学气相沉积、原子层沉积或其他合适的沉积方法，依次在衬底11的表面上交替沉积。蚀刻阻挡层13也可采用如上沉积方法中的一种形成于交叠层上。本实施例中，绝缘层121例如由氧化硅构成，牺牲层122例如由氮化硅构成，蚀刻阻挡层13由氮化硅构成，蚀刻阻挡层13可采用交叠层采用的沉积工艺在交叠层之后形成。当然，其他实施例中，绝缘层121还可以由氮氧化硅等材料构成，牺牲层122还可以由无定型硅、多晶硅或氧化铝等材料构成，蚀刻阻挡层13还可以采用其他材料构成。
本实施例中，所述半导体结构10还包括防护层16，在所述蚀刻阻挡层13上形成防护层16。具体的，所述防护层16形成于所述蚀刻阻挡层13背向交叠层的表面。防护层16用于保护蚀刻阻挡层13，以防止在后续工艺过程中，蚀刻阻挡层13被破坏。所述防护层16的材料与绝缘层121采用的材料相同，也就是说，本实施例中的蚀刻阻挡层13和防护层16分别与牺牲层122和绝缘层121的材料相同，在形成半导体结构10的工艺只要在原先交叠层的基础上再继续交替沉积两层，相比于采用其他材料更加节省工艺时间。当然，在其他实施例中，所述防护层16的材料与绝缘层121采用的材料可以不相同，所述蚀刻阻挡层13和牺牲层122的材料也可以不相同。
S113：在所述半导体结构10上形成栅极隔槽14，所述栅极隔槽14露出所述衬底11。
具体的，请参阅图5，所述半导体结构10还具有贯穿所述蚀刻阻挡层13和所述堆叠结构12的沟道孔17，在形成栅极隔槽14之前，形成所述沟道孔17，并在所述沟道孔17内形成NAND串18。
请参阅图5-图7，然后，在所述半导体结构10上形成栅极隔槽14，所述栅极隔槽14贯穿防护层16、蚀刻阻挡层13和交叠层并露出所述衬底11。在形成栅极隔槽14之后，在所述栅极隔槽14露出所述蚀刻阻挡层13的部分形成保护层20，以覆盖所述蚀刻阻挡层13。具体的，首先，在所述栅极隔槽14的槽壁上形成保护层20，其中，所述栅极隔槽14靠近所述栅极隔槽14开口的槽壁上的保护层20的厚度大于远离所述栅极隔槽14开口的槽壁上的保护层20的厚度。然后，去除远离所述栅极隔槽14开口的槽壁上的保护层20。具体的，利用湿法蚀刻各向同性的特性去除远离所述栅极隔槽14开口的槽壁上的保护层20，以保留覆盖于蚀刻阻挡层13上的保护层20。本实施例中，保护层20为二氧化硅，保护层20通过沉积均匀性差的沉积工艺选择性的在对应蚀刻阻挡层13的位置沉积的厚度大于其他位置的厚度，也就是说，栅极隔槽14的槽壁顶角处沉积的保护层20的厚度大于其他部分的厚度，从而在去除其他部分的保护层20时，槽壁顶角位置的保护层20还能保留部分覆盖蚀刻阻挡层13，以在后续工艺中，保护蚀刻阻挡层13，防止蚀刻阻挡层13被破坏。当然，在其他实施例中，所述保护层20还可以是其他材料。
接着，请参阅图8-图10，在将所述堆叠结构12中的牺牲层122替换成导体层123之前，对栅极隔槽14露出的衬底11部分进行掺杂以形成掺杂区域151。可以使用离子注入或向衬底11中扩散掺杂剂来形成掺杂区域151。掺杂剂可以包括任何p型掺杂剂(例如硼)或任何n型掺杂剂(例如磷)。然后，将堆叠结构12中的牺牲层122替换成导体层123，以形成交替的绝缘层121和导体层123的堆叠结构12。可以通过例如各向同性干法刻蚀或湿法刻蚀的适当刻蚀工艺去除牺牲层122。相对于半导体结构10的其它部分的材料，刻蚀工艺可以对牺牲层122的材料具有充分高的刻蚀选择性，以使得刻蚀工艺能够对半导体结构10的其它部分具有最小影响。而在保护层20的保护下，蚀刻阻挡层13在此步骤中不会受到刻蚀工艺影响。在一些实施例中，绝缘层121可以被去除，以使得在导体层123之间存在空白空间(真空)。导体层123之间的真空空间充当绝缘层121，并可以帮助减小寄生电容。本实施例中，导体层123可以包括导体材料，包括但不限于W、Co、Cu、Al、掺杂硅、硅化物或其任何组合。
最后，去除所述保护层20，以便于后续在所述栅极隔槽14中填充相关材料。
S114：在所述栅极隔槽14中形成导电结构15。
具体的，请参阅图11，导电结构15包括阻挡层152、导电材料层153、绝缘柱154和导电柱155。首先在所述栅极隔槽14的周壁上形成阻挡层152，阻挡层152可以由氧化物或任何其它电绝缘材料构成，如氧化硅。然后，在所述阻挡层152及掺杂区域151朝向栅极隔槽14的开口的表面上形成导电材料层153，导电材料层153由金属材料钛或其他导电材料形成。导电材料层153通过物理气相沉积形成于阻挡层152层及掺杂区域151朝向栅极隔槽14的开口的表面上。当然，其他实施例中，导电材料层153可通过其他沉积方式形成于所述阻挡层152及掺杂区域151朝向栅极隔槽14的开口的表面上。最后，在栅极隔槽14中形成绝缘柱154，绝缘柱154设于导电材料层153围成的空间内，移除位于栅极隔槽14顶部中的部分绝缘柱154，并在移除绝缘柱154的栅极隔槽14中形成导电柱155，导电柱155与防护层16背离所述衬底11的表面平齐。绝缘柱154可以由多晶硅或其他绝缘材料构成。导电柱155可以由诸如钨的金属，或诸如Co、Cu、Al、掺杂硅、硅化物或其任何组合的任何其它导电材料构成。可以使用任何适当的电镀或无电镀技术来填充绝缘柱154和导电柱155。
S120：在所述蚀刻阻挡层13背向所述堆叠结构12的一侧形成连接层30。
具体的，请参阅图12，在所述防护层16背向所述蚀刻阻挡层13的表面形成所述连接层30。本实施例中，所述连接层30由氧化硅构成。也就是说，连接层30的材料和防护层16的材料相同。当然，其他实施例中，所述连接层30还可通过其他材料形成。
S130：提供蚀刻剂蚀刻所述连接层30以形成第一连接孔31，所述第一连接孔31露出与所述第一连接孔31对应的所述导电结构15。
具体的，请参阅图13和图14，对所述连接层30进行干法蚀刻，蚀刻连接层30和防护层16对准所述导电结构15的位置，以形成第一连接孔31，第一连接孔31露出导电结构15。在形成所述第一连接孔31的同时，提供蚀刻剂蚀刻所述连接层30以形成第二连接孔32，所述第二连接孔32露出与所述第二连接孔32对应的所述NAND串18，即，所述第二连接孔32也贯穿连接层30和防护层16。其中，所述蚀刻阻挡层13用于阻隔所述蚀刻剂。换言之，第一连接孔31和第二连接孔32同时形成，以简化工序，调高生产效率。第一连接孔31和第二连接孔32形成之后，在所述第一连接孔31和第二连接孔32中填充导电材料33，以使第一连接孔31中的导电材料33与导电结构15电连接，第二连接孔32中的导电材料33与NAND串18电连接。
在理想状态下，第一连接孔31正对导电结构15，第二连接孔32正对NAND串18，但是，在实际情况中，由于半导体结构10中的堆叠结构12层数过多，半导体结构10内部应力突变问题凸显，从而导致第一连接孔31与导电结构15，第二连接孔32和NAND串18不能很好的对准，第一连接孔31和第二连接孔32在蚀刻过程中会偏位，蚀刻剂会腐蚀导电结构15和NAND串18周围的堆叠结构12中的绝缘层121，露出导体层123，从而在后续工艺中向第一连接孔31和第二连接孔32中填充导电材料33之后，会导致导电材料33与导体层123电连接而出现短路，进而使三维存储器部分失效。本申请通过在堆叠结构12上设置蚀刻阻挡层13，即使第一连接孔31和第二连接孔32分别无法与导电结构15和NAND串18完全对准，蚀刻阻挡层13也能阻隔蚀刻剂继续向下蚀刻，从而有效防止由于第一连接孔31和第二连接孔32偏位导致的电路短路问题，有效提高三维存储器的生产良率。且由于蚀刻阻挡层13的设置，第一连接孔31与导电结构15和第二连接孔32与NAND串18之间的对准误差范围扩大，换言之，不需要过度苛求第一连接孔31与导电结构15和第二连接孔32与NAND串18之间的对准情况，也能达到三维存储器的生产质量，在提高生产效率的同时保证三维存储器的生产良率，有效降低生产成本。
本申请的制备方法通过在所述堆叠结构12和所述连接层30之间设置蚀刻阻挡层13，从而在蚀刻剂蚀刻所述连接层30以形成第一连接孔31和第二连接孔32时，所述蚀刻阻挡层13能有效防止所述蚀刻剂继续向下蚀刻，也就是说，所述蚀刻阻挡层13可防止所述第一连接孔31和所述第二连接孔32贯穿到所述堆叠结构12，从而防止形成于所述第一连接孔31和第二连接孔32中的导电材料33与所述堆叠结构12中的导体层123电连接而发生短路，进而有效避免所述三维存储器失效，提高所述三维存储器的制备良率。
请参阅图15，图15是本申请实施例提供的一种三维存储器100的结构示意图。所述三维存储器100包括衬底11、堆叠结构12、蚀刻阻挡层13和连接层30，所述堆叠结构12设于所述衬底11上，所述蚀刻阻挡层13和所述连接层30依次设于所述堆叠结构12背向所述衬底11的表面，所述三维存储器100具有贯穿所述蚀刻阻挡层13和所述堆叠结构12的沟道孔17和栅极隔槽14，所述沟道孔17中形成有NAND串18，所述栅极隔槽14中形成有导电结构15。所述连接层30包括连接孔31和NAND连接孔32，所述连接孔31中形成有导电柱331，所述导电柱331与其对应的导电结构15电连接，并部分位于所述蚀刻阻挡层13上。所述NAND连接孔32中形成有NAND导电柱332，所述NAND导电柱332与其对应的所述NAND串18电连接，并部分位于所述蚀刻阻挡层13上。
本实施例通过在堆叠结构12和连接层30之间设置蚀刻阻挡层13，从而在蚀刻剂蚀刻所述连接层30以形成连接孔31和NAND连接孔32时，所述蚀刻阻挡层13能有效防止所述蚀刻剂继续向下蚀刻，也就是说，所述蚀刻阻挡层13可防止所述连接孔31和NAND连接孔32贯穿到所述堆叠结构12，从而防止形成于所述连接孔31和NAND连接孔32的导电柱331和NAND导电柱332与所述堆叠结构12中的栅极电连接而发生短路，进而有效避免所述三维存储器100失效，提高所述三维存储器100的制备良率。
本实施例中，所述导电柱331和所述NAND导电柱332部分位于所述蚀刻阻挡层13上。所述三维存储器100还包括防护层16，所述防护层16设于所述蚀刻阻挡层13和所述连接层30之间，连接孔31和NAND连接孔32贯穿连接层30和防护层16，防护层16用于保护蚀刻阻挡层13，以防止在三维存储器100制备过程中，蚀刻阻挡层13被破坏。
以上所揭露的仅为本申请较佳实施例而已，当然不能以此来限定本申请之权利范围，本领域普通技术人员可以理解实现上述实施例的全部或部分流程，并依本申请权利要求所作的等同变化，仍属于申请所涵盖的范围。

Claims (9)

1.一种三维存储器的制备方法，其特征在于，所述制备方法包括：
提供衬底；
在所述衬底上依次形成牺牲层和绝缘层的交叠层，构成堆叠结构；
在所述堆叠结构上依次形成蚀刻阻挡层和防护层，构成半导体结构；其中，形成所述蚀刻阻挡层的材料和形成所述牺牲层的材料相同，形成所述防护层的材料和形成所述绝缘层的材料相同；
在所述半导体结构上形成栅极隔槽，所述栅极隔槽露出所述衬底；
在所述栅极隔槽中形成导电结构；
在所述防护层背向所述蚀刻阻挡层的一侧形成连接层；
提供蚀刻剂蚀刻所述连接层以形成第一连接孔，所述第一连接孔露出与所述第一连接孔对应的所述导电结构。
2.如权利要求1所述的制备方法，其特征在于，在所述“在所述半导体结构上形成栅极隔槽，所述栅极隔槽露出所述衬底”和所述“在所述栅极隔槽中形成导电结构”之间，所述制备方法包括：
在所述栅极隔槽露出所述蚀刻阻挡层的部分形成保护层，以覆盖所述蚀刻阻挡层；
将所述堆叠结构中的牺牲层替换成导体层。
3.如权利要求2所述的制备方法，其特征在于，所述“在所述栅极隔槽露出所述蚀刻阻挡层的部分形成保护层，以覆盖所述蚀刻阻挡层”包括：
在所述栅极隔槽的槽壁上形成保护层，其中，所述栅极隔槽靠近所述栅极隔槽开口的槽壁上的保护层的厚度大于远离所述栅极隔槽开口的槽壁上的保护层的厚度；
去除远离所述栅极隔槽开口的槽壁上的保护层。
4.如权利要求1-3任一项所述的制备方法，其特征在于，所述半导体结构还具有贯穿所述蚀刻阻挡层和所述堆叠结构的沟道孔，所述沟道孔内形成有NAND串。
5.如权利要求4所述的制备方法，其特征在于，所述制备方法包括：
在所述“提供蚀刻剂蚀刻所述连接层以形成第一连接孔，所述第一连接孔露出与所述第一连接孔对应的所述导电结构”的同时，
提供蚀刻剂蚀刻所述连接层以形成第二连接孔，所述第二连接孔露出与所述第二连接孔对应的所述NAND串，其中，所述蚀刻阻挡层用于阻隔所述蚀刻剂。
6.如权利要求5所述的制备方法，其特征在于，所述第一连接孔形成之后，在所述第一连接孔中填充导电材料。
7.一种三维存储器，其特征在于，所述三维存储器包括衬底、堆叠结构、蚀刻阻挡层、防护层和连接层，所述堆叠结构设于所述衬底上，所述蚀刻阻挡层和所述连接层依次设于所述堆叠结构背向所述衬底的表面，所述堆叠结构包括交叠设置的牺牲层和绝缘层，所述防护层设于所述蚀刻阻挡层和所述连接层之间，所述蚀刻阻挡层的材料和所述牺牲层的材料相同，所述防护层的材料和所述绝缘层的材料相同；所述三维存储器具有贯穿所述防护层、所述蚀刻阻挡层和所述堆叠结构的栅极隔槽，所述栅极隔槽中形成有导电结构，所述连接层包括连接孔，所述连接孔中形成有导电柱，所述导电柱与其对应的导电结构电连接。
8.如权利要求7所述的三维存储器，其特征在于，所述导电柱部分位于所述蚀刻阻挡层上。
9.如权利要求8所述的三维存储器，其特征在于，所述三维存储器还包括贯穿所述蚀刻阻挡层和所述堆叠结构的沟道孔，所述沟道孔中形成有NAND串，所述连接层包括NAND连接孔，所述NAND连接孔中形成有NAND导电柱，所述NAND导电柱与其对应的所述NAND串电连接，并部分位于所述蚀刻阻挡层上。
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